KR20230023856A - 인쇄회로기판 및 그를 포함하는 반도체 패키지 - Google Patents

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KR20230023856A
KR20230023856A KR1020210105312A KR20210105312A KR20230023856A KR 20230023856 A KR20230023856 A KR 20230023856A KR 1020210105312 A KR1020210105312 A KR 1020210105312A KR 20210105312 A KR20210105312 A KR 20210105312A KR 20230023856 A KR20230023856 A KR 20230023856A
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박진덕
권찬식
임인욱
한지연
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삼성전자주식회사
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Abstract

본 발명은 베이스 층 상에 제공된 배선층, 상기 배선층은 배선 및 패드를 포함하고, 상기 베이스 층 및 상기 배선층 상의 프리프레그 층, 상기 프리프레그 층은 상기 패드를 노출하는 제1 오프닝을 포함하고 및 상기 프리프레그 층 상의 솔더 레지스트 층을 포함하되, 상기 솔더 레지스트 층은 상기 패드를 노출하는 제2 오프닝을 포함하며, 상기 제2 오프닝은 상기 제1 오프닝과 적어도 부분적으로 중첩되고, 상기 프리프레그 층은 상기 패드의 외측부를 덮는 인쇄회로기판을 제공한다.

Description

인쇄회로기판 및 그를 포함하는 반도체 패키지{Printed circuit board and semiconductor package including the same}
본 발명은 인쇄회로기판 및 그를 포함하는 반도체 패키지에 관한 것으로, 보다 상세하게는 패드들 사이에 절연층이 제공된 인쇄회로기판 및 그를 포함하는 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 과제는, 솔더 레지스트의 두께를 얇게하여 솔더 레지스트 경화 이후 신뢰성이 향상된 인쇄회로기판을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 인쇄회로기판을 포함하는 반도체 패키지를 제공하는 것이다.
본 발명에 따른 인쇄회로기판은 베이스 층 상에 제공된 배선층, 상기 배선층은 배선 및 패드를 포함하고, 상기 베이스 층 및 상기 배선층 상의 프리프레그 층, 상기 프리프레그 층은 상기 패드를 노출하는 제1 오프닝을 포함하고 및 상기 프리프레그 층 상의 솔더 레지스트 층을 포함하되, 상기 솔더 레지스트 층은 상기 패드를 노출하는 제2 오프닝을 포함하며, 상기 제2 오프닝은 상기 제1 오프닝과 적어도 부분적으로 중첩되고, 상기 프리프레그 층은 상기 패드의 외측부를 덮는 것을 특징으로 한다.
본 발명의 인쇄회로기판에서는 리플로우된 솔더 범프에 의해 패드들 간의 전기적 단락이 발생하는 것을 방지하며, 인쇄회로기판 자체의 신뢰성이 향상될 수 있다.
도 1은 본 발명에 따른 인쇄회로기판의 일 면을 나타낸 평면도이다.
도 2는 도 1의 인쇄회로기판의 1-1’선에 따른 단면을 나타낸 단면도이다.
도 3은 도 2에서 A역역을 확대한 확대도이다.
도 4는 인쇄회로기판의 일 비교예의 제조 방법의 일 단계를 나타낸 도면이다.
도 5는 인쇄회로기판의 일 비교예의 제조 방법의 일 단계를 나타낸 도면이다.
도 6은 인쇄회로기판의 일 비교예를 나타낸 단면도이다.
도 7은 본 발명의 인쇄회로기판의 제조 방법의 일 단계를 나타낸 도면이다.
도 8은 본 발명의 인쇄회로기판의 제조 방법의 일 단계를 나타낸 도면이다.
도 9는 본 발명의 인쇄회로기판의 제조 방법의 일 단계를 나타낸 도면이다.
도 10은 도 6의 인쇄회로기판의 일 비교예에 솔더 범프가 제공되어 솔더링 되는 것을 나타낸 도면이다.
도 11은 본 발명의 인쇄회로기판에 솔더 범프가 제공되어 솔더링 되는 것을 나타낸 도면이다.
도 12는 본 발명의 인쇄회로기판의 일 실시예를 나타낸 단면도이다.
도 13은 본 발명의 인쇄회로기판의 일 실시예를 나타낸 단면도이다.
도 14는 본 발명의 인쇄회로기판의 반도체 패키지에의 일 적용례를 나타낸 도면이다.
도 15는 본 발명의 인쇄회로기판의 반도체 패키지에의 일 적용례를 나타낸 도면이다.
도 16은 본 발명의 인쇄회로기판의 반도체 패키지에의 일 적용례를 나타낸 도면이다.
도 17는 본 발명의 인쇄회로기판의 반도체 패키지에의 일 적용례를 나타낸 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 인쇄회로기판의 일 면을 나타낸 평면도이다. 도 2는 도 1의 인쇄회로기판의 1-1’선에 따른 단면을 나타낸 단면도이다. 도 3은 도 2의 A영역을 확대한 확대도이다. 이하, 도 1 내지 도 3을 참조하여 본 발명의 인쇄회로기판의 일 실시예에 대하여 설명한다.
도 1 및 도 2를 참조하면, 본 발명의 인쇄회로기판(100)은 베이스 층(BS), 배선층(LA), 절연층(PG), 및 솔더 레지스트 층(SR)을 포함할 수 있다.
베이스 층(BS) 은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 베이스 층(BS)은 FR4(Frame Retardant 4), 프리프레그(Prepreg), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
베이스 층(BS) 상에 배선층(LA)이 제공될 수 있다. 배선층(LA)은 복수개의 배선들(ET)과 복수개의 패드들(PAD)을 포함할 수 있다. 패드들(PAD) 각각은 배선(ET)의 일 끝단 또는 양 끝단에 위치할 수 있다. 후술하는 바와 같이, 패드들(PAD)은 배선층(LA) 중 외부에 노출되는 부분일 수 있다. 일 예로, 패드들(PAD)은 수평적인 관점에서 원형 형상을 가질 수 있다. 다른 예로, 패드들(PAD)은 수평적인 관점에서 다각형의 형상일 가질 수 있다.
배선층(LA)의 배선들(ET)은 제1 방향(D1) 및 제2 방향(D2)으로 정의되는 평면 상에서 연장될 수 있다. 예를 들어, 배선들(ET)은 제1 방향(D1)으로 연장될 수 있고, 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장될 수도 있으며, 베이스 층(BS) 상에서 임의의 방향으로 자유롭게 연장될 수 있다.
배선층(LA)의 배선들(ET) 및 패드들(PAD)은 도전 물질을 포함할 수 있다. 예를 들어, 배선들(ET) 및 패드들(PAD)은 구리 또는 니켈과 같은 도전 물질을 포함할 수 있다.
도 2 및 도 3을 참조하면, 베이스 층(BS) 및 배선층(LA)의 배선들(ET) 상에 절연층(PG)이 제공될 수 있다. 절연층(PG)의 두께는 배선층(LA)의 두께보다 동일하거나 더 클 수 있다. 다시 말해, 절연층(PG)의 두께는 배선층(LA)의 배선들(ET) 및 패드들(PAD)의 두께보다 더 클 수 있다. 예를 들어, 절연층(PG)의 두께는 2 마이크로미터 내지 10 마이크로미터의 범위를 가질 수 있다. 절연층(PG)은 배선층(LA)의 배선들(ET)의 상면을 덮을 수 있다.
절연층(PG)은 제1 오프닝(OPN1)을 포함할 수 있다. 배선층(LA)의 패드들(PAD) 상에 패드들(PAD)이 외부로 노출되도록 제1 오프닝(OPN1)이 제공될 수 있다. 패드들(PAD)의 폭(PW)은 제1 오프닝(OPN1)의 폭(OW1)보다 더 클 수 있다. 절연층(PG)은 패드들(PAD)의 외측부(SP)를 일부 덮을 수 있다. 다시 말해, 절연층(PG)은 패드(PAD)의 가장자리 상에도 제공될 수 있다. 패드들(PAD)의 중심부는 제1 오프닝(OPN1)을 통해 외부로 노출될 수 있다. 후술하는 바와 같이(도 14 참조), 패드들(PAD) 상에 외부 단자가 제공되어 반도체 칩과 전기적으로 연결될 수 있다.
절연층(PG)은 열 경화성 절연 물질을 포함할 수 있다. 예를 들어, 절연층(PG)은 프리프레그 층(Prepreg layer)일 수 있다. 절연층의 열팽창 계수(coefficient of thermal expansion)는 1 내지 5일 수 있다.
솔더 레지스트 층(SR)이 절연층(PG) 상에 제공될 수 있다. 솔더 레지스트 층(SR)은 절연층(PG)을 덮도록 제공될 수 있다. 솔더 레지스트 층(SR)의 두께는 2 마이크로미터 내지 10 마이크로미터의 범위를 가질 수 있다. 솔더 레지스트 층(SR)은 제2 오프닝(OPN2)을 포함할 수 있다. 솔더 레지스트 층(SR)의 제2 오프닝(OPN2)은 절연층(PG)의 제1 오프닝(OPN1)과 적어도 부분적으로 중첩될 수 있다.
도 3을 참조하면, 솔더 레지스트 층(SR)은 제2 오프닝(OPN2)을 통해 패드들(PAD)의 상면 중 일부를 노출시킬 수 있다. 일 예로, 솔더 레지스트 층(SR)은 패드들(PAD) 상의 제1 오프닝(OPN1)의 일 측벽(OPN1a)을 덮을 수 있다. 다시 말해, 제2 오프닝(OPN2)의 폭(OW2)은 제1 오프닝(OPN1)의 폭(OW1)보다 더 작을 수 있다. 다른 예로, 솔더 레지스트 층(SR)은 패드들(PAD) 상의 제1 오프닝(OPN1)의 일 측벽(OPN1b)을 노출시킬 수 있다. 다시 말해, 제2 오프닝(OPN2)의 폭(OW2)은 제1 오프닝(OPN1)의 폭(OW1)과 동일하거나 더 클 수 있다. 제1 오프닝(OPN1)의 일 측벽(OPN1b)은 제2 오프닝(OPN2)의 일 측벽(OPN2a)과 오프셋될 수 있다.
솔더 레지스트 층(SR)은 UV 경화형, 열 + UV 복합 경화형 솔더 레지스트를 포함할 수 있다. 솔더 레지스트 층(SR)은 UV 광에 의해 경화된 것일 수 있다. 다시 말해, 솔더 레지스트 층(SR)은 B-stage 또는 C-stage 상태로 경화된 솔더 레지스트를 포함할 수 있다. 솔더 레지스트 층(SR)은 균일하게 경화된 것일 수 있다. 솔더 레지스트 층(SR)은 감광성 물질을 포함할 수 있다. 예를 들어, 감광성 물질은 폴리우레탄 수지, 무기 충전제, 중합성 화합물, 및 광중합 개시제를 포함할 수 있다.
솔더 레지스트 층(SR)의 열팽창 계수는 120 내지 170의 범위를 가질 수 있다. 다시 말해, 절연층(PG)의 열팽창 계수는 솔더 레지스트 층(SR)의 열팽창 계수보다 작을 수 있다. 본 발명에서와 같이 솔더 레지스트 층(SR)의 두께를 두껍게 하는 대신 절연층(PG)을 제공하고 절연층(PG) 상의 솔더 레지스트 층(SR)의 두께를 얇게하는 경우, 인쇄회로기판(100) 전체의 열팽창 계수가 작아질 수 있다. 이에 따라, 인쇄회로기판(100)에 열이 전달되어 온도가 높아지는 경우 기판이 휘어지는 문제가 개선되어 인쇄회로기판 및 인쇄회로기판이 적용된 반도체 패키지의 신뢰성이 향상될 수 있다.
도 4 내지 도 6은 본 발명의 인쇄회로기판의 일 비교예의 제조 방법을 설명하기 위한 도면들이다. 도 6은 도 4 및 도 5의 제조과정에 의해 제조된 인쇄회로기판의 일 비교예(101)를 나타낸 단면도이다. 이하 도 4 내지 도 6을 참조하여 본 발명의 일 비교예(101)에 대하여 설명한다.
도 4를 참조하면, 인쇄회로기판의 일 비교예에서 베이스 층(BS) 및 배선층(LA) 상에 솔더 레지스트(SRN)가 제공될 수 있다. 솔더 레지스트(SRN)는 경화되지 않은 상태로 도포될 수 있다. 솔더 레지스트(SRN)는 UV 경화형, 열 + UV 복합 경화형 솔더 레지스트를 포함할 수 있다.
도 5를 참조하면, 베이스 층(BS) 상의 솔더 레지스트(SRN)를 노광하는 것이 수행될 수 있다. 솔더 레지스트(SRN)의 상면을 향하여 UV광이 조사될 수 있다. 솔더 레지스트(SRN)에 UV 광이 조사되면 솔더 레지스트가 경화될 수 있다. 솔더 레지스트(SRN)의 두께가 깊을수록 UV 광이 조사되는 양이 적을 수 있다. 다시 말해, 솔더 레지스트(SRN)의 상부에서 하부로 갈수록 솔더 레지스트의 경화도가 작아질 수 있다.
예를 들어, 솔더 레지스트의 상면에서 하면으로 갈수록 제1 솔더 레지스트 층(SRC), 제2 솔더 레지스트 층(SRB) 및 제3 솔더 레지스트 층(SRA)이 형성될 수 있다. 제1 솔더 레지스트 층(SRC)은 완전히 경화된 솔더 레지스트를 포함할 수 있다. 예를 들어, 제1 솔더 레지스트 층(SRC)은 C-STAGE 상태의 솔더 레지스트일 수 있다. 제2 솔더 레지스트 층(SRB)은 반경화된 솔더 레지스트를 포함할 수 있다. 예를 들어, 제2 솔더 레지스트 층(SRB)은 B-STAGE 상태의 솔더 레지스트일 수 있다. 제3 솔더 레지스트 층(SRA)은 경화되지 않은 페이스트 형태의 솔더 레지스트를 포함할 수 있다. 예를 들어, 제3 솔더 레지스트 층(SRA)은 A-STAGE 상태의 솔더 레지스트일 수 있다.
제1 솔더 레지스트 층(SRC)의 두께는 10 마이크로미터 내지 14 마이크로미터일 수 있다. 제2 솔더 레지스트 층(SRB)의 두께는 4 마이크로미터 내지 6 마이크로미터일 수 있다. 제3 솔더 레지스트 층(SRA)의 두께는 1 마이크로미터 내지 3 마이크로미터일 수 있다. 솔더 레지스트 층(SR)의 두께가 14 마이크로미터보다 더 큰 경우 UV 광이 솔더 레지스트 층(SR)의 하면까지 충분히 조사되지 못할 수 있다. 다시 말해, 솔더 레지스트 층(SR)의 하부는 경화되지 않은 상태로 남아있을 수 있다.
도 6을 참조하면, 솔더 레지스트 층(SR)의 UV 노광 이후 현상 공정이 수행될 수 있다. 상기 현상 공정에 의하여 패드들(PAD) 상에 솔더 레지스트 층(SR)이 제거되어 오프닝이 형성될 수 있다. 이때, 솔더 레지스트 층(SR)에서 경화되지 않은 부분이 일부 제거되어 언더 컷(Under cut, UDC)이 형성될 수 있다. 예를 들어, 제2 솔더 레지스트 층(SRB) 및 제3 솔더 레지스트 층(SRA)의 일부가 제거되어 언더 컷(UDC)이 형성될 수 있다. 언더 컷(UDC)은 패드들(PAD)의 측면부를 따라 형성될 수 있다. 언더 컷(UDC)이 솔더 레지스트 층(SR)의 하부에 형성되는 경우 솔더 레지스트 층(SR)과 베이스 층(BS) 사이 계면의 접착력이 약해질 수 있다. 다시 말해, 언더 컷이 형성되지 않은 인쇄회로기판(100)에 비해 언더 컷(UDC)이 형성된 인쇄회로기판(101)의 경우, 기판의 신뢰성이 감소될 수 있다.
도 7 내지 도 9는 본 발명의 인쇄회로기판의 일 제조방법을 나타낸 도면들이다. 이하, 도 7 내지 도 9를 참조하여 본 발명의 인쇄회로기판(100)의 일 제조방법을 설명한다.
도 7을 참조하면, 배선층(LA)이 베이스 층(BS)의 상면 상에 제공될 수 있다. 배선층(LA)은 배선들(ET)과 패드들(PAD)을 포함할 수 있다. 베이스 층(BS) 상에 절연층(PG)이 형성될 수 있다. 절연층(PG)을 형성하는 것은 프리프레그 층을 적층하는 것을 포함할 수 있다. 다시 말해, 절연층(PG)은 프리프레그 층일 수 있다. 베이스 층(BS) 상에 형성된 절연층(PG)의 두께는 배선층(LA)의 두께보다 클 수 있다. 절연층(PG)은 배선들(ET)의 상면을 덮을 수 있다.
도 8을 참조하면, 배선층(LA)의 패드들(PAD) 상면에 제1 오프닝(OPN1)이 형성될 수 있다. 제1 오프닝(OPN1)을 형성하는 것은 패드들(PAD) 상의 절연층(PG)에 레이저 드릴을 수행하는 것을 포함할 수 있다. 패드들(PAD) 각각의 상면의 적어도 일부는 제1 오프닝(OPN1)을 통하여 외부에 노출될 수 있다. 제1 오프닝(OPN1)의 폭은 패드들(PAD) 각각의 폭 보다 작을 수 있다.
도 9를 참조하면, 절연층(PG) 상에 솔더 레지스트 층(SR)이 형성될 수 있다. 솔더 레지스트 층(SR)에 제2 오프닝(OPN2)을 형성할 수 있다. 제2 오프닝(OPN2)은 제1 오프닝(OPN1)과 적어도 부분적으로 중첩될 수 있다.
솔더 레지스트 층(SR)은 제1 오프닝(OPN1)의 측벽을 덮도록 형성될 수 있다. 다시 말해, 패드들(PAD)의 상면 중 일부를 노출시키도록 솔더 레지스트 층(SR)의 제2 오프닝(OPN2)이 형성될 수 있다. 솔더 레지스트 층(SR) 및 제2 오프닝(OPN2)을 형성하는 것은 솔더 레지스트의 노광 및 현상 공정을 포함할 수 있다.
본 발명의 인쇄회로기판(100)의 제조과정에 있어서, 도 6에서 인쇄회로기판의 일 비교예(101)에서와 달리 솔더 레지스트 층(SR)과 베이스 층(BS) 사이에 절연층(PG)이 제공될 수 있다. 본 발명의 인쇄회로기판(100)의 경우 절연층(PG)이 제공되지 않는 인쇄회로기판(101)의 경우에 비하여 더 작은 두께를 갖는 솔더 레지스트 층(SR)이 절연층(PG) 상에 제공될 수 있다. 솔더 레지스트 층(SR)의 두께가 얇아짐에 따라 UV 노광 공정 시 솔더 레지스트 층(SR)의 내부가 균일하게 경화될 수 있다. 즉, 솔더 레지스트 층(SR)의 노광 및 현상 과정에서 언더 컷이 형성되지 않을 수 있다.
본 발명의 인쇄회로기판(100)의 경우, 베이스 층(BS), 절연층(PG) 및 솔더 레지스트 층(SR) 각각의 사이의 계면들의 접착력이 향상되어, 기판의 신뢰성이 향상될 수 있다.
도 10 및 도 11은 언더 컷이 형성된 인쇄회로기판의 일 비교예(101)와 본 발명의 인쇄회로기판(100) 각각에서 솔더링 과정을 나타낸 도면들이다. 도 10은 도 6의 인쇄회로기판의 일 비교예(101)에 솔더 범프가 제공되어 솔더링 되는 것을 나타낸 도면이다. 도 11은 본 발명의 인쇄회로기판(100)에 솔더 범프가 제공되어 솔더링 되는 것을 나타낸 도면이다.
도 10을 참조하면, 일 비교예에서 패드(PAD) 상에 솔더 범프가 제공되어 솔더링이 수행되는 경우, 솔더 범프가 리플로우될 수 있다. 리플로우 된 솔더 범프(SLD)는 솔더 레지스트 층(SR)에 형성된 언더 컷(UDC)에 침투할 수 있다. 다시 말해, 리플로우 된 솔더 범프(SLD)는 패드들(PAD) 상에서 흘러내려 베이스 층(BS)의 상면 상에서 퍼져나갈 수 있다. 이에 따라, 복수의 패드들(PAD) 상에서 흘러내린 솔더 범프들이 서로 연결되어 전기적으로 단락(short)될 수 있다.
도 11을 참조하면, 본 발명의 인쇄회로기판의 경우 패드들(PAD) 사이에 절연층(PG)이 더 제공되어 솔더 범프가 리플로우되더라도 패드들(PAD)이 서로 단락되는 것을 방지할 수 있다.
도 12는 본 발명의 일 실시예를 나타낸 도면이다. 도 12는 도 1의 1-1’ 선에 따른 단면에 대응하는 단면도이다. 이하, 도 1 내지 도 3에서 설명한 것과 실질적으로 동일한 부분을 제외한 차이점에 대해서 구체적으로 설명한다.
도 12를 참조하면, 베이스 층(BS)의 상면(BSa) 상에 제1 배선층(LA1)이 제공될 수 있다. 제1 배선층(LA1)은 제1 배선들(ET1)과 제1 패드들(PAD1)을 포함할 수 있다. 베이스 층(BS)의 하면(BSb) 상에 제2 배선층(LA2)이 제공될 수 있다. 제2 배선층(LA2)은 제2 배선들(ET2)과 제2 패드들(PAD2)을 포함할 수 있다.
도전 비아(VP)가 베이스 층(BS) 내부에 제공될 수 있다. 도전 비아(VP)는 베이스 층(BS) 내부를 관통하여 제1 배선층(LA1)과 제2 배선층(LA2)을 전기적으로 연결할 수 있다. 도전 비아는 제2 배선층(LA2)에서 제1 배선층(LA1)까지 제3 방향(D3)으로 연장될 수 있다. 도전 비아(VP)는 구리 또는 니켈과 같은 도전 물질을 포함할 수 있다.
베이스 층(BS)의 상면(BSa)과 하면(BSb) 상에는 각각 절연층(PG) 및 솔더 레지스트 층(SR)이 제공될 수 있다. 베이스 층(BS)의 상면(BSa) 및 하면(BSb) 상에 제공되는 절연층들(PG)은 제1 배선들(ET1) 및 제2 배선들(ET2)을 덮을 수 있고, 제1 패드들(PAD1) 및 제2 패드들(PAD2)의 상면 중 적어도 일부를 외부로 노출시킬 수 있다.
도 13은 본 발명의 일 실시예를 나타낸 도면이다. 도 13은 도 1의 1-1’ 선에 따른 단면에 대응하는 단면도이다. 이하, 도 12에서 설명한 것과 실질적으로 동일한 부분을 제외한 차이점에 대해서 구체적으로 설명한다.
도 12 및 도13을 참조하면, 본 발명의 인쇄회로기판의 일 실시예는 도 12의 일 실시예에서 제3 배선층(LA3)을 더 포함할 수 있다. 제3 배선층(LA3)은 제1 배선층(LA1)과 제2 배선층(LA2) 사이의 베이스 층(BS) 내부에 제공될 수 있다. 다시 말해, 제3 배선층(LA3)은 베이스 층(BS) 내부에 함침될 수 있다.
제1 도전 비아(VP1)가 베이스 층(BS) 내부에 제공되어 제1 배선층(LA1)과 제3 배선층(LA3) 사이에 제공될 수 있다. 다시 말해, 제1 도전 비아(VP1)는 제3 배선층(LA3)에서 제1 배선층(LA1)까지 제3 방향(D3)으로 연장될 수 있다. 제2 도전 비아(VP2)가 베이스 층(BS) 내부에 제공되어 제2 배선층(LA2)과 제3 배선층(LA3) 사이에 제공될 수 있다. 다시 말해, 제2 도전 비아(VP2)는 제2 배선층(LA2)에서 제3 배선층(LA3)까지 제3 방향(D3)으로 연장될 수 있다.
도면에 도시된 바에 제한되지 않고, 제1 배선층(LA1)과 제2 배선층(LA2) 사이에는 복수의 배선층들 및 복수의 도전 비아들이 더 제공될 수 있다.
도 14 내지 도 17는 본 발명의 실시예들이 적용된 반도체 패키지들을 설명하기 위한 단면도들이다.
먼저 도 14를 참조하면, 본 실시예에 따른 반도체 패키지는 인쇄회로기판(100) 및 인쇄회로기판(100) 상에 실장된 제1 반도체 칩(200)을 포함할 수 있다. 인쇄회로기판(100)은 앞서 도 1 내지 도 3, 도 12, 및 도 13을 참조하여 설명한 것과 동일할 수 있다.
인쇄회로기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 인쇄회로기판(100)의 제2 면(100b) 상에 복수개의 제1 외부 단자들(150)이 제공될 수 있다. 제1 외부 단자들(150)은, 인쇄회로기판(100)의 제2 배선층(LA2)의 제2 패드들(PAD2)에 부착될 수 있다. 일 예로, 제1 외부 단자들(150) 각각은 솔더 볼 또는 솔더 범프일 수 있다.
제1 반도체 칩(200)은 인쇄회로기판(100)의 제1 면(100a) 상에 실장될 수 있다. 제1 반도체 칩(200)과 인쇄회로기판(100) 사이에 접착층(210)이 개재될 수 있다. 인쇄회로기판(100)의 제1 면(100a)의 일부와 제1 반도체 칩(200)을 덮는 제1 몰딩막(230)이 제공될 수 있다. 제1 몰딩막(230)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머를 포함할 수 있다.
제1 반도체 칩(200)은, 그의 일 면에 인접하는 제1 회로층(205)을 포함할 수 있다. 제1 회로층(205)은, 제1 반도체 칩(200)의 실리콘 기판 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선들을 포함할 수 있다. 제1 반도체 칩(200)의 제1 회로층(205)은, 본딩 와이어들(220)을 통하여 인쇄회로기판(100)의 제1 배선층(LA1)의 제1 패드들(PAD1)과 전기적으로 연결될 수 있다.
도 15를 참조하면, 본 실시예에 따른 반도체 패키지는 인쇄회로기판(100) 및 제1 반도체 칩(200)을 포함할 수 있다. 본 실시예에서는, 앞서 도 14를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
제1 반도체 칩(200)은 인쇄회로기판(100) 상에 플립칩 실장될 수 있다. 제1 반도체 칩(200)의 제1 회로층(205)은 인쇄회로기판(100)의 제1 면(100a)과 마주볼 수 있다. 인쇄회로기판(100)과 제1 반도체 칩(200) 사이에 복수개의 제2 외부 단자들(250)이 제공될 수 있다. 제2 외부 단자들(250)은, 인쇄회로기판(100)의 제1 배선층(LA1)의 제1 패드들(PAD1)에 부착될 수 있다. 제2 외부 단자들(250)을 통하여 인쇄회로기판(100)의 제1 배선층(LA1)과 제1 반도체 칩(200)의 제1 회로층(205)이 서로 전기적으로 연결될 수 있다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지는 하부 패키지(PA2) 및 상부 패키지(PA1)를 포함할 수 있다. 상부 패키지(PA1)는 인쇄회로기판(100) 및 제1 반도체 칩(200)을 포함할 수 있다. 본 실시예에서는, 앞서 도 14를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
하부 패키지(PA2)는 제1 패키지 기판(300) 및 제1 패키지 기판(300) 상에 실장된 제2 반도체 칩(400)을 포함할 수 있다. 제1 패키지 기판(300)의 바닥면 상에 복수개의 제3 외부 단자들(350)이 제공될 수 있다. 제3 외부 단자들(350)은 제1 패키지 기판(300)의 하부의 하부 패드들(320)에 부착될 수 있다. 일 예로, 제3 외부 단자들(350) 각각은 솔더 볼 또는 솔더 범프일 수 있다.
제2 반도체 칩(400)은 제1 패키지 기판(300)의 상면 상에 플립칩 실장될 수 있다. 제2 반도체 칩(400)의 제2 회로층(405)은 제1 패키지 기판(300)의 상면과 마주볼 수 있다. 제1 패키지 기판(300)과 제2 반도체 칩(400) 사이에 복수개의 제4 외부 단자들(450)이 제공될 수 있다. 제4 외부 단자들(450)은, 제1 패키지 기판(300)의 상부의 상부 패드들(310)에 부착될 수 있다. 제4 외부 단자들(450)을 통하여 제1 패키지 기판(300)과 제2 반도체 칩(400)이 서로 전기적으로 연결될 수 있다. 제1 패키지 기판(300)의 상면 및 제2 반도체 칩(400)을 덮는 제2 몰딩막(360)이 제공될 수 있다.
상부 패키지(PA1)의 인쇄회로기판(100)과 하부 패키지(PA2)의 제1 패키지 기판(300) 사이에 제5 외부 단자들(370)이 제공될 수 있다. 제5 외부 단자들(370)의 하부들은 제1 패키지 기판(300)의 상부의 상부 패드들(310)에 부착될 수 있다. 제5 외부 단자들(370)의 상부들은 인쇄회로기판(100)의 제2 배선층(LA2)의 제2 패드들에 부착될 수 있다. 제5 외부 단자들(370)을 통하여, 하부 패키지(PA2)와 상부 패키지(PA1)가 서로 전기적으로 연결될 수 있다.
상부 패키지(PA1)에 관한 구체적인 설명은, 앞서 도 14를 참조하여 설명한 것과 유사할 수 있다. 일 예로, 제1 반도체 칩(200)은 메모리 칩일 수 있다. 도시되진 않았지만, 제1 반도체 칩(200)은 복수개로 제공될 수 있다. 복수의 제1 반도체 칩들(200)은 수직적으로 적층되거나 2차원적으로 배열될 수 있다. 일 예로, 제2 반도체 칩(400)은 프로세서 칩일 수 있다.
도 17를 참조하면, 본 실시예에 따른 반도체 패키지는 하부 패키지(PA2), 상부 패키지(PA1), 및 이들 사이에 개재된 인쇄회로기판(100)을 포함할 수 있다. 인쇄회로기판(100)은 앞서 도 1 내지 도 3, 도 12, 및 도 13을 참조하여 설명한 것과 동일할 수 있다. 본 실시예에서는, 앞서 도 14 및 도 16을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
상부 패키지(PA1)는 제2 패키지 기판(500) 및 제2 패키지 기판(500) 상에 실장된 제1 반도체 칩(200)을 포함할 수 있다. 제2 패키지 기판(500)의 바닥면 상에 복수개의 제6 외부 단자들(550)이 제공될 수 있다. 제6 외부 단자들(550)은 제2 패키지 기판(500)의 하부의 하부 패드들(520)에 부착될 수 있다. 본딩 와이어들(220)을 통하여, 제1 반도체 칩(200)과 제2 패키지 기판(500)이 서로 전기적으로 연결될 수 있다.
제5 외부 단자들(370)이 인쇄회로기판(100)의 제2 배선층(LA2)의 제2 패드들에 부착될 수 있다. 제5 외부 단자들(370)을 통하여, 하부 패키지(PA2)와 인쇄회로기판(100)이 서로 전기적으로 연결될 수 있다. 인쇄회로기판(100)과 상부 패키지(PA1) 사이에 제6 외부 단자들(550)이 개재될 수 있다. 제6 외부 단자들(550)은 인쇄회로기판(100)의 제1 배선층(LA1)의 제1 패드들에 부착될 수 있다. 제6 외부 단자들(550)을 통하여, 상부 패키지(PA1)와 인쇄회로기판(100)이 서로 전기적으로 연결될 수 있다. 결과적으로, 인쇄회로기판(100)은 상부 및 하부 패키지들(PA1, PA2) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
LA: 배선층
PAD: 패드
SR: 솔더 레지스트 층
PG: 절연층
BS: 베이스 층

Claims (10)

  1. 베이스 층 상에 제공된 배선층, 상기 배선층은 배선 및 패드를 포함하고;
    상기 베이스 층 및 상기 배선층 상의 프리프레그 층, 상기 프리프레그 층은 상기 패드를 노출하는 제1 오프닝을 포함하고; 및
    상기 프리프레그 층 상의 솔더 레지스트 층을 포함하되,
    상기 솔더 레지스트 층은 상기 패드를 노출하는 제2 오프닝을 포함하며,
    상기 제2 오프닝은 상기 제1 오프닝과 적어도 부분적으로 중첩되고,
    상기 프리프레그 층은 상기 패드의 외측부를 덮는 인쇄회로기판.
  2. 제 1항에 있어서,
    상기 제2 오프닝의 내측벽은 상기 제1 오프닝의 내측벽에 대해 오프셋된 인쇄회로기판.
  3. 제 1항에 있어서,
    상기 제1 오프닝의 폭은 상기 제2 오프닝의 폭보다 더 작고,
    상기 솔더 레지스트 층은 상기 제1 오프닝의 일 측벽을 덮는 인쇄회로기판.
  4. 제 1항에 있어서,
    상기 제1 오프닝의 폭은 상기 제2 오프닝의 폭과 동일하거나 더 크고,
    상기 솔더 레지스트 층은 상기 제1 오프닝의 일 측벽을 노출시키는 인쇄회로기판.
  5. 제 1항에 있어서,
    상기 솔더 레지스트 층의 상부에서 하부까지 경화도가 균일한 인쇄회로기판.
  6. 제 1항에 있어서,
    상기 솔더 레지스트 층의 두께는 2 마이크로미터 내지 10 마이크로미터인 인쇄회로기판.
  7. 제 1항에 있어서,
    상기 프리프레그 층의 두께는 2 마이크로미터 내지 10 마이크로미터인 인쇄회로기판.
  8. 제 1항에 있어서,
    상기 프리프레그 층의 열팽창 계수는 상기 솔더 레지스트 층의 열팽창 계수보다 더 작은 인쇄회로기판.
  9. 제 1항에 있어서,
    상기 프리프레그 층의 열팽창 계수는 1 내지 5이고,
    상기 솔더 레지스트 층의 열팽창 계수는 120 내지 170인 인쇄회로기판.
  10. 제 1항에 있어서,
    상기 베이스 층의 하면에 하부 배선층을 더 포함하고,
    상기 배선층과 상기 하부 배선층 사이에 제공되는 도전 비아를 포함하는 인쇄회로기판.
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