KR20230023841A - 표시 장치 및 그 제조 방법 - Google Patents
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Abstract
일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 적어도 하나의 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치된 평탄화층, 상기 평탄화층 상에 배치되며, 상기 박막 트랜지스터와 연결된 제1 금속층, 상기 제1 금속층 상에 배치된 제1 전극, 상기 평탄화층 상에서 상기 제1 전극과 이격 배치되며, 제2 금속층과 제1 도전층을 포함하는 격벽들, 상기 제1 전극과 상기 격벽들 상에 배치된 화소 정의막, 상기 제1 전극과 상기 화소 정의막 상에 배치된 유기막층, 및 상기 유기막층 상에 배치된 제2 전극을 포함하며, 상기 제2 금속층은 상기 제1 도전층의 하부로 언더컷 형상을 가지고, 상기 유기막층의 적어도 일부는 상기 격벽들 사이에서 단락된다.
Description
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초고형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함한다.
유기 발광 소자는 대향하는 두 개의 전극 및 그 사이에 개재된 발광층을 포함할 수 있다. 발광층은 두 개의 전극으로부터 전자와 정공을 제공받아 재결합하여 엑시톤을 생성하고, 생성된 엑시톤이 여기 상태에서 기저 상태로 변화하며 광이 방출될 수 있다.
유기 발광 소자를 포함하는 유기 발광 표시 장치는 백라이트 유닛 등과 같은 광원이 불필요하기 때문에 소비 전력이 낮고 경량의 박형으로 구성할 수 있을 뿐만 아니라 넓은 시야각, 높은 휘도와 콘트라스트 및 빠른 응답 속도 등의 고품위 특성을 가져 차세대 표시 장치로 주목을 받고 있다.
본 발명이 해결하고자 하는 과제는 누설 전류를 저감하여 저계조의 색변화 및 혼색을 개선할 수 있는 표시 장치 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 적어도 하나의 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치된 평탄화층, 상기 평탄화층 상에 배치되며, 상기 박막 트랜지스터와 연결된 제1 금속층, 상기 제1 금속층 상에 배치된 제1 전극, 상기 평탄화층 상에서 상기 제1 전극과 이격 배치되며, 제2 금속층과 제1 도전층을 포함하는 격벽들, 상기 제1 전극과 상기 격벽들 상에 배치된 화소 정의막, 상기 제1 전극과 상기 화소 정의막 상에 배치된 유기막층, 및 상기 유기막층 상에 배치된 제2 전극을 포함하며, 상기 제2 금속층은 상기 제1 도전층의 하부로 언더컷 형상을 가지고, 상기 유기막층의 적어도 일부는 상기 격벽들 사이에서 단락될 수 있다.
상기 격벽들은 평면 상에서 상기 제1 전극을 둘러쌀 수 있다.
상기 격벽들은 상기 제1 전극의 적어도 일 측변과 나란하게 배치되며, 상기 격벽들의 길이는 인접한 상기 제1 전극의 적어도 일 측변의 길이보다 길 수 있다.
상기 제1 금속층은 상기 박막 트랜지스터에 연결되고, 상기 제1 전극은 상기 제1 금속층 상에 직접 배치될 수 있다.
상기 제2 금속층은 상기 평탄화층 상에 직접 배치되며, 상기 제1 금속층과 동일한 물질을 포함할 수 있다.
상기 제1 전극은 제1 하층, 상기 제1 하층 상에 배치된 제1 중층, 및 상기 제1 중층 상에 배치된 제1 상층을 포함하고, 상기 제1 도전층은 제2 하층, 상기 제2 하층 상에 배치된 제2 중층, 및 상기 제2 중층 상에 배치된 제2 상층을 포함하며, 상기 제1 하층과 상기 제2 하층, 상기 제1 중층과 상기 제2 중층, 및 상기 제1 상층과 상기 제2 상층은 각각 서로 동일한 물질을 포함할 수 있다.
상기 제1 하층, 상기 제1 상층, 상기 제2 하층 및 상기 제2 상층은 투명도전물질을 포함하고, 상기 제1 중층과 상기 제2 중층은 금속 물질을 포함할 수 있다.
상기 제1 금속층은 동일한 식각액에 대해 상기 제1 전극보다 식각률이 크고, 상기 제2 금속층은 동일한 식각액에 대해 상기 제1 도전층보다 식각률이 클 수 있다.
상기 유기막층은 적어도 전하생성층을 포함하며, 상기 전하생성층의 적어도 일부는 상기 격벽들의 언더컷 형상에 의해 상기 격벽들 사이에서 단락될 수 있다.
상기 유기막층 및 상기 제2 전극은 상기 제1 전극, 상기 화소 정의막 및 상기 격벽들과 중첩할 수 있다.
상기 격벽들 사이에서 상기 평탄화층 상에 배치된 유기막층 패턴 및 상기 유기막층 패턴 상에 배치된 제2 전극 패턴을 더 포함할 수 있다.
상기 제1 금속층은 상기 제1 전극의 하부로 언더컷 형상을 가질 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 적어도 하나의 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치된 평탄화층, 상기 평탄화층 상에 배치되며, 상기 박막 트랜지스터와 연결된 제1 금속층, 상기 제1 금속층 상에 배치된 제1 전극, 상기 평탄화층 상에서 상기 제1 전극과 이격 배치되며, 제2 금속층과 제1 도전층을 포함하는 격벽들, 상기 제1 전극과 상기 격벽들 상에 배치된 화소 정의막, 상기 제1 전극과 상기 화소 정의막 상에 배치된 유기막층, 및 상기 유기막층 상에 배치된 제2 전극을 포함하며, 상기 평탄화층은 서로 인접한 상기 격벽들 사이와 중첩하는 홈을 포함하며, 상기 홈은 상기 격벽들의 상기 제2 금속층의 하부로 언더컷 형상을 가질 수 있다.
상기 제2 금속층은 상기 제1 도전층의 하부로 언더컷 형상을 가지고, 상기 유기막층의 적어도 일부는 상기 격벽들 사이에서 단락될 수 있다.
상기 평탄화층의 상기 홈 상에 배치된 유기막층 패턴 및 상기 유기막층 패턴 상에 배치된 제2 전극 패턴을 더 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 적어도 하나의 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치된 평탄화층, 상기 평탄화층 상에 배치된 제1 도전 패턴 및 제2 도전 패턴, 상기 제1 도전 패턴 및 상기 제2 도전 패턴 상에 배치된 보호층, 상기 보호층 상에 배치되며, 상기 제1 도전 패턴을 통해 상기 박막 트랜지스터와 연결된 제1 금속층, 상기 제1 금속층 상에 배치된 제1 전극, 상기 보호층 상에 배치되며, 제2 금속층과 제1 도전층을 포함하는 격벽들, 상기 제1 전극과 상기 격벽들 상에 배치된 화소 정의막, 상기 제1 전극과 상기 화소 정의막 상에 배치된 유기막층, 및 상기 유기막층 상에 배치된 제2 전극을 포함하며, 상기 보호층은 서로 인접한 상기 격벽들 사이와 중첩하는 홈을 포함하며, 상기 홈은 상기 격벽들의 상기 제2 금속층의 하부로 언더컷 형상을 가지며 상기 제2 도전 패턴과 중첩할 수 있다.
상기 홈은 상기 제2 도전 패턴의 적어도 일부를 노출하고, 상기 격벽들의 상기 제2 금속층은 상기 제1 도전층의 하부로 언더컷 형상을 가질 수 있다.
상기 제2 도전 패턴 상에 배치된 유기막층 패턴 및 상기 유기막층 패턴 상에 배치된 제2 전극 패턴을 더 포함할 수 있다.
상기 유기막층 및 상기 제2 전극은 상기 격벽들 사이에서 적어도 일부가 단락되고, 상기 유기막층 패턴과 상기 유기막층은 동일한 물질을 포함하고, 상기 제2 전극과 상기 제2 전극 패턴은 동일한 물질을 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터 상에 평탄화층을 형성하는 단계, 상기 평탄화층 상에 금속층 물질층, 하층 물질층, 중층 물질층, 및 상층 물질층을 순차적으로 적층하는 단계, 상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 식각하여, 제1 금속층 및 상기 제1 금속층 상에 배치된 제1 전극을 형성하고 제2 금속층 및 제2 금속층 상에 배치된 제1 도전층을 포함하는 격벽들을 형성하는 단계, 상기 제1 전극 및 상기 격벽들 상에 화소 정의막을 형성하는 단계, 상기 제1 전극과 상기 화소 정의막 상에 유기막층을 형성하는 단계, 및 상기 유기막층 상에 제2 전극을 형성하는 단계를 포함하며, 상기 제2 금속층은 상기 제1 도전층의 하부로 언더컷 형상을 가지고, 상기 유기막층의 적어도 일부는 상기 격벽들 사이에서 단락될 수 있다.
상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 식각하는 단계는, 상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 제1 식각하여, 상기 제1 금속층 및 상기 제1 금속층 상에 배치된 제1 전극을 형성하고, 상기 제1 금속층과 이격된 격벽 패턴을 형성하는 단계, 및 상기 제1 전극 및 상기 격벽 패턴의 일부를 덮는 포토 레지스트 패턴을 형성하고 제2 식각하여, 상기 격벽들을 형성하는 단계를 포함할 수 있다.
상기 화소 정의막을 형성하는 단계는, 상기 제1 전극 및 상기 격벽 패턴의 일부를 덮는 화소 정의막 물질층을 형성하는 단계, 포토리소그래피 공정을 통해 상기 제1 전극을 노출하고 상기 격벽들 사이의 상기 평탄화층을 노출하는 단계, 및 상기 격벽들 사이에 잔존하는 상기 화소 정의막 물질층을 제거하는 단계를 포함할 수 있다.
상기 화소 정의막 물질층을 제거하는 단계는 애싱 또는 하드 마스크층을 이용한 건식 식각 공정으로 수행할 수 있다.
상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 식각하는 단계는, 상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 일괄 식각하여, 상기 제1 금속층 및 상기 제1 금속층 상에 배치된 제1 전극을 형성하고, 상기 격벽들을 형성할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 각 발광 영역들 간에 적어도 전하생성층을 일부 단락시켜 전하의 이동 경로를 증가시킴으로써, 누설 전류를 저감하고 혼색 및 계조 표현 특성을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 제1 기판의 회로의 개략적인 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 유기 발광 표시 장치의 화소를 나타낸 평면도이다.
도 5는 도 4의 변형예에 따른 유기 발광 표시 장치의 화소를 나타낸 평면도이다.
도 6은 도 4의 Q1-Q1'선을 따라 자른 단면도이다.
도 7은 도 5의 Q2-Q2'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 표시 장치의 화소를 나타낸 평면도이다.
도 9는 도 8의 Q3-Q3'선을 따라 자른 단면도이다.
도 10은 도 9의 A 영역을 확대한 단면도이다.
도 11은 도 10의 B 영역을 확대한 도 면이다.
도 12 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도이다.
도 20은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 21은 다른 실시예에 따른 표시 장치의 제조 방법을 나타낸 단면도이다.
도 22는 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 23 및 도 24는 또 다른 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 25는 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 26 및 도 27은 또 다른 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 28은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 2는 일 실시예에 따른 표시 장치의 제1 기판의 회로의 개략적인 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 유기 발광 표시 장치의 화소를 나타낸 평면도이다.
도 5는 도 4의 변형예에 따른 유기 발광 표시 장치의 화소를 나타낸 평면도이다.
도 6은 도 4의 Q1-Q1'선을 따라 자른 단면도이다.
도 7은 도 5의 Q2-Q2'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 표시 장치의 화소를 나타낸 평면도이다.
도 9는 도 8의 Q3-Q3'선을 따라 자른 단면도이다.
도 10은 도 9의 A 영역을 확대한 단면도이다.
도 11은 도 10의 B 영역을 확대한 도 면이다.
도 12 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도이다.
도 20은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 21은 다른 실시예에 따른 표시 장치의 제조 방법을 나타낸 단면도이다.
도 22는 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 23 및 도 24는 또 다른 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 25는 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 26 및 도 27은 또 다른 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 28은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1)는 스마트폰, 휴대 전화기, 태블릿 PC, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 텔레비전, 게임기, 손목 시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 네비게이션, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 의료 장치, 검사 장치, 냉장고와 세탁기 등과 같은 다양한 가전 제품, 또는 사물 인터넷 장치에 적용될 수 있다. 본 명세서에서는 표시 장치의 예로 텔레비전을 설명하며, TV는 HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.
또한, 일 실시예들에 따른 표시 장치(1)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), 마이크로 LED 표시 장치(micro-LED), 나노 LED 표시 장치(nano-LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 하기에서는 표시 장치로서 유기 발광 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 장치를 단순히 표시 장치로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치가 적용될 수도 있다.
일 실시예에 따른 표시 장치(1)는 평면도상 정방형 형상을 가질 수 있으며 예를 들어, 직사각형 형상을 가질 수 있다. 표시 장치(1)가 텔레비전인 경우, 장변이 가로 방향에 위치하도록 배치된다. 그러나, 이에 한정되는 것은 아니고, 장변이 세로 방향에 위치할 수 있고, 회전 가능하도록 설치되어 장변이 가로 또는 세로 방향으로 가변적으로 위치할 수도 있다.
표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루어지는 활성 영역일 수 있다. 표시 영역(DPA)은 표시 장치(1)의 전반적인 형상과 유사하게 평면도상 직사각형 형상을 가질 수 있으나, 이에 한정되지 않는다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 한정되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(1)의 제1 장변(도 1에서 하변)에 인접 배치된 제1 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 제2 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(1)의 제1 단변(도 1에서 좌변)에 인접 배치된 제3 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 제1 기판의 회로의 개략적인 배치도이다.
도 2를 참조하면, 제1 기판 상에 복수의 배선들이 배치된다. 복수의 배선은 스캔 라인(SCL), 센싱 신호 라인(SSL), 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL) 등을 포함할 수 있다.
스캔 라인(SCL)과 센싱 신호 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 신호 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 회로층(CCL)으로 이루어진 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 제1 기판 상의 제3 비표시 영역(NDA)에 배치될 수 있지만, 이에 한정되지 않고, 제4 비표시 영역(NDA)에 배치되거나, 제3 비표시 영역(NDA)과 제4 비표시 영역(NDA) 모두에 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 제1 비표시 영역(NDA) 및/또는 제2 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치(도 1의 'EXD')와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 라인(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(ELVDL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전원 라인(ELVDL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전원 라인(ELVDL)은 메쉬 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 기준 전압 라인(RVL)과 제1 전원 라인(ELVDL)의 적어도 일 단부에는 배선 패드(WPD)가 배치될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 제1 비표시 영역(NDA)의 패드부(PDA)에 배치되고, 기준 전압 라인(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전원 라인(ELVDL)의 배선 패드(WPD_ELVD, 이하, '제1 전원 패드'라 칭함)는 제2 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV)와 제1 전원 패드(WPD_ELVD)가 모두 동일한 영역, 예를 들어 제1 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 상술한 바와 같이 외부 장치(도 1의 'EXD')가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
제1 기판 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 소자(EMD) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지용 커패시터(CST)를 포함한다.
발광 소자(EMD)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EMD)는 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(EMD)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(EMD)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극에 연결되고, 소스 전극은 발광 소자(EMD)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DTR1)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 스위칭 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 스위칭 트랜지스터(STR2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 스위칭 트랜지스터들(STR1, STR2) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 중심으로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET이거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET일 수도 있다.
도 4는 일 실시예에 따른 유기 발광 표시 장치의 화소를 나타낸 평면도이다. 도 5는 도 4의 변형예에 따른 유기 발광 표시 장치의 화소를 나타낸 평면도이다.
도 4를 참조하면, 표시 영역(DPA)에서 기판 상에는 복수의 발광 영역들(LA1, LA2, LA3) 및 비발광 영역(NLA)이 정의될 수 있다. 몇몇 실시예에서 표시 영역(DPA)의 복수의 발광 영역들(LA1, LA2, LA3)은 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)을 포함할 수 있다. 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 기판의 발광 소자에서 생성된 광이 외부로 방출되는 영역일 수 있으며, 비발광 영역(NLA)은 외부로 광이 방출되지 않는 영역일 수 있다.
몇몇 실시예에서 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)에서 외부로 방출되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 발광 영역(LA1)은 제1 색의 광을 방출할 수 있고, 제2 발광 영역(LA2)은 제2 색의 광을 방출할 수 있으며, 제3 발광 영역(LA3)은 제3 색의 광을 방출할 수 있다. 여기서, 제1 색의 광은 약 440nm 내지 약 480nm 범위에서 피크 파장을 갖는 청색 광일 수 있다. 제2 색의 광은 약 610nm 내지 약 650nm 범위에서 피크 파장을 갖는 적색 광일 수 있다. 제3 색의 광은 약 510nm 내지 약 550nm 범위에서 피크 파장을 갖는 녹색 광일 수 있다. 다만 이에 한정되는 것은 아니며, 상기 제2 색의 광이 녹색 광이고 상기 제3 색의 광이 적색 광일 수도 있다.
몇몇 실시예에서 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 하나의 그룹을 이루고, 상기 그룹이 표시 영역(DPA)에서 복수 개로 정의될 수 있다.
몇몇 실시예에서 도 4에 도시된 바와 같이, 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 일 방향을 따라 순차적으로 배치될 수 있다. 몇몇 실시예에서 표시 영역(DPA) 내에서 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 하나의 그룹을 이루어 반복적으로 배치될 수 있다.
다만 이에 제한되는 것은 아니며, 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)의 배치는 다양하게 변경될 수 있다.
도 5에 도시된 바와 같이, 몇몇 실시예에서 표시 영역(DPA)의 복수의 발광 영역들(LA1, LA2, LA3, LA4)은 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)에 더하여 제4 발광 영역(LA4)을 포함할 수 있다. 이 경우, 제1 발광 영역(LA1)으로부터 제1 방향(DR1)에 제2 발광 영역(LA2)이 배치될 수 있고, 제2 발광 영역(LA2)으로부터 제2 방향(DR2)의 반대 방향에 제3 발광 영역(LA3)이 배치될 수 있다. 또한, 제1 발광 영역(LA1)으로부터 제2 방향(DR2)의 반대 방향에 제4 발광 영역(LA4)이 배치될 수 있다.
제4 발광 영역(LA4)은 제1 발광 영역(LA1)과 동일하게 제1 색의 광을 방출할 수 있다. 몇몇 실시예에서 제1 발광 영역(LA1), 제2 발광 영역(LA2), 제3 발광 영역(LA3) 및 제4 발광 영역(LA4)은 하나의 그룹을 이루고, 상기 그룹이 표시 영역(DPA)에서 복수 개로 정의될 수 있다. 또한, 표시 영역(DPA) 내에서 제1 발광 영역(LA1), 제2 발광 영역(LA2), 제3 발광 영역(LA3) 및 제4 발광 영역(LA4)은 하나의 그룹을 이루어 반복적으로 배치될 수 있다.
도 6은 도 4의 Q1-Q1'선을 따라 자른 단면도이다. 도 7은 도 5의 Q2-Q2'선을 따라 자른 단면도이다.
도 6 및 도 7은 표시 장치(1) 상에 배치된 유기 발광 소자(OLE)의 애노드 전극(AE), 유기막층(ORL) 및 캐소드 전극(CE)을 개략적으로 나타내었다.
도 6을 참조하면, 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)에는 각각 애노드 전극(AE1, AE2, AE3)이 배치될 수 있다. 제1 애노드 전극(AE1)은 제1 발광 영역(LA1)에 중첩하여 배치되고, 제2 애노드 전극(AE2)은 제2 발광 영역(LA2)에 중첩하여 배치되며, 제3 애노드 전극(AE3)은 제3 발광 영역(LA3)에 중첩하여 배치될 수 있다.
몇몇 실시예에서 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 반사형 전극일 수 있고, 이 경우에 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir 및 Cr와 같은 금속을 포함하는 금속층일 수 있다. 다른 실시예에서, 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 상기 금속층 위에 적층된 금속 산화물층을 더 포함할 수 있다. 예시적인 실시예에서 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 다층 구조, 예를 들어 ITO/Ag, Ag/ITO, ITO/Mg, ITO/MgF2의 2층 구조 또는 ITO/Ag/ITO와 같은 3층 구조를 가질 수 있다.
몇몇 실시예에서 유기막층(ORL)은 복수의 발광층이 중첩 배치된 구조, 예컨대 탠덤(tandem) 구조로 이루어질 수 있다. 예시적으로 유기막층(ORL)은 하부 발광층들(EML1, EML2, EML3)을 포함하는 제1 스택(ST1), 제1 스택(ST1) 상에 위치하고 상부 발광층들(EML1', EML2', EML3')을 포함하는 제2 스택(ST2), 및 제1 스택(ST1)과 제2 스택(ST2) 사이에 위치하는 전하생성층(CGL)을 포함할 수 있다. 제1 스택(ST1) 및 제2 스택(ST2)은 서로 중첩하도록 배치될 수 있다.
하부 발광층들(EML1, EML2, EML3)과 상부 발광층들(EML1', EML2', EML3')은 각각 서로 중첩하도록 배치될 수 있다.
몇몇 실시예에서 제1 하부 발광층(EML1) 및 제1 상부 발광층(EML1')은 제1 색의 광, 예컨대 청색 광을 발광할 수 있다. 제2 하부 발광층(EML2) 및 제2 상부 발광층(EML2')은 제2 색의 광, 예컨데 적색 광을 발광할 수 있다. 제3 하부 발광층(EML3) 및 제3 상부 발광층(EML3')은 제3 색의 광, 예컨데 녹색 광을 발광할 수 있다. 즉, 유기막층(ORL)에서 최종적으로 출사되는 출사 광은 제1 발광 영역(LA1)에서 청색 광이고, 제2 발광 영역(LA2)에서 적색 광이며, 제3 발광 영역(LA3)에서 녹색 광일 수 있다.
몇몇 실시예에서 청색 광을 발광하는 제1 하부 발광층(EML1) 및 제1 상부 발광층(EML1')은 각각 호스트 및 도펀트를 포함할 수 있다. 호스트는 통상적으로 사용하는 물질이라면 특별히 제한되지 않으나, 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum), CBP(4,4'-bis(N-carbazolyl)-1,1'-biphenyl), PVK(poly(n-vinylcabazole)), ADN(9,10-di(naphthalene-2-yl)anthracene), TCTA(4,4',4''-Tris(carbazol-9-yl)-triphenylamine), TPBi(1,3,5-tris(N-phenylbenzimidazole-2-yl)benzene), TBADN(3-tert-butyl-9,10-di(naphth-2-yl)anthracene), DSA(distyrylarylene), CDBP(4,4'-bis(9-carbazolyl)-2,2'-dimethyl-biphenyl), MADN(2-Methyl-9,10-bis(naphthalen-2-yl)anthracene) 등을 사용할 수 있다.
또한, 청색 광을 발광하는 제1 하부 발광층(EML1) 및 제1 상부 발광층(EML1')은 예를 들어, 스피로-DPVBi(spiro-DPVBi), 스피로-6P(spiro-6P), DSB(distyryl-benzene), DSA(distyryl-arylene), PFO(Polyfluorene)계 고분자 및 PPV(poly(p-phenylene vinylene)계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광 물질을 포함할 수 있다. 다른 예로, (4,6-F2ppy)2Irpic와 같은 유기 금속 착체(organometallic complex)를 포함하는 인광 물질을 포함할 수도 있다.
몇몇 실시예에서 적색 광을 발광하는 제2 하부 발광층(EML2) 및 제2 상부 발광층(EML2')은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광 물질로 이루어질 수 있으나 이에 제한되지 않는다.
몇몇 실시예에서 녹색 광을 발광하는 제3 하부 발광층(EML3) 및 제3 상부 발광층(EML3')은 CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 제한되지 않는다.
전하생성층(CGL)은 제1 스택(ST1)과 제2 스택(ST2) 사이에 배치될 수 있다. 전하생성층(CGL)은 각 발광층에 전하를 주입하는 역할을 할 수 있다. 전하생성층(CGL)은 제1 스택(ST1)과 제2 스택(ST2) 사이에서 전하 균형을 조절하는 역할을 할 수 있다. 전하생성층(CGL)은 n형 전하생성층(CGL1) 및 p형 전하생성층(CGL2)을 포함할 수 있다. p형 전하생성층(CGL2)은 n형 전하생성층(CGL1) 상에 배치될 수 있으며, n형 전하생성층(CGL1)과 제2 스택(ST2) 사이에 위치할 수 있다.
전하생성층(CGL)은 n형 전하생성층(CGL1) 및 p형 전하생성층(CGL2)이 서로 접합 구조를 가질 수도 있다. n형 전하생성층(CGL1)은 애노드 전극들(AE1, AE2, AE3) 및 캐소드 전극(CE) 중 애노드 전극들(AE1, AE2, AE3)에 더 인접하게 배치될 수 있다. p형 전하생성층(CGL2)은 애노드 전극들(AE1, AE2, AE3) 및 캐소드 전극(CE) 중 캐소드 전극(CE)에 더 인접하게 배치된다. n형 전하생성층(CGL1)은 애노드 전극들(AE1, AE2, AE3)에 인접한 하부 발광층들(EML1, EML2, EML3)에 전자를 공급하고, p형 전하생성층(CGL2)은 제2 스택(ST2)에 포함되는 상부 발광층들(EML1', EML2', EML3')에 정공을 공급한다. 전하생성층(CGL)을 제1 스택(ST1) 및 제2 스택(ST2) 사이에 배치하여, 각각의 발광층들에 전하를 제공함으로써, 발광 효율을 증대시키고, 구동 전압을 낮출 수 있게 된다.
제1 스택(ST1)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 상에 배치되며, 제1 정공수송층(HTL1), 제1 전자블록층(EBL1), 제1 전자수송층(ETL1)을 더 포함할 수 있다.
제1 정공수송층(HTL1)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 상에 각각 배치될 수 있다. 제1 정공수송층(HTL1)은 정공의 수송을 원활하게 하는 역할을 하며, 정공수송물질을 포함할 수 있다. 정공수송물질은, N-페닐카바졸, 폴리비닐카바졸 등의 카바졸계 유도체, 플루오렌(fluorene)계 유도체, TPD(N,N'-bis(3-methylphenyl)-N,N'-diphenyl-[1,1-biphenyl]-4,4'-diamine), TCTA(4,4',4"-tris(N-carbazolyl)triphenylamine) 등과 같은 트리페닐아민계 유도체, NPB(N,N'-di(1-naphthyl)-N,N'-diphenylbenzidine), TAPC(4,4
e bis[N,N-bis(4-methylphenyl)benzenamine])등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 전자블록층(EBL1)은 제1 정공수송층(HTL1) 상에 위치할 수 있으며, 제1 정공수송층(HTL1)과 하부 발광층들(EML1, EML2, EML3) 사이에 위치할 수 있다. 제1 전자블록층(EB1)은 하부 발광층들(EML1, EML2, EML3)에서 생성된 전자가 제1 정공수송층(HTL1)으로 넘어오는 것을 방지하도록 정공수송물질과 금속 또는 금속 화합물을 포함하여 이루어질 수 있다. 몇몇 실시예에서 상술한 제1 정공수송층(HTL1)과 제1 전자블록층(EBL1)은 각각의 재료가 혼합된 단일층으로도 이루어질 수도 있다.
제1 전자수송층(ETL1)은 하부 발광층들(EML1, EML2, EML3) 상에 배치될 수 있으며, 전하생성층(CGL)과 하부 발광층들(EML1, EML2, EML3) 사이에 배치될 수 있다. 몇몇 실시예에서 제1 전자수송층(ETL1)은 Alq3(Tris(8-hydroxyquinolinato)aluminum), TPBi(1,3,5-Tri(1-phenyl-1H-benzo[d]imidazol-2-yl)phenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Bphen(4,7-Diphenyl-1,10-phenanthroline), TAZ(3-(4-Biphenylyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole), NTAZ(4-(Naphthalen-1-yl)-3,5-diphenyl-4H-1,2,4-triazole), tBu-PBD(2-(4-Biphenylyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole), BAlq(Bis(2-methyl-8-quinolinolato-N1,O8)-(1,1'-Biphenyl-4-olato)aluminum), Bebq2(berylliumbis(benzoquinolin-10-olate), ADN(9,10-di(naphthalene-2-yl)anthracene) 및 이들의 혼합물과 같은 전자수송물질을 포함할 수 있다. 하지만, 본 발명이 상기 전자 수송 물질의 종류에 제한되는 것은 아니다.
제2 스택(ST2)은 전하생성층(CGL) 상에 배치될 수 있으며, 제2 정공수송층(HTL2), 제2 전자블록층(EBL2), 버퍼층(BUL) 및 제2 전자수송층(ETL2)을 더 포함할 수 있다.
제2 정공수송층(HTL2)은 전하생성층(CGL) 상에 위치할 수 있다. 제2 정공수송층(HTL2)은 제1 정공수송층(HTL1)과 동일한 물질로 이루어지거나, 제1 정공수송층(HTL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제2 정공수송층(HTL2)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다.
제2 전자블록층(EBL2)은 제2 정공수송층(HTL2) 상에 위치할 수 있으며, 제2 정공수송층(HTL2)과 상부 발광층들(EML1', EML2', EML3') 사이에 배치될 수 있다. 제2 전자블록층(EBL2)은 제1 전자블록층(EBL1)과 동일한 물질 및 동일한 구조로 이루어지거나, 제1 전자블록층(EBL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
제2 전자수송층(ETL2)은 상부 발광층들(EML1', EML2', EML3') 상에 배치될 수 있으며, 상부 발광층들(EML1', EML2', EML3')과 캐소드 전극(CE) 사이에 배치될 수 있다. 제2 전자수송층(ETL2)은 제1 전자수송층(ETL1)과 동일한 물질 및 동일한 구조로 이루어지거나, 제1 전자수송층(ETL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제2 전자수송층(ETL2)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다.
버퍼층(BUL)은 상부 발광층들(EML1', EML2', EML3')과 제2 전자수송층(ETL2) 사이에 배치될 수 있다. 버퍼층(BUL)은 상부 발광층들(EML1', EML2', EML3')로부터 정공이 캐소드 전극(CE)으로 넘어오는 것을 방지할 수 있다. 버퍼층(BUL)은 정공 특성을 가진 물질들로 예를 들어 정공수송층 물질을 포함할 수 있으나 이에 제한되지 않는다.
도면에는 미도시 하였으나, 제1 스택(ST1)과 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 사이, 제2 스택(ST2)과 전하생성층(CGL1) 사이 중 적어도 어느 하나에는 각각 정공주입층(Hole Injection Layer)이 더 배치될 수도 있다. 정공주입층은 하부 발광층들(EML1, EML2, EML3) 및 상부 발광층들(EML1', EML2', EML3')로 보다 원활하게 정공이 주입되도록 하는 역할을 할 수 있다. 몇몇 실시예에서 정공주입층은 CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
또한, 도면에는 미도시 하였으나, 제2 전자수송층(ETL2)과 캐소드 전극(CE) 사이, 및 전하생성층(CGL)과 제1 스택(ST1) 사이 중 적어도 어느 하나에는 전자주입층(Electron Injection Layer)이 더 위치할 수도 있다. 전자주입층은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다. 또한, 상기 전자주입층은 금속할라이드 화합물일 수 있으며, 예를 들어 MgF2, LiF, NaF, KF, RbF, CsF, FrF, LiI, NaI, KI, RbI, CsI, FrI 및 CaF2 로 이루어진 군에서 선택된 어느 하나 이상일 수 있으나, 이에 한정되지 않는다. 또한 전자주입층은 Yb, Sm, Eu 등의 란탄계 물질을 포함할 수도 있다. 또는 상기 전자주입층은 RbI:Yb, KI:Yb 등과 같이 금속할라이드 물질과 란탄계 물질을 동시에 포함할 수도 있다. 상기 전자주입층이 금속할라이드 물질과 란탄계 물질을 모두 포함하는 경우, 상기 전자주입층은 금속할라이드 물질과 란탄계 물질을 공증착(Co-deposition)하여 형성될 수 있다.
상술한 유기막층(ORL) 상에는 캐소드 전극(CE)이 배치될 수 있다. 캐소드 전극(CE)은 반투과성 또는 투과성을 가질 수 있다. 캐소드 전극(CE)이 상기 반투과성을 갖는 경우에, 캐소드 전극(CE)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물, 예를 들어 Ag와 Mg의 혼합물을 포함할 수 있다. 또한, 캐소드 전극(CE)의 두께가 수십 내지 수백 옹스트롬인 경우에, 캐소드 전극(CE)은 반투과성을 가질 수 있다.
캐소드 전극(CE)이 투과성을 갖는 경우, 캐소드 전극(CE)은 투명한 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다. 예를 들면, 캐소드 전극(CE)은 WxOy(tungsten oxide), TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), MgO(magnesium oxide) 등을 포함할 수 있다.
제1 애노드 전극(AE1), 유기막층(ORL) 및 캐소드 전극(CE)은 제1 발광 소자(ED1)를 이루고, 제2 애노드 전극(AE2), 유기막층(ORL) 및 캐소드 전극(CE)은 제2 발광 소자(ED2)를 이루고, 제3 애노드 전극(AE3), 유기막층(ORL) 및 캐소드 전극(CE)은 제3 발광 소자(ED3)를 이룰 수 있다. 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 각각 출사 광을 방출할 수 있다. 예를 들어, 제1 발광 소자(ED1)는 청색 광을 출사하고 제2 발광 소자(ED2)는 적색 광을 출사하며, 제3 발광 소자(ED4)는 녹색 광을 출사할 수 있다.
한편, 도 7을 참조하면, 제1 발광 영역(LA1)과 제4 발광 영역(LA4)에서는 유기막층(ORL)이 탠덤 구조로 이루어지고, 제2 발광 영역(LA2)과 제3 발광 영역(LA3)에서는 단일 발광층을 포함하는 구조로 이루어질 수도 있다.
예시적으로 제1 발광 영역(LA1)과 제4 발광 영역(LA4)의 유기막층(ORL)은 하부 발광층(EML1)을 포함하는 제1 스택(ST1), 제1 스택(ST1) 상에 위치하고 상부 발광층(EML1')을 포함하는 제2 스택(ST2), 및 제1 스택(ST1)과 제2 스택(ST2) 사이에 위치하는 전하생성층(CGL)을 포함할 수 있다. 제1 스택(ST1) 및 제2 스택(ST2)은 서로 중첩하도록 배치될 수 있다. 제2 발광 영역(LA2)과 제3 발광 영역(LA3)의 유기막층(ORL)은 하부 발광층들(EML2, EML3)을 포함하는 단일 스택 구조로 이루어질 수 있다.
제1 발광 영역(LA1), 제2 발광 영역(LA2), 제3 발광 영역(LA3) 및 제4 발광 영역(LA4)에는 각각 애노드 전극(AE1, AE2, AE3, AE4)이 배치될 수 있다. 제1 애노드 전극(AE1)은 제1 발광 영역(LA1)에 중첩하여 배치되고, 제2 애노드 전극(AE2)은 제2 발광 영역(LA2)에 중첩하여 배치되며, 제3 애노드 전극(AE3)은 제3 발광 영역(LA3)에 중첩하여 배치되고, 제4 애노드 전극(AE4)은 제4 발광 영역(LA4)에 중첩하여 배치될 수 있다.
제1 발광 영역(LA1) 및 제4 발광 영역(LA4)에서는 제1 하부 발광층(EML1)과 제1 상부 발광층(EML1')이 서로 중첩하도록 배치될 수 있다. 제2 발광 영역(LA2)에서는 제2 하부 발광층(EML2)이 배치되고, 제3 발광 영역(LA3)에서는 제3 하부 발광층(EML3)이 배치될 수 있다. 몇몇 실시예에서 제1 하부 발광층(EML1) 및 제1 상부 발광층(EML1')은 제1 색의 광, 예컨대 청색 광을 발광할 수 있다. 제2 하부 발광층(EML2)은 제2 색의 광, 예컨데 적색 광을 발광할 수 있다. 제3 하부 발광층(EML3)은 제3 색의 광, 예컨데 녹색 광을 발광할 수 있다. 즉, 유기막층(ORL)에서 최종적으로 출사되는 출사 광은 제1 발광 영역(LA1) 및 제4 발광 영역(LA4)에서 청색 광이고, 제2 발광 영역(LA2)에서 적색 광이며, 제3 발광 영역(LA3)에서 녹색 광일 수 있다.
전하생성층(CGL)은 제1 발광 영역(LA1) 및 제4 발광 영역(LA4)의 제1 스택(ST1)과 제2 스택(ST2) 사이에 배치될 수 있다.
제1 발광 영역(LA1) 및 제4 발광 영역(LA4)의 제1 스택(ST1)은 제1 애노드 전극(AE1), 및 제4 애노드 전극(AE4) 상에 배치되며, 제1 정공주입층(HIL1), 제1 전자블록층(EBL1), 제1 전자수송층(ETL1)을 더 포함할 수 있다. 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)에서는 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 상에 제1 정공주입층(HIL1)이 배치될 수 있다.
제1 정공주입층(HIL1)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 제3 애노드 전극(AE3) 및 제4 애노드 전극(AE4) 상에 각각 배치될 수 있다. 제1 전자블록층(EBL1)은 제1 정공주입층(HIL1) 상에 위치할 수 있으며, 제1 정공주입층(HIL1)과 제1 하부 발광층(EML1) 사이에 위치할 수 있다. 제1 전자블록층(EBL1)은 제1 애노드 전극(AE1) 및 제4 애노드 전극(AE4)과 중첩하며, 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)과 비중첩할 수 있다.
제1 전자수송층(ETL1)은 제1 하부 발광층(EML1) 상에 배치될 수 있으며, 전하생성층(CGL)과 제1 하부 발광층(EML1) 사이에 배치될 수 있다. 제1 전자수송층(ETL1)은 제1 애노드 전극(AE1) 및 제4 애노드 전극(AE4)과 중첩하며, 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)과 비중첩할 수 있다.
제1 발광 영역(LA1) 및 제4 발광 영역(LA4)의 제2 스택(ST2)은 전하생성층(CGL) 상에 배치될 수 있으며, 정공수송층(HTL), 제2 전자블록층(EBL2), 버퍼층(BUL), 제2 전자수송층(ETL2) 및 전자주입층(EIL)을 포함할 수 있다. 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)에는 제2 하부 발광층(EML2) 및 제3 하부 발광층(EML3) 상에 버퍼층(BUL), 제2 전자수송층(ETL2) 및 전자주입층(EIL)이 배치될 수 있다.
정공수송층(HTL)은 전하생성층(CGL) 상에 배치될 수 있고, 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)과 비중첩할 수 있다. 제2 전자블록층(EBL2)은 정공수송층(HTL) 상에 위치할 수 있으며, 정공수송층(HTL)과 제1 상부 발광층(EML1') 사이에 배치될 수 있다. 제2 전자블록층(EBL2)은 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)과 비중첩할 수 있다.
버퍼층(BUL)은 제1 상부 발광층(EML1)과 제2 전자블록층(EBL2) 사이에 배치될 수 있다. 또한, 버퍼층(BUL)은 제2 하부 발광층(EML2) 및 제3 하부 발광층(EML3) 상에 배치될 수 있다.
제2 전자수송층(ETL2)은 제1 상부 발광층(EML1') 상에 배치될 수 있으며, 제1 상부 발광층(EML1')과 캐소드 전극(CE) 사이에 배치될 수 있다. 또한, 제2 전자수송층(ETL2)은 제2 하부 발광층(EML2) 및 제3 하부 발광층(EML3) 상에 배치될 수 있다.
전자주입층(EIL)은 제2 전자수송층(ETL2) 상에 배치될 수 있으며, 제2 하부 발광층(EML2) 및 제3 하부 발광층(EML3) 상에 배치될 수 있다.
제1 애노드 전극(AE1), 유기막층(ORL) 및 캐소드 전극(CE)은 제1 발광 소자(ED1)를 이루고, 제2 애노드 전극(AE2), 유기막층(ORL) 및 캐소드 전극(CE)은 제2 발광 소자(ED2)를 이루고, 제3 애노드 전극(AE3), 유기막층(ORL) 및 캐소드 전극(CE)은 제3 발광 소자(ED3)를 이룰 수 있다. 또한, 제4 애노드 전극(AE2), 유기막층(ORL) 및 캐소드 전극(CE)은 제4 발광 소자(ED4)를 이룰 수 있다. 예를 들어, 제1 발광 소자(ED1) 및 제4 발광 소자(ED4)는 청색 광을 출사하고 제2 발광 소자(ED2)는 적색 광을 출사하며, 제3 발광 소자(ED4)는 녹색 광을 출사할 수 있다.
상술한 도 6 및 도 7에서, 전하생성층(CGL)은 복수의 발광 영역들에 연장되어 연속적으로 배치되는 공통층일 수 있다. 예를 들어, 도 6에서 전하생성층(CGL)은 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)에 연속적으로 배치되는 공통층일 수 있다. 또한, 도 7에서 전하생성층(CGL)은 제1 발광 영역(LA1)과 제4 발광 영역(LA4)에 연속적으로 배치되는 공통층일 수 있다.
전하생성층(CGL)은 실질적인 발광에 기여하는 전자와 정공을 생성하여 전달하는 역할을 할 수 있다. 전하생성층(CGL)이 공통층인 경우, 인접한 발광 영역에서 생성된 전하(전자와 정공)가 인접한 발광 영역으로 전달되는 누설 전류가 발생될 수 있다. 이 경우, 발광하지 않아야 하는 발광 영역에서 누설 전류에 의한 발광이 이루어져, 혼색이 발생하거나 원치 않는 계조가 표현될 수 있다.
본 실시예에서는 각 발광 영역들 간에 전하생성층(CGL)을 일부 단락시켜 전하의 이동 경로를 증가시킴으로써, 누설 전류를 저감하고 혼색 및 계조 표현 특성을 개선할 수 있는 표시 장치 및 그 제조 방법을 개시한다.
도 8은 일 실시예에 따른 표시 장치의 화소를 나타낸 평면도이다. 도 9는 도 8의 Q3-Q3'선을 따라 자른 단면도이다. 도 10은 도 9의 A 영역을 확대한 단면도이다. 도 11은 도 10의 B 영역을 확대한 도 면이다.
도 8은 상술한 도 5의 화소의 구조를 예로 도시하였고, 도 9는 제1 발광 영역(LA1)과 제2 발광 영역(LA2) 사이의 단면 구조를 예로 도시하였다. 도 11은 도 10의 B 영역 중 유기막층(ORL)과 캐소드 전극(CE)의 단면 구조를 예로 도시하였다.
도 8 내지 도 11을 참조하면, 일 실시예에 따른 표시 장치(1)는 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)을 포함할 수 있다. 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 그룹화되어 반복적으로 배치될 수 있다. 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3) 이외에는 비발광 영역(NLA)이 배치될 수 있다. 각 발광 영역들의 배치는 상술하였으므로, 생략하기로 한다.
일 실시예에서, 각 발광 영역(LA1, LA2, LA3)에는 제1 전극(210)들을 포함하고, 각 발광 영역(LA1, LA2, LA3) 사이에는 복수의 격벽(BR)이 배치될 수 있다.
격벽(BR)은 각 발광 영역(LA1, LA2, LA3) 및 각 발광 영역(LA1, LA2, LA3)에 배치된 제1 전극(210)들을 둘러싸는 형태로 배치되어, 발광 영역들(LA1, LA2, LA3)과 비중첩하여 배치될 수 있다. 격벽(BR)은 각 제1 전극(210)과 이격되어 비발광 영역(NLA)에 배치될 수 있다. 격벽(BR)은 적어도 둘 이상 복수 개로 배치될 수 있다. 예를 들어, 제1 발광 영역(LA1)과 제2 발광 영역(LA2) 사이에 2개의 격벽(BR)이 배치될 수 있다. 제1 발광 영역(LA1)과 제2 발광 영역(LA2) 사이에 배치된 격벽(BR)은 인접한 제1 발광 영역(LA1) 및/또는 제2 발광 영역(LA2)의 적어도 일 측변과 나란하게 배치될 수 있다. 또한, 격벽(BR)은 각 제1 전극(210)의 적어도 일 측변과 나란하게 배치될 수 있다.
격벽(BR)은 제2 방향(DR2)으로 측정된 길이를 가질 수 있으며, 격벽(BR)의 길이는 제1 발광 영역(LA1) 또는 제2 발광 영역(LA2)의 적어도 일 측변의 길이보다 길 수 있다. 예를 들어, 격벽(BR)의 길이는 제2 방향(DR2)으로 측정된 제1 발광 영역(LA1) 또는 제2 발광 영역(LA2)의 길이보다 길 수 있다. 다만 이에 제한되지 않으며, 격벽(BR)의 제2 방향(DR2)으로의 길이는 제1 발광 영역(LA1) 또는 제2 발광 영역(LA2)의 제2 방향(DR2)으로의 길이와 동일하거나 작을 수도 있다. 또한, 격벽(BR)의 길이는 제1 전극(210)의 적어도 일 측변의 길이보다 길 수 있다. 예를 들어, 격벽(BR)의 제2 방향(DR2)으로 측정된 길이는 제2 방향(DR2)으로 측정된 제1 전극(210)의 길이보다 길 수 있다.
격벽(BR)은 제1 발광 영역(LA1)으로부터 제2 방향(DR2)의 반대 방향에 인접한 제1 발광 영역(LA1) 사이에도 배치될 수 있다. 제2 방향(DR2)으로 서로 인접한 제1 발광 영역들(LA1) 사이에 배치된 격벽(BR)은 제1 방향(DR1)으로 측정된 길이를 가질 수 있으며, 격벽(BR)의 길이는 제1 발광 영역(LA1)의 제1 방향(DR1)으로 측정된 폭보다 길 수 있다. 다만 이에 제한되지 않으며, 격벽(BR)의 제1 방향(DR1)으로의 길이는 제1 발광 영역(LA1)의 제1 방향(DR1)으로의 폭과 동일하거나 작을 수도 있다.
서로 인접하여 배치된 격벽들(BR)의 제1 방향(DR1) 또는 제2 방향(DR2)으로의 길이는 서로 동일할 수 있다. 다만 이에 제한되지 않으며, 서로 인접하여 배치된 격벽들(BR)의 제1 방향(DR1) 또는 제2 방향(DR2)으로의 길이는 서로 다를 수 있다. 예를 들어, 제1 발광 영역(LA1)과 제2 발광 영역(LA2) 사이에 배치된 격벽들(BR) 중 제1 발광 영역(LA1)에 인접한 격벽(BR)의 제2 방향(DR2)으로의 길이는 제2 발광 영역(LA2)에 인접한 격벽(BR)의 제2 방향(DR2)으로의 길이보다 길거나 작을 수도 있다.
서로 인접하여 배치된 격벽들(BR)은 소정 간격 이격되어 배치될 수 있다. 이 간격은 특별히 한정되지 않으나, 제1 발광 영역(LA1)과 제2 발광 영역(LA2) 사이의 간격 또는 각 제1 전극(210) 사이의 간격을 고려하여 조절될 수 있다. 또한, 제1 발광 영역(LA1)과 제2 발광 영역(LA2) 사이의 간격 또는 각 제1 전극(210) 사이의 간격 내에서 서로 인접하여 배치된 격벽들(BR)은 3개 이상 복수 개로 배치될 수도 있다.
도면에서는 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3) 사이마다 격벽(BR)이 배치된 것으로 도시하고 설명하였으나, 이에 제한되지 않으며, 제1 발광 영역(LA1)과 제2 발광 영역(LA2) 사이 또는 제2 발광 영역(LA2)과 제3 발광 영역(LA3) 사이에서 생략될 수도 있다. 또한, 격벽(BR)은 동일한 색을 방출하는 발광 영역들 사이에서도 생략될 수 있다. 예를 들어, 제1 발광 영역(LA1)으로부터 제2 방향(DR2)의 반대 방향에 배치된 제1 발광 영역(LA1) 사이에서 격벽(BR)은 생략될 수도 있다.
보다 구체적으로, 도 9를 참조하면, 일 실시예에 따른 표시 장치(1)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터층(TFTL)과 발광 소자층(EDL)을 포함할 수 있다.
기판(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 기판(110)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌나프탈레이트(polyethylenenapthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethyleneterepthalate: PET), 폴리페닐렌설파이드 (polyphenylenesulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulosetriacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합일 수 있다. 기판(110)은 금속 재질의 물질을 포함할 수도 있다.
기판(110) 상에 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 박막 트랜지스터(TFT), 버퍼막(120), 게이트 절연층(140), 층간 절연층(160), 및 평탄화층(200)을 포함할 수 있다.
기판(110) 상에 버퍼막(120)이 배치될 수 있다. 버퍼막(120)은 투습에 취약한 기판(110)을 통해 침투하는 수분으로부터 박막 트랜지스터(TFT)와 발광 소자(ED)를 보호하기 위해 기판(110) 상에 배치될 수 있다. 버퍼막(120)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(120)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 질산화물(SiON) 중 어느 하나 이상의 무기막이 교번하여 적층된 다중막일 수 있다. 그러나, 이에 제한되지 않으며 버퍼막(120)은 생략될 수도 있다.
버퍼막(120) 상에 박막 트랜지스터(TFT)가 배치될 수 있다. 박막 트랜지스터(TFT)는 액티브층(130), 게이트 전극(150), 소스 전극(170) 및 드레인 전극(180)을 포함할 수 있다. 도 9에서는 박막 트랜지스터(TFT)가 게이트 전극(150)이 액티브층(130)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 제한되지 않는다. 즉, 박막 트랜지스터(TFT)는 게이트 전극(150)이 액티브층(130)의 하부에 위치하는 하부 게이트(바텀 게이트, bottom gate) 방식 또는 게이트 전극(150)이 액티브층(130)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
버퍼막(120) 상에 액티브층(130)이 배치될 수 있다. 액티브층(130)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 액티브층(130)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 액티브층(130)은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(130)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
버퍼막(120)과 액티브층(130) 사이에는 액티브층(130)으로 입사되는 외부광을 차단하기 위한 차광층이 더 배치될 수 있다. 차광층이 배치되는 경우, 차광층은 액티브층(130)과 중첩하여 배치될 수 있으며, 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
액티브층(130) 상에는 게이트 절연층(140)이 형성될 수 있다. 게이트 절연층(140)은 액티브층(130)을 포함하여 버퍼막(120) 상에 배치될 수 있다. 게이트 절연층(140)은 무기막, 예를 들어 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
게이트 절연층(140) 상에 게이트 전극(150)이 배치될 수 있다. 게이트 전극(150)과 동일층 상에 게이트 라인과 스토리지 커패시터의 일 전극이 더 배치될 수 있다. 게이트 전극(150)은 액티브층(130)과 두께 방향으로 중첩하도록 배치될 수 있다. 게이트 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
게이트 전극(150) 상에 층간 절연층(160)이 배치될 수 있다. 층간 절연층(160)은 게이트 전극(150)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 층간 절연층(160)은 게이트 전극(150)을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 층간 절연층(160)은 무기물, 예컨대 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
층간 절연층(160) 상에 소스 전극(170) 및 드레인 전극(180)이 배치될 수 있다. 소스 전극(170)과 드레인 전극(180) 각각은 게이트 절연층(140)과 층간 절연층(160)을 관통하는 콘택홀들을 통해 액티브층(130)에 연결될 수 있다. 소스 전극(170) 및 드레인 전극(180)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 따라서, 액티브층(130), 게이트 전극(150), 소스 전극(170) 및 드레인 전극(180)을 포함하는 박막 트랜지스터(TFT)가 배치될 수 있다.
소스 전극(170) 및 드레인 전극(180) 상에 박막 트랜지스터(TFT)로 인한 단차를 평탄하게 하기 위한 평탄화층(200)이 배치될 수 있다. 평탄화층(200)은 제1 전극(210)이 박막 트랜지스터(TFT)와 연결되기 위한 비아홀(208)을 포함할 수 있다. 비아홀(208)은 박막 트랜지스터(TFT)와 중첩하여 배치될 수 있다. 비아홀(208)을 통해 제1 전극(210)은 박막 트랜지스터(TFT)의 드레인 전극(180)과 연결될 수 있다. 평탄화층(200)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
평탄화층(200) 상에 발광 소자층(EDL)이 배치될 수 있다. 발광 소자층(EDL)은 발광 소자들과 화소 정의막(220)을 포함할 수 있다. 발광 소자들(ED1, ED2)은 제1 전극(210), 유기막층(230) 및 제2 전극(240)을 포함할 수 있다.
제1 전극(210)은 화소 전극으로 작용하며, 비아홀(208)을 통해 박막 트랜지스터(TFT)의 드레인 전극(180)에 연결될 수 있다. 제1 전극(210)은 애노드 전극이며 반사 전극일 수 있다. 구체적으로, 제1 전극(210)은 제1 하층(211), 제1 하층(211) 상에 배치된 제1 중층(213), 및 제1 중층(213) 상에 배치된 제1 상층(215)을 포함할 수 있다.
제1 하층(211)은 제1 전극(210)의 접착 특성 및 도전 특성을 부여하는 층으로, ITO, IZO, ITZO와 같은 투명도전물질을 포함할 수 있다. 제1 하층(211)은 제1 전극(210)의 최하부에 배치될 수 있다. 제1 중층(213)은 유기막층(ORL)에서 발광된 광을 반사하는 반사층으로, 알루미늄(Al), 은(Ag), 티타늄(Ti), APC합금과 같은 반사율이 높은 금속 물질을 포함할 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 제1 상층(215)은 유기막층(ORL)에 구동 전류를 전달하는 층으로, ITO, IZO, ITZO와 같은 투명도전물질을 포함할 수 있다. 제1 상층(215)은 제1 전극(210)의 최상부에 배치될 수 있다. 제1 전극(210)은 제1 하층(211), 제1 중층(213) 및 제1 상층(215)이 적층된 3층 구조로 이루어질 수 있으며, 예를 들어, ITO/Al/ITO 또는 ITO/APC/ITO로 이루어질 수 있다.
제1 전극(210)과 평탄화층(200) 사이에 제1 금속층(MTL1)이 배치될 수 있다. 제1 금속층(MTL1)은 박막 트랜지스터(TFT)와 제1 전극(210)을 연결하고, 제1 전극(210)에 반사 특성을 부여할 수 있다. 제1 금속층(MTL1)은 도전성을 가지는 물질을 포함하며, 예를 들어, 알루미늄(Al), 은(Ag), 티타늄(Ti) 및 APC합금 중 선택된 어느 하나 이상을 포함할 수 있다.
몇몇 실시예에서 제1 전극(210)과 제1 금속층(MTL1)은 서로 중첩하며, 서로 동일한 평면 크기로 이루어질 수 있다. 즉, 제1 전극(210)의 측변들은 제1 금속층(MTL1)의 측변들과 제3 방향(DR3)으로 상호 정렬되어 일치될 수 있다.
화소 정의막(220)은 화소들을 구획하기 위해 평탄화층(200) 상에서 제1 전극(210)의 가장자리를 덮도록 배치될 수 있다. 화소 정의막(220)은 하부의 제1 전극(210)을 노출하는 개구부(OP)를 포함하여 화소, 즉 발광 영역들을 정의할 수 있다. 화소 정의막(220)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질을 포함하여, 표면 평탄화 기능도 수행할 수 있다.
제1 전극(210)과 화소 정의막(220) 상에 유기막층(230)이 배치될 수 있다. 유기막층(230)은 도 6에 도시된 바와 같이, 정공주입층(HIL), 제1 정공수송층(HTL1), 제1 전자블록층(EBL1), 전하생성층(CGL), 제2 정공수송층(HTL2), 제2 전자블록층(EBL2), 버퍼층(BUL), 제2 전자수송층(ETL2)을 포함할 수 있다. 제1 발광 영역(LA1)에는 제1 전자블록층(EBL1)과 전하생성층(CGL) 사이에 제1 하부 발광층(EML1)이 배치되고, 제2 전자블록층(EBL2)과 제2 전자수송층(ETL2) 사이에 제1 상부 발광층(EML1')이 배치될 수 있다. 제2 발광 영역(LA2)에는 제1 전자블록층(EBL1)과 전하생성층(CGL) 사이에 제2 하부 발광층(EML2)이 배치되고, 제2 전자블록층(EBL2)과 제2 전자수송층(ETL2) 사이에 제2 상부 발광층(EML2')이 배치될 수 있다. 제3 발광 영역(LA3)에는 제1 전자블록층(EBL1)과 전하생성층(CGL) 사이에 제3 하부 발광층(EML3)이 배치되고, 제2 전자블록층(EBL2)과 제2 전자수송층(ETL2) 사이에 제3 상부 발광층(EML3')이 배치될 수 있다. 상술한 하부 발광층들(EML1, EML2, EML3) 및 상부 발광층들(EML1', EML2', EML3')을 제외하고 나머지 층들은 복수의 발광 영역(LA1, LA2, LA3)에 공통으로 형성되는 공통층일 수 있다.
제2 전극(280)은 유기막층(230) 상에 배치될 수 있다. 제2 전극(280)은 유기막층(230)을 덮도록 형성될 수 있다. 제2 전극(280)은 화소들에 전자를 주입하는 캐소드 전극일 수 있으며, 화소들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(280)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
전술한 바와 같이, 박막 트랜지스터층(TFTL)과 발광 소자층(EDL)을 포함하여 표시 장치(1)를 구성할 수 있다.
한편, 본 실시예에서 각 발광 영역(LA1, LA2, LA3) 사이에 격벽(BR)이 배치될 수 있다.
계속해서 도 8 내지 도 11을 참조하면, 비발광 영역(NLA)과 중첩하는 평탄화층(200) 상에 복수의 격벽(BR)이 배치될 수 있다. 격벽(BR)은 각각 제2 금속층(MTL2) 및 제2 금속층(MTL2) 상에 배치된 제1 도전층(260)을 포함할 수 있다.
제2 금속층(MTL2)은 비발광 영역(NLA)의 평탄화층(200) 상에 직접 배치되며, 상술한 제1 금속층(MTL1)과 동일한 물질을 포함할 수 있다. 제2 금속층(MTL2)은 격벽(BR)의 최하부에 배치될 수 있다.
제1 도전층(260)은 제2 금속층(MTL2) 상에 배치되며, 상술한 제1 전극(210)과 동일한 물질을 포함하여 동일한 적층 구조로 이루어질 수 있다. 구체적으로, 제1 도전층(260)은 제2 하층(261), 제2 하층(261) 상에 배치된 제2 중층(263), 제2 중층(263) 상에 배치된 제2 상층(265)을 포함할 수 있다. 제2 하층(261)은 제1 하층(211)과 동일한 물질을 포함할 수 있고, 제2 중층(263)은 제1 중층(213)과 동일한 물질을 포함할 수 있으며, 제2 상층(265)은 제1 상층(215)과 동일한 물질을 포함할 수 있다.
상술한 격벽(BR)은 언더컷(under-cut) 구조로 이루어질 수 있다. 구체적으로, 제2 금속층(MTL2)과 제1 도전층(260)은 언더컷 구조를 형성할 수 있다. 제2 금속층(MTL2)은 제1 도전층(260)의 하부로 언더컷 형상을 가질 수 있다. 제1 도전층(260)은 평면 상에서 제1 방향(DR1)으로의 폭이 제2 금속층(MTL2)의 제1 방향(DR1)으로의 폭보다 클 수 있다. 제1 도전층(260)의 적어도 일 측변은 제1 도전층(260)과 중첩한 제2 금속층(MTL2)의 일 측변보다 외측으로 돌출될 수 있다.
예시적인 실시예에서, 제1 발광 영역(LA1)에 인접한 격벽(BR)의 제1 도전층(260)은 일 측변이 제2 금속층(MTL2)의 일 측변보다 제1 방향(DR1)으로 돌출될 수 있다. 특히, 제1 도전층(260)의 일 측변은 인접한 격벽(BR)의 제1 도전층(260)을 향해 돌출될 수 있다. 제2 발광 영역(LA2)에 인접한 격벽(BR)의 제1 도전층(260)은 일 측변이 제2 금속층(MTL2)의 일 측변보다 제1 방향(DR1)의 반대 방향으로 돌출될 수 있다. 제1 도전층(260)의 일 측변은 인접한 격벽(BR)의 제1 도전층(260)을 향해 돌출될 수 있다.
몇몇 실시예에서, 각 격벽(BR)은 발광 영역들(LA1, LA2)에 인접한 일 측변이 제2 금속층(MTL2)의 일 측변과 제3 방향(DR3)으로 상호 정렬되어 일치될 수 있다.
서로 인접한 격벽들(BR) 사이와 중첩하는 평탄화층(200) 상에 유기막층 패턴(235)이 배치되고, 유기막층 패턴(235) 상에 제2 전극 패턴(285)이 배치될 수 있다.
유기막층 패턴(235)은 상술한 유기막층(230)이 격벽들(BR)의 언더컷 구조로 인해 적어도 일부가 단락되어 형성된 것일 수 있다. 제2 전극 패턴(285)도 상술한 제2 전극(280)이 격벽들(BR)의 언더컷 구조로 인해 적어도 일부가 단락되어 형성된 것일 수 있다. 즉, 인접한 격벽들(BR) 사이에서 유기막층(230)과 제2 전극(280)은 각 발광 영역(LA1, LA2, LA3) 간에 적어도 일부가 단락될 수 있다. 제2 전극 패턴(285)은 유기막층 패턴(235)을 덮는 구조로 배치될 수 있다. 유기막층 패턴(235) 및 제2 전극 패턴(285) 각각의 제1 방향(DR1)으로의 폭은 각 격벽들(BR)의 제1 도전층(260) 사이의 간격과 동일하거나 클 수 있다.
유기막층 패턴(235)은 유기막층(230) 중에서 정공주입층(HIL), 제1 정공수송층(HTL1), 제1 전자블록층(EBL1), 전하생성층(CGL), 제2 정공수송층(HTL2), 제2 전자블록층(EBL2), 버퍼층(BUL), 제2 전자수송층(ETL2)을 포함할 수 있다. 이들은 모두 격벽(BR)의 언더컷 구조에 의해 격벽들(BR) 사이에서 적어도 일부가 단락될 수 있다. 특히, 전하생성층(CGL)은 격벽들(BR) 사이에서 일부가 단락될 수 있다.
본 실시예에서는 각 발광 영역(LA1, LA2, LA3) 사이에 언더컷 구조의 격벽들(BR)을 형성하여, 유기막층(230)과 제2 전극(280)의 적어도 일부를 단락시킬 수 있다. 유기막층(230) 중 특히 전하생성층(CGL)은 전하가 인접한 화소로 전달될 수 있으므로, 전하생성층(CGL)의 적어도 일부가 단락됨으로써 전하생성층(CGL)의 저항이 증가될 수 있다. 이로써 전하생성층(CGL)을 통해 인접한 화소로 전하가 이동되는 것을 저감하여, 계조 표현 및 혼색을 개선할 수 있다.
격벽들(BR) 사이에서 유기막층(230)과 제2 전극(280)의 적어도 일부가 단락되더라도, 도 8에 도시된 바와 같이, 평면 상 격벽(BR)들의 상측 및 하측으로 유기막층(230)과 제2 전극(280)이 각 발광 영역(LA1, LA2, LA3) 간에 연결되므로, 정상적인 구동에 의한 발광이 이루어질 수 있다.
이하, 상기한 표시 장치의 제조 방법에 대해 설명하기로 한다.
도 12 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도이다.
도 12 내지 도 19는 상술한 도 9에 도시된 표시 장치의 단면도에 대응할 수 있다. 하기 제조 방법의 설명에서는 각 층들의 물질은 상술하였으므로 생략하기로 한다.
도 12를 참조하면, 기판(110) 상에 버퍼막(120)을 형성하고, 버퍼막(120) 상에 액티브층(130)을 형성한다. 액티브층(130)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 버퍼막(120) 상에 산화물 반도체 또는 실리콘을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 12에 도시된 바와 같은 액티브층(130)을 형성할 수 있다.
이어, 액티브층(130) 상에 게이트 절연층(140)을 형성하고, 게이트 절연층(140) 상에 액티브층(130)과 중첩하는 게이트 전극(150)을 형성한다. 게이트 전극(150)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 게이트 절연층(140) 상에 게이트 전극용 물질층을 전면 증착한다. 이어 게이트 전극용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 게이트 전극용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애싱 공정을 통해 제거하여 게이트 전극(150)을 형성할 수 있다.
다음, 게이트 전극(150) 상에 층간 절연층(160)을 형성하고, 층간 절연층(160) 상에 소스 전극(170)과 드레인 전극(180)을 형성한다. 소스 전극(170)과 드레인 전극(180)은 상술한 마스크 공정에 의해 형성될 수 있다. 소스 전극(170)과 드레인 전극(180)을 형성하기 전에 층간 절연층(160)과 게이트 절연층(140)을 관통하여 액티브층(130)을 노출하는 컨택홀들을 형성한다. 이후, 층간 절연층(160) 상에 소스/드레인 전극 물질층을 전면 증착하고 포토리소그래피 공정을 통해 패터닝하여 소스 전극(170)과 드레인 전극(180)을 형성한다. 소스 전극(170)과 드레인 전극(180)은 컨택홀들을 통해 액티브층(130)에 각각 연결될 수 있다. 따라서, 액티브층(130), 게이트 전극(150), 소스 전극(170) 및 드레인 전극(180)을 포함하는 박막 트랜지스터(TFT)를 제조한다.
다음, 소스 전극(170) 및 드레인 전극(180) 상에 평탄화층(200)을 형성한다. 평탄화층(200)은 유기물을 용액 공정, 예를 들어 스핀 코팅 등의 공정으로 코팅하여 형성할 수 있다. 이어, 포토리소그래피 공정을 통해 박막 트랜지스터(TFT)의 드레인 전극(180)을 노출하는 비아홀(208)을 형성한다.
다음, 도 13을 참조하면, 평탄화층(200) 상에 금속층 물질층(300), 하층 물질층(310), 중층 물질층(320) 및 상층 물질층(330)을 순차적으로 적층한다. 금속층 물질층(300), 하층 물질층(310), 중층 물질층(320) 및 상층 물질층(330)은 물리기상증착법(PVD) 또는 화학기상증착법(CVD)으로 형성할 수 있다.
이어, 상층 물질층(330) 상에 포토레지스트를 코팅하고 노광 및 현상을 통해 제1 포토 레지스트 패턴(PR1)을 형성한다. 그리고, 식각액을 분사하여 금속층 물질층(300), 하층 물질층(310), 중층 물질층(320) 및 상층 물질층(330)을 식각하는 제1 식각 공정(1etch)을 수행한다. 제1 식각 공정(1etch)은 금속층 물질층(300), 하층 물질층(310), 중층 물질층(320) 및 상층 물질층(330)을 모두 식각할 수 있는 식각액을 사용하여, 일괄 식각한다.
이어, 도 14를 참조하면, 상기 제1 식각 공정(1etch)에 의해 박막 트랜지스터(TFT)와 연결된 제1 금속층(MTL1) 및 제1 전극(210)과, 제1 전극들(210) 사이에 배치된 격벽 패턴(BRP)을 형성한다. 제1 식각 공정(1etch)에서 상기 금속 물질층(300)은 제1 금속층(MTL1)으로 형성되고, 하층 물질층(310), 중층 물질층(320) 및 상층 물질층(330)은 제1 전극(210)으로 형성된다. 또한, 제1 식각 공정(1etch)에서 금속 물질층(300)은 격벽 패턴(BRP)의 제2 금속 패턴(301)으로 형성되고, 하층 물질층(310), 중층 물질층(320) 및 상층 물질층(330)은 격벽 패턴(BRP)의 하층 패턴(311), 중층 패턴(313) 및 상층 패턴(315)으로 형성된다.
다음, 제1 전극들(210) 및 격벽 패턴(BRP) 상에 포토 레지스트를 코팅하고 노광 및 현상하여 제2 포토 레지스트 패턴(PR2)을 형성한다. 제2 포토 레지스트 패턴(PR2)은 격벽 패턴(BRP)과 중첩되는 영역을 노출하도록 형성된다. 이어, 그리고, 식각액을 분사하여 격벽 패턴(BRP)의 제2 금속 패턴(301), 하층 패턴(311), 중층 패턴(313) 및 상층 패턴(315)을 식각하는 제2 식각 공정(2etch)을 수행한다. 제2 식각 공정(2etch)은 제2 금속 패턴(301), 하층 패턴(311), 중층 패턴(313) 및 상층 패턴(315)을 모두 식각할 수 있는 식각액을 사용하여, 일괄 식각한다.
도 15 및 도 16을 참조하면, 제2 식각 공정(2etch)에 의해 서로 이격된 격벽들(BR)을 형성한다. 제2 식각 공정(2etch)에서 상기 제2 금속 패턴(301)은 제2 금속층(MTL2)으로 형성되고, 하층 패턴(311), 중층 패턴(313) 및 상층 패턴(315)은 제1 도전층(260)으로 형성된다. 따라서, 각 격벽(BR)은 제2 금속층(MTL2) 및 제2 금속층(MTL2) 상에 배치된 제1 도전층(260)의 구조로 형성된다.
몇몇 실시예에서, 제2 금속 패턴(301)은 동일 식각액에 의한 식각률(etch rate)이 하층 패턴(311), 중층 패턴(313) 및 상층 패턴(315)보다 크게 이루어짐으로써, 제2 금속 패턴(301)은 하층 패턴(311), 중층 패턴(313) 및 상층 패턴(315)보다 과식각될 수 있다. 제2 금속 패턴(301)의 과식각을 유도하기 위해 식각액의 분사 시간 및/또는 식각액의 농도를 조절할 수 있다. 예를 들어, 제1 식각 공정(1etch)에서보다 식각액의 분사 시간 및 식각액의 농도를 증가시킬 수 있다. 따라서, 제1 도전층(260)의 일 측변이 제2 금속층(MTL2)의 일 측변보다 외측으로 돌출된 언더컷 구조로 형성될 수 있다.
다음, 도 17 및 도 18을 참조하면, 기판(110) 상에 화소 정의막 물질층(222)을 도포하고, 포토리소그래피 공정을 통해 제1 전극들(210)을 노출하는 개구부(OP)를 형성하고, 격벽(BR) 사이의 평탄화층(200)의 일부 영역을 노출시킨다.
이어, 격벽들(BR)의 언더컷 구조에 의해 격벽들(BR) 사이에 잔존하는 화소 정의막 물질층(222)을 제거하기 위한 애싱(ashing) 공정을 수행한다. 애싱 공정에 의해 화소 정의막 물질층(222)의 전체적인 부피가 감소되고, 격벽들(BR) 사이에 잔존하는 화소 정의막 물질층(222)이 제거될 수 있다. 도면에서는 격벽들(BR) 사이에 화소 정의막 물질층(222)이 모두 제거된 것으로 도시하였지만, 이에 제한되지 않으며 일부 화소 정의막 물질층(222)이 잔존할 수도 있다. 격벽들(BR) 사이에 화소 정의막 물질층(222)이 잔존하는 경우, 화소 정의막 물질층(222)은 제1 도전층(260)의 하부 및 제2 금속층(MTL2)의 측변에 접하도록 배치될 수 있다.
상기 애싱 공정에 의해 제1 전극(210) 및 격벽들(BR) 상에 배치된 화소 정의막(220)이 형성될 수 있다. 화소 정의막(220)은 제1 전극(210)과 격벽(BR) 사이의 공간을 채우되, 격벽들(BR) 사이의 영역은 노출하여 격벽들(BR) 사이의 평탄화층(200)이 노출될 수 있다.
다음, 도 19를 참조하면, 화소 정의막(220) 상에 유기막층(230)을 증착한다. 유기막층(230)은 각 발광층들(EML1, EML2, EML3, EML1', EML2', EML3')을 제외하고 기판(110) 상에 전면적으로 형성될 수 있다. 유기막층(230)은 각 발광 영역(LA1, LA2)의 제1 전극(210) 상에 직접 형성될 수 있고, 화소 정의막(220) 상에 직접 형성될 수 있다. 유기막층(230)은 격벽들(BR) 상에 직접 형성될 수 있으나, 격벽들(BR)의 언더컷 구조로 인해 격벽들(BR) 사이에서 서로 단락될 수 있다. 따라서, 격벽들(BR) 사이에는 유기막층(230)이 격벽들(BR)의 언더컷 구조로 인해 단락된 유기막층 패턴(235)이 평탄화층(200) 상에 직접 배치될 수 있다. 이로써 상술한 도 11의 전하생성층(CGL)을 포함한 공통층들이 격벽들(BR)의 언더컷 구조로 인해 격벽들(BR) 사이에서 단락될 수 있다.
이어, 유기막층(230) 상에 제2 전극(280)을 형성한다. 제2 전극(280)은 유기막층(230) 상에 전면적으로 형성될 수 있다. 제2 전극(280)은 유기막층(230) 상에 배치되되, 격벽들(BR) 사이에서 격벽들(BR)의 언더컷 구조로 인해 단락될 수 있다. 따라서, 격벽들(BR) 사이에는 유기막층 패턴(235) 상에 제2 전극 패턴(285)이 배치될 수 있다. 제2 전극 패턴(285)은 유기막층 패턴(235)을 덮을 수 있으나 이에 제한되지 않는다.
이로써, 본 발명의 일 실시예에 따른 표시 장치(1)를 제조할 수 있다. 본 실시예에서는 동일 식각액에 대해 격벽(BR)의 제2 금속층(MTL2)의 식각률이 제1 도전층(260)의 식각률보다 크게 형성하여, 언더컷 구조의 격벽(BR)을 형성할 수 있다. 본 실시예에서는 유기막층(230) 중 특히 전하생성층(CGL)의 적어도 일부를 단락시킴으로써, 전하생성층(CGL)의 저항을 증가시킬 수 있다. 따라서, 전하생성층(CGL)을 통해 인접한 화소로 전하가 이동되는 것을 저감하여, 표시 장치(1)의 계조 표현 및 혼색을 개선할 수 있다.
이하, 다른 실시예에 따른 표시 장치를 개시한다. 하기에서는 상술한 실시예와 동일한 구성에 대해 설명을 생략하고 차이가 있는 구성에 대해 자세히 설명하기로 한다.
도 20은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 21은 다른 실시예에 따른 표시 장치의 제조 방법을 나타낸 단면도이다.
도 20을 참조하면, 본 실시예에서는 제1 금속층(MTL1)과 제1 전극(210)이 언더컷 구조로 형성되고, 각 격벽(BR)의 복수의 측변들이 언더컷 구조로 형성된다는 점에서 차이가 있다.
구체적으로, 제1 금속층(MTL1)과 제1 전극(210)은 언더컷 구조를 형성할 수 있다. 제1 전극(210)은 평면 상에서 제1 방향(DR1)으로의 폭이 제1 금속층(MTL1)의 제1 방향(DR1)으로의 폭보다 클 수 있다. 제1 전극(210)의 적어도 일 측변은 제1 전극(210)과 중첩한 제1 금속층(MTL1)의 일 측변보다 외측으로 돌출될 수 있다.
예시적인 실시예에서, 제1 발광 영역(LA1)에 배치된 제1 전극(210)은 일 측변이 제1 금속층(MTL1)의 일 측변보다 제1 방향(DR1)으로 돌출될 수 있다. 또한, 제1 전극(210)의 타 측변이 제1 금속층(MTL1)의 타 측변보다 제1 방향(DR2)의 반대 방향으로 돌출될 수 있다. 도시하지 않았지만, 제1 전극(210)의 제2 방향(DR2)에 배치된 측변은 제1 금속층(MTL1)의 제2 방향(DR2)에 배치된 측변보다 제2 방향(DR2)으로 돌출될 수 있으며, 제1 전극(210)의 제2 방향(DR2)의 반대 방향에 배치된 측변은 제1 금속층(MTL1)의 제2 방향(DR2)의 반대 방향에 배치된 측변보다 제2 방향(DR2)의 반대 방향으로 돌출될 수도 있다. 몇몇 실시예에서, 제1 전극(210)의 측변들은 인접한 격벽들(BR)을 향해 돌출될 수 있다. 몇몇 다른 실시예에서, 제1 전극(210)의 모든 측변들은 제1 금속층(MTL1)의 모든 측변들보다 외측으로 돌출될 수 있다.
또한, 격벽(BR)의 제2 금속층(MTL2)과 제1 도전층(260)은 언더컷 구조를 형성할 수 있다. 제1 도전층(260)의 측변들은 제1 도전층(260)과 중첩한 제2 금속층(MTL2)의 측변들보다 외측으로 돌출될 수 있다.
예시적인 실시예에서, 제1 발광 영역(LA1)에 인접한 격벽(BR)의 제1 도전층(260)은 일 측변이 인접한 제1 발광 영역(LA1)의 제1 전극(210)을 향해 돌출될 수 있고, 타 측변이 인접한 격벽(BR)의 제1 도전층(260)으로 돌출될 수 있다. 또한, 제1 도전층(260)의 제2 방향(DR2)에 배치된 측변은 제2 금속층(MTL2)의 제2 방향(DR2)에 배치된 측변보다 제2 방향(DR2)으로 돌출될 수 있으며, 제1 도전층(260)의 제2 방향(DR2)의 반대 방향에 배치된 측변은 제2 금속층(MTL2)의 제2 방향(DR2)의 반대 방향에 배치된 측변보다 제2 방향(DR2)의 반대 방향으로 돌출될 수도 있다.
제2 발광 영역(LA2)에 인접한 격벽(BR)의 제1 도전층(260)은 일 측변이 인접한 제2 발광 영역(LA2)의 제1 전극(210)을 향해 돌출될 수 있고, 타 측변이 인접한 격벽(BR)의 제1 도전층(260)으로 돌출될 수 있다. 또한, 제1 도전층(260)의 제2 방향(DR2)에 배치된 측변은 제2 금속층(MTL2)의 제2 방향(DR2)에 배치된 측변보다 제2 방향(DR2)으로 돌출될 수 있으며, 제1 도전층(260)의 제2 방향(DR2)의 반대 방향에 배치된 측변은 제2 금속층(MTL2)의 제2 방향(DR2)의 반대 방향에 배치된 측변보다 제2 방향(DR2)의 반대 방향으로 돌출될 수도 있다.
상술한 제1 금속층(MTL1)과 제1 전극(210)의 언더컷 구조, 및 각 격벽(BR)의 복수의 측변들의 언더컷 구조는 다음과 같이 형성될 수 있다. 후술하는 도 21에서는 상술한 도 12 내지 도 19의 제조 방법과 동일한 방법에 대해 설명을 생략하고 차이가 있는 방법에 대해서만 설명하기로 한다.
도 21을 참조하면, 상술한 도 13과 같이, 평탄화층(200) 상에 금속층 물질층(300), 하층 물질층(310), 중층 물질층(320) 및 상층 물질층(330)을 순차적으로 적층하고, 제1 포토 레지스트 패턴(PR1)을 형성한다. 이때, 제1 포토 레지스트 패턴(PR1)은 형성될 제1 전극(210)들 및 격벽들(BR)의 위치에 대응되도록 형성한다.
이어, 식각액을 분사하여 금속층 물질층(300), 하층 물질층(310), 중층 물질층(320) 및 상층 물질층(330)을 식각하는 제1 식각 공정(1etch)을 수행한다. 이때, 제1 식각 공정(1etch)에서는 금속층 물질층(300), 하층 물질층(310), 중층 물질층(320) 및 상층 물질층(330)을 일괄 식각하되, 금속층 물질층(300)이 과식각되도록 식각액의 분사 시간 및 식각액의 농도를 증가시킬 수 있다.
따라서, 제1 식각 공정(1etch)에 의해 제1 전극(210)의 측변들이 제1 금속층(MTL1)의 측변들보다 외측으로 돌출된 언더컷 구조를 형성하고, 격벽들(BR)의 제1 도전층(260)의 측변들이 제2 금속층(MTL2)의 측변들보다 외측으로 돌출된 언더컷 구조를 형성할 수 있다. 이어, 상술한 도 17 내지 도 19의 공정을 수행하여 다른 실시예에 따른 표시 장치를 제조할 수 있다.
도 22는 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 23 및 도 24는 또 다른 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 22를 참조하면, 본 실시예에서는 격벽들(BR) 사이의 평탄화층(200)에 홈(GR)이 배치되고, 홈(GR) 상에 유기막층 패턴(235)과 제2 전극 패턴(285)이 배치된다는 점에서 차이가 있다.
구체적으로, 평탄화층(200) 상에 홈(GR)이 배치될 수 있다. 홈(GR)은 격벽들(BR) 사이에 배치되며, 홈(GR)은 평탄화층(200)의 표면으로부터 기판(110)을 향하는 방향으로 움푹 파여진 형상으로 이루어질 수 있다.
홈(GR)은 제1 방향(DR1)으로의 폭과 제2 방향(DR2)으로의 길이를 가질 수 있다. 홈(GR)의 일 측은 제1 발광 영역(LA1)에 인접한 격벽(BR)의 제2 금속층(MTL2)과 중첩하고, 홈(GR)의 타 측은 제2 발광 영역(LA2)에 인접한 격벽(BR)의 제2 금속층(MTL2)과 중첩할 수 있다. 따라서, 홈(GR)의 제1 방향(DR1)으로의 폭은 제1 발광 영역(LA1)에 인접한 격벽(BR)의 제2 금속층(MTL2)의 일부분으로부터 제2 발광 영역(LA2)에 인접한 격벽(BR)의 제2 금속층(MTL2)의 일부분까지의 거리로 이루어질 수 있다. 몇몇 실시예에서, 홈(GR)의 제1 방향(DR1)으로의 폭은 서로 인접한 격벽들(BR)의 제1 도전층(260) 사이의 간격보다 클 수 있다. 또한, 몇몇 실시예에서, 홈(GR)의 제1 방향(DR1)으로의 폭은 서로 인접한 격벽들(BR)의 제2 도전층(MTL2) 사이의 간격보다 클 수 있다.
홈(GR)의 제2 방향(DR2)으로의 길이는 격벽들(BR)의 제2 방향(DR2)으로의 길이와 동일할 수 있다. 다만 이에 제한되지 않으며 홈(GR)의 제2 방향(DR2)으로의 길이는 격벽들(BR)의 제2 방향(DR2)으로의 길이보다 작을 수 있다.
홈(GR) 상에는 유기막층 패턴(235)과 제2 전극 패턴(285)이 배치될 수 있다. 유기막층 패턴(235)은 홈(GR)의 상면에 직접 배치될 수 있고, 제2 전극 패턴(285)의 가장자리는 홈(GR)의 상면에 직접 배치될 수 있다.
상술한 홈(GR)은 다음과 같이 형성될 수 있다. 후술하는 도 23 및 도 24에서는 상술한 도 12 내지 도 19의 제조 방법과 동일한 방법에 대해 설명을 생략하고 차이가 있는 방법에 대해서만 설명하기로 한다.
도 23을 참조하면, 상술한 도 17과 같이, 기판(110) 상에 화소 정의막 물질층(222)을 도포하고, 포토리소그래피 공정을 통해 제1 전극들(210)을 노출하는 개구부(OP)를 형성하고, 격벽(BR) 사이의 평탄화층(200)의 일부 영역을 노출시킨다.
이어, 격벽들(BR)의 언더컷 구조에 의해 격벽들(BR) 사이에 잔존하는 화소 정의막 물질층(222)을 제거하기 위한 제3 식각 공정(3etch)공정을 수행한다.
구체적으로, 화소 정의막 물질층(222) 상에 패턴화된 하드 마스크층(HDM)을 형성한다. 패턴화된 하드 마스크층(HDM)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 화소 정의막 물질층(222) 상에 하드 마스크용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 23에 도시된 바와 같은 패턴화된 하드 마스크층(HDM)을 형성할 수 있다. 일 실시예에서 하드 마스크층(HDM)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 인듐-갈륨-아연-산화물(Indium-Gallium-Zinc-Oxide, IGZO), 산화알루미늄(Aluminum Oxide: AlOx), 산화지르코늄(Zirconium Oxide: ZrOx), 산화하프늄(Hafnuim Oxide: HfOx) 등의 금속 산화물을 포함할 수 있다. 그러나, 하드 마스크층(HDM)은 화소 정의막 물질층(222)의 식각 공정 시 식각률이 낮은 재료라면 사용할 수 있다. 일 실시예에서는 하드 마스크층(HDM)은 IZO로 형성될 수 있다.
패턴화된 하드 마스크층(HDM)을 식각 마스크로 이용하여, 격벽들(BR) 사이의 화소 정의막 물질층(222)을 식각하여 제거한다. 격벽들(BR) 사이의 화소 정의막 물질층(222)은 패턴화된 하드 마스크층(HDM)을 식각 마스크로 이용하여 건식 식각(dry etching) 공정을 통해 제거될 수 있다. 건식 식각 공정은 등방성 식각일 수 있으며, 반응 가스에 플루오린(F) 및/또는 산소(O2)를 포함하여 수행할 수 있다.
도 24를 참조하면, 격벽들(BR) 사이의 화소 정의막 물질층(222)은 건식 식각 공정에 의해 제거될 수 있다. 또한, 격벽들(BR) 사이의 평탄화층(200)에는 등방성 식각에 의해 격벽들(BR) 하부로 언더컷 형상을 가지는 홈(GR)이 형성될 수 있다. 언더컷 정도 즉, 격벽들(BR)의 제2 금속층(MTL2)의 일측으로부터 홈(GR)의 내주면이 이격된 거리는 건식 식각 공정의 압력과 파워를 조절하여 달리 형성할 수 있다. 따라서, 격벽들(BR) 사이에 배치된 평탄화층(200)에 홈(GR)을 형성할 수 있다. 이어, 상술한 도 19의 공정을 수행하여 또 다른 실시예에 따른 표시 장치를 제조할 수 있다.
도 25는 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 26 및 도 27은 또 다른 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 25를 참조하면, 본 실시예에서는 평탄화층(200) 상에 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2)이 배치되고, 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2) 상에 보호층(205)이 더 배치된다는 점에서 상술한 도 22의 실시예와 차이가 있다.
구체적으로, 비아홀(208)이 형성된 평탄화층(200) 상에 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2)이 배치될 수 있다. 제1 도전 패턴(CDP1)은 비아홀(208)을 통해 박막 트랜지스터(TFT)의 드레인 전극(180)에 연결될 수 있다. 제2 도전 패턴(CDP2)은 비발광 영역(NLA) 상에 배치되며, 격벽들(BR) 사이에 배치될 수 있다. 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2)은 각각 섬(island) 형상으로 이루어질 수 있다. 예를 들어, 제1 도전 패턴(CDP1)은 제1 전극(210)과 연결되기 위해 도트 형상으로 이루어질 수 있고, 제2 도전 패턴(CDP2)은 격벽들(BR) 사이에서 보호층(205)의 과식각을 방지하기 위해 격벽들(BR)과 유사하게 선 형상으로 이루어질 수 있다.
제2 도전 패턴(CDP2)은 격벽들(BR) 사이에 배치되며, 적어도 일부가 격벽들(BR)과 중첩할 수 있다. 제2 도전 패턴(CDP2)은 제1 방향(DR1)으로의 폭과 제2 방향(DR2)으로의 길이를 가질 수 있다. 제2 도전 패턴(CDP2)의 일 측은 제1 발광 영역(LA1)에 인접한 격벽(BR)의 제2 금속층(MTL2) 및 제1 도전층(260)과 중첩하고, 제2 도전 패턴(CDP2)의 타 측은 제2 발광 영역(LA2)에 인접한 격벽(BR)의 제2 금속층(MTL2) 및 제1 도전층(260)과 중첩할 수 있다. 몇몇 실시예에서, 제2 도전 패턴(CDP2)의 제1 방향(DR1)으로의 폭은 서로 인접한 격벽들(BR)의 제1 도전층(260) 사이의 간격보다 클 수 있다. 또한, 몇몇 실시예에서, 제2 도전 패턴(CDP2)의 제1 방향(DR1)으로의 폭은 서로 인접한 격벽들(BR)의 제2 도전층(MTL2) 사이의 간격보다 클 수 있다.
제2 도전 패턴(CDP2)의 제2 방향(DR2)으로의 길이는 격벽들(BR)의 제2 방향(DR2)으로의 길이와 동일할 수 있다. 다만 이에 제한되지 않으며 제2 도전 패턴(CDP2)의 제2 방향(DR2)으로의 길이는 격벽들(BR)의 제2 방향(DR2)으로의 길이보다 작을 수 있다.
제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2) 상에 보호층(205)이 배치될 수 있다. 보호층(205)은 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2)을 보호하며 하부의 단차를 평탄화할 수 있다. 보호층(205)은 평탄화층(200)과 동일한 물질을 포함할 수 있다. 보호층(205)은 제1 도전 패턴(CDP1)을 노출하는 컨택홀(204)을 포함하여, 제1 금속층(MTL1)과 연결될 수 있다. 따라서, 제1 전극(210)은 제1 금속층(MTL1) 및 제1 도전 패턴(CDP1)을 통해 박막 트랜지스터(TFT)와 연결될 수 있다.
제1 금속층(MTL1) 및 격벽들(BR)은 보호층(205) 상에 배치될 수 있다. 제1 금속층(MTL1)은 보호층(205) 상에 직접 배치될 수 있고, 격벽들(BR)의 제2 금속층(MTL2)도 보호층(205) 상에 직접 배치될 수 있다.
한편, 격벽들(BR) 사이에 배치된 보호층(205)에는 홈(GR)이 배치될 수 있다. 홈(GR)은 상술한 도 22의 홈(GR)과 동일할 수 있다. 다만, 본 실시예에서 홈(GR)은 제2 도전 패턴(CDP2)과 중첩하며, 제2 도전 패턴(CDP2)의 적어도 일부를 노출할 수 있다.
유기막층 패턴(235) 및 제2 전극 패턴(285)은 적어도 일부가 홈(GR)에 의해 노출된 제2 도전 패턴(CDP2) 상에 배치될 수 있다. 도면에서는 유기막층 패턴(235) 및 제2 전극 패턴(285) 전체가 제2 도전 패턴(CDP2) 상에 직접 배치되어 접촉하는 것으로 도시하였지만, 이에 제한되지 않으며, 유기막층 패턴(235) 및 제2 전극 패턴(285)의 적어도 일부가 제2 도전 패턴(CDP2) 상에 접촉할 수도 있다.
제2 도전 패턴(CDP2)은 상술한 도 23의 제3 식각 공정(3etch)과 동일한 공정에서 평탄화층(200)이 식각되는 것을 방지하는 역할을 할 수 있다. 이를 위해, 제2 도전 패턴(CDP2)은 화소 정의막 물질층(222)을 식각하는 제3 식각 공정(3etch) 시 식각률이 낮은 재료라면 사용할 수 있다. 예를 들어, 제2 도전 패턴(CDP2)은 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), ITO, IZO 또는 ITZO 등으로 이루어질 수 있다.
상술한 제1 도전 패턴(CDP1), 제2 도전 패턴(CDP2) 및 보호층(205)은 다음과 같이 형성될 수 있다. 후술하는 도 26 및 도 27에서는 상술한 도 12 내지 도 19의 제조 방법과 동일한 방법에 대해 설명을 생략하고 차이가 있는 방법에 대해서만 설명하기로 한다.
도 26을 참조하면, 상술한 도 12와 같이, 비아홀(208)을 포함하는 평탄화층(200)을 형성한다. 이어, 평탄화층(200) 상에 도전 패턴 물질층을 적층하고 포토리소그래피 공정으로 패터닝하여 비아홀(208)을 채우는 제1 도전 패턴(CDP1) 및 이들과 이격된 제2 도전 패턴(CDP2)을 형성한다. 다음, 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2) 상에 보호층(205)을 형성하고, 포토리소그래피 공정으로 제1 도전 패턴(CDP1)을 노출하는 컨택홀(204)을 형성한다.
다음, 상술한 도 13 내지 도 17의 공정을 통해, 보호층(205) 상에 제1 금속층(MTL1), 제1 전극(210) 및 격벽들(BR)을 형성한다. 그리고, 기판(110) 상에 화소 정의막 물질층(222)을 도포하고, 포토리소그래피 공정을 통해 제1 전극들(210)을 노출하는 개구부(OP)를 형성하고, 격벽(BR) 사이의 보호층(205)의 일부 영역을 노출시킨다.
이어, 격벽들(BR)의 언더컷 구조에 의해 격벽들(BR) 사이에 잔존하는 화소 정의막 물질층(222)을 제거하기 위한 제3 식각 공정(3etch) 공정을 수행한다. 제3 식각 공정(3etch) 공정은 화소 정의막 물질층(222) 상에 패턴화된 하드 마스크층(HDM)을 형성하고, 패턴화된 하드 마스크층(HDM)을 식각 마스크로 이용하여 격벽들(BR) 사이의 화소 정의막 물질층(222)을 식각하여 제거한다.
도 27을 참조하면, 격벽들(BR) 사이의 화소 정의막 물질층(222)은 건식 식각 공정에 의해 제거될 수 있다. 또한, 격벽들(BR) 사이의 보호층(205)에는 등방성 식각에 의해 격벽들(BR) 하부로 언더컷 형상을 가지는 홈(GR)이 형성될 수 있다. 제3 식각 공정(3etch)에 의한 건식 식각에 의해 보호층(205)이 식각되어 홈(GR)이 형성되고, 평탄화층(200) 상에 배치된 제2 도전 패턴(CDP2)에 의해 평탄화층(200)의 식각이 방지될 수 있다. 제2 도전 패턴(CDP2)은 화소 정의막 물질층(222) 및 보호층(205)보다 상대적으로 식각률이 매우 낮으므로, 하부의 평탄화층(200)의 식각을 방지할 수 있다.
이어, 상술한 도 19의 공정을 수행하여 또 다른 실시예에 따른 표시 장치를 제조할 수 있다.
도 28은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 28을 참조하면, 본 실시예에서는 제1 전극(210) 및 제1 도전층(260)이 2층 구조로 이루어진다는 점에서 상술한 도 8 내지 도 27의 실시예와 차이가 있다.
상술한 도 9와 비교하여, 제1 전극(210)은 제1 하층이 생략되고, 제1 도전층(260)은 제2 하층이 생략될 수 있다.
구체적으로, 제1 전극(210)은 제1 중층(213)과 제1 중층(213) 상에 배치된 제1 상층(215)으로 이루어질 수 있다. 제1 중층(213)은 하부의 제1 금속층(MTL1) 상에 직접 배치되어 접촉할 수 있다.
제1 도전층(260)은 제2 중층(263) 및 제2 중층(263) 상에 배치된 제2 상층(265)으로 이루어질 수 있다. 제2 중층(263)은 하부의 제2 금속층(MTL2) 상에 직접 배치되어 접촉할 수 있다.
앞서 제1 전극(210)의 제1 하층(도 9의 '211')은 하부 층(예컨데, 평탄화층)과의 접착력과 도전성을 위해 배치되었으나, 본 실시예에서는 제1 전극(210) 하부에 접착력과 도전성을 구비한 제1 금속층(MTL1)이 배치되므로 생략할 수 있다. 마찬가지로, 제1 도전층(260)의 제2 하층(도 9의 '261')도 제1 도전층(260) 하부에 제2 금속층(MTL2)이 배치되므로 생략할 수 있다.
하기 표 1은 격벽들이 구비되지 않은 표시 장치와 격벽들이 구비된 표시 장치 간의 제2 전극의 저항, IR 드롭, 및 휘도 분포도를 시뮬레이션한 결과이다.
| 격벽 비포함 | 격벽 포함 | 증가량 | |
| 제2 전극의 저항(Ω) | 20 | 45.2 | 25.2 |
| IR 드롭(V) | 1.29 | 2.37 | 1.08 |
| 휘도 분포도(%) | 85.8 | 84.9 | -0.9 |
상기 표 1을 참조하면, 격벽들을 포함하는 표시 장치는 격벽들을 비포함하는 표시 장치에 비해 제2 전극의 저항이 2배 이상 증가된 것으로 나타났다. 또한, IR 드롭이 1.08V 증가하였고 휘도 분포도는 0.9% 감소하였다.이를 통해, 격벽들을 포함하여도 IR 드롭이나 휘도 분포도가 미비하여 실질적으로 유사한 표시 품질을 나타낼 수 있다. 반면, 격벽들을 포함하여 제2 전극의 저항을 현저히 증가시켜 누설 전류를 저감시킬 수 있음을 확인할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
110: 기판
200: 평탄화층 210: 제1 전극
220: 화소정의막 230: 유기막층
235: 유기막층 패턴 260: 제1 도전층
280: 제2 전극 285: 제2 전극 패턴
BR: 격벽 MTL1, 2: 제1 및 제2 금속층
200: 평탄화층 210: 제1 전극
220: 화소정의막 230: 유기막층
235: 유기막층 패턴 260: 제1 도전층
280: 제2 전극 285: 제2 전극 패턴
BR: 격벽 MTL1, 2: 제1 및 제2 금속층
Claims (24)
- 기판;
상기 기판 상에 배치된 적어도 하나의 박막 트랜지스터;
상기 박막 트랜지스터 상에 배치된 평탄화층;
상기 평탄화층 상에 배치되며, 상기 박막 트랜지스터와 연결된 제1 금속층;
상기 제1 금속층 상에 배치된 제1 전극;
상기 평탄화층 상에서 상기 제1 전극과 이격 배치되며, 제2 금속층과 제1 도전층을 포함하는 격벽들;
상기 제1 전극과 상기 격벽들 상에 배치된 화소 정의막;
상기 제1 전극과 상기 화소 정의막 상에 배치된 유기막층; 및
상기 유기막층 상에 배치된 제2 전극을 포함하며,
상기 제2 금속층은 상기 제1 도전층의 하부로 언더컷 형상을 가지고,
상기 유기막층의 적어도 일부는 상기 격벽들 사이에서 단락되는 표시 장치. - 제1 항에 있어서,
상기 격벽들은 평면 상에서 상기 제1 전극을 둘러싸는 표시 장치. - 제2 항에 있어서,
상기 격벽들은 상기 제1 전극의 적어도 일 측변과 나란하게 배치되며, 상기 격벽들의 길이는 인접한 상기 제1 전극의 적어도 일 측변의 길이보다 긴 표시 장치. - 제1 항에 있어서,
상기 제1 금속층은 상기 박막 트랜지스터에 연결되고, 상기 제1 전극은 상기 제1 금속층 상에 직접 배치되는 표시 장치. - 제1 항에 있어서,
상기 제2 금속층은 상기 평탄화층 상에 직접 배치되며, 상기 제1 금속층과 동일한 물질을 포함하는 표시 장치. - 제1 항에 있어서,
상기 제1 전극은 제1 하층, 상기 제1 하층 상에 배치된 제1 중층, 및 상기 제1 중층 상에 배치된 제1 상층을 포함하고,
상기 제1 도전층은 제2 하층, 상기 제2 하층 상에 배치된 제2 중층, 및 상기 제2 중층 상에 배치된 제2 상층을 포함하며,
상기 제1 하층과 상기 제2 하층, 상기 제1 중층과 상기 제2 중층, 및 상기 제1 상층과 상기 제2 상층은 각각 서로 동일한 물질을 포함하는 표시 장치. - 제6 항에 있어서,
상기 제1 하층, 상기 제1 상층, 상기 제2 하층 및 상기 제2 상층은 투명도전물질을 포함하고, 상기 제1 중층과 상기 제2 중층은 금속 물질을 포함하는 표시 장치. - 제1 항에 있어서,
상기 제1 금속층은 동일한 식각액에 대해 상기 제1 전극보다 식각률이 크고, 상기 제2 금속층은 동일한 식각액에 대해 상기 제1 도전층보다 식각률이 큰 표시 장치. - 제1 항에 있어서,
상기 유기막층은 적어도 전하생성층을 포함하며, 상기 전하생성층의 적어도 일부는 상기 격벽들의 언더컷 형상에 의해 상기 격벽들 사이에서 단락되는 표시 장치. - 제9 항에 있어서,
상기 유기막층 및 상기 제2 전극은 상기 제1 전극, 상기 화소 정의막 및 상기 격벽들과 중첩하는 표시 장치. - 제1 항에 있어서,
상기 격벽들 사이에서 상기 평탄화층 상에 배치된 유기막층 패턴 및 상기 유기막층 패턴 상에 배치된 제2 전극 패턴을 더 포함하는 표시 장치. - 제1 항에 있어서,
상기 제1 금속층은 상기 제1 전극의 하부로 언더컷 형상을 가지는 표시 장치. - 기판;
상기 기판 상에 배치된 적어도 하나의 박막 트랜지스터;
상기 박막 트랜지스터 상에 배치된 평탄화층;
상기 평탄화층 상에 배치되며, 상기 박막 트랜지스터와 연결된 제1 금속층;
상기 제1 금속층 상에 배치된 제1 전극;
상기 평탄화층 상에서 상기 제1 전극과 이격 배치되며, 제2 금속층과 제1 도전층을 포함하는 격벽들;
상기 제1 전극과 상기 격벽들 상에 배치된 화소 정의막;
상기 제1 전극과 상기 화소 정의막 상에 배치된 유기막층; 및
상기 유기막층 상에 배치된 제2 전극을 포함하며,
상기 평탄화층은 서로 인접한 상기 격벽들 사이와 중첩하는 홈을 포함하며,
상기 홈은 상기 격벽들의 상기 제2 금속층의 하부로 언더컷 형상을 가지는 표시 장치. - 제13 항에 있어서,
상기 제2 금속층은 상기 제1 도전층의 하부로 언더컷 형상을 가지고, 상기 유기막층의 적어도 일부는 상기 격벽들 사이에서 단락되는 표시 장치. - 제13 항에 있어서,
상기 평탄화층의 상기 홈 상에 배치된 유기막층 패턴 및 상기 유기막층 패턴 상에 배치된 제2 전극 패턴을 더 포함하는 표시 장치. - 기판;
상기 기판 상에 배치된 적어도 하나의 박막 트랜지스터;
상기 박막 트랜지스터 상에 배치된 평탄화층;
상기 평탄화층 상에 배치된 제1 도전 패턴 및 제2 도전 패턴;
상기 제1 도전 패턴 및 상기 제2 도전 패턴 상에 배치된 보호층;
상기 보호층 상에 배치되며, 상기 제1 도전 패턴을 통해 상기 박막 트랜지스터와 연결된 제1 금속층;
상기 제1 금속층 상에 배치된 제1 전극;
상기 보호층 상에 배치되며, 제2 금속층과 제1 도전층을 포함하는 격벽들;
상기 제1 전극과 상기 격벽들 상에 배치된 화소 정의막;
상기 제1 전극과 상기 화소 정의막 상에 배치된 유기막층; 및
상기 유기막층 상에 배치된 제2 전극을 포함하며,
상기 보호층은 서로 인접한 상기 격벽들 사이와 중첩하는 홈을 포함하며,
상기 홈은 상기 격벽들의 상기 제2 금속층의 하부로 언더컷 형상을 가지며 상기 제2 도전 패턴과 중첩하는 표시 장치. - 제16 항에 있어서,
상기 홈은 상기 제2 도전 패턴의 적어도 일부를 노출하고,
상기 격벽들의 상기 제2 금속층은 상기 제1 도전층의 하부로 언더컷 형상을 가지는 표시 장치. - 제17 항에 있어서,
상기 제2 도전 패턴 상에 배치된 유기막층 패턴 및 상기 유기막층 패턴 상에 배치된 제2 전극 패턴을 더 포함하는 표시 장치. - 제18 항에 있어서,
상기 유기막층 및 상기 제2 전극은 상기 격벽들 사이에서 적어도 일부가 단락되고,
상기 유기막층 패턴과 상기 유기막층은 동일한 물질을 포함하고, 상기 제2 전극과 상기 제2 전극 패턴은 동일한 물질을 포함하는 표시 장치. - 기판 상에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터 상에 평탄화층을 형성하는 단계;
상기 평탄화층 상에 금속층 물질층, 하층 물질층, 중층 물질층, 및 상층 물질층을 순차적으로 적층하는 단계;
상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 식각하여, 제1 금속층 및 상기 제1 금속층 상에 배치된 제1 전극을 형성하고 제2 금속층 및 제2 금속층 상에 배치된 제1 도전층을 포함하는 격벽들을 형성하는 단계;
상기 제1 전극 및 상기 격벽들 상에 화소 정의막을 형성하는 단계;
상기 제1 전극과 상기 화소 정의막 상에 유기막층을 형성하는 단계; 및
상기 유기막층 상에 제2 전극을 형성하는 단계를 포함하며,
상기 제2 금속층은 상기 제1 도전층의 하부로 언더컷 형상을 가지고, 상기 유기막층의 적어도 일부는 상기 격벽들 사이에서 단락되는 표시 장치의 제조 방법. - 제20 항에 있어서,
상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 식각하는 단계는,
상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 제1 식각하여, 상기 제1 금속층 및 상기 제1 금속층 상에 배치된 제1 전극을 형성하고, 상기 제1 금속층과 이격된 격벽 패턴을 형성하는 단계; 및
상기 제1 전극 및 상기 격벽 패턴의 일부를 덮는 포토 레지스트 패턴을 형성하고 제2 식각하여, 상기 격벽들을 형성하는 단계를 포함하는 표시 장치의 제조 방법. - 제20 항에 있어서,
상기 화소 정의막을 형성하는 단계는,
상기 제1 전극 및 상기 격벽 패턴의 일부를 덮는 화소 정의막 물질층을 형성하는 단계;
포토리소그래피 공정을 통해 상기 제1 전극을 노출하고 상기 격벽들 사이의 상기 평탄화층을 노출하는 단계; 및
상기 격벽들 사이에 잔존하는 상기 화소 정의막 물질층을 제거하는 단계를 포함하는 표시 장치의 제조 방법. - 제22 항에 있어서,
상기 화소 정의막 물질층을 제거하는 단계는 애싱 또는 하드 마스크층을 이용한 건식 식각 공정으로 수행하는 표시 장치의 제조 방법. - 제20 항에 있어서,
상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 식각하는 단계는,
상기 금속층 물질층, 상기 하층 물질층, 상기 중층 물질층, 및 상기 상층 물질층을 일괄 식각하여, 상기 제1 금속층 및 상기 제1 금속층 상에 배치된 제1 전극을 형성하고, 상기 격벽들을 형성하는 표시 장치의 제조 방법.
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