KR20230022216A - Iii-n 디바이스 성능 및 수율을 평가하기 위한 표면 프로파일 매핑 - Google Patents

Iii-n 디바이스 성능 및 수율을 평가하기 위한 표면 프로파일 매핑 Download PDF

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KR20230022216A
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제임스 시. 갤러거
트레비스 제이. 앤더슨
제니퍼 케이. 하이트
칼 디. 호바트
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미합중국 (관리부서 : 미합중국 해군성)
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Abstract

GaN 웨이퍼들을 평가하기 위한 개선된 방법. 광학 간섭계 프로필로메트리(optical interferometric profilometry)에 의하여 획득된 웨이퍼 높이의 RMS 분석이 극단적 스튜던트화 편차(extreme Studentized deviate; BSD) 분석과 결합되어, 항복 전압을 낮추고 온저항(on-resistance)을 증가시키며 이상 계수(ideality factor)를 증가시킬 수 있는 범프 및/또는 피트와 같은, 수직적인 전자 디바이스의 제조에 적합하지 않은 구역들을 그 위에 만드는 결함들을 가진 GaN 웨이퍼 표면 상의 영역을 더 정확하게 식별하는 웨이퍼 표면의 맵이 획득된다.

Description

III-N 디바이스 성능 및 수율을 평가하기 위한 표면 프로파일 매핑
상호 참조
본 출원은 2020년 6월 12일에 출원된 미국 임시출원 제62/705,129호에 기한 우선권을 주장한다.
연방에서 지원을 받은 연구 및 개발
미국 정부는 본 발명에 대해 소유권을 가진다. 라이선스 문의는 해군 사건 제113217호(Navy Case # 113217)를 참조로 하여 미합중국 워싱턴 디씨 20375, 코드 1004, 미합중국 해군연구소, 기술이전 사무실(Office of Technology Transfer, US Naval Research Laboratory); +1.202.767.7230; techtran@nrl.navy.mil에 할 수 있다.
기술분야
본 개시서는 GaN 기판 및 에피택셜 층에 관한 것으로서, 특히 디바이스 성능을 예측하고 그러한 기판들 상에 제조될 수 있는 디바이스들의 수율의 추산을 가능하게 하기 위한 그러한 기판들 및 에피택셜 층들의 표면의 평가에 관한 것이다.
와이드 밴드갭 반도체로서 GaN 및 GaN 기반의 기술들은 그것이 가진 높은 항복전장, 고이동성, 및 화학적 및 열적 안정성으로 인해 차세대 전자제품의 개발에 중요하다.
GaN 기반 기술은 GaN의 더 큰 발리기아(Baligia) 성능 지수로 인해 Si 또는 SiC를 이용하여 달성될 수 있는 것보다 높은 품질을 가지는 전기 디바이스들의 개발로 이론적으로 귀결된다는 점이 잘 알려져 있는바, 상기 발리기아 성능 지수는 전력 스위칭 디바이스의 성능 지수이다. 근본적으로, 이는 GaN 디바이스들이 동일한 전압에서 정격을 가지는 Si 또는 SiC 디바이스에 비해 더 낮은 비온저항(specific ON-resistance)을 나타낼 것이라는 점을 의미한다.
P-i-N 다이오드들, 쇼트키 배리어 다이오드들, 접합 배리어 쇼트키(JBS) 다이오드들, 전류 구경 수직 전자 트랜지스터 (current aperture vertical electron transistor; CAVET), p-n 접합 게이트 전계 효과 트랜지스터(JFET), 및 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 GaN 기반 수직적 전자 디바이스들은 차세대 전력 스위칭 기술에 관한 중대한 관심의 대상이다.
도 1a 및 1b의 블록 개념도에는 GaN 기판 상에 제조될 수 있는 예시적인 수직적 디바이스들의 구조가 도시된다.
도 1a의 블록 개념도에는 무결함 n+ GaN 기판(101a), 기판(101a)의 상면에 형성된 n- GaN 에피택셜 층(102), n- 층(102a)의 상면에 형성된 p- GaN 에피택셜 층(103a), 및 상기 디바이스의 상단과 하단에 형성된 p- 옴 접촉부(104a) 및 n- 옴 접촉부(105a)를 포함하는 이상적인 수직적 GaN 다이오드가 도시된다. 재료 결함이 없고, 도핑 수준 및 에지 종말(edge termination)과 같은 적절한 디바이스 설계가 있으면, 위에서 설명된 바와 같이, 상기 디바이스는 Si에 기반한 디바이스들에 비해 낮은 비-온-저항 및 기타 개선된 속성들을 나타낼 것이다.
그러나 상업적으로 이용 가능한 GaN 기판들은 그 전체 표면에 걸친 일관성이 없다. J. C. Gallagher et al., "Long range, non-destructive characterization of GaN substrates for power devices(전력 디바이스용 GaN 기판의 장거리 비파괴 특성화)," J. Cryst. Growth. 506 (2019) 178-184를 참고. 그러한 기판들의 일관성 없는 품질은 그 위에 증착된 호모에피택셜 막의 품질을 저하시킬 수 있는바, 이에 따라 그러한 기판들 상에 제조된 수직적 디바이스들의 성능이 열화될 수 있다. J. K. Hite, et al., “Influence of HVPE substrates on homoepitaxy of GaN grown by MOCVD(HVPE 기판들이 MOCVD에 의해 성장한 GaN의 호모에피택시에 미치는 영향),” J. Cryst. Growth 498 (2018) 352-356 (Hite 2018); 및 J. K. Hite, et al., “Effect of Surface Morphology on Diode Performance in Vertical GaN Schottky Diodes(수직적 GaN 쇼트키 다이오드에서 표면 형태가 다이오드 성능에 미치는 영향),” ECS J. Solid State Sci. Technol. 6 (2017) S3103-S3105 (Hite 2017)를 참고.
도 1b의 블록 개념도에는 선행기술에 따른 실제의, 즉, 이상적이지 않은 수직적 GaN 다이오드의 태양들이 도시된다. 그러한 실제 구조체들은 n+ GaN 재료 형성 기판(n+ GaN material forming substrate; 101b) 내의 불균일부들 및/또는 결함들, n- GaN 에피층(102b) 내의 연장된 결함들(extended defects), 및 최상단층의 오프컷 각도(offcut angle)에서의 불규칙성들에 기인하는, 그리고/또는 기저 층들의 결함에 기인하는 최상단 p- GaN 에피층(103b) 내의 고르지 않은 표면 형태를 포함할 수 있다. 이러한 결함들은 상단 및 하단 p- 및 n-옴 접촉부들(104b 및 105b)가 상기 구조체와 접촉하는 방식에 영향을 미칠 수 있으며, 이는 다시 표면 및 내부 전계 분포를 변화시켜 그러한 기판 상에 제조된 디바이스의 과도한 누설 전류, 조기 고장(premature breakdown) 또는 신뢰성 저하(poor reliability)로 이어질 수 있다. 상기 기판 내의 오프컷 각도는 디바이스 성능을 관리하도록 구성될 수 있지만, 상기 기판 내의 표면 결함들은 여전히 그 위에 제조될 수 있는 디바이스들의 수, 유형 및 크기를 제한한다{미국 특허 제9,368,582호 "High Power Gallium Nitride Electronic Using Miscut Substrates(절단오류 기판들을 이용하는 고출력 질화 갈륨 전자제품)" 참조}.
표면 결함들이 디바이스 성능에 미치는 영향은 도 2의 전류 누설 맵(current leakage map)으로 나타나며, 이는 -1000V에서 GaN 칩의 역수직 전류 누설(reverse vertical current leakage)에 대한 표면 형태의 영향에 관한 Isik Kizilyalli 외의 조사 결과를 보여준다. 상기 도면에서 알 수 있듯이, 상기 칩의 영역(201)은 거친 표면을 가지며 100 mA를 초과하는 측정된 누설 전류를 보이는 반면, 상기 칩의 영역(201)은 상대적으로 매끄러운 표면을 가지며 1 mA 미만의 훨씬 작은 누설 전류를 보인다. Isik C. Kizilali et al., "Reliability studies of vertical GaN devices based on bulk GaN substrates(벌크 GaN 기판들에 기초한 수직적 GaN 디바이스들의 신뢰성 연구)," Microelectronics Reliability 55 (2015) 1654-1661을 참조하라. 높은 누설 전류 밀도는, 과도한 국소 가열이 있을 것이며 이에 의해 전기적 스트레스 하에 불안정한 디바이스 거동이 생겨날 것이기 때문에, 디바이스 수율에 적합하지 않다.
미합중국 해군 연구소(NRL)에서 진행 중인 평가 노력의 일환으로서 매우 불균일한 것으로 알려진 웨이퍼들에서도 유사한 결과가 보고되었다. 초기에 균일한 전도성을 가지는 것으로 입증된 웨이퍼들은 높은 보상 절연 영역(highly compensated insulating regions)을 유발하는 불순물들의 경감으로 인해 향상된 신뢰성을 보일 것으로 예측된다. 이들은 불순물 확산 및 결함 발생으로 이어질 수 있는 디바이스 내의 고도로 불균일한 전계의 원천이다.
따라서 현저한 전류 누설을 겪을 것 같은 GaN 기판의 영역들을 신속하고 쉽게 식별하는 방법을 가지는 것이 바람직한데, 이는 그러한 영역들 상에 제작된 디바이스들이 수준 이하의 성능으로 고생할 것이기 때문이다. 값비싼 에피택셜 성장 및 공정에 앞서, 들어오는 웨이퍼들을 매핑하여 디바이스 제작에 적합한 균일한 전도성 영역들 및 적합한 웨이퍼 로트들(appropriate lots of wafers)을 식별함으로써 디바이스 수율이 크게 향상될 것이다.
그런데, 음극선 발광 영상 또는 이광자 광루미네선스(two photon photoluminescence)와 같이, 웨이퍼들을 스크리닝(screening)하여 그러한 결함들 또는 불균일부들을 식별하기 위한 방법들이 존재하긴 하지만 그것들 중 많은 수가 노동집약적이고 번거로운 한편, 그 외 다른 것들은 샘플의 전도성을 검사하지 않는데, 그 전도성은 수직적 디바이스 성능에 특히 중요한 것이다. Tomoyuki Tanikawa et al., “Three-dimensional imaging of threading dislocations in GaN crystals using two-photon excitation photoluminescence(이광자 들뜸 광루미네선스를 이용한 GaN 결정들의 관통 전위의 3차원 영상화),”2018 Appl. Phys. Express 11 031004; K. Fleischer et al., “Depth profiling of GaN by cathodoluminescence microanalysis(음극 발광 미세 분석에 의한 GaN의 깊이 프로파일링)," Appl. Phys. Lett. 74, 1114 (1999); R. E. Stahlbush et al., “Basal plane dislocation reduction in epitaxy by growth interruptions(성장 중단에 의한 에피택시의 기저면 전위 감소),” Appl. Phys. Lett. 94, 041916 (2009); James C. Gallagher et al., “Effect of GaN Substrate Properties on Vertical GaN PiN Diode Electrical Performance(GaN 기판 특성이 수직 GaN PiN 다이오드 전기 성능에 미치는 영향),” Journal of Electronic Materials (2021) 참고; 또한 앞서 언급된 Gallagher et al. 및 앞서 언급된 Hite 2017도 참고.
본 발명의 발명자들에 의하여 최근 개발되어 온 한 가지 방법은 라만 분광학을 이용하여 GaN 웨이퍼들을 검사하고 그것들의 표면을 평가하여 디바이스 제작에 가장 적합한 웨이퍼들 및 웨이프 상 구역들을 식별한다. “Mapping and Evaluating GaN Wafers for Vertical Device Applications”이라는 명칭의 미합중국 특허출원 공개공보 제2020/0400578호 참고.
GaN 웨이퍼들을 특징짓고 스크리닝하는 추가적인 방법들도, 예를 들어, 라만 분광학이 적용 가능하지 않을 수 있는 경우에, 바람직할 수 있다.
예를 들어, 키질ŽU리(Kizilyalli)는 광학적 분광을 이용하여 웨이퍼의 표면을 검사하는 방법을 개발하였다. 앞서 언급된 Kizilyalli 참고. 상기 키질ŽU리 방법은 웨이퍼 표면의 RMS 조도를 평가하여 그 RMS 조도가, 허용 가능한 웨이퍼의 매끄러움(smoothness)에 해당하는 미리 정해진 문턱값 아래로 떨어지는지, 전형적으로는 25 nm 아래로 떨어지는지 여부를 판정한다. 비록 이 RMS 값이 샘플의 품질에 관련된 것이기는 하나 보편적으로 좋은 측정값은 되지 못하는데, 이는 상기 웨이퍼 상에 제작될 디바이스들의 크기 및 애피택셜 층들의 두께에 비례적(scales with)이기 때문이다. 결과에 의하면 큰 디바이스들에 대해서는 이 방법이 그 성능을 과하게 예측하는 경향이 있다는 점이 보인다.
이 개요는 발명의 상세한 설명에서 추가로 설명되는 개념들을 선택하여 간략한 형식으로 소개하기로 의도된 것이다. 이 개요는 청구된 대상물의 핵심적 또는 본질적 특징들을 식별하도록 의도된 것도 아니고, 청구된 대상물의 범위를 결정함에 있어서 도우미로 이용되도록 의도된 것도 아니다. 그 대신, 본 개시서에서 설명되고 청구된 대상물의 간략한 개관으로서 제공된 것일 뿐이다.
본 발명은 광학 간섭계 프로필로메트리(optical interferometric profilometry)에 의하여 획득된 RMS 분석을 극단적 스튜던트화 편차(extreme Studentized deviate; BSD) 분석과 결합하여, 항복 전압을 낮추고 온저항(on-resistance)을 증가시키며 이상 계수(ideality factor)를 증가시킬 수 있는 범프 및/또는 피트와 같은, 수직적인 전자 디바이스의 제조에 적합하지 않은 구역들을 만드는 결함들을 가진 GaN 웨이퍼의 표면 상 구역들을 더 정확하게 식별하는 웨이퍼 표면의 맵을 획득함으로써 GaN 웨이퍼들을 평가하기 위한 선행기술의 방법들을 개선한다.
도 1a 및 도 1b는, 모든 GaN 층들이 무결함인 예시적인 이상적인 수직적 GaN 다이오드(도 1a)의 태양, 및 GaN 층들 중 하나 이상이 하나 이상의 결함들을 가지는 예시적인 실제 수직적 GaN 다이오드(도 1b)의 태양을 도시한 블록 개념도이다.
도 2는 매끄러운 무결함 표면을 가지는 GaN 기판의 구역 대비 GaN 결정 내 결함들에 의해 만들어진 거친 표면을 가지는 동일 기판의 구역에 의하여 나타나는 누설 전류의 맵을 도시한 영상이다.
도 3a 및 도 3b는 고품질 GaN 웨이퍼(도 3a) 및 에피택셜 성장 후의 유사한 웨이퍼(도 3b)의 광학 간섭계 프로필로메트리 결과를 도시한 영상들인바, 상기 웨이퍼의 표면 상 결함들의 존재를 보여준다. 도 4a 및 도 4b는 예시적 GaN 웨이퍼를 보인 영상들인바, 도 4a에 보인 웨이퍼 영상은 상기 웨이퍼 상에 제작될 수 있는 디바이스의 크기에 대응하는 단위 셀들로 분할된다(도 4b).
도 5는 GaN 웨이퍼의 RMS 분석의 결과를 도시한 영상인바, 웨이퍼 표면의 어디에서 높은 RMS 값들 대비 낮은 RMS 값들을 나타나는지를 보여준다.
도 6a 내지 도 6c에는 본 발명의 표면 프로파일 매핑 방법이 GaN 웨이퍼의 표면 특성을 고려한 정보를 제공할 수 있는 방식이 도시된다.
도 7a 및 도 7b는 본 발명의 표면 프로파일 매핑 방법이 GaN 웨이퍼의 표면 특성을 고려한 정보를 제공할 수 있는 방식을 추가로 보여주는 히스토그램도(histogram plot)들이다. 도 8은 본 발명에 따라 표면 프로파일을 매핑하고 GaN 웨이퍼의 표면 조도를 평가하기 위한 방법에 있어서 예시적 과정의 흐름의 개요를 보이는 흐름도이다. 도 9a 내지 도 9c는 저품질 GaN 웨이퍼의 샘플 RMS 스캔 결과(도 9a), 범프들 및/또는 피트들을 가지는 웨이퍼의 구역들을 나타내는 RMS 스캔 결과(도 9b) 및 과도한 결함들{"고장(failures)"}을 가지는 구역들을 나타내는 RMS 스캔 결과(도 9c)를 보인 광학 프로필로메트리 맵들이다.
도 10a 내지 도 10c는 고품질 GaN 웨이퍼의 샘플 RMS 스캔 결과(도 10a), 범프들 및/또는 피트들을 가지는 웨이퍼의 구역들을 나타내는 RMS 스캔 결과(도 10b) 및 과도한 결함들{"고장(failures)"}을 가지는 구역들을 나타내는 RMS 스캔 결과(도 10c)를 보인 광학 프로필로메트리 맵들이다.
도 11a 및 도 11b에는 선행기술의 키질ŽU리 방법 및 본 발명에 따른 표면 프로파일 매핑 방법 하에서 2개의 GaN 웨이퍼들 및 다양한 크기의 시뮬레이션된 디바이스들을 분석한 결과가 도시된다.
도 12a는 일반화된 ESD 검정(오렌지색), 상기 선행기술의 방법(노랑), 및 둘 모두(빨강)을 이용하여 디바이스들이 이 발명 방법에 불합격(실패)하는 비율을 보인 개념도이다. 도 12b는 도 12a로부터 고장률 퍼센티지를 나타낸 히스토그램도이다.
도 13은 3개의 다이오드의 성능을 나타낸 도면(plot)인바: 하나는 고누설 때문에 고장이며, 하나는 낮은 켜기 전압(low turn on voltage) 때문에 고장이며, 하나는 합격(pass)이다.
위에서 요약된 본 발명의 태양들 및 특징들은 다양한 형태로 구현될 수 있다. 아래의 설명은 그 태양들 및 특징들이 실시될 수 있는 조합들 및 구성들을 예시로써 보인다. 설명된 태양들, 특징들, 및/또는 구현례들은 단지 예시들일 뿐이라는 점, 해당 기술분야에서 통상의 지식을 가진 사람은 본 개시서의 범위를 일탈하지 않은 채 다른 태양들, 특징들, 및/또는 구현레들을 활용하거나 구조적 변형 및 기능적 변형을 만들어낼 수 있다는 점이 이해될 것이다.
본 개시서에는 GaN 기판들 및 에피택셜 층들을 평가하여 디바이스 성능을 예측하고 디바이스 수율의 추산을 가능하게 하기 위한 기법(technique)이 제공된다. 본 발명의 방법에 의하면 선행기술에 대한 개량물이 제공된다.
GaN 기판의 표면 조도를 분석하기 위한 키질ŽU리 광학 프로필로메트리 방법.
위에서 언급된 바와 같이, 키질ŽU리의 방법은 그 샘플의 RMS 조도만을 보고 그것이 미리 정해진 문턱값 아래로, 전형적으로는 25 nm 아래로 떨어지는지를 평가한다. 비록 이 RMS 값이 상기 샘플의 품질에 관련왼 것이기는 하나 보편적으로 좋은 측정값은 되지 못하는데, 이는 상기 웨이퍼 상에 제작될 디바이스들의 크기 및 애피택셜 층들의 두께에 비례적(scales with)이기 때문이다. 결과에 의하면 큰 디바이스들에 대해서는 이 방법이 성능을 과하게 예측하는 경향이 있다는 점이 보인다.
아래에서 더 상세하게 설명되는 바와 같이, 본 발명은 광학 간섭계 프로필로메트리에 의하여 획득된 RMS 분석을 극단적 스튜던트화 편차(BSD) 분석과 결합하여, 항복 전압을 낮추고 온저항을 증가시키며 이상 계수를 증가시켜 수직적인 전자 디바이스의 제조에 적합하지 않은 구역들을 만들 수 있는 범프들 및/또는 피트들을 가진 GaN 웨이퍼의 표면 상 구역들을 더 정확하게 식별함으로써 상기 키질ŽU리 방법을 개선한다.
이 방식으로, 본 발명에 따른 스크리닝 기법은 부적합한 기판들 상의 디바이스들의 제작을 회피함으로써 더 높은 수율로 이어지는 데 도움이 될 것이며, 스크리닝되지 않은 기판들 상에 제작될 수 있는 GaN 디바이스들에 비해 개선된 디바이스 성능 및 신뢰성으로 귀결될 것이다.
광학 프로필로메트리는 디바이스의 표면 맵을 만들어낸다. 도 3a 및 도 3b의 광학 프로필로메트리 영상에는 “샘플(Sample) A” 및 “샘플(Sample) B”로 표시된 2개의 GaN 웨이퍼들의 표면 프로파일들이 보이는바, 샘플 A는 매끄러우며 제조된 날것 그대로의 GaN 기판 웨이퍼이고, 샘플 B는 GaN 드리프트 층(GaN drift layer) 및 p-층(p-layer)의 호모에피택셜 성장 후의, 유사한 GaN 웨이퍼이다. 도 3b에서 쉽게 알 수 있는 바와 같이, 샘플 B 웨이퍼에는 그 표면 상의 범프들 및 피트들로서 드러난 결함들이 나타난다. 이 결함들의 정량적 분석, 즉, 상기 웨이퍼 표면 상 다양한 위치들에서의 그 결함들의 개수 및 밀도의 판정은, 합리적인 전기적 성능 및 공정 수율을 가진 디바이스 제작에 그 웨이퍼가 여전히 적합한지 여부를 표지하는 데 도움이 될 것이다.
광학 프로필로메트리를 이용하여 웨이퍼의 수율을 추산하기 위하여 상기 표면 맵들은 본 개시서에서 “단위 셀들”로도 지칭되는 복수개의 미리 정해진 구역들로 분할될 수 있는데, 그 구역들은 미리 정해진 크기 및/또는 형상(예컨대, 정사각형 또는 직사각형)을 가지는바, 도 4a 및 도 4b에 도시된 바와 같다. 많은 경우에, 상기 단위 셀들은 상기 웨이퍼 상에 제작될 수 있는 하나의 디바이스 또는 디바이스들의 크기/형상에 대응할 것이지만, 임의의 다른 기준도 상기 단위 셀들의 크기 및/또는 형상을 결정하는 데 이용될 수 있다. 도 4a 및 도 4b에 도시된 예시적 경우에, 도 4a에 도시된 것처럼 2-인치 GaN 웨이퍼의 표면 맵은 도 4b에 도시된 바와 같이 325 x 325 ㎛ 크기의 복수개의 구역들로 분할된다. 상기 표면 맵이 그렇게 분할되면, 상기 웨이퍼의 초기 분석이 상기 표면의 광학 프로필로메트리를 수행함으로써 얻어질 수 있는바, 이는 각각의 통(bin) 안의 상기 표면의 RMS 조도의 측정값을 획득한다.
예시적인 광학 프로필로메트리 분석의 결과가 도 5에 도시된바, 여기에서 각각의 단위 셀 내 상기 웨이퍼의 높이에 대한 RMS 값은 그 도면에 도시된 RMS 맵에 음영으로 표시된다. 더 높은 양의 RMS 값들은 상기 표면 상의 더 많은 수의 범프들에 대응하며, 더 낮은 음의 값들은 더 많은 수의 피트들에 대응하고, 101에 가까운 값들은 매끄러운 표면에 대응한다. 예를 들어, 도 5에 도시된 영역(501)은 약 103 nm 대의 RMS 값을 가진 단위 셀 구역들을 구비하므로 디바이스 제작에 부적합한 거칠고 울퉁불퉁한 표면을 가진 구역들을 구비하는 반면, 영역(502) 내 단위 셀들 대부분이 101의 RMS 값을 가지는데, 이는 상기 웨이퍼의 그 영역 내의 구역의 대부분이 과도한 범프들 또는 피트들 없이 매끄러움을 나타내며, 따라서 그 위에 수직적 디바이스들을 제작하기에 적합하다.
그런데, RMS 조도만을 이용하여 GaN 표면의 조도를 평가하는 것은 불충분하다. 전형적으로, 더 많은 평가 지점들이 추가될수록 RMS는 증가하므로, 범프들 및/또는 피트들에 대응하는 그 RMS 값들은 디바이스 크기에 맞게 조정될 필요가 있다. 덧붙여, RMS 분석이 디바이스들이 고장나게 할 수 있는 상기 표면 상 결함들의 유형들 모두를 반드시 검출하지는 않는다.
본 발명은 광학 프로필로메트리를 일반화된 극단적 스튜던트화 편차(BSD) 분석과 결합하여 과도한 범프들/피트들을 가지는 구역들을 더 잘 식별하고, 그 표면의 특성들을 고려해볼 때 웨이퍼 상에 제작될 수 있는 디바이스들의 크기 및 위치를 더 잘 결정함으로써 이 분석을 개선한다.
상기 일반화된 ESD는 대략적으로 가우스 분포를 따르는 데이터 분포에서 다수의 이상치들을 검출하는 데 이용될 수 있는 통계 알고리즘이다. 그것은 잘 작동한다.
이 검정에서 항
Figure pct00001
이 계산되는바, 여기에서 xi는 관심 데이터(datum of interest)이며,
Figure pct00002
는 평균값이고, σ는 표준편차이다. 추가적으로, 임계 수준(critical level)
Figure pct00003
이 계산되는바, 여기에서 j는 제거된 관측치의 개수이고, tp,n은
Figure pct00004
를 가지는 t 분포의 100p 퍼센티지 포인트들(100p percentage points)인바, 여기에서 alpha는 사용자에 의하여 특정되며, 상기 t 분포 외측에 있는 점의 확률을 표현한다. 상기 t 분포 퍼센티지 포인트들은 수치적으로 평가될 필요가 있고 표 상에서 조회될 수 있다. https://www.itl.nist.gov/div898/handbook/eda/section3/eda3672.htm에서 이용 가능한 NIST 공학 통계학 핸드북(NIST Engineering Statistics Handbook), “1.3.6.7.2, “스튜던트 t 분포의 임계값들(Critical Values of the Student’s t Distribution)”을 참고. 상기 Ri를 최대화하는 데이터는 제거되고 상기 값들은 재계산된다. 이 과정은 사용자에 의해 특정된 점들의 개수(우리의 경우, 전체 점들의 개수의 약 10%)까지 반복된다. 상기 데이터에서 이상치들의 개수는 Ri > λj인 최대의 j 값이다. https://www.itl.nist.gov/div898/handbook/eda/section3/eda35h3.htm에서 이용 가능한 NIST 공학 통계학 핸드북, “1.3.5.17.3, 이상치들에 대해 일반화된 ESD 검정(Generalized ESD Test for Outliers)”을 참고. 오픈소스인 PyAstronomy.pyasl 패키지를 포함하여 이 검정을 수행할 수 있는 많은 소프트웨어 패키지들이 존재한다.
ESD 분석이 데이터 과학자들에 의하여 데이터 세트들로부터 이상치들을 제거하는 데 흔히 이용되고 있지만, 반도체 물리학 커뮤니티에서는 잘 알려져 있지 않으며, 이전에는 반도체 웨이퍼의 표면 특성들을 분석하는 데 유용한 것으로 고려되지 않았다.
본 발명에서 이용된 바와 같이, ESD 분석은 반도체 웨이퍼 표면의, 특정의 정해진 구역에서 RMS 높이 값들이 가우스 분포의 값들 안으로 떨어지는지 여부를 판정하여, 이 가우스 분포 외측에 떨어지는 RMS 값들로 하여금 디바이스 제작에 부적합한 표면의 구역들을 식별하는 데 이용될 수 있도록 한다. RMS 높이 값들의 맥락에서 이상치들은, 단락을 유발하고 디바이스들이 켜지는 것을 막을 수 있는 샘플 상 주요 결함들에 의하여 야기된 범프들 및 피트들에 대응한다. 아래에서 설명되는 바와 같이, 본 발명에 따른 ESD 검정의 이용은 반도체 웨이퍼의 특정 영억이 양호한 디바이스를 만들어낼 것인가 여부를 예측하는 데 현재 이용되고 있는 방법들보다 더 정확하다.
도 6a 내지 6c에는 GaN 웨이퍼 표면의 특성들에 관한 정보를 제공하도록 ESD 분석이 RMS 분석과 결합되어 이용될 수 있는 방식이 예시된다. 도 6a는 도 5와 동일한 도면인바, 도 5에 도시된 것과 같은 구역들이 강조 표시되어 있다. 도 6b 및 도 6c에는 ESD 분석의 결과가 도시된다. 도 6b에 대하여 분석된 구역에 대한 RMS 높이의 히스토그램은 대략, 정규 가우스 분포를 따르는바, 이는 기판의 그 영역이 디바이스 제작에 적합한 매끈한 표면을 가진다는 점을 나타낸다. 대조적으로, 도 6c에 대하여 분석된 구역에서 RMS 높이의 히스토그램에는 그 히스토그램의 맨 왼쪽에서 이상치들이 보이는바, 이는 상기 구역이 디바이스 성능에 부정적인 영향을 끼칠 수 있는 상기 웨이퍼 내 결함들로부터 귀결되는 범프들 및/또는 피트들을 포함하여, 상기 웨이퍼의 그 구역이 디바이스 제작에 다소 부적합해진다는 점을 나타낸다.
도 7a 및 도 7b는 본 발명의 표면 프로파일 매핑 방법이 GaN 웨이퍼의 표면 특성들에 관한 정보를 제공할 수 있는 방식을 더 보여주는 히스토그램도들인바, 도 7a는 본 발명에 따라 수행된 표면 조도의 분석에 합격(통과)한 영역(도 7a) 및 불합격(실패)한 영역(도 7b)을 보여준다.
도 8의 흐름도에는 본 발명에 따른, GaN 웨이퍼를 매핑 및 분석하기 위한 방법에서 적절한 소프트웨어로써 프로그래밍된 프로세서에 의하여 이용될 수 있는 예시적인 프로세스 흐름이 도시된다. 본 개시서에서 설명된 단계들은 적절한 소프트웨어로써 프로그래밍되고 본 발명의 단계들에 관하여 데이터를 수신 및 처리하도록 구성된 임의의 적합한 프로세서에 의하여 수행될 수 있다.
도 8에 도시된 바와 같이, 제1 단계(801)에서는, GaN 웨이퍼의 표면이 광학 프로필로메트리를 통하여 스캔되고 그 전체 웨이퍼의 표면 높이가 매핑된다. 단계(802)에서 그 웨이퍼 프로필로메트리 맵은 단위 셀들의 그리드로 분할되는바, 그 각각의 셀의 크기 및/또는 형상은 상기 웨이퍼가 쓰일 용도에 따라, 예컨대, 그 디바이스 상에 제작될 수직적 전자 디바이스들의 크기에 따라 선택된다. 본 개시서에서 논의된 예시적인 경우에는 2-인치 웨이퍼가 복수개의 325 x 325 ㎛ 단위 셀들을 포함하는 그리드로 분할되나, 해당 기술분야에서 통상의 지식을 가진 사람은 본 발명의 방법이 다른 크기의 웨이퍼들 및/또는 그 웨이퍼들 상에 식별되는 다른 크기 또는 치수의 단위 셀들에 대해서도 이용될 수 있다는 점이 쉽게 이해될 것이다.
다음 단계(803)에서는 도 7a에 도시된 것과 같이 각각의 단위 셀 내 표면 높이의 히스토그램이 플로팅되며, 단계(804)에서는, 각각의 단위 셀에 대하여, 그 대응하는 히스토그램에 위에서 설명된 바와 같은 초기 ESD 검정이 적용되어 상기 웨이퍼의 각각의 섹션(section)에서의 높이 이상치가 제거된다. 이 검정의 의도는 배경 제거(background subtraction)를 방해할 점들을 제거하는 것이므로, 이상치가 될 희박한 가능성이 있는 모든 점이 제거됨이 보장되도록 컷오프 문턱값이 엄격하다. 그 점들은 배경이 피팅된 후에 재삽입될 것이므로, 모든 배경 점들이 이 단계에서 상기 배경 제거에 이용된다는 점이 중요하지는 않다. 단계(805)에서는 각각의 단위 셀 내의 높이 중앙값의 1 표준편차 이내에 있는 그 셀 내의 높이 값들의 데이터가 3D 다항식으로, 전형적으로는 평면 또는 포물면으로 피팅되고, 단계(806)에서는 상기 단위 셀 내 (상기 ESD 검정에서 제거된 것들 및 상기 중앙값의 1 표준편차 외측에 있는 것들을 비롯한) 모든 데이터 점들에서의 높이 값들에서 단계(805)의 상기 다항식으로부터 획득된 높이 값들을 빼어, 도 7b에 도시된 것과 같이, 높이 값들의 조정된 히스토그램이 획득된다.
마지막으로 단계(807)에서는, 각각의 단위 셀에 대하여, 단계(806)에서 획득된 상기 조정된 히스토그램에 제2 ESD 검정이 적용되어 미리 정해진 문턱값을 초과하는, 즉, 너무 높거나("펌프들"과 상관 관계 있음) 너무 낮은("피트들"과 상관 관계 있음) 높이 값들이 식별된다. 범프들 및 피트들이 파국적인 디바이스 고장들을 초래할 수 있기 때문에, 임의의 결함은 그 단위 셀로 정의된, 상기 웨이퍼의 세부 섹션(subsection)이 디바이스 제작에 부적합한 것으로 분류됨으로 귀결될 것이다. 디바이스 제작에 부적합한 상기 웨이퍼의 구역들을 식별함으로써, 적합한 상기 웨이퍼의 구역들 상에서만 디바이스들이 제작될 수 있는바, 디바이스 제작에 있어서 낭비가 줄어들고 전반적인 디바이스 성능이 향상된다. 대안으로서, 부적합한 구역들의 크기를 식별함으로써 상기 웨이퍼의 그러한 구역들에서 제작될 수 있는 다른 크기의 디바이스들을 식별하는 것이 가능할 수도 있는바, 그럼으로써 전반적인 웨이퍼의 낭비가 줄어든다.
도 9a 내지 도 9c는 저품질 GaN 웨이퍼의 샘플 RMS 스캔 결과(도 9a), 범프들 및/또는 피트들을 가지는 웨이퍼의 구역들을 보인 RMS 스캔 결과(도 9b) 및 과도한 결함들{"고장(failures)"}을 가지는 구역들을 보인 RMS 스캔 결과(도 9c)를 나타낸 광학 프로필로메트리 맵들이다. 도 10a 내지 도 10c의 맵들에서 알 수 있는 바와 같이, 그 고품질 웨이퍼는 매우 구체적이며 한정된(very specific, defined) 결함 구역들을 가지는 반면, 상기 저품질 웨이퍼는 펌프들 및 피트들로 가득한바, 도 9a 내지 도 9c의 맵들에 의해 나타난 바와 같다.
도 11a 및 도 11b에는 본 발명의 방법에 의하여 제공된 개선된 웨이퍼 분석이 더 도시된다. 도 11a에는 많은 수의 피트들 및 범프들을 보이는 저품질 GaN 웨이퍼의 광학 프로필로메트리 영상이 도시된 반면, 도 11b에는 이와 비슷한 많은 수의 결함들을 보이지 않는 고품질 GaN 웨이퍼가 도시된다. 그 도표들에는, 도 11a에 관하여 검사된 고결함 샘플에 대해, 본 발명의 방법을 이용하면 RMS 오차가 8%인 반면, 키질ŽU리 광학 프로필로메트리 방법만을 이용하면 66%라는 점이 나타난다. 도 11b에 관하여 검사된 웨이퍼와 같이, 상기 두 방법들이 저결함 샘플들에서는 정확도에 있어서 더 가깝지만, 여전히 본 발명의 방법이 키질ŽU리 방법에 비해 현저한 개선점을 제공하는바, 그 예측된 수율에 있어 23% 오차만을 보여 상기 키질ŽU리 방법에 의하여 예측된 수율에서의 37% 오차에 대비된다.
따라서 도 11a 및 도 11b의 도표들에 의해 보인 바와 같이, 단순한 문턱값 기준에 기반한 선행기술인 키질ŽU리의 RMS 방법이 주어진 GaN 웨이퍼의 디바이스 수율을 현저히 과대평가하는 경향이 있는 반면, 본 발명의 방법이 훨씬 더 정확하다.
도 12a 및 도 12b에는 본 발명의 방법이 디바이스 제작에 대한 웨이퍼의 적합성을 분석하는 데 이용될 수 있는 방식이 더 도시된다. 도 12a에는 본 발명과 종래의 RMS 분석에 따른 두 분석 모두에 합격(통과)한 영역들(흰색으로 도시됨), RMS 분석에만 불합격(실패)한 영역들(밝은 회색), 및 본 발명에 따른 분석에만 불합격한 영역들(어두운 회색)과 두 방법들 모두에 불합격한 구역들(검은색)을 가진 웨이퍼의 맵이 도시된다. 도 12b의 도면에 의해 보인 바와 같이, 종래의 RMS 분석과 본 발명의 RMS/ESD 분석 둘 모두에 따라 웨이퍼의 표면적의 20% 미만이 디바이스 제작에 적합한 것으로 판단되었다.
다이오드가 적합한지 여부를 검정하기 위하여 -10 내지 10 볼트 IV 곡선(-10 to 10 volt IV sweep)이 측정되었으며 그 결과가 도 13에 플로팅되었다. 이 검정에서 다이오드가 성공적이기 위하여 그것은 낮은 역방향 누설 전류 및 높은 순방향 전류를 가져야만 하는바, 도 13의 도면에 의하여 보인 바와 같다.
장점들 및 새로운 특징들
선행기술은 단순하고 임의적인 문턱값 기준을 이용하여 임의의 셀에서 RMS > 25 nm인 결함 영역을 식별한다. 본 개시서에서는 덜 일반적으로 알려진 일반화된 ESD 방법이 결함들을 검출하는 데 이용된다.
본 발명은 또한 수직적 GaN 디바이스의 크기와 동일한 규칙적인 그리드에 대한 데이터를 수집하여 개별 디바이스들에 관한 공간적 매핑을 제공한다.
덧붙여, GaN 웨이퍼의 표면 형태를 검사하기 위하여 광학 프로필로메트리에만 의존하는 선행기술 방법들과는 대조적으로, 본 발명은 뺄셈 계산(subtraction calculation)에 있어서 결함들을 이용하지 않은 채 샘플의 곡률을 빼는 신규한 평면 뺄셈 기법(plane subtraction technique)을 이용한다. 또한 본 발명의 방법은, 위에서 설명된 광학 프로필로메트리와 ESD 검정의 결합에 의하여 판정되는 것과 같은 고장 기준(failure criteria)도 이용하여, 선행기술에 따라 이루어진 광학 프로필로메트리만을 이용하여 가능한 것에 비해, 완전히 매핑된 웨이퍼 상의 디바이스 고장률을 더 정확하게 추산한다. RMS에 대한 결함의 효과가 긴 범위에 걸쳐 감소하기 때문에 이 방법은 더 다양한 디바이스 크기가 이용될 수 있게 한다.
따라서 본 발명에 따라 광학 프로필로메트리와 결합된 ESD 분석을 이용함으로써, GaN 웨이퍼의 표면 형태의 더 상세한 맵이 획득될 수 있는바, 이는 디바이스 제조자들로 하여금 디바이스 성능을 열화할 미리 정해진 "울퉁불퉁함(bumpiness)" 문턱값을 초과하는 웨이퍼의 구역들을 회피하는 것을 가능하게 할 수 있고, 그리고/또는 상기 웨이퍼 상에서 제조되는 디바이스들의 개수 및 성능을 최대화하기 위하여 디바이스 제조자들로 하여금 상기 웨이퍼 상 전자 디바이스들의 배치 및 크기를 맞추는 것을 가능하게 할 수 있다. 추가적으로, 고품질 디바이스들을 만들어내지 않을 웨이퍼들 상에의 값비싼 공정을 회피하기 위하여 불량 웨이퍼들을 스크리닝하는 데도 이용될 수 있다.
비록 특정의 실시 예들, 태양들. 및 특징들이 설명되고 도시되었으나 해당 기술분야에서 통상의 지식을 가진 사람은 본 개시서에 설명된 발명이 그 실시 예들, 태양들, 및 특징들에만 한정되지 않는다는 점뿐만 아니라, 본 개시서에서 설명되고 청구된 기초 발명(underlying invention)의 정수(spirit) 및 범위 내에 있는 임의의 모든 변형물 및 대안적인 구현례도 상정할 수 있다는 점을 이해할 것이다. 본 출원은 본 개시서에서 설명되고 청구된 기초 발명의 정수 및 범위 내의 임의의 모든 변형물들을 상정한 것이고, 그러한 모든 변형물들 및 대안적 구현례들은 본 개시서의 범위 및 정수 내에 있는 것으로 간주된다.

Claims (1)

  1. 반도체 웨이퍼의 표면 조도를 평가히기 위한 방법으로서:
    광학 프로필로메트리를 이용하여 반도체 웨이퍼의 상면을 스캐닝함으로써 상기 웨이퍼에 걸친, 표면 높이의 광학 프로필로메트리 맵을 획득함; 상기 광학 프로필로메트리 맵을 단위 셀들의 그리드로 분할하되, 상기 단위 셀들의 크기 및 형상은 상기 반도체 웨이퍼 상에 제작되기로 제안된 적어도 하나의 전자 디바이스의 크기 및 형상에 부합(conforming to)하게 함; 각각의 단위 셀에 대하여, 각각의 단위 셀 내 표면 높이 값들의 제1 히스토그램을 플로팅(plotting)함; 상기 제1 히스토그램 내의 표면 높이 값들에 대한 제1 극단적 스튜던트화 편차(extreme Studentized deviate) 검정을 시행하여 소정의 제1 높이 문턱값을 초과하는 적어도 하나의 표면 높이 이상치를 식별함; 상기 단위 셀 내 상기 표면 높이 값들의 중앙값을 계산함; 상기 표면 높이 값들의 표준편차를 식별하고 상기 표준편차 내에 있는 상기 표면 높이 값들을 3D 다항식에 대해 피팅하여 복수개의 피팅된 높이 값들을 획득함; 상기 단위 셀 내 모든 높이 값들에서 상기 피팅된 높이 값들을 빼어 상기 단위 셀 내 복수개의 보정된 표면 높이 값들을 획득함; 상기 보정된 표면 높이 값들의 제2 히스토그램을 플로팅함; 및 상기 제2 히스토그램 내의 상기 보정된 표면 높이 값들에 대한 제2 극단적 스튜던트화 편차 검정을 시행하여 상기 웨이퍼의 표면 상의 펌프(bump) 또는 피트(pit)에 대응하는, 소정의 제2 높이 문턱값을 초과하는 적어도 하나의 보정된 표면 높이 값을 식별함
    을 포함하는, 방법.
KR1020237000516A 2020-06-12 2021-06-11 Iii-n 디바이스 성능 및 수율을 평가하기 위한 표면 프로파일 매핑 KR20230022216A (ko)

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