KR20230015460A - Silicon wafers and methods for manufacturing silicon wafers - Google Patents

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다카시 이시카와
고지 이즈노메
히사시 마츠무라
다츠히코 아오키
쇼지 이케다
데츠오 엔도
에츠오 후쿠다
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글로벌웨어퍼스 재팬 가부시키가이샤
도호쿠 다이가쿠
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Abstract

실리콘으로 이루어진 쵸크랄스키 웨이퍼(1)이며, 벌크층(3)의 산소 농도가 0.5×1018/㎤ 이상이고, 표면으로부터 깊이 300 nm까지의 표면층(2)의 산소 농도가 2×1018/㎤ 이상인 실리콘 웨이퍼. A Czochralski wafer 1 made of silicon, wherein the oxygen concentration of the bulk layer 3 is 0.5×10 18 /cm 3 or more, and the oxygen concentration of the surface layer 2 from the surface to a depth of 300 nm is 2×10 18 / A silicon wafer that is larger than cm3.

Description

실리콘 웨이퍼 및 실리콘 웨이퍼의 제조 방법Silicon wafers and methods for manufacturing silicon wafers

본 발명은, 표층에 반도체 디바이스가 형성되는 실리콘 웨이퍼, 및, 그 실리콘 웨이퍼의 제조 방법에 관한 것이다. The present invention relates to a silicon wafer in which semiconductor devices are formed on a surface layer, and a method for manufacturing the silicon wafer.

트랜지스터 등의 반도체 디바이스의 누설 전류의 억제 등을 목적으로, 종래의 평면 구조 대신에, 필라나 핀 등의 삼차원 구조가 형성된 반도체 디바이스의 개발이 최근 진행되고 있다. 이 반도체 디바이스는, 쵸크랄스키법으로 육성된 실리콘 잉곳을 슬라이스한 웨이퍼의 표면에 실리콘의 에피택셜층을 형성한 에피택셜 웨이퍼를 사용하는 것이 일반적이다. For the purpose of suppressing leakage current of semiconductor devices such as transistors, development of semiconductor devices in which three-dimensional structures such as pillars and fins are formed instead of conventional planar structures has recently been progressing. It is common for this semiconductor device to use an epitaxial wafer in which an epitaxial layer of silicon is formed on the surface of a wafer obtained by slicing a silicon ingot grown by the Czochralski method.

그런데, 디바이스 구조가 나노 레벨까지 미세화됨에 따라서, 실리콘으로 이루어진 필라나 핀 등을 열산화하여 그 표면에 게이트 산화막을 형성하는 공정에서, 필라나 핀 등으로부터 실리콘 원자가 방출되는 실리콘 미씽 현상이 현저해졌다. 이 실리콘 미씽 현상이 생기면, 필라나 핀 등의 코어부가 가늘어져 도괴하거나, 코어부와 게이트 산화막의 경계면에 요철이 생겨 전기 저항이 커지거나 하는 문제가 있었다. However, as the device structure has been miniaturized to the nano level, the silicon missing phenomenon in which silicon atoms are released from the pillars or fins in the process of forming a gate oxide film on the surface of pillars or fins made of silicon by thermal oxidation has become remarkable. When this silicon missing phenomenon occurs, there are problems that core portions such as pillars or pins become thin and collapse, or that electrical resistance increases due to unevenness at the interface between the core portion and the gate oxide film.

본원의 발명자는, 예컨대 하기 특허문헌 1에 도시한 바와 같이, 지금까지의 실험 결과로부터, 웨이퍼의 표면 근방의 산소 농도가 높을수록 실리콘 미씽 현상을 저감할 수 있다고 하는 결론에 이르러, 표면층의 산소 농도가 낮은 에피택셜 웨이퍼 대신에 폴리시드 웨이퍼를 이용하여, 그 표면의 산소 농도를 높이는 것을 시도했다. 표면의 산소 농도를 높이는 수법으로는, 예컨대 하기 특허문헌 2에 나타낸 바와 같이, 산소 함유 분위기 하에서의 급속 승강온 열처리에 의해 웨이퍼의 표면층에 격자간 산소 원자를 도입하는 방법이 알려져 있다. The inventors of the present application, as shown in Patent Literature 1 below, for example, have come to the conclusion that the silicon missing phenomenon can be reduced as the oxygen concentration in the vicinity of the surface of the wafer increases from the experimental results so far, and the oxygen concentration of the surface layer An attempt was made to increase the oxygen concentration on the surface by using a polished wafer instead of an epitaxial wafer with low . As a method of increasing the oxygen concentration on the surface, as shown in Patent Document 2 below, for example, a method of introducing interstitial oxygen atoms into the surface layer of a wafer by rapid heat treatment in an oxygen-containing atmosphere is known.

특허문헌 1 : 국제특허출원 2019/017326호 공보Patent Document 1: International Patent Application No. 2019/017326 특허문헌 2 : 일본특허공개 제2013-143504호 공보Patent Document 2: Japanese Unexamined Patent Publication No. 2013-143504

특허문헌 1에 기재된 구성에서는, 웨이퍼의 표면층의 산소 농도가 약 1×1018/㎤ 정도인 일반적인 웨이퍼 중에서는 비교적 고산소 농도인 것을 사용함으로써, 실리콘 미씽 현상의 일정한 억제 효과는 확인할 수 있지만, 아직 개량의 여지가 남아 있다. 특허문헌 2에 기재된 방법에 의하면, 웨이퍼 표면으로부터의 산소의 내측 확산에 의해, 표면으로부터 소정 깊이에 산소 농도의 피크가 형성되는 한편, 표면 근방에는 강온 중인 산소의 외측 확산에 따른 산소 농도의 상대적으로 낮은 영역이 형성된다. 일반적으로, 반도체 디바이스는 웨이퍼의 표면층에 형성되기 때문에, 산소의 외측 확산의 영향을 받은 실리콘 미씽 현상에 의해, 삼차원 구조의 디바이스의 제조에 적합하지 않다고 하는 문제가 여전히 남는다. In the configuration described in Patent Literature 1, a certain inhibitory effect of the silicon missing phenomenon can be confirmed by using a wafer having a relatively high oxygen concentration among general wafers in which the oxygen concentration of the surface layer of the wafer is about 1×10 18 /cm 3 , but yet There remains room for improvement. According to the method described in Patent Literature 2, an oxygen concentration peak is formed at a predetermined depth from the surface due to inward diffusion of oxygen from the wafer surface, while the oxygen concentration in the vicinity of the surface due to outward diffusion of oxygen during cooling is relatively low. A low area is formed. In general, since semiconductor devices are formed on the surface layer of a wafer, there still remains a problem that they are not suitable for manufacturing a device having a three-dimensional structure due to a silicon miss phenomenon affected by outward diffusion of oxygen.

따라서, 본 발명은, 미세한 삼차원 구조를 갖는 반도체 디바이스의 제조에 적합한 실리콘 웨이퍼, 및, 그 실리콘 웨이퍼의 제조 방법을 제공하는 것을 과제로 한다. Accordingly, an object of the present invention is to provide a silicon wafer suitable for manufacturing a semiconductor device having a fine three-dimensional structure, and a method for manufacturing the silicon wafer.

상기 과제를 해결하기 위해, 본 발명에서는, In order to solve the above problems, in the present invention,

실리콘으로 이루어진 쵸크랄스키 웨이퍼이며, A Czochralski wafer made of silicon,

벌크층의 산소 농도가 0.5×1018/㎤ 이상이고, The oxygen concentration of the bulk layer is 0.5×10 18 /cm 3 or more,

표면으로부터 깊이 300 nm까지의 표면층에서의 산소 농도가 2×1018/㎤ 이상인 실리콘 웨이퍼를 구성했다. A silicon wafer having an oxygen concentration of 2×10 18 /cm 3 or more in a surface layer extending from the surface to a depth of 300 nm was constituted.

벌크층의 산소 농도를 상기 범위로 하는 것에 의해, 이 격자간 산소에 의해, 웨이퍼 제조 프로세스 및 디바이스 제조 프로세스에서의 슬립 전위의 발생을 방지할 수 있다. 게다가, 표면층의 산소 농도를 상기 범위로 하는 것에 의해, 실리콘 미씽 현상을 효과적으로 억제할 수 있어, 필라나 핀 등의 도괴 등을 방지할 수 있다. By setting the oxygen concentration of the bulk layer within the above range, generation of slip dislocations in the wafer manufacturing process and the device manufacturing process can be prevented by interstitial oxygen. Furthermore, by setting the oxygen concentration of the surface layer within the above range, the phenomenon of silicon missing can be effectively suppressed, and collapsing of pillars, fins, etc. can be prevented.

상기 구성에서는, 표면으로부터 깊이 300 nm까지의 표면층에서의 산소 농도를 2.5×1018/㎤ 이상으로 하는 것이 바람직하다. In the above structure, it is preferable that the oxygen concentration in the surface layer from the surface to a depth of 300 nm is 2.5×10 18 /cm 3 or more.

표면층의 산소 농도를 상기 범위로 하면, 실리콘 미씽 현상의 억제 효과를 한층 더 높일 수 있다. When the oxygen concentration of the surface layer is within the above range, the effect of suppressing the silicon missing phenomenon can be further enhanced.

상기 구성에서는, 표면으로부터 깊이 30 μm까지의 영역에서, 사이즈 15 nm 이상의 보이드 결함의 밀도가 1×106/㎤ 이하이고, 또한, 구형 환산에서의 직경이 15 nm 이상인 산소 석출물의 밀도를 1×106/㎤ 이하로 하는 것이 바람직하다. In the above structure, the density of void defects having a size of 15 nm or more in a region from the surface to a depth of 30 μm is 1×10 6 /cm 3 or less, and the density of oxygen precipitates having a diameter of 15 nm or more in terms of sphere conversion is 1× It is preferable to set it as 10< 6 >/cm<3> or less.

상기 사이즈 이상의 보이드 결함의 밀도를 상기 범위로 하면, 이 보이드 결함에 기인하여, 삼차원 입체 구조로 한 필라나 핀 등의 게이트 산화막의 내압 특성이 저하되는 것을 방지할 수 있다. 또한, 상기 직경 이상의 산소 석출물의 밀도를 상기 범위로 하면, 이 산소 석출물로부터의 슬립 전위의 발생에 기인하여 국소적으로 웨이퍼가 변형되어, 삼차원 구조체의 형상 정밀도가 저하되는 것을 방지할 수 있다. If the density of void defects of the above size or larger is within the above range, it is possible to prevent the breakdown of withstand voltage characteristics of gate oxide films such as pillars and fins having a three-dimensional three-dimensional structure due to these void defects. In addition, if the density of the oxygen precipitate equal to or greater than the diameter is within the above range, it is possible to prevent the shape accuracy of the three-dimensional structure from deteriorating due to local deformation of the wafer due to the generation of slip dislocations from the oxygen precipitate.

상기 구성에서는, 깊이 100 μm로부터 두께 중심까지의 공공 농도를 1×1012/㎤ 이상으로 하는 것이 바람직하다. In the above configuration, it is preferable that the void concentration from a depth of 100 μm to the center of the thickness is 1×10 12 /cm 3 or more.

공공 농도를 상기 범위로 하면, 디바이스 제조 프로세스 중에 상기 깊이 영역에 산소 석출물이 형성된다. 이 산소 석출물은, 금속 불순물의 게터링 효과를 갖기 때문에, 디바이스 형성 영역에서의 전기 특성을 향상시킬 수 있다. When the vacancy concentration is within the above range, oxygen precipitates are formed in the depth region during the device manufacturing process. Since this oxygen precipitate has a metal impurity gettering effect, it can improve electrical characteristics in a device formation area.

상기 구성에서는, 상기 단결정 실리콘의 공공 농도 CV와 격자간 실리콘 원자 농도 CI의 농도차 CV-CI를, -2.0×1012/㎤ 이상, 6.0×1012/㎤ 이하의 범위 내로 하는 것이 바람직하다. In the above configuration, the concentration difference C V -C I between the vacancy concentration C V and the interstitial silicon atom concentration C I of the single crystal silicon is within the range of -2.0 × 10 12 /cm 3 or more and 6.0 × 10 12 /cm 3 or less. it is desirable

여기서, 농도차 CV-CI가 마이너스일 때에는 격자간 실리콘 원자가 우세하게 잔류하고, 플러스일 때에는 공공이 우세하게 잔류하는 것을 의미한다. 농도차 CV-CI의 범위를 상기와 같이 한정하는, 즉, 일반적으로 무결함 영역이라고 불리는 실리콘 웨이퍼를 이용하면, 격자간 산소 농도를 과포화 상태로 한 웨이퍼 표면 바로 아래의 영역에서, 실리콘 단결정의 육성시에 도입된 Grown-in 결함이 잔류하는 것을 방지할 수 있다. 이 농도차 CV-CI의 값은, 실리콘 단결정의 인상 속도 V와 고액 계면 근방(실리콘의 융점으로부터 약 1350℃까지의 온도 범위)에서의 온도 구배 G의 비 V/G를 제어하는 것에 의해 조절하는 것이 가능하다. Here, when the concentration difference C V -C I is negative, interstitial silicon atoms predominantly remain, and when positive, vacancies predominantly remain. When the range of the concentration difference C V -C I is limited as described above, that is, when a silicon wafer generally called a defect-free region is used, in the region immediately below the wafer surface in which the interstitial oxygen concentration is supersaturated, a silicon single crystal Grown-in defects introduced during growth can be prevented from remaining. The value of this concentration difference C V -C I is determined by controlling the ratio V/G of the silicon single crystal pulling rate V and the temperature gradient G in the vicinity of the solid-liquid interface (temperature range from the melting point of silicon to about 1350 ° C.) it is possible to regulate

또한, 본 발명에서는, Also, in the present invention,

쵸크랄스키법으로 육성된 단결정 실리콘의 잉곳을 슬라이스하여 얻어진 실리콘 웨이퍼에 대하여, 산화성 분위기 하에서, 1315℃ 이상 1375℃ 이하의 범위 내의 최고 온도로 5초 이상 30초 이하간 유지한 후에, 상기 최고 온도로부터 1100℃까지 50℃/초 이상 150℃/초 이하의 냉각 속도로 냉각시키고, 상기 냉각 후에, 산소 농도가 2×1018/㎤ 이상이 되는 깊이까지 표면층을 제거하는 실리콘 웨이퍼의 제조 방법을 구성했다. With respect to a silicon wafer obtained by slicing a single crystal silicon ingot grown by the Czochralski method, in an oxidizing atmosphere, after holding at the highest temperature within the range of 1315 ° C. or more and 1375 ° C. or less for 5 seconds or more and 30 seconds or less, the maximum temperature to 1100°C at a cooling rate of 50°C/sec or more and 150°C/sec or less, and after the cooling, the surface layer is removed to a depth where the oxygen concentration is 2×10 18 /cm 3 or more. did.

상기 온도 범위에서 소정 시간 동안 유지함으로써, 필라나 핀 등의 삼차원 입체 구조에서 실리콘 미씽 현상을 효과적으로 방지할 수 있는 과포화의 격자간 산소(2×1018/㎤ 이상)를 도입할 수 있다. 또한, 상기 냉각 속도의 범위 내에서 냉각시키는 것에 의해, 냉각 중에서의 격자간 산소의 외측 확산을 최대한 억제할 수 있다. 또한, 상기 깊이까지 표면층을 제거하는 것에 의해, 표면의 디바이스 형성 영역에 고산소 영역이 노출되어, 실리콘 미씽 현상의 억제 효과를 확실하게 발휘시킬 수 있다. By maintaining the temperature in the above temperature range for a predetermined time, supersaturated interstitial oxygen (2×10 18 /cm 3 or more) that can effectively prevent a silicon missing phenomenon in a three-dimensional three-dimensional structure such as a pillar or a fin can be introduced. Further, by cooling within the range of the above cooling rate, outward diffusion of interstitial oxygen during cooling can be suppressed as much as possible. In addition, by removing the surface layer to the above depth, a high-oxygen region is exposed in the device formation region on the surface, and the effect of suppressing the silicon missing phenomenon can be reliably exhibited.

상기 구성에서는, 상기 최고 온도를 1325℃ 이상 1350℃ 이하의 범위 내로 하는 것이 바람직하다. In the above configuration, it is preferable to set the maximum temperature within a range of 1325°C or more and 1350°C or less.

상기 온도 범위로 유지하는 것에 의해, 열응력에 기인하는 슬립을 억제하면서, 실리콘 미씽 현상을 효과적으로 방지할 수 있는 과포화의 격자간 산소를 확실하게 도입할 수 있다. By maintaining the temperature within the above range, it is possible to reliably introduce supersaturated interstitial oxygen capable of effectively preventing the silicon missing phenomenon while suppressing slip due to thermal stress.

상기 구성에서는, 상기 산화성 분위기가 산소 분위기이며, 그 산소 분압을 1% 이상 100% 이하의 범위 내로 하는 것이 바람직하다. In the above structure, it is preferable that the oxidizing atmosphere is an oxygen atmosphere, and the oxygen partial pressure is within a range of 1% or more and 100% or less.

산소 분압을 상기 범위 내로 하면, 실리콘 웨이퍼에 격자간 산소를 효과적으로 도입할 수 있다. When the oxygen partial pressure is within the above range, interstitial oxygen can be effectively introduced into the silicon wafer.

상기 구성에서는, 800℃ 이상 1000℃ 이하의 범위 내에서 1시간 이상 4시간 이하의 범위 내에서 열처리를 행하여, 깊이 100 μm로부터 두께 중심까지의 영역 내에, 구형 환산에서의 직경이 15 nm 이상인 산소 석출물을 1×108/㎤ 이상의 밀도로 형성하는 것이 바람직하다. In the above configuration, heat treatment is performed within a range of 800 ° C. or more and 1000 ° C. or less and 1 hour or more and 4 hours or less to form oxygen precipitates having a diameter of 15 nm or more in terms of spheres within a region from a depth of 100 μm to the center of the thickness. It is preferable to form a density of 1×10 8 /cm 3 or more.

상기 온도 및 시간의 범위 내에서 열처리를 행하는 것에 의해, 상기 직경 및 밀도의 산소 석출물을 실리콘 웨이퍼 내에 확실하게 도입하여, 금속 불순물의 게터링 효과를 부여할 수 있다. By performing the heat treatment within the range of the above temperature and time, oxygen precipitates having the above diameter and density can be reliably introduced into the silicon wafer, and a metal impurity gettering effect can be imparted.

상기 구성에서는, 상기 산화성 분위기에서의 열처리에 의해, 깊이 100 μm로부터 두께 중심까지의 공공 농도가 1×1012/㎤ 이상이 되도록 공공을 도입하는 것이 바람직하다. In the above configuration, it is preferable to introduce vacancies such that the concentration of vacancies from a depth of 100 μm to the center of the thickness is 1×10 12 /cm 3 or more by the heat treatment in the oxidizing atmosphere.

공공 농도를 상기 범위로 하면, 전술한 바와 같이, 디바이스 제조 프로세스 중에 상기 깊이 영역에 산소 석출물이 형성되고, 이 산소 석출물에 의한 금속 불순물의 게터링 효과에 의해, 디바이스 형성 영역에서의 전기 특성을 향상시킬 수 있다. When the vacancy concentration is within the above range, as described above, oxygen precipitates are formed in the depth region during the device manufacturing process, and the metal impurity gettering effect of the oxygen precipitates improves electrical characteristics in the device formation region. can make it

상기 구성에서는, 상기 단결정 실리콘의 공공 농도 CV와 격자간 실리콘 원자 농도 CI의 농도차 CV-CI가, -2.0×1012/㎤ 이상, 6.0×1012/㎤ 이하의 범위 내가 되도록 공공 및 격자간 실리콘 원자를 도입하는 것이 바람직하다. In the above configuration, the concentration difference C V -C I between the vacancy concentration C V and the interstitial silicon atom concentration C I of the single crystal silicon is within a range of -2.0×10 12 /cm 3 or more and 6.0×10 12 /cm 3 or less. It is preferred to introduce vacancies and interstitial silicon atoms.

상기 단결정 실리콘에서의 공공과 격자간 실리콘의 농도차 CV-CI의 범위를, -2.0×1012/㎤ 이상, 6.0×1012/㎤ 이하로 한정하는 것에 의해, 전술한 바와 같이, 격자간 산소 농도를 과포화 상태로 한 웨이퍼 표면 바로 아래의 영역에서, 실리콘 단결정의 육성시에 도입된 Grown-in 결함이 잔류하는 것을 방지할 수 있다. By limiting the range of the concentration difference C V -C I between the vacancies and interstitial silicon in the single crystal silicon to −2.0×10 12 /cm 3 or more and 6.0×10 12 /cm 3 or less, as described above, the lattice Grown-in defects introduced during silicon single crystal growth can be prevented from remaining in the region immediately below the wafer surface where the inter-oxygen concentration is supersaturated.

상기 본 발명에 의하면, 미세한 삼차원 구조를 갖는 반도체 디바이스의 제조에 적합한 실리콘 웨이퍼, 및, 그 실리콘 웨이퍼의 제조 방법을 제공할 수 있다. According to the present invention described above, it is possible to provide a silicon wafer suitable for manufacturing a semiconductor device having a fine three-dimensional structure, and a method for manufacturing the silicon wafer.

도 1은 본 발명에 따른 실리콘 웨이퍼의 단면 구조를 모식적으로 도시하는 도면.
도 2는 도 1에 도시하는 실리콘 웨이퍼의 산소 농도 프로파일을 도시하는 도면.
도 3은 도 1에 도시하는 실리콘 웨이퍼의 공공 농도 프로파일을 도시하는 도면.
도 4는 급속 승강온 열처리의 종료 후의 산소 농도 프로파일(시뮬레이션 결과)을 도시하는 도면.
도 5는 표층을 연마한 후의 산소 농도 프로파일(시뮬레이션 결과)을 도시하는 도면.
도 6은 산소 농도 프로파일의 시뮬레이션 결과와 실측 결과의 대비를 도시하는 도면.
도 7은 급속 승강온 열처리의 최고 온도와 산소 농도의 관계를 도시하는 도면.
도 8은 급속 승강온 열처리의 최고 온도와 공공 농도의 관계를 도시하는 도면.1 schematically shows the cross-sectional structure of a silicon wafer according to the present invention.
Fig. 2 is a diagram showing an oxygen concentration profile of the silicon wafer shown in Fig. 1;
Fig. 3 is a diagram showing a vacancy concentration profile of the silicon wafer shown in Fig. 1;
Fig. 4 is a diagram showing an oxygen concentration profile (simulation result) after completion of rapid heating and cooling heat treatment;
Fig. 5 is a diagram showing an oxygen concentration profile (simulation result) after polishing a surface layer.
Fig. 6 is a diagram showing a contrast between a simulation result and an actual measurement result of an oxygen concentration profile.
Fig. 7 is a diagram showing the relationship between the highest temperature and oxygen concentration in rapid heating and cooling heat treatment.
Fig. 8 is a diagram showing the relationship between the maximum temperature and the vacancy concentration in rapid heating and cooling heat treatment;

본 발명에 따른 실리콘 웨이퍼(이하, 웨이퍼(1)로 칭함)의 단면 구조를 도 1에, 도 1에 도시하는 웨이퍼(1)의 산소 농도 프로파일을 도 2에, 공공 농도 프로파일을 도 3에 각각 도시한다. 이 웨이퍼(1)는, 쵸크랄스키법으로 육성된 단결정 실리콘 잉곳을 슬라이스한 쵸크랄스키 웨이퍼에 대하여 후술하는 소정의 열처리 등을 한 것이며, 주로, 필라나 핀 등의 삼차원 구조가 형성된 반도체 디바이스에 이용된다. 이 웨이퍼(1)는, 표면으로부터 깊이 300 nm까지의 영역인 표면층(2)과, 이 표면층(2)보다 깊은 영역인 벌크층(3)을 갖고 있다. 또, 도 1에서는, 표면으로부터 약 150 μm의 깊이까지의 영역만을 도시하고 있다. The cross-sectional structure of a silicon wafer (hereinafter referred to as wafer 1) according to the present invention is shown in FIG. 1, the oxygen concentration profile of the wafer 1 shown in FIG. 1 is shown in FIG. 2, and the vacancy concentration profile is shown in FIG. 3, respectively. show This wafer 1 is a Czochralski wafer obtained by slicing a single-crystal silicon ingot grown by the Czochralski method and subjected to a predetermined heat treatment, etc., which will be described later, mainly for semiconductor devices having three-dimensional structures such as pillars and fins. used This wafer 1 has a surface layer 2, which is a region extending from the surface to a depth of 300 nm, and a bulk layer 3, which is a region deeper than the surface layer 2. In addition, in FIG. 1, only the area|region from the surface to the depth of about 150 micrometers is shown.

이 쵸크랄스키 웨이퍼는, 쵸크랄스키법으로 육성한 실리콘 잉곳을 슬라이스한 뒤에, 표면 개질을 위한 소정의 열처리를 행한 것이다. 이 실리콘 잉곳은, 육성시에 사용하는 석영 도가니로부터 용출한 산소를 격자간 산소로서 결정 내에 포함하고 있다. 이 격자간 산소는, 상기 열처리에 의해 웨이퍼의 표면으로부터 외측 확산되지만, 표면층(2)에는 소정량의 격자간 산소가 잔류하고 있다. 이와 같이, 표면층(2)에 격자간 산소가 존재하는 점에서, 쵸크랄스키 웨이퍼의 표면에 화학 증착법(CVD법)에 의해 실리콘을 에피택셜 성장시킨, 표면층에 격자간 산소가 거의 존재하지 않는 에피택셜 웨이퍼와 상이하다. This Czochralski wafer is obtained by slicing a silicon ingot grown by the Czochralski method and then subjecting it to a predetermined heat treatment for surface modification. This silicon ingot contains oxygen eluted from a quartz crucible used during growth as interstitial oxygen in the crystal. This interstitial oxygen is outwardly diffused from the surface of the wafer by the heat treatment, but a predetermined amount of interstitial oxygen remains in the surface layer 2. In this way, since interstitial oxygen exists in the surface layer 2, epitaxial growth of silicon by chemical vapor deposition (CVD method) on the surface of the Czochralski wafer, in which interstitial oxygen hardly exists in the surface layer It is different from the tactile wafer.

표면층(2)은, 삼차원 구조가 형성되는 디바이스 영역이다. 즉, 디바이스는, 웨이퍼(1)의 표면으로부터 깊이 300 nm의 영역 내에 형성된다. 이 표면층(2)에서의 격자간 산소 농도는, 2×1018/㎤ 이상이 되고, 보다 바람직하게는 2.5×1018/㎤ 이상이 된다. 이 격자간 산소는, 후술하는 바와 같이, 산소 분위기 하에서의 급속 승강온 열처리에 의해 도입된다. 이 산소 농도가 높을수록, 삼차원 구조를 형성할 때의 실리콘 미씽 현상을 저감하는 효과가 높아지지만, 그 농도를 2×1018/㎤ 이상으로 함으로써, 디바이스 형성에 악영향을 미치지 않을 정도의 소정의 저감 효과가 발휘된다. 이 격자간 산소 농도는, 실리콘에서의 산소의 평형 농도(고용도(固溶度))의 상한인 4×1018/㎤까지 높일 수 있다. The surface layer 2 is a device region in which a three-dimensional structure is formed. That is, the device is formed in a region 300 nm deep from the surface of the wafer 1 . The interstitial oxygen concentration in the surface layer 2 is 2×10 18 /cm 3 or more, more preferably 2.5×10 18 /cm 3 or more. As will be described later, this interstitial oxygen is introduced by rapid heat treatment in an oxygen atmosphere. The higher the oxygen concentration, the higher the effect of reducing the silicon missing phenomenon in forming the three-dimensional structure. However, by setting the concentration to 2×10 18 /cm 3 or more, a predetermined reduction is achieved without adversely affecting device formation. effect is exerted. This interstitial oxygen concentration can be raised to 4×10 18 /cm 3 , which is the upper limit of the equilibrium concentration (solid solubility) of oxygen in silicon.

벌크층(3)은, 표면층(2)보다 웨이퍼(1)의 두께 방향으로 깊은 영역, 즉, 웨이퍼(1)의 깊이 300 nm보다 더 깊은 영역에 위치한다. 이 벌크층(3)에서의 격자간 산소 농도는 0.5×1018/㎤ 이상이 된다. 이 산소 농도가 높을수록, 웨이퍼 제조 열처리나 디바이스 제조 열처리시에 발생한 슬립 전위를 고착하는 효과가 높아지지만, 그 농도를 0.5×1018/㎤ 이상으로 함으로써, 웨이퍼(1)의 국소적인 변형이 생기지 않을 정도의 소정의 효과가 발휘된다. 한편, 벌크층(3)에서의 격자간 산소 농도는, 1.5×1018/㎤ 이하로 하는 것이 바람직하다. 이와 같이 격자간 산소 농도의 범위를 한정하면, 표면층(2)과 벌크층(3)의 계면 근방에서 산소 석출물의 이상 석출이 억제되어, 래치업 현상 등의 디바이스 특성에 관한 문제를 방지할 수 있다. The bulk layer 3 is located in a region deeper than the surface layer 2 in the thickness direction of the wafer 1, that is, a region deeper than the depth of the wafer 1 by 300 nm. The interstitial oxygen concentration in this bulk layer 3 is 0.5×10 18 /cm 3 or more. The higher the oxygen concentration, the higher the effect of fixing the slip dislocations generated during the wafer manufacturing heat treatment or the device manufacturing heat treatment, but when the concentration is 0.5×10 18 /cm 3 or more, local deformation of the wafer 1 does not occur. A predetermined effect is exerted to the extent that it is not. On the other hand, the interstitial oxygen concentration in the bulk layer 3 is preferably 1.5×10 18 /cm 3 or less. By limiting the range of interstitial oxygen concentration in this way, abnormal precipitation of oxygen precipitates in the vicinity of the interface between the surface layer 2 and the bulk layer 3 is suppressed, and problems related to device characteristics such as a latch-up phenomenon can be prevented. .

웨이퍼(1)의 표면으로부터 깊이 30 μm까지의 영역에서는, 보이드 결함의 밀도가 1×106/㎤ 이하가 된다. 이 보이드 결함은, 실리콘 잉곳의 육성시에 결정 내에 도입된 공공이 응집함으로써 생기는 공동 결함이다. 디바이스의 형성 영역에 보이드 결함이 존재하면, 삼차원 구조체의 게이트 산화막의 내압 특성을 악화시킬 우려가 있다. 이 보이드 결함은, 웨이퍼 제조시의 급속 승강온 열처리의 고온 유지에 따라, 내압 특성에 영향을 미치지 않을 정도로 축소 또는 소멸되지만, 그 일부가 결정 내에 잔존하는 경우가 있다. 급속 승강온 열처리 후의 보이드 결함의 밀도를 상기 범위로 하면, 내압 특성에 대한 보이드 결함의 영향을 최대한 억제할 수 있다. 상기 밀도로 제어되는 보이드 결함의 사이즈는, 예컨대, 5 nm 이상, 혹은, 10 nm 이상과 같이 적절하게 결정할 수 있지만, 특히 15 nm 이상으로 하는 것이 바람직하다. In a region from the surface of the wafer 1 to a depth of 30 μm, the density of void defects is 1×10 6 /cm 3 or less. This void defect is a cavity defect caused by aggregation of vacancies introduced into the crystal during the growth of the silicon ingot. If void defects exist in the device formation region, there is a risk of deteriorating withstand voltage characteristics of the gate oxide film of the three-dimensional structure. These void defects are reduced or eliminated to such an extent that they do not affect the withstand voltage characteristics by maintaining a high temperature in rapid heating and cooling heat treatment during wafer manufacturing, but some of them may remain in the crystal. When the density of void defects after the rapid heating/cooling heat treatment is within the above range, the influence of the void defects on the withstand pressure characteristic can be suppressed as much as possible. The size of the void defect controlled by the above density can be appropriately determined, for example, 5 nm or more, or 10 nm or more, but it is particularly preferably 15 nm or more.

또한, 웨이퍼(1)의 표면으로부터 깊이 30 μm까지의 영역에서는, 산소 석출물의 밀도가 1×106/㎤ 이하가 된다. 이 산소 석출물은, 벌크층(3)의 깊은 영역(예컨대 수십 μm 이상)에 존재하면, 금속 불순물의 게터링원으로서 유효하게 작용하는 한편, 표면층(2)의 근방에 존재하면, 슬립 전위원이 되어 삼차원 구조체의 형상 정밀도에 악영향을 미치는 경우가 있다. 급속 승강온 열처리 후의 산소 석출물의 밀도를 상기 범위로 하면, 형상 정밀도에 대한 산소 석출물의 영향을 최대한 억제할 수 있다. 상기 밀도로 제어되는 산소 석출물의 사이즈는, 구형 환산에서의 직경을 예컨대 5 nm 이상, 혹은, 10 nm 이상과 같이 적절하게 결정할 수 있지만, 특히 15 nm 이상으로 하는 것이 바람직하다. Further, in a region from the surface of the wafer 1 to a depth of 30 μm, the density of the oxygen precipitates is 1×10 6 /cm 3 or less. When this oxygen precipitate exists in the deep region of the bulk layer 3 (for example, several tens of μm or more), it acts effectively as a gettering source for metal impurities, while when it exists in the vicinity of the surface layer 2, a slip potential is generated. This may adversely affect the shape accuracy of the three-dimensional structure. When the density of the oxygen precipitates after the rapid heating and cooling heat treatment is within the above range, the influence of the oxygen precipitates on the shape precision can be minimized. The size of the oxygen precipitate controlled by the density can be determined appropriately, such as 5 nm or more, or 10 nm or more, for example, in terms of spherical diameter, but it is particularly preferable to set it to 15 nm or more.

이 산소 석출물의 형상은, 구형뿐만 아니라 판형인 경우도 많다. 예컨대, 그 형상을 어스펙트비(두께/대각 길이) β=0.01의 정방형 판형으로 하면, 예컨대, 구형 환산으로 직경 15 nm은 판형 환산으로 대각 길이가 약 56 nm이 되고, 이 약 56 nm 이상의 대각 길이의 판형 산소 석출물의 밀도를 1×106/㎤ 이하로 하면 된다. The shape of this oxygen precipitate is not only spherical but also plate-like in many cases. For example, if the shape is a square plate shape with an aspect ratio (thickness/diagonal length) β = 0.01, for example, a diameter of 15 nm in terms of a sphere is about 56 nm in diagonal length in terms of a plate shape, and this diagonal of about 56 nm or more The density of the long plate-shaped oxygen precipitate may be 1×10 6 /cm 3 or less.

벌크층(3)에서는, 깊이 100 μm로부터 웨이퍼(1)의 두께 중심까지의 공공 농도가 1×1012/㎤ 이상이 된다. 공공은, 격자간 산소와의 복합체(공공 산소 복합체 VOX)로서 존재한다고 생각되고 있다. 이 공공(공공 산소 복합체)에 의해 디바이스 제조 프로세스 중의 벌크층(3)에서의 산소 석출물의 형성이 촉진되어, 금속 불순물이 높은 게터링 효과가 확보된다. 이 공공 농도를 5×1012/㎤ 이상으로 하는 것에 의해, 한층 더 높은 게터링 효과를 확보할 수 있다. In the bulk layer 3, the vacancy concentration from the depth of 100 μm to the center of the thickness of the wafer 1 is 1×10 12 /cm 3 or more. Vacancy is considered to exist as a complex with interstitial oxygen (vacancy oxygen complex VO X ). Formation of oxygen precipitates in the bulk layer 3 during the device manufacturing process is promoted by these vacancies (vacancy-oxygen complexes), and a gettering effect with high metal impurities is ensured. By setting this vacancy concentration to 5×10 12 /cm 3 or more, a higher gettering effect can be secured.

이 웨이퍼(1)의 출발 재료가 되는 실리콘 잉곳은 특별히 한정되지 않지만, 여기서는, 공공 농도 CV와 격자간 실리콘 원자 농도 CI의 농도차 CV-CI가, -2.0×1012/㎤ 이상, 6.0×1012/㎤ 이하의 범위 내(뉴트럴 영역)인 실리콘 잉곳이 사용되고 있다. 농도차 CV-CI가 상기 범위인 경우, 결정의 육성시에 보이드 결함이 도입되지 않거나, 또는, 도입되었다 하더라도 그 사이즈가 매우 작아, 급속 승강온 열처리에 의해 보이드 결함이 디바이스 형성 영역에 존재하지 않는 고품질의 웨이퍼(1)를 용이하게 제조할 수 있다. The silicon ingot serving as the starting material of the wafer 1 is not particularly limited. Here, the concentration difference C V -C I between the vacancy concentration C V and the interstitial silicon atom concentration C I is -2.0×10 12 /cm 3 or more , 6.0×10 12 /cm 3 or less (neutral region), a silicon ingot is used. When the concentration difference C V -C I is within the above range, void defects are not introduced during crystal growth, or even if introduced, the size is very small, and void defects exist in the device formation region due to rapid heating and cooling heat treatment It is possible to easily manufacture a high-quality wafer 1 that does not

또, 농도차 CV-CI가, 1.3×1013/㎤ 이상, 5.6×1012/㎤ 이하의 범위 내(V-rich 결정) 또는 3.5×1012/㎤ 이상, 1.1×1013/㎤ 이하의 범위 내(LowCOP 결정)라 하더라도, 급속 승강온 열처리의 최고 온도 및 유지 시간을 적절하게 변경함으로써, 보이드 결함을 소멸시키는 것은 가능하다. In addition, the concentration difference C V -C I is within the range of 1.3 × 10 13 /cm 3 or more and 5.6 × 10 12 /cm 3 or less (V-rich crystal) or 3.5 × 10 12 /cm 3 or more and 1.1 × 10 13 /cm 3 Even within the following range (LowCOP determination), it is possible to eliminate void defects by appropriately changing the maximum temperature and holding time of the rapid heating and cooling heat treatment.

다음으로, 도 1에 도시하는 웨이퍼(1)의 제조 방법에 관해 설명한다. 이 웨이퍼(1)로서, 쵸크랄스키법으로 육성된 단결정 실리콘 잉곳을 슬라이스하여 얻어진 경면 웨이퍼를 이용한다. 우선, 이 경면 웨이퍼에 대하여, 산소 분압 100%의 산소 분위기 하에서 급속 승강온 열처리를 행했다. 이 급속 승강온 열처리의 승온 속도는, 25℃/초 이상, 75℃/초 이하의 범위 내로 하고, 최고 온도에 근접함에 따라서 그 승온 속도를 단계적으로 저하시켰다. 또한, 최고 온도는 1350℃, 최고 온도에서의 유지 시간은 15초, 냉각 속도는 120℃/초로 했다. Next, a method for manufacturing the wafer 1 shown in FIG. 1 will be described. As the wafer 1, a mirror wafer obtained by slicing a single crystal silicon ingot grown by the Czochralski method is used. First, this mirror wafer was subjected to rapid heating and cooling heat treatment in an oxygen atmosphere with an oxygen partial pressure of 100%. The temperature increase rate of this rapid temperature increase and decrease heat treatment was within the range of 25°C/sec or more and 75°C/sec or less, and the temperature increase rate was gradually decreased as the maximum temperature was approached. In addition, the maximum temperature was 1350°C, the holding time at the maximum temperature was 15 seconds, and the cooling rate was 120°C/second.

이 급속 승강온 열처리의 최고 온도에서의 유지에 따라, 웨이퍼(1)의 표면에 산화막이 형성되고, 이 산화막과 실리콘의 계면으로부터 격자간 산소가 과포화에 도입된다. 이 격자간 산소는, 웨이퍼(1)의 두께 방향 중심을 향해 내측 확산된다. 한편, 웨이퍼(1)의 냉각 중에 격자간 산소는 웨이퍼(1)의 표면을 향해 외측 확산되고, 그 표면 근방의 산소 농도는 저하된다. 그 결과, 도 4에 도시한 바와 같이, 급속 승강온 열처리 후의 산소 농도 프로파일은, 웨이퍼(1)의 표면으로부터 어느 깊이 위치(본 예에서는 약 1 μm)에서 가장 높아지고, 웨이퍼(1)의 두께 방향 중심으로 향할수록, 혹은, 표면으로 향할수록 저하되는 분포를 나타낸다. As the temperature is maintained at the highest temperature in the rapid heating and cooling heat treatment, an oxide film is formed on the surface of the wafer 1, and interstitial oxygen is introduced into supersaturation from the interface between the oxide film and silicon. This interstitial oxygen diffuses inward toward the center of the wafer 1 in the thickness direction. On the other hand, during cooling of the wafer 1, interstitial oxygen diffuses outward toward the surface of the wafer 1, and the oxygen concentration in the vicinity of the surface decreases. As a result, as shown in FIG. 4 , the oxygen concentration profile after the rapid heating/cooling heat treatment is the highest at a certain depth position from the surface of the wafer 1 (approximately 1 μm in this example), and the thickness direction of the wafer 1 It shows a distribution that decreases as it goes toward the center or toward the surface.

다음으로, 산소 농도가 2×1018/㎤ 이상이 되는 깊이까지, 웨이퍼(1)의 표면을 연마에 의해 제거했다. 이것에 의해, 도 5에 도시한 바와 같이, 급속 승강온 열처리에 의해 도입된 고산소 농도의 영역이 표면으로부터 깊이 300 nm까지의 범위에 형성된다. 이 산소 농도가 높을수록, 삼차원 구조를 형성할 때의 실리콘 미씽 현상을 저감하는 효과가 높아지고, 특히 이 산소 농도를 2.5×1018/㎤ 이상으로 하는 것에 의해 높은 저감 효과가 발휘된다. 이 산소 농도는, 급속 승강온 열처리의 최고 온도가 높을수록, 최고 온도에서의 유지 시간이 길수록, 또는, 냉각 속도가 클수록 높아지는 경향이 있다. Next, the surface of the wafer 1 was removed by polishing to a depth where the oxygen concentration was 2×10 18 /cm 3 or more. As a result, as shown in Fig. 5, a region of high oxygen concentration introduced by the rapid heating and cooling heat treatment is formed in a range from the surface to a depth of 300 nm. The higher the oxygen concentration, the higher the effect of reducing the silicon missing phenomenon in forming the three-dimensional structure. In particular, when the oxygen concentration is 2.5×10 18 /cm 3 or more, a high reduction effect is exhibited. This oxygen concentration tends to increase as the maximum temperature of the rapid heating and cooling heat treatment is higher, the holding time at the maximum temperature is longer, or the cooling rate is higher.

상기에서는, 열처리시의 산소 농도 등의 분포를 시뮬레이션에 의해 도출했지만(도 2∼도 5 참조), 그 산소 농도 시뮬레이션의 정밀도를 검증했다. 도 6에 도시한 바와 같이, 이 시뮬레이션 결과와 SIMS(Secondary Ion Mass Spectroscopy)에 의한 산소 농도의 실측 결과를 비교한 바, 시뮬레이션 결과와 실측 결과는 거의 일치하여, 시뮬레이션에 의해 실측 결과를 정밀하게 예측할 수 있는 것을 확인할 수 있었다. In the above, the distribution of oxygen concentration and the like at the time of heat treatment was derived by simulation (see Figs. 2 to 5), but the accuracy of the oxygen concentration simulation was verified. As shown in FIG. 6, when this simulation result was compared with the actual measurement result of the oxygen concentration by SIMS (Secondary Ion Mass Spectroscopy), the simulation result and the actual measurement result were almost identical, and the actual measurement result could be accurately predicted by the simulation. I was able to see what could be done.

급속 승강온 열처리를 행한 후의 산소 농도의 피크값, 및, 공공 농도의 피크값과 급속 승강온 열처리에서의 최고 온도의 관계를 도 7 및 도 8에 도시한다. 각 데이터값의 검정색 원이 산소 농도 1.1×1018/㎤에, 에러바의 하단이 산소 농도 0.5×1018/㎤에, 에러바의 상단이 산소 농도 1.5×1018/㎤에 각각 대응하고 있다. 이 최고 온도가 1315℃ 이상, 1375℃ 이하의 온도 범위 내에서, 벌크층(3)의 산소 농도에 상관없이, 실리콘 미씽 현상의 억제에 효과적인 산소 농도(2×1018/㎤ 이상), 및, 공공 농도(1×1012/㎤ 이상)를 달성할 수 있었다. 이 최고 온도가 1315℃를 하회하면 충분한 산소 농도 및 공공 농도를 확보할 수 없고, 1375℃를 넘으면 슬립의 문제가 현저해질 우려가 있다. 또한, 이 최고 온도를 1325℃ 이상, 1350℃ 이하로 하는 것에 의해, 산소 농도 및 공공 농도를 확실하게 상기 농도 범위 내로 할 수 있고 슬립의 발생을 확실하게 억제할 수 있다. 7 and 8 show the relationship between the peak value of the oxygen concentration after the rapid heating and cooling heat treatment, the peak value of the vacancy concentration, and the highest temperature in the rapid heating and cooling heat treatment. The black circle of each data value corresponds to the oxygen concentration of 1.1×10 18 /cm3, the bottom of the error bar corresponds to the oxygen concentration of 0.5×10 18 /cm3, and the upper part of the error bar corresponds to the oxygen concentration of 1.5×10 18 /cm3. . Within the temperature range of 1315 ° C. or more and 1375 ° C. or less, the highest temperature is an oxygen concentration (2 × 10 18 /cm 3 or more) effective for suppressing the silicon missing phenomenon regardless of the oxygen concentration of the bulk layer 3, and, A vacancy concentration (more than 1×10 12 /cm 3 ) could be achieved. If this maximum temperature is less than 1315 ° C., sufficient oxygen concentration and vacancy concentration cannot be secured, and if it exceeds 1375 ° C., the problem of slip may become significant. In addition, by setting this maximum temperature to 1325°C or more and 1350°C or less, the oxygen concentration and the vacancy concentration can be reliably within the above concentration range, and the occurrence of slip can be reliably suppressed.

급속 승강온 열처리에서의 산화성 분위기를 산소 분위기로 하는 경우, 산소 분압을 100%로 하는 것이 웨이퍼(1)에 대한 격자간 산소의 도입 효율의 점에서 바람직하지만, 1% 이상 100% 이하의 범위 내에서 적절하게 변경할 수 있다. 또, 산화성 분위기는 산소 분위기에 한정되지 않고, 웨이퍼(1)에 격자간 산소를 도입할 수 있는 한 변경할 수 있다. When the oxidizing atmosphere in the rapid heating and cooling heat treatment is an oxygen atmosphere, it is preferable to set the oxygen partial pressure to 100% in terms of the efficiency of introducing interstitial oxygen into the wafer 1, but within the range of 1% or more and 100% or less. can be changed accordingly. In addition, the oxidizing atmosphere is not limited to the oxygen atmosphere, and can be changed as long as interstitial oxygen can be introduced into the wafer 1 .

또한, 급속 승강온 열처리를 행한 뒤에 표면을 제거한 웨이퍼(1)에 대하여, 아르곤 분위기 하에서 800℃ 1시간의 열처리를 행했다. 이 열처리에 의해, 웨이퍼(1)의 깊이 100 μm로부터 두께 중심까지의 영역 내에, 구형 환산에서의 직경이 15 nm 이상인 산소 석출물이 1×108/㎤ 이상의 밀도로 도입된다. 이것에 의해, 산소 석출물을 웨이퍼 내에 확실하게 도입하여, 금속 불순물의 게터링 효과를 부여할 수 있다. 이 산소 석출물의 형성은, 급속 승강온 열처리에 의해 웨이퍼(1) 내에 도입된 공공(공공 산소 복합체)에 의해 촉진되는 것을 알고 있고, 이 산소 석출물의 형성 영역은, 공공 농도(공공 산소 복합체 농도)가 1×1012/㎤ 이상인 영역에 대응하고 있다. In addition, with respect to the wafer 1 from which the surface was removed after performing the rapid heating and cooling heat treatment, heat treatment at 800° C. for 1 hour was performed in an argon atmosphere. Oxygen precipitates having a diameter of 15 nm or more in spherical terms are introduced at a density of 1×10 8 /cm 3 or more into the region from the depth of 100 μm to the center of the thickness of the wafer 1 by this heat treatment. Oxygen precipitates can be reliably introduced into the wafer by this, and a metal impurity gettering effect can be imparted. It is known that the formation of these oxygen precipitates is promoted by vacancies (vacancy-oxygen complexes) introduced into the wafer 1 by rapid heating and cooling, and the region where these oxygen precipitates are formed is the vacancy concentration (vacancy-oxygen complex concentration). corresponds to a region of 1×10 12 /cm 3 or more.

이 열처리의 온도는, 급속 승강온 열처리에 의해 도입된 공공(공공 산소 복합체)에 거의 영향을 미치지 않는, 800℃ 이상 1000℃ 이하의 온도 범위 내, 1시간 이상 4시간 이하의 시간 범위 내에서 행하는 것이 바람직하다. The temperature of this heat treatment is carried out within a temperature range of 800 ° C. or more and 1000 ° C. or less and a time range of 1 hour or more and 4 hours or less, which has little effect on the vacancies (vacancy-oxygen complexes) introduced by the rapid heating and cooling heat treatment. it is desirable

이 웨이퍼(1)의 제조 방법에서 출발 재료가 되는 실리콘 잉곳은 특별히 한정되지 않지만, 여기서는, 공공 농도 CV와 격자간 실리콘 원자 농도 CI의 농도차 CV-CI가, -2.0×1012/㎤ 이상, 6.0×1012/㎤ 이하의 범위 내(뉴트럴 영역)인 쵸크랄스키법으로 육성된 단결정 실리콘 잉곳이 사용되고 있다. 농도차 CV-CI를 상기 범위 내로 한정하는 것에 의해, 급속 승강온 열처리에 의해 보이드 결함이 디바이스 형성 영역에 존재하지 않는 고품질의 웨이퍼(1)를 용이하게 제조할 수 있다. The silicon ingot serving as the starting material in this method of manufacturing the wafer 1 is not particularly limited. Here, the concentration difference C V -C I between the vacancy concentration C V and the interstitial silicon atom concentration C I is -2.0×10 12 Single-crystal silicon ingots grown by the Czochralski method within the range of 6.0×10 12 /cm 3 or more and 6.0×10 12 /cm 3 or less (neutral region) are used. By limiting the concentration difference C V -C I within the above range, it is possible to easily manufacture a high-quality wafer 1 in which void defects do not exist in the device formation region by rapid heating and cooling heat treatment.

상기에서 설명한 웨이퍼(1) 및 그 제조 방법은 어디까지나 예시이며, 미세한 삼차원 구조를 갖는 반도체 디바이스의 제조에 적합한 실리콘 웨이퍼(1), 및, 그 실리콘 웨이퍼(1)의 제조 방법을 제공하는 본 발명의 과제를 해결할 수 있는 한, 그 구성을 변경할 수도 있다. The wafer 1 described above and its manufacturing method are only examples, and the present invention provides a silicon wafer 1 suitable for manufacturing a semiconductor device having a fine three-dimensional structure and a manufacturing method of the silicon wafer 1 As long as the problems of can be solved, the configuration can be changed.

1 : 실리콘 웨이퍼(웨이퍼)
2 : 표면층
3 : 벌크층1: silicon wafer (wafer)
2: surface layer
3: bulk layer

Claims (11)

실리콘 웨이퍼에 있어서,
실리콘으로 이루어진 쵸크랄스키 웨이퍼(1)이며,
벌크층(3)의 산소 농도가 0.5×1018/㎤ 이상이고,
표면으로부터 깊이 300 nm까지의 표면층(2)에서의 산소 농도가 2×1018/㎤ 이상인 실리콘 웨이퍼. In the silicon wafer,
A Czochralski wafer 1 made of silicon,
The oxygen concentration of the bulk layer 3 is 0.5×10 18 /cm 3 or more,
A silicon wafer in which the oxygen concentration in the surface layer 2 from the surface to a depth of 300 nm is 2×10 18 /cm 3 or more. 제1항에 있어서,
표면으로부터 깊이 300 nm까지의 표면층(2)에서의 산소 농도가 2.5×1018/㎤ 이상인 실리콘 웨이퍼. According to claim 1,
A silicon wafer in which the oxygen concentration in the surface layer (2) from the surface to a depth of 300 nm is 2.5×10 18 /cm 3 or more. 제1항 또는 제2항에 있어서,
표면으로부터 깊이 30 μm까지의 영역에서, 사이즈 15 nm 이상의 보이드 결함의 밀도가 1×106/㎤ 이하이고, 또한, 구형 환산에서의 직경이 15 nm 이상인 산소 석출물의 밀도가 1×106/㎤ 이하인 실리콘 웨이퍼. According to claim 1 or 2,
In a region extending from the surface to a depth of 30 μm, the density of void defects having a size of 15 nm or more is 1×10 6 /cm 3 or less, and the density of oxygen precipitates having a diameter of 15 nm or more in terms of spheres is 1×10 6 /cm 3 or less silicon wafers. 제1항 내지 제3항 중 어느 한 항에 있어서,
깊이 100 μm로부터 두께 중심까지의 공공(空孔) 농도가 1×1012/㎤ 이상인 실리콘 웨이퍼. According to any one of claims 1 to 3,
A silicon wafer having a void concentration from a depth of 100 μm to the center of the thickness of 1×10 12 /cm 3 or more. 제1항 내지 제4항 중 어느 한 항에 있어서,
단결정 실리콘의 공공 농도 CV와 격자간 실리콘 원자 농도 CI의 농도차 CV-CI가, -2.0×1012/㎤ 이상, 6.0×1012/㎤ 이하의 범위 내인 실리콘 웨이퍼. According to any one of claims 1 to 4,
A silicon wafer in which a concentration difference C V -C I between the vacancy concentration C V of single crystal silicon and the interstitial silicon atom concentration C I is within a range of -2.0×10 12 /cm 3 or more and 6.0×10 12 /cm 3 or less. 쵸크랄스키법으로 육성된 단결정 실리콘의 잉곳을 슬라이스하여 얻어진 실리콘 웨이퍼(1)에 대하여, 산화성 분위기 하에서, 1315℃ 이상 1375℃ 이하의 범위 내의 최고 온도로 5초 이상 30초 이하간 유지한 후에, 상기 최고 온도로부터 1100℃까지 50℃/초 이상 150℃/초 이하의 냉각 속도로 냉각시키고, 상기 냉각 후에, 산소 농도가 2×1018/㎤ 이상이 되는 깊이까지 표면층(2)을 제거하는 실리콘 웨이퍼의 제조 방법. With respect to the silicon wafer 1 obtained by slicing an ingot of single crystal silicon grown by the Czochralski method, in an oxidizing atmosphere, at the highest temperature in the range of 1315 ° C. to 1375 ° C. After holding for 5 seconds or more and 30 seconds or less, Silicon is cooled from the maximum temperature to 1100°C at a cooling rate of 50°C/sec or more and 150°C/sec or less, and after the cooling, the surface layer 2 is removed to a depth where the oxygen concentration is 2×10 18 /cm 3 or more. Wafer manufacturing method. 제6항에 있어서,
상기 최고 온도가 1325℃ 이상 1350℃ 이하의 범위 내인 실리콘 웨이퍼의 제조 방법. According to claim 6,
A method for manufacturing a silicon wafer in which the maximum temperature is within a range of 1325 ° C. or more and 1350 ° C. or less. 제6항 또는 제7항에 있어서,
상기 산화성 분위기가 산소 분위기이고, 그 산소 분압이 1% 이상 100% 이하의 범위 내인 실리콘 웨이퍼의 제조 방법. According to claim 6 or 7,
The method of manufacturing a silicon wafer, wherein the oxidizing atmosphere is an oxygen atmosphere, and the oxygen partial pressure is within a range of 1% or more and 100% or less. 제6항 내지 제8항 중 어느 한 항에 있어서,
800℃ 이상 1000℃ 이하의 범위 내에서 1시간 이상 4시간 이하의 범위 내에서 열처리를 행하여, 깊이 100 μm로부터 두께 중심까지의 영역 내에, 구형 환산에서의 직경이 15 nm 이상인 산소 석출물을 1×108/㎤ 이상의 밀도로 형성한 실리콘 웨이퍼의 제조 방법. According to any one of claims 6 to 8,
Heat treatment is performed within the range of 800 ° C. or more and 1000 ° C. or less, within the range of 1 hour or more and 4 hours or less, and within the region from the depth of 100 μm to the center of the thickness, oxygen precipitates having a diameter of 15 nm or more in spherical conversion are formed by 1 × 10 A method for producing a silicon wafer formed at a density of 8 / cm 3 or more. 제6항 내지 제9항 중 어느 한 항에 있어서,
상기 산화성 분위기에서의 열처리에 의해, 깊이 100 μm로부터 두께 중심까지의 공공 농도가 1×1012/㎤ 이상이 되도록 공공을 도입하는 실리콘 웨이퍼의 제조 방법. According to any one of claims 6 to 9,
A method for producing a silicon wafer in which vacancies are introduced by heat treatment in the oxidizing atmosphere so that the concentration of vacancies from a depth of 100 μm to the center of the thickness is 1×10 12 /cm 3 or more. 제6항 내지 제10항 중 어느 한 항에 있어서,
상기 단결정 실리콘의 공공 농도 CV와 격자간 실리콘 원자 농도 CI의 농도차 CV-CI가, -2.0×1012/㎤ 이상, 6.0×1012/㎤ 이하의 범위 내가 되도록 공공 및 격자간 실리콘 원자를 도입하는 실리콘 웨이퍼의 제조 방법. The method of any one of claims 6 to 10,
The concentration difference C V -C I between the vacancy concentration C V and the interstitial silicon atom concentration C I of the single crystal silicon is within the range of -2.0×10 12 /cm 3 or more and 6.0×10 12 /cm 3 or less. A method for manufacturing a silicon wafer in which silicon atoms are introduced.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130143504A (en) 2012-06-21 2013-12-31 훼어촤일드 세미컨덕터 코포레이션 Switching circuit and controller circuit
KR20190017326A (en) 2017-08-11 2019-02-20 현대자동차주식회사 Battery Management apparatus, Vehicle and method for controlling the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5167654B2 (en) * 2007-02-26 2013-03-21 信越半導体株式会社 Method for producing silicon single crystal wafer
JP2010040587A (en) * 2008-07-31 2010-02-18 Covalent Materials Corp Method of manufacturing silicon wafer
US8426297B2 (en) * 2008-08-08 2013-04-23 Sumco Techxiv Corporation Method for manufacturing semiconductor wafer
JP5621791B2 (en) * 2012-01-11 2014-11-12 信越半導体株式会社 Manufacturing method of silicon single crystal wafer and electronic device
JP5885305B2 (en) * 2013-08-07 2016-03-15 グローバルウェーハズ・ジャパン株式会社 Silicon wafer and manufacturing method thereof
JP6716344B2 (en) * 2016-06-01 2020-07-01 グローバルウェーハズ・ジャパン株式会社 Silicon wafer heat treatment method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130143504A (en) 2012-06-21 2013-12-31 훼어촤일드 세미컨덕터 코포레이션 Switching circuit and controller circuit
KR20190017326A (en) 2017-08-11 2019-02-20 현대자동차주식회사 Battery Management apparatus, Vehicle and method for controlling the same

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