KR20230015226A - 불균일한 저항들을 포함하는 감쇠기 및 이를 포함하는 장치 - Google Patents

불균일한 저항들을 포함하는 감쇠기 및 이를 포함하는 장치 Download PDF

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KR20230015226A
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서보성
송기룡
임정현
최병주
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Abstract

감쇠기는, 제1 단자 및 제1 노드 사이에 연결된 제1 전송 선로, 제1 노드 및 제2 단자 사이에 연결된 제2 전송 선로, 제1 단자 및 접지 노드 사이에 연결된 제1 저항, 제2 단자 및 접지 노드 사이에 연결된 제2 저항, 및 제1 노드 및 접지 노드 사이에 연결된 제3 저항을 포함할 수 있고, 제1 저항 및 제2 저항은, 제3 저항의 제2 저항치보다 높은 제1 저항치를 공통으로 가질 수 있다.

Description

불균일한 저항들을 포함하는 감쇠기 및 이를 포함하는 장치{ATTENUATOR INCLUDING NONUNIFORM RESISTORS AND APPARATUS INCLUDING THE SAME}
본 개시의 기술적 사상은 감쇠기에 관한 것으로서, 구체적으로는 불균일한 저항들을 포함하는 감쇠기 및 이를 포함하는 장치에 관한 것이다.
높은 전송량(throughput)을 위하여 무선 통신에 넓은 주파수 대역폭이 사용될 수 있다. 이와 같은 광대역 통신을 위하여, 예컨대 약 24 GHz 이상의 밀리미터파(mmWave) 주파수 대역이 채용될 수 있다. 밀리미터파(mmWave)와 같은 높은 주파수 대역의 신호는 쉽게 감쇠될 수 있고, 서비스 커버리지의 확보를 위해 빔포밍(beamforming)이 채용될 수 있다. 빔포밍은 복수의 안테나들을 포함하는 안테나 어레이에 의해서 실현될 수 있고, 빔포밍을 위하여 복수의 안테나들 각각에 인가되는 신호들은 상이한 크기들 및 위상들을 가질 수 있다.
본 개시의 기술적 사상은, 높은 주파수의 신호를 양호하게 감쇠시키는 감쇠기 및 이를 포함하는 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따른 감쇠기는, 제1 단자 및 제1 노드 사이에 연결된 제1 전송 선로, 제1 노드 및 제2 단자 사이에 연결된 제2 전송 선로, 제1 단자 및 접지 노드 사이에 연결된 제1 저항, 제2 단자 및 접지 노드 사이에 연결된 제2 저항, 및 제1 노드 및 접지 노드 사이에 연결된 제3 저항을 포함할 수 있고, 제1 저항 및 제2 저항은, 제3 저항의 제2 저항치보다 높은 제1 저항치를 공통으로 가질 수 있다.
본 개시의 기술적 사상의 일측면에 따른 장치는, 복수의 채널들에 각각 대응하는 복수의 안테나들, 복수의 채널들에 각각 대응하는 복수의 위상 천이기들, 복수의 채널들에 각각 대응하는 복수의 감쇠기들을 포함할 수 있고, 복수의 감쇠기들 각각은, 제1 단자 및 접지 노드 사이에 연결된 제1 저항, 제2 단자 및 접지 노드 사이에 연결된 제2 저항, 및 전송 선로를 통해 제1 저항 및 제2 저항에 병렬 연결된 적어도 하나의 제3 저항을 포함할 수 있고, 제1 저항 및 제2 저항은, 적어도 하나의 제3 저항의 제2 저항치보다 높은 제1 저항치를 공통으로 가질 수 있다.
본 개시의 기술적 사상의 일측면에 따른 감쇠기는, 제1 단자 및 제1 노드 사이에 연결된 제1 전송 선로, 제1 노드 및 제2 노드 사이에 연결된 제2 전송 선로, 제2 노드 및 제2 단자 사이에 연결된 제3 전송 선로, 제1 단자 및 접지 노드 사이에 연결된 제1 저항, 제2 단자 및 접지 노드 사이에 연결된 제2 저항, 제1 노드 및 접지 노드 사이에 연결된 제3 저항, 및 제2 노드 및 접지 노드 사이에 연결된 제4 저항을 포함할 수 있고, 제1 저항 및 제2 저항은, 제3 저항 및 제4 저항이 공통으로 가지는 제2 저항치보다 높은 제1 저항치를 공통으로 가질 수 있다.
본 개시의 예시적 실시예에 따른 감쇠기 및 장치에 의하면, 넓은 감쇠 범위를 가지면서도 낮은 삽입 손실을 가지는 감쇠기가 구현될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 감쇠기 및 장치에 의하면, PVT(process voltage temperature) 변동에도 불구하고 일정한 성능을 제공하고, 용이하게 설계되는 감쇠기가 구현될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 감쇠기 및 장치에 의하면, 위상 보상에 기인하여 낮은 위상 불균형을 가지는 감쇠기가 구현될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 감쇠기 및 장치에 의하면, 양호한 특성의 감쇠기에 기인하여 빔포밍이 정확하고 용이하게 실현될 수 있고, 이에 따라 무선 통신의 효율이 증대될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 장치를 나타내는 블록도이다.
도 2a 내지 도 2c는 비교예들에 따른 감쇠기의 예시들을 나타내는 회로도들이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예들에 따른 감쇠기의 예시들을 나타내는 회로도들이다.
도 4는 본 개시의 예시적 실시예에 따라 도 3a의 감쇠기의 특성을 나타내는 그래프이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 감쇠기의 특성들을 나타내는 그래프들이다.
도 6은 본 개시의 예시적 실시예에 따른 감쇠기를 나타내는 회로도이다.
도 7a 내지 도 7c는 본 개시의 예시적 실시예에 따른 감쇠기의 특성들을 나타내는 그래프들이다.
도 8은 본 개시의 예시적 실시예에 따른 감쇠기를 나타내는 회로도이다.
도 9a 내지 도 9c는 본 개시의 예시적 실시예에 따른 감쇠기의 특성들을 나타내는 그래프들이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 감쇠기의 예시들을 나타내는 회로도들이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따른 트랜지스터의 예시들을 나타내는 도면들이다.
도 12는 본 개시의 예시적 실시예에 따른 채널을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 장치를 나타내는 블록도이다. 구체적으로, 도 1의 블록도는 무선 통신을 수행하는 통신 장치(10)를 나타낸다.
통신 장치(10)는 무선 통신을 수행하는 임의의 장치를 지칭할 수 있다. 예를 들면, 통신 장치(10)는 무선 통신 시스템에 포함될 수 있고, 무선 통신 시스템에서 다른 통신 장치와 무선 통신을 통해 정보를 교환할 수 있다. 무선 통신 시스템은, 비제한적인 예시로서 5G(5th generation wireless) 시스템, LTE(long term evolution) 시스템, LTE-Advanced 시스템, CDMA(code division multiple access) 시스템, GSM(global system for mobile communications) 시스템 등과 같은 셀룰러 네트워크(cellular network)를 이용하는 무선 통신 시스템일 수도 있고, WLAN(wireless local area network) 시스템, WPAN(wireless personal area network) 시스템 또는 다른 임의의 무선 통신 시스템일 수 있다.
일부 실시예들에서, 통신 장치(10)는 셀룰러 네트워크에 기초한 무선 통신 시스템에서 사용자 기기(user equipment; UE) 또는 기지국(base station; BS)일 수 있다. 사용자 기기는, 고정되거나 이동성을 가질 수 있고, 기지국과 무선 통신함으로써 데이터 및/또는 제어 정보를 송수신할 수 있다. 예를 들면, 사용자 기기는, 단말(terminal), 단말 기기(terminal equipment), MS(Mobile Station), MT(Mobile Terminal), UT(User Terminal), SS(Subscribe Station), 무선 장치(wireless device), 휴대 장치(handheld device) 등으로 지칭될 수 있다. 기지국은 사용자 기기 및/또는 다른 기지국과 통신하는 고정된 지점(fixed station)을 지칭할 수 있고, 사용자 기기 및/또는 다른 기지국과 통신함으로써 데이터 및 제어 정보를 교환할 수 있다. 예를 들면, 기지국은, Node B, eNB(evolved-Node B), gNB(Next generation Node B), 섹터(Sector), 싸이트(Site), BTS(Base Transceiver System), AP(Access Pint), 릴레이 노드(Relay Node), RRH(Remote Radio Head), RU(Radio Unit), 스몰 셀(small cell) 등으로 지칭될 수 있다. 일부 실시예들에서, 통신 장치(10)는, WLAN 시스템에서 액세스 포인트(access point; AP) 또는 스테이션(station; STA)일 수도 있다.
통신 장치(10)는 빔포밍(beamforming)에 기초하여 무선 통신을 수행할 수 있고, 통신 장치(10)를 포함하는 무선 통신 시스템은 빔포밍을 위하여 통신 장치(10)에 대한 요건들을 규정할 수 있다. 예를 들면, 무선 통신 시스템은 전송량(throughput)의 증대를 위하여 밀리미터파(mmWave) 주파수 대역을 채용할 수 있고, 밀리미터파(mmWave)의 중대한 경로 손실을 극복하기 위하여 빔포밍을 채용할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 통신 장치(10)는 메인 로브(main lobe)(3) 및 사이드 로브들(1, 2)을 포함하는 빔을 형성할 수 있다. 통신 장치(10)는 빔 형성을 위하여 복수의 안테나들 및 복수의 안테나들에 각각 대응하는 복수의 채널들을 포함할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 통신 장치(10)는 제1 내지 제n 안테나(13_1 내지 13_n) 및 제1 내지 제n 채널(12_1 내지 12_n)를 포함할 수 있고, 제1 내지 제n 채널(12_1 내지 12_n)과 통신하는 처리 회로(11)를 더 포함할 수 있다(n은 1보다 큰 정수). 제1 내지 제n 안테나(13_1 내지 13_n)는 위상 배열(phased array)로 지칭될 수도 있다.
빔의 형성을 위하여, 제1 내지 제n 안테나(13_1 내지 13_n) 각각을 통해서 출력되는 신호들의 크기 및 위상이 제어될 수 있다. 예를 들면, 제1 내지 제n 채널(12_1 내지 12_n)은 처리 회로(11)로부터 수신되는 신호들을 각각 처리할 수 있고, 처리된 신호들을 제1 내지 제n 안테나(13_1 내지 13_n)에 각각 제공할 수 있다. 처리 회로(11)는 제1 내지 제n 채널(12_1 내지 12_n)에 의해서 처리될 신호들을 생성할 수 있고, 제1 내지 제n 채널(12_1 내지 12_n)의 처리들을 제어하기 위한 제어 신호들을 생성할 수 있다. 제1 내지 제n 채널(12_1 내지 12_n) 각각은 제어 신호에 기초하여 처리 회로(11)로부터 제공된 신호의 크기 및/또는 위상을 조절할 수 있다. 일부 실시예들에서, 제1 내지 제n 채널(12_1 내지 12_n) 및 제1 내지 제n 안테나(13_1 내지 13_n)는 반도체 공정에 의해서 제조될 수 있고, 하나의 패키지에 포함될 수 있으며, 안테나 모듈 또는 장치로서 총괄적으로 지칭될 수 있다. 제1 내지 제n 채널(12_1 내지 12_n)의 예시가 도 13을 참조하여 후술될 것이다.
제1 내지 제n 채널(12_1 내지 12_n) 각각은, 사이드 로브들(1, 2) 및 안테나 어레이, 즉 제1 내지 제n 안테나(13_1 내지 13_n)의 대역폭들을 제어하기 위하여, 신호의 진폭(amplitude)을 정확하게 조절하기 위한 구성요소, 즉 진폭 제어 블록을 포함할 수 있다. 예를 들면, 진폭 제어 블록은, 가변 이득 증폭기(variable gain amplifier; VGA) 및/또는 가변 감쇠기(variable attenuator)를 포함할 수 있다. 진폭 제어 블록은, 트래킹(tracking) 오류 및 복잡한 위상/진폭 교정을 방지하기 위하여 진폭 변동 대비 낮은 삽입 위상 변동(insertion phase variation)을 가질 것이 요구될 수 있다. 가변 이득 증폭기는 낮은 위상 불균형(phase imbalance)로 충분한 이득을 제공할 수 있으나, 높은 전력 소비, 좁은 대역폭, 낮은 선형성 및 제한된 이득 조정(tuning) 범위를 가질 수 있다. 이에 따라, 넓은 대역 및 양방향성(bidirectionality)을 가지면서도 큰 감쇠 범위를 제공하는 가변 감쇠기가 사용될 수 있다. 본 명세서에서, 가변 감쇠기는 단순하게 감쇠기로서 지칭될 수 있다.
처리 회로(11)는 제1 내지 제n 채널(12_1 내지 12_n)에 신호들을 각각 제공하거나 제1 내지 제n 채널(12_1 내지 12_n)로부터 수신되는 신호들을 처리할 수 있다. 일부 실시예들에서, 처리 회로(11)는 아날로그-디지털 컨버터(analog-to-digital converter; ADC) 및/또는 디지털-아날로그 컨버터(digital-to-analog converter; DAC)를 포함할 수 있고, 디지털 신호를 처리할 수 있다. 예를 들면, 처리 회로(11)는, CPU(central processing unit), DSP(digital signal processor), GPU(graphics processing unit) 등과 같은 프로그램가능(programmable) 컴포넌트, FGPA(field programmable logic array) 등과 같은 재구성가능(reconfigurable) 컴포넌트 및 IP(intellectual property) 코어 등과 같은 고정된 기능의 컴포넌트 중 적어도 하나를 포함할 수 있다.
이하에서, 도면들을 참조하여 후술되는 바와 같이, 감쇠기는 넓은 감쇠 범위를 가지면서도 낮은 삽입 손실을 가질 수 있다. 또한, 감쇠기는 PVT(process voltage temperature) 변동에도 불구하고 일정한 성능을 제공할 수 있고, 용이하게 설계될 수 있다. 또한, 감쇠기는 위상 보상에 기인하여 낮은 위상 불균형을 가질 수 있다. 결과적으로, 양호한 특성들을 가지는 감쇠기에 기인하여 빔포밍이 정확하고 용이하게 실현될 수 있고, 무선 통신의 효율이 증대될 수 있다.
도 2a 내지 도 2c는 비교예들에 따른 감쇠기의 예시들을 나타내는 회로도들이다. 구체적으로, 도 2a 내지 도 2c의 회로도들은 감쇠기의 일종으로서 아날로그 감쇠기들(20a, 20b, 20c)을 나타낸다.
감쇠기는 디지털 감쇠기 및 아날로그 감쇠기를 포함할 수 있다. 디지털 감쇠기는 스위치들을 포함할 수 있다. T-유형 디지털 감쇠기, Π-유형 디지털 감쇠기, 브릿지드(bridged) T-유형 디지털 감쇠기 등은, 넓은 감쇠 범위 및 낮은 위상 불균형을 제공할 수 있으나, 직렬 연결된 스위치 트랜지스터들에 기인하여 높은 삽입 손실을 제공할 수 있다. 또한, 분산형(distributed) 스텝 감쇠기는, 직렬 연결된 스위치 트랜지스터의 생략에 기인하여 낮은 삽입 손실을 제공할 수 있으나, 넓은 감쇠 범위를 제공하는 것에 한계가 있을 수 있다.
아날로그 감쇠기는 직렬 연결된 스위치 트랜지스터들의 영향을 받지 아니할 수 있고, 소수의 제어 신호들만을 필요로 할 수 있다. 도 2a 및 도 2b를 참조하면, 주로 낮은 주파수 어플리케이션에서 사용되는 Π-유형 아날로그 감쇠기(20a) 및 T-유형 아날로그 감쇠기(20b)는, 넓은 감쇠 범위를 제공하는 반면, 직렬 저항들에 기인하여 높은 삽입 손실을 제공할 수 있다. 도 2c를 참조하면, 높은 주파수 어플리케이션에서 사용되는 분산형 감쇠기(20c)는, 전송 라인(transmission line)(TL)에서 기생 캐패시턴스가 흡수될 수 있고, 직렬 연결된 저항들의 생략에 기인하여 낮은 삽입 손실을 제공할 수 있다. 그러나, 분산형 감쇠기(20c)는, 넓은 감쇠 범위를 위하여 증가하는 션트(shunt) 저항들의 폭에 기인하여, 면적 대비 낮은 감쇠 범위를 가질 수 있다. 이하에서, 넓은 감쇠 범위, 낮은 삽입 손실, 낮은 위상 불균형 및 작은(compact) 칩 크기를 제공하는 감쇠기가 도면들을 참조하여 설명될 것이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예들에 따른 감쇠기의 예시들을 나타내는 회로도들이고, 도 4는 본 개시의 예시적 실시예에 따라 도 3a의 감쇠기(30a)의 특성을 나타내는 그래프이다.
도 3a 및 도 3b를 참조하면, 감쇠기들(30a, 30b)은 대칭적인 구조를 가질 수 있고, 이에 따라 양방향성을 가질 수 있다. 예를 들면, 감쇠기들(30a, 30b)은, 송신 모드에서 제1 단자(A)를 통해서 수신되는 신호를 감쇠하여 제2 단자(B)를 통해서 출력할 수 있고, 수신 모드에서 제2 단자(B)를 통해서 수신되는 신호를 감쇠하여 제1 단자(A)를 통해서 출력할 수 있다.
도 3a를 참조하면, 감쇠기(30a)는, 제1 전송 라인(TL1) 및 제2 전송 라인(TL2)을 통해서 상호 병렬 연결된 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)을 포함할 수 있다. 제1 저항(R1)은 제1 단자(A) 및 접지 노드 사이에 연결될 수 있고, 제2 저항(R2)은 제2 단자(B) 및 접지 노드 사이에 연결될 수 있으며, 제3 저항(R3)은 제1 노드(N1) 및 접지 노드 사이에 연결될 수 있다. 또한, 제1 전송 라인(TL1)은 제1 단자(A) 및 제1 노드(N1) 사이에 연결될 수 있고, 제2 전송 라인(TL2)은 제2 단자(B) 및 제1 노드(N1) 사이에 연결될 수 있다. 도 3a에 도시된 바와 같이, 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3) 각각은, 감쇠의 크기를 결정하는 제어 신호에 따라 가변적인 저항치(resistance)를 가지는 가변 저항일 수 있고, 예컨대 제어 전압에 따라 가변적인 저항치를 가지는 배리스터(varistor)일 수 있다.
일부 실시예들에서, 제1 전송 라인(TL1) 및 제2 전송 라인(TL2) 각각은, 50Ω 임피던스를 가질 수 있고, 중심 주파수의 λ/4(또는 90도) 길이를 가질 수 있다. 50Ω 임피던스에 기인하여, 낮은 감쇠, 즉 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)의 저항치들이 높을 때, 충분한 반사 손실이 달성될 수 있다. 또한, λ/4(또는 90도) 길이에 기인하여, 중심 주파수(예컨대, 28GHz)에서 감쇠에 무관하게 위상 불균형이 영(zero)일 수 있다.
일부 실시예들에서, 제1 단자(A)에 연결된 제1 저항(R1) 및 제2 단자(B)에 연결된 제2 저항(R2)은, 제1 노드(N1)에 연결된 제3 저항(R3)의 저항치보다 높은 저항치를 공통으로 가질 수 있다. 예를 들면, 제1 저항(R1) 및 제2 저항(R2)의 저항치는 제3 저항(R3)의 저항치의 k배일 수 있다(k>1). 이에 따라, 감쇠기(30a)는 불균일한(nonuniform) 저항들을 포함할 수 있고, 충분한 반사 손실(return loss) 및 넓은 감쇠 범위를 가질 수 있다.
도 4를 참조하면, 그래프는 k 값의 변화에 따른 감쇠 및 반사 손실을 나타낸다. 도 4에 도시된 바와 같이, k가 1일 때, 반사 손실은 8dB 초과의 감쇠에서 약 15dB 미만일 수 있다. k가 증가함에 따라, 높은 감쇠에서도 충분한 반사 손실이 달성될 수 있는 한편, 낮은 감쇠에서 반사 손실이 제한될 수 있다. 예를 들면, k가 7일 때, 반사 손실은 4.5dB 내지 13dB 감쇠에서 15dB 미만일 수 있다. 이에 따라, k의 값은 25dB의 넓은 감쇠까지 15dB 초과의 반사 손실을 제공하는 5가 선택될 수 있고, 도 3a의 제1 저항(R1) 및 제2 저항(R2)의 저항치는 제3 저항(R3)의 저항치의 5배일 수 있다. 이하에서, k는 5인 것으로 가정되나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 3b를 참조하면, 감쇠기(30b)는, 제1 전송 라인(TL1), 제2 전송 라인(TL2) 및 제3 전송 라인(TL3)을 통해서 상호 병렬 연결된 제1 저항(R1), 제2 저항(R2), 제3 저항(R3) 및 제4 저항(R4)을 포함할 수 있다. 제1 저항(R1)은 제1 단자(A) 및 접지 노드 사이에 연결될 수 있고, 제2 저항(R2)은 제2 단자(B) 및 접지 노드 사이에 연결될 수 있다. 또한, 제3 저항(R3)은 제1 노드(N1) 및 접지 노드 사이에 연결될 수 있고, 제4 저항(R4)은 제2 노드(N2) 및 접지 노드 사이에 연결될 수 있다. 제1 전송 라인(TL1)은 제1 단자(A) 및 제1 노드(N1) 사이에 연결될 수 있고, 제2 전송 라인(TL2)은 제2 단자(B) 및 제2 노드(N2) 사이에 연결될 수 있고, 제3 전송 라인(TL3)은 제1 노드(N1) 및 제2 노드(N2) 사이에 연결될 수 있다. 도 3b에 도시된 바와 같이, 제1 저항(R1), 제2 저항(R2), 제3 저항(R3) 및 제4 저항(R4) 각각은, 감쇠의 크기를 결정하는 제어 신호에 따라 가변적인 저항치를 가지는 가변 저항일 수 있고, 예컨대 제어 전압에 따라 가변적인 저항치를 가지는 배리스터일 수 있다.
일부 실시예들에서, 제1 전송 라인(TL1), 제2 전송 라인(TL2) 및 제3 전송 라인(TL3) 각각은, 50Ω 임피던스를 가질 수 있고, 중심 주파수의 λ/4(또는 90도) 길이를 가질 수 있다. 50Ω 임피던스에 기인하여, 낮은 감쇠, 즉 제1 저항(R1), 제2 저항(R2), 제3 저항(R3) 및 제4 저항(R4)의 저항치들이 높을 때, 충분한 반사 손실이 달성될 수 있다. 또한, λ/4(또는 90도) 길이에 기인하여, 중심 주파수(예컨대, 28GHz)에서 감쇠에 무관하게 위상 불균형이 영(zero)일 수 있다.
일부 실시예들에서, 제1 단자(A)에 연결된 제1 저항(R1) 및 제2 단자(B)에 연결된 제2 저항(R2)은, 제1 노드(N1)에 연결된 제3 저항(R3) 및 제2 노드(N2)에 연결된 제4 저항(R4)의 저항치들보다 높은 저항치를 공통으로 가질 수 있다. 예를 들면, 제3 저항(R3) 및 제4 저항(R4)은 동일한 저항치를 가질 수 있고, 제1 저항(R1) 및 제2 저항(R2)의 저항치는 제3 저항(R3) 및 제4 저항(R4)의 저항치의 k배일 수 있다(k>0). 이에 따라, 도 3a의 감쇠기(30a)와 유사하게, 도 3b의 감쇠기(30b) 역시 불균일한 저항들을 포함할 수 있고, 충분한 반사 손실(return loss) 및 넓은 감쇠 범위를 가질 수 있다. 이하에서, 본 개시의 예시적 실시예들은 도 3a의 감쇠기(30a) 및 이로부터 변형된 예시들을 참조하여 설명될 것이나, 도 3b의 감쇠기(30b) 및 이로부터 변형된 예시들도 가능한 점은 이해될 것이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 감쇠기의 특성들을 나타내는 그래프들이다. 구체적으로, 도 5a의 그래프는 도 3a의 감쇠기(30a)의 감쇠를 나타내고, 도 5b의 그래프는 도 3a의 감쇠기(30a)의 반사 손실을 나타낸다. 이하에서, 도 5a 및 도 5b는 도 3a를 참조하여 설명될 것이다.
도 5a를 참조하면, 감쇠기(30a)의 감쇠는 25dB부터 2.5dB 간격으로 조절될 수 있다. 도 5a에 도시된 바와 같이, 감쇠기(30a)의 저항치(R), 즉 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)의 저항치들이 증가할수록, 감쇠의 크기가 줄어들 수 있다. 또한, 도 5a에 도시된 바와 같이, 20GHz 내지 36GHz 주파수 범위에서 감쇠 변동(attenuation fluctuation)은 감쇠들 각각에서 1.2dB 미만일 수 있다.
도 5b를 참조하면, 감쇠기(30a)의 반사 손실은 동일한 대역폭에서 11.9dB보다 양호할 수 있다. 또한, 감쇠기(30a)는 25dB 감쇠 범위를 제공하면서도, 중심 주파수(즉, 28GHz)에서의 반사 손실은 모든 감쇠들에서 15dB를 초과할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 감쇠기(60)를 나타내는 회로도이다. 도 6에 도시된 바와 같이, 감쇠기(60)는 대칭적인 구조를 가질 수 있고, 이에 따라 양방향성을 가질 수 있다. 예를 들면, 감쇠기(60)는, 송신 모드에서 제1 단자(A)를 통해서 수신되는 신호를 감쇠하여 제2 단자(B)를 통해서 출력할 수 있고, 수신 모드에서 제2 단자(B)를 통해서 수신되는 신호를 감쇠하여 제1 단자(A)를 통해서 출력할 수 있다.
도 6에 도시된 바와 같이, 감쇠기(60)는 제1 전송 라인(TL1) 및 제2 전송 라인(TL2)을 통해서 상호 병렬 연결된 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)을 포함할 수 있다. 제1 저항(R1)은 제1 단자(A) 및 접지 노드 사이에 연결될 수 있고, 제2 저항(R2)은 제2 단자(B) 및 접지 노드 사이에 연결될 수 있으며, 제3 저항(R3)은 제1 노드(N1) 및 접지 노드 사이에 연결될 수 있다. 또한, 제1 전송 라인(TL1)은 제1 단자(A) 및 제1 노드(N1) 사이에 연결될 수 있고, 제2 전송 라인(TL2)은 제2 단자(B) 및 제1 노드(N1) 사이에 연결될 수 있다.
일부 실시예들에서, 제1 전송 라인(TL1) 및 제2 전송 라인(TL2) 각각은, 50Ω 임피던스를 가질 수 있고, 중심 주파수의 λ/4(또는 90도) 길이를 가질 수 있다. 50Ω 임피던스에 기인하여, 낮은 감쇠, 즉 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)의 저항치들이 높을 때, 충분한 반사 손실이 달성될 수 있다. 또한, λ/4(또는 90도) 길이에 기인하여, 중심 주파수(예컨대, 28GHz)에서 감쇠에 무관하게 위상 불균형이 영(zero)일 수 있다.
일부 실시예들에서, 제1 단자(A)에 연결된 제1 저항(R1) 및 제2 단자(B)에 연결된 제2 저항(R2)은, 제1 노드(N1)에 연결된 제3 저항(R3)의 저항치보다 높은 저항치를 공통으로 가질 수 있다. 예를 들면, 제1 저항(R1) 및 제2 저항(R2)의 저항치는 제3 저항(R3)의 저항치의 k배일 수 있다(k>1). 이에 따라, 감쇠기(60)는 불균일한 저항들을 포함할 수 있고, 충분한 반사 손실 및 넓은 감쇠 범위를 가질 수 있다.
감쇠기(60)는, 도 3a의 감쇠기(30a)와 비교할 때, 제1 브랜치(branch)(61), 제2 브랜치(62) 및 제3 브랜치(63)를 더 포함할 수 있다. 도 3a의 감쇠기(30a)는 λ/4 길의 전송 라인들에 기인하여 중심 주파수(예컨대, 28GHz)에서 감쇠와 무관하게 위상 불균형이 영(zero)일 수 있으나, 동작 주파수가 중심 주파수에서 멀어질수록 감쇠에 비례하여 위상 불균형이 증가할 수 있다. 이는, 감쇠기(30a)가, 도 5a에서 "LP"로 표시된 바와 같이 중심 주파수 미만에서는 저역 통과(low pass) 필터로서 기능하고, 도 5a에서 "HP"로 표시된 바와 같이 중심 주파수 초과에서는 고역 통과(high pass) 필터로서 기능하는 것에 기인할 수 있다. 이에 따라, 위상 불균형을 해소하기 위하여 감쇠기는 대역 통과(band pass) 필터와 같이 기능하는 것이 요구될 수 있고, 이를 위하여 도 6의 감쇠기(60)는 제1 브랜치(61), 제2 브랜치(62) 및 제3 브랜치(63)를 포함할 수 있다. 본 명세서에서, 제1 브랜치(61), 제2 브랜치(62) 및 제3 브랜치(63)는 총괄적으로 위상 보상 회로로서 지칭될 수 있다.
도 6에 도시된 바와 같이, 제1 브랜치(61)는 제1 단자(A) 및 접지 노드 사이에 연결될 수 있고, 제2 브랜치(62)는 제2 단자(B) 및 접지 노드 사이에 연결될 수 있으며, 제3 브랜치(63)는 제1 노드(N1) 및 접지 노드 사이에 연결될 수 있다. 제1 브랜치(61), 제2 브랜치(62) 및 제3 브랜치(63)는, 제3 전송 라인(TL3), 제4 전송 라인(TL4) 및 제5 전송 라인(TL5)을 각각 포함할 수 있다. 제3 전송 라인(TL3), 제4 전송 라인(TL4) 및 제5 전송 라인(TL5)은, 중심 주파수의 λ/4(또는 90도) 길이를 각각 가질 수 있고, 도 6에 도시된 바와 같이 상호 병렬 연결될 수 있다. 이에 따라, 위상 보상 회로는, 중심 주파수 미만에서 인덕터와 유사하게 동작할 수 있고, 중심 주파수 초과에서 캐패시터와 유사하게 동작할 수 있다.
일부 실시예들에서, 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)과 유사하게, 제3 전송 라인(TL3) 및 제4 전송 라인(TL4)은 제5 전송 라인(TL5)의 임피던스보다 높은 임피던스를 공통으로 가질 수 있다. 예를 들면, 제1 저항(R1) 및 제2 저항(R2)의 저항치 및 제3 저항(R3)의 저항치의 비율(즉, K)은, 제3 전송 라인(TL3) 및 제4 전송 라인(TL4)의 임피던스 및 제5 전송 라인(TL5)의 임피던스의 비율과 일치할 수 있다. 일부 실시예들에서, 제3 전송 라인(TL3) 및 제4 전송 라인(TL4)의 임피던스는 70Ω일 수 있고, 제5 전송 라인(TL5)의 임피던스는 15Ω일 수 있다.
도 6에 도시된 바와 같이, 제1 브랜치(61)는 제1 단자(A)에 연결된 제4 저항(R4)을 포함할 수 있고, 제2 브랜치(62)는 제2 단자(B)에 연결된 제5 저항(R5)을 포함할 수 있으며, 제3 브랜치(63)는 제1 노드(N1)에 연결된 제6 저항(R6)을 포함할 수 있다. 동작 주파수가 중심 주파수에서 벗어나는 경우, 제1 단자(A) 또는 제2 단자(B)에 인가된 신호가 제3 전송 라인(TL3), 제4 전송 라인(TL4) 및 제5 전송 라인(TL5)로 새어나갈 수 있고, 이러한 누설(leakage)은 예컨대 최소 감쇠에서 오차를 유발할 수 있다. 도 6에 도시된 바와 같이, 제4 저항(R4), 제5 저항(R5) 및 제6 저항(R6)이 삽입될 수 있고, 이에 따라 누설이 감소할 수 있다. 도 6에 도시된 바와 같이, 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 제4 저항(R4), 제5 저항(R5) 및 제6 저항(R6) 각각은, 제어 신호에 따라 가변적인 저항치를 가지는 가변 저항일 수 있고, 예컨대 제어 전압에 따라 가변적인 저항치를 가지는 배리스터일 수 있다.
일부 실시예들에서, 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)과 유사하게, 제4 저항(R4) 및 제5 저항(R5)은, 제6 저항(R6)의 저항치보다 높은 저항치를 공통으로 가질 수 있다. 예를 들면, 제1 저항(R1) 및 제2 저항(R2)의 저항치 및 제3 저항(R3)의 저항치의 비율(즉, K)은, 제4 저항(R4) 및 제5 저항(R5)의 저항치 및 제6 저항(R6)의 저항치의 비율과 일치할 수 있다. 일부 실시예들에서, 제1 저항(R1), 제2 저항(R2), 제4 저항(R4) 및 제5 저항(R5)은 동일한 저항치를 가질 수 있고, 제3 저항(R3) 및 제6 저항(R6)은 동일한 저항치를 가질 수 있다.
도 7a 내지 도 7c는 본 개시의 예시적 실시예에 따른 감쇠기의 특성들을 나타내는 그래프들이다. 구체적으로, 도 7a의 그래프는 도 6의 감쇠기(60)의 감쇠를 나타내고, 도 7b의 그래프는 도 6의 감쇠기(60)의 반사 손실을 나타내며, 도 7c의 그래프는 도 6의 감쇠기(60)의 상대적 삽입 위상(relative insertion phase)을 나타낸다. 이하에서, 도 7a 내지 도 7c는 도 6을 참조하여 설명될 것이다.
도 7a를 참조하면, 감쇠기(60)의 저항치(R), 즉 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 제4 저항(R4), 제5 저항(R5) 및 제6 저항(R6)의 저항치들이 증가할수록, 감쇠의 크기가 줄어들 수 있다. 도 7b를 참조하면, 감쇠기(60)의 반사 손실은 동작 주파수 범위에서 여전히 약 10dB일 수 있다. 도 7c를 참조하면, 위상 불균형은 위상 보상 회로에 기인하여 동작 주파수가 중심 주파수로부터 멀어질수록 증가하다가 다시 감소할 수 있고, 이에 따라 개선된 위상 불균형을 가질 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 감쇠기(80)를 나타내는 회로도이다. 도 8에 도시된 바와 같이, 감쇠기(80)는 대칭적인 구조를 가질 수 있고, 이에 따라 양방향성을 가질 수 있다. 예를 들면, 감쇠기(80)는, 송신 모드에서 제1 단자(A)를 통해서 수신되는 신호를 감쇠하여 제2 단자(B)를 통해서 출력할 수 있고, 수신 모드에서 제2 단자(B)를 통해서 수신되는 신호를 감쇠하여 제1 단자(A)를 통해서 출력할 수 있다.
도 8에 도시된 바와 같이, 감쇠기(60)는 제1 전송 라인(TL1) 및 제2 전송 라인(TL2)을 통해서 상호 병렬 연결된 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)을 포함할 수 있다. 제1 저항(R1)은 제1 단자(A) 및 접지 노드 사이에 연결될 수 있고, 제2 저항(R2)은 제2 단자(B) 및 접지 노드 사이에 연결될 수 있으며, 제3 저항(R3)은 제1 노드(N1) 및 접지 노드 사이에 연결될 수 있다. 또한, 제1 전송 라인(TL1)은 제1 단자(A) 및 제1 노드(N1) 사이에 연결될 수 있고, 제2 전송 라인(TL2)은 제2 단자(B) 및 제1 노드(N1) 사이에 연결될 수 있다.
일부 실시예들에서, 제1 전송 라인(TL1) 및 제2 전송 라인(TL2) 각각은, 50Ω 임피던스를 가질 수 있고, 중심 주파수의 λ/4(또는 90도) 길이를 가질 수 있다. 50Ω 임피던스에 기인하여, 낮은 감쇠, 즉 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)의 저항치들이 높을 때, 충분한 반사 손실이 달성될 수 있다. 또한, λ/4(또는 90도) 길이에 기인하여, 중심 주파수(예컨대, 28GHz)에서 감쇠에 무관하게 위상 불균형이 영(zero)일 수 있다.
일부 실시예들에서, 제1 단자(A)에 연결된 제1 저항(R1) 및 제2 단자(B)에 연결된 제2 저항(R2)은, 제1 노드(N1)에 연결된 제3 저항(R3)의 저항치보다 높은 저항치를 공통으로 가질 수 있다. 예를 들면, 제1 저항(R1) 및 제2 저항(R2)의 저항치는 제3 저항(R3)의 저항치의 k배일 수 있다(k>1). 이에 따라, 감쇠기(60)는 불균일한 저항들을 포함할 수 있고, 충분한 반사 손실 및 넓은 감쇠 범위를 가질 수 있다.
감쇠기(80)는, 도 6의 감쇠기(60)와 유사하게, 제1 브랜치(81), 제2 브랜치(82) 및 제3 브랜치(83)를 더 포함할 수 있다. 도 6을 참조하여 전술된 바와 같이, 제1 브랜치(81), 제2 브랜치(82) 및 제3 브랜치(83)는 위상 불균형을 해소하기 위하여 감쇠기(80)에 추가될 수 있다. 제1 브랜치(81)는 제1 단자(A) 및 접지 노드 사이에 연결될 수 있고, 제2 브랜치(82)는 제2 단자(B) 및 접지 노드 사이에 연결될 수 있으며, 제3 브랜치(83)는 제1 노드(N1) 및 접지 노드 사이에 연결될 수 있다.
제1 브랜치(81), 제2 브랜치(82) 및 제3 브랜치(83)는, 제3 전송 라인(TL3), 제4 전송 라인(TL4) 및 제5 전송 라인(TL5)을 각각 포함할 수 있다. 제3 전송 라인(TL3), 제4 전송 라인(TL4) 및 제5 전송 라인(TL5)은, 중심 주파수의 λ/4(또는 90도) 길이를 각각 가질 수 있고, 도 8에 도시된 바와 같이 상호 병렬 연결될 수 있다. 일부 실시예들에서, 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)과 유사하게, 제3 전송 라인(TL3) 및 제4 전송 라인(TL4)은 제5 전송 라인(TL5)의 임피던스보다 높은 임피던스를 공통으로 가질 수 있다. 예를 들면, 제1 저항(R1) 및 제2 저항(R2)의 저항치 및 제3 저항(R3)의 저항치의 비율(즉, K)은, 제3 전송 라인(TL3) 및 제4 전송 라인(TL4)의 임피던스 및 제5 전송 라인(TL5)의 임피던스의 비율과 일치할 수 있다. 일부 실시예들에서, 제3 전송 라인(TL3) 및 제4 전송 라인(TL4)의 임피던스는 70Ω일 수 있고, 제5 전송 라인(TL5)의 임피던스는 15Ω일 수 있다.
도 8에 도시된 바와 같이, 제1 브랜치(81)는 제1 단자(A)에 연결된 제4 저항(R4)을 포함할 수 있고, 제2 브랜치(82)는 제2 단자(B)에 연결된 제5 저항(R5)을 포함할 수 있으며, 제3 브랜치(83)는 제1 노드(N1)에 연결된 제6 저항(R6)을 포함할 수 있다. 도 6을 참조하여 전술된 바와 같이, 제4 저항(R4), 제5 저항(R5) 및 제6 저항(R6)에 기인하여 누설이 감소할 수 있다.
감쇠기(80)는, 도 6의 감쇠기(60)와 비교할 때, 제7 저항(R7), 제8 저항(R8) 및 제9 저항(R9)을 더 포함할 수 있다. 도 6의 감쇠기(60)의 특성을 나타내는 도 7a의 그래프를 참조하면, 중심 주파수 미만에서 도 6의 감쇠기(60)는 특정 감쇠 수준에서 고역 통과 특성을 가질 수 있고, 동작 주파수가 증가할수록 감쇠 변동(attenuation fluctuation)이 증가할 수 있다. 이와 같은 특정 감쇠 수준에서의 과보상(overcompensation)을 해소하기 위하여, 제1 브랜치(81), 제2 브랜치(82) 및 제3 브랜치(83)는 제7 저항(R7), 제8 저항(R8) 및 제9 저항(R9)을 각각 더 포함할 수 있다.
제1 브랜치(81)에서, 제4 저항(R4) 및 제7 저항(R7)의 저항치가 각각 Ra 및 Rb이고, 제3 전송 라인(TL3)의 임피던스가 Zc인 경우, 제1 입력 단자(A)에서 제1 브랜치(81)의 입력 임피던스 Zin은 아래 [수학식 1]과 같이 계산될 수 있다.
Figure pat00001
[수학식 1]에 따라, 리액턴스(reactance) 값이 제7 저항(R7)의 저항치 Rb에 의해서 조절될 수 있다. 이에 따라, 중심 주파수 미만에서 인덕턴스가 감소할 수 있고, 중심 주파수 초과에서 캐패시턴스가 감소할 수 있고, 결과적으로 과보상이 해소될 수 있고, 각 주파수 및 감쇠에서 위상 불균형이 개선될 수 있다.
일부 실시예들에서, 제1 저항(R1), 제2 저항(R2) 및 제3 저항(R3)과 유사하게, 제7 저항(R7) 및 제8 저항(R8)은, 제9 저항(R9)의 저항치보다 높은 저항치를 공통으로 가질 수 있다. 예를 들면, 제1 저항(R1) 및 제2 저항(R2)의 저항치 및 제3 저항(R3)의 저항치의 비율(즉, K)은, 제7 저항(R7) 및 제8 저항(R8)의 저항치 및 제9 저항(R9)의 저항치의 비율과 일치할 수 있다. 도 8에 도시된 바와 같이, 제1 내지 제8 저항(R1 내지 R8) 각각은, 제어 신호에 따라 가변적인 저항치를 가지는 가변 저항일 수 있고, 예컨대 제어 전압에 따라 가변적인 저항치를 가지는 배리스터일 수 있다.
일부 실시예들에서, 제7 저항(R7) 및 제8 저항(R8)은 제1 저항(R1)(또는 제4 저항(R4)) 및 제2 저항(R2)(또는 제5 저항(R5))의 저항치보다 낮은 저항치를 가질 수 있고, 제9 저항(R9)은 제3 저항(R3)(또는 제6 저항(R6))의 저항치보다 낮은 저항치를 가질 수 있다. 예를 들면, 최대 감쇠에서 제7 저항(R7), 제8 저항(R8) 및 제9 저항(R9)은 부족감쇠(undercompensation)를 방지하기 위하여 작은 저항치를 가질 수 있다. 예를 들면, 제7 저항(R7) 및 제8 저항(R8)은 제1 저항(R1) 및 제2 저항(R2)의 저항치의 1/5 저항치를 각각 가질 수 있고, 제9 저항(R9)은 제3 저항(R3)의 저항치의 1/5 저항치를 가질 수 있다.
도 9a 내지 도 9c는 본 개시의 예시적 실시예에 따른 감쇠기의 특성들을 나타내는 그래프들이다. 구체적으로, 도 9a의 그래프는 도 8의 감쇠기(80)의 감쇠를 나타내고, 도 9b의 그래프는 도 8의 감쇠기(80)의 반사 손실을 나타내며, 도 9c의 그래프는 도 8의 감쇠기(80)의 상대적 삽입 위상을 나타낸다. 이하에서, 도 9a 내지 도 9c는 도 8을 참조하여 설명될 것이다.
도 9a를 참조하면, 감쇠기(80)의 저항치(R), 즉 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 제4 저항(R4), 제5 저항(R5), 제6 저항(R6), 제7 저항(R7), 제8 저항(R8) 및 제9 저항(R9)의 저항치들이 증가할수록, 감쇠의 크기가 줄어들 수 있다. 도 9a에 도시된 바와 같이, 모든 감쇠 레벨들에서 감쇠 변동(attenuation fluctuation)은 근사적으로 1dB 이내일 수 있다. 도 9b를 참조하면, 감쇠기(80)의 반사 손실은 동작 주파수 범위에서 여전히 9.7dB보다 양호할 수 있다. 도 9c를 참조하면, 위상 불균형은 20GHz 내지 36GHz에서 5.4도 미만일 수 있고, 도 7c의 그래프와 비교할 때, 보다 개선될 수 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 감쇠기의 예시들을 나타내는 회로도들이다. 구체적으로, 도 10a 및 도 10b의 회로도들은 도 8의 감쇠기(80)에 대응하는 등가 회로들을 나타낸다. 도 10a 및 도 10b에 도시된 바와 같이, 감쇠기들(100a, 100b)은 CMOS(complementary metal-oxide-semiconductor) 공정에 의해서 제조될 수 있다. 이하에서, 도 10a 및 도 10b는 도 8을 참조하여 설명 될 것이고, 도 10a 및 도 10b에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 10a를 참조하면, 감쇠기(100a)는, 도 8의 제1 내지 제9 저항(R1 내지 R9)에 각각 대응하는 제1 내지 제9 트랜지스터(T1 내지 T9)를 포함할 수 있다. 제1 내지 제9 트랜지스터(T1 내지 T9) 각각은 게이트 전압에 따라 변동하는 저항치를 제공하는 배리스터로서 기능할 수 있다. 일부 실시예들에서, 제1 내지 제9 트랜지스터(T1 내지 T9)는 저항치들에 대응하는 채널 폭들을 가질 수 있다. 예를 들면, 제3 트랜지스터(T3)의 저항치의 k배 저항치를 제공하는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는, 제3 트랜지스터(T3)의 채널 폭의 1/k배 채널 폭을 가질 수 있다. 유사하게, 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는, 제6 트랜지스터(T6)의 채널 퍽의 1/k배 채널 폭을 가질 수 있고, 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는, 제9 트랜지스터(T9)의 채널 폭의 1/k배 채널 폭을 가질 수 있다. 이에 따라, 제1 내지 제9 트랜지스터(T1 내지 T9)는 감쇠 크기에 따라 조절되는 제어 전압(Vc)을 공통으로 수신할 수 있고, 감쇠기(100a)의 단순한 제어가 달성될 수 있다. 예를 들면, 제1 내지 제9 트랜지스터(T1 내지 T9) 각각은 NMOS(n-channel metal-oxide semiconductor)일 수 있고, 제어 전압(Vc)이 상승할수록 감소하는 저항치를 제공할 수 있다. 배리스터로서 사용되는 트랜지스터의 예시가 도 11a 및 도 11b를 참조하여 후술될 것이다.
일부 실시예들에서, k가 5인 경우, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 21μm의 채널 폭을 각각 가질 수 있고, 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)는 105μm의 채널 폭을 각각 가질 수 이다. 또한, 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 105μm의 채널 폭을 각각 가질 수 있고, 제9 트랜지스터(T9)는 525μm의 채널 폭을 가질 수 있다. 일부 실시예들에서, 제9 트랜지스터(T9)의 채널 폭은 공정의 최대 채널 폭(예컨대, 500μm)으로 제한될 수 있다. 감쇠기(100a)에 포함되는 저항치들의 비율은, 트랜지스터의 채널 폭에 기초하여 정의될 수 있고, PVT 변동에도 불구하고 유지될 수 있으며, 결과적으로 감쇠기(100a)는 높은 신뢰도를 가질 수 있다.
도 10a에 도시된 바와 같이, 감쇠기(100a)는, 도 8의 제1 내지 제5 전송 라인(TL1 내지 TL5)에 대응하는, 제1 내지 제5 전송 라인(TL1 내지 TL5)을 포함할 수 있다. 광대역 동작을 위하여, 전송 라인은 하나의 λ/4 LP Π 네트워크 대신 전송 라인의 2개의 λ/8(또는 45도) 부분들을 포함할 수 있다. 전송 라인의 인덕턴스 LX 및 캐패시턴 CX는, 아래 [수학식 2]와 같이 계산될 수 있다.
Figure pat00002
[수학식 2]에서, θ는 π/4일 수 있고, ZX는 전송 라인의 특성 임피던스(characteristic impedance)일 수 있다.
도 10b를 참조하면, 감쇠기(100b)는 제1 내지 제9 트랜지스터(T1 내지 T9) 및 제1 내지 제5 전송 라인(TL1 내지 TL5)을 포함할 수 있다. 또한, 감쇠기(100b)는, 도 10a의 감쇠기(100a)와 비교할 때, 제1 내지 제3 캐패시터(C1 내지 C3)를 더 포함할 수 있다. 예를 들면, 도 10a의 감쇠기(100a)에서, 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 기상 캐패시턴스들에 기인하여, 제1 단자(A), 제2 단자(B) 및 제1 노드(N1)에서 기생 캐패시턴스들이 감쇠 변화에 따라 변동할 수 있고, 이에 따라 감쇠 레벨에 따라 위상 불균형이 열화될 수 있다. 예를 들면, 낮은 감쇠 레벨에서, 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 온-저항치는 높을 수 있고, 이에 따라 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 기상 캐패시턴스들의 영향이 증대될 수 있고, 제1 전송 라인(TL1) 및 제2 전송 라인(TL2)이 50Ω λ/4 전송 라인으로 기능하는 것을 막음으로써 위상 불균형이 열화될 수 있다.
감쇠 레벨에 따른 위상 불균형의 열화를 방지하기 위하여, 션트 캐패시터들, 즉 제1 내지 제3 캐패시터(C1 내지 C3)가 감쇠기(100b)에 삽입될 수 있다. 도 10b에 도시된 바와 같이, 제1 캐패시터(C1)는 제4 트랜지스터(T4) 및 제3 전송 라인(TL3)에 연결될 수 있고, 제2 캐패시터(C2)는 제5 트랜지스터(T5) 및 제4 전송 라인(TL4)에 연결될 수 있으며, 제3 캐패시터(C3)는 제6 트랜지스터(T6) 및 제5 전송 라인(TL5)에 연결될 수 있다. 일부 실시예들에서, 제1 캐패시터(C1) 및 제2 캐패시터(C2)는, 제3 캐패시터(C3)의 캐패시턴스(예컨대, 100fF)보다 낮은 캐패시턴스(예컨대, 17fF)를 공통으로 가질 수 있다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따른 트랜지스터의 예시들을 나타내는 도면들이다. 구체적으로, 도 11a의 회로도는 트랜지스터의 등가 회로를 나타내고, 도 11b의 단면도는 트랜지스터를 적층 방향으로 자른 단면을 나타낸다.
도 11a 및 도 11b를 참조하면, 감쇠기는 트리플 웰(triple well) 트랜지스터를 배리스터로서 포함할 수 있다. 예를 들면, 도 11a에 도시된 바와 같이, p-기판에 딥 n-웰이 형성될 수 있고, 딥 n-월에 p-웰이 다시 형성될 수 있으며, p-웰에서 트랜지스터가 형성될 수 있다. 도 11a의 트랜지스터는 도 11b와 같이 모델링될 수 있다.
일부 실시예뜰에서, 트랜지스터는 높은 전력을 핸들링하기 위하여 두꺼운 게이트 옥사이드(oxide)를 포함할 수 있다. 게이트 및 트랜지스터의 바디는, 신호 누설 및/E는 게이트 옥사이드 파괴(breakdown)를 방지하기 위하여 플로팅될(floated) 수 있다. 예를 들면, 도 11a 및 도 11b에 도시된 바와 같이, 트랜지스터의 게이트(G)에 저항(RG)이 연결될 수 있고, 딥 n-웰에 저항(RW)이 연결될 수 있으며, p-웰에 저항(RB)이 연결될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 채널(120)을 나타내는 블록도이다. 도 1을 참조하여 전술된 바와 같이, 채널(120)은 제2 단자(129)를 통해 안테나 어레이에 포함된 하나의 안테나에 연결될 수 있고, 제1 단자(121)를 통해서 처리 회로로부터 제공된 신호를 안테나에 제공하거나 안테나를 통해서 수신된 신호를 처리 회로에 제공할 수 있다. 이하에서, 도 12는 도 1을 참조하여 설명될 것이다.
도 12를 참조하면, 채널(120)은 위상 천이기(122), 증폭기(123), 감쇠기(124), 제1 스위치(125), 전력 증폭기(126), 저잡음 증폭기(127) 및 제2 스위치(128)를 포함할 수 있다. 일부 실시예들에서, 위상 천이기(122), 증폭기(123) 및 감쇠기(124)는 도 12에 도시된 바와 상이한 순서로 배치될 수도 있다. 또한, 일부 실시예들에서, 채널(120)은 도 12에 도시되지 아니한 구성요소, 예컨대 믹서를 더 포함할 수도 있다. 일부 실시예들에서, 위상 천이기(122), 증폭기(123), 감쇠기(124), 제1 스위치(125), 전력 증폭기(126), 저잡음 증폭기(127) 및 제2 스위치(128)는 반도체 공정에 의해서 제조될 수 있다. 일부 실시예들에서, 위상 천이기(122), 증폭기(123), 감쇠기(124), 제1 스위치(125), 전력 증폭기(126), 저잡음 증폭기(127) 및 제2 스위치(128)는 하나의 반도체 패키지에 포함될 수 있다. 일부 실시예들에서, 위상 천이기(122), 증폭기(123), 감쇠기(124), 제1 스위치(125), 전력 증폭기(126), 저잡음 증폭기(127) 및 제2 스위치(128) 중 적어도 2개는 상이한 반도체 패키지에 포함될 수 있다.
위상 천이기(122)는 신호의 위상을 천이할 수 있다. 도 1을 참조하여 전술된 바와 같이, 빔의 형성을 위하여 안테나를 통해서 출력되는 신호의 위상이 조절될 수 있고, 위상 천이기(122)는 처리 회로(11)의 제어에 따라 신호의 위상을 천이할 수 있다. 증폭기(123)는 위상 천이기(122)의 출력을 증폭하여 감쇠기(124)에 제공하거나, 감쇠기(124)로부터 제공되는 신호를 증폭하여 위상 천이기(122)에 제공할 수 있다.
감쇠기(124)는 증폭기(123)로부터 출력되는 신호를 감쇠하여 제1 스위치(125)에 제공하거나, 제1 스위치(125)로부터 제공되는 신호를 증폭기(123)에 제공할 수 있다. 도면들을 참조하여 전술된 바와 같이, 감쇠기(124)는 불균일한 저항들을 가질 수 있고, 이에 따라 넓은 감쇠 범위, 낮은 삽입 손실 및 높은 반사 손실을 가질 수 있다. 일부 실시예들에서, 감쇠기(124)는 위상 보상 회로를 포함할 수 있고, 이에 따라 넓은 주파수 범위에서 낮은 위상 불균형을 가질 수 있다. 결과적으로, 감쇠기(124)는 증폭기(123) 및/또는 제1 스위치(125)에 감소된 영향을 미칠 수 있고, 증폭기(123) 또는 제1 스위치(125)로부터 제공된 신호를 넓은 주파수 범위에서 효율적으로 감쇠시킬 수 있다.
제1 스위치(125)는 송신 모드 또는 수신 모드에 따라 동작할 수 있다. 예를 들면, 제1 스위치(125)는, 송신 모드에서 도 12에 도시된 바와 같이, 감쇠기(124)를 전력 증폭기(126)에 연결할 수 있는 한편, 수신 모드에서 감쇠기(124)를 저잡음 증폭기(127)에 연결할 수 있다. 또한, 제2 스위치(128) 역시 송신 모드 또는 수신 모드에 따라 동작할 수 있다. 예를 들면, 제2 스위치(128)는, 송신 모드에서 도 12에 도시된 바와 같이, 전력 증폭기(126)를 안테나가 연결된 제2 단자(129)에 연결할 수 있는 한편, 수신 모드에서 저잡음 증폭기(127)를 제2 단자(129)에 연결할 수 있다.
전력 증폭기(power amplifier; PA)(126)는 송신 모드에서 감쇠기(124)가 제공하는 신호를 제1 스위치(125)를 통해서 수신할 수 있고, 수신된 신호를 증폭할 수 있다. 예를 들면, 전력 증폭기(126)는 안테나를 통해 출력되는 신호가 적절한 송신 전력을 가지도록, 감쇠기(124)가 제공하는 신호를 증폭할 수 있다.
저잡음 증폭기(low noise amplifier; LNA)(127)는 수신 모드에서 제2 단자(129)를 통해서 안테나로부터 신호를 수신할 수 있고, 수신된 신호를 증폭할 수 있다. 예를 들면, 저잡음 증폭기(127)는 제2 단자(129)를 통해서 수신되는 낮은 전력의 신호를 신호대잡음비(signal-to-noise ratio; SNR)을 열화시키지 아니하면서 증폭할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 제1 단자 및 제1 노드 사이에 연결된 제1 전송 선로;
    상기 제1 노드 및 제2 단자 사이에 연결된 제2 전송 선로;
    상기 제1 단자 및 접지 노드 사이에 연결된 제1 저항;
    상기 제2 단자 및 상기 접지 노드 사이에 연결된 제2 저항; 및
    상기 제1 노드 및 상기 접지 노드 사이에 연결된 제3 저항을 포함하고,
    상기 제1 저항 및 상기 제2 저항은, 상기 제3 저항의 제2 저항치보다 높은 제1 저항치를 공통으로 가지는 것을 특징으로 하는 감쇠기.
  2. 청구항 1에 있어서,
    상기 제1 단자 및 상기 접지 노드 사이에 연결된 제1 브랜치;
    상기 제2 단자 및 상기 접지 노드 사이에 연결된 제2 브랜치; 및
    상기 제1 노드 및 상기 접지 노드 사이에 연결된 제3 브랜치를 더 포함하고,
    상기 제1 브랜치, 상기 제2 브랜치 및 상기 제3 브랜치는, 제3 전송 선로, 제4 전송 선로 및 제5 전송 선로를 각각 포함하고,
    상기 제3 전송 선로 및 상기 제4 전송 선로는, 상기 제5 전송 선로의 제2 임피던스보다 더 높은 제1 임피던스를 공통으로 가지는 것을 특징으로 하는 감쇠기.
  3. 청구항 2에 있어서,
    상기 제1 임피던스 및 상기 제2 임피던스의 비율은, 상기 제1 저항치 및 상기 제2 저항치의 비율과 동일한 것을 특징으로 하는 감쇠기.
  4. 청구항 2에 있어서,
    상기 제1 임피던스는, 상기 제1 전송 선로 및 상기 제2 전송 선로의 임피던스들 보다 높고,
    상기 제2 임피던스는, 상기 제1 전송 선로 및 상기 제2 전송 선로의 임피던스들 보다 낮은 것을 특징으로 하는 감쇠기.
  5. 청구항 2에 있어서,
    상기 제1 브랜치는, 상기 제1 단자 및 상기 제1 전송 선로 사이에 연결된 제4 저항을 더 포함하고,
    상기 제2 브랜치는, 상기 제1 노드 및 상기 제2 전송 선로 사이에 연결된 제5 저항을 더 포함하고,
    상기 제3 브랜치는, 상기 제2 단자 및 상기 제3 전송 선로 사이에 연결된 제6 저항을 더 포함하고,
    상기 제4 저항 및 상기 제5 저항은, 상기 제6 저항의 제4 저항치보다 높은 제3 저항치를 공통으로 가지는 것을 특징으로 하는 감쇠기.
  6. 청구항 5에 있어서,
    상기 제3 저항치 및 상기 제4 저항치의 비율은, 상기 제1 저항치 및 상기 제2 저항치의 비율과 동일한 것을 특징으로 하는 감쇠기.
  7. 청구항 2에 있어서,
    상기 제1 브랜치는, 상기기 제1 전송 선로 및 상기 접지 노드 사이에 연결된 제7 저항을 더 포함하고,
    상기 제2 브랜치는, 상기 제2 전송 선로 및 상기 접지 노드 사이에 연결된 제8 저항을 더 포함하고,
    상기 제3 브랜치는, 상기 제3 전송 선로 및 상기 접지 노드 사이에 연결된 제9 저항을 더 포함하고,
    상기 제7 저항 및 상기 제8 저항은, 상기 제9 저항의 제6 저항치보다 높은 제5 저항치를 공통으로 가지는 것을 특징으로 하는 감쇠기.
  8. 청구항 7에 있어서,
    상기 제5 저항치 및 상기 제6 저항치의 비율은, 상기 제1 저항치 및 상기 제2 저항치의 비율과 동일한 것을 특징으로 하는 감쇠기.
  9. 복수의 채널들에 각각 대응하는 복수의 안테나들;
    상기 복수의 채널들에 각각 대응하는 복수의 위상 천이기들;
    상기 복수의 채널들에 각각 대응하는 복수의 감쇠기들을 포함하고,
    상기 복수의 감쇠기들 각각은,
    제1 단자 및 접지 노드 사이에 연결된 제1 저항;
    제2 단자 및 상기 접지 노드 사이에 연결된 제2 저항; 및
    전송 선로를 통해 상기 제1 저항 및 상기 제2 저항에 병렬 연결된 적어도 하나의 제3 저항을 포함하고,
    상기 제1 저항 및 상기 제2 저항은, 상기 적어도 하나의 제3 저항의 제2 저항치보다 높은 제1 저항치를 공통으로 가지는 것을 특징으로 하는 장치.
  10. 제1 단자 및 제1 노드 사이에 연결된 제1 전송 선로;
    상기 제1 노드 및 제2 노드 사이에 연결된 제2 전송 선로;
    상기 제2 노드 및 제2 단자 사이에 연결된 제3 전송 선로;
    상기 제1 단자 및 접지 노드 사이에 연결된 제1 저항;
    상기 제2 단자 및 상기 접지 노드 사이에 연결된 제2 저항;
    상기 제1 노드 및 상기 접지 노드 사이에 연결된 제3 저항; 및
    상기 제2 노드 및 상기 접지 노드 사이에 연결된 제4 저항을 포함하고,
    상기 제1 저항 및 상기 제2 저항은, 상기 제3 저항 및 상기 제4 저항이 공통으로 가지는 제2 저항치보다 높은 제1 저항치를 공통으로 가지는 것을 특징으로 하는 감쇠기.
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