KR20230012422A - 전이 금속과 13족 원소를 포함한 층을 형성하기 위한 방법 및 시스템 - Google Patents

전이 금속과 13족 원소를 포함한 층을 형성하기 위한 방법 및 시스템 Download PDF

Info

Publication number
KR20230012422A
KR20230012422A KR1020220085073A KR20220085073A KR20230012422A KR 20230012422 A KR20230012422 A KR 20230012422A KR 1020220085073 A KR1020220085073 A KR 1020220085073A KR 20220085073 A KR20220085073 A KR 20220085073A KR 20230012422 A KR20230012422 A KR 20230012422A
Authority
KR
South Korea
Prior art keywords
group
transition metal
layer
precursor
substrate
Prior art date
Application number
KR1020220085073A
Other languages
English (en)
Inventor
드뤼넌 마르트 판
치 씨에
찰스 데젤라
페트로 데민스키
리푸 첸
쥬세뻬 알레씨오 베르니
렌-지에 창
Original Assignee
에이에스엠 아이피 홀딩 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠 아이피 홀딩 비.브이. filed Critical 에이에스엠 아이피 홀딩 비.브이.
Publication of KR20230012422A publication Critical patent/KR20230012422A/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • C23C16/14—Deposition of only one other metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/36—Carbonitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4408—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber by purging residual gases from the reaction chamber or gas lines
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45531—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making ternary or higher compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45544—Atomic layer deposition [ALD] characterized by the apparatus
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L27/11556—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Abstract

전이 금속 및 13족 원소를 포함한 층을 증착하기 위한 방법 및 시스템이 개시된다. 층은 기판의 표면 상에 형성된다. 증착 공정은 주기적 증착 공정일 수 있다. 층이 포함될 수 있는 예시적인 구조는, 전계 효과 트랜지스터, VNAND 셀, 금속-절연체-금속(MIM) 구조, 및 DRAM 커패시터를 포함한다.

Description

전이 금속 및 13족 원소를 포함하는 층을 형성하는 방법들 및 시스템들{METHODS AND SYSTEMS FOR FORMING A LAYER COMPRISING A TRANSITION METAL AND A GROUP 13 ELEMENT}
본 개시는, 일반적으로 반도체 처리 방법 및 시스템 분야 그리고 집적 회로 제조 분야에 관한 것이다. 특히, 전이 금속 및 13족 원소를 포함한 층을 형성하기 위한 방법 및 시스템이 개시되어 있다.
예를 들어, 상보성 금속-산화물-반도체(CMOS) 소자와 같은 반도체 소자의 스케일링은 집적 회로의 속도 및 밀도에 있어서 상당한 개선이 이루어졌다. 그러나, 종래의 소자 스케일링 기술은 미래의 기술 분기점에서 큰 도전에 직면해 있다.
예를 들어, 하나의 도전 과제는 공격적으로 스케일링된 CMOS 소자에서 게이트 전극으로서 사용하기에 적합한 전도성 재료를 찾는 것이었다. 예를 들어, 티타늄 나이트라이드 층과 같은 금속과 같은 다양한 게이트 재료가 사용될 수 있다. 그러나, 예를 들어 CMOS 소자의 PMOS 영역에서 티타늄 나이트라이드 층으로 얻어지는 것보다 높은 일함수 값이 요구되는 일부 경우에, 게이트 전극에 대한 개선된 재료를 요구한다. 특히, 이러한 재료는 일함수 금속을 포함할 수 있고, 예를 들어 임계 전압 튜닝을 위해 사용될 수 있다.
또한, MIM(금속-절연체-금속) 구조, DRAM 커패시터, 및 VNAND 셀과 같은 다른 반도체 소자에 새로운 재료가 여전히 필요하다.
이 부분에 진술된 문제점 및 해결책을 포함한 임의의 논의는, 단지 본 개시에 대한 맥락을 제공하는 목적으로만 본 개시에 포함되었다. 이러한 논의는 임의의 또는 모든 정보가 본 발명이 만들어졌거나 그렇지 않으면 선행 기술을 구성하는 시점에 알려진 것으로 간주되어서는 안된다.
본 발명의 내용은 개념의 선택을 단순화된 형태로 도입할 수 있으며, 이는 이하에서 더욱 상세히 설명될 수 있다. 본 발명의 내용은 청구된 요지의 주된 특징 또는 본질적인 특징을 필수적으로 구분하려는 의도가 아니며 청구된 요지의 범주를 제한하기 위해 사용하려는 의도 또한 아니다.
본 개시의 다양한 구현예는, 금속 및 질소를 포함한 재료를 증착하는 방법, 이러한 방법을 사용하여 형성된 구조체 및 소자, 그리고 상기 방법을 수행하고/수행하거나 상기 구조체 및/또는 소자를 형성하기 위한 장치에 관한 것이다. 상기 층은, 일함수 조절 층, 및 임계 전압 조절 층을 포함하는 다양한 응용에서 사용될 수 있다. 예를 들어, 이들은 n- 또는 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFETS)에서 게이트 전극으로서 사용될 수 있다.
기판 상에 재료를 형성하기 위한 방법이 본원에서 설명된다. 방법은 기판을 반응 챔버에 제공하는 단계를 포함한다. 그 다음, 방법은 하나 이상의 제1 사이클을 실행하는 단계를 추가로 포함한다. 슈퍼 사이클은 하나 이상의 전이 금속 서브 사이클 및 13족 원소 서브 사이클을 포함한다. 전이 금속 서브 사이클은 전이 금속 전구체 펄스를 포함한다. 전이 금속 전구체 펄스는 기판을 전이 금속 전구체에 노출시키는 단계를 포함한다. 13족 원소 서브 사이클은, 기판을 13족 원소 전구체에 노출시키는 단계를 포함한 13족 원소 전구체 펄스를 포함한다.
일부 구현예에서, 적어도 하나의 슈퍼 사이클은 복수의 전이 금속 서브 사이클을 포함한다.
일부 구현예에서, 전이 금속 서브 사이클은 질소 반응물 펄스를 추가로 포함하되, 질소 반응물 펄스는 기판을 질소 반응물에 노출시키는 단계를 포함한다.
일부 구현예에서, 13족 원소 서브 사이클은 기판을 탄소 반응물에 노출시키는 단계를 포함한 탄소 반응물 펄스를 추가로 포함한다.
일부 구현예에서, 슈퍼 사이클은 복수의 13족 원소 서브 사이클을 포함한다.
일부 구현예에서, 전이 금속 전구체는 전이 금속 할라이드를 포함한다.
일부 구현예에서, 전이 금속 할라이드는 TiCl4를 포함한다.
일부 구현예에서, 질소 반응물은 질소 및 수소를 포함한다.
일부 구현예에서, 질소 반응물은 NH3를 포함한다.
일부 구현예에서, 13족 원소 전구체는 알루미늄 알킬을 포함한다.
일부 구현예에서, 알루미늄 알킬은 트리메틸 알루미늄을 포함한다.
일부 구현예에서, 13족 원소 전구체는 알루미늄을 포함한다.
일부 구현예에서, 13족 원소 전구체는 MR1 2R2의 일반 조성식을 가지며, 여기서 M은 13족 원소이고, 여기서 R1은 제1 알킬이고, 여기서 R2는 제2 알킬이고, 여기서 R1 및 R2는 상이하다.
일부 구현예에서, R1은 터트-부틸이고 R2는 메틸이다.
일부 구현예에서, 탄소 반응물은 탄소, 수소, 및 적어도 두 개의 불포화 탄소-탄소 결합을 포함한다.
일부 구현예에서, 탄소 반응물은 시클로헥사디엔을 포함한다.
일부 구현예에서, 후속 슈퍼 사이클은 슈퍼 사이클 간 퍼지에 의해 분리된다.
일부 구현예에서, 후속 전이 금속 서브 사이클은 전이 금속 서브 사이클 간 퍼지에 의해 분리된다.
일부 구현예에서, 전이 금속 전구체 펄스는 전이 금속 서브 사이클 내 퍼지에 의해 질소 반응물 펄스로부터 분리된다.
일부 구현예에서, 13족 원소 서브 사이클은 사전 13족 원소 서브 사이클 퍼지가 선행된다.
일부 구현예에서, 13족 원소 전구체 펄스 및 탄소 반응물 펄스는 13족 원소 서브 사이클 간 퍼지에 의해 분리된다.
일부 구현예에서, 기판은 단결정질 실리콘 웨이퍼를 포함한다.
본원에 설명된 바와 같은 방법에 따라 형성된 층을 포함한 게이트 컨택을 포함하는 전계 효과 트랜지스터가 추가로 개시된다.
본원에서 설명된 바와 같은 방법에 의해 증착된 층을 포함한 MIM 금속 전극이 추가로 개시된다.
본원에서 설명된 바와 같은 방법에 의해 증착된 층을 포함한 VNAND 컨택이 추가로 개시된다.
반응 챔버, 전이 금속 전구체 가스 공급원, 13족 원소 전구체 가스 공급원, 질소 반응물 가스 공급원, 및 제어기를 포함하는 시스템이 추가로 개시된다. 전이 금속 전구체 가스 공급원은 전이 금속 전구체를 포함한다. 전이 금속 전구체는 전이 금속을 포함한다. 13족 원소 전구체 가스 공급원은 13족 원소 전구체를 포함한다. 13족 원소 전구체는 13족 원소를 포함한다. 질소 반응물 가스 공급원은 질소 반응물을 포함한다. 질소 반응물은 질소를 포함한다. 제어기는, 본원에 설명된 바와 같은 방법에 의해 기판 상에 재료를 형성하기 위해 반응 챔버 내로 가스 흐름을 제어하도록 구성된다.
이들 및 다른 구현예는 첨부된 도면을 참조하는 특정 구현예의 다음 상세한 설명으로부터 당업자에게 쉽게 분명해질 것이다. 본 발명은 개시된 임의의 특정 구현예에 제한되지 않는다.
다음의 예시적인 도면과 연관하여 고려되는 경우에 발명의 상세한 설명 및 청구범위를 참조함으로써, 본 개시의 구현예에 대해 더욱 완전한 이해를 얻을 수 있다.
도 1은 본원에 설명된 방법의 일 구현예를 나타낸다.
도 2는 본원에 설명된 방법의 일 구현예를 나타낸다.
도 3은 본 개시의 추가적인 예시에 따른 소자(300)의 구조체/일부를 나타낸다.
도 4는 본 개시의 예시에 따른 다른 구조체(400)를 나타낸다.
도 5는 본 개시의 예시적인 추가 구현예에 따른 시스템(500)을 나타낸다.
도 6은 예시적인 DRAM 커패시터(600)를 나타낸다.
도 7은 VNAND 셀의 일부, 즉 컨택 및 전하 트랩 조립체(700)를 나타낸다.
도 8은 본 개시의 예시에 따른 다른 예시적 구조체(800)를 나타낸다.
도 9는 본원에 설명된 바와 같은 방법에 따라 형성되는 재료를 포함한 구조체에서 얻은 측정 결과를 나타낸다.
도 10은 본원에 설명된 바와 같은 방법에 따라 형성되는 재료를 포함한 구조체에서 얻은 측정 결과를 나타낸다.
도 11은 본 개시의 예시에 따른 다른 예시적 구조체를 나타낸다.
도면의 요소는 간략하고 명료하게 도시되어 있으며, 반드시 축적대로 도시되지 않았음을 이해할 것이다. 예를 들어, 본 개시에서 예시된 구현예의 이해를 돕기 위해 도면 중 일부 구성 요소의 치수는 다른 구성 요소에 비해 과장될 수 있다.
아래에 제공된 방법, 구조체, 소자 및 시스템의 예시적인 구현예의 설명은 단지 예시적인 것이고, 예시의 목적으로만 의도된 것이며, 다음의 설명은 본 개시의 범주 또는 청구 범위를 제한하고자 함이 아니다. 또한, 특징부를 기술한 다수 구현예를 인용하는 것이 추가적인 특징부를 갖는 다른 구현예 또는 명시된 특징부의 다른 조합을 포함한 다른 구현예를 배제하고자 함이 아니다. 예를 들어, 다양한 구현예가 예시적인 구현예로서 제시되고, 종속된 청구범위에 인용될 수 있다. 달리 언급되지 않는 한, 예시적인 구현예 또는 이의 구성 요소는 조합될 수 있거나 서로 분리되어 적용될 수 있다.
이하에서 더욱 상세히 설명되는 바와 같이, 본 개시의 다양한 구현예는 게이트 전극 구조와 같은 구조를 형성하기 위한 방법을 제공한다. 예시적인 방법은, 예를 들어 CMOS 소자 또는 이 소자의 부분을 형성하는 데 사용될 수 있다. 이러함에도 불구하고 달리 언급되지 않는 한, 본 발명은 반드시 이러한 예시로 제한되지는 않는다.
본 개시에서, "가스"는 정상 온도 및 압력(NTP)에서 가스, 증기화된 고체 및/또는 증기화된 액체인 재료를 포함할 수 있으며, 맥락에 따라 단일 가스 또는 가스 혼합물로 구성될 수 있다. 공정 가스 이외의 가스, 즉 가스 분배 어셈블리, 다른 가스 분배 장치 등을 통과하지 않고 유입되는 가스는, 예를 들어 반응 공간을 밀폐하기 위해 사용될 수 있고, 희귀 가스와 같은 밀폐 가스를 포함할 수 있다. 일부 경우에서, 용어 "전구체"는 다른 화합물을 생성하는 화학 반응에 참여하는 화합물, 및 특히 막 매트릭스 또는 막의 메인 골격을 구성하는 화합물을 지칭할 수 있으며; 용어 "반응물"은 용어 전구체와 상호 교환적으로 사용될 수 있다.
본원에서 사용되는 바와 같이, 용어 "기판"은, 형성하기 위해 사용될 수 있는, 또는 그 위에 소자, 회로, 또는 막이 형성될 수 있는, 임의의 하부 재료 또는 재료들을 지칭할 수 있다. 기판은 실리콘(예, 단결정 실리콘), 게르마늄과 같은 다른 IV족 재료, 또는 II-VI족 또는 III-V족 반도체 재료와 같은 다른 반도체 재료와 같은 벌크 재료를 포함할 수 있고, 벌크 재료 위에 놓이거나 그 아래에 놓인 하나 이상의 층을 포함할 수 있다. 또한, 기판은, 기판의 층의 적어도 일부 내에 또는 그 위에 형성된 다양한 특징부, 예컨대 오목부, 돌출부 등을 포함할 수 있다. 예로서, 기판은 벌크 반도체 재료, 및 상기 벌크 반도체 재료의 적어도 일부분 위에 놓인 절연 또는 유전체 재료 층을 포함할 수 있다.
본원에서 사용되는 바와 같이, 용어 "막" 및/또는 "층"은 본원에 개시된 방법에 의해 증착된 재료와 같이 임의의 연속적인 또는 비연속적인 구조 및 재료를 지칭할 수 있다. 예를 들어, 막 및/또는 층은 이차원 재료, 삼차원 재료, 나노입자, 부분 또는 전체 분자층 또는 부분 또는 전체 원자층 또는 원자 및/또는 분자 클러스터를 포함할 수 있다. 막 또는 층은 기판의 표면 상에 및/또는 기판 내에 매립되고/매립되거나 그 기판 상에 제조된 소자에 매립된 복수의 분산 원자로 부분적으로 또는 전체적으로 이루어질 수 있다. 막 또는 층은 핀홀 및/또는 격리된 섬을 갖는 재료 또는 층을 포함할 수 있다. 막 또는 층은 적어도 부분적으로 연속적일 수 있다. 막 또는 층은 패터닝될 수 있고, 예를 들어 서브 분할될 수 있고, 복수의 반도체 소자에 포함될 수 있다.
본원에서 사용되는 바와 같이, "구조체"는 본원에 설명된 바와 같은 기판일 수 있거나 이를 포함할 수 있다. 구조체는, 기판 위에 놓이는 하나 이상의 층, 예컨대 본원에서 설명된 방법의 일 구현예에 따라 형성된 하나 이상의 층을 포함할 수 있다. 소자 부분은 구조체이거나 구조체를 포함할 수 있다.
본원에서 사용되는 바와 같이, 용어 "증착 공정"은 기판 위에 층을 증착하기 위해 반응 챔버 내로 전구체(및/또는 반응물)를 도입하는 것을 지칭할 수 있다. "주기적 증착 공정"은 "증착 공정"의 예이다.
용어 "주기적 증착 공정" 또는 "순환 증착 공정"은 반응 챔버 내로 전구체(및/또는 반응물)를 순차적으로 도입시켜 기판 위에 층을 증착하는 것을 지칭할 수 있으며 원자층 증착(ALD) 및 주기적 화학 기상 증착(주기적 CVD), 및 ALD 성분과 주기적 CVD 성분을 포함한 하이브리드 주기적 증착 공정과 같은 처리 기술을 포함한다.
용어 "원자층 증착"은 기상 증착 공정을 지칭할 수 있고, 여기서 증착 사이클, 전형적으로 복수의 연속 증착 사이클은 공정 챔버에서 수행된다. 본원에서 사용된 용어 원자층 증착은, 전구체(들)/반응 가스(들), 및 퍼지(예, 불활성 캐리어) 가스(들)의 교번 펄스로 수행되는 경우, 화학 기상 원자층 증착, 원자층 에피택시(ALE), 분자 빔 에피택시(MBE), 가스 공급원 MBE, 또는 금속유기 MBE, 및 화학적 빔 에피택시와 같은 관련 용어들에 의해 지정된 공정을 포함하는 것을 또한 의미한다.
일반적으로, ALD 공정의 경우, 각각의 사이클 중에 전구체는 반응 챔버에 도입되고 증착 표면(예, 이전 ALD 사이클로부터 이전에 증착된 재료 또는 다른 재료를 포함할 수 있는 기판 표면) 상에 화학 흡착되고, 추가적인 전구체와 쉽게 반응하지 않는(즉, 자기 제한적 반응인) 단층 또는 서브 단층을 형성한다. 그 후, 증착 표면 상에서 화학 흡착된 전구체를 원하는 재료로 전환시키는 용도로, 반응물(예, 다른 전구체 또는 반응 가스)을 후속해서 공정 챔버에 도입시킬 수 있다. 반응물은 전구체와 더 반응할 수 있다. 하나 이상의 사이클 동안, 예를 들어 각 사이클의 각 단계 중에 퍼지 단계를 사용하여, 공정 챔버로부터 과잉의 전구체를 제거하고/제거하거나, 공정 챔버로부터 과잉의 반응물 및/또는 반응 부산물을 제거할 수 있다.
본원에서 사용되는 바와 같이, 용어 "퍼지"는 서로 반응하는 가스의 두 펄스 사이에서 불활성 또는 실질적으로 불활성인 가스가 반응 챔버에 제공되는 절차를 지칭할 수 있다. 예를 들어, 퍼지, 또는 예를 들어 귀 가스를 이용한 퍼지는 전구체 펄스와 반응물 펄스 사이에 제공될 수 있어서, 전구체와 반응물 사이의 기상 상호 작용을 피하거나 적어도 최소화할 수 있다. 퍼지는 시간 또는 공간, 또는 둘 모두에 영향을 미칠 수 있음을 이해해야 한다. 예를 들어 시간적 퍼지의 경우, 퍼지 단계는, 예를 들어 반응 챔버에 제1 전구체를 제공하는 단계, 반응 챔버에 퍼지 가스를 제공하는 단계, 및 반응 챔버에 제2 전구체를 제공하는 단계의 시간적 순서로 사용될 수 있으며, 여기서 층이 증착되는 기판은 이동하지 않는다. 예를 들어, 공간적 퍼지의 경우, 퍼지 단계는 다음과 같은 형태: 기판을, 제1 전구체가 연속적으로 공급되는 제1 위치로부터 퍼지 가스 커튼을 통해 제2 전구체가 연속적으로 공급되는 제2 위치로 이동시키는 단계를 취할 수 있다.
본원에서 사용되는 바와 같이, "전구체"는, 가스가 될 수 있고, 본원에 설명된 증착 공정 주에 혼입될 수 있는 원소를 포함한 화학식으로 표시될 수 있는 가스 또는 재료를 포함한다.
용어 "질소 반응물"은, 가스가 될 수 있고 질소를 포함한 화학식으로 표현될 수 있는 가스 또는 재료를 지칭할 수 있다. 일부 경우에, 화학식은 질소 및 수소를 포함한다. 일부 경우에, 질소 반응물은 이원자 질소를 포함하지 않는다.
용어 "산소 반응물"은, 가스가 될 수 있고 산소를 포함한 화학식으로 표시될 수 있는 가스 또는 재료를 지칭할 수 있다. 일부 경우에, 화학식은 산소 및 수소를 포함한다.
또한, 본 개시에서, 변수의 임의의 두 수치가 상기 변수의 실행 가능한 범위를 구성할 수 있고, 표시된 임의의 범위는 끝점을 포함하거나 배제할 수 있다. 추가적으로, 지시된 변수의 임의의 값은 ("약"으로 표시되는지의 여부에 관계없이) 정확한 값 또는 대략적인 값을 지칭할 수 있고 등가를 포함할 수 있으며, 평균, 중간, 대표, 다수 등을 지칭할 수 있다. 또한, 본 개시에서, 용어 "포함한", "의해 구성되는", 및 "갖는"은 일부 구현예에서 "통상적으로 또는 대략적으로 포함하는", "포함하는", "본질적으로 이루어지는", 또는 "이루어지는"을 독립적으로 지칭한다.
본 개시에서, 임의의 정의된 의미는 일부 구현예에서 반드시 보통의 그리고 관습적인 의미를 배제하는 것은 아니다.
일 양태에서, 기판 상에 재료를 형성하기 위한 방법이 본원에서 설명된다. 방법은, 기판을 반응 챔버에 제공하는 단계 및 복수의 슈퍼 사이클을 실행하는 단계를 포함한다. 슈퍼 사이클은 하나 이상의 전이 금속 서브 사이클 및 13족 원소 서브 사이클을 포함한다. 일부 구현예에서, 하나의 슈퍼 사이클은 복수의 전이 금속 서브 사이클을 포함한다. 전이 금속 서브 사이클은, 기판을 전이 금속 전구체에 노출시키는 단계를 차례로 포함한 전이 금속 전구체 펄스를 포함한다. 일부 구현예에서, 하나 이상의 전이 금속 서브 사이클은, 기판을 질소 반응물에 노출시키는 단계를 차례로 포함하 질소 반응물 펄스를 추가로 포함한다. 13족 원소 서브 사이클은, 기판을 13족 원소 전구체에 노출시키는 단계를 포함한 13족 원소 전구체 펄스를 포함한다. 따라서, 전이 금속 및 13족 원소를 포함하는 재료가 기판 상에 형성될 수 있다.
일부 구현예에서, 슈퍼 사이클은 전이 금속 서브 사이클 및 13족 원소 서브 사이클을 순차적으로 실행하는 단계를 포함한다. 일부 구현예에서, 전이 금속 서브 사이클은 전이 금속 전구체 펄스 및 질소 반응물 펄스를 순차적으로 실행하는 단계를 포함한다. 일부 구현예에서, 13족 원소 서브 사이클은 13족 원소 전구체 펄스 및 탄소 반응물 펄스를 순차적으로 실행하는 단계를 포함한다.
현재 설명된 방법을 사용하여 기판 상에 형성된 재료는, 예를 들어 P- 또는 N- 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 게이트 전극에서 게이트 스택 일함수 조정 금속으로서 유용할 수 있다. 추가적으로 또는 대안적으로, 이들은 금속-절연체-금속(MIM) 금속 전극 및/또는 수직형 NAND(VNAND) 컨택에 사용될 수 있다.
본원에 설명된 방법은 주기적 화학 기상 증착(CVD), 원자층 증착(ALD), 또는 하이브리드 주기적 CVD/ALD 공정을 포함할 수 있는 주기적 증착 공정을 포함할 수 있다는 것이 당업자에게 명백할 것이다. 예를 들어, 일부 구현예에서, 특정 ALD 공정의 성장 속도는 CVD 공정에 비해 낮을 수 있다. 성장 속도를 증가시키는 하나의 접근법은 ALD 공정에서 통상적으로 사용되는 것보다 높은 증착 온도에서 작동시켜, 일부 부분에 화학 기상 증착 공정, 즉 비-자기-제한 반응 공정을 유발할 수 있으나, 반응물의 순차적 도입의 장점을 여전히 가질 수 있다. 이러한 공정은 주기적 CVD로 지칭될 수 있다. 일부 구현예에서, 주기적 CVD 공정은 두 개 이상의 전구체 또는 반응물을 반응 챔버에 도입하는 단계를 포함할 수 있으며, 반응 챔버 내 두 개 이상의 반응물 사이의 중첩 시간일 수 있어서 증착의 ALD 성분 및 증착의 CVD 성분 양쪽을 초래한다. 이를 하이브리드 공정으로 지칭한다. 추가 예시에 따라, 주기적 증착 공정은 하나의 반응물 또는 전구체의 연속적인 흐름 및 제2 반응물 또는 전구체의 반응 챔버 내로의 주기적 펄스화를 포함할 수 있다.
본 개시의 일부 예시에 따라, 재료를 형서하는 단계는 열 증착 공정을 포함한다. 이들 경우에, 증착 공정은, 증착 공정에 사용하기 위해 활성 종을 형성하는 플라즈마의 사용을 포함하지 않는다.
일부 구현예에서, 13족 원소 서브 사이클은 탄소 반응물 펄스를 추가로 포함한다. 탄소 반응물 펄스는 기판을 탄소 반응물에 노출시키는 단계를 포함한다. 따라서, 전이 금속, 질소, 13족 원소, 및 탄소를 포함하는 재료가 기판 상에 형성될 수 있다.
일부 구현예에서, 탄소 반응물은 탄소, 수소, 및 적어도 두 개의 불포화 탄소-탄소 결합을 포함한다. 일부 구현예에서, 탄소 반응물은 환형 알카디엔을 포함한다. 일부 구현예에서, 탄소 반응물은 시클로헥사디엔을 포함한다. 적절한 시클로헥사디엔은 1,4-시클로헥사디엔 및 1,3-시클로헥사디엔을 포함한다. 일부 구현예에서, 탄소-반응물은 적어도 두 개의 불포화 탄소-탄소 결합을 갖는 환형 탄화수소를 포함한다.
일부 구현예에서, 슈퍼 사이클은 복수의 13족 원소 서브 사이클을 포함한다.
일부 구현예에서, 방법은 복수의 슈퍼 사이클을 실행하는 단계를 포함한다. 본원에 설명된 방법에 포함된 슈퍼 사이클의 총 수는, 특히 원하는 총 층 두께에 따라 달라진다. 일부 구현예에서, 방법은 적어도 1 슈퍼 사이클 내지 최대 100 슈퍼 사이클, 또는 적어도 2 슈퍼 사이클 내지 최대 80 슈퍼 사이클, 또는 적어도 3 슈퍼 사이클 내지 최대 70 슈퍼 사이클, 또는 적어도 4 슈퍼 사이클 내지 최대 60 슈퍼 사이클, 또는 적어도 5 슈퍼 사이클 내지 최대 50 슈퍼 사이클, 또는 적어도 10 슈퍼 사이클 내지 최대 40 슈퍼 사이클, 또는 적어도 20 슈퍼 사이클 내지 최대 30 슈퍼 사이클을 포함한다. 일부 구현예에서, 방법은 최대 100 슈퍼 사이클, 또는 최대 90 슈퍼 사이클, 또는 최대 80 슈퍼 사이클, 또는 최대 70 슈퍼 사이클, 또는 최대 60 슈퍼 사이클, 또는 최대 50 슈퍼 사이클, 또는 최대 40 슈퍼 사이클, 또는 최대 30 슈퍼 사이클, 또는 최대 20 슈퍼 사이클, 또는 최대 10 슈퍼 사이클, 또는 최대 5 슈퍼 사이클, 또는 최대 4 슈퍼 사이클, 또는 최대 3 슈퍼 사이클, 또는 최대 2 슈퍼 사이클을 포함한다. 일부 구현예에서, 방법은 적어도 1개의 슈퍼 사이클, 또는 적어도 2개의 슈퍼 사이클, 또는 적어도 5개의 슈퍼 사이클, 또는 적어도 10개의 슈퍼 사이클, 또는 적어도 20개의 슈퍼 사이클, 또는 적어도 50개의 슈퍼 사이클, 또는 적어도 100개의 슈퍼 사이클을 포함한다.
일부 구현예에서, 본 개시의 일 구현예에 따라 형성된 재료를 포함한 층은 적어도 0.2 nm 내지 최대 5 nm, 또는 적어도 0.3 nm 내지 최대 4 nm, 또는 적어도 0.4 nm 내지 최대 3 nm, 또는 적어도 0.5 nm 내지 최대 2 nm, 또는 적어도 0.7 nm 내지 최대 1.5 nm, 또는 적어도 0.9 nm 내지 최대 1.0 nm의 두께를 가질 수 있다.
일부 구현예에서, 슈퍼 사이클은 적어도 1 내지 최대 1000개의 전이 금속 서브 사이클, 또는 적어도 2 내지 최대 5개의 전이 금속 서브 사이클, 또는 적어도 5 내지 최대 10개의 전이 금속 서브 사이클, 또는 적어도 10 내지 최대 20개의 전이 금속 서브 사이클, 또는 적어도 20 내지 최대 50개의 전이 금속 서브 사이클, 또는 적어도 50 내지 최대 100개의 전이 금속 서브 사이클, 또는 적어도 100 내지 최대 200개의 전이 금속 서브 사이클, 또는 적어도 200 내지 최대 500개의 전이 금속 서브 사이클, 또는 적어도 500 내지 최대 1000개의 전이 금속 서브 사이클을 포함한다.
일부 구현예에서, 슈퍼 사이클은 적어도 1 내지 최대 1000개의 13족 원소 서브 사이클, 또는 적어도 2 내지 최대 5개의 13족 원소 서브 사이클, 또는 적어도 5 내지 최대 10개의 13족 원소 서브 사이클, 또는 적어도 10개 내지 최대 20개의 13족 원소 서브 사이클, 또는 적어도 20 내지 최대 50개의 13족 원소 서브 사이클, 또는 적어도 50 내지 최대 100개의 13족 원소 서브 사이클, 또는 적어도 100 내지 최대 200개의 13족 원소 서브 사이클, 또는 적어도 200 내지 최대 500개의 13족 원소 서브 사이클, 또는 적어도 500 내지 최대 1000개의 13족 원소 서브 사이클을 포함한다.
일부 구현예에서, 슈퍼 사이클은 적어도 1 내지 최대 1000개의 전이 금속 서브 사이클 및 적어도 1 내지 최대 1000개의 13족 원소 서브 사이클을 포함한다. 일부 구현예에서, 슈퍼 사이클은 적어도 2 내지 최대 500개의 전이 금속 서브 사이클 및 적어도 1 내지 최대 1000개의 13족 원소 서브 사이클을 포함한다. 일부 구현예에서, 슈퍼 사이클은 적어도 5 내지 최대 200개의 전이 금속 서브 사이클 및 적어도 1 내지 최대 1000개의 13족 원소 서브 사이클을 포함한다. 일부 구현예에서, 슈퍼 사이클은 적어도 10 내지 최대 100개의 전이 금속 서브 사이클 및 적어도 1 내지 최대 1000개의 13족 원소 서브 사이클을 포함한다. 일부 구현예에서, 슈퍼 사이클은 적어도 20 내지 최대 50개의 전이 금속 서브 사이클 및 적어도 1 내지 최대 1000개의 13족 원소 서브 사이클을 포함한다.
일부 구현예에서, 슈퍼 사이클은 적어도 1 내지 최대 1000개의 전이 금속 서브 사이클 및 적어도 2 내지 최대 500개의 13족 원소 서브 사이클을 포함한다. 일부 구현예에서, 슈퍼 사이클은 적어도 1 내지 최대 1000개의 전이 금속 서브 사이클 및 적어도 5 내지 최대 200개의 13족 원소 서브 사이클을 포함한다. 일부 구현예에서, 슈퍼 사이클은 적어도 1 내지 최대 1000개의 전이 금속 서브 사이클 및 적어도 10 내지 최대 100개의 13족 원소 서브 사이클을 포함한다. 일부 구현예에서, 슈퍼 사이클은 적어도 1 내지 최대 1000개의 전이 금속 서브 사이클 및 적어도 20 내지 최대 50개의 13족 원소 서브 사이클을 포함한다.
일부 구현예에서, 13족 원소 전구체는 13족 금속을 포함한다. 적절한 13족 원소는 B, Al, Ga, 및 In을 포함한다. 일부 구현예에서, 13족 원소 전구체는 알루미늄을 포함한다.
일부 구현예에서, 13족 원소 전구체는 MR1 2R2의 일반 조성식을 가지며, 여기서 R1은 제1 알킬이고, 여기서 R2는 제2 알킬이고, 여기서 R1 및 R2는 상이하다. 일부 구현예에서, R1은 프로필, 부틸, 펜틸 및 헥실로부터 선택되고; M은 B, Al, Ga 및 In으로부터 선택된다. 일부 구현예에서, R2는 메틸 또는 에틸이다. 일부 구현예에서, R1은 터트-부틸이고 R2는 메틸이다.
일부 구현예에서, 13족 원소 전구체는 일반 조성식 MR3을 갖는 화합물을 포함하고, 여기서 M은 B, Al, Ga 및 In으로부터 선택된 13족 원소이고; 여기서 R은 C1 내지 C4 알킬이다. 일부 구현예에서, 13족 원소 전구체는 알루미늄 알킬을 포함한다. 일부 구현예에서, 알루미늄 알킬은 트리메틸 알루미늄을 포함한다.
일부 구현예에서, 전이 금속 전구체는 할라이드, 옥소할라이드, 및 유기금속 화합물로부터 선택된다. 적절한 옥소할라이드는 옥소클로라이드를 포함한다. 적합한 금속유기 화합물은 베타 디케토네이트를 포함한다. 일부 구현예에서, 전이 금속 전구체는 전이 금속 할라이드를 포함한다. 적합한 전이 금속 할라이드는 전이 금속 플루오라이드, 전이 금속 클로라이드, 전이 금속 브로마이드, 및 전이 금속 요오드를 포함한다. 문제의 전이 금속은 +1, +2, +3, +4, +5, 또는 +6과 같은 임의의 적절한 산화 상태를 가질 수 있다. 일부 구현예에서, 전이 금속 전구체는 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Y, Zr, Nb, Mo, Ru, Rh, Lu, Hf, Ta, 및 W로부터 선택된 전이 금속을 포함한다. 일부 구현예에서, 전이 금속 할라이드는 TiCl4를 포함한다.
일부 구현예에서, 질소 반응물은 질소 및 수소를 포함한다.
예시적인 질소 반응물은 암모니아(NH3), 히드라진(N2H4), 알킬-치환 히드라진, 다른 질소 및 수소 함유 가스(질소 가스 및 수소 가스의 혼합물) 등 중 하나 이상으로부터 선택될 수 있다. 적절한 알킬-치환 히드라진은 디메틸히드라진 및 터트-부틸히드라진을 포함한다. 질소 반응물은 질소 및 수소를 포함하거나 이로 구성될 수 있다. 일부 경우에, 질소 반응물은 이원자 질소를 포함하지 않는다. 일부 구현예에서, 상기 질소 반응물은 암모니아 및/또는 히드라진을 포함한다. 일부 구현예에서, 질소 반응물은 암모니아를 포함한다. 일부 구현예에서, 질소 반응물은 히드라진을 포함한다. 일부 구현예에서, 질소 반응물은 NH3, N2H2, 및 R1-N=N-R2로부터 선택된 하나 이상의 가스를 포함하되, R1 및 R2는 H 및 하이드로카르빌로부터 독립적으로 선택된다. 적합한 하이드로카르빌은 메틸, 에틸, 프로필 및 부틸과 같은 C1 내지 C4 알킬을 포함한다. C1 내지 C4 알킬은 이소프로필, 이소-부틸, 이차-부틸, 및 삼차-부틸과 같은 선형 및 분지형 이성질체를 포함한다.
일부 구현예에서, 본원에 설명된 바와 같은 방법에 의해 형성된 층의 전이 금속 함량은 적어도 1.0 원자 퍼센트 내지 최대 99.0 원자 퍼센트, 또는 3.0 원자 퍼센트 내지 최대 97.0 원자 퍼센트, 또는 적어도 5.0 원자 퍼센트 내지 최대 95.0 원자 퍼센트, 또는 10.0 원자 퍼센트 내지 최대 90.0 원자 퍼센트, 또는 적어도 20.0 원자 퍼센트 내지 최대 80.0 원자 퍼센트, 또는 30.0 원자 퍼센트 내지 최대 70.0 원자 퍼센트, 또는 적어도 40.0 원자 퍼센트 내지 최대 60.0 원자 퍼센트이다.
일부 구현예에서, 본원에 설명된 바와 같은 방법에 의해 형성된 층의 13족 원소 함량은 적어도 1.0 원자 퍼센트 내지 최대 99.0 원자 퍼센트, 또는 3.0 원자 퍼센트 내지 최대 97.0 원자 퍼센트, 또는 적어도 5.0 원자 퍼센트 내지 최대 95.0 원자 퍼센트, 또는 10.0 원자 퍼센트 내지 최대 90.0 원자 퍼센트, 또는 적어도 20.0 원자 퍼센트 내지 최대 80.0 원자 퍼센트, 또는 30.0 원자 퍼센트 내지 최대 70.0 원자 퍼센트, 또는 적어도 40.0 원자 퍼센트 내지 최대 60.0 원자 퍼센트이다.
일부 구현예에서, 본원에 설명된 바와 같은 방법에 의해 형성된 상기 층의 질소 함량은 적어도 1.0 원자 퍼센트 내지 최대 99.0 원자 퍼센트, 또는 3.0 원자 퍼센트 내지 최대 97.0 원자 퍼센트, 또는 적어도 5.0 원자 퍼센트 내지 최대 95.0 원자 퍼센트, 또는 10.0 원자 퍼센트 내지 최대 90.0 원자 퍼센트, 또는 적어도 20.0 원자 퍼센트 내지 최대 80.0 원자 퍼센트, 또는 30.0 원자 퍼센트 내지 최대 70.0 원자 퍼센트, 또는 적어도 40.0 원자 퍼센트 내지 최대 60.0 원자 퍼센트이다.
일부 구현예에서, 본원에 설명된 방법에 의해 형성된 상기 층의 탄소 함량은 적어도 1.0 원자 퍼센트 내지 최대 99.0 원자 퍼센트, 또는 3.0 원자 퍼센트 내지 최대 97.0 원자 퍼센트, 또는 적어도 5.0 원자 퍼센트 내지 최대 95.0 원자 퍼센트, 또는 10.0 원자 퍼센트 내지 최대 90.0 원자 퍼센트, 또는 적어도 20.0 원자 퍼센트 내지 최대 80.0 원자 퍼센트, 또는 30.0 원자 퍼센트 내지 최대 70.0 원자 퍼센트, 또는 적어도 40.0 원자 퍼센트 내지 최대 60.0 원자 퍼센트이다.
일부 구현예에서, 후속 슈퍼 사이클은 슈퍼 사이클 간 퍼지에 의해 분리된다. 일부 구현예에서, 슈퍼 사이클 간 퍼지는 적어도 10 ms 내지 최대 100 ms, 또는 적어도 100 ms 내지 최대 1000 ms, 또는 적어도 1000 ms 내지 최대 10초 동안 지속된다.
일부 구현예에서, 후속 전이 금속 서브 사이클은 전이 금속 서브 사이클 간 퍼지에 의해 분리된다. 일부 구현예에서, 전이 금속 서브 사이클 간 퍼지는 적어도 10 ms 내지 최대 100 ms, 또는 적어도 100 ms 내지 최대 1000 ms, 또는 적어도 1000 ms 내지 최대 10초 동안 지속된다.
일부 구현예에서, 전이 금속 전구체 펄스는 전이 금속 서브 사이클 내 퍼지에 의해 질소 반응물 펄스로부터 분리된다. 일부 구현예에서, 전이 금속 서브 사이클 내 퍼지는 적어도 10 ms 내지 최대 100 ms, 또는 적어도 100 ms 내지 최대 1000 ms, 또는 적어도 1000 ms 내지 최대 10초 동안 지속된다.
일부 구현예에서, 13족 원소 서브 사이클은 사전 13족 원소 서브 사이클 퍼지가 선행된다. 일부 구현예에서, 사전 13족 원소 서브 사이클 퍼지는 적어도 10 ms 내지 최대 100 ms, 또는 적어도 100 ms 내지 최대 1000 ms, 또는 적어도 1000 ms 내지 최대 10초 동안 지속된다.
일부 구현예에서, 13족 원소 전구체 펄스 및 탄소 반응물 펄스는 13족 원소 서브 사이클 간 퍼지에 의해 분리된다. 일부 구현예에서, 13족 원소 서브 사이클 간 퍼지는 적어도 10 ms 내지 최대 100 ms, 또는 적어도 100 ms 내지 최대 1000 ms, 또는 적어도 1000 ms 내지 최대 10초 동안 지속된다.
일부 구현예에서, 본원에 설명된 바와 같은 방법의 후속 부분 사이에 퍼지를 제공하면 상이한 전구체와 반응물 사이의 기생 반응을 최소화할 수 있다는 것을 이해할 것이다.
일부 구현예에서, 전이 금속 전구체 펄스 및 질소 반응물 펄스는 적어도 부분적으로 중첩될 수 있다.
일부 구현예에서, 전이 금속 및 질소 반응물 펄스 및 13족 원소 전구체 펄스는 적어도 부분적으로 중첩될 수 있다.
일부 구현예에서, 13족 원소 전구체 펄스 및 탄소 반응물 펄스는 적어도 부분적으로 중첩될 수 있다.
단결정질 실리콘 웨이퍼는 적절한 기판일 수 있다. 다른 기판, 예를 들어 단결정질 게르마늄 웨이퍼, 갈륨 비소 웨이퍼, 쿼츠, 사파이어, 글라스, 스틸, 알루미늄, 실리콘-온-절연체 기판, 플라스틱 등이 적절할 수 있다.
일부 구현예에서, 본 개시의 일 구현예에 따라 형성된 재료를 포함한 층은, 약 2 초과, 약 5 초과, 약 10 초과, 약 25 초과, 약 50 초과, 약 100 초과, 또는 약 10 내지 100 또는 약 5 내지 25의 종횡비(높이/폭)를 갖는 갭 내/갭 상에서 약 50% 이상, 또는 약 80% 이상, 또는 약 90% 이상, 또는 약 95% 이상, 또는 약 98% 이상, 또는 약 99% 이상의 스텝 커버리지를 갖는다. 용어 "스텝 커버리지"는 갭 외부의 그 층의 두께에 대한 갭 내부의 층의 두께를 지칭한다는 것을 이해할 것이다.
일부 구현예에서, 재료는 500℃ 미만, 또는 적어도 50℃ 내지 최대 500℃, 또는 적어도 75℃ 내지 최대 400℃, 또는 적어도 100℃ 내지 최대 300℃, 또는 적어도 100℃ 내지 최대 200℃, 또는 적어도 100℃ 내지 최대 150℃의 기판 온도에서 형성된다.
일부 구현예에서, 본원에 설명된 방법은 1000 Pa 미만, 또는 적어도 0.1 Pa 내지 최대 1.0 Pa, 또는 적어도 1.0 Pa 내지 최대 10 Pa, 또는 적어도 10 Pa 내지 최대 100 Pa, 또는 적어도 100 Pa 내지 최대 1000 Pa, 또는 적어도 1000 Pa 내지 최대 10000 Pa의 압력에서 수행된다.
일부 구현예에서, 하나 이상의 전구체 및/또는 반응물은 캐리어 가스에 의해 수반된다. 일부 구현예에서, 캐리어 가스는 적어도 0.2 내지 최대 2.0 slpm, 또는 적어도 0.3 내지 최대 1.5 slpm, 또는 적어도 0.4 내지 최대 1.0 slpm, 또는 적어도 0.5 내지 최대 0.7 slpm의 유량으로 제공된다. 일부 구현예에서, N2는 캐리어 가스로서 사용된다. 일부 구현예에서, 귀가스는 캐리어 가스로서 사용된다. 적합한 귀가스는 He, Ne, Ar, Kr, 및 Xe을 포함한다.
일부 구현예에서, 본원에 설명된 방법은 적어도 0.2 nm 내지 최대 5 nm의 두께를 갖는 재료 함유 층이 기판 상에 형성될 때까지 수행된다.
일부 구현예에서, 본원에 설명된 바와 같은 방법은 하나 이상의 이중층을 포함한 기판 상에 재료를 형성하기 위해 사용된다. 이중층은 전이 금속 서브 층 및 13족 원소 서브 층을 포함한다. 일부 구현예에서, 재료는 적어도 1개의 이중층 내지 최대 100개의 이중층, 또는 적어도 1개의 이중층 내지 최대 2개의 이중층, 또는 적어도 2개의 이중층 내지 최대 5개의 이중층, 또는 적어도 5개의 이중층 내지 최대 10개의 이중층, 또는 적어도 10개의 이중층 내지 최대 20개의 이중층, 또는 적어도 20개의 이중층 내지 최대 50개의 이중층, 또는 적어도 50개의 이중층 내지 최대 100개의 이중층을 포함한다. 일부 구현예에서, 전이 금속 서브 층은 적어도 0.1 nm 내지 최대 10 nm, 또는 적어도 0.1 nm 내지 최대 0.2 nm, 또는 적어도 0.2 nm 내지 최대 0.5 nm, 또는 적어도 0.5 nm 내지 최대 1.0 nm, 또는 적어도 1.0 nm 내지 최대 2.0 nm, 또는 적어도 2.0 nm 내지 최대 5.0 nm, 또는 적어도 5.0 nm 내지 최대 10.0 nm의 두께를 가질 수 있다. 일부 구현예에서, 13족 원소 서브 층은 적어도 0.1 nm 내지 최대 10 nm, 또는 적어도 0.1 nm 내지 최대 0.2 nm, 또는 적어도 0.2 nm 내지 최대 0.5 nm, 또는 적어도 0.5 nm 내지 최대 1.0 nm, 또는 적어도 1.0 nm 내지 최대 2.0 nm, 또는 적어도 2.0 nm 내지 최대 5.0 nm, 또는 적어도 5.0 nm 내지 최대 10.0 nm의 두께를 가질 수 있다.
본 개시의 추가적인 구현예에 따라, 소자 또는 이의 일부는 본원에 설명된 방법 및/또는 구조체를 사용하여 형성될 수 있다. 소자는 기판, 절연 층 또는 유전체 층, 절연 층 또는 유전체 층, 본원에 설명된 방법의 일 구현예에 따라 형성되고 절연 층 또는 유전체 층 위에 놓이는 재료를 포함한 재료 층, 및 선택적으로 본원에 설명된 방법의 일 구현예에 따라 형성된 재료를 포함한 재료 층 위에 놓이는 추가의 금속 층을 포함할 수 있다. 소자는, 예를 들어 MOSFET, 예를 들어 pMOSFET 또는 nMOSFET 소자의 일부이거나 이를 형성할 수 있다. 따라서, 전계 효과 트랜지스터가 본원에 추가로 설명된다. 이는 본원에 설명된 바와 같은 방법의 일 구현예에 따라 형성되는 층을 차례로 포함한 게이트 컨택을 포함한다. 적절한 전계 효과 트랜지스터는 FINFET, 포크시트 소자, 및 게이트-올-어라운드 MOSFET을 포함한다.
본원에 설명된 바와 같은 층은, 예를 들어 DRAM 메모리에서 마주치는 바와 같이, 커패시터, 예를 들어 금속-절연체-금속 커패시터(MIM)의 컨택에 적절히 사용될 수 있다. 따라서, 본원에 설명된 바와 같은 방법에 의해 증착된 층을 포함한, MIM 금속 전극이 본원에 추가로 설명된다.
본원에 설명된 바와 같은 층은, 예를 들어 VNAND 메모리에 사용될 수 있는 바와 같이, 플로팅 게이트 메모리 셀의 컨택에 적절히 사용될 수 있다. 따라서, 본원에서 설명된 바와 같은 방법에 의해 증착된 층을 포함한 VNAND 컨택이 추가로 본원에 설명된다.
본 개시에 따른 방법에 의해 형성된 재료를 포함한 층으로 부분 또는 전체로 라이닝된 와이어가 본원에 추가로 설명된다. 일부 구현예에서, 와이어는 구리를 포함한다. 일부 구현예에서, 와이어는 코발트를 포함한다. 일부 구현예에서, 와이어는 구리와 코발트를 포함한다. 일부 구현예에서, 와이어는 텅스텐을 포함한다. 일부 구현예에서, 와이어는 몰리브덴을 포함한다. 일부 구현예에서, 와이어는 몰리브덴, 구리 및/또는 텅스텐으로 구성되거나 실질적으로 구성되는 코어를 포함한다. 유리하게는, 상기 층은, 본원에 설명된 바와 같이 반응 챔버 내의 기판 상에 층을 형성하기 위한 방법에 따라 형성된다. 용어 "와이어"는 집적 회로에서 흔한 상호 연결 또는 복수의 상호 연결을 지칭할 수 있음을 이해할 것이다.
반응 챔버, 전이 금속 전구체 가스 공급원, 13족 원소 전구체 가스 공급원, 선택적 질소 반응물 가스 공급원, 선택적으로 탄소 반응물 가스 공급원, 및 제어기를 포함하는 시스템이 본원에 추가로 설명된다. 전이 금속 전구체 가스 공급원은 전이 금속 전구체를 포함한다. 전이 금속 전구체는 결과적으로 전이 금속을 포함한다. 13족 원소 전구체 가스 공급원은 13족 원소 전구체를 포함한다. 13족 원소 전구체는 결과적으로 13족 원소를 포함한다. 질소 반응물 가스 공급원은 질소 반응물을 포함한다. 질소 반응물은 결과적으로 질소를 포함한다. 일부 구현예에서, 시스템은, 탄소 반응물을 포함한 탄소 반응물 가스 공급원을 추가로 포함한다. 탄소 반응물은 탄소를 포함하는 것으로 이해될 것이다. 제어기는, 본원에 설명된 바와 같은 방법에 의해 기판 상에 재료를 형성하기 위해 반응 챔버 내로 가스 흐름을 제어하도록 구성된다.
도 1은 본원에 설명되는 대로 방법의 일 구현예에서의 개략도를 나타낸다. 이 방법(100)은, 예를 들어 금속 산화물 반도체 전계 효과 트랜지스터의 소스, 또는 드레인 전극에서 일함수 금속으로서 사용하기 위한 것과 같이, NMOS, PMOS, 및/또는 CMOS 소자에 적합한 게이트 전극 구조체를 형성하는 데 사용될 수 있다. 그러나, 달리 언급되지 않는 한, 방법은 이러한 응용에 제한되지 않는다. 상기 방법은 기판 지지부 상에 기판을 위치시키는 단계(111)를 포함한다. 기판 지지부는 반응 챔버 내에 위치한다. 적절한 기판 지지부는 받침대, 서셉터 등을 포함한다. 그 다음, 기판은 전이 금속 전구체(112) 및 13족 원소 전구체(116)에 노출된다. 선택적으로, 기판은 질소 반응물(115) 및 탄소 반응물(117)에 노출된다.
기판을 전이 금속 전구체에 노출시키는 단계(112) 및 선택적으로 기판을 질소 반응물에 노출시키는 단계(115)는, 일 회 이상 반복(120)되어 복수의 전이 금속 서브 사이클을 형성한다.
일부 구현예에서, 기판을 전이 금속 전구체에 노출시키는 단계(112), 질소 반응물에 노출시키는 단계(115), 13족 원소 전구체에 노출시키는 단계(116), 및 탄소 반응물에 노출시키는 단계(117)는 연속적으로 수행된다. 즉, 일부 구현예에서, 이들 단계는 중첩되지 않는다. 일부 구현예에서, 기판을 전이 금속 전구체에 노출시키는 단계(112), 질소 반응물에 노출시키는 단계(115), 13족 원소 전구체에 노출시키는 단계(116), 및 탄소 반응물에 노출시키는 단계(117) 중 하나 이상은 적어도 부분적으로 중첩된다. 일부 구현예에서, 기판을 전이 금속 전구체에 노출시키는 단계(112), 질소 반응물에 노출시키는 단계(115), 13족 원소 전구체에 노출시키는 단계(116), 및 탄소 반응물에 노출시키는 단계(117) 중 하나 이상은 연속적으로 수행되는 반면, 나머지 단계는 순차적으로 수행된다.
선택적으로, 기판을 전이 금속 전구체에 노출시키는 단계(112), 기판을 질소 반응물에 노출시키는 단계(115), 기판을 13족 원소 전구체에 노출시키는 단계(116), 및 기판을 탄소 반응물에 노출시키는 단계(117) 중 하나 이상의 단계 이후에, 기판은 퍼지 가스에 노출된다. 이러한 퍼지는, 예를 들어 귀가스에 의해 수행될 수 있다. 예시적인 귀가스는 He, Ne, Ar, Xe, 및 Kr을 포함한다. 퍼지는 퍼지 가스를 반응 챔버에 제공하는 단계를 포함할 수 있다. 대안적으로, 퍼지는 퍼지 가스 커튼을 통해 기판을 이송하는 단계를 포함할 수 있다. 퍼지 동안, 잉여 화학 물질 및 반응 부산물이 존재하는 경우, 기판이 다음 반응 화학 물질과 접촉하기 전에 이들은 기판 표면으로부터 제거될 수 있다.
일부 구현예에서, 기판을 전이 금속 전구체에 노출시키는 단계(112), 선택적으로 기판을 질소 반응물에 노출시키는 단계(115), 기판을 13족 원소 전구체에 노출시키는 단계(116), 및 선택적으로 기판을 탄소 반응물에 노출시키는 단계(117)는 1회 이상 반복(119)된다.
이 방법은, 소정의 두께를 갖는 재료 포함 층이 기판 상에 형성될 때까지 계속되고, 그 시점에서 방법은 종료된다(118).
도 2는 본원에 설명되는 대로 방법(200)의 일 구현예에서의 다른 개략도를 나타낸다. 방법(200)은 기판 지지부 상에 기판을 위치시키는 단계(210)를 포함한다. 그 다음, 방법(200)은 전이 금속 서브 사이클(220)을 포함한다. 선택적으로, 전이 금속 서브 사이클(220)은 일 회 이상 반복(250)된다. 그 다음, 방법(200)은 13족 원소 서브 사이클(230)을 포함한다. 선택적으로, 13족 원소 서브 사이클(230)은 일 회 이상 반복된다. 또한, 방법은 복수의 슈퍼 사이클을 실행하는 단계(270)를 선택적으로 포함할 수 있다. 슈퍼 사이클(270)은 일 회 이상의 전이 금속 서브 사이클(220), 및 하나 이상의 13족 원소 서브 사이클(230)을 포함한다. 전이 금속 서브 사이클(220)은 전이 금속 전구체 펄스 및 선택적으로 질소 반응물 펄스를 포함한다. 13족 원소 서브 사이클(230)은 13족 원소 전구체 펄스 및 선택적으로 탄소 반응물 펄스를 포함한다. 실행되는 슈퍼 사이클(270)의 총 수는 기판 상에 증착되는 재료의 소정의 양에 도달하도록 선택된다. 이러한 소정의 양의 재료가 기판 상에 증착되었을 경우, 방법(200)은 종료(240)된다.
도 1 또는 2에 따른 방법은, 반응 챔버 내에서 원하는 증착 온도로 기판을 가열하는 단계를 포함할 수 있다. 일부 구현예에서, 도 1 또는 2에 따른 방법은 500℃ 미만의 온도로 기판을 가열하는 단계를 포함할 수 있다. 예를 들어, 본 개시의 일부 구현예에서, 증착 온도로 기판을 가열하는 단계는 대략 100℃ 내지 대략 500℃, 대략 200℃ 내지 대략 400℃, 또는 대략 250℃ 내지 대략 350℃의 온도로 기판을 가열하는 단계를 포함할 수 있다.
기판 온도의 제어 이외에, 반응 챔버 내의 압력도 또한 조절될 수 있다. 예를 들어, 본 개시의 일부 구현예에서 도 1 또는 2에 따른 방법 동안에 반응 챔버 내의 압력은 760 토르 미만, 또는 0.2 토르 내지 760 토르, 약 0.5 토르 내지 100 토르, 또는 약 1 토르 내지 10 토르, 또는 5 토르 미만일 수 있다.
도 3은 본 개시의 추가적인 예시에 따른 소자(300)의 구조체/일부를 나타낸다. 이 소자 또는 구조체(300)는 기판(302), 유전체 또는 절연 재료(305), 및 본원에 설명된 방법의 일 구현예에 따라 형성된 층(308)을 포함한다. 나타낸 예시에서, 구조체(300)는 또한 추가적이고 선택적인 전도성 층(310)을 포함한다.
기판(302)은 본원에 설명된 임의의 기판 재료일 수 있거나 이를 포함할 수 있다.
유전체 또는 절연 재료(305)는 하나 이상의 유전체 또는 절연 재료 층을 포함할 수 있다. 예로서, 유전체 또는 절연 재료(305)는 계면 층(304) 및 계면 층(304) 위에 증착된 고-유전율 재료(306)를 포함할 수 있다. 일부 경우에, 계면 층(304)은 존재하지 않을 수 있거나, 주목할 만한 정도로 존재하지 않을 수 있다. 계면 층(304)은, 예를 들어 화학적 산화 공정 또는 산화물 증착 공정을 사용하여 기판(302) 표면 상에 형성될 수 있는 실리콘 산화물과 같은, 산화물을 포함할 수 있다. 고-유전율 재료(306)는, 예를 들어 약 7 초과의 유전 상수를 갖는 금속 산화물이거나 이를 포함할 수 있다. 일부 구현예에서, 고-유전율 재료는 실리콘 산화물의 유전 상수보다 높은 유전 상수를 포함한다. 예시적인 고-유전율 재료는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 하프늄 규산염(HfSiOx), 알루미늄 산화물(Al2O3) 또는 란타늄 산화물(La2O3) 또는 이들의 혼합물/라미네이트 중 하나 이상을 포함할 수 있다. 본원에 설명된 방법의 일 구현예에 따라 형성되는 층(308)은, 그 조성물이 농도 구배를 나타내는 하나 이상의 원소를 포함할 수 있다. 즉, 이의 구성 성분의 농도는, 층(308)의 바닥에서 층(308)의 상단까지, 예를 들어 하나 이상의 증착 사이클 동안 전구체 및/또는 반응물 및/또는 각각의 펄스 시간의 양을 제어함으로써, 변할 수 있다. 일부 경우에, 본원에 설명된 방법에 의해 형성된 층(308)은 화학량론적 조성물을 가질 수 있다. 이의 일함수 및 다른 특성은 그의 조성을 변경함으로써 변경될 수 있다.
본원에 설명된 방법에 의해 형성된 층(308)은 전이 금속, 13족 원소, 선택적인 질소, 및 선택적인 탄소를 포함한다. 이는 할라이드, 수소 등과 같은 불순물을 포함할 수 있다. 일부 구현예에서, 불순물 함량은 단독으로 또는 조합될 때 1 원자% 미만, 0.2 원자% 미만, 또는 0.1 원자% 미만, 또는 0.05 원자% 미만일 수 있다.
추가 전도성 층(312)은, 예를 들어 내화 금속 등과 같은 금속을 포함할 수 있다.
일부 구현예(미도시)에서, 본원에 설명된 방법에 의해 형성된 층(308)은, 본원에 설명된 방법에 의해 형성된 층(308)과 상이한 조성을 갖는 두 개의 전도성, 예를 들어 금속 또는 금속 질화물 사이에 위치할 수 있다.
일부 구현예(미도시)에서, 추가적인 전도성, 예를 들어 금속 또는 금속 질화물 층은 고-유전율 유전체 층과 본원에 설명된 방법에 의해 형성된 층(308) 사이에 위치할 수 있다. 추가 전도성 층은 2.0 nm 이하의 두께, 예를 들어 0.5 nm, 1.0 nm, 또는 1.5 nm의 두께를 적절하게 가질 수 있다. 따라서, 전극은, 본원에 설명된 방법에 의해 형성된 층(308)이 전극과 고-유전율 유전체 사이의 계면의 화학적 성질을 변화시키지 않고서 전극의 일함수를 적절하게 변경할 수 있는 상태로, 형성된다.
본원에 설명된 방법에 의해 형성된 층(308)의 두께는 응용에 따라 달라질 수 있다. 예시로서, 이러한 층(308)의 두께는 약 5 nm, 또는 약 0.2 nm 내지 약 5 nm, 또는 약 0.3 nm 내지 약 3 nm, 또는 약 0.3 nm 내지 약 1 nm일 수 있다. 예를 들어, pMOSFETS에서 임계 전압을 제어하기 위해 사용될 경우에, 본원에 설명된 방법의 일 구현예에 따라 형성된 층(308)은 비교적 얇을 수 있으며, 이는 일함수 및/또는 전압 임계치 조절 층을 포함하는 많은 응용에 바람직할 수 있다. 예시적인 두께는 0.1 내지 5.0 nm, 0.2 내지 4.0 nm, 0.3 내지 3.0 nm, 0.4 내지 2.0 nm, 0.5 내지 1.5 nm, 0.7 nm 내지 1.3 nm, 또는 0.9 nm 내지 1.1 nm이다. 일반 구현예에서, 상기 층은 0.1 nm 미만의 두께를 가질 수 있다. 이러한 층이 반드시 연속적인 것은 아니며, 심지어 원자의 복수의 단리된 클러스터 및/또는 복수의 단리된 원자로 이루어질 수 있음을 이해해야 한다.
일부 구현예에서, 본원에 설명된 방법의 일 구현예에 따라 형성된 층(308)은 더 높은 두께, 예를 들어 적어도 5 nm 내지 최대 100 nm, 또는 적어도 10 nm 내지 최대 60 nm, 또는 적어도 20 nm 내지 최대 40 nm의 두께를 가질 수 있다.
추가적으로 또는 대안적으로, 본원에 설명된 방법의 일 구현예에 따라 형성된 층(308)은, 예를 들어 도 1에 따르거나 도 2에 따른 방법을 사용하여, < 5 nm, < 4 nm, < 3 nm, < 2 nm, < 1.5 nm, < 1.2 nm, < 1.0 nm, 또는 < 0.9 nm 미만의 두께로 연속적인 막을 형성할 수 있다. 본원에 설명된 방법의 일 구현예에 따라 형성된 층(308)은 상대적으로 평활할 수 있고, 상대적으로 낮은 결정립 경계 형성을 가질 수 있다. 일부 경우에, 본원에 설명된 방법의 일 구현예에 따라 형성된 층(308)은 비정질일 수 있거나, 비정질 영역을 포함할 수 있다. 추가적으로 또는 대안적으로, 이러한 층(308)은 (TiN에 비해) 상대적으로 낮은 주상 결정 구조를 포함할 수 있다. 본원에 설명된 방법의 일 구현예에 따라 형성된 예시적인 층(308)의 RMS 거칠기는 10 nm 미만의 두께에서 < 1.0 nm, < 0.7 nm, < 0.5 nm, < 0.4 nm, < 0.35 nm, 또는 < 0.3 nm일 수 있다.
본원에 설명된 방법의 구현예에 따라 형성된 층(308)의 일함수는 적어도 4.2 eV 내지 최대 4.8 eV, 예를 들어 적어도 4.2 eV 내지 최대 4.4 eV, 또는 적어도 4.4 eV 내지 최대 4.6 eV, 또는 적어도 4.6 eV 내지 최대 4.8 eV일 수 있다. 게이트 컨택의 일함수 값은, 이러한 층(308)을 포함하지 않는 게이트 컨택과 비교하면, 이러한 층을 사용하여 약 30 meV 내지 약 400 meV, 또는 약 30 meV 내지 약 200 meV, 또는 약 50 meV 내지 약 100 meV만큼 이동할 수 있다.
도 4는 본 개시의 예시에 따른 다른 구조체(400)를 나타낸다. 구조체(400)는 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET)(측방향 나노와이어 FET로도 지칭됨) 소자 등에 적합하다.
나타낸 예시에서, 구조체(400)는 반도체 재료(402), 유전체 재료(404), 본원에 설명된 방법의 일 구현예에 따라 형성된 층(406), 및 전도성 층(408)을 포함한다. 일부 구현예(미도시)에서, 구조체는 유전체 재료와 본원에 설명된 방법의 일 구현예에 따라 형성된 층 사이에 추가 전도성 층을 추가로 포함한다. 구조체(400)는, 본원에서 설명된 임의의 기판 재료를 포함한 기판 위에 형성될 수 있다. 일부 구현예에서, 본원에 설명된 방법의 일 구현예에 따라 형성된 층(406)은 나타낸 바와 같이 전도성 층(408)과 유전체 재료(406) 사이에 위치할 수 있다. 대안적으로, 본원에 설명된 방법의 일 구현예에 따라 형성된 층(406)은 전도성 층(408) 내부에 위치할 수 있다(구현예는 미도시).
반도체 재료(402)는 임의의 적합한 반도체 재료를 포함할 수 있다. 예를 들어, 반도체 재료(402)는 IV족, III-V족, 또는 II-VI족 반도체 재료를 포함할 수 있다. 예시로서, 반도체 재료(402)는 실리콘을 포함할 수 있다.
유전체 재료(404)는 도 3의 맥락에서 설명된 바와 같이 고-유전율 재료(306)와 동일하거나 유사할 수 있다. 도 4의 본원에 설명된 방법의 일 구현예에 따라 형성된 층(406)은 도 3의 맥락에서 설명된 바와 같이, 본원에 설명된 방법의 일 구현예에 따라 형성된 층(308)과 유사할 수 있다.
도 5는, 본 개시의 예시적인 추가 구현예에 따른 시스템(500)을 나타낸다. 시스템(500)은, 본원에 설명된 바와 같은 방법을 수행하고/수행하거나 본원에 설명된 바와 같은 구조체 또는 소자부를 형성하기 위해 사용될 수 있다.
나타낸 예시에서, 시스템(500)은 하나 이상의 반응 챔버(502), 전이 금속 전구체 가스 공급원(504), 선택적 질소 반응물 가스 공급원(505), 13족 원소 전구체 가스 공급원(506), 및 선택적 탄소 반응물 가스 공급원(508)을 포함한다. 물론, 시스템(500)은 퍼지 가스 공급원(미도시)과 같은 추가 가스 공급원을 선택적으로 포함할 수 있다. 일부 구현예에서, 탄소 반응물 가스 공급원(508)은 생략될 수 있다. 시스템은 배기(510) 및 제어기(512)를 추가로 포함한다.
반응 챔버(502)는 임의의 적합한 반응 챔버, 예컨대 ALD 또는 CVD 반응 챔버를 포함할 수 있다.
전구체 가스 공급원(504,506) 중 어느 하나는 본원에 설명된 바와 같은 용기 및 하나 이상의 전구체를 포함할 수 있다. 전구체 가스 공급원(504,506)은 전구체를 하나 이상의 캐리어 가스(예, 귀가스)와 혼합하기 위한 혼합 유닛을 선택적으로 포함할 수 있다. 반응물 가스 공급원(505,508)은, 본원에 설명된 바와 같은 하나 이상의 반응물 및 용기를 포함할 수 있다. 반응물 가스 공급원(505,508)은 반응물을 하나 이상의 캐리어 가스와 혼합하기 위한 혼합 유닛을 선택적으로 포함할 수 있다.
퍼지 가스 공급원(미도시)은 본원에 설명된 바와 같이 하나 이상의 불활성 가스를 포함할 수 있다. 네 개의 가스 공급원(504-508)으로 나타냈지만, 시스템(500)은 적절한 임의 개수의 가스 공급원을 포함할 수 있다. 가스 공급원(504-508)은 라인(514-518)을 통해 반응 챔버(502)에 결합될 수 있으며, 이들 각각은 흐름 제어기, 밸브, 히터 등을 포함할 수 있다.
배기(510)는 하나 이상의 진공 펌프를 포함할 수 있다.
제어기(512)는 밸브, 매니폴드, 히터, 펌프 및 시스템(500)에 포함된 다른 구성 요소를 선택적으로 작동시키기 위한 전자 회로 및 소프트웨어를 포함한다. 이러한 회로 및 구성 원소는, 전구체, 퍼지 가스를 각각의 공급원(504-508)으로부터 도입하기 위해 작동한다. 제어기(512)는 가스 펄스 순서의 시점, 기판 및/또는 반응 챔버의 온도, 반응 챔버의 압력, 및 시스템(500)의 적절한 작동을 제공하는데 다양한 기타 작동을 제어할 수 있다.
제어기(512)는, 반응 챔버(502) 내로 그리고 반응 챔버로부터의 전구체, 반응물 및 퍼지 가스의 흐름을 제어하기 위한 밸브를 전기식 혹은 공압식으로 제어하는 제어 소프트웨어를 포함할 수 있다. 제어기(512)는, 소프트웨어 또는 하드웨어 구성 요소, 예를 들어 특정 작업을 수행하는 FPGA 또는 ASIC과 같은 모듈을 포함할 수 있다. 모듈은 제어 시스템의 어드레스 가능한 저장 매체에 탑재되도록 구성되고, 하나 이상의 공정을 실행하도록 유리하게 구성될 수 있다.
상이한 수 및 종류의 전구체 및 반응물 공급원 및 하나 이상의 퍼지 가스 공급원을 포함하는 시스템(500)의 다른 구성이 가능하다. 또한, 가스를 반응 챔버(502) 내로 선택적으로 공급하는 목적을 달성하는데 사용될 수 있는 밸브, 도관, 전구체 공급원, 퍼지 가스 공급원의 다수의 배열이 존재함을 이해할 것이다. 또한, 시스템을 개략적으로 표현하면서, 많은 구성 요소가 예시의 단순화를 위해 생략되었는데, 이러한 구성 요소는, 예를 들어 다양한 밸브, 매니폴드, 정화기, 히터, 용기, 벤트, 및/또는 바이패스를 포함할 수 있다.
반응기 시스템(500)의 작동 중에, 반도체 웨이퍼(미도시)와 같은 기판은, 예를 들어 기판 핸들링 시스템에서 반응 챔버(502)로 이송된다. 일단 기판(들)이 반응 챔버(502)로 이송되면, 전구체, 반응물, 캐리어 가스, 및/또는 퍼지 가스와 같이, 가스 공급원(504-508)으로부터 하나 이상의 가스가 반응 챔버(502) 내로 유입된다.
도 6은 예시적인 DRAM 커패시터(600)를 나타낸다. 이는, 나타낸 구현예에서 두 개의 부분, 즉 내부 쉘 및 외부 쉘을 포함한 상부 전극(610,670)을 포함한다. 그럼에도 불구하고, 상부 전극은 단지 하나의 부분을 포함할 수 있거나, 두 개 초과의 부분, 예를 들어 세 개 이상의 부분을 포함할 수 있다. 도 6의 구현예에서 상부 전극(610,670)의 두 개의 부분은 서로 전기적으로 연결되고(연결은 미도시), 즉 정상 작동 중에 이들이 동일하거나 대략 동일한 전위로 유지된다는 것을 이해해야 한다.
상부 전극(610,670)은 본원에 설명된 바와 같은 방법에 따라 형성된 재료를 포함한다. 상부 전극(610,670)은, 예를 들어 적어도 0.5 nm 내지 5.0 nm, 또는 적어도 1.0 nm 내지 최대 4.0 nm, 또는 적어도 2.0 nm 내지 최대 3.0 nm, 또는 적어도 0.5 nm 내지 최대 2.5 nm, 또는 적어도 0.6 nm 내지 최대 2.0 nm, 또는 적어도 0.7 nm 내지 최대 1.5 nm의 두께를 가질 수 있다. DRAM 커패시터(600)는 하부 전극(640)을 추가로 포함한다. 하부 전극(640)은 본원에 설명된 바와 같은 방법에 따라 형성된 층을 포함한다.
일부 구현예에서, 하부 전극(640)의 조성은 상부 전극(610,670)의 조성과 동일하다. 대안적으로, 하부 전극(640)의 조성은 상부 전극(610,670)의 조성과 상이할 수 있다. 하부 전극(640)은, 예를 들어 적어도 1.0 nm 내지 최대 10.0 nm, 또는 적어도 3.0 nm 내지 최대 7.0 nm, 또는 적어도 0.5 nm 내지 5.0 nm, 또는 적어도 1.0 nm 내지 최대 4.0 nm, 또는 적어도 2.0 nm 내지 최대 3.0 nm, 또는 적어도 0.5 nm 내지 최대 2.5 nm, 또는 적어도 0.6 nm 내지 최대 2.0 nm, 또는 적어도 0.7 nm 내지 최대 1.5 nm의 두께를 가질 수 있다. 하부 전극(640)은 하나 이상의 유전체 층(620,630)에 의해 상부 전극의 외부 쉘(610)로부터 분리된다. 나타낸 구현예는 두 개의 유전체 층(620,630)을 특징으로 한다. 하나 이상의 유전체 층(620,630)은 고-유전율 유전체를 포함할 수 있다. 예를 들어, 고-유전율 유전체는, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 하프늄 실리케이트(HfSiOx), 알루미늄 산화물(Al2O3) 또는 란타늄 산화물(La2O3) 또는 이들의 혼합물/라미네이트를 포함한 목록으로부터 선택될 수 있다. 일부 구현예에서, 두 개의 유전체 층(620,630)은 동일한 조성을 갖는다. 일부 구현예에서, 유전체 층(620)은 유전체 층(630)과 상이한 조성을 갖는다. 두 개의 유전체 층(620,630)의 조합된 두께는, 예를 들어 적어도 0.5 nm 내지 최대 10.0 nm, 또는 적어도 1.0 nm 내지 최대 8.0 nm, 또는 적어도 2.0 nm 내지 최대 6.0 nm, 또는 적어도 3.0 nm 내지 최대 4.0 nm일 수 있다.
상부 전극의 내부 쉘(670)은 하나 이상의 유전체 층(650,660)에 의해 하부 전극(640)의 외부 쉘로부터 분리된다. 나타낸 구현예는 두 개의 이러한 유전체 층을 특징으로 한다. 하나 이상의 유전체 층(650,660)은 고-유전율 유전체를 포함할 수 있다. 예를 들어, 고-유전율 유전체는, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 하프늄 실리케이트(HfSiOx), 알루미늄 산화물(Al2O3) 또는 란타늄 산화물(La2O3) 또는 이들의 혼합물/라미네이트를 포함한 목록으로부터 선택될 수 있다. 일부 구현예에서, 유전체 층(650)은 유전체 층(660)과 동일한 조성을 갖는다. 일부 구현예에서, 유전체 층(650)은 유전체 층(660)과 상이한 조성을 갖는다. 유전체 층(650,660)의 조합된 두께는, 예를 들어 적어도 0.5 nm 내지 최대 10.0 nm, 또는 적어도 1.0 nm 내지 최대 8.0 nm, 또는 적어도 2.0 nm 내지 최대 6.0 nm, 또는 적어도 3.0 nm 내지 최대 4.0 nm일 수 있다. 일부 구현예에서, 상부 전극의 외부 쉘(610)과 하부 전극(640) 사이의 하나 이상의 유전체 층(620,630) 두께는, 예를 들어 2.0 nm 미만, 1.5 nm 미만, 또는 1.0 nm 미만, 또는 0.5 nm 미만, 또는 0.4 nm 미만, 또는 0.3 nm 미만, 또는 0.2 nm 미만, 또는 0.1 nm 미만의 오차 한계 내에서, 상부 전극의 내부 쉘(670)과 하부 전극(640) 사이의 하나 이상의 유전체 층(650,660) 두께와 동일하다. 갭 충진 유전체(680)는 DRAM 커패시터(680) 내에 중앙으로 배치될 수 있다. 예시적인 갭 충진 유전체는 저-유전율 유전체, 예를 들어 SiOC, SiOCN 등을 포함한다.
도 7은, 예를 들어 VNAND 메모리 셀에 사용될 수 있는 플로팅 게이트 트랜지스터의 일부를 나타낸다. 도 7은 특히 컨택 및 전하 포획 조립체(700)를 나타낸다. 컨택 및 전하 트랩 조립체(700)는 금속 층(710)을 포함한다. 금속 층(710)은 구리, 텅스텐 등과 같은 금속으로 제조될 수 있다. 추가적으로 또는 대안적으로, 금속 층(710)은 본원에 설명된 바와 같은 방법에 의해 형성된 재료를 포함할 수 있다. 도 7에 나타낸 바와 같이, 금속 층(710)은 라이너(720)로 라이닝될 수 있다. 라이너는 접착성을 개선할 수 있고/있거나 금속 층(710)으로부터 금속, 예를 들어 구리 또는 텅스텐의 확산을 방지하거나 적어도 최소화할 수 있다. 유리하게는, 라이너(720)는 본원에 설명된 바와 같은 방법에 의해 형성된 재료 포함 층을 포함한다. 컨택 및 전하 트랩 조립체(700)는 전하 트랩 층(740)을 포함한다. 전하 트랩 층(740)은 두 개의 유전체 층(730,750) 사이에 위치한다. 전하 트랩 층은, 예를 들어 실리콘 질화물과 같은 전도성 층을 포함할 수 있다. 추가적으로 또는 대안적으로, 전하 트랩 층은 본원에 설명된 바와 같은 방법에 의해 형성된 층을 포함할 수 있다.
유전체 층(730) 중 하나는 라이너(720)에 인접한다. 이러한 유전체 층(730)은, 예를 들어 고-유전율 재료를 포함할 수 있다. 예를 들어, 고-유전율 재료는, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 하프늄 실리케이트(HfSiOx), 알루미늄 산화물(Al2O3) 또는 란타늄 산화물(La2O3) 또는 이들의 혼합물/라미네이트를 포함한 목록으로부터 선택될 수 있다. VNAND 메모리 아키텍처의 적절한 구성에서, 다른 유전체 층(750)은 터널 층으로서 작용할 수 있고, 예를 들어 도핑된 폴리실리콘, 채널 층(미도시)에 인접할 수 있다.
도 8은 본 개시의 예시에 따른 다른 예시적 구조체(800)를 나타낸다. 이러한 소자 또는 구조체(800)는 기판(802), 유전체 재료(804), 및 본원에 설명된 방법에 의해 형성되는 재료 함유 층(806)을 포함한다. 나타낸 예시에서, 구조체(800)는 또한 추가 전도성 층(812)을 포함한다.
나타낸 예시에서, 기판(802)은 소스 영역(814), 드레인 영역(816), 및 채널 영역(818)을 포함한다. 비록 수평형 구조체로 나타냈지만, 본 개시의 예시에 따른 구조체 및 소자는 FinFET 소자 및 게이트-올-어라운드 MOSFET와 같은 수직형 및/또는 3차원 구조체 및 소자를 포함할 수 있다.
예시적인 구현예에서, TiAlCN을 형성하기 위한 공정을 참조한다. 공정은, 전이 금속 서브 사이클에서의 티타늄 전구체 및 질소 반응물의 사용, 및 13족 원소 서브 사이클에서의 알루미늄 전구체 및 탄소 반응물의 사용을 포함한다. 특히, 트리메틸알루미늄은 알루미늄 전구체로서 사용되고, TiCl4는 티타늄 전구체로서 사용되고, NH3은 질소 반응물로서 사용되고, 1,4-시클로헥사디엔은 탄소 반응물로서 사용된다. 따라서, AlC 및 TiN 둘 다를 포함한 재료가 형성될 수 있으며, 이는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 위한 중간 갭 일함수를 갖는 게이트 전극을 얻는 데 유용할 수 있다. 예시적인 TiAlCN 재료는, 예를 들어 세 개의 슈퍼 사이클을 사용하여 형성될 수 있으며, 여기서 단일 슈퍼 사이클은 50개의 후속 TiN 서브 사이클 및 20개의 후속 AlC 서브 사이클을 실행하는 것을 포함한다. TiN 서브 사이클은 기판을 티타늄 전구체 및 질소 반응물에 노출시키는 단계를 포함한다. AlC 서브 사이클은 기판을 알루미늄 전구체 및 탄소 반응물에 노출시키는 단계를 포함한다. 트리메틸알루미늄, TiCl4, 1,4-시클로헥사디엔, 및 NH3을 사용하여 형성된 층은, 4 포인트 프로브 측정에 의해 측정했을 시, 300 mm 웨이퍼 상에서 687 Ohm/sq의 시트 저항, 및 2.4%의 불균일성을 가질 수 있다.
예시적인 구현예에서, TiAlN을 형성하기 위한 공정을 참조한다. 공정은, 전이 금속 서브 사이클에서의 티타늄 전구체 및 질소 반응물의 사용, 및 13족 원소 서브 사이클에서의 알루미늄 전구체의 사용을 포함한다. 특히, 트리메틸알루미늄은 알루미늄 전구체로서 사용되고, TiCl4는 티타늄 전구체로서 사용되고, NH3은 질소 반응물로서 사용된다. 따라서, Ti, Al, 및 C를 포함한 재료가 형성될 수 있으며, 이는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)용 게이트 전극을 얻는 데 유용할 수 있다. 예시적인 TiAlN 재료는, 예를 들어 세 개의 슈퍼 사이클을 사용하여 형성될 수 있으며, 여기서 단일 슈퍼 사이클은 50개의 후속 TiN 서브 사이클 및 20개의 후속 Al 서브 사이클을 실행하는 것을 포함한다. TiN 서브 사이클은 기판을 티타늄 전구체 및 질소 반응물에 노출시키는 단계를 포함한다. Al 서브 사이클은 기판을 알루미늄 전구체에 노출시키는 단계를 포함한다. 트리메틸알루미늄, TiCl4, 및 NH3을 사용하여 형성된 층은, 4 포인트 프로브 측정에 의해 측정했을 시, 300 mm 웨이퍼 상에서 610 Ohm/sq의 시트 저항, 및 1.9%의 불균일성을 가질 수 있다.
추가의 예시적인 구현예에서, TiAlCN을 형성하기 위한 다른 공정을 참조한다. 공정은, 전이 금속 서브 사이클에서의 티타늄 전구체 및 질소 반응물의 사용, 및 13족 원소 서브 사이클에서의 알루미늄 전구체 및 탄소 반응물의 사용을 포함한다. 특히, 트리메틸알루미늄은 알루미늄 전구체로서 사용되고, TiCl4는 티타늄 전구체로서 사용되고, NH3은 질소 반응물로서 사용되고, 1,4-시클로헥사디엔은 탄소 반응물로서 사용된다. 단 하나의 슈퍼 사이클을 포함하는 공정이 사용된다: 먼저, 약 5 nm의 TiN이 증착되고, 이어서 200개의 13족 원소 서브 사이클이 사용된다.
따라서, AlC 및 TiN 둘 다를 포함한 재료가 형성될 수 있으며, 이는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 위한 중간 갭 일함수를 갖는 게이트 전극을 얻는 데 유용할 수 있다. 예시적인 TiAlCN 재료는, 예를 들어 세 개의 슈퍼 사이클을 사용하여 형성될 수 있으며, 여기서 단일 슈퍼 사이클은 50개의 후속 TiN 서브 사이클 및 20개의 후속 AlC 서브 사이클을 실행하는 것을 포함한다. TiN 서브 사이클은 기판을 티타늄 전구체 및 질소 반응물에 노출시키는 단계를 포함한다. AlC 서브 사이클은 기판을 알루미늄 전구체 및 탄소 반응물에 노출시키는 단계를 포함한다. 트리메틸알루미늄, TiCl4, 1,4-시클로헥사디엔, 및 NH3을 사용하여 형성된 층은, 4 포인트 프로브 측정에 의해 측정했을 시, 300 mm 웨이퍼 상에서 687 Ohm/sq의 시트 저항, 및 2.4%의 불균일성을 가질 수 있다. 13족 원소 서브 사이클 동안, 트리메틸알루미늄 펄스는 80 ms 동안 지속되고, 1,4-시클로헥사디엔 펄스는 75 ms 동안 지속된다. 트리메틸알루미늄 펄스 및 1,4-시클로헥사디엔 펄스는 1000 ms 동안 지속되는 퍼지에 의해 분리된다. 후속 13족 원소 서브 사이클은 6000 ms 동안 지속되는 13족 원소 서브 사이클 퍼지에 의해 분리된다. 따라서, 티타늄, 알루미늄, 탄소, 및 질소 함유 층이 형성될 수 있다. 이러한 티타늄, 알루미늄, 탄소 및 질소 함유 층은, 예를 들어 증착 자체 동안 또는 추가 공정 단계 동안, 어닐링 시 단일 균질 TiAlCN 층으로 병합될 수 있다. 증착시 티타늄, 알루미늄, 탄소, 질소 함유 층은 300℃의 증착 온도에 대해 300 mm 웨이퍼 상에서 4 포인트 프로브 측정에 의해 측정될 시 433 Ohm/sq의 시트 저항 및 2.4%의 불균일성을 갖고, 350℃의 증착 온도에 대해 300 mm 웨이퍼 상에서 4 포인트 프로브 측정에 의해 측정될 시 415 Ohm/sq의 시트 저항 및 4.8%의 불균일성을 갖고, 400℃의 증착 온도에 대해 300 mm 웨이퍼 상에서 4 포인트 프로브 측정에 의해 측정될 시 397 Ohm/sq의 시트 저항 및 2.5%의 불균일성을 갖고, 450℃의 증착 온도에 대해 300 mm 웨이퍼 상에서 4 포인트 프로브 측정에 의해 측정될 시 368 Ohm/sq의 시트 저항 및 1.2%의 불균일성을 갖는다. 모든 이중층은, 300 mm 웨이퍼 상에서 4 포인트 프로브 측정에 의해 측정될 시 485 Ohm/sq의 시트 저항 및 1.7%의 불균일성을 갖는 5 nm TIN 기준 층보다 낮은 값을 갖는다. 시트 저항은 모든 샘플에 대해 적어도 24시간 동안 공기 중에서 안정한 것으로 밝혀졌다.
도 9는, 차례로 산화물에 인접하고 TiN 층에 의해 덮인 2 nm 두께의 TiAlCN 층을 포함한 전극을 포함하는, 금속 산화물 반도체 커패시터(MOSCAP) 구조체에 대한 정전용량-전압(CV) 측정을 나타낸다. 이들 측정은, 전극으로서 벌크 TiN 층을 포함한 MOSCAP 구조체에 대한 측정과 유사하게 비교된다. CV 측정은 기준과 비교하면 명확한 임계 전압 이동을 나타낸다. 2 nm TiAlCN을 포함한 전극은 에서 약 4.6 eV의 유효 일함수를 갖는다. 유리하게는, 등가 산화물 두께(EOT)는 기준과 비교하면 변하지 않은 것으로 밝혀졌다. 즉, EOT 저하는 발생하지 않았지만, 중간 갭 작업 기능의 달성이 있었다.
예시적인 구현예에서, TiAlC를 형성하기 위한 공정, 즉 Ti, Al, 및 C를 포함하는 재료를 형성하기 위한 공정을 참조한다. 공정은 전이 금속 서브 사이클에서의 티타늄 전구체 및 질소 반응물의 사용, 및 13족 원소 서브 사이클에서의 알루미늄 전구체 및 탄소 반응물의 사용을 포함한다. 특히, 비스(터트-부틸)메틸알루미늄은 알루미늄 전구체로서 사용되고, TiCl4는 티타늄 전구체로서 사용되고, NH3은 질소 반응물로서 사용되고, 1,4-시클로헥사디엔은 탄소 반응물로서 사용된다. 따라서, Al, C, Ti, 및 N을 포함한 재료가 형성될 수 있으며, 이는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 위한 중간 갭 일함수를 갖는 게이트 전극을 얻는 데 유용할 수 있다. 예시적인 TiAlC 재료는, 예를 들어 먼저 기판을 10회의 티타늄 전구체 펄스와 같은 복수의 티타늄 전구체 펄스에 노출시킴으로써 형성될 수 있다. 티타늄 전구체 펄스는 퍼지에 의해 분리될 수 있다. 일부 예시적인 구현예에서, 이러한 티타늄 전구체 펄스는 2초 동안 지속되고, 이들은 1.5초 동안 지속되는 퍼지에 의해 분리된다. 그 다음, 기판은 알루미늄 및 탄소를 포함한 알루미늄 전구체 및 티타늄 전구체에 교대로 노출될 수 있다. 적절한 알루미늄 전구체는 비스(터트-부틸)메틸알루미늄과 같은 헤테로렙틱 알루미늄 알킬을 포함하고, 적절한 티타늄 전구체는 TiCl4와 같은 티타늄 할로겐화물을 포함한다. 알루미늄 전구체 펄스는, 예를 들어 6초 동안 지속될 수 있다. 티타늄 전구체 펄스는, 예를 들어 2초 동안 지속될 수 있다. 적절하게 알루미늄 전구체 펄스와 티타늄 전구체 펄스는, 예를 들어 4초 동안 지속될 수 있는 퍼지에 의해 분리될 수 있다. 선택적으로, 후속하는 슈퍼 사이클은, 예를 들어 2초 동안 지속되는 슈퍼 사이클 내 퍼지에 의해 분리될 수 있다. TiAlC 재료는 샤워헤드형 반응 챔버 내에 증착될 수 있다. 적절한 반응 조건은, 반응 챔버 압력: 3 토르; 슈퍼 사이클의 수: 60; 알루미늄 전구체 및 티타늄 전구체 공급원 온도: 실온, 즉 약 25℃; 서셉터 온도: 400℃; 샤워헤드 온도: 110℃이다. 이러한 재료로 이루어진 14.3 nm 두께의 층은 300 mm 웨이퍼 상에 증착된 바와 같이, 그리고 4개의 포인트 프로브 측정에 의해 측정했을 시, 655 Ohm/sq의 시트 저항을 가질 수 있고, 불균일성은 0.9%이다. 사이클 당 0.25 nm의 성장 속도를 얻을 수 있다. X-선 광전자 분광법(XPS) 측정치는 이렇게 증착된 막의 균일한 조성을 나타낸다. 특히, 조성은 11.2 원자% 알루미늄, 34.5 원자% 탄소, 14.6 원자% 산소, 36.4 원자% 티타늄, 및 3.3 원자% Cl인 것으로 밝혀졌다. XPS 측정 중 산소 신호의 기원은 불확실하다. 산소는 아래에 놓인 열 산화물로부터 올 수 있거나, 증착과 분석 사이의 주변 노출 동안 막이 산화될 수도 있다. XPS 산소 신호는 스퍼터링의 결과로서 백그라운드 O2 신호로부터 비롯될 수도 있다. 추가적으로 또는 대안적으로, 스퍼터링 동안에 O2를 막으로부터 제거할 수 있지만, 이어서 Al 또는 Ti와 재반응할 수 있다.
도 10은 비저항을 이러한 재료로 이루어진 층의 두께의 함수로서 나타낸다. 재료는 TiN보다 낮은 비저항을 가지며, 탁월한 비저항 확장성을 나타낸다. 즉, 그 비저항은 층의 두께가 감소될 경우조차 비교적 낮게 유지된다. 유리하게는, 층의 비저항은 광범위한 두께 및 증착 온도에 대해 안정한 것으로 밝혀졌다. 또한, 주기적인 시트 저항 측정은, 시트 저항이 2 내지 8 nm 두께의 막에 대해 3일 동안 안정함을 나타냈다. TiAlC 재료를 다음의 층 스택을 갖는 전극을 갖는 MOSCAPS를 제조하기 위해 사용하였다: 1.5 nm TiN 층 / TiAlC / 10 nm TiN 전극. TiAlC가 대기에 노출된 후에 TiN 전극이 형성되었을 경우, MOSCAP 결과는 2 nm 두께의 TiAlC 층에 대해 4.42 eV의 유효 일함수를 나타냈다. TiN 전극이 인시츄로 형성되었을 경우, 즉 TiAlC가 대기와 먼저 접촉하지 않게 형성되었을 경우, 2 nm 두께의 TiAlC 층에 대해 4.34 eV의 유효 일함수를 얻었다. 임의의 이론 또는 특정 작동 모드에 구속되지 않는다면, TiAlC 층은 금속 알루미늄의 혼입을 통해 이렇게 낮은 일함수를 제공할 수 있는 것으로 여겨진다. 따라서, 이러한 층은 NMOS 전계 효과 트랜지스터용 게이트 전극에 적절히 사용될 수 있다.
다른 예시적인 구현예에서, 티타늄, 알루미늄, 탄소 및 질소, 즉 TiAlCN을 포함하는 재료를 형성하기 위한 공정을 참조한다. 공정은, 전이 금속 서브 사이클에서의 티타늄 전구체 및 질소 반응물의 사용, 및 13족 원소 서브 사이클에서의 탄소 및 알루미늄을 포함한 알루미늄 전구체의 사용을 포함한다. 특히, 트리메틸알루미늄은 알루미늄 전구체로서 사용되고, TiCl4는 티타늄 전구체로서 사용되고, NH3은 질소 반응물로서 사용된다. 따라서, Ti, Al, C, 및 N을 포함한 재료가 형성될 수 있으며, 이는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 위한 중간 갭 일함수를 갖는 게이트 전극을 얻는 데 유용할 수 있다. 예시적인 TiAlC 재료는, 예를 들어 세 개의 슈퍼 사이클을 사용하여 형성될 수 있으며, 여기서 단일 슈퍼 사이클은 50개의 후속 TiN 서브 사이클 및 20개의 후속 알루미늄 전구체 펄스를 실행하는 것을 포함한다. TiN 서브 사이클은 기판을 티타늄 전구체 및 질소 반응물에 노출시키는 단계를 포함한다. 알루미늄 전구체 펄스는 기판을 트리메틸알루미늄 전구체에 노출시키는 단계를 포함한다. 트리메틸알루미늄, TiCl4, 및 NH3을 사용하여 형성된 층은, 4 포인트 프로브 측정에 의해 측정했을 시, 300 mm 웨이퍼 상에서 610 Ohm/sq의 시트 저항, 및 1.9%의 불균일성을 가질 수 있다.
다른 예시적인 구현예에서, TiN 층은 기판을 TiCl4 및 NH3에 교대로 노출시키는 것을 포함하는 85회의 TiN 서브 사이클을 사용하여 성장시켰다. 그 다음, 이 TiN 층을 400회의 후속 펄스로 트리메틸알루미늄에 노출시켰다. 미처리 TiN 층은 4 포인트 프로브 측정에 의해 측정했을 시, 300 mm 웨이퍼 상에서 6.4%의 불균일성으로 10764 Ohm/sq의 시트 저항을 가졌다. 트리메틸알루미늄에 노출된 후, 층의 시트 저항은 4 포인트 프로브 측정에 의해 측정했을 시, 300 mm 웨이퍼 상에서 4.3%의 불균일도로 2980 Ohm/sq로 떨어졌다. 시트 저항은 적어도 24시간 동안 안정한 것으로 밝혀졌다. TiN 증착과 트리메틸알루미늄 노출 사이의 공기가 중재하는 경우, 획득된 최종 시트 저항에 상당한 영향을 미치는 것으로 보이지 않았다. 2 nm의 트리메틸알루미늄-노출 TiN 층을 포함한 전극을 MOSCAP 상에서 CV 측정하면, 4.7 eV의 전극의 유효 일함수를 나타냈다. 유효 일함수는 증착 파라미터를 변경함으로써 4.83 내지 4.60 eV로 쉽게 제어될 수 있다.
본원에 개시된 CV 측정에 사용된 MOSCAP는 도 11에 따르는 구조체를 갖는다. 특히, MOSCAP는 백금 전극(1101)과 접촉하는 실리콘 기판(1102)을 포함한다. 실리콘 기판(1102) 위에 실리콘 산화물 층(1103)이 놓여 있다. 실리콘 산화물 층(1103) 위에 하프늄 산화물 층(1104)이 놓여 있다. 하프늄 산화물 층(1104) 위에 전도성 하단 라이너(1105)가 놓여 있다. 전도성 하단 라이너(1105) 위에 본원에 개시된 방법에 의해 형성된 층(1106)이 놓여 있다. 본원에 개시된 방법에 의해 형성된 층(1106) 위에 전도성 재료(1107)가 놓여 있다. 전도성 재료(1107) 위에 백금 전극(1108)이 놓여 있다.
전술한 본 개시의 예시적 구현예는 본 발명의 범주를 제한하지 않는데, 그 이유는 이들 구현예는 본 발명의 구현예의 예시일 뿐이기 때문이며, 이는 첨부된 청구범위 및 그의 법적 균등물에 의해 정의된다. 임의의 균등한 구현예는 본 발명의 범주 내에 있도록 의도된다. 확실하게, 본원에 나타내고 설명된 것 외에도, 설명된 요소의 대안적인 유용한 조합과 같은 본 발명의 다양한 변경은 설명으로부터 당업자에게 분명할 수 있다. 이러한 변경예 및 구현예도 첨부된 청구범위의 범주 내에 있는 것으로 의도된다.

Claims (20)

  1. 기판 상에 재료를 형성하기 위한 방법으로서, 상기 방법은,
    - 기판을 반응 챔버에 제공하는 단계;
    - 하나 이상의 슈퍼 사이클을 실행하는 단계를 포함하고, 상기 슈퍼 사이클은,
    - 하나 이상의 전이 금속 서브 사이클; 및
    - 13족 원소 서브 사이클을 포함하며,
    상기 전이 금속 서브 사이클은,
    - 상기 기판을 전이 금속 전구체에 노출시키는 단계를 포함한 전이 금속 전구체 펄스를 포함하고,
    상기 13족 원소 서브 사이클은,
    - 상기 기판을 13족 원소 전구체에 노출시키는 단계를 포함한 13족 원소 전구체 펄스를 포함하는, 방법.
  2. 제1항에 있어서, 적어도 하나의 슈퍼 사이클은 복수의 전이 금속 서브 사이클을 포함하는, 방법.
  3. 제1항 또는 제2항에 있어서, 상기 전이 금속 서브 사이클은 질소 반응물 펄스를 추가로 포함하고, 상기 질소 반응물 펄스는 상기 기판을 질소 반응물에 노출시키는 단계를 포함하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 13족 원소 서브 사이클은 상기 기판을 탄소 반응물에 노출시키는 단계를 포함한 탄소 반응물 펄스를 추가로 포함하는, 방법.
  5. 제1항 내지 제5항 중 어느 한 항에 있어서, 하나의 슈퍼 사이클은 복수의 13족 원소 서브 사이클을 포함하는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 전이 금속 전구체는 전이 금속 할라이드를 포함하는, 방법.
  7. 제6항에 있어서, 상기 전이 금속 할라이드는 TiCl4을 포함하는, 방법.
  8. 제3항 내지 제7항 중 어느 한 항에 있어서, 상기 질소 반응물은 질소와 수소를 포함하는, 방법.
  9. 제8항에 있어서, 상기 질소 반응물은 NH3를 포함하는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 13족 원소 전구체는 알루미늄 알킬을 포함하는, 방법.
  11. 제10항에 있어서, 상기 알루미늄 알킬은 트리메틸알루미늄을 포함하는, 방법.
  12. 제10항 또는 제11항에 있어서, 상기 13족 원소 전구체는 알루미늄을 포함하는, 방법.
  13. 제10항에 있어서, 상기 13족 원소 전구체는 MR1 2R2의 일반 조성식을 갖고, 여기서 M은 13족 원소이고, 여기서 R1은 제1 알킬이고, R2는 제2 알킬이되, R1 및 R2는 상이한, 방법.
  14. 제13항에 있어서, R1은 터트-부틸이고, R2는 메틸인, 방법.
  15. 제4항 내지 제14항 중 어느 한 항에 있어서, 상기 탄소 반응물은 탄소, 수소, 및 적어도 두 개의 불포화 탄소-탄소 결합들을 포함하는, 방법.
  16. 제15항에 있어서, 상기 탄소 반응물은 시클로헥사디엔을 포함하는, 방법.
  17. 제3항 내지 제15항 중 어느 한 항에 있어서, 상기 전이 금속 전구체 펄스와 상기 질소 반응물 펄스는 전이 금속 서브 사이클 내(intra) 퍼지에 의해 분리되는, 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 13족 원소 서브 사이클은 사전(pre) 13족 원소 서브 사이클 퍼지가 선행되는, 방법.
  19. 제4항 내지 제18항 중 어느 한 항에 있어서, 상기 13족 원소 전구체 펄스와 상기 탄소 반응물 펄스는 13족 서브 사이클 간(inter) 퍼지에 의해 분리되는, 방법.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서, 상기 기판은 단결정질 실리콘 웨이퍼를 포함하는, 방법.
KR1020220085073A 2021-07-15 2022-07-11 전이 금속과 13족 원소를 포함한 층을 형성하기 위한 방법 및 시스템 KR20230012422A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163222121P 2021-07-15 2021-07-15
US63/222,121 2021-07-15

Publications (1)

Publication Number Publication Date
KR20230012422A true KR20230012422A (ko) 2023-01-26

Family

ID=84856957

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220085073A KR20230012422A (ko) 2021-07-15 2022-07-11 전이 금속과 13족 원소를 포함한 층을 형성하기 위한 방법 및 시스템

Country Status (4)

Country Link
US (1) US20230015690A1 (ko)
KR (1) KR20230012422A (ko)
CN (1) CN115613006A (ko)
TW (1) TW202311551A (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10458018B2 (en) * 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
TW202204658A (zh) * 2020-03-30 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料

Also Published As

Publication number Publication date
US20230015690A1 (en) 2023-01-19
CN115613006A (zh) 2023-01-17
TW202311551A (zh) 2023-03-16

Similar Documents

Publication Publication Date Title
US11521851B2 (en) Method of forming structures including a vanadium or indium layer
US11885013B2 (en) Method of forming vanadium nitride layer and structure including the vanadium nitride layer
US20210327715A1 (en) Method of forming chromium nitride layer and structure including the chromium nitride layer
US11286558B2 (en) Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
US10734223B2 (en) Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US11227763B2 (en) Methods for depositing a hafnium lanthanum oxide film on a substrate by a cyclical deposition process in a reaction chamber
US20220165575A1 (en) Method of forming structures for threshold voltage control
US20230015690A1 (en) Methods and systems for forming a layer comprising a transitional metal and a group 13 element
US20220285147A1 (en) Methods and systems for forming a layer comprising aluminum, titanium, and carbon
US11898243B2 (en) Method of forming vanadium nitride-containing layer
US11887857B2 (en) Methods and systems for depositing a layer comprising vanadium, nitrogen, and a further element
US20220285146A1 (en) Methods and systems for forming a layer comprising vanadium and nitrogen
US20230215728A1 (en) Methods for forming a semiconductor structure including a dipole layer
US20220189775A1 (en) Method of forming structures for threshold voltage control
US20230386846A1 (en) Methods and systems for forming a layer comprising a group 13 element on a substrate
US20210335612A1 (en) Methods of forming structures including vanadium boride and vanadium phosphide layers
KR20230161351A (ko) 메모리 소자 및 그의 구성 요소를 형성하기 위한 방법 및 시스템
KR20220050784A (ko) 임계 전압 제어용 구조체를 형성하는 방법