KR20230009168A - Internal clock generation circuit, operating method of internal clock generation circuit, and integrated circuit including the same - Google Patents

Internal clock generation circuit, operating method of internal clock generation circuit, and integrated circuit including the same Download PDF

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Abstract

An integrated circuit comprises: a temperature detection circuit; and an internal clock generation circuit. The temperature detection circuit generates temperature information. The internal clock generation circuit generates an internal clock signal by controlling an oscillation frequency based on the temperature information. Therefore, the present invention is capable of having an effect of preventing an occurrence of a jitter.

Description

내부 클럭 생성 회로, 내부 클럭 생성 회로의 동작 방법, 및 이를 포함하는 집적 회로{INTERNAL CLOCK GENERATION CIRCUIT, OPERATING METHOD OF INTERNAL CLOCK GENERATION CIRCUIT, AND INTEGRATED CIRCUIT INCLUDING THE SAME}Internal clock generation circuit, operating method of the internal clock generation circuit, and integrated circuit including the same

본 발명은 내부 클럭 생성 회로, 내부 클럭 생성 회로의 동작 방법, 및 이를 포함하는 집적 회로에 관한 것으로, 더욱 상세하게는 온도에 따라 내부 동작을 제어하여 내부 클럭 신호를 생성할 수 있는 내부 클럭 생성 회로, 내부 클럭 생성 회로의 동작 방법, 및 이를 포함하는 집적 회로에 관한 것이다.The present invention relates to an internal clock generator circuit, an operating method of the internal clock generator circuit, and an integrated circuit including the same, and more particularly, an internal clock generator circuit capable of generating an internal clock signal by controlling an internal operation according to temperature. , an operating method of an internal clock generation circuit, and an integrated circuit including the same.

일반적으로 반도체 장치와 반도체 메모리 장치를 비롯한 집적 회로는 외부에서 입력되는 외부 클럭 신호를 가공하여 내부 클럭 신호로 사용한다. 따라서, 집적 회로 내부에는 내부 클럭 신호를 생성하기 위한 내부 클럭 생성 회로가 탑재되어 있다.In general, integrated circuits including semiconductor devices and semiconductor memory devices process an external clock signal input from the outside and use it as an internal clock signal. Therefore, an internal clock generation circuit for generating an internal clock signal is mounted inside the integrated circuit.

내부 클럭 생성 회로는 대표적으로 지연 고정 루프(Delay Locked Loop, DLL)와 위상 고정 루프(Phase Locked Loop, PLL)가 있다. 지연 고정 루프는 외부 클럭 신호와 내부 클럭 신호의 위상을 비교하고 외부 클럭 신호에 기 설정된 지연 시간을 반영하여 내부 클럭 신호로 출력한다. 위상 고정 루프는 외부 클럭 신호와 내부 클럭 신호의 위상 및 주파수를 비교하고 기 설정된 주파수를 가지는 내부 클럭 신호를 출력한다.Internal clock generation circuits typically include a Delay Locked Loop (DLL) and a Phase Locked Loop (PLL). The delay locked loop compares phases of an external clock signal and an internal clock signal, reflects a predetermined delay time to the external clock signal, and outputs the external clock signal as an internal clock signal. The phase locked loop compares the phase and frequency of the external clock signal and the internal clock signal and outputs an internal clock signal having a preset frequency.

위상 고정 루프는 일반적으로 외부 클럭 신호와 내부 클럭 신호의 위상 및 주파수를 검출하는 위상 주파수 검출 회로, 위상 주파수 검출 회로의 출력 신호에 기초하여 제어 전압을 생성하는 루프 필터 회로, 및 제어 전압에 대응하는 주파수를 가지는 내부 클럭 신호를 생성하는 전압 제어 발진 회로를 포함한다.A phase locked loop generally includes a phase frequency detection circuit for detecting the phase and frequency of an external clock signal and an internal clock signal, a loop filter circuit for generating a control voltage based on an output signal of the phase frequency detection circuit, and a circuit corresponding to the control voltage. and a voltage controlled oscillation circuit that generates an internal clock signal having a frequency.

한편, 전압 제어 발진 회로는 발진 동작을 통해 기 설정된 주파수를 가지는 내부 클럭 신호를 생성한다. 전압 제어 발진 회로는 온도에 민감에게 동작하는 특성을 가진다. 다시 말하면, 전압 제어 발진 회로는 고온에서 지터(jitter)가 발생하며 이에 따라 원하는 주파수의 내부 클럭 신호를 생성하지 못하는 경우가 발생한다.Meanwhile, the voltage controlled oscillation circuit generates an internal clock signal having a preset frequency through an oscillation operation. The voltage controlled oscillation circuit has a characteristic of operating sensitively to temperature. In other words, the voltage-controlled oscillation circuit generates jitter at a high temperature and thus cannot generate an internal clock signal of a desired frequency.

본 발명의 일 실시예는 온도에 따라 전압 제어 발진 회로의 발진 동작을 제어할 수 있는 내부 클럭 생성 회로, 내부 클럭 생성 회로의 동작 방법, 및 이를 포함하는 집적 회로를 제공할 수 있다.An embodiment of the present invention may provide an internal clock generation circuit capable of controlling an oscillation operation of a voltage controlled oscillation circuit according to temperature, an operating method of the internal clock generation circuit, and an integrated circuit including the same.

본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to those mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 발명의 일 실시예에 따르면, 온도에 대응하는 온도 정보를 생성하는 온도 검출 회로; 기준 클럭 신호와 피드백 클럭 신호의 위상 및 주파수를 검출하는 위상 주파수 검출 회로; 상기 위상 주파수 검출 회로의 출력 신호와 상기 온도 정보에 대응하는 전압 레벨을 가지는 제어 전압 신호를 생성하는 제어 전압 생성 회로; 상기 제어 전압 신호의 전압 레벨에 대응하는 주파수를 가지는 발진 신호를 생성하는 전압 제어 발진 회로; 상기 발진 신호를 분주하여 내부 클럭 신호를 생성하는 내부 클럭 분주 회로; 및 상기 발진 신호를 분주하여 상기 피드백 클럭 신호를 생성하는 피드백 클럭 분주 회로를 포함하는 내부 클럭 생성 회로가 제공될 수 있다.According to one embodiment of the present invention, a temperature detection circuit for generating temperature information corresponding to the temperature; a phase frequency detection circuit for detecting phases and frequencies of the reference clock signal and the feedback clock signal; a control voltage generation circuit which generates a control voltage signal having a voltage level corresponding to the output signal of the phase frequency detection circuit and the temperature information; a voltage controlled oscillation circuit generating an oscillation signal having a frequency corresponding to the voltage level of the control voltage signal; an internal clock dividing circuit generating an internal clock signal by dividing the oscillation signal; and a feedback clock dividing circuit generating the feedback clock signal by dividing the oscillation signal.

본 발명의 일 실시예에 따르면, 온도에 대응하는 온도 정보를 검출하는 단계; 상기 온도 정보에 기초하여 발진 주파수를 제어하는 단계; 및 상기 발진 주파수를 분주하여 내부 클럭 신호를 생성하는 단계를 포함하는 내부 클럭 생성 회로의 동작 방법이 제공될 수 있다.According to an embodiment of the present invention, detecting temperature information corresponding to the temperature; controlling an oscillation frequency based on the temperature information; and generating an internal clock signal by dividing the oscillation frequency.

본 발명의 일 실시예에 따르면, 온도에 대응하는 온도 정보를 생성하는 온도 검출 회로; 및 발진 동작을 통해 내부 클럭 신호를 생성하는 내부 클럭 생성 회로를 포함하되, 상기 내부 클럭 생성 회로는 상기 온도 정보에 기초하여 발진 동작에 대응하는 발진 주파수를 제어하는 것을 특징으로 하는 집적 회로가 제공될 수 있다.According to one embodiment of the present invention, a temperature detection circuit for generating temperature information corresponding to the temperature; and an internal clock generation circuit generating an internal clock signal through an oscillation operation, wherein the internal clock generation circuit controls an oscillation frequency corresponding to an oscillation operation based on the temperature information. can

본 발명의 일 실시예는 온도에 따라 전압 제어 발진 회로의 발진 주파수를 제어함으로써 지터 발생을 막아주는 효과가 있다.An embodiment of the present invention has an effect of preventing jitter generation by controlling an oscillation frequency of a voltage controlled oscillation circuit according to temperature.

본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to those mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below.

도 1 은 본 발명의 일 실시예에 따른 내부 클럭 생성 회로의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 제어 전압 생성 회로의 구성을 보여주기 위한 블록도이다.
도 3 은 도 1 의 내부 클럭 생성 회로의 동작 방법을 보여주기 위한 순서도이다.
도 4 는 본 발명의 일 실시예에 다른 집적 회로의 구성을 보여주기 위한 블록도이다.1 is a block diagram showing the configuration of an internal clock generation circuit according to an embodiment of the present invention.
FIG. 2 is a block diagram for showing the configuration of the control voltage generating circuit of FIG. 1;
FIG. 3 is a flowchart illustrating an operating method of the internal clock generation circuit of FIG. 1 .
4 is a block diagram for showing the configuration of an integrated circuit according to an embodiment of the present invention.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.Since the description of the present invention is only an embodiment for structural or functional description, the scope of the present invention should not be construed as being limited by the embodiments described in the text. That is, since the embodiment can be changed in various ways and can have various forms, it should be understood that the scope of the present invention includes equivalents capable of realizing the technical idea. In addition, since the object or effect presented in the present invention does not mean that a specific embodiment should include all of them or only such effects, the scope of the present invention should not be construed as being limited thereto.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.Meanwhile, the meaning of terms described in this application should be understood as follows.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.Terms such as "first" and "second" are used to distinguish one component from another, and the scope of rights should not be limited by these terms. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element.

단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Expressions in the singular number should be understood to include plural expressions unless the context clearly dictates otherwise, and terms such as “comprise” or “have” refer to an embodied feature, number, step, operation, component, part, or these. It should be understood that it is intended to indicate that a combination exists, and does not preclude the possibility of the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.In each step, the identification code (eg, a, b, c, etc.) is used for convenience of explanation, and the identification code does not describe the order of each step, and each step clearly follows a specific order in context. Unless otherwise specified, it may occur in a different order than specified. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs, unless defined otherwise. Terms defined in commonly used dictionaries should be interpreted as consistent with meanings in the context of the related art, and cannot be interpreted as having ideal or excessively formal meanings unless explicitly defined in the present application.

도 1 은 본 발명의 일 실시예에 따른 내부 클럭 생성 회로(100)의 구성을 보여주기 위한 블록도이다.1 is a block diagram showing the configuration of an internal clock generation circuit 100 according to an embodiment of the present invention.

도 1 을 참조하면, 내부 클럭 생성 회로(100)는 온도 검출 회로(110), 위상 주파수 검출 회로(120), 제어 전압 생성 회로(130), 전압 제어 발진 회로(140), 내부 클럭 분주 회로(150), 및 피드백 클럭 분주 회로(160)를 포함할 수 있다.Referring to FIG. 1, the internal clock generation circuit 100 includes a temperature detection circuit 110, a phase frequency detection circuit 120, a control voltage generation circuit 130, a voltage control oscillation circuit 140, an internal clock divider circuit ( 150), and a feedback clock dividing circuit 160.

우선, 온도 검출 회로(110)는 온도에 대응하는 온도 정보(INF_T)를 생성하기 위한 구성일 수 있다. 여기서, 온도는 내부 클럭 생성 회로(100)에 반영되는 온도일 수 있다. 이하, 설명의 편의를 위하여 0℃를 기준으로 0℃ 미만의 온도를 낮은 온도로 정의하고 0℃ 이상의 온도를 높은 온도로 정의하기로 한다.First, the temperature detection circuit 110 may be a component for generating temperature information INF_T corresponding to the temperature. Here, the temperature may be a temperature reflected in the internal clock generation circuit 100 . Hereinafter, for convenience of description, a temperature below 0°C based on 0°C is defined as a low temperature, and a temperature above 0°C is defined as a high temperature.

다음으로, 위상 주파수 검출 회로(120)는 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 위상 및 주파수를 검출하기 위한 구성일 수 있다. 위상 주파수 검출 회로(120)는 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 위상 및 주파수를 비교하여 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 생성할 수 있다. 여기서, 업 검출 신호(DET_UP)는 피드백 클럭 신호(CLK_FB)의 위상 및 주파수를 보다 빠르게 하기 위하여 활성화되는 신호일 수 있다. 그리고 다운 검출 신호(DET_DN)는 피드백 클럭 신호(CLK_FB)의 위상 및 주파수를 보다 느리게 하기 위하여 활성화되는 신호일 수 있다.Next, the phase frequency detection circuit 120 may be a component for detecting the phase and frequency of the reference clock signal CLK_REF and the feedback clock signal CLK_FB. The phase frequency detection circuit 120 may generate an up detection signal DET_UP and a down detection signal DET_DN by comparing the phase and frequency of the reference clock signal CLK_REF and the feedback clock signal CLK_FB. Here, the up detection signal DET_UP may be a signal activated to make the phase and frequency of the feedback clock signal CLK_FB faster. Also, the down detection signal DET_DN may be a signal activated to lower the phase and frequency of the feedback clock signal CLK_FB.

다음으로, 제어 전압 생성 회로(130)는 위상 주파수 검출 회로(120)의 출력 신호(DET_UP, DET_DN)와 온도 정보(INF_T)에 대응하는 전압 레벨을 가지는 제어 전압 신호(V_CTR)를 생성하기 위한 구성일 수 있다. 제어 전압 생성 회로(130)는 위상 주파수 검출 회로(120)에서 출력되는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 기초하여 제어 전압 신호(V_CTR)를 생성할 수 있다. 또한, 제어 전압 생성 회로(130)는 온도 정보(INF_T)에 기초하여 제어 전압 신호(V_CTR)의 전압 레벨을 제어할 수 있다. 제어 전압 생성 회로(130)에 대한 보다 자세한 구성은 도 2 에서 살펴보기로 한다.Next, the control voltage generation circuit 130 is configured to generate a control voltage signal V_CTR having a voltage level corresponding to the output signals DET_UP and DET_DN of the phase frequency detection circuit 120 and the temperature information INF_T. can be The control voltage generation circuit 130 may generate the control voltage signal V_CTR based on the up detection signal DET_UP and the down detection signal DET_DN output from the phase frequency detection circuit 120 . Also, the control voltage generation circuit 130 may control the voltage level of the control voltage signal V_CTR based on the temperature information INF_T. A more detailed configuration of the control voltage generating circuit 130 will be reviewed in FIG. 2 .

다음으로, 전압 제어 발진 회로(140)는 제어 전압 신호(V_CTR)의 전압 레벨에 대응하는 주파수를 가지는 발진 신호(OSC)를 생성하기 위한 구성일 수 있다. 도면에 도시되지 않았지만, 전압 제어 발진 회로(140)는 복수의 지연 셀 회로를 포함할 수 있다. 그리고 복수의 지연 셀 회로 각각은 제어 전압 신호(V_CTR)에 기초하여 지연량이 제어될 수 있으며, 지연량에 따라 발진 신호(OSC)의 주파수가 제어될 수 있다.Next, the voltage controlled oscillation circuit 140 may be a component for generating the oscillation signal OSC having a frequency corresponding to the voltage level of the control voltage signal V_CTR. Although not shown in the drawing, the voltage controlled oscillation circuit 140 may include a plurality of delay cell circuits. In each of the plurality of delay cell circuits, the delay amount may be controlled based on the control voltage signal V_CTR, and the frequency of the oscillation signal OSC may be controlled according to the delay amount.

다음으로, 내부 클럭 분주 회로(150)는 발진 신호(OSC)를 분주하여 내부 클럭 신호(CLK_INN)를 생성하기 위한 구성일 수 있다. 내부 클럭 분주 회로(150)는 온도 정보(INF_T)에 기초하여 발진 신호(OSC)의 분주비를 제어할 수 있다. 이에 대한 설명은 이후 회로 동작 설명을 통해 보다 자세히 알아보기로 한다.Next, the internal clock dividing circuit 150 may divide the oscillation signal OSC to generate the internal clock signal CLK_INN. The internal clock dividing circuit 150 may control the division ratio of the oscillation signal OSC based on the temperature information INF_T. This will be explained in more detail later through circuit operation descriptions.

다음으로, 피드백 클럭 분주 회로(160)는 발진 신호(OSC)를 분주하여 피드백 클럭 신호(CLK_FB)를 생성하기 위한 구성일 수 있다. 피드백 클럭 분주 회로(160)는 온도 정보(INF_T)에 기초하여 발진 신호(OSC)의 분주비를 제어할 수 있다. 이에 대한 설명은 이후 회로 동작 설명을 통해 보다 자세히 알아보기로 한다.Next, the feedback clock dividing circuit 160 may divide the oscillation signal OSC to generate the feedback clock signal CLK_FB. The feedback clock dividing circuit 160 may control the division ratio of the oscillation signal OSC based on the temperature information INF_T. This will be explained in more detail later through circuit operation descriptions.

본 발명의 일 실시예에 따른 내부 클럭 생성 회로(100)는 온도 검출 회로(110)를 포함할 수 있다. 그리고 내부 클럭 생성 회로(100)는 온도 검출 회로(100)에서 생성되는 온도 정보(INF_T)에 기초하여 제어 전압 신호(V_CTR)의 전압 레벨을 제어할 수 있다. 이어서, 내부 클럭 생성 회로(100)는 제어 전압 신호(V_CTR)의 전압 레벨을 제어함으로써 전압 제어 발진 회로(140)의 동작 주파수인 발진 주파수를 제어할 수 있다. 결국, 내부 클럭 생성 회로(100)는 온도 정보(INF_T)에 기초하여 전압 제어 발진 회로(140)의 발진 주파수를 제어할 수 있다.The internal clock generation circuit 100 according to an embodiment of the present invention may include a temperature detection circuit 110 . Also, the internal clock generation circuit 100 may control the voltage level of the control voltage signal V_CTR based on the temperature information INF_T generated by the temperature detection circuit 100 . Subsequently, the internal clock generation circuit 100 may control the oscillation frequency, which is the operating frequency of the voltage controlled oscillation circuit 140, by controlling the voltage level of the control voltage signal V_CTR. As a result, the internal clock generation circuit 100 may control the oscillation frequency of the voltage controlled oscillation circuit 140 based on the temperature information INF_T.

도 2 는 도 1 의 제어 전압 생성 회로(130)의 구성을 보여주기 위한 블록도이다.FIG. 2 is a block diagram showing the configuration of the control voltage generating circuit 130 of FIG. 1 .

도 1 및 도 2 를 참조하면, 제어 전압 생성 회로(130)는 루프 필터 회로(210), 레벨 제어 회로(220)를 포함할 수 있다.Referring to FIGS. 1 and 2 , the control voltage generation circuit 130 may include a loop filter circuit 210 and a level control circuit 220 .

우선, 루프 필터 회로(210)는 도 1 의 위상 주파수 검출 회로(120)의 출력 신호(DET_UP, DET_DN)에 기초하여 제어 전압 신호(V_CTR)를 생성하기 위한 구성일 수 있다. 루프 필터 회로(210)는 제1 및 제2 스위칭 회로(SW1, SW2), 커패시터 회로(C)로 구성될 수 있다. 여기서, 제1 스위칭 회로(SW1)는 업 검출 신호(DET_UP)에 기초하여 온/오프 동작을 수행할 수 있고, 제2 스위칭 회로(SW2)는 다운 검출 신호(DET_DN)에 기초하여 온/오프 동작을 수행할 수 있다. 이어서, 커패시터 회로(C)는 제1 및 제2 스위칭 회로(SW1, SW2)의 온/오프 동작에 따라 전하를 충전하거나 방전할 수 있다. 따라서, 루프 필터 회로(210)는 충전 및 방전 동작을 통해 제어 전압 신호(V_CTR)를 생성할 수 있다.First, the loop filter circuit 210 may be a component for generating a control voltage signal V_CTR based on the output signals DET_UP and DET_DN of the phase frequency detection circuit 120 of FIG. 1 . The loop filter circuit 210 may include first and second switching circuits SW1 and SW2 and a capacitor circuit C. Here, the first switching circuit SW1 may perform an on/off operation based on the up detection signal DET_UP, and the second switching circuit SW2 may perform an on/off operation based on the down detection signal DET_DN. can be performed. Subsequently, the capacitor circuit C may charge or discharge charges according to the on/off operations of the first and second switching circuits SW1 and SW2. Accordingly, the loop filter circuit 210 may generate the control voltage signal V_CTR through charging and discharging operations.

다음으로, 레벨 제어 회로(220)는 온도 정보(INF_T)에 기초하여 제어 전압 신호(V_CTR)의 전압 레벨을 제어하기 위한 구성일 수 있다. 레벨 제어 회로(220)는 온도 정보(INF_T)에 기초하여 제어 전압 신호(C_CTR)의 전압 레벨을 높이거나 낮출 수 있다. 다시 말하면, 레벨 제어 회로(220)는 온도 정보(INF_T)에 기초하여 높은 온도에서 제어 전압 신호(V_CTR)의 전압 레벨을 낮출 수 있다. 그리고 레벨 제어 회로(220)는 온도 정보(INF_T)에 기초하여 낮은 온도에서 제어 전압 신호(V_CTR)의 전압 레벨을 높일 수 있다.Next, the level control circuit 220 may be a component for controlling the voltage level of the control voltage signal V_CTR based on the temperature information INF_T. The level control circuit 220 may increase or decrease the voltage level of the control voltage signal C_CTR based on the temperature information INF_T. In other words, the level control circuit 220 may lower the voltage level of the control voltage signal V_CTR at a high temperature based on the temperature information INF_T. Also, the level control circuit 220 may increase the voltage level of the control voltage signal V_CTR at a low temperature based on the temperature information INF_T.

다시 말하면, 제어 전압 생성 회로(130)는 낮은 온도인 제1 온도에 대응하여 높은 전압 레벨인 제1 전압 레벨을 가지는 제어 전압 신호(V_CTR)를 생성할 수 있다. 그리고 제어 전압 생성 회로(130)는 제1 온도보다 높은 온도인 제2 온도에 대응하여 제1 전압 레벨보다 낮은 전압 레벨인 제2 전압 레벨을 가지는 제어 전압 신호(V_CTR)를 생성할 수 있다. 이에 대한 보다 구체적인 설명은 이후 회로 동작 설명을 통해 보다 자세히 알아보기로 한다.In other words, the control voltage generating circuit 130 may generate the control voltage signal V_CTR having a first voltage level that is a high voltage level in response to a first temperature that is a low temperature. Also, the control voltage generating circuit 130 may generate a control voltage signal V_CTR having a second voltage level lower than the first voltage level in response to a second temperature higher than the first temperature. A more detailed description of this will be found in more detail later through circuit operation descriptions.

다시 도 1 을 참조하면, 전압 제어 발진 회로(140)는 제어 전압 신호(V_CTR)에 기초하여 발진 동작을 수행할 수 있다. 다시 말하면, 전압 제어 발진 회로(140)는 제어 전압 신호(V_CTR)의 전압 레벨에 대응하는 발진 주파수로 발진 동작을 수행할 수 있다.Referring back to FIG. 1 , the voltage controlled oscillation circuit 140 may perform an oscillation operation based on the control voltage signal V_CTR. In other words, the voltage controlled oscillation circuit 140 may perform an oscillation operation with an oscillation frequency corresponding to the voltage level of the control voltage signal V_CTR.

도 2 에서 설명하였듯이, 레벨 제어 회로(220)는 온도 정보(INF_T)에 기초하여 높은 온도에서 제어 전압 신호(V_CTR)의 전압 레벨을 낮출 수 있다. 다시 말하면, 전압 제어 발진 회로(140)은 제어 전압 신호(V_CTR)에 기초하여 발진 동작을 수행할 수 할 수 있다. 이때, 제어 전압 신호(V_CTR)의 전압 레벨이 낮기 때문에 전압 제어 발진 회로(140)는 높은 온도에서 낮은 발진 주파수로 발진 동작을 수행할 수 있다. 반대로, 레벨 제어 회로(220)는 온도 정보(INF_T)에 기초하여 낮은 온도에서 제어 전압 신호(V_CTR)의 전압 레벨을 높일 수 있다. 따라서, 전압 제어 발진 회로(140)는 낮은 온도에서 높은 발진 주파수로 발진 동작을 수행할 수 있다.As described in FIG. 2 , the level control circuit 220 may lower the voltage level of the control voltage signal V_CTR at a high temperature based on the temperature information INF_T. In other words, the voltage controlled oscillation circuit 140 may perform an oscillation operation based on the control voltage signal V_CTR. At this time, since the voltage level of the control voltage signal V_CTR is low, the voltage controlled oscillation circuit 140 can perform an oscillation operation at a low oscillation frequency at a high temperature. Conversely, the level control circuit 220 may increase the voltage level of the control voltage signal V_CTR at a low temperature based on the temperature information INF_T. Accordingly, the voltage controlled oscillation circuit 140 can perform an oscillation operation at a high oscillation frequency at a low temperature.

본 발명의 일 실시예에 따른 내부 클럭 생성 회로(100)는 높은 온도에서 전압 제어 발진 회로(140)를 낮은 발진 주파수로 동작시켜 줄 수 있다. 따라서, 전압 제어 발진 회로(140)는 높은 온도에서 발생되는 지터를 원천적으로 막아줄 수 있다.The internal clock generation circuit 100 according to an embodiment of the present invention can operate the voltage controlled oscillation circuit 140 at a low oscillation frequency at a high temperature. Therefore, the voltage controlled oscillation circuit 140 can fundamentally prevent jitter generated at a high temperature.

한편, 내부 클럭 분주 회로(150)는 온도 정보(INF_T)에 기초하여 발진 신호(OSC)에 대한 분주비를 제어할 수 있다. 위에서 설명하였듯이, 전압 제어 발진 회로(140)는 높은 온도에서 낮은 발진 주파수로 발진 동작을 수행할 수 있다. 그래서 전압 제어 발진 회로(140)에서 생성되는 발진 신호(OSC)는 낮은 주파수를 가질 수 있다. 따라서, 내부 클럭 분주 회로(150)는 낮은 주파수의 발진 신호(OSC)를 입력받아 기 설정된 주파수의 내부 클럭 신호(CLK_INN)를 생성하기 위하여 분주 동작을 수행할 수 있다. 다시 말하면, 발진 신호(OSC)는 내부 클럭 분주 회로(150)를 통해 기 설정된 주파수를 가지는 내부 클럭 신호(CLK_INN)로 출력될 수 있다.Meanwhile, the internal clock dividing circuit 150 may control a division ratio for the oscillation signal OSC based on the temperature information INF_T. As described above, the voltage controlled oscillation circuit 140 may perform an oscillation operation at a low oscillation frequency at a high temperature. Thus, the oscillation signal OSC generated by the voltage controlled oscillation circuit 140 may have a low frequency. Accordingly, the internal clock dividing circuit 150 may receive the low frequency oscillation signal OSC and perform a dividing operation to generate the internal clock signal CLK_INN having a preset frequency. In other words, the oscillation signal OSC may be output as an internal clock signal CLK_INN having a preset frequency through the internal clock divider circuit 150 .

다른 한편, 피드백 클럭 분주 회로(160)는 온도 정보(INF_T)에 기초하여 발진 신호(OSC)에 대한 분주비를 제어할 수 있다. 위에서 설명하였듯이, 전압 제어 발진 회로(140)에서 생성되는 발진 신호(OSC)는 높은 온도에서 낮은 주파수를 가질 수 있다. 따라서, 피드백 클럭 분주 회로(160)는 낮은 주파수의 발진 신호(OSC)를 입력받아 기 설정된 주파수의 피드백 클럭 신호(CLK_FB)를 생성하기 위하여 분주 동작을 수행할 수 있다. 말하면, 발진 신호(OSC)는 피드백 클럭 분주 회로(160)를 통해 기 설정된 주파수를 가지는 피드백 클럭 신호(CLK_FB)로 출력될 수 있다.On the other hand, the feedback clock dividing circuit 160 may control the division ratio of the oscillation signal OSC based on the temperature information INF_T. As described above, the oscillation signal OSC generated by the voltage controlled oscillation circuit 140 may have a low frequency at a high temperature. Accordingly, the feedback clock dividing circuit 160 may receive the low frequency oscillation signal OSC and perform a dividing operation to generate the feedback clock signal CLK_FB of a preset frequency. In other words, the oscillation signal OSC may be output as a feedback clock signal CLK_FB having a preset frequency through the feedback clock divider circuit 160 .

이하, 도 1 의 내부 클럭 생성 회로(100)의 회로 동작을 간략하게 살펴보기로 한다.Hereinafter, circuit operation of the internal clock generation circuit 100 of FIG. 1 will be briefly described.

우선, 낮은 온도에서의 내부 클럭 생성 회로(100)의 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여 내부 클럭 생성 회로(100)로 입력되는 기준 클럭 신호(CLK_REF)는 390MHz라고 가정하기로 하고, 내부 클럭 생성 회로(100)에서 출력되는 내부 클럭 신호(CLK_INN) 역시 390MHz라고 가정하기로 한다.First, a circuit operation of the internal clock generation circuit 100 at a low temperature will be described. For convenience of description, it is assumed that the reference clock signal CLK_REF input to the internal clock generator circuit 100 is 390 MHz, and the internal clock signal CLK_INN output from the internal clock generator circuit 100 is also assumed to be 390 MHz. do it with

그래서 위상 주파수 검출 회로(120)는 기준 클럭 신호(CLK_REF)와 390MHz의 피드백 클럭 신호(CLK_FB)의 위상 및 주파수를 검출하여 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 생성할 수 있다. 제어 전압 생성 회로(130)는 온도 정보(INF_T)에 기초하여 낮은 온도에 대응하는 높은 전압 레벨을 가지는 제어 전압 신호(V_CTR)를 생성할 수 있다. 전압 제어 발진 회로(140)는 제어 전압 신호(V_CTR)에 기초하여 발진 동작을 수행할 수 있다. 예컨대, 전압 제어 발진 회로(140)는 390MHz에 4배에 해당하는 1560MHz의 발진 주파수로 발진 동작을 수행할 수 있다. 다시 말하면, 전압 제어 발진 회로(140)는 1560MHz의 발진 신호(OSC)를 생성할 수 있다.Thus, the phase and frequency detection circuit 120 may generate an up detection signal DET_UP and a down detection signal DET_DN by detecting the phase and frequency of the reference clock signal CLK_REF and the 390 MHz feedback clock signal CLK_FB. The control voltage generation circuit 130 may generate a control voltage signal V_CTR having a high voltage level corresponding to a low temperature based on the temperature information INF_T. The voltage controlled oscillation circuit 140 may perform an oscillation operation based on the control voltage signal V_CTR. For example, the voltage controlled oscillation circuit 140 may perform an oscillation operation at an oscillation frequency of 1560 MHz, which is 4 times 390 MHz. In other words, the voltage controlled oscillation circuit 140 may generate an oscillation signal OSC of 1560 MHz.

이어서, 내부 클럭 분주 회로(150)는 온도 정보(INF_T)에 기초하여 1560MHz의 발진 신호(OSC)를 1/4로 분주할 수 있다. 다시 말하면, 내부 클럭 분주 회로(150)는 390MHz의 내부 클럭 신호(CLK_INN)를 생성할 수 있다. 그리고 피드백 클럭 분주 회로(160)는 온도 정보(INF_T)에 기초하여 1560MHz의 발진 신호(OSC)를 1/4로 분주할 수 있다. 다시 말하면, 피드백 클럭 분주 회로(160)는 390MHz의 피드백 클럭 신호(CLK_FB)를 생성할 수 있다.Subsequently, the internal clock dividing circuit 150 may divide the oscillation signal OSC of 1560 MHz by 1/4 based on the temperature information INF_T. In other words, the internal clock divider circuit 150 may generate an internal clock signal CLK_INN of 390 MHz. Also, the feedback clock dividing circuit 160 may divide the oscillation signal OSC of 1560 MHz by 1/4 based on the temperature information INF_T. In other words, the feedback clock divider circuit 160 may generate a feedback clock signal CLK_FB of 390 MHz.

다음으로, 높은 온도에서의 내부 클럭 생성 회로(100)의 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여, 위와 동일하게 내부 클럭 생성 회로(100)로 입력되는 기준 클럭 신호(CLK_REF)는 390MHz라고 가정하기로 하고, 내부 클럭 생성 회로(100)에서 출력되는 내부 클럭 신호(CLK_INN) 역시 390MHz라고 가정하기로 한다.Next, a circuit operation of the internal clock generation circuit 100 at high temperature will be described. For convenience of description, it is assumed that the reference clock signal CLK_REF input to the internal clock generator circuit 100 is 390 MHz, and the internal clock signal CLK_INN output from the internal clock generator circuit 100 is also Assume that it is 390 MHz.

위상 주파수 검출 회로(120)는 기준 클럭 신호(CLK_REF)와 390MHz의 피드백 클럭 신호(CLK_FB)의 위상 및 주파수를 검출하여 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 생성할 수 있다. 제어 전압 생성 회로(130)는 온도 정보(INF_T)에 기초하여 높은 온도에 대응하는 낮은 전압 레벨을 가지는 제어 전압 신호(V_CTR)를 생성할 수 있다. 이때, 제어 전압 신호(V_CTR)의 전압 레벨은 낮은 온도에 대응하는 전압 레벨보다 낮을 수 있다. 전압 제어 발진 회로(140)는 제어 전압 신호(V_CTR)에 기초하여 발진 동작을 수행할 수 있다. 예컨대, 전압 제어 발진 회로(140)는 390MHz에 2배에 해당하는 780MHz의 발진 주파수로 발진 동작을 수행할 수 있다. 다시 말하면, 전압 제어 발진 회로(140)는 780MHz의 발진 신호(OSC)를 생성할 수 있다.The phase frequency detection circuit 120 may detect the phase and frequency of the reference clock signal CLK_REF and the 390 MHz feedback clock signal CLK_FB to generate an up detection signal DET_UP and a down detection signal DET_DN. The control voltage generation circuit 130 may generate a control voltage signal V_CTR having a low voltage level corresponding to a high temperature based on the temperature information INF_T. In this case, the voltage level of the control voltage signal V_CTR may be lower than the voltage level corresponding to the low temperature. The voltage controlled oscillation circuit 140 may perform an oscillation operation based on the control voltage signal V_CTR. For example, the voltage controlled oscillation circuit 140 may perform an oscillation operation at an oscillation frequency of 780 MHz, which is twice as high as 390 MHz. In other words, the voltage controlled oscillation circuit 140 may generate an oscillation signal OSC of 780 MHz.

이어서, 내부 클럭 분주 회로(150)는 온도 정보(INF_T)에 기초하여 780MHz의 발진 신호(OSC)를 1/2로 분주할 수 있다. 다시 말하면, 내부 클럭 분주 회로(150)는 390MHz의 내부 클럭 신호(CLK_INN)를 생성할 수 있다. 그리고 피드백 클럭 분주 회로(160)는 온도 정보(INF_T)에 기초하여 780MHz의 발진 신호(OSC)를 1/2로 분주할 수 있다. 다시 말하면, 피드백 클럭 분주 회로(160)는 390MHz의 피드백 클럭 신호(CLK_FB)를 생성할 수 있다.Subsequently, the internal clock dividing circuit 150 may divide the 780 MHz oscillation signal OSC by 1/2 based on the temperature information INF_T. In other words, the internal clock divider circuit 150 may generate an internal clock signal CLK_INN of 390 MHz. Also, the feedback clock dividing circuit 160 may divide the 780 MHz oscillation signal OSC by 1/2 based on the temperature information INF_T. In other words, the feedback clock divider circuit 160 may generate a feedback clock signal CLK_FB of 390 MHz.

본 발명의 일 실시예에 따른 내부 클럭 생성 회로(100)는 높은 온도에서 전압 제어 발진 회로(140)의 발진 주파수를 낮게 설정해 줄 수 있다. 따라서, 전압 제어 발진 회로(140)는 높은 온도에서의 발진 동작시 발생하는 지터를 예방할 수 있다.The internal clock generation circuit 100 according to an embodiment of the present invention may set the oscillation frequency of the voltage controlled oscillation circuit 140 low at a high temperature. Therefore, the voltage controlled oscillation circuit 140 can prevent jitter generated during an oscillation operation at a high temperature.

도 3 은 도 1 의 내부 클럭 생성 회로(100)의 동작 방법을 보여주기 위한 순서도이다.FIG. 3 is a flowchart illustrating an operating method of the internal clock generation circuit 100 of FIG. 1 .

도 1 및 도 3 을 참조하면, 내부 클럭 생성 회로(100)는 온도 정보(INF_T)를 검출하는 단계(S310), 발진 주파수를 제어하는 단계(S320), 및 내부 클럭 신호(CLK_INN)를 생성하는 단계(S330)를 포함할 수 있다.Referring to FIGS. 1 and 3 , the internal clock generation circuit 100 includes detecting temperature information INF_T (S310), controlling an oscillation frequency (S320), and generating an internal clock signal CLK_INN. Step S330 may be included.

우선, 온도 정보(INF_T)를 검출하는 단계(S310)는 온도에 대응하는 온도 정보(INF_T)를 검출하기 위한 단계일 수 있다. 온도 정보(INF_T)를 검출하는 단계(S310)는 도 1 의 온도 검출 회로(110)에서 수행될 수 있다. 위에서 설명하였듯이, 온도 검출 회로(110)는 온도에 대응하는 온도 정보(INF_T)를 생성할 수 있다.First, the step of detecting the temperature information INF_T (S310) may be a step for detecting the temperature information INF_T corresponding to the temperature. The step of detecting the temperature information INF_T ( S310 ) may be performed by the temperature detection circuit 110 of FIG. 1 . As described above, the temperature detection circuit 110 may generate temperature information INF_T corresponding to the temperature.

다음으로, 발진 주파수를 제어하는 단계(S320)는 온도 정보(INF_T)에 기초하여 발진 주파수를 제어하기 위한 단계일 수 있다. 발진 주파수를 제어하는 단계(S320)는 도 1 의 위상 주파수 검출 회로(120), 제어 전압 생성 회로(130), 및 전압 제어 발진 회로(140)에서 수행될 수 있다. 위에서 설명한 바와 같이, 위상 주파수 검출 회로(120)는 기준 클럭 신호(CLK_REF)와 피드백 클럭 신호(CLK_FB)의 위상 및 주파수를 검출할 수 있다. 그리고 제어 전압 생성 회로(130)는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 기초하여 제어 전압 신호(V_CTR)을 생성할 수 있다. 특히, 제어 전압 생성 회로(130)는 제어 온도 정보(INF_T)에 기초하여 제어 전압 신호(V_CTR)의 전압 레벨을 제어할 수 있다. 그리고 전압 제어 발진 회로(140)는 제어 전압 신호(V_CTR)에 기초하여 발진 동작을 통해 발진 신호(OSC)를 생성할 수 있다. Next, the step of controlling the oscillation frequency (S320) may be a step for controlling the oscillation frequency based on the temperature information INF_T. Controlling the oscillation frequency ( S320 ) may be performed by the phase frequency detection circuit 120 , the control voltage generation circuit 130 , and the voltage control oscillation circuit 140 of FIG. 1 . As described above, the phase frequency detection circuit 120 may detect the phase and frequency of the reference clock signal CLK_REF and the feedback clock signal CLK_FB. Also, the control voltage generation circuit 130 may generate the control voltage signal V_CTR based on the up detection signal DET_UP and the down detection signal DET_DN. In particular, the control voltage generation circuit 130 may control the voltage level of the control voltage signal V_CTR based on the control temperature information INF_T. Also, the voltage controlled oscillation circuit 140 may generate the oscillation signal OSC through an oscillation operation based on the control voltage signal V_CTR.

다시 말하면, 전압 제어 발진 회로(140)는 온도 정보(INF_T)에 기초하여 발진 주파수를 제어할 수 있다. 위에서 설명하였듯이, 전압 제어 발진 회로(140)는 낮은 온도인 제1 온도에서 제1 발진 주파수로 설정될 수 있다. 그리고 전압 제어 발진 회로(140)는 제1 온도보다 높은 온도인 제2 온도에서 제1 발진 주파수보다 낮은 제2 발진 주파수로 설정될 수 있다.In other words, the voltage controlled oscillation circuit 140 may control the oscillation frequency based on the temperature information INF_T. As described above, the voltage controlled oscillation circuit 140 may be set to a first oscillation frequency at a first temperature, which is a low temperature. Also, the voltage controlled oscillation circuit 140 may be set to a second oscillation frequency lower than the first oscillation frequency at a second temperature higher than the first temperature.

다음으로, 내부 클럭 신호(CLK_INN)를 생성하는 단계(S330)는 발진 주파수를 분주하여 내부 클럭 신호(CLK_INN)를 생성하기 위한 단계일 수 있다. 내부 클럭 신호(CLK_INN)를 생성하는 단계(S330)는 도 1 의 내부 클럭 분주 회로(150)에서 수행될 수 있다. 위에서 설명하였듯이, 내부 클럭 분주 회로(150)는 발진 신호(OSC)를 분주하여 내부 클럭 신호(CLK_INN)를 생성할 수 있다.Next, generating the internal clock signal CLK_INN (S330) may be a step for generating the internal clock signal CLK_INN by dividing the oscillation frequency. The generating of the internal clock signal CLK_INN ( S330 ) may be performed by the internal clock divider circuit 150 of FIG. 1 . As described above, the internal clock dividing circuit 150 may divide the oscillation signal OSC to generate the internal clock signal CLK_INN.

본 발명의 일 실시예에 따른 내부 클럭 생성 회로(100)는 온도 정보(INF_T)에 기초하여 전압 제어 발진 회로(140)의 발진 주파수를 제어할 수 있다. 특히, 내부 클럭 생성 회로(100)는 높은 온도에서 발진 주파수를 낮춰줄 수 있다. 따라서, 내부 클럭 생성 회로(100)는 높은 온도에서 발진 주파수가 높은 경우 발생하는 지터를 막아줄 수 있다.The internal clock generation circuit 100 according to an embodiment of the present invention may control the oscillation frequency of the voltage controlled oscillation circuit 140 based on the temperature information INF_T. In particular, the internal clock generation circuit 100 can lower the oscillation frequency at high temperature. Therefore, the internal clock generation circuit 100 can prevent jitter that occurs when the oscillation frequency is high at a high temperature.

한편, 도면에는 도시되지 않았지만 본 발명의 일 실시예에 따른 내부 클럭 생성 회로(100)의 동작 방법은 피드백 클럭 신호(CLK_FB)를 생성하는 단계를 포함할 수 있다. 피드백 클럭 신호(CLK_FB)를 생성하는 단계는 발진 신호(OSC)를 분주하여 피드백 클럭 신호(CLK_FB)를 생성하기 위한 단계일 수 있다. 피드백 클럭 신호(CLK_FB)를 생성하는 단계는 도 1 의 피드백 클럭 분주 회로(160)에서 수행될 수 있다. 위에서 설명하였듯이, 피드백 클럭 분주 회로(160)는 발진 신호(OSC)를 분주하여 피드백 클럭 신호(CLK_FB)를 생성할 수 있다.Meanwhile, although not shown in the drawings, the method of operating the internal clock generation circuit 100 according to an embodiment of the present invention may include generating a feedback clock signal CLK_FB. The generating of the feedback clock signal CLK_FB may be a step of generating the feedback clock signal CLK_FB by dividing the oscillation signal OSC. The generating of the feedback clock signal CLK_FB may be performed by the feedback clock divider circuit 160 of FIG. 1 . As described above, the feedback clock dividing circuit 160 may divide the oscillation signal OSC to generate the feedback clock signal CLK_FB.

도 4 는 본 발명의 일 실시예에 다른 집적 회로(400)의 구성을 보여주기 위한 블록도이다.4 is a block diagram showing the configuration of an integrated circuit 400 according to an embodiment of the present invention.

도 4 를 참조하면, 집적 회로(400)는 온도 검출 회로(410), 내부 클럭 생성 회로(420)를 포함할 수 있다. 여기서, 온도 검출 회로(410)는 도 1 의 온도 검출 회로(110)에 대응할 수 있다. 그리고 내부 클럭 생성 회로(420)는 도 1 의 전압 제어 발진 회로(140)를 포함하여 내부 클럭 신호(CLK_INN)를 생성하는 구성에 대응할 수 있다. 보다 자세히 말하면, 내부 클럭 생성 회로(420)는 도 1 의 위상 주파수 검출 회로(120), 제어 전압 생성 회로(130), 전압 제어 발진 회로(140), 내부 클럭 분주 회로(150), 및 피드백 클럭 분주 회로(160)를 포함할 수 있다.Referring to FIG. 4 , the integrated circuit 400 may include a temperature detection circuit 410 and an internal clock generation circuit 420 . Here, the temperature detection circuit 410 may correspond to the temperature detection circuit 110 of FIG. 1 . Also, the internal clock generation circuit 420 may include the voltage controlled oscillation circuit 140 of FIG. 1 to correspond to a configuration that generates the internal clock signal CLK_INN. More specifically, the internal clock generation circuit 420 includes the phase frequency detection circuit 120 of FIG. 1, the control voltage generation circuit 130, the voltage controlled oscillation circuit 140, the internal clock divider circuit 150, and the feedback clock. A divider circuit 160 may be included.

이러한 구성을 통해 집적 회로(400)는 온도 정보(INF_T)에 기초하여 내부 클럭 생성 회로(420)의 발진 주파수를 제어할 수 있다. 위에서 이미 설명하였듯이, 발진 주파수는 낮은 온도인 제1 온도에 대응하여 제1 발진 주파수로 설정될 수 있고, 제1 온도보다 높은 온도인 제2 온도에 대응하여 제1 발진 주파수보다 낮은 제2 발진 주파수로 설정될 수 있다.Through this configuration, the integrated circuit 400 may control the oscillation frequency of the internal clock generation circuit 420 based on the temperature information INF_T. As already described above, the oscillation frequency may be set to the first oscillation frequency corresponding to the first temperature, which is a low temperature, and the second oscillation frequency, which is lower than the first oscillation frequency, corresponding to the second temperature, which is a temperature higher than the first temperature. can be set to

본 발명의 일 실시예에 따른 집적 회로(400)는 높은 온도에서 발진 주파수를 낮게 제어함으로써 발진 동작시 발생하는 지터를 원천적으로 막아줄 수 있다.The integrated circuit 400 according to an embodiment of the present invention can fundamentally prevent jitter generated during an oscillation operation by controlling an oscillation frequency to be low at a high temperature.

본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments described in this specification and the accompanying drawings merely illustrate some of the technical ideas included in the present invention by way of example. Therefore, since the embodiments disclosed herein are intended to explain rather than limit the technical spirit of the present invention, it is obvious that the scope of the technical spirit of the present invention is not limited by these embodiments. All modifications and specific examples that can be easily inferred by those skilled in the art within the scope of the technical idea included in the specification and drawings of the present invention should be construed as being included in the scope of the present invention.

100 : 내부 클럭 생성 회로 110 : 온도 검출 회로
120 : 위상 주파수 검출 회로 130 : 제어 전압 생성 회로
140 : 전압 제어 발진 회로 150 : 내부 클럭 분주 회로
160 : 피드백 클럭 분주 회로100: internal clock generation circuit 110: temperature detection circuit
120: phase frequency detection circuit 130: control voltage generation circuit
140: voltage controlled oscillation circuit 150: internal clock dividing circuit
160: feedback clock divider circuit

Claims (18)

온도에 대응하는 온도 정보를 생성하는 온도 검출 회로;
기준 클럭 신호와 피드백 클럭 신호의 위상 및 주파수를 검출하는 위상 주파수 검출 회로;
상기 위상 주파수 검출 회로의 출력 신호와 상기 온도 정보에 대응하는 전압 레벨을 가지는 제어 전압 신호를 생성하는 제어 전압 생성 회로;
상기 제어 전압 신호의 전압 레벨에 대응하는 주파수를 가지는 발진 신호를 생성하는 전압 제어 발진 회로;
상기 발진 신호를 분주하여 내부 클럭 신호를 생성하는 내부 클럭 분주 회로; 및
상기 발진 신호를 분주하여 상기 피드백 클럭 신호를 생성하는 피드백 클럭 분주 회로를 포함하는
내부 클럭 생성 회로.a temperature detection circuit that generates temperature information corresponding to the temperature;
a phase frequency detection circuit for detecting phases and frequencies of the reference clock signal and the feedback clock signal;
a control voltage generation circuit which generates a control voltage signal having a voltage level corresponding to the output signal of the phase frequency detection circuit and the temperature information;
a voltage controlled oscillation circuit generating an oscillation signal having a frequency corresponding to the voltage level of the control voltage signal;
an internal clock dividing circuit generating an internal clock signal by dividing the oscillation signal; and
And a feedback clock dividing circuit generating the feedback clock signal by dividing the oscillation signal.
Internal clock generation circuitry. 제1항에 있어서,
상기 내부 클럭 분주 회로는 상기 온도 정보에 기초하여 상기 발진 신호에 대한 분주비를 제어하는 것을 특징으로 하는
내부 클럭 생성 회로.According to claim 1,
Characterized in that the internal clock dividing circuit controls a division ratio for the oscillation signal based on the temperature information
Internal clock generation circuitry. 제1항에 있어서,
상기 피드백 클럭 분주 회로는 상기 온도 정보에 기초하여 상기 발진 신호에 대한 분주비를 제어하는 것을 특징으로 하는
내부 클럭 생성 회로.According to claim 1,
Characterized in that the feedback clock dividing circuit controls a division ratio for the oscillation signal based on the temperature information
Internal clock generation circuitry. 제1항에 있어서,
상기 제어 전압 생성 회로는
상기 위상 주파수 검출 회로의 출력 신호에 기초하여 상기 제어 전압 신호를 생성하는 루프 필터 회로; 및
상기 온도 정보에 기초하여 상기 제어 전압 신호의 전압 레벨을 제어하는 레벨 제어 회로를 포함하는
내부 클럭 생성 회로.According to claim 1,
The control voltage generating circuit
a loop filter circuit for generating the control voltage signal based on an output signal of the phase frequency detection circuit; and
And a level control circuit for controlling the voltage level of the control voltage signal based on the temperature information
Internal clock generation circuitry. 제1항에 있어서,
상기 제어 전압 생성 회로는 제1 온도에 대응하여 제1 전압 레벨을 가지는 상기 제어 전압 신호를 생성하고, 상기 제1 온도보다 높은 제2 온도에 대응하여 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가지는 상기 제어 전압 신호를 생성하는 것을 특징으로 하는
내부 클럭 생성 회로.According to claim 1,
The control voltage generation circuit generates the control voltage signal having a first voltage level in response to a first temperature, and generates a second voltage level lower than the first voltage level in response to a second temperature higher than the first temperature. characterized in that for generating the control voltage signal
Internal clock generation circuitry. 온도에 대응하는 온도 정보를 검출하는 단계;
상기 온도 정보에 기초하여 발진 주파수를 제어하는 단계; 및
상기 발진 주파수를 분주하여 내부 클럭 신호를 생성하는 단계를 포함하는
내부 클럭 생성 회로의 동작 방법.detecting temperature information corresponding to the temperature;
controlling an oscillation frequency based on the temperature information; and
Generating an internal clock signal by dividing the oscillation frequency
How the internal clock generation circuit works. 제6항에 있어서,
상기 발진 주파수를 제어하는 단계는
기준 클럭 신호와 피드백 클럭 신호의 위상 및 주파수를 검출하는 단계;
상기 검출하는 단계에서 생성되는 검출 신호에 대응하는 전압 레벨을 가지는 제어 전압 신호를 생성하는 단계;
상기 온도 정보에 기초하여 상기 제어 전압 신호의 전압 레벨을 제어하는 단계; 및
상기 제어 전압 신호에 기초하여 발진 동작을 통해 발진 신호를 생성하는 단계를 포함하는
내부 클럭 생성 회로의 동작 방법.According to claim 6,
Controlling the oscillation frequency
detecting phases and frequencies of the reference clock signal and the feedback clock signal;
generating a control voltage signal having a voltage level corresponding to the detection signal generated in the detecting step;
controlling a voltage level of the control voltage signal based on the temperature information; and
Generating an oscillation signal through an oscillation operation based on the control voltage signal
How the internal clock generation circuit works. 제7항에 있어서,
상기 제어 전압 신호의 전압 레벨을 제어하는 단계는 상기 제어 전압 신호의 전압 레벨을 제1 온도에 대응하여 제1 전압 레벨로 제어하고, 상기 제1 온도보다 높은 제2 온도에 대응하여 상기 제1 전압 레벨보다 낮은 제2 전압 레벨로 제어하는 것을 특징으로 하는
내부 클럭 생성 회로의 동작 방법.According to claim 7,
Controlling the voltage level of the control voltage signal may include controlling the voltage level of the control voltage signal to a first voltage level corresponding to a first temperature, and controlling the voltage level of the control voltage signal to a second temperature higher than the first temperature. characterized in that it is controlled to a second voltage level lower than the level
How the internal clock generation circuit works. 제7항에 있어서,
상기 발진 신호를 분주하여 상기 피드백 클럭 신호를 생성하는 단계를 더 포함하는
내부 클럭 생성 회로의 동작 방법.According to claim 7,
Generating the feedback clock signal by dividing the oscillation signal
How the internal clock generation circuit works. 제6항에 있어서,
상기 발진 주파수를 제어하는 단계는 제1 온도에 대응하여 제1 발진 주파수를 설정하고, 상기 제1 온도보다 높은 제2 온도에 대응하여 상기 제1 발진 주파수보다 낮은 제2 발진 주파수를 설정하는 것을 특징으로 하는
내부 클럭 생성 회로의 동작 방법.According to claim 6,
The controlling of the oscillation frequency may include setting a first oscillation frequency in response to a first temperature and setting a second oscillation frequency lower than the first oscillation frequency in response to a second temperature higher than the first temperature. to be
How the internal clock generation circuit works. 온도에 대응하는 온도 정보를 생성하는 온도 검출 회로; 및
발진 동작을 통해 내부 클럭 신호를 생성하는 내부 클럭 생성 회로를 포함하되,
상기 내부 클럭 생성 회로는 상기 온도 정보에 기초하여 발진 동작에 대응하는 발진 주파수를 제어하는 것을 특징으로 하는
집적 회로.a temperature detection circuit that generates temperature information corresponding to the temperature; and
Including an internal clock generation circuit for generating an internal clock signal through an oscillation operation,
Characterized in that the internal clock generation circuit controls an oscillation frequency corresponding to an oscillation operation based on the temperature information
integrated circuit. 제11항에 있어서,
상기 내부 클럭 생성 회로는
상기 온도 정보에 대응하는 발진 주파수로 상기 발진 동작을 수행하는 전압 제어 발진 회로를 포함하는
집적 회로.According to claim 11,
The internal clock generation circuit
And a voltage controlled oscillation circuit for performing the oscillation operation at an oscillation frequency corresponding to the temperature information.
integrated circuit. 제12항에 있어서,
상기 내부 클럭 생성 회로는
기준 클럭 신호와 피드백 클럭 신호의 위상 및 주파수를 검출하는 위상 주파수 검출 회로;
상기 위상 주파수 검출 회로의 출력 신호와 상기 온도 정보에 대응하는 전압 레벨을 가지는 제어 전압 신호를 생성하여 상기 전압 제어 발진 회로에 제공하는 제어 전압 생성 회로;
상기 전압 제어 발진 회로에서 생성되는 발진 신호를 분주하여 상기 내부 클럭 신호를 생성하는 내부 클럭 분주 회로; 및
상기 발진 신호를 분주하여 상기 피드백 클럭 신호를 생성하는 피드백 클럭 분주 회로를 더 포함하는
집적 회로.According to claim 12,
The internal clock generation circuit
a phase frequency detection circuit for detecting phases and frequencies of the reference clock signal and the feedback clock signal;
a control voltage generation circuit generating a control voltage signal having a voltage level corresponding to the output signal of the phase frequency detection circuit and the temperature information, and supplying the generated control voltage signal to the voltage control oscillation circuit;
an internal clock dividing circuit generating the internal clock signal by dividing the oscillation signal generated by the voltage controlled oscillation circuit; and
Further comprising a feedback clock dividing circuit dividing the oscillation signal to generate the feedback clock signal
integrated circuit. 제13항에 있어서,
상기 내부 클럭 분주 회로는 상기 온도 정보에 기초하여 상기 발진 신호에 대한 분주비를 제어하는 것을 특징으로 하는
집적 회로.According to claim 13,
Characterized in that the internal clock dividing circuit controls a division ratio for the oscillation signal based on the temperature information
integrated circuit. 제13항에 있어서,
상기 피드백 클럭 분주 회로는 상기 온도 정보에 기초하여 상기 발진 신호에 대한 분주비를 제어하는 것을 특징으로 하는
집적 회로.According to claim 13,
Characterized in that the feedback clock dividing circuit controls a division ratio for the oscillation signal based on the temperature information
integrated circuit. 제13항에 있어서,
상기 제어 전압 생성 회로는
상기 위상 주파수 검출 회로의 출력 신호에 기초하여 상기 제어 전압 신호를 생성하는 루프 필터 회로; 및
상기 온도 정보에 기초하여 상기 제어 전압 신호의 전압 레벨을 제어하는 레벨 제어 회로를 포함하는
집적 회로.According to claim 13,
The control voltage generating circuit
a loop filter circuit for generating the control voltage signal based on an output signal of the phase frequency detection circuit; and
And a level control circuit for controlling the voltage level of the control voltage signal based on the temperature information
integrated circuit. 제13항에 있어서,
상기 제어 전압 생성 회로는 제1 온도에 대응하여 제1 전압 레벨을 가지는 상기 제어 전압 신호를 생성하고, 상기 제1 온도보다 높은 제2 온도에 대응하여 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가지는 상기 제어 전압 신호를 생성하는 것을 특징으로 하는
집적 회로.According to claim 13,
The control voltage generation circuit generates the control voltage signal having a first voltage level in response to a first temperature, and generates a second voltage level lower than the first voltage level in response to a second temperature higher than the first temperature. characterized in that for generating the control voltage signal
integrated circuit. 제11항에 있어서,
상기 발진 주파수는 상기 온도 정보에 따라 제1 온도에 대응하여 제1 발진 주파수로 설정되고, 상기 제1 온도보다 높은 제2 온도에 대응하여 상기 제1 발진 주파수보다 낮은 제2 발진 주파수로 설정되는 것을 특징으로 하는
집적 회로.According to claim 11,
The oscillation frequency is set to a first oscillation frequency corresponding to a first temperature according to the temperature information and set to a second oscillation frequency lower than the first oscillation frequency corresponding to a second temperature higher than the first temperature. characterized
integrated circuit.
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