KR20230007631A - Synapse element with improved symmetry using pw modulation and the operation method thereof - Google Patents

Synapse element with improved symmetry using pw modulation and the operation method thereof Download PDF

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Abstract

Proposed are a synaptic element which ensure symmetry in LTP and LTD and an operation method thereof. According to one embodiment, a memory element implementing a synapse element includes at least one interfacial phase change material (iPCM) for implementing a long term potentiation (LTP) operation and a long term depression (LTD) operation, and is adjusted to improve the symmetry of the LTP operation and the LTD operation by applying pulse width modulation to the pulse of the starting area applied to the iPCM in the LTP operation and the pulse of the ending area applied to the iPCM in the LTD operation.

Description

펄스 폭 변조 방식을 이용하여 대칭성이 개선되는 시냅스 소자 및 그의 동작 방법{SYNAPSE ELEMENT WITH IMPROVED SYMMETRY USING PW MODULATION AND THE OPERATION METHOD THEREOF}Synaptic device with improved symmetry using pulse width modulation method and its operating method

아래의 실시예들은 시냅스 소자 및 그 동작 방법에 관한 것으로, 보다 상세하게는 메모리 소자로 구현되는 시냅스 소자에 대한 기술이다.The following embodiments relate to a synaptic device and its operating method, and more specifically, to a synaptic device implemented as a memory device.

시냅스(Synapse)를 모델링하는 기술은 생물학적 신경 네트워킹 시스템을 구현하기 위하여 시냅스와 유사한 동작을 하는 시냅스 모델링 회로인 시냅스 소자를 구성하는 기술로서, 기존의 시냅스 소자는 LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위해 메모리 소자인 PCM(Phase Change Materials)으로 구성된다.Synapse modeling technology is a technology of constructing a synaptic device, which is a synaptic modeling circuit that operates similarly to a synapse, in order to implement a biological neural networking system. It is composed of PCM (Phase Change Materials), which is a memory element, to implement Long Term Depression (Long Term Depression) operation.

여기서, PCM은 결정질로 낮은 저항성을 갖는 셋 상태와 비정질로 높은 저항성을 갖는 리셋 상태 사이에서 변화되는 상변화 특성을 갖는 물질로 형성됨으로써, 셋 상태로 전환되는 셋 동작과 리셋 상태로 전환되는 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현할 수 있다.Here, the PCM is formed of a material having a phase change characteristic that is changed between a crystalline set state having low resistance and an amorphous reset state having high resistance, thereby performing a set operation to be switched to the set state and a reset operation to be switched to the reset state. LTP operation and LTD operation can be implemented respectively.

그러나 PCM 기반으로 시냅스 소자를 구현한 기존의 메모리 소자는, 셋 상태인 결정질과 리셋 상태인 비정질이 결정화 정도가 극단적으로 반대되기 때문에, 셋 동작 및 리셋 동작 각각의 메커니즘이 상이하여 LTP 동작 및 LTD 동작의 대칭성을 확보할 수 없는 문제점을 갖는다.However, in conventional memory devices that implement synapse devices based on PCM, since the crystallization degree of crystalline in the set state and amorphous in the reset state are extremely opposite, the mechanism of each of the set operation and reset operation is different, resulting in LTP operation and LTD operation. It has a problem that the symmetry of can not be secured.

이에, LTP 동작 및 LTD 동작의 대칭성을 확보하는 시냅스 소자를 구현한 메모리 소자가 제안될 필요가 있다.Therefore, it is necessary to propose a memory device implementing a synaptic device that secures symmetry of LTP operation and LTD operation.

일 실시예들은 LTP 동작 및 LTD 동작의 대칭성을 확보하는 시냅스 소자를 구현한 메모리 소자를 제안한다.One embodiment proposes a memory device implementing a synapse device that secures symmetry of LTP operation and LTD operation.

보다 상세하게, 일 실시예들은 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 iPCM을 이용함으로써, LTP 동작에서 iPCM에 인가되는 시작 영역의 펄스 및 LTD 동작에서 iPCM에 인가되는 엔딩 영역의 펄스에 펄스 폭 변조 방식(Pulse Width Modulation)을 적용하여 LTP 동작 및 LTD 동작의 대칭성을 확보 가능한 메모리 소자를 제안한다.More specifically, one embodiment uses an iPCM that implements an LTP operation and an LTD operation, respectively, with a set operation and a reset operation according to a change in crystalline state between crystalline and quasi-crystalline, so that the starting region applied to the iPCM in the LTP operation In pulse and LTD operations, we propose a memory device capable of securing symmetry between LTP and LTD operations by applying pulse width modulation to the pulse of the ending region applied to the iPCM.

일 실시예에 따르면, 시냅스 소자를 구현한 메모리 소자는, LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)을 포함하고, 상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역의 펄스 및 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역의 펄스에 펄스 폭 변조 방식(Pulse Width Modulation)을 적용하여, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 개선되도록 조절되는 것을 특징으로 한다.According to one embodiment, a memory device implementing a synaptic device includes interfacial phase change materials (iPCM) for implementing a Long Term Potentiation (LTP) operation and a Long Term Depression (LTD) operation, and in the LTP operation, the Symmetry between the LTP operation and the LTD operation is improved by applying pulse width modulation to the pulse of the starting area applied to the iPCM and the pulse of the ending area applied to the iPCM in the LTD operation. characterized by

상기 iPCM은 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현할 수 있다.The iPCM may implement an LTP operation and an LTD operation, respectively, as a set operation and a reset operation according to a change in crystal state between crystalline and pseudo-crystalline.

상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역은, 인가되는 시작 시점을 기준으로 시작 시점에 시간을 플러스한 적어도 하나 이상의 펄스를 포함하고, 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역은, 인가되는 끝 시점을 기준으로 끝 시점에 시간을 마이너스한 적어도 하나 이상의 펄스를 포함할 수 있다.The starting area applied to the iPCM in the LTP operation includes at least one pulse obtained by adding a time to a starting time point based on the applied start time point, and an ending area applied to the iPCM in the LTD operation includes: It may include at least one or more pulses obtained by subtracting the time from the end point in time to the end point in time.

상기 시작 영역에서의 적어도 하나 이상의 펄스 및 상기 엔딩 영역에서의 적어도 하나 이상의 펄스는, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 동일한 펄스 폭(Pulse width)으로 펄스 보상(Pulse compensation)될 수 있다.At least one pulse in the starting area and at least one pulse in the ending area may be pulse compensated with the same pulse width to ensure symmetry between the LTP operation and the LTD operation. .

상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역의 펄스 및 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역의 펄스 각각의 펄스 폭(Pulse width)은, 70ns 내지 500ns 범위 내의 값으로 조절될 수 있다.A pulse width of each pulse of the start region applied to the iPCM in the LTP operation and the pulse of the ending region applied to the iPCM in the LTD operation may be adjusted to a value within a range of 70 ns to 500 ns.

일 실시예에 따르면, LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)을 포함하는 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자의 동작 방법은, 상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역의 펄스 및 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역의 펄스에 펄스 폭 변조 방식(Pulse Width Modulation)을 적용하는 단계를 포함한다.According to one embodiment, a method of operating a memory device implementing a synaptic device having improved symmetry including interfacial phase change materials (iPCM) for implementing a Long Term Potentiation (LTP) operation and a Long Term Depression (LTD) operation is , applying pulse width modulation to a pulse of a start area applied to the iPCM in the LTP operation and a pulse of an ending area applied to the iPCM in the LTD operation.

상기 iPCM은 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현할 수 있다.The iPCM may implement an LTP operation and an LTD operation, respectively, as a set operation and a reset operation according to a change in crystal state between crystalline and pseudo-crystalline.

상기 적용하는 단계는, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역과 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역에서 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 동일한 펄스 폭(Pulse width)으로 펄스 보상(Pulse compensation)을 적용할 수 있다.The applying step may include the LTP operation and the LTD operation in a start area applied to the iPCM in the LTP operation and an ending area applied to the iPCM in the LTD operation so as to ensure symmetry between the LTP operation and the LTD operation. Pulse compensation may be applied with the same pulse width to ensure symmetry.

상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역은, 인가되는 시작 시점을 기준으로 시작 시점에 시간을 플러스한 적어도 하나 이상의 펄스를 포함하고, 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역은, 인가되는 끝 시점을 기준으로 끝 시점에 시간을 마이너스한 적어도 하나 이상의 펄스를 포함할 수 있다.The starting area applied to the iPCM in the LTP operation includes at least one pulse obtained by adding a time to a starting time point based on the applied start time point, and an ending area applied to the iPCM in the LTD operation includes: It may include at least one or more pulses obtained by subtracting the time from the end point in time to the end point in time.

상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역의 펄스 및 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역의 펄스 각각의 펄스 폭(Pulse width)은, 70ns 내지 500ns 범위 내의 값으로 조절될 수 있다. A pulse width of each pulse of the start region applied to the iPCM in the LTP operation and the pulse of the ending region applied to the iPCM in the LTD operation may be adjusted to a value within a range of 70 ns to 500 ns.

일 실시예들은 LTP 동작 및 LTD 동작의 대칭성을 확보하는 시냅스 소자를 구현한 메모리 소자를 제안할 수 있다.One embodiment may propose a memory device implementing a synapse device that secures symmetry of LTP operation and LTD operation.

보다 상세하게, 일 실시예들은 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 iPCM을 이용함으로써, LTP 동작에서 iPCM에 인가되는 시작 영역의 펄스 및 LTD 동작에서 iPCM에 인가되는 엔딩 영역의 펄스에 펄스 폭 변조 방식(Pulse Width Modulation)을 적용하여 LTP 동작 및 LTD 동작의 대칭성을 확보 가능한 메모리 소자를 제안할 수 있다.More specifically, one embodiment uses an iPCM that implements an LTP operation and an LTD operation, respectively, with a set operation and a reset operation according to a change in crystalline state between crystalline and quasi-crystalline, so that the starting region applied to the iPCM in the LTP operation In pulse and LTD operations, it is possible to propose a memory device capable of securing symmetry of LTP and LTD operations by applying pulse width modulation to the pulse of the ending region applied to the iPCM.

도 1은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 구조를 설명하기 위한 간략도이다.
도 2는 기존 메모리 소자의 기존 구조를 설명하기 위한 실험 결과를 도시한 것이다.
도 3a 및 도 3b는 기존 메모리 소자의 펄스 폭 및 대칭성을 확인하기 위한 도면이다.
도 4a 및 도 4b는 일 실시예에 따른 시냅스 소자의 펄스 폭 및 대칭성을 확보한 LTP 동작 및 LTD 동작을 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 동작 방법을 나타낸 플로우 차트이다.1 is a simplified diagram for explaining the structure of a memory device implementing a synaptic device according to an embodiment.
2 shows experimental results for explaining the existing structure of a conventional memory device.
3A and 3B are diagrams for confirming the pulse width and symmetry of an existing memory device.
Figures 4a and 4b is a view for explaining the LTP operation and LTD operation to ensure the pulse width and symmetry of the synaptic device according to an embodiment.
5 is a flowchart illustrating a method of operating a memory device implementing a synaptic device according to an embodiment.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various forms different from each other, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to completely inform the person who has the scope of the invention, and the present invention is only defined by the scope of the claims.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.Terms used in this specification are for describing the embodiments and are not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, "comprises" and/or "comprising" means that a stated component, step, operation, and/or element is present in the presence of one or more other components, steps, operations, and/or elements. or do not rule out additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in this specification may be used in a meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in commonly used dictionaries are not interpreted ideally or excessively unless explicitly specifically defined.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in more detail. The same reference numerals are used for the same components in the drawings, and redundant descriptions of the same components are omitted.

도 1은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 구조를 설명하기 위한 간략도이고, 도 2는 기존 메모리 소자의 기존 구조를 설명하기 위한 실험 결과를 도시한 것이다. 또한, 도 3a 및 도 3b는 기존 메모리 소자의 펄스 폭 및 대칭성을 확인하기 위한 도면이고, 도 4a 및 도 4b는 일 실시예에 따른 시냅스 소자의 펄스 폭 및 대칭성을 확보한 LTP 동작 및 LTD 동작을 설명하기 위한 도면이다.1 is a simplified view for explaining the structure of a memory device implementing a synapse device according to an embodiment, and FIG. 2 illustrates an experimental result for explaining an existing structure of a conventional memory device. In addition, Figures 3a and 3b are diagrams for confirming the pulse width and symmetry of the existing memory device, Figures 4a and 4b are LTP operation and LTD operation secured the pulse width and symmetry of the synaptic device according to an embodiment It is a drawing for explanation.

도 1을 참조하면, 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자(100)는 LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 적어도 하나의 iPCM(interfacial Phase Change Materials)(110)을 포함한다.Referring to FIG. 1 , a memory device 100 embodying a synaptic device according to an embodiment includes at least one interfacial phase change materials (iPCM) for implementing a Long Term Potentiation (LTP) operation and a Long Term Depression (LTD) operation. ) (110).

적어도 하나의 iPCM(110)은 Sb 및 Te을 포함하는 제1 층(111)과 Ge 및 Te을 포함하는 제2 층(112)으로 구성된 채, 적어도 하나의 iPCM(110)의 양단에 배치되는 전극들(120, 130)에 의해 인가되는 펄스에 따라 제2 층(112)에 포함되는 Ge 원자를 이동시켜(Ge 원자의 배열 위치를 변경하여) 결정질 및 유사 결정질 사이에서 결정 상태가 변화되어 결정질의 상태로 셋 상태(예컨대, 낮은 저항성)를 나타내고 유사 결정질의 상태로 리셋 상태(예컨대, 높은 저항성)를 나타낼 수 있다.The at least one iPCM 110 is composed of a first layer 111 including Sb and Te and a second layer 112 including Ge and Te, and electrodes disposed on both ends of the at least one iPCM 110. Ge atoms included in the second layer 112 are moved (by changing the arrangement position of Ge atoms) according to the pulses applied by the elements 120 and 130 to change the crystalline state between crystalline and pseudo-crystalline, resulting in crystalline quality. A set state (eg, low resistivity) may be represented as a state, and a reset state (eg, high resistivity) may be represented as a quasi-crystalline state.

이에, 적어도 하나의 iPCM(110)은 결정질의 셋 상태로 변환되는 셋 동작으로 시냅스 소자의 LTP 동작을 구현하고, 유사 결정질의 리셋 상태로 변환되는 리셋 동작으로 시냅스 소자의 LTD 동작을 구현할 수 있다.Accordingly, the at least one iPCM 110 may implement the LTP operation of the synaptic device with a set operation converted to a crystalline set state, and implement the LTD operation of the synaptic device with a reset operation converted to a pseudo-crystalline reset state.

여기서, 유사 결정질은 결정 상태가 비정질보다 결정질에 더 가까운 결정화 정도를 의미하는 바, 결정질과 유사 결정질은 결정화 정도가 크게 차이 나지 않는 유사한 상태일 수 있다.Here, quasi-crystalline quality means a degree of crystallization in which the crystal state is closer to crystalline quality than amorphous state, and crystalline quality and quasi-crystalline quality may be similar states in which the degree of crystallization is not significantly different.

이처럼 적어도 하나의 iPCM(110)은 결정 상태가 결정질 및 유사 결정질 사이에서 변화되기 때문에, 셋 상태와 리셋 상태의 결정화 정도가 크게 차이 나지 않아 셋 동작 및 리셋 동작 각각의 메커니즘이 유사한 특성을 갖게 될 수 있다.As such, since the crystalline state of at least one iPCM 110 is changed between crystalline and pseudo-crystalline, the degree of crystallization between the set state and the reset state is not significantly different, so that each mechanism of the set operation and the reset operation may have similar characteristics. there is.

따라서, 적어도 하나의 iPCM(110)을 포함하는 메모리 소자(100)는, 셋 동작 및 리셋 동작 각각의 메커니즘이 유사한 특성을 이용하여, LTP 동작 및 LTD 동작의 대칭성을 확보할 수 있다.Accordingly, the memory device 100 including at least one iPCM 110 may secure symmetry of the LTP operation and the LTD operation by using similar characteristics of mechanisms of the set operation and the reset operation.

이 때, 메모리 소자(100)는 LTP 동작 및 LTD 동작의 대칭성 확보를 위해 LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 특성과 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 특성을 조절할 수 있다. 이하, LTP 동작은 적어도 하나의 iPCM(110)의 셋 동작을 의미하며, LTD 동작은 적어도 하나의 iPCM(110)의 리셋 동작을 의미할 수 있다.At this time, the memory device 100 determines the characteristics of the pulse applied to the at least one iPCM 110 in the LTP operation and the pulse applied to the at least one iPCM 110 in the LTD operation to ensure symmetry between the LTP operation and the LTD operation. characteristics can be adjusted. Hereinafter, an LTP operation may refer to a set operation of at least one iPCM 110, and an LTD operation may refer to a reset operation of at least one iPCM 110.

여기서, 펄스의 특성은 펄스의 진폭(Amplitude) 또는 펄스 폭(Pulse width)을 포함할 수 있다.Here, the characteristics of the pulse may include pulse amplitude or pulse width.

즉, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 진폭(Amplitude)이 LTP 동작과 LTD 동작의 대칭성이 확보되도록 조절되거나, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 펄스 폭(Pulse width)이 LTP 동작과 LTD 동작의 대칭성이 확보되도록 조절될 수 있다.That is, the amplitude of each pulse applied to at least one iPCM 110 in LTP operation and the pulse applied to at least one iPCM 110 in LTD operation is adjusted to ensure symmetry between LTP operation and LTD operation. , The pulse width of each pulse applied to at least one iPCM 110 in LTP operation and the pulse applied to at least one iPCM 110 in LTD operation is adjusted to ensure symmetry between LTP operation and LTD operation. It can be.

이와 관련하여 도 2를 참조하면, 기존의 iPCM를 이용한 시냅스 소자는 펄스 넘버(Pulse Number)에 따라 시냅틱 특성 구현이 가능하다. 다만, 기존의 iPCM를 이용한 시냅스 소자는 서로 다른 펄스 진폭(Amplitude)을 변화시키는 방법으로 LTP 동작 및 LTD 동작 시, 대칭성을 구현하였으나 도 2에 도시된 바와 같이, 시작 영역(Starting Region) 및 엔딩 영역(Ending Region)은 시냅스 가중치(Synaptic Weight) 변화도 미흡하고, 대칭성도 취약한 것을 확인할 수 있다. In this regard, referring to FIG. 2 , a synaptic device using an existing iPCM can implement synaptic characteristics according to a pulse number. However, the synaptic device using the existing iPCM implemented symmetry during LTP operation and LTD operation by changing different pulse amplitudes, but as shown in FIG. 2, starting region and ending region It can be seen that the (Ending Region) has insufficient change in synaptic weight and weak symmetry.

보다 상세하게, 도 3a 및 도 3b를 참조하면, 기존의 iPCM를 이용한 시냅스 소자는 일정한 펄스 폭을 나타내며, 이에 따라서 LTP 동작에서 iPCM에 인가되는 시작 영역(Starting Region)과 LTD 동작에서 iPCM에 인가되는 엔딩 영역(Ending Region)에서 딜레이(Delay)가 발생하여 약 21.8%를 나타내며 대칭성이 떨어지는 것을 알 수 있다.In more detail, referring to FIGS. 3A and 3B , the synaptic device using the existing iPCM shows a constant pulse width, and accordingly, the starting region applied to the iPCM in LTP operation and the starting region applied to iPCM in LTD operation It can be seen that a delay occurs in the ending region, showing about 21.8%, and the symmetry is poor.

반면에, 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자는 따라서 LTP 동작에서 iPCM에 인가되는 시작 영역(Starting Region)과 LTD 동작에서 iPCM에 인가되는 엔딩 영역(Ending Region)에서 펄스 폭(Pulse Width; PW)을 차별화하는 펄스 폭 변조 방식(PW Modulation)을 적용하여 대칭성을 개선할 수 있다.On the other hand, a memory device embodying a synaptic device according to an embodiment thus has a pulse width in a starting region applied to iPCM in LTP operation and an ending region applied to iPCM in LTD operation. Symmetry can be improved by applying a pulse width modulation method (PW Modulation) that differentiates ; PW).

도 4a를 참조하여 설명하면, 시작 영역은 인가되는 시작 시점을 기준으로 시작 시점에 시간을 플러스한 적어도 하나 이상의 펄스(411, 412, 413)를 포함하고, 엔딩 영역은 인가되는 끝 시점을 기준으로 끝 시점에 시간을 마이너스한 적어도 하나 이상의 펄스(421, 422, 423)를 포함한다. 이때, 시작 영역에서의 적어도 하나 이상의 펄스(411, 412, 413) 및 엔딩 영역에서의 적어도 하나 이상의 펄스(421, 422, 423)는 LTP 동작과 LTD 동작의 대칭성이 확보되도록 동일한 펄스 폭(Pulse width)으로 펄스 보상(Pulse compensation)되는 것을 특징으로 한다. Referring to FIG. 4A, the start area includes one or more pulses 411, 412, and 413 obtained by adding time to the start time point based on the applied start time point, and the ending area is based on the applied end time point. It includes at least one or more pulses 421, 422, and 423 minus the time at the end point. At this time, at least one pulse (411, 412, 413) in the starting area and at least one or more pulses (421, 422, 423) in the ending area have the same pulse width (pulse width) so that symmetry between the LTP operation and the LTD operation is secured. ) characterized in that it is pulse compensated (Pulse compensation).

시작 영역에서의 제1 펄스(411)와 엔딩 영역에서의 제1’ 펄스(421)는 500ns의 동일한 펄스 폭(pulse width)을 나타내고, 시작 영역에서의 제2 펄스(412)와 엔딩 영역에서의 제2’ 펄스(422)는 400ns의 동일한 펄스 폭을 나타내며, 시작 영역에서의 제3 펄스(413)와 엔딩 영역에서의 제3’ 펄스(423)는 300ns의 동일한 펄스 폭을 나타내도록 펄스 보상될 수 있다. 여기서, LTP 동작에서 iPCM에 인가되는 시작 영역의 펄스 및 LTD 동작에서 iPCM에 인가되는 엔딩 영역의 펄스 각각의 펄스 폭(Pulse width)은, 70ns 내지 500ns 범위 내의 값을 나타낼 수 있다.The first pulse 411 in the start area and the 1' pulse 421 in the ending area have the same pulse width of 500 ns, and the second pulse 412 in the start area and the 1' pulse 421 in the ending area The 2' pulse 422 represents the same pulse width of 400 ns, and the third pulse 413 in the start region and the 3' pulse 423 in the ending region are pulse-compensated to represent the same pulse width of 300 ns. can Here, the pulse width of each pulse of the start region applied to the iPCM in the LTP operation and the pulse of the ending region applied to the iPCM in the LTD operation may represent a value within a range of 70 ns to 500 ns.

다만, 도 4a에서는 시작 영역 및 엔딩 영역에서의 펄스를 3개로 설명하였으나, 개수는 한정하지 않음은 당연하다. However, although three pulses are described in the start area and the ending area in FIG. 4A, it is natural that the number is not limited.

도 4b를 참조하면, 도 4a에서 설명한 바와 같이 LTP 동작에서 iPCM에 인가되는 시작 영역(Starting Region)과 LTD 동작에서 iPCM에 인가되는 엔딩 영역(Ending Region)에서 펄스 폭(PW)을 차별화하는 PW Modulation 방식을 적용함으로써, 약 51.6%로 대칭성이 개선된 것을 확인할 수 있다. 이는 도 3a 및 도 3b에 도시된 기존의 iPCM를 이용한 시냅스 소자에 비해 대칭성이 약 30% 향상된 것을 나타낸다.Referring to FIG. 4B, as described in FIG. 4A, PW Modulation for differentiating the pulse width (PW) in the starting region applied to iPCM in LTP operation and the ending region applied to iPCM in LTD operation By applying the method, it can be confirmed that the symmetry is improved to about 51.6%. This shows that the symmetry is improved by about 30% compared to the synaptic device using the conventional iPCM shown in FIGS. 3a and 3b.

이상 설명된 메모리 소자(100)의 동작 방법에 대해서는 도 5를 참조하여 기재하기로 한다.A method of operating the memory device 100 described above will be described with reference to FIG. 5 .

도 5는 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 동작 방법을 나타낸 플로우 차트이다. 이하, 설명되는 메모리 소자의 동작 방법은 도 1 내지 4를 참조하여 설명된 메모리 소자(100)에 의해 수행됨을 전제로 한다.5 is a flowchart illustrating a method of operating a memory device implementing a synaptic device according to an embodiment. Hereinafter, a method of operating a memory device to be described is assumed to be performed by the memory device 100 described with reference to FIGS. 1 to 4 .

즉, 이하 설명되는 메모리 소자의 동작 방법은, iPCM이 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현함을 전제로 한다.That is, the method of operating a memory device described below is based on the premise that an LTP operation and an LTD operation are implemented by a set operation and a reset operation according to a crystalline state of the iPCM being changed between crystalline and quasi-crystalline.

도 5를 참조하면, 일 실시예에 따른 메모리 소자는 단계(S510)를 통해 LTP 동작에서 iPCM에 인가되는 시작 영역의 펄스 및 LTD 동작에서 iPCM에 인가되는 엔딩 영역의 펄스에 펄스 폭 변조 방식(Pulse Width Modulation)을 적용함으로써, LTP 동작 및 LTD 동작의 대칭성을 확보할 수 있다. Referring to FIG. 5 , the memory device according to an embodiment uses a pulse width modulation method (Pulse Width Modulation), it is possible to secure the symmetry of LTP operation and LTD operation.

예를 들어, 메모리 소자는 단계(S510)에서, LTP 동작과 LTD 동작의 대칭성이 확보되도록 LTP 동작에서 iPCM에 인가되는 시작 영역과 LTD 동작에서 iPCM에 인가되는 엔딩 영역에서 동일한 펄스 폭(Pulse width)으로 펄스 보상(Pulse compensation)을 적용할 수 있다.For example, in step S510, the memory device has the same pulse width in the start region applied to the iPCM in the LTP operation and the ending region applied to the iPCM in the LTD operation so that symmetry between the LTP operation and the LTD operation is secured. Pulse compensation can be applied as

메모리 소자는 시작 영역에 포함된 적어도 하나 이상의 펄스와 엔딩 영역에 포함된 적어도 하나 이상의 펄스 각각을 동일한 펄스 폭으로 펄스 보상할 수 있다. 보다 구체적인 예를 들면, LTP 동작에서 iPCM에 인가되는 시작 영역은, 인가되는 시작 시점을 기준으로 시작 시점에 시간을 플러스한 적어도 하나 이상의 펄스를 포함하는 것으로, 시작 시점을 기준으로 제1 펄스, 제2 펄스 및 제3 펄스를 포함할 수 있다. 또한, LTD 동작에서 iPCM에 인가되는 엔딩 영역은 인가되는 끝 시점을 기준으로 끝 시점에 시간을 마이너스한 적어도 하나 이상의 펄스를 포함하는 것으로, 엔딩 시점을 기준으로 제1’ 펄스, 제2’ 펄스 및 제3’ 펄스를 포함할 수 있다.The memory device may pulse-compensate each of the at least one pulse included in the starting area and the one or more pulses included in the ending area with the same pulse width. For a more specific example, the start area applied to the iPCM in the LTP operation includes at least one pulse obtained by adding a time to the start time based on the applied start time. It may include 2 pulses and a 3rd pulse. In addition, in the LTD operation, the ending region applied to the iPCM includes at least one or more pulses obtained by subtracting the time from the end point of time based on the end point of application, and the first 'pulse', the second' pulse and A 3′ pulse may be included.

이에, 메모리 소자는 단계(S510)에서, 시작 영역에서의 제1 펄스와 엔딩 영역에서의 제1’ 펄스를 500ns의 동일한 펄스 폭(pulse width)을 나타내도록 조절하고, 시작 영역에서의 제2 펄스와 엔딩 영역에서의 제2’ 펄스를 400ns의 동일한 펄스 폭을 나타내도록 조절하며, 시작 영역에서의 제3 펄스와 엔딩 영역에서의 제3’ 펄스를 300ns의 동일한 펄스 폭을 나타내도록 조절할 수 있다. 여기서, 메모리 소자는 LTP 동작에서 iPCM에 인가되는 시작 영역의 펄스 및 LTD 동작에서 iPCM에 인가되는 엔딩 영역의 펄스 각각의 펄스 폭(Pulse width)을 70ns 내지 500ns 범위 내의 값으로 조절할 수 있다.Accordingly, in step S510, the memory device adjusts the first pulse in the start area and the 1' pulse in the ending area to have the same pulse width of 500 ns, and the second pulse in the start area. The 2nd' pulse in the first area and the ending area may be adjusted to have the same pulse width of 400ns, and the third pulse in the starting area and the 3rd' pulse in the ending area may be adjusted to have the same pulse width of 300ns. Here, the memory device may adjust a pulse width of each pulse width of a start region pulse applied to the iPCM in the LTP operation and an ending region pulse applied to the iPCM in the LTD operation to a value within a range of 70 ns to 500 ns.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.

Claims (10)

대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자에 있어서,
LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)
을 포함하고,
상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역의 펄스 및 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역의 펄스에 펄스 폭 변조 방식(Pulse Width Modulation)을 적용하여, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 개선되도록 조절되는 것을 특징으로 하는, 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자. In a memory device implementing a synaptic device having improved symmetry,
Interfacial Phase Change Materials (iPCM) to implement Long Term Potentiation (LTP) operation and Long Term Depression (LTD) operation
including,
Symmetry between the LTP operation and the LTD operation by applying pulse width modulation to the pulse of the starting area applied to the iPCM in the LTP operation and the pulse of the ending area applied to the iPCM in the LTD operation A memory device implementing a synaptic device having improved symmetry, characterized in that it is controlled to improve. 제1항에 있어서,
상기 iPCM은
결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 것을 특징으로 하는, 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자.According to claim 1,
The iPCM is
A memory device implementing a synaptic device with improved symmetry, characterized in that an LTP operation and an LTD operation are respectively implemented by a set operation and a reset operation according to a change in crystalline state between crystalline and pseudo-crystalline. 제1항에 있어서,
상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역은,
인가되는 시작 시점을 기준으로 시작 시점에 시간을 플러스한 적어도 하나 이상의 펄스를 포함하고,
상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역은,
인가되는 끝 시점을 기준으로 끝 시점에 시간을 마이너스한 적어도 하나 이상의 펄스를 포함하는, 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자.According to claim 1,
In the LTP operation, the start area applied to the iPCM is
Including at least one pulse plus a time at the start time based on the applied start time,
In the LTD operation, the ending region applied to the iPCM,
A memory device implementing a synaptic device having improved symmetry, including at least one pulse obtained by subtracting a time at an end point based on an applied end point. 제3항에 있어서,
상기 시작 영역에서의 적어도 하나 이상의 펄스 및 상기 엔딩 영역에서의 적어도 하나 이상의 펄스는,
상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 동일한 펄스 폭(Pulse width)으로 펄스 보상(Pulse compensation)되는 것을 특징으로 하는, 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자.According to claim 3,
At least one pulse in the starting area and at least one pulse in the ending area,
A memory device implementing a synaptic device with improved symmetry, characterized in that pulse compensation is performed with the same pulse width so that symmetry of the LTP operation and the LTD operation is secured. 제4항에 있어서,
상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역의 펄스 및 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역의 펄스 각각의 펄스 폭(Pulse width)은,
70ns 내지 500ns 범위 내의 값으로 조절되는 것을 특징으로 하는, 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자.According to claim 4,
A pulse width of each pulse of the start region applied to the iPCM in the LTP operation and the pulse of the ending region applied to the iPCM in the LTD operation,
Characterized in that it is adjusted to a value within the range of 70ns to 500ns, a memory device implementing a synaptic device with improved symmetry. LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)을 포함하는 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자의 동작 방법에 있어서,
상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역의 펄스 및 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역의 펄스에 펄스 폭 변조 방식(Pulse Width Modulation)을 적용하는 단계
를 포함하는 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자의 동작 방법. In the operating method of a memory device implementing a synaptic device with improved symmetry including interfacial phase change materials (iPCM) for implementing LTP (Long Term Potentiation) operation and LTD (Long Term Depression) operation,
Applying pulse width modulation to a pulse of a start region applied to the iPCM in the LTP operation and a pulse of an ending region applied to the iPCM in the LTD operation.
A method of operating a memory device implementing a synaptic device having improved symmetry comprising a. 제6항에 있어서,
상기 iPCM은
결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 것을 특징으로 하는, 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자의 동작 방법.According to claim 6,
The iPCM is
A method of operating a memory device implementing a synaptic device with improved symmetry, characterized in that an LTP operation and an LTD operation are respectively implemented by a set operation and a reset operation according to a change in crystalline state between crystalline and pseudo-crystalline. 제6항에 있어서,
상기 적용하는 단계는,
상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역과 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역에서 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 동일한 펄스 폭(Pulse width)으로 펄스 보상(Pulse compensation)을 적용하는 것을 특징으로 하는, 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자의 동작 방법.According to claim 6,
The application step is
The same pulse to ensure symmetry between the LTP operation and the LTD operation in a start region applied to the iPCM in the LTP operation and an ending region applied to the iPCM in the LTD operation so that symmetry between the LTP operation and the LTD operation is secured A method of operating a memory device implementing a synaptic device having improved symmetry, characterized in that pulse compensation is applied with a pulse width. 제8항에 있어서,
상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역은,
인가되는 시작 시점을 기준으로 시작 시점에 시간을 플러스한 적어도 하나 이상의 펄스를 포함하고,
상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역은,
인가되는 끝 시점을 기준으로 끝 시점에 시간을 마이너스한 적어도 하나 이상의 펄스를 포함하는, 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자의 동작 방법.According to claim 8,
In the LTP operation, the start area applied to the iPCM is
Including at least one pulse plus a time at the start time based on the applied start time,
In the LTD operation, the ending region applied to the iPCM,
A method of operating a memory device implementing a synaptic device having improved symmetry, including at least one pulse whose time is minus the end point based on the end point of application. 제9항에 있어서,
상기 LTP 동작에서 상기 iPCM에 인가되는 시작 영역의 펄스 및 상기 LTD 동작에서 상기 iPCM에 인가되는 엔딩 영역의 펄스 각각의 펄스 폭(Pulse width)은,
70ns 내지 500ns 범위 내의 값으로 조절되는 것을 특징으로 하는, 대칭성이 개선되는 시냅스 소자를 구현한 메모리 소자의 동작 방법.According to claim 9,
A pulse width of each pulse of the start region applied to the iPCM in the LTP operation and the pulse of the ending region applied to the iPCM in the LTD operation,
A method of operating a memory device implementing a synaptic device having improved symmetry, characterized in that it is adjusted to a value within the range of 70ns to 500ns.
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