KR102421324B1 - Synapse element for securing symmety in ltp and ltdm and operation method thereof - Google Patents

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KR102421324B1 KR1020200128023A KR20200128023A KR102421324B1 KR 102421324 B1 KR102421324 B1 KR 102421324B1 KR 1020200128023 A KR1020200128023 A KR 1020200128023A KR 20200128023 A KR20200128023 A KR 20200128023A KR 102421324 B1 KR102421324 B1 KR 102421324B1
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Abstract

LTP 및 LTD에서 대칭성을 확보하는 시냅스 소자 및 그 동작 방법이 제안된다. 일 실시예에 따르면, 시냅스 소자를 구현한 메모리 소자는 LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 적어도 하나의 iPCM(interfacial Phase Change Materials)을 포함하고, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 특성은, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 조절되는 것을 특징으로 한다.A synaptic device for securing symmetry in LTP and LTD and an operating method thereof are proposed. According to an embodiment, a memory device implementing a synaptic device includes at least one interfacial phase change materials (iPCM) for implementing a Long Term Potentiation (LTP) operation and a Long Term Depression (LTD) operation, and the LTP operation The characteristics of each of the pulses applied to the at least one iPCM and the pulses applied to the at least one iPCM in the LTD operation are adjusted to ensure symmetry between the LTP operation and the LTD operation.

Description

LTP 및 LTD에서 대칭성을 확보하는 시냅스 소자 및 그 동작 방법{SYNAPSE ELEMENT FOR SECURING SYMMETY IN LTP AND LTDM AND OPERATION METHOD THEREOF}Synaptic device for securing symmetry in LTP and LTD and method of operation thereof

아래의 실시예들은 시냅스 소자 및 그 동작 방법에 관한 것으로, 보다 상세하게는 메모리 소자로 구현되는 시냅스 소자에 대한 기술이다.The following embodiments relate to a synaptic device and an operating method thereof, and in more detail, a description of a synaptic device implemented as a memory device.

시냅스(Synapse)를 모델링하는 기술은 생물학적 신경 네트워킹 시스템을 구현하기 위하여 시냅스와 유사한 동작을 하는 시냅스 모델링 회로인 시냅스 소자를 구성하는 기술로서, 기존의 시냅스 소자는 LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위해 메모리 소자인 PCM(Phase Change Materials)으로 구성된다.Synapse modeling technology is a technology for constructing a synaptic device, which is a synaptic modeling circuit that performs a synaptic-like operation, to implement a biological neural networking system. It is composed of PCM (Phase Change Materials), which is a memory device to implement Long Term Depression (Long Term Depression) operation.

여기서, PCM은 결정질로 낮은 저항성을 갖는 셋 상태와 비정질로 높은 저항성을 갖는 리셋 상태 사이에서 변화되는 상변화 특성을 갖는 물질로 형성됨으로써, 셋 상태로 전환되는 셋 동작과 리셋 상태로 전환되는 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현할 수 있다.Here, the PCM is formed of a material having a phase change characteristic that is changed between a crystalline low-resistance set state and an amorphous high-resistance reset state, whereby a set operation converted to a set state and a reset operation converted to a reset state can implement LTP operation and LTD operation, respectively.

그러나 PCM 기반으로 시냅스 소자를 구현한 기존의 메모리 소자는, 셋 상태인 결정질과 리셋 상태인 비정질이 결정화 정도가 극단적으로 반대되기 때문에, 셋 동작 및 리셋 동작 각각의 메커니즘이 상이하여 LTP 동작 및 LTD 동작의 대칭성을 확보할 수 없는 문제점을 갖는다.However, in the conventional memory device that implements a synaptic device based on PCM, the crystallinity in the set state and the amorphous in the reset state have extremely opposite crystallization degrees, so the mechanisms of the set operation and the reset operation are different. There is a problem in that it is not possible to ensure the symmetry of

이에, LTP 동작 및 LTD 동작의 대칭성을 확보하는 시냅스 소자를 구현한 메모리 소자가 제안될 필요가 있다.Accordingly, there is a need to propose a memory device embodying a synaptic device that secures the symmetry of the LTP operation and the LTD operation.

일 실시예들은 LTP 동작 및 LTD 동작의 대칭성을 확보하는 시냅스 소자를 구현한 메모리 소자를 제안한다.One embodiment proposes a memory device that implements a synaptic device that secures the symmetry of the LTP operation and the LTD operation.

보다 상세하게, 일 실시예들은 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 iPCM을 이용함으로써, 셋 상태와 리셋 상태의 결정화 정도가 크게 차이 나지 않아 셋 동작 및 리셋 동작 각각의 메커니즘이 유사한 특성을 토대로 LTP 동작 및 LTD 동작의 대칭성을 확보 가능한 메모리 소자를 제안한다.More specifically, one embodiment uses iPCM that implements an LTP operation and an LTD operation, respectively, as a set operation and a reset operation according to a change in a crystalline state between crystalline and pseudo-crystalline, so that the degree of crystallization of the set state and the reset state is greatly increased Since there is no difference, we propose a memory device capable of securing the symmetry of the LTP operation and the LTD operation based on the similar characteristics of the mechanisms of the set operation and the reset operation.

일 실시예에 따르면, 시냅스 소자를 구현한 메모리 소자는, LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 적어도 하나의 iPCM(interfacial Phase Change Materials)을 포함하고, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 특성은, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 조절되는 것을 특징으로 한다.According to an embodiment, the memory device implementing the synaptic device includes at least one interfacial phase change materials (iPCM) for implementing a Long Term Potentiation (LTP) operation and a Long Term Depression (LTD) operation, and the LTP Each characteristic of the pulse applied to the at least one iPCM in operation and the pulse applied to the at least one iPCM in the LTD operation is adjusted to ensure symmetry between the LTP operation and the LTD operation.

일 측면에 따르면, 상기 적어도 하나의 iPCM은, 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 것을 특징으로 할 수 있다.According to an aspect, the at least one iPCM may implement an LTP operation and an LTD operation, respectively, as a set operation and a reset operation according to a change in a crystalline state between crystalline and similar crystalline.

다른 일 측면에 따르면, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 진폭(Amplitude)은, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 조절되는 것을 특징으로 할 수 있다.According to another aspect, the amplitude of each of the pulses applied to the at least one iPCM in the LTP operation and the pulses applied to the at least one iPCM in the LTD operation is symmetric between the LTP operation and the LTD operation It may be characterized in that it is adjusted to ensure this.

또 다른 일 측면에 따르면, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭은, 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭보다 낮은 값으로 조절되는 것을 특징으로 할 수 있다.According to another aspect, the amplitude of the pulse applied to the at least one iPCM in the LTP operation is adjusted to a value lower than the amplitude of the pulse applied to the at least one iPCM in the LTD operation. have.

또 다른 일 측면에 따르면, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭은, 0.6 내지 1.0V 범위 내의 값으로 조절되고, 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭은, 1.0 내지 1.2V 범위 내의 값으로 조절되는 것을 특징으로 할 수 있다.According to another aspect, the amplitude of the pulse applied to the at least one iPCM in the LTP operation is adjusted to a value within the range of 0.6 to 1.0V, and the amplitude of the pulse applied to the at least one iPCM in the LTD operation may be characterized in that it is adjusted to a value within the range of 1.0 to 1.2V.

또 다른 일 측면에 따르면, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)은, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 조절되는 것을 특징으로 할 수 있다.According to another aspect, the pulse width of each of the pulses applied to the at least one iPCM in the LTP operation and the pulses applied to the at least one iPCM in the LTD operation is, the LTP operation and the LTD It may be characterized in that it is adjusted to ensure the symmetry of the operation.

또 다른 일 측면에 따르면, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)은, 50 내지 100ns 범위 내의 값으로 조절되는 것을 특징으로 할 수 있다.According to another aspect, a pulse width of each of the pulses applied to the at least one iPCM in the LTP operation and the pulses applied to the at least one iPCM in the LTD operation is a value within a range of 50 to 100ns It can be characterized in that it is adjusted.

또 다른 일 측면에 따르면, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)은, 50 내지 100ns 범위 내에서 동일한 값으로 조절되는 것을 특징으로 할 수 있다.According to another aspect, a pulse width of each of the pulses applied to the at least one iPCM in the LTP operation and the pulses applied to the at least one iPCM in the LTD operation is within a range of 50 to 100ns. It may be characterized in that it is adjusted to the same value.

일 실시예에 따르면, LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 적어도 하나의 iPCM(interfacial Phase Change Materials)을 포함하는 시냅스 소자를 구현한 메모리 소자의 동작 방법은, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 특성을 조절하는 단계를 포함한다.According to an embodiment, a method of operating a memory device implementing a synaptic device including at least one interfacial phase change materials (iPCM) for implementing a Long Term Potentiation (LTP) operation and a Long Term Depression (LTD) operation includes: and adjusting characteristics of a pulse applied to the at least one iPCM in the LTP operation and a pulse applied to the at least one iPCM in the LTD operation.

일 측면에 따르면, 상기 적어도 하나의 iPCM은, 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 것을 특징으로 할 수 있다.According to an aspect, the at least one iPCM may implement an LTP operation and an LTD operation, respectively, as a set operation and a reset operation according to a change in a crystalline state between crystalline and similar crystalline.

다른 일 측면에 따르면, 상기 조절하는 단계는, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 진폭(Amplitude)을 조절하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the adjusting includes: a pulse applied to the at least one iPCM in the LTP operation and a pulse applied to the at least one iPCM in the LTD operation to ensure symmetry between the LTP operation and the LTD operation It may be characterized in that it comprises the step of adjusting the amplitude (Amplitude) of each pulse.

또 다른 일 측면에 따르면, 상기 진폭을 조절하는 단계는, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭보다 낮은 값으로 조절하는 단계인 것을 특징으로 할 수 있다.According to another aspect, the adjusting of the amplitude may include setting the amplitude of the pulse applied to the at least one iPCM in the LTP operation to a value lower than the amplitude of the pulse applied to the at least one iPCM in the LTD operation. It may be characterized as a step of adjusting.

또 다른 일 측면에 따르면, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭보다 낮은 값으로 조절하는 단계는, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 0.6 내지 1.0V 범위 내의 값으로 조절하는 단계; 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 1.0 내지 1.2V 범위 내의 값으로 조절하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the step of adjusting the amplitude of the pulse applied to the at least one iPCM in the LTP operation to a value lower than the amplitude of the pulse applied to the at least one iPCM in the LTD operation may include: adjusting the amplitude of the pulse applied to the at least one iPCM to a value within the range of 0.6 to 1.0V; and adjusting the amplitude of the pulse applied to the at least one iPCM in the LTD operation to a value within the range of 1.0 to 1.2V.

또 다른 일 측면에 따르면, 상기 조절하는 단계는, 상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)을 조절하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the adjusting includes: a pulse applied to the at least one iPCM in the LTP operation and applied to the at least one iPCM in the LTD operation to ensure symmetry between the LTP operation and the LTD operation It may be characterized in that it comprises the step of adjusting the pulse width of each pulse (Pulse width).

또 다른 일 측면에 따르면, 상기 펄스 폭을 조절하는 단계는, 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)을 50 내지 100ns 범위 내의 값으로 조절하는 단계인 것을 특징으로 할 수 있다.According to another aspect, the adjusting of the pulse width may include a pulse width of each of a pulse applied to the at least one iPCM in the LTP operation and a pulse applied to the at least one iPCM in the LTD operation. ) may be characterized in that it is a step of adjusting the value within the range of 50 to 100 ns.

일 실시예들은 LTP 동작 및 LTD 동작의 대칭성을 확보하는 시냅스 소자를 구현한 메모리 소자를 제안할 수 있다.Embodiments may propose a memory device that implements a synaptic device that secures the symmetry of the LTP operation and the LTD operation.

보다 상세하게, 일 실시예들은 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 iPCM을 이용함으로써, 셋 상태와 리셋 상태의 결정화 정도가 크게 차이 나지 않아 셋 동작 및 리셋 동작 각각의 메커니즘이 유사한 특성을 토대로 LTP 동작 및 LTD 동작의 대칭성을 확보 가능한 메모리 소자를 제안할 수 있다.More specifically, one embodiment uses iPCM that implements an LTP operation and an LTD operation, respectively, as a set operation and a reset operation according to a change in a crystalline state between crystalline and pseudo-crystalline, so that the degree of crystallization of the set state and the reset state is greatly increased Since there is no difference, it is possible to propose a memory device capable of securing the symmetry of the LTP operation and the LTD operation based on the similar characteristics of the mechanisms of the set operation and the reset operation.

도 1은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 구조를 설명하기 위한 간략도이다.
도 2 내지 3은 일 실시예에 따른 시냅스 소자의 대칭성 확보를 위한 동작 방법을 설명하기 위한 도면이다.
도 4 내지 6은 일 실시예에 따른 시냅스 소자가 대칭성을 확보한 LTP 동작 및 LTD 동작을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 동작 방법을 나타낸 플로우 차트이다.1 is a simplified diagram for explaining the structure of a memory device implementing a synaptic device according to an embodiment.
2 to 3 are diagrams for explaining an operation method for ensuring the symmetry of the synaptic device according to an embodiment.
4 to 6 are diagrams for explaining the LTP operation and the LTD operation in which the synaptic device secures symmetry according to an embodiment.
7 is a flowchart illustrating a method of operating a memory device implementing a synaptic device according to an embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terms used in this specification are terms used to properly express a preferred embodiment of the present invention, which may vary according to the intention of a user or operator or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the content throughout this specification.

도 1은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 구조를 설명하기 위한 간략도이고, 도 2 내지 3은 일 실시예에 따른 시냅스 소자의 대칭성 확보를 위한 동작 방법을 설명하기 위한 도면이며, 도 4 내지 6은 일 실시예에 따른 시냅스 소자가 대칭성을 확보한 LTP 동작 및 LTD 동작을 설명하기 위한 도면이다.1 is a simplified diagram for explaining the structure of a memory device implementing a synaptic device according to an embodiment, Figures 2 to 3 are diagrams for explaining an operation method for ensuring symmetry of the synaptic device according to an embodiment , FIGS. 4 to 6 are diagrams for explaining the LTP operation and the LTD operation in which the synaptic device secures symmetry according to an embodiment.

도 1을 참조하면, 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자(100)는 LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 적어도 하나의 iPCM(interfacial Phase Change Materials)(110)을 포함한다.Referring to FIG. 1 , a memory device 100 implementing a synaptic device according to an embodiment is at least one iPCM (interfacial phase change materials) for implementing a Long Term Potentiation (LTP) operation and a Long Term Depression (LTD) operation. ) (110).

적어도 하나의 iPCM(110)은 Sb 및 Te을 포함하는 제1 층(111)과 Ge 및 Te을 포함하는 제2 층(112)으로 구성된 채, 적어도 하나의 iPCM(110)의 양단에 배치되는 전극들(120, 130)에 의해 인가되는 펄스에 따라 제2 층(112)에 포함되는 Ge 원자를 이동시켜(Ge 원자의 배열 위치를 변경하여) 결정질 및 유사 결정질 사이에서 결정 상태가 변화되어 결정질의 상태로 셋 상태(예컨대, 낮은 저항성)를 나타내고 유사 결정질의 상태로 리셋 상태(예컨대, 높은 저항성)를 나타낼 수 있다.The at least one iPCM 110 is composed of a first layer 111 including Sb and Te and a second layer 112 including Ge and Te, and electrodes disposed on both ends of the at least one iPCM 110 . By moving Ge atoms included in the second layer 112 (by changing the arrangement position of Ge atoms) according to the pulses applied by the 120 and 130, the crystalline state is changed between crystalline and pseudo-crystalline, so that the crystalline The state may indicate a set state (eg, low resistance) and a pseudo-crystalline state may indicate a reset state (eg, high resistance).

이에, 적어도 하나의 iPCM(110)은 결정질의 셋 상태로 변환되는 셋 동작으로 시냅스 소자의 LTP 동작을 구현하고, 유사 결정질의 리셋 상태로 변환되는 리셋 동작으로 시냅스 소자의 LTD 동작을 구현할 수 있다.Accordingly, at least one iPCM 110 may implement the LTP operation of the synaptic device as a set operation converted to a crystalline set state, and may implement an LTD operation of the synaptic device as a reset operation converted to a similar crystalline reset state.

여기서, 유사 결정질은 결정 상태가 비정질보다 결정질에 더 가까운 결정화 정도를 의미하는 바, 결정질과 유사 결정질은 결정화 정도가 크게 차이 나지 않는 유사한 상태일 수 있다.Here, the pseudo-crystalline refers to a degree of crystallization in which the crystalline state is closer to that of the crystalline than the amorphous, and the crystalline and the pseudo-crystalline may be in a similar state in which the degree of crystallization is not significantly different.

이처럼 적어도 하나의 iPCM(110)은 결정 상태가 결정질 및 유사 결정질 사이에서 변화되기 때문에, 셋 상태와 리셋 상태의 결정화 정도가 크게 차이 나지 않아 셋 동작 및 리셋 동작 각각의 메커니즘이 유사한 특성을 갖게 될 수 있다.As such, since the crystal state of the at least one iPCM 110 is changed between crystalline and pseudo-crystalline, the crystallization degree of the set state and the reset state does not differ significantly, so that the mechanisms of the set operation and the reset operation may have similar characteristics. have.

따라서, 적어도 하나의 iPCM(110)을 포함하는 메모리 소자(100)는, 셋 동작 및 리셋 동작 각각의 메커니즘이 유사한 특성을 이용하여, LTP 동작 및 LTD 동작의 대칭성을 확보할 수 있다.Accordingly, in the memory device 100 including at least one iPCM 110 , symmetry between the LTP operation and the LTD operation may be secured by using a characteristic in which the mechanism of each of the set operation and the reset operation is similar.

이 때, 메모리 소자(100)는 LTP 동작 및 LTD 동작의 대칭성 확보를 위해 LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 특성과 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 특성을 조절할 수 있다. 이하, LTP 동작은 적어도 하나의 iPCM(110)의 셋 동작을 의미하며, LTD 동작은 적어도 하나의 iPCM(110)의 리셋 동작을 의미할 수 있다.At this time, in order to secure symmetry between the LTP operation and the LTD operation, the memory device 100 determines the characteristics of the pulses applied to the at least one iPCM 110 in the LTP operation and the pulses applied to the at least one iPCM 110 in the LTD operation. characteristics can be adjusted. Hereinafter, the LTP operation may refer to a set operation of at least one iPCM 110 , and the LTD operation may refer to a reset operation of the at least one iPCM 110 .

여기서, 펄스의 특성은 펄스의 진폭(Amplitude) 또는 펄스 폭(Pulse width)을 포함할 수 있다.Here, the characteristic of the pulse may include an amplitude or a pulse width of the pulse.

즉, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 진폭(Amplitude)이 LTP 동작과 LTD 동작의 대칭성이 확보되도록 조절되거나, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 펄스 폭(Pulse width)이 LTP 동작과 LTD 동작의 대칭성이 확보되도록 조절될 수 있다.That is, the amplitude of each of the pulses applied to the at least one iPCM 110 in the LTP operation and the pulses applied to the at least one iPCM 110 in the LTD operation is adjusted to ensure symmetry between the LTP operation and the LTD operation, or , the pulse widths of the pulses applied to the at least one iPCM 110 in the LTP operation and the pulses applied to the at least one iPCM 110 in the LTD operation are adjusted to ensure symmetry between the LTP operation and the LTD operation can be

이와 관련하여 도 2 내지 3을 참조하면, PCM으로 구성되는 기존의 메모리 소자는 LTP 동작에서 PCM에 인가되는 펄스의 진폭 및 폭과 LTD 동작에서 PCM에 인가되는 펄스의 진폭 및 폭이 도 2의 (a)에 도시된 바와 같이 조절되기 때문에, 도 2의 (b)에 도시된 바와 같이 LTP 동작 및 LTD 동작이 대칭되지 않는 문제를 갖는다.In this regard, referring to FIGS. 2 to 3 , in the conventional memory device composed of PCM, the amplitude and width of the pulse applied to the PCM in the LTP operation and the amplitude and width of the pulse applied to the PCM in the LTD operation are shown in FIG. 2 ( Since it is adjusted as shown in a), there is a problem that the LTP operation and the LTD operation are not symmetric as shown in FIG. 2(b).

반면에, 일 실시예에 따른 메모리 소자(100)는 LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 진폭을, LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 진폭보다 낮은 값으로 조절하거나, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 펄스 폭(Pulse width)을 특정 값으로 조절함으로써, LTP 동작 및 LTD 동작이 대칭되도록 할 수 있다.On the other hand, in the memory device 100 according to an embodiment, the amplitude of the pulse applied to the at least one iPCM 110 in the LTP operation is lower than the amplitude of the pulse applied to the at least one iPCM 110 in the LTD operation. By adjusting the value or by adjusting the pulse width of each of the pulses applied to the at least one iPCM 110 in the LTP operation and the pulses applied to the at least one iPCM 110 in the LTD operation to a specific value, LTP It is possible to make the operation and the LTD operation symmetrical.

예를 들어, 도 3에 도시된 바와 같이, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 진폭은 0.6 내지 1.0V 범위 내의 값으로 조절되고(예컨대, 0.6V로 조절 및 결정됨), LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 진폭은 1.0 내지 1.2V 범위 내의 값으로 조절될 수 있다(예컨대, 1.2V로 조절 및 결정됨).For example, as shown in FIG. 3 , the amplitude of the pulse applied to the at least one iPCM 110 in the LTP operation is adjusted to a value within the range of 0.6 to 1.0V (eg, adjusted and determined to 0.6V), In the LTD operation, the amplitude of the pulse applied to the at least one iPCM 110 may be adjusted to a value within the range of 1.0 to 1.2V (eg, adjusted and determined to be 1.2V).

다른 예를 들면, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 상기 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 펄스 폭(Pulse width)은 50 내지 100ns 범위 내의 값으로 조절될 수 있다. 보다 구체적인 예를 들면, 도 3에 도시된 바와 같이, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 상기 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 펄스 폭(Pulse width)은 50 내지 100ns 범위 내에서 동일한 값으로 조절될 수 있다(예컨대, 70ns로 동일하게 조절 및 결정됨).For another example, the pulse width of each of the pulses applied to the at least one iPCM 110 in the LTP operation and the pulses applied to the at least one iPCM 110 in the LTD operation is a value within the range of 50 to 100 ns. can be adjusted to For a more specific example, as shown in FIG. 3 , a pulse applied to the at least one iPCM 110 in an LTP operation and a pulse applied to the at least one iPCM 110 in an LTD operation are each pulse width (Pulse width) may be adjusted to the same value within the range of 50 to 100 ns (eg, adjusted and determined to be equal to 70 ns).

이처럼 LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 진폭(Amplitude)과, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 상기 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 펄스 폭(Pulse width)이 조절되는 것은, 도 4 내지 6에 도시된 바와 같이 LTP 동작 및 LTD 동작의 대칭성이 최대화되도록 실험에 기반할 수 있다. 예컨대, 도 4, 5, 6의 순서로 진행되는 실험을 통해 LTP 동작 및 LTD 동작의 대칭성을 확보하기 위한, LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 진폭(Amplitude)의 값과 LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스 및 LTD 동작에서 상기 적어도 하나의 iPCM(110)에 인가되는 펄스 각각의 펄스 폭(Pulse width)의 값이 결정될 수 있다.As such, the amplitude (Amplitude) of each of the pulses applied to the at least one iPCM 110 in the LTP operation and the pulses applied to the at least one iPCM 110 in the LTD operation, and the at least one iPCM 110 in the LTP operation. The pulse width of each of the pulses applied to the at least one iPCM 110 in the LTD operation is adjusted so that the symmetry of the LTP operation and the LTD operation is maximized as shown in FIGS. 4 to 6 . It can be based on experimentation. For example, a pulse applied to at least one iPCM 110 in the LTP operation and at least one iPCM in the LTD operation to ensure symmetry between the LTP operation and the LTD operation through the experiments performed in the order of FIGS. 4, 5, and 6 . The value of the amplitude of each pulse applied to 110 and the pulse width of each of the pulses applied to the at least one iPCM 110 in the LTP operation and the pulses applied to the at least one iPCM 110 in the LTD operation (Pulse width) can be determined.

이상 설명된 LTP 동작 및 LTD 동작의 대칭성은, LTP 동작에서 스파이크당 시냅스 가중치의 변화량과 LTD 동작에서 스파이크당 시냅스 가중치의 변화량 사이의 동일성 비율로 계산될 수 있다. 이에, LTP 동작 및 LTD 동작의 대칭성이 확보된다는 것은, LTP 동작에서 스파이크당 시냅스 가중치의 변화량과 LTD 동작에서 스파이크당 시냅스 가중치의 변화량 사이의 동일성 비율이 기 설정된 기준값을 초과하는 것을 의미할 수 있다.The above-described symmetry between the LTP operation and the LTD operation may be calculated as a ratio of equality between the amount of change in the synaptic weight per spike in the LTP operation and the amount of change in the synaptic weight per spike in the LTD operation. Accordingly, securing the symmetry between the LTP operation and the LTD operation may mean that the ratio of equality between the amount of change in the synaptic weight per spike in the LTP operation and the amount of change in the synaptic weight per spike in the LTD operation exceeds a preset reference value.

이상 설명된 메모리 소자(100)의 동작 방법에 대해서는 도 7을 참조하여 기재하기로 한다.An operation method of the memory device 100 described above will be described with reference to FIG. 7 .

도 7은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 동작 방법을 나타낸 플로우 차트이다. 이하, 설명되는 메모리 소자의 동작 방법은 도 1 내지 6을 참조하여 설명된 메모리 소자(100)에 의해 수행됨을 전제로 한다.7 is a flowchart illustrating a method of operating a memory device implementing a synaptic device according to an embodiment. Hereinafter, it is assumed that the method of operating the memory device is performed by the memory device 100 described with reference to FIGS. 1 to 6 .

즉, 이하 설명되는 메모리 소자의 동작 방법은, 적어도 하나의 iPCM이 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현함을 전제로 한다.That is, the operating method of the memory device described below assumes that at least one iPCM implements the LTP operation and the LTD operation, respectively, as a set operation and a reset operation according to a change in a crystalline state between crystalline and pseudo-crystalline.

도 7을 참조하면, 일 실시예에 따른 메모리 소자는 단계(S710)를 통해 LTP 동작에서 적어도 하나의 iPCM에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM에 인가되는 펄스 각각의 특성을 조절함으로써, LTP 동작 및 LTD 동작의 대칭성을 확보할 수 있다.Referring to FIG. 7 , the memory device according to an embodiment adjusts the characteristics of a pulse applied to at least one iPCM in an LTP operation and a pulse applied to at least one iPCM in an LTD operation through step S710, Symmetry between the LTP operation and the LTD operation can be ensured.

예를 들어, 메모리 소자는 단계(S710)에서, LTP 동작과 LTD 동작의 대칭성이 확보되도록 LTP 동작에서 적어도 하나의 iPCM에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM에 인가되는 펄스 각각의 진폭(Amplitude)을 조절할 수 있다.For example, in step S710 , in the memory device, the amplitude ( Amplitude) can be adjusted.

보다 구체적인 예를 들면, 메모리 소자는 LTP 동작에서 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 LTD 동작에서 적어도 하나의 iPCM에 인가되는 펄스의 진폭보다 낮은 값으로 조절할 수 있다(예컨대, LTP 동작에서 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 0.6 내지 1.0V 범위 내의 값으로 조절하고, LTD 동작에서 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 1.0 내지 1.2V 범위 내의 값으로 조절함).As a more specific example, the memory device may adjust the amplitude of the pulse applied to the at least one iPCM in the LTP operation to a value lower than the amplitude of the pulse applied to the at least one iPCM in the LTD operation (eg, at least in the LTP operation) The amplitude of the pulse applied to one iPCM is adjusted to a value within the range of 0.6 to 1.0V, and the amplitude of the pulse applied to at least one iPCM in the LTD operation is adjusted to a value within the range from 1.0 to 1.2V).

다른 예를 들면, 메모리 소자는 단계(S720)에서, LTP 동작과 LTD 동작의 대칭성이 확보되도록 LTP 동작에서 적어도 하나의 iPCM에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)을 조절할 수 있다.For another example, in step S720 , the memory device may perform a pulse applied to at least one iPCM in an LTP operation and a pulse applied to at least one iPCM in an LTD operation to ensure symmetry between the LTP operation and the LTD operation. Each pulse Pulse width can be adjusted.

보다 구체적인 예를 들면, 메모리 소자는 LTP 동작에서 적어도 하나의 iPCM에 인가되는 펄스 및 LTD 동작에서 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)을 50 내지 100ns 범위 내의 값으로 조절할 수 있다.As a more specific example, the memory device may adjust the pulse width of each of the pulses applied to at least one iPCM in the LTP operation and the pulses applied to the at least one iPCM in the LTD operation to a value within the range of 50 to 100 ns. have.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible by those skilled in the art from the above description. For example, the described techniques are performed in a different order than the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (15)

시냅스 소자를 구현한 메모리 소자에 있어서,
LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 적어도 하나의 iPCM(interfacial Phase Change Materials)
을 포함하고,
상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 진폭(Amplitude) 또는 펄스 폭(Pulse width) 중 적어도 하나의 특성은,
상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 조절되는 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자.In a memory device implementing a synaptic device,
At least one interfacial phase change materials (iPCM) for implementing a Long Term Potentiation (LTP) operation and a Long Term Depression (LTD) operation
including,
At least one characteristic of an amplitude or a pulse width of each of the pulses applied to the at least one iPCM in the LTP operation and the pulses applied to the at least one iPCM in the LTD operation is,
A memory device implementing a synaptic device, characterized in that it is adjusted to ensure symmetry between the LTP operation and the LTD operation. 제1항에 있어서,
상기 적어도 하나의 iPCM은,
결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자.According to claim 1,
The at least one iPCM,
A memory device embodying a synaptic device, characterized in that the LTP operation and the LTD operation are implemented by the set operation and the reset operation according to the change of the crystal state between crystalline and pseudo-crystalline. 삭제delete 제1항에 있어서,
상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭은,
상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭보다 낮은 값으로 조절되는 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자.According to claim 1,
The amplitude of the pulse applied to the at least one iPCM in the LTP operation is,
A memory device embodying a synaptic device, characterized in that the LTD operation is adjusted to a value lower than the amplitude of the pulse applied to the at least one iPCM. 제4항에 있어서,
상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭은,
0.6 내지 1.0V 범위 내의 값으로 조절되고,
상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭은,
1.0 내지 1.2V 범위 내의 값으로 조절되는 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자.5. The method of claim 4,
The amplitude of the pulse applied to the at least one iPCM in the LTP operation is,
adjusted to a value within the range of 0.6 to 1.0V,
The amplitude of the pulse applied to the at least one iPCM in the LTD operation is,
A memory device implementing a synaptic device, characterized in that it is adjusted to a value within the range of 1.0 to 1.2V. 삭제delete 제1항에 있어서,
상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)은,
50 내지 100ns 범위 내의 값으로 조절되는 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자.According to claim 1,
A pulse width of each of the pulses applied to the at least one iPCM in the LTP operation and the pulses applied to the at least one iPCM in the LTD operation is,
A memory device implementing a synaptic device, characterized in that it is adjusted to a value within the range of 50 to 100ns. 제7항에 있어서,
상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)은,
50 내지 100ns 범위 내에서 동일한 값으로 조절되는 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자.8. The method of claim 7,
A pulse width of each of the pulses applied to the at least one iPCM in the LTP operation and the pulses applied to the at least one iPCM in the LTD operation is,
A memory device implementing a synaptic device, characterized in that it is adjusted to the same value within the range of 50 to 100ns. LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 적어도 하나의 iPCM(interfacial Phase Change Materials)을 포함하는 시냅스 소자를 구현한 메모리 소자의 동작 방법에 있어서,
상기 LTP 동작과 상기 LTD 동작의 대칭성이 확보되도록 상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 진폭(Amplitude) 또는 펄스 폭(Pulse width) 중 적어도 하나의 특성을 조절하는 단계
를 포함하는 시냅스 소자를 구현한 메모리 소자의 동작 방법.In the method of operating a memory device implementing a synaptic device comprising at least one iPCM (interfacial phase change materials) for implementing LTP (Long Term Potentiation) operation and LTD (Long Term Depression) operation,
Amplitude or pulse width of the pulse applied to the at least one iPCM in the LTP operation and the pulse applied to the at least one iPCM in the LTD operation to ensure symmetry between the LTP operation and the LTD operation width) adjusting at least one property of
A method of operating a memory device implementing a synaptic device comprising a. 제9항에 있어서,
상기 적어도 하나의 iPCM은,
결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자의 동작 방법.10. The method of claim 9,
The at least one iPCM,
A method of operating a memory device embodying a synaptic device, characterized in that the LTP operation and the LTD operation are implemented by the set operation and the reset operation according to the change of the crystal state between crystalline and pseudo-crystalline. 삭제delete 제9항에 있어서,
상기 진폭 또는 펄스 폭 중 적어도 하나의 특성을 조절하는 단계는,
상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭보다 낮은 값으로 조절하는 단계인 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자의 동작 방법.10. The method of claim 9,
The step of adjusting at least one characteristic of the amplitude or the pulse width comprises:
and adjusting the amplitude of the pulse applied to the at least one iPCM in the LTP operation to a value lower than the amplitude of the pulse applied to the at least one iPCM in the LTD operation. how it works. 제12항에 있어서,
상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭보다 낮은 값으로 조절하는 단계는,
상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 0.6 내지 1.0V 범위 내의 값으로 조절하는 단계; 및
상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스의 진폭을 1.0 내지 1.2V 범위 내의 값으로 조절하는 단계
를 포함하는 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자의 동작 방법.13. The method of claim 12,
adjusting the amplitude of the pulse applied to the at least one iPCM in the LTP operation to a value lower than the amplitude of the pulse applied to the at least one iPCM in the LTD operation,
adjusting an amplitude of a pulse applied to the at least one iPCM in the LTP operation to a value within a range of 0.6 to 1.0V; and
adjusting the amplitude of the pulse applied to the at least one iPCM in the LTD operation to a value within the range of 1.0 to 1.2V;
A method of operating a memory device implementing a synaptic device comprising a. 삭제delete 제9항에 있어서,
상기 진폭 또는 펄스 폭 중 적어도 하나의 특성을 조절하는 단계는,
상기 LTP 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 및 상기 LTD 동작에서 상기 적어도 하나의 iPCM에 인가되는 펄스 각각의 펄스 폭(Pulse width)을 50 내지 100ns 범위 내의 값으로 조절하는 단계인 것을 특징으로 하는 시냅스 소자를 구현한 메모리 소자의 동작 방법.10. The method of claim 9,
The step of adjusting at least one characteristic of the amplitude or the pulse width comprises:
adjusting the pulse width of each of the pulses applied to the at least one iPCM in the LTP operation and the pulses applied to the at least one iPCM in the LTD operation to a value within a range of 50 to 100 ns A method of operating a memory device that implements a synaptic device.
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