KR20230003982A - 집적회로 카드, 집적회로 카드용 기판 구조체 및 그 제조 방법 - Google Patents

집적회로 카드, 집적회로 카드용 기판 구조체 및 그 제조 방법 Download PDF

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Abstract

본 발명은 집적회로 카드, 집적회로 카드용 기판 구조체 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 집적회로 카드용 기판 구조체는 일측의 본딩면과 타측의 컨택면을 구비하여 집적회로(IC) 카드에 적용되는 기판 구조체로서, 일측 면이 본딩면으로 작용하는 절연 재료의 베이스층; 접착층에 의해 베이스층의 타측 면에 부착되는 제1 도전층; IC 칩 안착용으로 베이스층에 마련된 제1 홀; IC 칩과 전기적으로 연결되는 본딩 와이어에 대한 가이드용으로 베이스층 및 접착층에 마련된 제2 홀; 및 본딩 와이어와의 전기적 연결을 위해 제2 홀 내의 제1 도전층의 일측 면에 적어도 하나가 마련된 제2 도전층;을 포함한다.

Description

집적회로 카드, 집적회로 카드용 기판 구조체 및 그 제조 방법{INTEGRATED CIRCUIT CARD, AND SUSBRATE STRUCTURE FOR INTEGRATED CIRCUIT CARD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 집적회로 카드, 집적회로 카드용(이하, “카드용”라 지칭함) 기판 구조체 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 금(Au)이 도금되는 경우에 그 영역을 줄일 수 있는 집적회로 카드, 집적회로 카드용 기판 구조체 및 그 제조 방법에 관한 것이다.
도 1은 IC 카드용 기판 구조체를 포함하는 집적회로(IC) 카드를 나타낸다.
교통카드, 신용카드 등의 각종 카드는 다양한 기능을 위한 집적회로(IC) 칩을 포함하며, 이를 “IC 카드”라고도 지칭한다. 즉, 도 1을 참조하면, IC 카드의 본체(1)에는 IC 칩을 포함하는 IC 카드용 기판 구조체(2)가 실장된다. 이때, IC 카드용 기판 구조체(2)는 컨택면(2a) 및 본딩면(2b)을 포함할 수 있다.
컨택면(2a)은 본체(1)에서 노출되어 전기적 신호의 컨택이 가능한 면으로서, 집적회로 카드용 기판 구조체(2)의 상부면일 수 있다. 또한, 본딩면(2b)은 본체(1)에 노출되지 않고 안착되는 면으로서, IC 칩에 대한 와이어 본딩(wire bonding) 공정이 수행되는 집적회로 카드용 기판 구조체(2)의 하부면일 수 있다.
도 2는 종래 IC 카드용 기판 구조체에 IC 칩이 실장되기 전의 일측 단면도를 나타낸다. 또한, 도 3은 종래 IC 카드용 기판 구조체에 IC 칩이 실장된 후의 일측 단면도를 나타낸다.
도 2 및 도 3을 참조하면, 종래 IC 카드용 기판 구조체(40)(이하, “종래 기술”이라 지칭함)는, 그 일측 방향의 면이 본딩면(40b)으로 작용하는 베이스층(44)과, 베이스층(44)을 제1 도전층(41)에 접착시키는 제1 접착층(45)과, 베이스층(44)의 일측 및 타측 방향에 적층된 다수의 도전층(41, 42, 43)과, 베이스층(44) 및 제1 접착층(45)에 형성된 다수의 홀(47, 48)를 포함한다.
즉, 홀(47, 48)은 IC 칩(46)이 안착되는 제1 홀(47)과, 제1 홀(47)에 안착된 IC 칩(46)의 단자와 연결되는 와이어(bonding wire; w)가 본딩(bonding)되는 제2 홀(48)을 각각 포함한다. 특히, 제1 홀(47)에서, IC 칩(46)은 제2 접착층(49)에 의해 일측 방향의 제3 도전층(43b)에 접착될 수 있다. 또한, 종래 기술의 일측 방향에는 IC 칩(46), 홀(47, 38) 및 와이어(w)를 덮어 보호하는 몰드(mold; m)가 형성된다.
베이스층(44)은 에폭시(epoxy) 또는 폴리이미드(Polyimide) 등의 절연 재료로 이루어져 기판으로서의 지지력을 제공하고, 제1 도전층(41)은 금속(Cu 등) 전도성 재료로 이루어져 컨택면(40a)으로 작용하도록 베이스층(44) 상에 마련된다. 또한, 컨택면(40a)은 제1 도전층(41)의 산화 방지 및 원활한 전기 신호 전달을 위해 제1 도전층(41)의 상하부에 마련된 다른 금속 전도성의 제2 및 제3 도전층(42, 43)을 더 포함할 수 있다.
특히, 종래 기술에서, 일측 방향의 제3 도전층(43b)은 제2 홀(48) 외에 비교적 그 영역이 넓은 제1 홀(47)에도 마련된다. 이에 따라, 일측 방향의 제3 도전층(43b)이 금(Au) 등과 같이 비싼 금속으로 도금되는 경우, 종래 기술은 그 제조 비용이 과다하게 소요되는 문제점이 발생한다. 또한, 제1 홀(47)은 제2 홀(48)에 비해 그 영역이 넓으므로, 그 도금 시 두께 관리가 어려운 문제점도 있다.
또한, 종래 기술의 경우, 그 제조 공정 중에 일측 방향의 제3 도전층(43b)의 표면이 오염되기 쉬워, 그 표면에 마련되는 제2 접착층(49)의 접착력이 낮아지며, 이로 인해 IC 칩(46)이 쉽게 이탈하여 불량이 발생하는 문제점이 있다.
혹여, 일측 방향의 제3 도전층(43b)에 대한 도금 시, 제1 홀(47)을 마스킹(masking) 처리함으로써, 제1 홀(47) 내에 해당 제3 도전층(43b)이 형성되지 않게 할 수도 있다. 하지만, 이 경우에도 별도의 마스킹 처리가 필요하므로, 그 제조 비용이 상승하는 문제점이 있다.
다만, 상기의 배경기술로서 설명된 사항들은 본 발명의 배경에 대한 이해 증진을 위한 것일 뿐, 이 기술분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술에 해당함을 인정하는 것으로 받아들여져서는 안될 것이다.
상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여, 본 발명은 본딩면에서 IC 칩이 안착되는 홀에 대한 별도의 마스킹 처리 없이도 금(Au) 등이 도금되는 영역을 줄여, 그 제조 비용을 절감할 수 있는 집적회로 카드, 집적회로 카드용 기판 구조체 및 그 제조 방법을 제공하는데 그 목적이 있다.
다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 과제를 해결하기 위한 본 발명의 일 실시예에 따른 기판 구조체는 일측의 본딩면과 타측의 컨택면을 구비하여 집적회로(IC) 카드에 적용되는 기판 구조체로서, 일측 면이 본딩면으로 작용하는 절연 재료의 베이스층; 접착층에 의해 베이스층의 타측 면에 부착되는 메인 도전층; IC 칩 안착용으로 베이스층에 마련된 제1 홀; IC 칩과 전기적으로 연결되는 본딩 와이어에 대한 가이드용으로 베이스층 및 접착층에 마련된 제2 홀; 및 본딩 와이어와의 전기적 연결을 위해 제2 홀 내의 메인 도전층의 일측 면에 적어도 하나가 마련된 추가 도전층;을 포함한다.
상기 메인 도전층은 그 타측 면이 컨택면이거나, 그 타측 면에 마련되고 컨택면을 가지는 적어도 하나의 추가 도전층과 전기적으로 연결될 수 있다.
상기 제2 홀은 상기 제1 홀 보다 좁은 면적을 가질 수 있으며, 상기 제1 홀의 주변에 복수개가 이격되게 마련될 수 있다.
상기 추가 도전층에서 최단부의 층은 Au, Pd, Pt 및 Ag 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 추가 도전층은 Ni을 포함하는 층과, Au, Pd, Pt 및 Ag 중에서 선택된 적어도 하나를 포함하는 최단부의 층을 포함할 수 있다.
상기 IC 칩은 제1 홀 내에서 접착층에 직접 부착되거나 추가 접착층에 의해 접착층에 부착될 수 있다.
본 발명의 일 실시예에 따른 집적회로(IC) 카드는 카드 본체와, 일측의 본딩면과 타측의 컨택면을 구비하여 카드 본체에 적용되는 기판 구조체를 각각 포함하는 IC 카드로서, 상기 기판 구조체는, 일측 면이 본딩면으로 작용하는 절연 재료의 베이스층; 접착층에 의해 베이스층의 타측 면에 부착되는 메인 도전층; 베이스층을 관통하는 제1 홀과, 베이스층과 절연층을 관통하는 제2 홀; 제2 홀 내의 메인 도전층의 일측 면에 적어도 하나가 마련되는 추가 도전층; 제1 홀 내에 안착되며, 제2 홀에서 가이드된 본딩 와이어를 통해 추가 도전층과 전기적으로 연결된 IC 칩;을 포함한다.
본 발명의 일 실시예에 따른 기판 구조체의 제조 방법은 일측의 본딩면과 타측의 컨택면을 구비하여 집적회로(IC) 카드에 적용되는 기판 구조체의 제조 방법으로서, 일측 면이 본딩면으로 작용하는 절연 재료의 베이스층을 준비하여, 베이스층에 IC 칩 안착용인 제1 홀을 형성하는 단계; 베이스층의 타측 면에 접착층을 형성하고, 그 접착층에 의해 베이스층의 타측 면에 메인 도전층을 형성하는 단계; IC 칩과 전기적으로 연결되는 본딩 와이어에 대한 가이드용인 제2 홀을 베이스층 및 접착층에 형성하는 단계; 접착층에 의해 베이스층의 타측 면에 메인 도전층을 부착하고, 제2 홀 내의 메인 도전층의 일측 면에 본딩 와이어와의 전기적 연결을 위한 추가 도전층을 적어도 하나 형성하는 도전층 형성 단계;를 포함한다.
상기 도전층 형성 단계는, 접착층의 타측 면에 메인 도전층을 부착하는 단계;
메인 도전층에 대해 음각 패턴 및 양각 패턴을 형성하되, 음각 패턴은 접착층의 타측 면을 노출시키는 단계; 및 메인 도전층의 일측 면이나, 메인 도전층의 일측 면 및 타측 면에 대한 도금 처리를 통해 추가 도전층을 형성하는 단계;를 포함할 수 있다.
상기와 같이 구성되는 본 발명은 본딩면에서 IC 칩이 안착되는 홀에 대한 별도의 마스킹 처리 없이도 금(Au) 등이 도금되는 영역을 줄여, 그 제조 비용을 절감할 수 있다.
즉, 제2 홀 보다 넓은 홀 넓이를 가지고 IC 칩이 안착되는 공간인 제1 홀에 도전층이 마련되지 않으므로, 종래 기술에서 제1 홀에 구비해야 했던 금(Au) 등의 금속을 절약할 수 있을 뿐 아니라, 도금 공정 시 제1 홀에 대한 마스킹(masking) 처리가 불필요 필요하므로, 제조 비용을 줄일 수 있는 이점이 있다.
또한, 본 발명은 제1 홀에 도전층이 마련되지 않으므로, 제1 홀에서의 도금에 대한 관리가 필요 없을 뿐 아니라, 도금 공정 시에 발생하기 쉬운 제1 홀 내의 오염에 대한 영향을 줄일 수 있어, 제1 홀 내의 접착층이 IC 칩에 대한 접착력을 강력히 유지할 수 있는 이점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 IC 카드용 기판 구조체를 포함하는 집적회로(IC) 카드를 나타낸다.
도 2는 종래 IC 카드용 기판 구조체에 IC 칩이 실장되기 전의 일측 단면도를 나타낸다.
도 3은 종래 IC 카드용 기판 구조체에 IC 칩이 실장된 후의 일측 단면도를 나타낸다.
도 4는 본 발명의 제1 실시예에 따른 IC 카드용 기판 구조체에 IC 칩이 실장되기 전의 일측 단면도를 나타낸다.
도 5는 본 발명의 제1 실시예에 따른 IC 카드용 기판 구조체에 IC 칩이 실장된 후의 일측 단면도를 나타낸다.
도 6은 본 발명의 제2 실시예에 따른 IC 카드용 기판 구조체에 IC 칩이 실장되기 전의 일측 단면도를 나타낸다.
도 7은 본 발명의 제2 실시예에 따른 IC 카드용 기판 구조체에 IC 칩이 실장된 후의 일측 단면도를 나타낸다.
도 8은 본 발명의 실시예들에 따른 IC 카드용 기판 구조체(50, 60)의 제조 방법의 순서도를 나타낸다.
도 9는 본 발명의 제1 실시예에 따른 IC 카드용 기판 구조체(50)의 상세 제조 공정을 나타낸다.
도 10은 본 발명의 제2 실시예에 따른 IC 카드용 기판 구조체(60)의 상세 제조 공정을 나타낸다.
본 발명의 상기 목적과 수단 및 그에 따른 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 경우에 따라 복수형도 포함한다. 본 명세서에서, "포함하다", “구비하다”, “마련하다” 또는 “가지다” 등의 용어는 언급된 구성요소 외의 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
본 명세서에서, “또는”, “적어도 하나” 등의 용어는 함께 나열된 단어들 중 하나를 나타내거나, 또는 둘 이상의 조합을 나타낼 수 있다. 예를 들어, “A 또는 B”, “A 및 B 중 적어도 하나”는 A 또는 B 중 하나만을 포함할 수 있고, A와 B를 모두 포함할 수도 있다. 또한, “또는/및 B”는 A만 포함하거나, A와 B를 모두 포함할 수 있다.
본 명세서에서, “예를 들어” 등에 따르는 설명은 인용된 특성, 변수, 또는 값과 같이 제시한 정보들이 정확하게 일치하지 않을 수 있고, 허용 오차, 측정 오차, 측정 정확도의 한계와 통상적으로 알려진 기타 요인을 비롯한 변형과 같은 효과로 본 발명의 다양한 실시 예에 따른 발명의 실시 형태를 한정하지 않아야 할 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소에 '연결되어' 있다거나 '접속되어' 있다고 기재된 경우, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 '직접 연결되어' 있다거나 '직접 접속되어' 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소의 '상에' 있다거나 '접하여' 있다고 기재된 경우, 다른 구성요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성요소가 다른 구성요소의 '바로 위에' 있다거나 '직접 접하여' 있다고 기재된 경우에는, 중간에 또 다른 구성요소가 존재하지 않은 것으로 이해될 수 있다. 구성요소 간의 관계를 설명하는 다른 표현들, 예를 들면, '～사이에'와 '직접 ～사이에' 등도 마찬가지로 해석될 수 있다.
본 명세서에서, '제1', '제2' 등의 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 해당 구성요소는 위 용어에 의해 한정되어서는 안 된다. 또한, 위 용어는 각 구성요소의 순서를 한정하기 위한 것으로 해석되어서는 안되며, 하나의 구성요소와 다른 구성요소를 구별하는 목적으로 사용될 수 있다. 예를 들어, '제1구성요소'는 '제2구성요소'로 명명될 수 있고, 유사하게 '제2구성요소'도 '제1구성요소'로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명하도록 한다.
본 발명의 실시예들에 따른 IC 카드용 기판 구조체는 집적회로(IC) 카드에 적용되며, 도 1에 도시된 바와 같이, IC 카드의 본체에 포함될 수 있다. 즉, IC 카드는 교통카드, 신용카드 등의 각종 카드로서, 다양한 기능을 위한 IC 칩을 포함한다. 이러한 IC 칩은 반도체 패키지인 IC 카드용 기판 구조체 내에 실장된다.
이때, IC 카드용 기판 구조체는 IC 카드의 본체에서 노출되어 전기적 신호의 컨택이 가능한 면인 컨택면과, IC 카드의 본체에서 노출되지 않고 그 본체에 안착되는 컨택면의 반대측 면으로서, IC 칩에 대한 와이어 본딩(wire bonding) 공정이 수행되는 면인 본딩면을 포함한다. 즉, 본딩면은 IC 카드용 기판 구조체의 일측 면(가령, 하부면)에 마련되며, 컨택면은 집적회로 카드용 기판 구조체의 타측 면(가령, 상부면)에 마련될 수 있다.
본 발명의 실시예들에 따른 IC 카드용 기판 구조체는 제조 비용을 절감하기 위해, 본딩면에서 IC 칩이 안착되는 제1 홀에 대한 별도의 마스킹 처리 없이도 금(Au) 등이 도금되는 영역을 줄이기 위한 구조를 가진다. 즉, 제1 홀에서 금(Au) 등이 도금되지 않게 하기 위한 구조를 가진다.
도 4는 본 발명의 제1 실시예에 따른 IC 카드용 기판 구조체(이하, “제1 기판 구조체”라 지칭함)(50)에 IC 칩이 실장되기 전의 일측 단면도를 나타내며, 도 5는 제1 기판 구조체(50)에 IC 칩이 실장된 후의 일측 단면도를 나타낸다.
제1 기판 구조체(50)는 컨택면(50a) 및 본딩면(50b)을 가지며, IC 칩(56)이 실장되기 전의 경우, 도 4에 도시된 바와 같이, 도전층(51, 52, 53), 베이스층(51), 제1 접착층(55), 제1 홀(57) 및 제2 홀(58)을 포함한다.
베이스층(51)은 일측 면이 본딩면(50b)으로 작용하는 절연 재료의 층으로서, 기판으로서의 지지력을 제공한다. 예를 들어, 베이스층(51)은 에폭시(epoxy) 또는 폴리이미드(Polyimide) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 도전층(51)은 컨택면(5a)으로 작용하도록 베이스층(51)의 타측 면에 마련되는 전도성 재료의 층으로서, “메인 도전층”이라 지칭될 수 있다. 즉, 제1 도전층(51)은 그 타측 면이 컨택면(5a)일 수 있다. 또는, 제1 도전층(51)은 그 타측 면에 마련된 적어도 하나의 추가 도전층(52a, 53a)과 전기적으로 연결될 수 있다. 이 경우, 제1 도전층(51) 및 추가 도전층(52a, 53a)의 구조체에서 그 타측 면이 컨택면(5a)이며, 제1 도전층(51)은 해당 구조체의 컨택면(5a)과 전기적으로 연결된다.
즉, 컨택면(5a)의 작용을 위해, 제1 기판 구조체(50)는 제1 도전층(51) 외에 추가 도전층(52, 53)을 포함할 수 있다. 이러한 추가 도전층(52, 53)은 제1 도전층(51)의 산화 방지 및 원활한 전기 신호 전달(이하, “보조 기능”이라 지칭함)을 위해 마련되는 전도성 재료의 층이다. 다만, 보정 기능을 담당하므로, 추가 도전층(52, 53)은 제1 도전층(51) 보다 얇게 형성될 수 있다. 예를 들어, 제1 도전층(51)은 Cu를 포함할 수 있고, 추가 도전층(52, 53)은 Au, Pd, Pt, Ag, 또는 Ni 등 포함할 수 있으나, 이에 한정되는 것은 아니다. 물론, 컨택면(5a)의 표면에는 녹 방지를 위해 윤활유 등의 방청 재료로 이루어진 방청층이 더 포함될 수도 있다.
제1 도전층(51)은 금속판이 제1 접착층(55)에 의해 베이스층(51)의 타측 면에 부착(lamination)됨으로써 형성될 수 있다. 이때, 제1 접착층(55)은 베이스층(51)의 타측 면에 부착되어 있는 상태이다. 즉, 제1 접착층(55)은 베이스층(51)을 제1 도전층(51)에 접착시키는 접착 재료의 층이다.
반면, 추가 도전층(52, 53)은 제1 도전층(51)의 일측에 대한 도금을 통해 형성됨으로써 그 일측에 적어도 하나의 층을 포함할 수 있다. 이 경우, 추가 도전층(52, 53)은 제1 도전층(51)의 일측 면에 형성되는 적어도 하나의 도전층(52b, 53b)을 포함할 수 있다.
또는, 추가 도전층(52, 53)은 제1 도전층(51)의 일측 및 타측 면에 대한 도금을 통해 형성됨으로써 적어도 그 양측 면에 각각 하나의 층을 포함할 수 있다. 이 경우, 추가 도전층(52, 53)은 제1 도전층(51)의 일측 면에 형성되는 적어도 하나의 도전층(52b, 53b) 외에, 제1 도전층(51)의 타측 면에 형성되는 적어도 하나의 도전층(52a, 53a)을 포함할 수 있다.
즉, 추가 도전층(52, 53)은 제1 도전층(51)의 일측 및 타측 면에 마련된 제2 도전층(52a, 52b)만 포함하거나, 제1 도전층(51) 및 제2 도전층(52a, 52b)의 구조체의 일측 또는/및 타측 면에 마련된 제3 도전층(53a, 53b)을 추가로 포함할 수 있다. 물론, 제1 도전층(51), 제2 도전층(52a, 52b) 및 제3 도전층(53a, 53b)의 구조체의 일측 또는/및 타측 면에 또 다른 추가 도전층이 포함될 수도 있다.
즉, 추가 도전층(52, 53)은 제1 도전층(51)의 일측 면 방향에 마련된 일측 도전층(52b, 53b)과, 제1 도전층(51)의 타측 면 방향에 마련된 타측 도전층(52a, 53a)을 포함할 수 있다. 이때, 제2 도전층(52)은 제1 도전층(51)의 양측 면에 마련된 일측 도전층(52b) 및 타측 도전층(52a)을 포함할 수 있다. 또한, 제3 도전층(53)은 양측 면에 마련된 일측 도전층(53b) 및 타측 도전층(53a)을 포함할 수 있다. 예를 들어, 제2 도전층(52)은 Ni을 포함할 수 있고, 제3 도전층(53)은 Au, Pd, Pt, 또는 Ag 등 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 홀(57)은 베이스층(51)을 관통하는 홀 형상의 구성으로서, IC 칩(57)의 안착을 위해 마련된다. 또한, 제2 홀(58)은 베이스층(51) 및 제1 접착층(55)을 관통하는 홀 형상의 구성으로서, IC 칩(57)과 전기적으로 연결되는 본딩 와이어(bonding wire; w)를 가이드하기 위해 마련된다. 이러한 제2 홀(58)은 제1 홀(57)의 주변에 복수개가 서로 이격되게 마련될 수 있다. 즉, 제2 홀(58)은 IC 칩(57)의 단자 개수만큼 형성될 있다. 이는 IC 칩(57)의 각 단자에 대해 본딩 와이어(w)가 전기적으로 연결되어 각 제2 홀(58)로 가이드되기 때문인다.
제2 홀(58)에는 제1 도전층(51)의 일측 면이 노출되거나, 제1 도전층(51) 상에 마련된 일측 도전층(52b, 53b)의 일측 면이 노출될 수 있다. 이와 같이 제2 홀(58)에서 노출된 도전층은 컨택면(50a)과 본딩 와이어(w) 간을 전기적으로 연결한다. 즉, 컨택면(50a)은 제2 홀(58)에서 노출된 도전층과 본딩 와이어(w)를 통해 IC 칩(57)의 단자와 전기적으로 연결될 수 있다.
제2 홀(58)의 경우, 본딩 와이어(w)에 의한 연결을 위해, 도전층을 노출시켜야 하므로, 금(Ag) 등의 금속에 대한 전해 도금이 필수적일 수 있다. 하지만, 제1 홀(57)은 IC 칩(57)을 안착하기 위한 영역이므로, 전해 도금은 필수적인 사항이 아니며, 단지 제1 도전층(51)에 대한 산화 방지와 IC 칩(57)에 대한 접착 역할만을 가지면 된다. 특히, 제1 홀(57)은 IC 칩(57)이 안착되기 위한 공간이므로, 그 홀 넓이가 제2 홀(58) 보다 넓을 수밖에 없다. 이에 따라, 제1 홀(57)에는 도전층이 마련되지 않는 것이 바람직할 수 있다.
한편, 제1 홀(57)에 대한 도금 방지를 위해, 제1 홀(57)을 마스킹 처리할 수도 있다. 하지만, 이 경우, 마스킹 처리의 추가적인 공정이 필요하므로, 제조 비용이 상승할 수 있다. 반면, 본 발명은 제1 홀(57)에서 제1 도전층(51)이 아닌 제1 접착층(55)이 노출된다. 이에 따라, 제1 기판 구조체(50)의 일측 면에 대한 도금 처리에도 불구하더라도, 제2 홀(58)과 달리, 제1 홀(57)의 제1 접착층(55)에는 그 재질적인 특성에 의해 도전층이 형성되지 않을 수 있다. 이에 따라, 본 발명은 종래 기술에서 제1 홀에 구비해야 했던 금(Au) 등의 금속을 절약할 수 있어, 제조 비용을 줄일 수 있는 이점이 있다.
특히, 제1 홀(57)에 노출된 제1 접착층(55)은 도금 공정 등 다양한 공정에 의해 그 일부에 오염 등이 발생하더라도 어느 정도의 강력한 접착력을 유지할 수 있으므로, 이후에 부착되는 IC 칩(56)의 이탈을 방지할 수 있다. 물론, 더 강력한 접착력을 위해, 제2 접착층(59)을 이용하여 제1 접착층(55)에 IC 칩(56)을 부착시킬 수도 있다.
한편, 종래 기술의 경우, 제1 홀 내에서 제2 도금층이 도금되는데, 제1 홀의 홀 면적이 넓어, 도금 시 제1 홀 내에서의 제2 도금층에 대한 두께 관리가 필요하다. 하지만, 본 발명의 경우, 제1 홀(57)에서 제1 도전층(51)이 노출되지 않고 제1 접착층(55)만이 노출되므로, 제1 홀(57) 내에서의 제2 도전층(52, 53)에 대한 도금 관리가 별도로 필요 없는 이점이 있다
제1 기판 구조체(50)는, 도 5에 도시된 바와 같이, IC 칩(56)이 실장될 수 있다. 즉, IC 칩(56)은 IC 카드의 기능을 위해 필요한 다양한 집적회로를 포함한다. 때, IC 칩(56)은 제1 홀(57) 내에 안착되는데, 제1 접착층(55)에 직접 부착되거나, 다이 접착 페이스트(die attach paste) 등과 같은 추가 접착층인 제2 접착층(59)에 의해 제1 접착층(55)에 부착될 수 있다.
또한, 제1 기판 구조체(50)의 일측 방향에는 IC 칩(56), 홀(57, 58) 및 본딩 와이어(w)를 덮어 보호하는 몰드(mold; m)가 형성될 수 있다. 예를 들어, 몰드는 세라믹 또는 플라스틱 수지(EMC 등)의 재질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 6는 본 발명의 제2 실시예에 따른 IC 카드용 기판 구조체(이하, “제2 기판 구조체”라 지칭함)(60)에 IC 칩이 실장되기 전의 일측 단면도를 나타내며, 도 7은 제2 기판 구조체(60)에 IC 칩이 실장된 후의 일측 단면도를 나타낸다.
제2 기판 구조체(60)는 컨택면(60a) 및 본딩면(60b)을 가지며, IC 칩(66)이 실장되기 전의 경우, 도 6에 도시된 바와 같이, 도전층(61, 62), 베이스층(61), 제1 접착층(65), 제1 홀(67) 및 제2 홀(68)을 포함한다. 또한, 제2 기판 구조체(60)는 IC 칩(66)이 실장된 후의 경우, 도 7에 도시된 바와 같이, IC 칩(66), 본딩 와이어(w) 및 몰드(m)를 더 포함할 수 있다.
이러한 제2 기판 구조체(60)의 각 구성은, 추가 도전층(62a, 62b)이 제1 도전층(61)의 일측 및 타측 면에 하나씩 구비되도록 도시된 점과, 제1 홀(67) 내에 안착되는 IC 칩(66)이 제1 접착층(65)에 직접 부착되도록 도시된 점 외에는 도 4 및 도 5에 따라 상술한 제1 기판 구조체(50)에 대한 설명과 동일할 수 있다. 예를 들어, 추가 도전층(62a, 62b)은 Au, Pd, Pt, Ag 등 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하, 제2 기판 구조체(60)의 각 구성에 대한 설명은 제1 기판 구조체(50)에 대한 설명으로 갈음하여 생략하도록 한다.
다만, 추가 도전층은 제1 도전층(61)의 일측 면에만 구비될 수도 있고, 제1 도전층(61)의 일측 및 타측 면에 각각 복수개가 구비될 수도 있다. 또한, IC 칩(66)은 다이 접착 페이스트(die attach paste) 등과 같은 추가 접착층인 제2 접착층에 의해 제1 접착층(65)에 부착될 수도 있다.
이하, 본 발명의 다양한 실시예에 따른 제1 및 제2 기판 구조체(50, 60)의 제조 방법에 대해 설명하도록 한다.
도 8은 본 발명의 실시예들에 따른 제1 및 제2 기판 구조체(50, 60)의 제조 방법의 순서도를 나타낸다.
본 발명의 실시예들에 따른 제1 및 제2 기판 구조체(50, 60)의 제조 방법은, 도 8에 도시된 바와 같이, S101 내지 S107을 포함한다.
도 9는 제1 기판 구조체(50)의 상세 제조 공정을 나타내며, 도 10은 제2 기판 구조체(60)의 상세 제조 공정을 나타낸다.
S101에서, 일측 면이 본딩면(50b, 60b)으로 작용하는 절연 재료의 베이스층(51, 64)을 준비하고(도 9a, 도 10a), 준비된 베이스층(51, 64)에 IC 칩 안착용인 제1 홀(57, 67)을 형성한다(도 9b, 도 10b).
이후, S102에서, 베이스층(51, 64)의 타측 면에 제1 접착층(55, 65)을 형성한다(도 9c, 도 10c). 가령, 베이스층(51, 64)의 타측 면에 필름 형태의 제1 접착층(55, 65)을 부착할 수 있다.
이후, S103에서, 본딩 와이어(w)에 대한 가이드용인 제2 홀(58, 68)을 베이스층(51, 64) 및 제1 접착층(55, 65)에 형성한다(도 9d, 도 10d).
이후, S104에서, 도전층(51, 52, 53, 61, 62)을 형성한다. 즉, 제1 접착층(55, 65)에 의해 베이스층(51, 64)의 타측 면에 제1 도전층(51, 61)을 부착하고(도 9e, 도 10e), 제2 도전층(52, 53, 62)을 제2 홀(58, 68) 내의 제1 도전층(51, 61)의 일측 면에 적어도 하나 형성한다(도 9g, 도 9h, 10f).
이때, 제2 도전층(52, 53, 62)은 전해 도금 등의 다양한 도금 방법에 의해, 제1 도전층(51, 61)의 일측 면에만 도금되거나, 도전층(51, 61)의 일측 및 타측 면에 모두 도금될 수 있다.
특히, 일측 도전층(52b, 53b, 62b)의 경우, 제2 홀(58)에는 형성되지만, 제1 홀(57)에는 형성되지 않는다. 이는 제2 홀(58, 68)의 경우, 제1 도전층(51, 61)이 노출되므로, 도금에 의해 해당 영역에 일측 도전층(52b, 53b, 62b)이 쉽게 형성될 수 있다. 반면, 제1 홀(57, 67)의 경우, 제1 접착층(55, 65)이 노출되므로, 제1 접착층(55, 65)이 자연히 도금에 대한 마스킹 역할을 하게 된다. 이에 따라, 제1 홀(57, 67)에는 일측 도전층(52b, 53b, 62b)이 형성되지 않을 수 있다.
특히, 도 9f 내지 도 9h에 도시된 바와 같이, 제1 도전층(51)과, 타측 도전층(52a, 53a, 62a)에는 컨택면(50b)을 위한 패턴(CP1, CP2)이 형성될 수 있다. 이때, 패턴(CP1, CP2)은 음각 패턴(CP1) 및 양각 패턴(CP2)을 포함할 수 있으며, 음각 패턴(CP1)을 통해, 제1 접착층(55)의 타측 면이 노출될 수 있다.
이러한 패턴(CP1, CP2)의 형성 과정은 다음과 같다. 즉. 제1 접착층(55)의 타측 면에 제1 도전층(51)을 부착한 후(도 9e), 부착된 제1 도전층(51)에 대한 패터닝을 통해 음각 패턴(CP1) 및 양각 패턴(CP2)을 형성한다(도 9f). 이때, 음각 패턴(CP1)은 제1 접착층(55)의 타측 면을 노출시킬 수 있다. 이후, 패터닝된 제1 도전층(51)의 일측 면 또는/및 타측 면에 도금 처리를 통해 제2 도전층(52, 53)을 형성한다(도 9g, 도 9h). 특히, 제1 도전층(51)의 타측 면도 도금 처리될 경우, 제1 도전층(51)에 형성된 음각 패턴(CP1) 및 양각 패턴(CP2)은 타측 도전층(52a, 53a)에도 그대로 유지된다. 이는 음각 패턴(CP1)을 통해 노출된 제1 접착층(55)의 표면이 도금 처리에 의해서도 잘 도금되지 않는 재질적인 특성을 갖기 때문이다.
한편, 제2 기판 구조체(60)의 상세 제조 공정에서는 패턴(CP1, CP2)을 생략하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 제2 제1 기판 구조체(50)에도 제1 기판 구조체(50)에 따라 상술한 공정에 의해 형성된 패턴(CP1, CP2)을 포함할 수도 있다.
이후, S105에서, IC 칩(56, 66)을 실장한다(도 9i, 도 10g). 즉, IC 칩(56, 66)을 제1 홀(57, 67) 내에 안착시키면서, 제1 접착층(55, 65)에 직접 부착시키거나, 추가 접착층인 제2 접착층(59)을 통해 제1 접착층(55)에 부착시킬 수 있다.
이후, S106에서, 본딩 처리를 수행한다(도 9j, 도 10h). 즉, 실장된 IC 칩(56, 66)의 단자와 제2 홀(58, 68)에 노출된 도전층의 일측 면에 대해, 본딩 와이어(w)을 연결함으로써 이들을 전기적으로 연결한다. 이때, 제2 홀(58, 68)에 노출된 도전층의 일측 면은 제1 도전층(51, 61)의 일측 면이거나, 일측 도전층(52b, 53b, 62b)의 일측 면일 수 있다.
이후, S107에서, 몰딩 처리를 수행한다(9k, 10i). 즉, 제1 및 제2 기판 구조체(50, 60)의 일측 방향에 대해, IC 칩(56, 66), 홀(57, 58, 67, 68) 및 본딩 와이어(w)를 덮어 보호하는 몰드(mold; m)를 형성한다.
상술한 바와 같이 구성되는 본 발명은 본딩면에서 IC 칩이 안착되는 홀에 대한 별도의 마스킹 처리 없이도 금(Au) 등이 도금되는 영역을 줄여, 그 제조 비용을 절감할 수 있다. 즉, 제2 홀 보다 넓은 홀 넓이를 가지고 IC 칩이 안착되는 공간인 제1 홀에 도전층이 마련되지 않으므로, 종래 기술에서 제1 홀에 구비해야 했던 금(Au) 등의 금속을 절약할 수 있을 뿐 아니라, 도금 공정 시 제1 홀에 대한 마스킹(masking) 처리가 불필요 필요하므로, 제조 비용을 줄일 수 있는 이점이 있다. 또한, 본 발명은 제1 홀에 도전층이 마련되지 않으므로, 제1 홀에서의 도금에 대한 관리가 필요 없을 뿐 아니라, 도금 공정 시에 발생하기 쉬운 제1 홀 내의 오염에 대한 영향을 줄일 수 있어, 제1 홀 내의 접착층이 IC 칩에 대한 접착력을 강력히 유지할 수 있는 이점이 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술되는 청구범위 및 이 청구범위와 균등한 것들에 의해 정해져야 한다.
1: 카드 본체
2, 40, 50, 60: 집적회로 카드용 기판 구조체
2a, 40a, 50a, 60a: 컨택면 2b, 40b, 50b, 60b: 본딩면
41, 42, 43, 51, 52, 53, 61, 62: 도전층
44, 54, 64: 베이스층 45, 49, 55, 59, 65: 접착층
46, 56, 66: IC 칩 47, 57, 67: 제1 홀
48, 58, 68: 제2 홀

Claims (8)

  1. 일측의 본딩면과 타측의 컨택면을 구비하여 집적회로(IC) 카드에 적용되는 기판 구조체로서,
    일측 면이 본딩면으로 작용하는 절연 재료의 베이스층;
    접착층에 의해 베이스층의 타측 면에 부착되는 메인 도전층;
    IC 칩 안착용으로 베이스층에 마련된 제1 홀;
    IC 칩과 전기적으로 연결되는 본딩 와이어에 대한 가이드용으로 베이스층 및 접착층에 마련된 제2 홀; 및
    본딩 와이어와의 전기적 연결을 위해 제2 홀 내의 도전층의 일측 면에 적어도 하나가 마련된 추가 도전층;을 포함하며,
    상기 메인 도전층은 그 타측 면이 컨택면이거나, 그 타측 면에 마련되고 컨택면을 가지는 적어도 하나의 추가 도전층과 전기적으로 연결되는 기판 구조체.
  2. 제1항에 있어서,
    상기 제2 홀은 상기 제1 홀 보다 좁은 면적을 가지며, 상기 제1 홀의 주변에 복수개가 이격되게 마련되는 기판 구조체.
  3. 제1항에 있어서,
    상기 추가 도전층에서 최단부의 층은 Au, Pd, Pt 및 Ag 중에서 선택된 적어도 하나를 포함하는 기판 구조체.
  4. 제1항에 있어서,
    상기 추가 도전층은 Ni을 포함하는 층과, Au, Pd, Pt 및 Ag 중에서 선택된 적어도 하나를 포함하는 최단부의 층을 포함하는 기판 구조체.
  5. 제1항에 있어서,
    상기 IC 칩은 제1 홀 내에서 접착층에 직접 부착되거나 추가 접착층에 의해 접착층에 부착되는 기판 구조체.
  6. 카드 본체와, 일측의 본딩면과 타측의 컨택면을 구비하여 카드 본체에 적용되는 기판 구조체를 각각 포함하는 집적회로(IC) 카드로서,
    상기 기판 구조체는,
    일측 면이 본딩면으로 작용하는 절연 재료의 베이스층;
    접착층에 의해 베이스층의 타측 면에 부착되는 메인 도전층;
    베이스층을 관통하는 제1 홀과, 베이스층과 절연층을 관통하는 제2 홀;
    제2 홀 내의 메인 도전층의 일측 면에 적어도 하나가 마련되는 추가 도전층;
    제1 홀 내에 안착되며, 제2 홀에서 가이드된 본딩 와이어를 통해 추가 도전층과 전기적으로 연결된 IC 칩;을 포함하고,
    상기 메인 도전층은 그 타측 면이 컨택면이거나, 그 타측 면에 마련되고 컨택면을 가지는 적어도 하나의 추가 도전층과 전기적으로 연결되는 집적회로 카드.
  7. 일측의 본딩면과 타측의 컨택면을 구비하여 집적회로(IC) 카드에 적용되는 기판 구조체의 제조 방법으로서,
    일측 면이 본딩면으로 작용하는 절연 재료의 베이스층을 준비하여, 베이스층에 IC 칩 안착용인 제1 홀을 형성하는 단계;
    베이스층의 타측 면에 접착층을 형성하고, 그 접착층에 의해 베이스층의 타측 면에 메인 도전층을 형성하는 단계;
    IC 칩과 전기적으로 연결되는 본딩 와이어에 대한 가이드용인 제2 홀을 베이스층 및 접착층에 형성하는 단계;
    접착층에 의해 베이스층의 타측 면에 메인 도전층을 부착하고, 제2 홀 내의 메인 도전층의 일측 면에 본딩 와이어와의 전기적 연결을 위한 추가 도전층을 적어도 하나 형성하는 도전층 형성 단계;를 포함하며,
    상기 메인 도전층은 그 타측 면이 컨택면이거나, 그 타측 면에 마련되고 컨택면을 가지는 적어도 하나의 추가 도전층과 전기적으로 연결되는 제조 방법.
  8. 제7항에 있어서,
    상기 도전층 형성 단계는,
    접착층의 타측 면에 메인 도전층을 부착하는 단계;
    메인 도전층에 대해 음각 패턴 및 양각 패턴을 형성하되, 음각 패턴은 접착층의 타측 면을 노출시키는 단계; 및
    메인 도전층의 일측 면이나, 메인 도전층의 일측 면 및 타측 면에 대한 도금 처리를 통해 추가 도전층을 형성하는 단계;
    를 포함하는 제조 방법.
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