KR20220169049A

KR20220169049A - 데이터 패킷을 생성하는 인코더, 이의 동작 방법, 및 이를 포함하는 전자 장치의 동작 방법

Info

Publication number: KR20220169049A
Application number: KR1020210078825A
Authority: KR
Inventors: 박용윤; 유경호; 이길훈; 임현욱; 최영민; 김경애
Original assignee: 삼성전자주식회사
Priority date: 2021-06-17
Filing date: 2021-06-17
Publication date: 2022-12-27
Also published as: CN115499091A; US20220407949A1; US20230421671A1; US11758030B2

Abstract

본 개시의 실시 예에 따른 인코더의 동작 방법은, 제1 비트 값 또는 제2 비트 값을 각각 갖는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 수신하는 단계, 제1 비트 스트림 내의 적어도 하나의 심볼(symbol)을 결정하는 단계로서, 적어도 하나의 심볼 각각은 연속하여 제1 비트 값들 또는 연속하여 제2 비트 값들을 갖는 M개의 비트들을 포함하는 것, 및 적어도 하나의 심볼에 기초하여, 제1 헤더 및 적어도 하나의 심볼에 각각 대응하는 적어도 하나의 패킷 심볼을 포함하는 제1 데이터 패킷을 생성하는 단계를 포함하되, 제1 헤더는 적어도 하나의 심볼 중 제1 심볼의 최하위 심볼 어드레스 및 제1 비트의 비트 값의 반전된 값을 포함하고, 적어도 하나의 패킷 심볼 중 제1 패킷 심볼은 제1 심볼의 비트 값, 적어도 하나의 심볼 중 제2 심볼의 최하위 심볼 어드레스, 및 제1 심볼의 다음 비트의 비트 값의 반전된 값을 갖고, 그리고 N은 자연수이고, M은 N보다 작은 자연수이다.

Description

데이터 패킷을 생성하는 인코더, 이의 동작 방법, 및 이를 포함하는 전자 장치의 동작 방법{ENCODER GENERATING DATA PACKET, AND OPERATION METHOD THEREOF, AND OPERATION METHOD OF ELECTRONIC DEVICE INCLUDING THE ENCODER}

본 개시는 인코더에 관한 것으로, 좀 더 상세하게는 데이터 패킷을 생성하는 인코더, 이의 동작 방법, 및 이를 포함하는 전자 장치의 동작 방법에 관한 것이다.

송신기는 인터페이스 규약에 따라 수신기에게 신호를 송신할 수 있고, 수신기는 수신된 신호를 처리함으로써 수신된 신호에 대응하는 데이터를 획득할 수 있다. 수신기는 클록에 응답하여 동작하기 위해, 송신기로부터 수신되는 신호로부터 클록을 추출 또는 복원할 수 있다. 이를 위해, 수신기는 클록-데이터 복원(Clock-Data Recovery) 회로를 포함할 수 있다. 클록-데이터 복원 회로에 의해 추출 또는 복원된 클록에 응답하여, 수신기는 수신된 신호에 대응하는 데이터를 적절하게 복원할 수 있다.

한편, 클록-데이터 복원 회로가 안정적으로 동작하기 위해서, 송신기로부터 수신되는 신호가 인코딩될 필요가 있다. 또한, 송신 장치와 수신 장치의 인터페이스 규약의 전송 단위에 맞게 송신기로부터 수신되는 신호가 인코딩될 필요가 있다.

본 개시의 목적은 데이터 패킷을 생성하는 인코더, 이의 동작 방법, 및 이를 포함하는 전자 장치의 동작 방법을 제공하는 데 있다.

본 개시의 실시 예에 따른 인코더의 동작 방법은, 제1 비트 값 또는 제2 비트 값을 각각 갖는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 수신하는 단계, 상기 제1 비트 스트림 내의 적어도 하나의 심볼(symbol)을 결정하는 단계로서, 상기 적어도 하나의 심볼 각각은 연속하여 상기 제1 비트 값들 또는 연속하여 상기 제2 비트 값들을 갖는 M개의 비트들을 포함하는 것, 및 상기 적어도 하나의 심볼에 기초하여, 제1 헤더 및 상기 적어도 하나의 심볼에 각각 대응하는 적어도 하나의 패킷 심볼을 포함하는 제1 데이터 패킷을 생성하는 단계를 포함하되, 상기 제1 헤더는 상기 적어도 하나의 심볼 중 제1 심볼의 최하위 심볼 어드레스 및 상기 제1 비트의 비트 값의 반전된 값을 포함하고, 상기 적어도 하나의 패킷 심볼 중 제1 패킷 심볼은 상기 제1 심볼의 비트 값, 상기 적어도 하나의 심볼 중 제2 심볼의 최하위 심볼 어드레스, 및 상기 제1 심볼의 다음 비트의 비트 값의 반전된 값을 갖고, 그리고 상기 N은 자연수이고, 상기 M은 상기 N보다 작은 자연수이다.

본 개시의 실시 예에 따른 전자 장치는 제어 회로, 송신기, 및 수신기를 포함하고, 상기 전자 장치의 동작 방법은 상기 제어 회로에 의해, 제1 비트 값 또는 제2 비트 값을 각각 갖는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 생성하는 단계, 상기 송신기에 의해, 상기 제1 비트 스트림 내의 적어도 하나의 심볼(symbol)을 결정하는 단계로서, 상기 적어도 하나의 심볼 각각은 연속하여 상기 제1 비트 값들 또는 연속하여 상기 제2 비트 값들을 갖는 M개의 비트들을 포함하는 것, 상기 송신기에 의해, 상기 적어도 하나의 심볼에 기초하여, 제1 헤더 및 상기 적어도 하나의 심볼에 각각 대응하는 적어도 하나의 패킷 심볼을 포함하는 제1 데이터 패킷을 생성하는 단계, 및 상기 수신기에 의해, 상기 제1 데이터 패킷을 처리하는 단계를 포함하되, 상기 제1 헤더는 상기 적어도 하나의 심볼 중 제1 심볼의 심볼 어드레스 및 상기 제1 비트의 비트 값의 반전된 값을 포함하고, 상기 적어도 하나의 패킷 심볼 중 제1 패킷 심볼은 상기 제1 심볼의 비트 값, 상기 적어도 하나의 심볼 중 제2 심볼의 심볼 어드레스, 및 상기 제1 심볼의 다음 비트의 비트 값의 반전된 값을 갖고, 그리고 그리고 상기 N은 자연수이고, 상기 M은 상기 N보다 작은 자연수이다.

본 개시의 실시 예에 따른 전자 장치는 제1 비트 값 또는 제2 비트 값을 각각 갖는 제1 내지 제N 비트들을 포함하는 비트 스트림을 생성하도록 구성된 제어 회로, 상기 비트 스트림 내의 적어도 하나의 심볼(symbol)을 결정하고, 상기 적어도 하나의 심볼에 기초하여, 제1 헤더 및 상기 적어도 하나의 심볼에 각각 대응하는 적어도 하나의 패킷 심볼을 포함하는 제1 데이터 패킷을 생성하도록 구성된 송신기, 및 상기 제1 데이터 패킷을 처리하도록 구성된 수신기를 포함하되, 상기 적어도 하나의 심볼 각각은 연속하여 상기 제1 비트 값들 또는 연속하여 상기 제2 비트 값들을 갖는 M개의 비트들을 포함하고, 상기 제1 헤더는 상기 적어도 하나의 심볼 중 제1 심볼의 심볼 어드레스 및 상기 제1 비트의 비트 값의 반전된 값을 포함하고, 상기 적어도 하나의 패킷 심볼 중 제1 패킷 심볼은 상기 제1 심볼의 비트 값, 상기 적어도 하나의 심볼 중 제2 심볼의 심볼 어드레스, 및 상기 제1 심볼의 다음 비트의 비트 값의 반전된 값을 갖고, 그리고 상기 N은 자연수이고, 상기 M은 상기 N보다 작은 자연수이다.

본 개시의 일 실시 예에 따르면, 데이터 내의 최대 런 렝스를 임의의 길이로 설정할 수 있고 인코딩 동작의 오버헤드를 최소화할 수 있는 인코더가 제공된다.

본 개시의 일 실시 예에 따르면, 데이터 패킷을 생성하는 인코더, 이의 동작 방법, 및 이를 포함하는 전자 장치의 동작 방법이 제공된다.

도 1은 본 개시의 실시 예에 따른 전자 장치의 블록도이다.
도 2는 본 개시의 실시 예에 따른 전자 장치의 블록도이다.
도 3은 본 개시의 실시 예에 따른 데이터 패킷을 구체화한 도면이다.
도 4a는 본 개시의 실시 예에 따른 헤더를 구체화한 도면이다.
도 4b는 본 개시의 실시 예에 따른 패킷 심볼을 구체화한 도면이다.
도 5는 본 개시의 실시 예에 따른 심볼 어드레스를 구체화한 도면이다.
도 6은 본 개시의 실시 예에 따른 심볼을 구체화한 도면이다.
도 7a은 본 개시의 실시 예에 따른 종료 어드레스를 구체화한 도면이다.
도 7b은 본 개시의 실시 예에 따른 종료 어드레스를 포함하는 헤더를 구체화한 도면이다.
도 8a는 본 개시의 실시 예에 따른 심볼을 구체화한 도면이다.
도 8b는 본 개시의 실시 예에 따른 헤더를 구체화한 도면이다.
도 8c는 본 개시의 실시 예에 따른 패킷 심볼을 구체화한 도면이다.
도 9a는 본 개시의 실시 예에 따른 심볼을 구체화한 도면이다.
도 9b는 본 개시의 실시 예에 따른 패킷 심볼을 구체화한 도면이다.
도 10은 본 개시의 실시 예에 따른 인코더의 동작을 보여주는 순서도이다.
도 11은 본 개시의 실시 예에 따른 도 10의 인코더의 동작 방법을 구체화한 순서도이다.
도 12는 본 개시의 실시 예에 따른 전자 장치의 동작 방법을 보여주는 도면이다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 유사한 구성요소에 대해서는 유사한 참조부호가 사용되고, 그리고 유사한 구성요소에 대해서 중복된 설명은 생략된다.

도 1은 본 개시의 실시 예에 따른 전자 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 전자 장치(100)는 송신기(110) 및 수신기(120)를 포함할 수 있다. 일 실시 예에서, 전자 장치(100)는 태블릿 컴퓨터, 스마트폰, TV 등과 같은 전자 장치일 수 있다.

전자 장치(100)는 데이터 내에서 같은 비트 값이 연속되는 구간을 인코딩할 수 있다. 일 실시 예에서, 전자 장치(100)는 데이터의 런 렝스(run length)를 제한할 수 있다. 런 렝스는 데이터 내에서 같은 비트 값이 연속되는 구간의 길이일 수 있다. 즉, 전자 장치(100)는 데이터의 최대 런 렝스가 사용자가 결정한 길이 이하가 되도록 인코딩할 수 있다.

송신기(110)는 제1 비트 스트림(BS1) 및 제2 비트 스트림(BS2)을 수신할 수 있다. 일 실시 예에서, 송신기(110)는 제1 비트 스트림(BS1)을 수신한 후에 제2 비트 스트림(BS2)을 수신할 수 있다. 제1 비트 스트림(BS1) 및 제2 비트 스트림(BS2) 각각은 제1 비트 값 또는 제2 비트 값을 각각 갖는 제1 내지 제N 비트들을 포함할 수 있다.

일 실시 예에서, 제1 비트 값 및 제2 비트 값은 서로 다를 수 있고, N은 임의의 자연수일 수 있다. 예를 들어, 제1 비트 값은 '0'일 수 있고, 제2 비트 값은 '1'일 수 있다. N은 510일 수 있다. 일 실시 예에서, 제1 비트 스트림(BS1) 및 제2 비트 스트림(BS2)은 제1 내지 제510 비트들을 포함할 수 있다. 그러나 본 개시의 범위가 이에 제한되는 것은 아니며, N은 증가 또는 감소할 수 있다.

송신기(110)는 인코더(111)를 포함할 수 있다. 인코더(111)는 제1 비트 스트림(BS1) 및 제2 비트 스트림(BS2) 내의 적어도 하나의 심볼(symbol)을 결정할 수 있다. 심볼은 연속하여 제1 비트 값들 또는 연속하여 제2 비트 값들을 갖는 M개의 비트들을 지칭할 수 있다. M은 임의의 자연수일 수 있다.

일 실시 예에서, N은 M의 배수일 수 있다. 예를 들어, M이 '10'이고 제1 비트 스트림(BS1) 내의 제1 내지 제10 비트의 비트 값들이 모두 '0'이면, 인코더(111)는 제1 내지 제10 비트들을 하나의 심볼로 결정할 수 있다. 즉, 인코더(111)는 제1 비트 스트림(BS1)의 최대 런 렝스가 M보다 작거나 M과 같도록 인코딩할 수 있다. 그러나 본 개시의 범위가 이에 제한되는 것은 아니며, M은 증가 또는 감소할 수 있다.

일 실시 예에서, 제1 비트 스트림(BS1) 및 제2 비트 스트림(BS2)은 복수의 심볼들을 가질 수 있다. 일 실시 예에서, 제1 비트 스트림(BS1) 및 제2 비트 스트림(BS2)은 심볼을 가지지 않을 수 있다. 인코더(111)가 제1 비트 스트림(BS1) 및 제2 비트 스트림(BS2) 내의 심볼을 결정하는 동작에 대한 보다 상세한 설명은 도 6과 함께 후술될 것이다.

인코더(111)는 제1 비트 스트림(BS1)에 기초하여 제1 데이터 패킷(PK1)을 생성할 수 있고, 제2 비트 스트림(BS2)에 기초하여 제2 데이터 패킷(PK2)을 생성할 수 있다. 제1 데이터 패킷(PK1)은 제1 헤더 및 적어도 하나의 패킷 심볼들을 포함할 수 있다. 제2 데이터 패킷(PK2)은 제2 헤더 및 적어도 하나의 패킷 심볼을 포함할 수 있다.

일 실시 예에서, 제1 데이터 패킷(PK1) 및 제2 데이터 패킷(PK2)의 최대 런 렝스는 M과 같거나 M보다 작을 수 있다. 즉, 인코더(111)는 최대 런 렝스가 M보다 큰 제1 비트 스트림(BS1)에 기초하여 최대 런 렝스가 M과 같거나 M보다 작은 제1 데이터 패킷을 생성할 수 있다.

일 실시 예에서, 인코더(111)는 제1 비트 스트림(BS1) 및 제2 비트 스트림(BS2)의 심볼을 패킷 심볼로 치환하여, 제1 데이터 패킷(PK1) 및 제2 데이터 패킷(PK2)의 최대 런 렝스가 M과 같거나 M보다 작도록 인코딩할 수 있다. 인코더(111)가 비트 스트림에 기초하여 데이터 패킷을 생성하는 동작에 대한 보다 상세한 설명은 도3과 함께 후술될 것이다.

수신기(120)는 제1 데이터 패킷(PK1) 및 제2 데이터 패킷(PK2)을 수신할 수 있다. 디코더(121)는 제1 데이터 패킷(PK1)에 기초하여 제1 비트 스트림(BS1)을 생성할 수 있다. 디코더(121)는 제2 데이터 패킷(PK2)에 기초하여 제2 비트 스트림(BS2)을 생성할 수 있다.

일 실시 예에서, 디코더(121)는 제1 데이터 패킷(PK1) 및 제2 데이터 패킷(PK2)의 최대 런 렝스가 M보다 크면, 인코더(111)의 인코딩 동작에 오류가 있다고 결정할 수 있다.

도 2는 본 발명의 일 실시 예에 따른 전자 장치의 블록도를 예시적으로 도시한다. 도 2를 참조하면, 전자 장치(200)는 제어 회로(230), 송신기(210), 제1 수신기(220a), 제2 수신기(220b), 및 디스플레이 패널(240)을 포함할 수 있다. 도 2의 송신기(210)는 도 1의 송신기(110)에 대응될 수 있고, 도 2의 제1 수신기(220a) 및 제2 수신기(220b)는 도 1의 수신기(120)에 대응될 수 있다.

전자 장치(200)는 데이터 내에서 같은 비트 값이 연속되는 구간을 인코딩할 수 있다. 일 실시 예에서, 전자 장치(200)는 디스플레이 장치일 수 있다.

제어 회로(230)는 제1 비트 스트림(BSa) 및 제2 비트 스트림(BSb)을 생성할 수 있다. 일 실시 예에서, 제어 회로(230)는 제1 비트 스트림(BSa) 및 제2 비트 스트림(BSb)을 동시에 생성할 수 있다. 일 실시 예에서, 제1 비트 스트림(BSa) 및 제2 비트 스트림(BSb)은 동일한 데이터를 포함할 수 있다.

일 실시 예에서, 제1 비트 스트림(BSa) 및 제2 비트 스트림(BSb) 각각은 제1 비트 값 또는 제2 비트 값을 각각 갖는 제1 내지 제N 비트들을 포함할 수 있다. 일 실시 예에서, 제1 비트 스트림(BSa) 및 제2 비트 스트림(BSb)은 디스플레이 패널(240)에 출력할 영상 데이터를 포함할 수 있다.

송신기(210)는 제1 수신기(220a)로 제1 데이터 패킷(PKa)을 출력할 수 있다. 송신기(210)는 제2 수신기(220b)로 제2 데이터 패킷(PKb)을 출력할 수 있다. 일 실시 예에서, 송신기(210)는 디스플레이용 반도체 장치일 수 있다. 일 실시 예에서, 송신기(210)는 LCD 모니터, TV 등 중대형 패널에 탑재되어 전송되는 데이터 양을 조절하고, 화질을 개선하는 타이밍 컨트롤러일 수 있다.

일 실시 예에서, 송신기(210)는 제1 인코더(211a) 및 제2 인코더(211b)를 포함할 수 있다. 제1 인코더(211a)는 제1 비트 스트림(BSa)에 기초하여 제1 데이터 패킷(PKa)을 생성할 수 있다. 제2 인코더(211b)는 제2 비트 스트림(BSb)에 기초하여 제2 데이터 패킷(PKb)을 생성할 수 있다.

제1 수신기(220a)는 제1 데이터 패킷(PKa)을 수신할 수 있다. 일 실시 예에서, 제1 수신기(220a)는 제1 디코더(221a)를 포함할 수 있다.

제1 디코더(221a)는 제1 데이터 패킷(PKa)를 처리할 수 있다. 일 실시 예에서, 제1 디코더(221a)는 제1 데이터 패킷(PKa)으로부터 제1 비트 스트림(BSa)을 생성할 수 있다. 일 실시 예에서, 제1 디코더(221a)는 제1 데이터 패킷(PKa)으로부터 클럭을 복원할 수 있다.

제2 수신기(220b)는 제2 데이터 패킷(PKb)을 수신할 수 있다. 일 실시 예에서, 제2 수신기(220b)는 제2 디코더(221b)를 포함할 수 있다.

제2 디코더(221b)는 제2 데이터 패킷(PKb)를 처리할 수 있다. 일 실시 예에서, 제2 디코더(221b)는 제2 데이터 패킷(PKb)으로부터 제2 비트 스트림(BSb)을 생성할 수 있다. 일 실시 예에서, 제2 디코더(221b)는 제2 데이터 패킷(PKb)으로부터 클럭을 복원할 수 있다.

디스플레이 패널(240)은 영상 데이터를 출력할 수 있는 장치일 수 있다. 일 실시 예에서, 디스플레이 패널(240)은 제1 디코더(221a) 및 제2 디코더(221b)가 생성한 제1 비트 스트림(BSa) 및 제2 비트 스트림(BSb)을 출력할 수 있다. 일 실시 예에서, 디스플레이 패널(240)은 OLED(Organic Light Emitting Diode) 패널 또는 액정 패널 등과 같은 다양한 디스플레이 패널일 수 있다.

도 3은 본 개시의 실시 예에 따른 데이터 패킷을 구체화한 도면이다. 도 1 및 도 3을 참조하면, 인코더(111)가 제1 비트 스트림(BS1)에 기초하여 제1 데이터 패킷(PK1)을 생성하는 동작이 도시된다.

인코더(111)는 제1 비트 스트림(BS1)에 기초하여 제1 데이터 패킷(PK1)을 생성할 수 있다. 일 실시 예에서, 인코더(111)는 제1 비트 스트림(BS1)의 복수의 심볼들(SY1~SYj)에 기초하여 제1 헤더(HD1) 및 복수의 패킷 심볼들(PSY1~PSYj)을 포함하는 제1 데이터 패킷(PK1)을 생성할 수 있다. 여기서, j는 임의의 자연수일 수 있다.

제1 헤더(HD1)는 제1 비트 값 및 제2 비트 값을 갖는 M개의 비트들을 포함할 수 있다. 복수의 패킷 심볼들(PSY1~PSYj) 각각은 제1 비트 값 및 제2 비트 값을 갖는 M개의 비트들을 포함할 수 있다.

제1 비트 스트림(BS1)은 N개의 비트들을 포함할 수 있고, 제1 데이터 패킷(PK1)은 N개의 비트들 및 M개의 비트들을 포함할 수 있다. 인코더(111)는 제1 비트 스트림(BS1)에 기초하여 제1 데이터 패킷(PK1)을 생성하므로, 인코더(111)가 인코딩 동작을 수행하기 위해 필요한 오버헤드는 M개를 N개로 나눈 값일 수 있다.

예를 들어, N이 '510'이고, M이 '10'이면, 제1 비트 스트림(BS1)이 제1 내지 제510 비트를 포함하고, 제1 데이터 패킷(PK1)은 제1 내지 제520 비트를 포함할 수 있다. 이 경우, 인코더(111)가 인코딩 동작을 수행하기 위해 필요한 오버헤드는 '0.0196(10/510)'일 수 있다.

제1 헤더(HD1)는 최하위 비트(LSB) 필드, 어드레스 필드, 최상위 비트(MSB) 필드를 포함할 수 있다. 일 실시 예에서, 제1 헤더(HD1)의 LSB 필드, 및 MSB 필드는 제1 데이터 패킷(PK1)의 최대 런 렝스가 M 이하가 되기 위한 필드일 수 있다.

제1 헤더(HD1)의 어드레스 필드는 제1 심볼(SY1)의 심볼 어드레스의 정보를 포함할 수 있다. 일 실시 예에서, 제1 헤더(HD1)는 제1 데이터 패킷(PK1)의 맨 앞에 위치할 수 있다. 제1 헤더(HD1)에 대한 보다 상세한 설명은 도 4a와 함께 후술될 것이다.

제1 데이터 패킷(PK1)의 복수의 패킷 심볼들(PSY1~PSYj) 각각은 제1 비트 스트림(BS1)의 복수의 심볼들(SY1~SYj) 각각에 대응할 수 있다. 일 실시 예에서, 복수의 패킷 심볼들(PSY1~PSYj) 각각은 대응되는 복수의 심볼들(SY1~SYj)의 정보를 포함할 수 있다.

일 실시 예에서, 복수의 패킷 심볼들(PSY1~PSYj) 각각의 크기는 복수의 심볼들(SY1~SYj) 각각의 크기와 같을 수 있다. 일 실시 예에서, 인코더(111)는 런 렝스가 M보다 큰 복수의 심볼들(SY1~SYj)을 런 렝스가 M 이하인 복수의 패킷 심볼들(PSY1~PSYj)로 치환할 수 있다.

복수의 패킷 심볼들(PSY1~PSYj) 각각은 LSB 필드, 어드레스 필드, MSB 필드를 포함할 수 있다. 일 실시 예에서, 제1 패킷 심볼(PSY1)의 LSB 필드는 제1 심볼 (SY1)의 정보를 포함할 수 있다. 일 실시 예에서, 제1 패킷 심볼(PSY1)의 어드레스 필드는 제2 심볼(SY2)의 어드레스 정보를 포함할 수 있다. 일 실시 예에서, 제1 패킷 심볼(PSY1)의 MSB 필드는 제1 데이터 패킷(PK1)의 최대 런 렝스가 M 이하가 되기 위한 필드일 수 있다. 복수의 패킷 심볼들(PSY1~PSYj)에 대한 보다 상세한 설명은 도 4b와 함께 후술될 것이다.

설명의 편의를 위해, 도 3은 인코더(111)가 제1 비트 스트림(BS1)에 기초하여 제1 데이터 패킷(PK1)을 생성하는 동작을 도시하나, 도 3에서 도시된 것과 유사하게 인코더(111)는 제2 비트 스트림(BS2)에 기초하여 제2 데이터 패킷(PK2)을 생성할 수 있다

도 4a는 본 개시의 실시 예에 따른 헤더를 구체화한 도면이다. 도 3 및 도 4a를 참조하면, 제1 헤더(HD1)의 LSB 필드, 어드레스 필드, MSB 필드가 도시된다.

제1 헤더(HD1)는 제1 내지 제M 비트들을 포함할 수 있다. 제1 헤더(HD1)의 LSB 필드는 제1 내지 제M 비트들 중 비트 어드레스가 제일 작은 비트에 대응할 수 있다. 제1 헤더(HD1)의 MSB 필드는 제1 내지 제M 비트들 중 비트 어드레스가 제일 큰 비트에 대응할 수 있다. 제1 헤더(HD1)의 어드레스 필드는 제1 내지 제M 비트들 중 LSB 필드 및 MSB 필드를 제외한 나머지 비트들에 대응할 수 있다.

일 실시 예에서, 제1 헤더(HD1)의 LSB 필드는 비트 어드레스 '1'에 대응할 수 있다. 제1 헤더(HD1)의 어드레스 필드는 비트 어드레스들 '2:M-1'에 대응할 수 있다. 제1 헤더(HD1)의 MSB 필드는 비트 어드레스 'M'에 대응할 수 있다.

제1 헤더(HD1)의 LSB 필드는 비트 어드레스 'X'의 비트 값의 반전된 값을 포함할 수 있다. 비트 어드레스 'X'의 비트는 이전 비트 스트림(미도시)의 마지막 비트일 수 있다. 예를 들어, 비트 어드레스 'X'의 비트 값이 '1'인 경우, 제1 헤더(HD1)의 LSB 필드의 비트 값은 '0'일 수 있다.

일 실시 예에서, 디코더는 비트 어드레스 'X'의 비트 값과 제1 헤더(HD1)의 LSB 필드의 비트 값을 비교하여, 인코더(111)의 동작에 오류가 있는지 여부를 결정할 수 있다. 예를 들어, 비트 어드레스 'X'의 비트 값과 제1 헤더(HD1)의 LSB 필드의 비트 값이 같으면, 디코더는 인코더(111)의 동작에 오류가 있다고 결정할 수 있다.

제1 헤더(HD1)의 LSB 필드가 비트 어드레스 'X'의 비트 값의 반전된 값을 포함함에 따라, 제1 헤더(HD1)의 LSB 필드는 제1 데이터 패킷(PK1)의 최대 런 렝스가 M 이하가 되기 위한 필드일 수 있다. 일 실시 예에서, 제1 데이터 패킷(PK1) 및 제2 데이터 패킷(PK2)의 최대 런 렝스가 M보다 크면, 인코더(111)의 동작에 오류가 있다고 결정할 수 있다.

제1 헤더(HD1)의 어드레스 필드는 제1 심볼(SY1)의 최하위 심볼 어드레스를 포함할 수 있다. 최하위 심볼 어드레스는 하나의 심볼에 대응하는 복수의 심볼 어드레스들 중 가장 낮은 심볼 어드레스를 가리킬 수 있다. 예를 들어, 제1 심볼(SY1)이 제1 내지 제5 심볼 어드레스들을 포함하는 경우, 최하위 심볼 어드레스의 값은 '1'일 수 있다. 제1 심볼(SY1)의 최하위 심볼 어드레스의 값이 '1'인 경우, 제1 헤더(HD1)의 어드레스 필드는 '1'을 포함할 수 있다.

제1 헤더(HD1)의 MSB 필드는 비트 어드레스 'M+1'의 비트 값의 반전된 값을 포함할 수 있다. 예를 들어, 비트 어드레스 'M+1'의 비트 값이 '0'인 경우, 제1 헤더(HD1)의 MSB 필드의 비트 값은 '1'일 수 있다. 일 실시 예에서, 제1 헤더(HD1)의 MSB 필드가 제1 비트 스트림(BS1)의 제1 비트의 비트 값의 반전된 값을 포함할 수 있다.

일 실시 예에서, 디코더는 비트 어드레스 'M+1'의 비트 값과 제1 헤더(HD1)의 MSB 필드의 비트 값을 비교하여, 인코더(111)의 동작에 오류가 있는지 여부를 결정할 수 있다. 예를 들어, 비트 어드레스 'M+1'의 비트 값과 제1 헤더(HD1)의 MSB 필드의 비트 값이 같으면, 디코더는 인코더(111)의 동작에 오류가 있다고 결정할 수 있다.

제1 헤더(HD1)의 MSB 필드가 비트 어드레스 'X'의 비트 값의 반전된 값을 포함함에 따라, 제1 헤더(HD1)의 MSB 필드는 제1 데이터 패킷(PK1)의 최대 런 렝스가 M 이하가 되기 위한 필드일 수 있다.

도 4b는 본 개시의 실시 예에 따른 헤더를 구체화한 도면이다. 도 3 및 도 4b를 참조하면, 제1 패킷 심볼(PSY1) 및 제j 패킷 심볼(PSYj)의 LSB 필드, 어드레스 필드, MSB 필드가 도시된다.

제1 패킷 심볼(PSY1) 및 제j 패킷 심볼(PSYj)은 제1 비트 값 및 제2 비트 값을 갖는 M개의 비트들을 포함할 수 있다. 제1 패킷 심볼(PSY1) 및 제j 패킷 심볼(PSYj) 각각은 LSB 필드, 어드레스 필드, MSB 필드를 포함할 수 있다.

제1 패킷 심볼(PSY1)는 제A+1 내지 제A+M 비트들을 포함할 수 있다. 제1 패킷 심볼(PSY1)의 LSB 필드는 제A+1 내지 제A+M 비트들 중 비트 어드레스가 제일 작은 비트에 대응할 수 있다. 제1 패킷 심볼(PSY1)의 MSB 필드는 제A+1 내지 제A+M 비트들 중 비트 어드레스가 제일 큰 비트에 대응할 수 있다. 제1 패킷 심볼(PSY1)의 어드레스 필드는 제A+1 내지 제A+M 비트들 중 LSB 필드 및 MSB 필드를 제외한 나머지 비트들에 대응할 수 있다.

일 실시 예에서, 제1 패킷 심볼(PSY1)의 LSB 필드는 비트 어드레스 'A'에 대응할 수 있다. 제1 패킷 심볼(PSY1)의 어드레스 필드는 비트 어드레스들 'A+1:A+M-1'에 대응할 수 있다. 제1 패킷 심볼(PSY1)의 MSB 필드는 비트 어드레스 'A+M'에 대응할 수 있다.

제1 패킷 심볼(PSY1)의 LSB 필드는 제1 심볼(SY1)의 비트 값을 포함할 수 있다. 예를 들어, 제1 심볼(SY1)이 비트 값이 '0'인 M개의 비트들을 포함하는 경우, 제1 패킷 심볼(PSY1)의 LSB 필드는 '0'을 포함할 수 있다.

제1 패킷 심볼(PSY1)의 어드레스 필드는 제2 심볼(SY2)의 최하위 심볼 어드레스를 포함할 수 있다. 예를 들어, 제2 심볼의 최하위 심볼 어드레스의 값이 '14'인 경우 제1 패킷 심볼(PSY1)의 어드레스 필드는 '14'을 포함할 수 있다.

제1 패킷 심볼(PSY1)의 MSB 필드는 비트 어드레스 'A+M+1'의 비트 값의 반전된 값을 포함할 수 있다. 예를 들어, 비트 어드레스 'A+M+1'의 비트 값이 '0'인 경우 제1 패킷 심볼(PSY1)의 MSB 필드의 비트 값은 '1'일 수 있다.

일 실시 예에서, 디코더는 비트 어드레스 'A+M+1'의 비트 값과 제1 패킷 심볼(PSY1)의 MSB 필드의 비트 값을 비교하여, 인코더(111)의 동작에 오류가 있는지 여부를 결정할 수 있다. 예를 들어, 비트 어드레스 'A+M+1'의 비트 값과 제1 패킷 심볼(PSY1)의 MSB 필드의 비트 값이 같으면, 디코더는 인코더(111)의 동작에 오류가 있다고 결정할 수 있다.

제1 패킷 심볼(PSY1)의 MSB 필드가 비트 어드레스 'A+M+1'의 비트 값의 반전된 값을 포함함에 따라, 제1 패킷 심볼(PSY1)의 MSB 필드는 제1 데이터 패킷(PK1)의 최대 런 렝스가 M 이하가 되기 위한 필드일 수 있다.

제j 패킷 심볼(PSYj)은 제1 비트 스트림의 제j 심볼(SYj)에 대응하는 패킷 심볼일 수 있다. 제j 패킷 심볼(PSYj)은 제1 데이터 패킷의 마지막 패킷 심볼일 수 있다.

제j 패킷 심볼(PSYj)는 제B+1 내지 제B+M 비트들을 포함할 수 있다. 제j 패킷 심볼(PSYj)의 LSB 필드는 제B+1 내지 제B+M 비트들 중 비트 어드레스가 제일 작은 비트에 대응할 수 있다. 제j 패킷 심볼(PSYj)의 MSB 필드는 제B+1 내지 제B+M 비트들 중 비트 어드레스가 제일 큰 비트에 대응할 수 있다. 제j 패킷 심볼(PSYj)의 어드레스 필드는 제B+1 내지 제B+M 비트들 중 LSB 필드 및 MSB 필드를 제외한 나머지 비트들에 대응할 수 있다.

일 실시 예에서, 제j 패킷 심볼(PSYj)의 LSB 필드는 비트 어드레스 'B'에 대응할 수 있다. 제j 패킷 심볼(PSYj)의 어드레스 필드는 비트 어드레스들 'B+1:B+M-1'에 대응할 수 있다. 제j 패킷 심볼(PSYj)의 MSB 필드는 비트 어드레스 'B+M'에 대응할 수 있다.

제j 패킷 심볼(PSYj)의 LSB 필드는 제j 심볼(SYj)의 비트 값을 포함할 수 있다. 예를 들어, 제j 심볼(SYj)이 비트 값이 '0'인 M개의 비트들을 포함하는 경우, 제j 패킷 심볼(PSYj)의 LSB 필드는 '0'을 포함할 수 있다.

제j 패킷 심볼(PSYj)의 어드레스 필드는 종료 어드레스를 포함할 수 있다. 종료 어드레스에 대한 보다 자세한 설명은 도 7a와 함께 후술될 것이다.

제j 패킷 심볼(PSYj)의 MSB 필드는 비트 어드레스 'B+M+1'의 비트 값의 반전된 값을 포함할 수 있다. 예를 들어, 비트 어드레스 'B+M+1'의 비트 값이 '0인 경우 제j 패킷 심볼(PSYj)의 MSB 필드의 비트 값은 '1일 수 있다.

일 실시 예에서, 디코더는 비트 어드레스 'B+M+1'의 비트 값과 제j 패킷 심볼(PSYj)의 MSB 필드의 비트 값을 비교하여, 인코더(111)의 동작에 오류가 있는지 여부를 결정할 수 있다. 예를 들어, 비트 어드레스 'B+M+1'의 비트 값과 제j 패킷 심볼(PSYj)의 MSB 필드의 비트 값이 같으면, 디코더는 인코더(111)의 동작에 오류가 있다고 결정할 수 있다.

설명의 편의를 위해, 도 4b는 제1 패킷 심볼(PSY1) 및 제j 패킷 심볼(PSYj)을 도시하나, 도 4b에서 도시된 것과 유사하게 인코더(111)는 복수의 패킷 심볼들(PSY1~PSYj)을 생성할 수 있다.

도 5는 본 개시의 실시 예에 따른 심볼 어드레스를 구체화한 도면이다. 도 5를 참조하면, 도 3의 제1 심볼(SY1)의 심볼 어드레스가 도시된다.

제1 비트 스트림(BS1)의 제1 내지 제N 비트들 각각은 K비트마다 심볼 어드레스의 값이 증가할 수 있다. 예를 들어, K가 2인 경우, 제1 내지 제N 비트들 각각은 2비트마다 심볼 어드레스의 값이 증가할 수 있다. 제1 내지 제2 비트의 심볼 어드레스의 값은 '1'일 수 있다. 제3 내지 제4 비트의 심볼 어드레스의 값은 '2'일 수 있다. 제9 내지 제10 비트의 심볼 어드레스의 값은 '5'일 수 있다.

일 실시 예에서, 복수의 심볼들(SY1~SYj) 각각은 복수의 심볼 어드레스들을 포함할 수 있다. 일 실시 예에서, 제1 심볼(SY1)은 M개를 K개로 나눈 몫(M/K)의 심볼 어드레스들을 포함할 수 있다. 예를 들어, 제1 심볼(SY1)이 10개의 비트들을 포함하고 K가 2인 경우, 제1 내지 제2 비트의 심볼 어드레스의 값은 '1'이고, 제3 내지 제4 비트의 심볼 어드레스의 값은 '2'이고, 제5 내지 제6 비트의 심볼 어드레스의 값은 '3'이고, 제7 내지 제8 비트의 심볼 어드레스의 값은 '4'이고, 제9 내지 제10 비트의 심볼 어드레스의 값은 '5'일 수 있다. 즉, 제1 심볼(SY1)은 5개(즉, 10/2)의 심볼 어드레스들을 포함할 수 있다. 이 경우, 제1 심볼(SY1)의 최하위 심볼 어드레스의 값은 '1'일 수 있다.

도 6은 본 개시의 실시 예에 따른 심볼을 구체화한 도면이다. 도 6을 참조하면, 도 1의 인코더(111)가 제1 비트 스트림(BS1) 내에서 복수의 심볼들(SY1~SYj)을 결정하는 동작이 도시된다.

인코더(111)는 제1 비트 스트림(BS1)의 제1 내지 제N 비트들(1~N)에 각각 대응하는 제1 내지 제N 비트 카운트들(BC1~BCN)을 생성할 수 있다. 제1 내지 제N 비트 카운트들(BC1~BCN)은 연속하여 제1 비트 값들 또는 연속하여 제2 비트 값들의 개수를 지칭할 수 있다. 예를 들어, 제1 비트의 비트 값이 '1'이면 제1 비트 카운트(BC1)는 '1'이고, 제2 비트의 비트 값이 '1'이면 제2 비트 카운트(BC2)는 '2'이고, 제3 비트의 비트 값이 '0'이면, 제3 비트 카운트(BC3)는 '1'이다.

일 실시 예에서, 제1 내지 제N 비트 카운트들(BC1~BCN)은 M 및 ‘2’의 합보다 작을 수 있다. 예를 들어, M이 10이고, 제2 내지 제13 비트의 비트 값이 모두 0이면, 제12 비트 카운트는 '11'이고, 제13 비트 카운트는 '1'일 수 있다. 즉, M이 10인 경우, 최대 비트 카운트는 '11'일 수 있다.

인코더(111)는 제1 내지 제N 비트 카운트들(BC1~BCN) 중 K번째 비트 카운트들마다, K번째 비트 카운트들 각각이 M보다 크거나 같은지 여부를 각각 결정할 수 있다. 예를 들어, K가 2인 경우, 짝수 번째 비트 카운트들 각각이 M보다 크거나 같은지 여부를 결정할 수 있다.

인코더(111)는 제1 내지 제N 비트 카운트들(BC1~BCN) 중에서 M보다 크거나 같은 것으로 결정된 비트 카운트에 대응하는 비트를 MSB로 하는 심볼을 결정할 수 있다. 예를 들어, 제1 내지 제10 비트의 비트 값이 모두 '1'인 경우, 제10 비트 카운트(BC10)가 '10'일 수 있다. 제10 비트 카운트(BC10)가 '10'과 같다고 결정되면, 제10 비트를 MSB로 하는 제1 심볼(SY1)을 결정할 수 있다. 제1 심볼(SY1)은 제1 내지 제5 심볼 어드레스들을 포함할 수 있다. 제1 심볼(SY1)의 최하위 심볼 어드레스의 값은 '1'일 수 있다.

예를 들어, 제j+2 비트 카운트(BCj+2)가 '10'과 같다고 결정된 경우, 제j+2 비트를 MSB로 하는 제j 심볼(SYj)을 결정할 수 있다. 제j 심볼(SYj)은 제(j+2)/2 내지 제(j+10)/2 심볼 어드레스들을 포함할 수 있다. 제j 심볼(SYj)의 최하위 심볼 어드레스의 값은 '(j+2)/2'일 수 있다.

도 7a는 본 개시의 실시 예에 따른 종료 어드레스를 구체화한 도면이다. 도 7a를 참조하면, 제1 내지 제N 비트들을 갖는 비트 스트림의 종료 어드레스가 도시된다.

종료 어드레스는 복수의 심볼 어드레스들 중에서 데이터 패킷의 종료를 가리키는 심볼 어드레스일 수 있다. 디코더는 종료 어드레스를 포함하는 패킷 심볼을 데이터 패킷의 마지막 패킷 심볼이라고 결정할 수 있다.

일 실시 예에서, 종료 어드레스는 마지막 심볼(SYj)의 최하위 심볼 어드레스 이후 및 제1 비트 스트림의 마지막 심볼 어드레스 이전 어드레스들 중 하나일 수 있다. 일 실시 예에서, 종료 어드레스는 제1 비트 스트림의 마지막 심볼(SYj)이 제N-M+1 내지 제M 비트들을 포함한다고 가정한 경우의 마지막 심볼(SYj)의 최하위 심볼 어드레스 이후 및 제1 비트 스트림의 마지막 심볼 어드레스 이전 어드레스들 중 하나일 수 있다.

예를 들어, N이 '510'이고, K가 '2'이고, M이 '10'이고, 마지막 심볼(SYj)이 제501 내지 제510 비트들을 포함한다고 가정하면, 마지막 심볼의 최하위 심볼 어드레스의 값이 '251'이고, 마지막 심볼 어드레스의 값은 '255'이므로, 종료 어드레스의 값은 '251' 이후 및 '255' 이전 중 하나일 수 있다. 즉, 종료 어드레스의 값은 '252', '253', 및 '254' 중 하나일 수 있다.

도 7b는 본 개시의 실시 예에 따른 종료 어드레스를 포함하는 헤더를 구체화한 도면이다. 도 7b를 참조하면, 심볼을 포함하지 않는 제1 비트 스트림에 기초하여 생성된 제1 데이터 패킷이 도시된다.

일 실시 예에서, 제1 내지 제N 비트 카운트들 중에서 M보다 크거나 같은 것으로 결정된 비트 카운트가 없으면(즉, 제1 비트 스트림(BS1)이 심볼을 포함하지 않는 경우), 제1 헤더(HD1)의 어드레스 필드는 종료 어드레스를 포함할 수 있다. 일 실시 예에서, 제1 비트 스트림(BS1)의 최대 런 렝스가 M보다 작으면, 인코더는 종료 어드레스를 포함하는 헤더를 생성하고, 패킷 심볼을 생성하지 않을 수 있다.

즉, 제1 헤더(HD1)의 어드레스 필드가 종료 어드레스를 포함하는 경우, 제1 비트 스트림(BS1)의 최대 런 렝스가 M보다 작은 것을 의미할 수 있다.

도 8a는 본 개시의 실시 예에 따른 심볼을 구체화한 도면이다. 도 8a를 참조하면, 인코더가 제1 비트 스트림(BS1) 내에서 제1 심볼(SY1) 및 제2 심볼(SY2)를 결정하는 동작이 도시된다.

일 실시 예에서, K가 2이고 M이 10인 경우, 인코더는 제1 내지 제510 비트들을 포함하는 제1 비트 스트림(BS1) 내에서 복수의 심볼들(SY1~SYj)을 결정할 수 있다. K가 2인 것에 기초하여, 제1 비트 스트림(BS1)의 제1 내지 제510 비트들 각각은 2비트마다 심볼 어드레스의 값이 증가할 수 있다. 제1 내지 제2 비트의 심볼 어드레스의 값은 '1'일 수 있다. 제3 내지 제4 비트의 심볼 어드레스의 값은 '2'일 수 있다. 제9 내지 제10 비트의 심볼 어드레스의 값은 '5'일 수 있다. 제1 비트 스트림(BS1)의 마지막 심볼 어드레스의 값은 '255'일 수 있다.

인코더는 제1 비트 스트림(BS1)의 제1 내지 제510 비트에 대응하는 제1 내지 제510 비트 카운트를 생성할 수 있다. 예를 들어, 제1 내지 제9 비트의 비트 값이 모두 '0'이므로 제9 비트 카운트는 '9'일 수 있다. 제1 내지 제10 비트의 비트 값이 모두 '0'이므로 제10 비트 카운트는 '10'일 수 있다.

인코더는 2비트마다 비트 카운트가 '10'보다 크거나 같은지 결정할 수 있다. 예를 들어, 인코더는 제2 비트 카운트가 '10'보다 크거나 같은지 결정할 수 있다. 인코더는 제10 비트 카운트가 '10'보다 크거나 같은지 결정할 수 있다.

인코더는 2비트마다 제1 내지 제510 비트 카운트 중 '10'보다 크거나 같다고 결정한 비트 카운트들 각각을 MSB로 하는 심볼을 생성할 수 있다. 예를 들어, 인코더는 제10 비트 카운트가 '10'인 것에 기초하여 제10 비트를 MSB로 하는 제1 심볼(SY1)을 생성할 수 있다. 인코더는 제22 비트 카운트가 '11'인 것에 기초하여 제22 비트를 MSB로 하는 제2 심볼(SY2)을 생성할 수 있다.

도 8b는 본 개시의 실시 예에 따른 헤더를 구체화한 도면이다. 도 8b를 참조하면, 인코더가 제1 헤더를 생성하는 동작이 도시된다. 도 8b의 제1 비트 스트림(BS1), 제1 심볼(SY1)은 도 8a의 제1 비트 스트림(BS1), 제1 심볼(SY1)에 대응될 수 있다.

인코더는 제1 데이터 패킷(PK1)의 맨 앞에 위치하는 제1 헤더(HD1)를 생성할 수 있다. 이전 비트 스트림(미도시)의 마지막 비트의 비트 값이 '1'인 것에 기초하여, 제1 헤더(HD1)의 LSB 필드는 '0'을 포함할 수 있다. 제1 심볼(SY1)의 최하위 심볼 어드레스의 값이 '1'인 것에 기초하여, 제1 헤더(HD1)의 어드레스 필드는 '1'을 포함할 수 있다. 제1 비트의 비트 값이 '0'인 것에 기초하여, 제1 헤더(HD1)의 MSB 필드는 '1'을 포함할 수 있다.

도 8c는 본 개시의 실시 예에 따른 패킷 심볼을 구체화한 도면이다. 도 8c를 참조하면, 인코더가 제1 패킷 심볼(PSY1) 및 제2 패킷 심볼(PSY2)을 생성하는 동작이 도시된다. 도 8c의 제1 비트 스트림(BS1), 제1 심볼(SY1), 제2 심볼(SY2)은 도 8a의 제1 비트 스트림(BS1), 제1 심볼(SY1), 제2 심볼(SY2)에 대응될 수 있다. 도 8c의 제1 헤더(HD1)는 도 8b의 제1 헤더(HD1)에 대응될 수 있다.

인코더는 제1 심볼(SY1)에 대응하는 제1 패킷 심볼(PSY1)을 생성할 수 있다. 제1 심볼(SY1)의 비트 값이 '0'인 것에 기초하여, 제1 패킷 심볼(PSY1)의 LSB 필드는 '0'을 포함할 수 있다. 제2 심볼(SY2)의 최하위 심볼 어드레스의 값이 '7'인 것에 기초하여, 제1 패킷 심볼(PSY1)의 어드레스 필드는 '7'을 포함할 수 있다. 제11 비트의 비트 값이 '1'인 것에 기초하여, 제1 패킷 심볼(PSY1)의 MSB 필드는 '0'을 포함할 수 있다.

인코더는 제2 심볼(SY1)에 대응하는 제2 패킷 심볼(PSY1)을 생성할 수 있다. 제2 심볼(SY2)의 비트 값이 '0'인 것에 기초하여, 제2 패킷 심볼(PSY2)의 LSB 필드는 '0'일 수 있다. 제3 심볼(미도시)의 최하위 심볼 어드레스의 값이 '12'인 것에 기초하여, 제2 패킷 심볼(PSY2)의 어드레스 필드는 '12'을 포함할 수 있다. 제23 비트(미도시)의 비트 값이 '1'인 것에 기초하여, 제2 패킷 심볼(PSY1)의 MSB 필드는 '0'을 포함할 수 있다.

도 9a는 본 개시의 실시 예에 따른 심볼을 구체화한 도면이다. 도 9a를 참조하면, 인코더가 제1 비트 스트림(BS1) 내에서 제j 심볼(SYj)를 결정하는 동작이 도시된다. 도 9a의 제1 비트 스트림(BS1)은 도 8a의 제1 비트 스트림(BS1)에 대응될 수 있다.

일 실시 예에서, K가 2이고 M이 10인 경우, 인코더는 제1 내지 제510 비트를 포함하는 제1 비트 스트림(BS1) 내에서 복수의 심볼들(SY1~SYj)을 결정할 수 있다. K가 2인 것에 기초하여, 제1 비트 스트림(BS1)의 제1 내지 제510 비트들 각각은 2비트마다 심볼 어드레스의 값이 증가할 수 있다. 제1 내지 제2 비트의 심볼 어드레스의 값은 '1'일 수 있다. 제495 내지 제496 비트의 심볼 어드레스의 값은 '248'일 수 있다. 제497 내지 제498 비트의 심볼 어드레스의 값은 '249'일 수 있다. 제1 비트 스트림(BS1)의 마지막 심볼 어드레스의 값은 '255'일 수 있다.

마지막 심볼이 제501 내지 제510 비트들을 포함한다고 가정하면, 마지막 심볼의 최하위 심볼 어드레스의 값이 '251'이고, 마지막 심볼 어드레스의 값은 '255'이므로, 종료 어드레스의 값은 '252', '253', 및 '254' 중 하나일 수 있다.

인코더는 제1 비트 스트림(BS1)의 제1 내지 제510 비트에 대응하는 제1 내지 제510 비트 카운트를 생성할 수 있다. 인코더는 2비트마다 제1 내지 제510 비트 카운트 중 '10'보다 크거나 같다고 결정한 비트 카운트들 각각을 MSB로 하는 심볼을 생성할 수 있다. 예를 들어, 인코더는 제506 비트 카운트가 '11'인 것에 기초하여 제506 비트를 MSB로 하는 제j 심볼(SYj)을 생성할 수 있다.

도 9b는 본 개시의 실시 예에 따른 패킷 심볼을 구체화한 도면이다. 도 9b를 참조하면, 인코더가 제j 심볼(SYj)로부터 제j 패킷 심볼을 생성하는 동작이 도시된다. 도 9b의 제1 비트 스트림(BS1)은 도 9a의 제1 비트 스트림(BS1)에 대응될 수 있다.

제j 심볼(SYj)의 비트 값이 '1'인 것에 기초하여, 제j 패킷 심볼(PSYj)의 LSB 필드는 '1'을 포함할 수 있다. 제j 심볼(SYj)이 제1 비트 스트림(BS1)의 마지막 심볼인 것에 기초하여, 제j 패킷 심볼(PSYj)의 어드레스 필드는 종료 어드레스 '254'를 포함할 수 있다. 제507 비트의 비트 값이 '0'인 것에 기초하여, 제j 패킷 심볼(PSYj)의 MSB 필드는 '1'을 포함할 수 있다.

도 10은 본 개시의 실시 예에 따른 인코더의 동작을 보여주는 순서도이다. 도 10을 참조하면, 도 1의 인코더(111)의 동작 방법이 도시된다.

S110 단계에서, 인코더(111)는 제1 비트 값 또는 제2 비트 값을 갖는 제1 내지 제N 비트들을 포함하는 비트 스트림을 수신할 수 있다. 예를 들어, 제1 비트 값은 '0'일 수 있고, 제2 비트 값은 '1'일 수 있다. 비트 스트림은 제1 내지 제510 비트들을 포함할 수 있다. 그러나 본 개시의 범위가 이에 제한되는 것은 아니며, N은 증가 또는 감소할 수 있다.

S120 단계에서, 인코더(111)는 비트 스트림 내에서 적어도 하나의 심볼을 결정할 수 있다. 심볼은 연속하여 제1 비트 값들 또는 연속하여 제2 비트 값들을 갖는 M개의 비트들을 지칭할 수 있다.

예를 들어, M이 '10'이고 제1 비트 스트림(BS1) 내의 제1 내지 제10 비트의 비트 값들이 모두 '0'이면, 인코더(111)는 제1 내지 제10 비트들을 하나의 심볼로 결정할 수 있다. 즉, 인코더(111)는 제1 비트 스트림(BS1)의 최대 런 렝스가 M보다 작거나 M과 같도록 인코딩할 수 있다. 그러나 본 개시의 범위가 이에 제한되는 것은 아니며, M은 증가 또는 감소할 수 있다. 인코더(111)가 비트 스트림 내의 심볼을 결정하는 동작에 대한 보다 상세한 설명은 도 11과 함께 후술될 것이다

S130 단계에서, 인코더(111)는 비트 스트림에 기초하여 헤더 및 적어도 하나의 패킷 심볼을 포함하는 데이터 패킷을 생성할 수 있다. 일 실시 예에서, 인코더(111)는 비트 스트림의 심볼을 패킷 심볼로 치환하여, 데이터 패킷의 최대 런 렝스가 M 이하가 되도록 인코딩할 수 있다.

헤더는 최하위 비트(LSB) 필드, 어드레스 필드, 최상위 비트(MSB) 필드를 포함할 수 있다. 일 실시 예에서, 헤더의 LSB 필드, 및 MSB 필드는 데이터 패킷(PK)의 최대 런 렝스가 M 이하가 되기 위한 필드일 수 있다.

패킷 심볼은 제1 비트 값 및 제2 비트 값을 갖는 M개의 비트들을 포함할 수 있다. 패킷 심볼은 LSB 필드, 어드레스 필드, MSB 필드를 포함할 수 있다.

도 11은 본 개시의 실시 예에 따른 도 2의 인코더의 동작 방법을 구체화한 순서도이다. 도 11을 참조하면, 인코더가 비트 스트림 내에서 심볼을 결정하는 동작이 도시된다. 도 11의 순서도는 도 10의 순서도의 S120 단계를 구체화한 것일 수 있다.

S121 단계에서, 인코더(111)는 비트 스트림(BS)의 제1 내지 제N 비트들에 각각 대응하는 제1 내지 제N 비트 카운트들을 생성할 수 있다. 제1 내지 제N 비트 카운트들은 연속하여 제1 비트 값들 또는 연속하여 제2 비트 값들의 개수를 지칭할 수 있다. 예를 들어, 제1 비트의 비트 값이 '1'이면 제1 비트 카운트는 '1'이고, 제2 비트의 비트 값이 '1'이면 제2 비트 카운트는 '2'이다.

일 실시 예에서, 제1 내지 제N 비트 카운트들은 M 및 ‘2’의 합보다 작을 수 있다. 예를 들어, M이 10이고, 제2 내지 제13 비트의 비트 값이 모두 0이면, 제12 비트 카운트는 '11'이고, 제13 비트 카운트는 '1'일 수 있다.

S122 단계에서, 인코더(111)는 제1 내지 제N 비트 카운트들 중 K번째 비트 카운트들마다, K번째 비트 카운트들 각각이 M보다 크거나 같은지 여부를 각각 결정할 수 있다. 예를 들어, K가 2인 경우, 인코더(111)는 짝수 번째 비트 카운트들 각각이 M보다 크거나 같은지 여부를 결정할 수 있다.

S123 단계에서, 인코더(111)는 제1 내지 제N 비트 카운트들 중에서 M보다 크거나 같은 것으로 결정된 비트 카운트에 대응하는 비트를 MSB로 하는 심볼을 결정할 수 있다. 예를 들어, 제1 내지 제10 비트의 비트 값이 모두 '1'인 경우, 제10 비트 카운트가 '10'일 수 있다. 제10 비트 카운트(BC10)가 '10'과 같다고 결정되면, 제10 비트를 MSB로 하는 제1 심볼을 결정할 수 있다.

도 12는 본 개시의 실시 예에 따른 전자 장치의 동작 방법을 보여주는 도면이다. 도 12를 참조하면, 도 2의 전자 장치(200)의 동작 방법이 도시된다. 제어 회로(230)는 도 2의 제어 회로(230)에 대응할 수 있다. 송신기(210)는 도 2의 송신기(210)에 대응할 수 있다. 수신기(220)는 도 2의 수신기(220)에 대응할 수 있다.

S210 단계에서, 제어 회로(230)는 비트 스트림을 생성할 수 있다. 비트 스트림은 제1 비트 값 또는 제2 비트 값을 각각 갖는 제1 내지 제N 비트들을 포함할 수 있다. S211 단계에서, 제어 회로(230)는 송신기(210)로 비트 스트림을 송신할 수 있다.

S220 단계에서, 송신기(210)는 비트 스트림의 적어도 하나의 심볼을 결정할 수 있다. 심볼은 연속하여 제1 비트 값들 또는 연속하여 제2 비트 값들을 갖는 M개의 비트들을 지칭할 수 있다.

S230 단계에서, 송신기(210)는 헤더 및 적어도 하나의 패킷 심볼을 포함하는 데이터 패킷을 생성할 수 있다. 일 실시 예에서, 송신기(210)는 비트 스트림의 심볼을 패킷 심볼로 치환하여, 데이터 패킷의 최대 런 렝스가 M 이하가 되도록 인코딩할 수 있다. S231 단계에서, 송신기(210)는 수신기(220)로 데이터 패킷을 송신할 수 있다.

S240 단계에서, 수신기(220)는 데이터 패킷을 처리할 수 있다. 일 실시 예에서, 수신기(220)는 데이터 패킷으로부터 비트 스트림을 생성할 수 있다. 일 실시 예에서, 수신기(220)는 데이터 패킷으로부터 클럭을 복원할 수 있다. 일 실시 예에서, 수신기(220)는 데이터 패킷 내의 최대 런 렝스가 M보다 크면, 송신기(210)의 동작에 오류가 있다고 결정할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims

인코더의 동작 방법에 있어서:
제1 비트 값 또는 제2 비트 값을 각각 갖는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 수신하는 단계;
상기 제1 비트 스트림 내의 적어도 하나의 심볼(symbol)을 결정하는 단계로서, 상기 적어도 하나의 심볼 각각은 연속하여 상기 제1 비트 값들 또는 연속하여 상기 제2 비트 값들을 갖는 M개의 비트들을 포함하는 것; 및
상기 적어도 하나의 심볼에 기초하여, 제1 헤더 및 상기 적어도 하나의 심볼에 각각 대응하는 적어도 하나의 패킷 심볼을 포함하는 제1 데이터 패킷을 생성하는 단계를 포함하되,
상기 제1 헤더는 상기 적어도 하나의 심볼 중 제1 심볼의 최하위 심볼 어드레스 및 상기 제1 비트의 비트 값의 반전된 값을 포함하고,
상기 적어도 하나의 패킷 심볼 중 제1 패킷 심볼은 상기 제1 심볼의 비트 값, 상기 적어도 하나의 심볼 중 제2 심볼의 최하위 심볼 어드레스, 및 상기 제1 심볼의 다음 비트의 비트 값의 반전된 값을 갖고, 그리고
상기 N은 자연수이고, 상기 M은 상기 N보다 작은 자연수인 방법.
제 1 항에 있어서,
상기 제1 비트 값 또는 상기 제2 비트 값을 각각 갖는 제N+1 내지 제2N 비트들을 포함하는 제2 비트 스트림을 수신하는 단계;
상기 제2 비트 스트림 내의 적어도 하나의 심볼을 결정하는 단계로서, 상기 제2 비트 스트림의 상기 적어도 하나의 심볼 각각은 연속하여 상기 제1 비트 값들 또는 연속하여 상기 제2 비트 값들을 갖는 M개의 비트들을 포함하는 것; 및
상기 제2 비트 스트림 내의 상기 적어도 하나의 심볼에 기초하여, 제2 헤더 및 상기 제2 비트 스트림의 상기 적어도 하나의 심볼에 각각 대응하는 적어도 하나의 패킷 심볼을 포함하는 제2 데이터 패킷을 생성하는 단계를 더 포함하되,
상기 제2 헤더는 상기 제2 비트 스트림의 상기 적어도 하나의 심볼 중 제1 심볼의 최하위 심볼 어드레스, 상기 제2 비트 스트림의 상기 제N+1 비트의 비트 값의 반전된 값을 포함하고, 그리고
상기 제2 데이터 패킷의 적어도 하나의 패킷 심볼 중 제1 패킷 심볼은 상기 제2 비트 스트림의 상기 제1 심볼의 비트 값, 상기 제2 비트 스트림의 상기 적어도 하나의 심볼 중 제2 심볼의 최하위 심볼 어드레스, 및 상기 제2 비트 스트림의 상기 제1 심볼의 다음 비트의 비트 값의 반전된 값을 갖는 방법.
제 2 항에 있어서,
상기 제2 헤더는 상기 제1 비트 스트림의 상기 제N 비트의 비트 값의 반전된 값을 더 포함하는 방법.
제 1 항에 있어서,
상기 제1 비트 스트림 내의 상기 적어도 하나의 심볼을 결정하는 단계는:
상기 제1 내지 제N 비트들에 각각 대응하는 제1 내지 제N 비트 카운트들을 생성하는 단계로서, 상기 제1 내지 제N 비트 카운트들은 각각 연속하는 상기 제1 비트 값들의 개수 또는 연속하는 상기 제2 비트 값들의 개수를 가리키고, 그리고 M 및 ‘2’의 합보다 작은 것; 및
상기 제1 내지 제N 비트 카운트들에 기초하여, 상기 적어도 하나의 심볼을 결정하는 단계를 포함하는 방법.
제 3 항에 있어서,
상기 제1 내지 제N 비트 카운트들에 기초하여, 상기 적어도 하나의 심볼을 결정하는 단계는:
상기 제1 내지 제N 비트 카운트들 중 K번째 비트 카운트들마다, 상기 K번째 비트 카운트들 각각이 M보다 크거나 같은지 여부를 각각 결정하는 단계; 및
상기 적어도 하나의 심볼을 결정하는 단계로서, 상기 적어도 하나의 심볼의 최상위 비트(MSB)는 상기 제1 내지 제N 비트들 중에서 상기 M보다 크거나 같은 것으로 결정된 비트 카운트에 대응하는 비트인 것을 포함하고,
상기 K는 상기 M보다 작은 자연수인 방법.
제 4 항에 있어서,
상기 제1 내지 제N 비트 카운트들이 M보다 크거나 같은지 결정하는 단계는:
상기 제1 내지 제N 비트 카운트들 중 M보다 크거나 같은 비트 카운트가 없으면, 상기 제1 헤더는 종료 어드레스 및 상기 제1 비트의 상기 비트 값의 반전된 값을 포함하는 방법.
제 1 항에 있어서,
상기 적어도 하나의 심볼 중 마지막 심볼에 대응하는 상기 적어도 하나의 패킷 심볼 중 마지막 패킷 심볼은 상기 마지막 심볼의 비트 값, 종료 어드레스, 및 상기 마지막 심볼의 다음 비트의 비트 값의 반전된 값을 포함하는 방법.
제 6 항에 있어서,
상기 종료 어드레스는 상기 마지막 심볼의 최하위 심볼 어드레스 이후 및 상기 제1 비트 스트림의 마지막 심볼 어드레스 이전 어드레스들 중 하나인 방법.
제 1 항에 있어서,
상기 제1 내지 제N 비트들 각각의 심볼 어드레스 값은 K비트마다 증가하고, 상기 K는 N보다 작은 자연수인 방법.
제어 회로, 송신기, 및 수신기를 포함하는 전자 장치의 동작 방법에 있어서:
상기 제어 회로에 의해, 제1 비트 값 또는 제2 비트 값을 각각 갖는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 생성하는 단계;
상기 송신기에 의해, 상기 제1 비트 스트림 내의 적어도 하나의 심볼(symbol)을 결정하는 단계로서, 상기 적어도 하나의 심볼 각각은 연속하여 상기 제1 비트 값들 또는 연속하여 상기 제2 비트 값들을 갖는 M개의 비트들을 포함하는 것;
상기 송신기에 의해, 상기 적어도 하나의 심볼에 기초하여, 제1 헤더 및 상기 적어도 하나의 심볼에 각각 대응하는 적어도 하나의 패킷 심볼을 포함하는 제1 데이터 패킷을 생성하는 단계; 및
상기 수신기에 의해, 상기 제1 데이터 패킷을 처리하는 단계를 포함하되,
상기 제1 헤더는 상기 적어도 하나의 심볼 중 제1 심볼의 심볼 어드레스 및 상기 제1 비트의 비트 값의 반전된 값을 포함하고,
상기 적어도 하나의 패킷 심볼 중 제1 패킷 심볼은 상기 제1 심볼의 비트 값, 상기 적어도 하나의 심볼 중 제2 심볼의 심볼 어드레스, 및 상기 제1 심볼의 다음 비트의 비트 값의 반전된 값을 갖고, 그리고
그리고 상기 N은 자연수이고, 상기 M은 상기 N보다 작은 자연수인 방법.