KR100324765B1 - 데이터 구조와 영상 수신 방법 및 장치 - Google Patents

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Abstract

본 발명은 데이터 구조와 영상 수신 방법 및 장치에 관한 것으로 특히, 스타트 심볼, 헤더 바이트와 payload 바이트의 포맷을 수정하고 그 수정된 데이터에 대한 인코딩 방식을 제공함으로써 데이터 비트 공차에 따른 에러 누적에 의한 데이터 검출 오류를 방지하도록 함에 목적이 있다. 이러한 목적의 본 발명은 각기 1 데이터 주기(16T 또는 44T)를 갖는 4개의 펄스로 이루어지는 스타트 심볼(start symbol) 구간과, 오드(odd) 패리티를 포함하는 1바이트의 헤더 바이트 구간(Header Byte)과, 각각 오드 패리티를 포함하는 2바이트의 Payload 구간으로 구성함을 특징으로 한다.

Description

데이터 구조와 영상 수신 방법 및 장치{DATA STRUCTURE, VIDEO RECEPTION METHOD AND APPARATUS THEREOF}
본 발명은 CGMS 규격에 관한 것으로 특히, 데이터 구조와 영상 수신 방법 및 장치에 관한 것이다.
현재, 디지털 티브이는 멀티-채널/멀티-포맷을 동시에 표시할 수 있는 형태로 발전하고 있으며 셋톱박스, 디지털 티브이 또는 DVD 재생기등의 입력 소스를 통해 다양한 형태의 영상 데이터를 여과없이 받아 들일 수 있고 동시에 다양한 저장 장치를 통해 저장할 수 있는 형태로 발전하고 있다.
따라서, 입력 소스들이 제공하는 영상 데이터에 복사 방지에 관련된 정보를 전달할 필요성이 대두되었고 이의 한 방편으로 draft EIA-805 규격이 제안되었다.
일반적으로 제시된 EIA-805 규격에서는 CGMS(Copy Generation Management System) 규격에 관련된 표준안을 제시하고 있다.
이 EIA-805 규격은 MPEG 스트림에서 전송되는 복사 방지 관련 정보를 MPEG 디코딩 장비를 포함하고 있는 디스플레이 매체에 전달하기 위한 방법으로 제안되었다.
EIA-805 규격에서는 코드화된 복사 방지 관련 정보를 수직 회선 구간(VBI ; Vertical Blanking Interval)의 영상 데이터의 휘도(luminance) 성분으로 시분할하는 방식을 이용하는데, 규격은 도1∼도9와 같이 정의되어 있다.
도1 및 도2는 EIA-805 규격에 의한 데이터 포맷의 예시도로서 이에 도시된 바와 같이, 스타트 심볼 구간(start symbol), 헤더 바이트 구간(Header Byte), Payload 구간으로 구분되며, 상기 스타트 심볼 구간은 2개의 펄스로 이루어지고 상기 헤더 바이트 구간은 이븐 패리티를 포함하는 1바이트의 데이터로 이루어지며 Payload 구간은 패리티를 포함하지 않는 2바이트의 데이터로 이루어진다.
그런데, 도1의 데이터 포맷에서 스타트 심볼 구간은 4 데이터 주기(1 데이터 주기 = 16T)의 폭을 가지며 헤더 바이트 구간 및 Payload 구간을 이루는 각각의 1비트 데이터는 1 데이터 주기(= 16T)의 폭을 가진다.
반면, 도2의 데이터 포맷은 도1의 데이터 포맷과 동일한 형태로 이루어지지만 1 데이터 주기는 44T의 폭을 가진다.
이때, 헤더 바이트 구간은 도3의 표와 같이 정의된다.
1. 비트(b7∼b0)로 나태내는 10진수 '0∼84'와 10진수 '86∼95'는 'Reserved for Future Use'를 위한 값이다.
2. 'CGMS'는 CGMS 어드레스 필드의 값으로 10진수 '85'로 나타내며, 데이터 비트 주기에 고정하기 위하여 기록 장치의 성능을 개선하기 위하여 선택된다.
3. 비트(b7∼b0)로 나태내는 10진수 '96∼126'은 'Reserved for Private Use'를 위한 값으로, 개인의 사용을 위해 보류된 범위내에서 헤더의 사용과 대등하게 하기 위하여 개인 사용자에게 권한이 주어진다.
4. 비트(b7∼b0)로 나태내는 10진수 '127'은 'End of Message'를 위한 값으로, 각 개인 서비스를 포함하는 임의의 서비스의 마지막 패킷의 다음에 온다. 'End of Message'는 멀티 비디오 필드와 교차하여 확장 서비스를 허용한다. 헤더 바이트의 'End of Message'는 모두 '0'으로 이루어지는 결합된 2바이트 Payloa가 될 것이다.
그리고, 16비트의 Payload 바이트는 도4와 도5의 표와 같이 정의된다.
도4는 Left-most Payload 바이트의 구조를 나타내며, (b7,b6) 비트의 값에 의해 도6의 표와 같이 CGMS-HDA(Copy Generation Management System - High Definition Analog video interface) 비트에 대한 복사 가능 여부 및 횟수가 정의된다.
도5는 Right-most Payload 바이트의 구조를 나타내며, 각기 (b6,b5)(b4,b3)(b2,b1) 비트의 값에 의해 도7내지 도9의 표와 같이 정의된다.
즉, 각각의 (b6,b5) 비트의 값에 의해 CGMS-SPA(Copy Generation Management System-Standard Definition progressive analog video interface) 비트에 대한 복사 가능 여부 및 횟수가 정의되고, (b4,b3) 비트의 값에 의해 CGMS-A(Copy Generation Management System on standard definition interface analog video interface) Downconverted SDTV 아날로그 비트에 대한 복사 가능 여부 및 횟수가 정의된다.
그리고, (b2,b1) 비트의 값에 의해 APS(Analog Protection System) 비트에 대해 정의된다. 여기서, 'PSP'는 'Pseudo-Sync Pulse'이다.
따라서, 송신 장치에서는 상기와 같이 정의되어 있는 EIA-805 규격의 방송 프로그램의 복사 방지 정보를 이븐 패리티를 포함한 1바이트의 헤더 바이트 구간과 패리티를 포함하고 있지 않은 2바이트 Payload 구간으로 시분할하여 인코딩하며, 수신 장치에서의 데이터 서비스 파형 인식을 위해 4데이터 주기의 시작 심볼(start symbol)을 부가하게 된다.
한편, 도1과 도2와 같은 데이터는 도10과 도11과 같은 특성을 갖는 시스템에서 각기복원된다.
즉, 도10과 도11과 같은 특성을 갖는 시스템은 도1과 도2과 같은 데이터 포맷의 신호가 수신되면 스타트 심볼 구간에서 신호 레벨을 결정한 후 헤더 바이트 구간을 점검하여 서비스 종류를 판단한 후 2바이트의 Payload 구간을 점검하여 복사 가능 여부를 판단한다.
그러나, 종래에는 도1과 도2의 특성을 갖는 시스템에서 EIA-805 규격의 전송 데이터를 복원할 때 디스플레이 클럭 환경에 무관하게의 데이터 비트 공차(tolerance)를 허용하고 있으므로 CGMS 송신장치에서 데이터를 정의된 규격의 범위내에서 인코딩하여 전송할 때 외부 입력 소스와의 케이블상에서의 왜곡(distortion) 등을 고려한다면 27MHz 디스플레이 클럭을 적용한 시스템의 경우 1데이터 비트 주기에 1디스플레이 클럭 주기에 해당하는왜곡이 발생할 수 있고 74.25MHz 디스플레이 클럭을 적용한 시스템의 경우 1데이터 비트 주기에 2디스플레이 클럭 주기 범위의 왜곡이 발생할 수 있다.
즉, 종래의 EIA-805 규격은 실존 가능한 에러 환경에서 이븐 패리티를 포함한 헤더 바이트와 노패리티의 Payload 바이트가 모두 '0' 또는 '1'이 될 수 있는 상태를 허용하고 있는 것으로, 이는 데이터 비트 공차에 따른 에러 누적(accumulation)이 전체 데이터 주기 구간에 결쳐 이루어질 수 있다는 것을 의미한다.
만일, 데이터 비트 공차에 따른 왜곡이 8비트의 헤더 바이트와 16비트의 payload 바이트에 누적된다면 27MHz 디스플레이 클럭을 적용한 시스템의 경우클럭 싸이클의 에러 누적 주기가 발생할 수 있고 74.25MHz 디스플레이 클럭을 적용한 시스템의 경우클럭 싸이클의 에러 누적 주기가 존재할 수 있다.
따라서, 종래에는 에러 누적에 의한 영향이 1데이터 비트 주기(27MHz : 16 클럭 싸이클, 74.25MHz : 44 클럭 싸이클)를 초과할 경우 수신측에서 데이터 검출시 송신측에서 인코딩한 right-most payload 바이트의 MSB 2비트를 검출하지 못하거나 일정 싸이클마다 규칙적으로 현재 데이터 비트가 아닌 인접 데이터 비트값으로 인식한다면 전송 데이터를 복원하지 못하는 문제점이 발생하게 된다.
또한, 종래에는 수신측에서 EIA-805 규격의 데이터 파형으로부터 화이트 피크값과 블랭킹 레벨을 직접 계산할 수 없으며, 송수신 데이터의 레벨 변화를 고려하여 별도의 레지스터 세팅에 의한 레퍼런스 값의 조정을 필요로 하는 단점이 있다.
이에 따라, 본 발명은 종래의 문제점을 해결하기 위하여 스타트 심볼, 헤더 바이트와 payload 바이트의 포맷을 수정하고 그 수정된 데이터에 대한 인코딩 방식을 제공함으로써 데이터 비트 공차에 따른 에러 누적에 의한 데이터 검출 오류를 방지하기 위한 데이터 구조와 영상 수신 방법 및 장치를 창안함에 목적이 있다.
또한, 본 발명은 화이트 피크값과 블랭킹 레벨을 레지스터 세팅을 이용하지 않고 CGMS 디코더 자체내에서 자동 검출할 수 있는 방법을 제공함에 다른 목적이 있다.
즉, 본 발명의 다른 목적은 스타트 심볼의 구조를 수정하여 화이트 피크 레벨과 블랭킹 레벨을 자동 검출함과 동시에 그때 산출된 두 피크값을 이용하여 CGMS 데이터 비트의 레퍼런스 레벨을 결정할 수 있도록 함에 특징이 있다.
도1 및 도2는 종래의 EIA-805 규격의 데이터 포맷을 보인 예시도.
도3은 도1 및 도2에서 헤더 바이트를 정의한 표.
도4 및 도5는 도1 및 도2에서 Payload 바이트의 구조를 보인 예시도.
도6은 CGMS-HDA 비트를 정의한 표의 예시도.
도7은 CGMS-SPA 비트를 정의한 표의 예시도.
도8은 CGMS-A 비트를 정의한 표의 예시도.
도9는 APS 비트를 정의한 표의 예시도.
도10 및 도11은 도1과 도2의 포맷을 적용하는 시스템의 특성을 보인 예시도.
도12 및 도13은 본 발명에서 제안한 EIA-805 규격의 데이터 포맷을 보인 예시도.
도14 및 도15는 도12 및 도13에서 Payload 바이트의 구조를 보인 예시도.
도16은 본 발명의 실시를 위한 회로의 블럭도.
도17은 본 발명의 실시를 위한 동작 순서도.
* 도면의 주요부분에 대한 부호 설명 *
210 : 동기 검출부 220 : 레벨 결정부
230 : 데이터 복원부 240 : 에러 산출부
250 : 에러 정정부 260 : 데이터 연산부
본 발명은 상기의 목적을 달성하기 위하여 스타트 심볼 구간(start symbol), 헤더 바이트 구간(Header Byte), Payload 구간으로 구성한 데이터 포맷에 있어서, 상기 스타트 심볼 구간은 각기 1 데이터 주기(16T 또는 44T)의 폭을 갖는 4개의 펄스로 구성하고 상기 헤더 바이트 구간은 오드 패리티를 포함하는 1바이트의 데이터로 구성하며 Payload 구간은 각기 오드 패리티를 포함하지 않는 2바이트의 데이터로 구성하여 데이터 비트 공차 에러 누적에 의한 데이터 검출 오류를 방지할 수 있도록 함을 특징으로 한다.
그리고, 헤더 바이트 구간 및 Payload 구간을 이루는 각각의 1비트 데이터는 종래와 동일하게 1 데이터 주기(= 16T 또는 44T)의 폭을 가지도록 구성한다.
또한, 본 발명은 상기의 목적을 달성하기 위하여 동기 신호를 검출하는 단계와, 상기에서 동기 신호가 검출되면 스타트 심볼 구간에서 화이트 피크 레벨과 블랭킹 레벨을 검출하여 데이터 비트의 레퍼런스 레벨을 결정하는 단계와, 상기에서 데이터 비트의 레퍼런스 레벨이 결정되면 헤더 바이트 구간과 Payload 구간의 데이터를 순차적으로 복원하는 단계와, 상기에서 복원된 데이터를 점검하여 데이터 비트의 공차 에러를 구하는 단계와, 상기에서 구한 공차 에러를 참조하여 상기에서 복원된 데이터의 에러를 정정하는 단계와, 상기에서 에러 정정된 데이터를 판독하여 복사 가능 여부를 판단하는 단계로 이루어짐을 특징으로 한다.
그리고, 본 발명은 상기의 목적을 달성하기 위하여 동기 신호를 검출하는 동기 검출부와, 이 동기 검출부가 동기 신호를 검출하면 스타트 심볼 구간의 1/2 구간동안 화이트 피크 레벨과 블랭킹 레벨을 합산한 후 1/2 평균하여 데이터 비트의 레퍼런스레벨을 결정하는 레벨 결정부와, 이 레벨 결정부에서 데이터 비트의 레퍼런스 레벨을 결정하면 헤더 바이트 구간 및 Payload 구간의 데이터를 검출하여 순차적으로 복원하는 데이터 복원부와, 이 데이터 연산부에서 복원한 데이터를 점검하여 데이터 비트의 공차 에러를 구하는 에러 산출부와, 이 에러 산출부에서의 공차 에러를 참조하여 상기 데이터 복원부에서의 복원 데이터의 에러를 정정하는 에러 정정부와, 이 에러 정정부를 통한 데이터를 연산하여 복사 가능 여부를 판단하는 데이터 연산부로 구성함을 특징으로 한다.
이하, 본 발명을 도면을 참조하여 상세히 설명하면 다음과 같다.
도12 및 도13은 본 발명의 실시예에서 제시한 EIA-805 규격의 데이터 포맷의 구조도로서 이에 도시된 바와 같이, 각기 1 데이터 주기(16T 또는 44T)를 갖는 4개의 펄스로 이루어지는 스타트 심볼(start symbol) 구간과, 오드(odd) 패리티를 포함하는 1바이트의 헤더 바이트 구간(Header Byte)과, 각각 오드 패리티를 포함하는 2바이트의 Payload 구간으로 구성한다.
그런데, 도12의 데이터 포맷에서 헤더 바이트 구간 및 Payload 구간을 이루는 각각의 1비트 데이터는 1 데이터 주기(16T)의 폭을 가지도록 구성한다.
반면, 도13의 데이터 포맷은 도12의 데이터 포맷과 동일한 형태로 이루어지지만 1 데이터 주기는 44T의 폭을 가지도록 구성한다.
즉, 본 발명은 종래에 제시된 EIA-805 규격의 데이터 포맷이 이븐 패리티를 포함하는 헤더 바이트와 노 패리티의 Payload 바이트로 이루어지므로 이로 인하여 발생할 수 있는 에러 누적에 의한 수신측의 데이터 검출 오류를 방지하기 위한 데이터 포맷의 수정안을 제안하는 것으로, 이 규격을 상세히 설명하면 다음과 같다.
먼저, 4 데이터 비트 주기의 스타트 심볼에 존재하는 종래의 2개의 펄스를 1/2 데이터 주기마다 레벨이 변하도록 4개의 펄스로 변경함으로써 수신측에서 스타트 심볼 데이터 구간동안 데이터 서비스 파형 인식과 동시에 화이트 피크 레벨과 블랭킹 레벨을 감지하여 데이터 비트의 레퍼런스 레벨을 결정할 수 있도록 한다.
즉, 본 발명에서 스타트 심볼의 구조는 도12과 도13에 도시한 바와 같이, 전체적인 주기는 종래와 동일하게 하고 해당 데이터 비트의 주기를 종래의 1/2로 함으로써 종래와 비교하여 2배의 토글링(toggling) 심볼을 전송할 수 있도록 하는 것이다.
또한, 헤더 바이트의 내용이 연속적으로 동일한 로직값을 가지지 않도록 헤더 바이트에 적용되는 종래의 이븐 패리티 방식을 오드 패리티 방식으로 변경하여 8 데이터 주기 단위로 데이터 블록킹(blocking)을 수행하도록 한다.
즉, 본 발명에서 헤더 바이트는 도3의 표와 동일하게 정의되며 다만, 패리티 위치는 종래의 패리티 위치를 그대로 이용하면서 이븐 패리티를 오드 패리티로 변경하는 것이다.
그리고, 각 Payload 바이트가 연속적으로 동일한 로직값을 가지지 않도록 Payload 바이트에 적용되는 종래의 노패리티 방식을 오드 패리티 방식으로 변경하여 right-most Payload와 left_most Payload 각각에 삽입하게 된다.
즉, 본 발명에서 left-most payload는 도14의 예시도에 도시한 바와 같이, 비트(b7)에 오드 패리티를 삽입하고 LSB 2비트(b1,b0)를 CGMS-HDA 영역으로 이용하고 right-most payload는 도15의 예시도에 도시한 바와 같이, MSB 비트(b7)에 오드패리티를 삽입하게 된다.
이때, 헤더 바이트와 2바이트 Payload 각각에 오드 패리티 방식을 적용함으로써 도10과 같은 특성을 갖는 27MHz 디스플레이 클럭 시스템의 경우 에러 누적의 범위는클럭, 도11과 같은 특성을 갖는 74.25MHz 디스플레이 클럭 시스템의 경우 에러 누적의 범위는클럭을 초과할 수 없게 된다.
따라서, 본 발명에서 새로이 제안된 데이터 포맷을 적용할 경우 에러 누적에 의한 영향을 1데이터 비트 주기(27MHz : 16클럭 싸이클, 74.25MHz : 44클럭 싸이클) 이하로 제한할 수 있으므로 에러 누적에 의한 데이터 검출의 오류를 방지할 수 있다.
한편, 본 발명에서도 헤더 바이트와 Payload 바이트를 시분할하여 인코딩하고 그 인코딩된 데이터에 스타트 심볼을 부가하여 전송하는데, 수신측에서는 도16의 블럭도와 같은 회로를 통해 복사 가능 여부를 판단하게 된다.
즉, 본 발명의 실시예를 위한 장치는 동기 신호를 검출하는 동기 검출부(210)와, 이 동기 검출부(210)가 동기 신호를 검출하면 스타트 심볼 구간의 1/2 구간동안 화이트 피크 레벨과 블랭킹 레벨을 합산한 후 1/2 평균하여 데이터 비트의 레퍼런스 레벨을 결정하는 레벨 결정부(220)와, 이 레벨 결정부(220)에서 데이터 비트의 레퍼런스 레벨을 결정하면 헤더 바이트 구간 및 Payload 구간의 데이터를 검출하여 순차적으로 복원하는 데이터 복원부(230)와, 이 데이터 복원부(230)에서 복원한 데이터를 점검하여 데이터 비트의 공차 에러를 구하는 에러 산출부(240)와, 이 에러 산출부(240)에서의 공차 에러를 참조하여 상기 데이터 복원부(230)에서의 복원 데이터의 에러를 정정하는 에러 정정부(250)와, 이 에러 정정부(250)를 통한 데이터를 연산하여 복사가능 여부를 판단하는 데이터 연산부(260)로 구성하는 것으로, 이에 대한 동작을 설명하면 다음과 같다.
동기 검출부(210)가 수신 데이터로부터 동기 신호를 검출하면 스타트 심볼의 2 데이터 주기동안 레벨 결정부(20)는 화이트 피크 레벨과 블랭킹 레벨을 검출하여 그 평균값을 데이터 비트의 레퍼런스 레벨로 결정하고 나머지 2 데이터 주기동안 데이터 복원부(230)는 상기에서 결정된 데이터 비트의 레퍼런스 레벨을 참조하여 데이터 파형을 감지하게 된다.
이때, 데이터 복원부(230)는 데이터 비트의 레퍼런스 레벨을 기준으로 헤더 바이트 구간 및 Payload 구간의 데이터를 검출하여 순차적으로 복원하게 된다.
이에 따라, 에러 산출부(240)는 데이터 복원부(230)에서 복원한 데이터를 점검하여 데이터 비트의 공차 에러를 구하게 된다.
만일, 에러 산출부(240)에서 에러를 산출하면 에러 정정부(250)는 이를 참조하여 데이터 복원부(230)에서의 복원 데이터에 대한 에러를 정정하게 된다.
따라서, 데이터 연산부(260)는 에러 정정된 데이터를 연산하여 복사 가능 여부를 판단하게 된다.
이러한 과정은 도17의 동작 순서도와 동일하게 수행된다.
상기에서 상세히 설명한 바와 같이 본 발명은 헤더 바이트와 Payload 바이트 구조를 오드 패리티 방식으로 변경하여 8데이터 주기 단위로 데이터 블록킹이 이루어지도록 함으로써 헤더 바이트의 내용이 연속적으로 동일한 로직값을 가지지 못하도록 한다.
이에 따라, 본 발명은 에러 누적에 의한 영향을 1데이터 비트 주기(27MHz : 16클럭 싸이클, 74.25MHz : 44클럭 싸이클) 이하로 제한할 수 있으므로 에러 누적에 의한 데이터 검출의 오류를 방지할 수 있는 효과가 있다.
또한, 본 발명은 4데이터 비트 주기의 폭을 갖는 스타트 심볼을 이루는 펄스의 주기를 1/2데이터 비트 주기 간격으로 변경하여 스타트 심볼 구간동안 데이터 서비스 파형 인식과 동시에 기준 화이트 피크값과 블랭킹 레벨의 감지에 의해 데이터 비트의 레퍼런스 레벨을 결정하도록 한다.
이에 따라, 본 발명은 송신측과 수신측의 데이터 레벨값의 차이에 의한 수신측의 오동작을 방지할 수 있는 효과가 있다.

Claims (8)

  1. 스타트 심볼(start symbol), 헤더 바이트(Header Byte), Payload 바이트로 이루어지는 데이터 포맷 구조에 있어서, 상기 스타트 심볼은 각각 1 데이터 주기의 폭을 갖는 다수의 펄스로 구성하고 상기 헤더 바이트는 오드 패리티를 포함하는 1바이트의 데이터로 구성하며 Payload 바이트는 각각 오드 패리티를 포함하는 2바이트의 데이터로 구성하여 데이터 비트 공차의 에러 누적에 의한 데이터 검출 오류를 방지하도록 함을 특징으로 데이터 구조.
  2. 제1항에 있어서, 스타트 심볼은 4개의 펄스로 구성함을 특징으로 하는 데이터 구조.
  3. 제1항에 있어서, Payload 바이트는 left-most Payload 바이트의 경우 비트(b7)에 오드 패리티를, 비트(b1,b0)에 CGMS-HDA 비트를 삽입하여 구성하고 right-most Payload 바이트의 경우 비트(b7)에 오드 패리티를, 비트(b6,b5)에 CGMS-SPA 비트를, 비트(b4,b3)에 CGMS-A 비트를, 비트(b2,b1)에 APS 비트, 비트(b0)에 ASB 비트를 삽입하여 구성함을 특징으로 하는 데이터 구조.
  4. 제1항의 구조를 갖는 수신 데이터로부터 복사 방지 정보를 검출하는 방법에 있어서, 스타트 심볼 구간에서 화이트 피크 레벨과 블랭킹 레벨을 검출하여 데이터 비트의 레퍼런스 레벨을 결정하는 제1 단계와, 상기에서 데이터 비트의 레퍼런스 레벨이 결정되면 헤더 바이트 구간과 Payload 구간을 순차적으로 점검하여 데이터 비트의 공차 에러를 구하는 제2 단계와, 상기에서 구한 공차 에러를 참조하여 데이터의 에러를 정정하는 제3 단계와, 상기에서 에러 정정된 데이터를 판독하여 복사 가능 여부를 판단하는 제4 단계로 이루어짐을 특징으로 하는 영상 수신 방법.
  5. 제4항에 있어서, 제1 단계는 동기 신호를 검출하는 단계를 포함하여 동기 신호가 검출된 후 데이터 비트의 레퍼런스 레벨을 결정하는 것을 특징으로 하는 영상 수신 방법.
  6. 제4항에 있어서, 제1 단계는 스타트 심볼 구간의 1/2주기동안 데이터 비트의 레퍼런스 레벨을 결정하고 그 나머지 1/2주기동안 데이터 파형을 인식하는 것을 특징으로 하는 영상 수신 방법.
  7. 제4항 또는 제5항 또는 제6항에 있어서, 데이터 비트의 레퍼런스 레벨은 화이트 피크 레벨과 블랭킹 레벨을 합한 후 1/2 평균하여 구하는 것을 특징으로 하는 영상 수신 방법.
  8. 제1항 구조의 데이터를 수신하여 복사 방지 정보를 검출하는 장치에 있어서, 동기 신호를 검출하는 동기 검출부와, 이 동기 검출부가 동기 신호를 검출하면 스타트 심볼 구간의 1/2 구간동안 화이트 피크 레벨과 블랭킹 레벨을 검출하여 데이터 비트의 레퍼런스 레벨을 결정하는 레벨 결정부와, 이 레벨 결정부에서 데이터 비트의 레퍼런스 레벨을 결정하면 스타트 심볼 구간의 나머지 1/2구간동안 헤더 바이트 구간 및 Payload 구간의 데이터 파형을 검출하여 순차적으로 복원하는 데이터 복원부와, 이 데이터 연산부에서 복원한 데이터를 8비트 단위씩 점검하여 데이터 비트의 공차 에러를 구하는 에러 산출부와, 이 에러 산출부에서의 공차 에러를 참조하여 상기 데이터 복원부에서의 복원 데이터의 에러를 정정하는 에러 정정부와, 이 에러 정정부를 통한 데이터를 연산하여 복사 가능 여부를 판단하는 데이터 연산부로 구성함을 특징으로 하는 영상 수신 장치.
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