KR20220155911A - 3d 메모리를 위한 폴리-실리콘 기반 워드 라인 - Google Patents

3d 메모리를 위한 폴리-실리콘 기반 워드 라인 Download PDF

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KR20220155911A
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KR
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KR1020220058561A
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창석 강
토모히코 기타지마
길용 이
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

메모리 디바이스들 및 메모리 디바이스들의 제조 방법들이 제공된다. 설명된 디바이스 및 방법들은 저 저항률 재료들을 포함하는 워드 라인(word line)들을 형성함으로써 워드 라인들의 저항률을 감소시킨다. 저 저항률 재료는 5 μΩcm 내지 100 μΩcm 범위의 저항률을 갖는다. 저 저항률 재료들은, 워드 라인을 리세스하고, 워드 라인의 리세스된 부분에서 저 저항률 재료들을 선택적으로 성장시킴으로써 형성될 수 있다. 대안적으로, 저 저항률 재료들은, 워드 라인 영역 및 공통 소스 라인 영역에서 금속 층을 증착하고 금속을 실리사이드화함으로써 형성될 수 있다.

Description

3D 메모리를 위한 폴리-실리콘 기반 워드 라인{POLY-SILICON BASED WORD LINE FOR 3D MEMORY}
[0001] 본 개시내용의 구현예들은 전자 디바이스들, 및 전자 디바이스들을 제조하기 위한 방법들 및 장치의 분야에 관한 것이다. 보다 구체적으로, 본 개시내용의 구현예들은 3D-NAND 메모리 셀들을 형성하기 위한 방법들을 제공한다.
[0002] 반도체 기술은 빠른 속도로 발전하였으며, 단위 공간 당 더 빠른 프로세싱 및 저장을 제공하는 기술 발전과 함께 디바이스 치수들이 축소되었다. NAND 디바이스들에서, 스트링 전류(string current)는 ON 및 OFF 셀들을 구별하기에 충분한 전류를 얻을 수 있을 만큼 충분히 높아야 한다. 스트링 전류는 실리콘 채널의 그레인(grain) 크기를 확대하여 향상되는 캐리어 이동도에 따라 달라진다.
[0003] 옥사이드(oxide)와 니트라이드(nitride)의 교번하는 층들을 갖는 기존의 3D-NAND 메모리 스택들은 워드 라인(word line)들을 구축하기 위해 RMG(replacement metal gate) 프로세스들을 필요로 한다. 많은 상업용 3D NAND 디바이스들은 옥사이드/니트라이드(ON) 몰드가 사용되는 저장 매체로서 전하 트랩(charge trap: CT)을 사용한다. 옥사이드/니트라이드 몰드의 니트라이드 층은 워드 라인 금속, 전형적으로 텅스텐(W)으로 대체된다. 이 워드 라인 교체 프로세스는 3D NAND 프로세스들 중 매우 어려운 프로세스이다.
[0004] 워드 라인 교체 프로세스를 피하는 한 가지 방법은, 실리콘은 워드 라인으로서 남아 있지만 SiGe는 절연체(예를 들어, 실리콘 옥사이드(SiO))로 대체되는, 실리콘(Si)과 실리콘 게르마늄(SiGe)의 교번하는 층들을 사용하는 것이다. Si/SiGe 몰드의 문제점들 중 하나는 ON 몰드의 텅스텐에 비해 워드 라인 저항이 높다는 것이다.
[0005] 따라서, 워드 라인 저항이 낮는 실리콘/실리콘 게르마늄 몰드를 갖는 3D-NAND 디바이스들이 당해 기술분야에 필요하다.
[0006] 본 개시내용의 하나 이상의 구현예들은 반도체 디바이스(semiconductor device)들, 특히 3D NAND 디바이스들에 관한 것이다. 일 구현예에서, 반도체 디바이스는 공통 소스 라인(common source line) 상의 메모리 스택(memory stack), 및 메모리 스택을 통해 연장되는 복수의 메모리 스트링들을 포함하고, 메모리 스택은 교번하는 실리콘 옥사이드 층들 및 워드 라인들을 포함하고, 공통 소스 라인은 저 저항률 재료(low resistivity material)를 갖는 슬릿 영역을 포함하고, 워드 라인들은 실리콘 및 저 저항률 재료를 포함한다.
[0007] 본 개시내용의 추가 구현예들은 반도체 디바이스들을 형성하는 방법들에 관한 것이다. 일 구현예에서, 전자 디바이스를 형성하는 방법은 메모리 스택을 통해 복수의 메모리 홀 채널(memory hole channel)들을 형성하는 단계 ― 메모리 스택은 공통 소스 라인 상에 있고, 실리콘 워드 라인과 제1 희생 층의 교번하는 층들을 포함하고, 실리콘 워드 라인은 제1 단부를 가짐 ―; 메모리 스택을 통해 연장되는 적어도 하나의 개구를 패터닝하여 공통 소스 라인을 노출시키는 단계; 제1 희생 층을 옥사이드 층으로 대체하는 단계; 및 노출된 공통 소스 라인 상에, 그리고 실리콘 워드 라인의 제1 단부 상에 저 저항률 재료를 형성하는 단계를 포함한다.
[0008] 본 개시내용의 추가 구현예들은 프로세싱 툴(processing tool)들에 관한 것이다. 일 구현예에서, 프로세싱 툴은 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고 인접한 프로세스 스테이션들의 프로세싱 영역들로부터 분리된 프로세싱 영역을 제공하며, 복수의 프로세스 스테이션들은 사전-세정 챔버, 실리사이드화(silicidation) 챔버, 니트라이드화(nitridation) 챔버, 오믹 층(Ohmic layer) 증착 챔버, 금속 증착 챔버 및 어닐링 챔버 중 하나 이상을 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기 ― 제어기는 로봇을 활성화하여 프로세스 스테이션들 사이에서 웨이퍼를 이동시키고, 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성됨 ―를 포함한다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 구현예들을 참조로 하여 이루어질 수 있는데, 이러한 구현예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 구현예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 구현예들을 허용할 수 있기 때문이다. 본원에서 설명되는 바와 같은 구현예들은, 유사한 참조번호들이 유사한 엘리먼트들을 표시하는 첨부 도면들의 도해들에서 제한이 아닌 예로서 예시된다.
[0010] 도 1은 본원에서 설명된 구현예들에 따른, 메모리 디바이스를 형성하는 방법의 일 구현예의 프로세스 흐름도를 예시하고;
[0011] 도 2는 하나 이상의 구현예들에 따른, 메모리 스택을 갖는 디바이스의 단면도를 예시하고;
[0012] 도 3은 하나 이상의 구현예들에 따른, 메모리 스택의 계단 패턴을 형성한 후의 기판의 단면도를 예시하고;
[0013] 도 4는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0014] 도 5a는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0015] 도 5b는 하나 이상의 구현예들에 따른, 도 5a의 기판의 구역(120)의 확대도를 예시하고;
[0016] 도 6a는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0017] 도 6b는 하나 이상의 구현예들에 따른, 도 6a의 구역(120)의 확대도를 예시하고;
[0018] 도 7a는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0019] 도 7b는 하나 이상의 구현예들에 따른, 도 7a의 구역(120)의 확대도를 예시하고;
[0020] 도 8은 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0021] 도 9는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0022] 도 10a는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0023] 도 10b는 하나 이상의 구현예들에 따른, 도 10a의 구역(120)의 확대도를 예시하고;
[0024] 도 11a는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0025] 도 11b는 하나 이상의 구현예들에 따른, 도 11a의 구역(120)의 확대도를 예시하고;
[0026] 도 12는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0027] 도 13a는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0028] 도 13b는 하나 이상의 구현예들에 따른, 도 13a의 구역(120)의 확대도를 예시하고;
[0029] 도 14a는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0030] 도 14b는 하나 이상의 구현예들에 따른, 도 14a의 구역(120)의 확대도를 예시하고;
[0031] 도 15a는 하나 이상의 대안적인 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0032] 도 15b는 하나 이상의 대안적인 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0033] 도 15c는 하나 이상의 대안적인 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0034] 도 16은 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0035] 도 17은 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0036] 도 18a는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0037] 도 18b는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0038] 도 18c는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0039] 도 19는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0040] 도 20은 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0041] 도 21은 하나 이상의 구현예들에 따른, 전자 디바이스의 평면도를 예시하고;
[0042] 도 22는 하나 이상의 구현예들에 따른, 전자 디바이스의 단면도를 예시하고;
[0043] 도 23은 하나 이상의 구현예들에 따른, 클러스터 툴(cluster tool)을 예시한다.
[0044] 본 개시내용의 몇몇 예시적인 구현예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 구현예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0045] 다음 설명에서, 다수의 특정 세부사항들, 예컨대 특정 재료들, 화학물질들, 엘리먼트들의 치수들 등은 본 개시내용의 하나 이상의 구현예들의 완전한 이해를 제공하기 위해 기술된다. 그러나, 본 개시내용의 하나 이상의 구현예들은 이 특정 세부사항들 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 반도체 제조 프로세스들, 기술들, 재료들, 장비 등은 이 설명을 불필요하게 모호하게 하는 것을 피하기 위해 매우 자세하게 설명되지 않았다. 당업자들은 포함된 설명으로 과도한 실험 없이 적절한 기능을 구현할 수 있을 것이다.
[0046] 본 개시내용의 특정 예시적인 구현들이 첨부 도면들에 설명되고 도시되지만, 그러한 구현예들은 단지 예시적이며 본 개시내용을 제한하지 않고, 본 개시내용은 수정들이 당업자들에게 떠오를 수 있기 때문에 도시되고 설명된 특정 구성들 및 배열들로 제한되지 않는다.
[0047] 옥사이드 및 니트라이드의 교번하는 층들을 갖는 기존의 3D-NAND 메모리 스택(stack)들은 워드 라인들을 구축하기 위해 대체 금속 게이트(replacement metal gate; RMG) 프로세스를 필요로 한다. 스택 높이는 더 두꺼워지고 있기 때문에, 고종횡비(high aspect ratio; HAR) 메모리 홀 에칭/필(memory hole etch/fill) 프로세스들 및 응력 제어가 더욱 어려워지고 있다.
[0048] 하나 이상의 구현예들은 유리하게는 옥사이드/니트라이드 몰드들 및 대체 금속 게이트 프로세스들로부터 제조된 워드 라인들과 비교할 때 워드 라인들이 유사한 저항을 갖도록 하는 비대체 금속 게이트(RMG) 프로세스를 제공한다. 하나 이상의 구현예들에서, 폴리-실리콘 워드 라인의 일부는 텅스텐(W)을 포함하는 비대체 실리콘 기반 워드 라인과 비교할 때 워드 라인의 저항을 낮추는 저 저항 재료, 예를 들어, 금속 실리사이드를 포함한다. 하나 이상의 구현예들은 공통 소스 라인(common source line; CSL)이 슬릿(slit)들의 전도체 층을 채우지 않고 더 낮은 저항을 갖도록 저 저항 재료를 포함하는 공통 소스 라인을 제공한다.
[0049] 폴리-실리콘과 금속 사이의 표면을 제어하기 위해, 금속 증착 및 다른 프로세스들이 진공을 깨뜨리지 않고 격리된/통합된 환경(예를 들어, 클러스터 프로세스 툴(cluster process tool)에서 수행될 수 있다. 따라서, 본 개시내용의 일부 구현예들은 방법들을 구현하기 위해 관련 프로세스 모듈들을 갖는 통합 툴 시스템들을 제공한다.
[0050] 도 1은 메모리 디바이스를 형성하기 위한 예시적인 방법(10)에 대한 프로세스 흐름도를 예시한다. 당업자는 방법(10)이 예시된 프로세스들 중 임의의 프로세스 또는 모든 프로세스들을 포함할 수 있다는 것을 인식할 것이다. 추가적으로, 개별 프로세스들의 순서는 일부 부분들에 대해 변화될 수 있다. 방법(10)은 본 개시내용으로부터 벗어나지 않으면서 열거된 프로세스들 중 임의의 프로세스에서 시작될 수 있다. 도 1을 참조하면, 동작(15)에서, 메모리 스택이 형성된다. 동작(20)에서, 워드 라인 계단(word line staircase)이 메모리 스택에 형성된다. 동작(25)에서, 개구, 예를 들어 메모리 홀 채널이 워드 라인 계단 내로 패터닝된다. 동작(30)에서, 트랜지스터 층들이 증착된다. 동작(35)에서, 비트라인 패드(bitline pad)가 형성된다. 동작(40)에서, 메모리 계단이 슬릿 패터닝된다. 동작(45)에서, 공통 소스 라인의 희생 층이 대체된다. 동작(50)에서, 메모리 스택의 희생 층, 예를 들어 실리콘 게르마늄이 제거된다. 동작(55)에서, 희생 층을 제거함으로써 형성된 개구는 옥사이드 층으로 채워진다. 동작(60)에서, 저 저항 워드 라인이 형성된다. 동작(65)에서, 슬릿이 채워진다. 동작(70)에서, 비트라인 콘택들이 형성된다. 동작(75)에서, 워드 라인 콘택들이 형성된다.
[0051] 도 2 내지 도 18은 도 1의 방법(10)에 대해 예시된 프로세스 흐름을 따르는 메모리 디바이스(100)의 일부의 단면도를 예시한다. 도 19는 도 1의 방법(10)에 대해 예시된 프로세스 흐름을 따르는 메모리 디바이스(100)의 일부의 탑-다운 뷰(top-down view)를 예시한다.
[0052] 도 2는 본 개시내용의 하나 이상의 구현예들에 따른 전자 디바이스(100)의 초기의 또는 시작 시의 메모리 스택을 예시한다. 일부 구현예들에서, 도 2에 도시된 전자 디바이스(100)는 예시된 바와 같이 층들로 베어 기판(bare substrate)(102) 상에 형성된다. 도 2의 전자 디바이스는, 기판(102), 공통 소스 라인(103), 및 메모리 스택(130)으로 구성된다.
[0053] 기판(102)은 당업자에게 알려진 임의의 적합한 재료일 수 있다. 본 명세서 및 첨부된 청구항들에서 사용된 바와 같이, "기판"이라는 용어는, 프로세스가 작용하는 표면 또는 표면의 일부분을 지칭한다. 또한, 문맥이 명백히 달리 나타내지 않는 한, 기판에 대한 언급은 기판의 일부분만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상의 증착에 대한 언급은, 베어(bare) 기판, 및 하나 이상의 막들 또는 피처(feature)들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0054] 본원에서 사용된 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션(application)에 따라, 재료들, 예컨대 실리콘, 실리콘 옥사이드, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 예컨대, 금속들, 금속 니트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(이에 제한되지 않음). 기판들은, 기판 표면을 폴리싱, 에칭, 환원, 산화, 히드록실화(hydroxylate), 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 개시된 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 하기에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하부층에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0055] 하나 이상의 구현예들에서, 공통 소스 라인(103)은 기판(102) 상에 있다. 공통 소스 라인(103)은 반도체 층들로도 지칭될 수 있다. 공통 소스 라인(103)은 당업자에게 알려진 임의의 적합한 기법에 의해 형성될 수 있고, 폴리-실리콘(폴리-Si)을 포함하지만 이에 제한되지 않는 임의의 적합한 재료로 제조될 수 있다. 일부 구현예들에서, 공통 소스 라인(103)은 몇 가지 상이한 전도성 또는 반도체 재료를 포함한다. 예를 들어, 하나 이상의 구현예들에서, 도 2에 도시된 바와 같이, 공통 소스 라인(103)은 기판(102) 상의 폴리-실리콘 층(104), 폴리-실리콘 층 상의 희생 층(106), 및 희생 층(106) 상의 제2 폴리실리콘 층(104)을 포함한다.
[0056] 하나 이상의 구현예들에서, 희생 층(106)은 폴리실리콘 층(104) 상에 형성될 수 있고 임의의 적합한 재료로 제조될 수 있다. 일부 구현예들에서 희생 층(106)은 제거되고 후속 프로세스들에서 교체된다. 일부 구현예들에서, 희생 층(106)은 제거되지 않고 메모리 디바이스(100) 내에 남아 있다. 이 경우, "희생"이라는 용어는 영구적인 층들을 포함하도록 확장된 의미를 가지며, 전도성 층으로 지칭될 수 있다. 예시된 구현예에서, 아래에서 추가로 설명되는 바와 같이, 희생 층(106)은 동작(45)에서 제거된다. 하나 이상의 구현예들에서, 희생 층(106)은, 이웃하는 폴리실리콘 층(104)에 비해 선택적으로 제거될 수 있는 재료를 포함한다. 하나 이상의 구현예들에서, 희생 층은 니트라이드 재료, 예를 들어, 실리콘 니트라이드(SiN), 또는 옥사이드 재료, 예를 들어, 실리콘 옥사이드(SiOx)을 포함한다.
[0057] 메모리 스택(130)이 희생 층(120) 상에 형성된다. 예시된 구현예의 메모리 스택(130)은 복수의 교번하는 제1 재료 층들(110)과 제2 재료 층들(112)을 포함한다. 도 2에 예시된 메모리 스택(130)은 교번하는 5쌍의 제1 층들(108) 및 제2 층들(110)을 갖고 있지만, 당업자는 이것이 단지 예시적인 목적임을 인식한다. 메모리 스택(130)은 임의의 수의 교번하는 제1 층들(110) 및 제2 층들(112)을 가질 수 있다. 예를 들어, 일부 구현예들에서, 메모리 스택(130)은 192 쌍의 교번하는 제1 층들(110) 및 제2 층들(112)을 포함한다. 다른 구현예들예에서, 메모리 스택(130)은 50쌍 초과의 교번하는 제1 층들(110)과 제2 층들(112), 또는 100쌍 초과의 교번하는 제1 층들(110)과 제2 층들(112), 또는 300쌍 초과의 교번하는 제1 층들(110)과 제2 층들(112)을 포함한다.
[0058] 하나 이상의 구현예들에서, 제1 재료 층들(110) 및 제2 재료 층들(112)은 당업자에게 공지된 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 구현예들에서, 제1 재료 층들(110)은 실리콘(Si)을 포함하고, 제2 재료 층들(112)은 실리콘 게르마늄(SiGe)을 포함한다. 하나 이상의 구현예들에서, 실리콘 게르마늄은 몰 기준으로 1% 내지 100% 범위의 양으로 게르마늄을 포함한다. 하나 이상의 구현예들에서, 제1 재료 층들(110) 및 제2 재료 층들(112)은 화학 기상 증착(chemical vapor deposition; CVD) 또는 물리 기상 증착(physical vapor deposition; PVD)에 의해 증착된다.
[0059] 개별적인 교번하는 층들은 임의의 적합한 두께로 형성될 수 있다. 일부 구현예들에서, 각각의 제2 재료 층(112)의 두께는 거의 동일하다. 하나 이상의 구현예들에서, 각각의 제2 재료 층(112)은 제2 재료 층 두께를 갖는다. 일부 구현예들에서, 각각의 제1 재료 층(110)의 두께는 거의 동일하다. 이와 관련하여 사용된 바와 같이, 거의 동일한 두께들은 서로 +/- 5% 이내이다.
[0060] 하나 이상의 구현예들에서, 제1 재료 층들(110)은 약 0.5 nm 내지 약 30 nm 범위, 이를테면 약 1 nm, 약 3 nm, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm, 및 약 30 nm의 두께를 갖는다. 하나 이상의 구현예들에서, 제1 재료 층(110)은 약 0.5 내지 약 40 nm 범위의 두께를 갖는다. 하나 이상의 구현예들에서, 제2 재료 층들(112)은 약 0.5 nm 내지 약 30 nm 범위, 이를테면 약 1 nm, 약 3 nm, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm, 및 약 30 nm의 두께를 갖는다. 하나 이상의 구현예들에서, 제2 재료 층(112)은 약 0.5 내지 약 40 nm 범위의 두께를 갖는다.
[0061] 도 3을 참조하면, 하나 이상의 구현예들에서, 방법(10)의 동작(20)에서, 계단 형성물(131)이 생성된다. 옥사이드 층(114)은 메모리 스택(130)의 최상부 표면 상에 형성된다. 옥사이드 층(114)은 당업자에게 공지된 임의의 적합한 옥사이드 재료를 포함할 수 있다.
[0062] 하나 이상의 구현예들에서, 계단 형성물(131)은 제2 재료 층들(112)의 최상부 표면(134)을 노출시킨다. 최상부 표면(134)은, 아래에서 설명되는 바와 같이, 형성될 워드 라인 콘택들을 위한 공간을 제공하기 위해 사용될 수 있다. 적절한 필 재료(135)는 계단 형성물(131) 외부의 공간을 차지하도록 증착될 수 있다. 당업자에 의해 이해되는 바와 같이, 적절한 필 재료(135)는 인접한 워드 라인들 사이의 전기적 단락을 방지하는 임의의 재료일 수 있다. 계단 형성물(131)은 아래의 워드 라인보다 작은 폭(도면에서 왼쪽에서 오른쪽으로 도시됨)을 갖는 각각의 워드 라인을 갖는다. "위" 및 "아래"와 같은 상대적인 용어들의 사용은 본 개시내용의 범위를 공간의 물리적 방향으로 제한하는 것으로 간주되어서는 안 된다.
[0063] 예시의 편의를 위해, 계단 형성부(131)는 도 4 내지 도 20에 도시되어 있지만 않지만, 당업자에 의해 인식되는 바와 같이, 계단 형성부(131)가 존재한다는 것에 유의해야 한다.
[0064] 도 4 내지 도 5b는 메모리 스택(130)을 통한 메모리 스트링(119)의 형성을 예시한다. 도 4를 참조하면, 동작(25)에서, 하나 이상의 구현예들에서, 개구(116)가 메모리 스택(130)을 통해 개방된다. 일부 구현예들에서, 개구(116)는 메모리 홀 채널을 포함한다. 일부 구현예들에서, 개구(116)를 형성하는 것은 옥사이드 층(114), 메모리 스택(130), 공통 소스 라인(103)을 통해 기판(102) 내로 에칭하는 것을 포함한다. 메모리 홀 채널(116)은 제1 재료 층들(110)의 표면들(111) 및 제2 재료 층들(112)의 표면들(109)을 노출시키는 메모리 스택(130)을 통해 연장되는 측벽들을 갖는다.
[0065] 옥사이드 층(114)은 메모리 홀 채널(116)의 측벽들로서 노출된 표면들(113)을 갖는다. 메모리 홀 채널(116)은 메모리 홀 채널(116)의 측벽 표면들(109, 111, 113) 및 최하부(115)가 기판(102) 내에 형성되도록 기판(102) 내로 일정 거리 연장된다. 메모리 홀 채널(116)의 최하부(115)는 기판(102) 두께 내 임의의 지점에 형성될 수 있다. 일부 구현예들에서, 메모리 홀 채널(116)은 기판(102) 두께의 약 10% 내지 약 90% 범위, 또는 약 20% 내지 약 80% 범위, 또는 약 30% 내지 약 70% 범위, 또는 약 40% 내지 약 60% 범위로 기판(102) 내로 두께를 연장한다. 일부 구현예들에서, 메모리 홀 채널(116)은 10 nm 이상 만큼 기판(102) 내로 거리를 연장한다. 일부 구현예들에서, 메모리 홀 채널(116)은 옥사이드 층(114)의 최상부 표면으로부터 메모리 스택을 통해 기판의 최하부 표면까지 연장된다.
[0066] 도 5a는, 메모리 홀 채널(116)에 트랜지스터 층들(118)이 형성되는 동작(30)을 도시한다. 트랜지스터 층들(118)은 당업자에게 알려진 임의의 적합한 기법에 의해 형성될 수 있다. 일부 구현예들에서, 트랜지스터 층들은 컨포멀 증착 프로세스(conformal deposition process)에 의해 형성된다. 일부 구현예들에서, 트랜지스터 층들은 원자 층 증착 또는 화학 기상 증착 중 하나 이상에 의해 형성된다.
[0067] 하나 이상의 구현예들에서, 트랜지스터 층들(118)의 증착은 실질적으로 컨포멀하다. 본원에서 사용된 바와 같이, "실질적으로 컨포멀"한 층은, 두께가 전체적으로(예를 들어, 측벽들의 최상부, 중간 및 최하부 상에서 그리고 메모리 홀 채널(116)의 최하부 상에서) 거의 동일한 층을 지칭한다. 실질적으로 컨포멀한 층은 두께가 약 5%, 2%, 1% 또는 0.5% 이하만큼 변화한다. 메모리 홀 채널의 트랜지스터 층들(118)은 차단 옥사이드 층, 트랩 층, 터널 옥사이드 층, 채널 층, 및 코어 옥사이드 재료 중 하나 이상을 포함할 수 있다.
[0068] 도 5a의 영역(120)의 확대도인 도 5b를 참조하면, 하나 이상의 구현예들에서, 트랜지스터 층들(118)은 메모리 홀 채널(116)에서 차단 옥사이드 층(118a), 니트라이드 트랩 층(118b), 터널 옥사이드 층(118c), 채널 재료(118d), 및 코어 옥사이드 재료(118e)(또는 코어 옥사이드 층(118e))을 포함한다. 하나 이상의 구현예들에서, 채널 재료(118d)는 폴리-실리콘을 포함한다.
[0069] 트랜지스터 층들(118)은 예를 들어 메모리 홀 채널(116)의 치수들에 따라 임의의 적합한 두께를 가질 수 있다. 일부 구현예들에서, 트랜지스터 층들(118)은 약 0.5 nm 내지 약 50 nm 범위, 또는 약 0.75 nm 내지 약 35 nm 범위, 또는 약 1 nm 내지 약 20 nm 범위의 두께를 갖는다.
[0070] 도 6a 내지 도 7b는 비트라인 패드(bitline pad)(124)가 트랜지스터 층들(118)의 최상부 표면 및 옥사이드 층(114)에 형성되는 방법(10)의 동작(35)을 도시한다. 비트라인 패드(124)는 폴리-실리콘은 포함하지만 이에 제한되지 않는, 당업자에게 공지된 임의의 적합한 재료일 수 있다. 도 6a 및 도 6b에 관련하면, 트랜지스터 층들(118)은 리세스(122)를 형성하기 위해 에치 백(etch back)된다. 도 7a 및 도 7b에 예시된 바와 같이, 리세스(122)는 이후 비트라인 패드(124)로 채워진다.
[0071] 도 8을 참조하면, 방법(10)의 동작(40)에서, 메모리 스택(130)은 옥사이드 층(114)의 최상부 표면으로부터 공통 소스 라인(103)의 희생 층(106)까지 연장되는 슬릿 패턴 개구들(128)을 형성하도록 슬릿 패터닝된다.
[0072] 도 9 내지 도 11b를 참조하면, 방법(10)의 동작(45)에서, 공통 소스 라인(103)의 희생 층(106)이 제거되어 개구(130)가 형성된다. 희생 층(106)은 선택적 에칭, 고온 인산 등을 포함하지만 이에 제한되지 않는, 당업자에게 공지된 임의의 적합한 기술에 의해 제거될 수 있다.
[0073] 도 10a 및 도 10b를 참조하면, 차단 옥사이드 층(118a), 니트라이드 트랩 층(118b) 및 터널 옥사이드 층(118c)이 개구(130)를 통해 제거되어 공통 소스 라인 영역의 채널 층(118d)을 노출시킨다. 차단 옥사이드 층(118a), 니트라이드 트랩 층(118b), 및 터널 옥사이드 층(118c)은 당업자에게 공지된 임의의 적합한 수단에 의해 제거될 수 있다. 하나 이상의 구현예들에서, 차단 옥사이드 층(118a), 니트라이드 트랩 층(118b), 및 터널 옥사이드 층(118c)은 불화수소(HF) 및 인산(H3PO4) 에칭을 사용하여 제거된다. 도 11a 및 도 11b를 참조하면, 개구(130)는 폴리-실리콘 층(132)으로 채워진다. 폴리-실리콘 층(132)은 도핑되거나 도핑되지 않을 수 있다. 일부 구현예들에서, 폴리-실리콘 층(132)은 n-도핑된 폴리-실리콘 층이다.
[0074] 도 12는 제2 재료 층들(112), 예를 들어, 실리콘 게르마늄이 제거되는 동작(50)을 예시한다. 제2 재료 층들(112)은 당업자에게 공지된 임의의 적합한 수단에 의해 제거될 수 있다. 하나 이상의 구현예들에서, 제2 재료 층들(112)은 선택적 에칭, 예를 들어 선택적 습식 에칭 또는 선택적 건식 에칭에 의해 제거된다. 제2 재료 층들(112)의 제거는 개구(134)를 형성한다.
[0075] 도 13a 및 도 13b를 참조하면, 차단 옥사이드 층(118a), 니트라이드 트랩 층(118b) 및 터널 옥사이드 층(118c)은 영역(135)에서 채널 층(118d)을 노출시키기 위해 개구(134)를 통해 제거된다. 차단 옥사이드 층(118a), 니트라이드 트랩 층(118b) 및 터널 옥사이드 층(118c)은 당업자에게 공지된 임의의 적합한 수단에 의해 제거될 수 있다. 하나 이상의 구현예들에서, 차단 옥사이드 층(118a), 니트라이드 트랩 층(118b), 및 터널 옥사이드 층(118c)은 불화수소(HF) 및 인산(H3PO4) 에칭을 사용하여 제거된다.
[0076] 도 14a 및 도 14b를 참조하면, 동작(55)에서, 옥사이드 층(136)이 개구/영역(135)에 컨포멀하게 증착된다. 옥사이드 층(136)은 당업자에게 공지된 임의의 적합한 옥사이드 재료를 포함할 수 있다. 하나 이상의 구현예들에서, 옥사이드 층(136)은 실리콘 옥사이드를 포함한다. "실리콘 옥사이드"라는 용어가 옥사이드 층(136)을 설명하는 데 사용될 수 있지만, 당업자는 본 개시내용이 특정 화학량론으로 제한되지 않는다는 것을 인식할 것이다. 예를 들어, "실리콘 옥사이드" 및 "실리콘 디옥사이드"라는 용어들 둘 모두는 임의의 적합한 화학양론적 비(ratio)로 실리콘 및 산소 원자들을 갖는 재료를 설명하는 데 사용될 수 있다. 본 개시내용에서 열거된 다른 재료들, 예를 들어, 실리콘 니트라이드, 실리콘 옥시니트라이드, 알루미늄 옥사이드, 지르코늄 옥사이드 등에 대해서도 마찬가지이다.
[0077] 동작(60)에서, 저 저항 워드 라인이 형성되는 것이 유리하다. 하나 이상의 구현예들에서, 워드 라인이 저 저항률 재료들을 포함하는 것이 유리할 수 있다. 일부 구현예들에서, 저 저항률 재료는 5 μΩcm 내지 100 μΩcm 범위의 저항률을 갖는다. 일부 구현예들에서, 도 15a 내지 도 15c에 예시된 바와 같이, 저 저항률 재료들은, 워드 라인을 리세스(recess)하고 워드 라인의 리세스된 부분에서 저 저항률 재료들을 선택적으로 성장시킴으로써 형성될 수 있다. 다른 구현예들에서, 도 18a 내지 도 18c에 도시된 바와 같이, 저 저항률 재료들은, 워드 라인 영역 및 공통 소스 라인 영역에서 금속 층을 증착하고 금속을 실리사이드화함으로써 형성될 수 있다.
[0078] 도 15a를 참조하면, 워드 라인 제1 재료 층(110) 및 옥사이드 층(104) 및 공통 소스 라인(132)은 리세스되어 리세스 영역(129)을 형성한다.
[0079] 도 15b를 참조하면, 디바이스(100)는 SiCoNi® 세정을 포함하지만 이에 제한되지 않는 당업자에게 공지된 임의의 적합한 수단을 사용하여 사전 세정된다. 하나 이상의 구현예들에서, 오믹 층(131a)은 리세스 영역(129) 내로 슬릿(128)에 증착된다. 오믹 층(131a)은 당업자에게 공지된 임의의 적합한 수단에 의해 증착될 수 있다. 하나 이상의 구현예들에서, 오믹 층(131a)은 선택적 원자층 증착(atomic layer deposition; ALD)에 의해 증착된다. 오믹 층(131a)은 당업자에게 공지된 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 구현예들에서, 오믹 층(131a)은 티타늄(Ti)을 포함한다. 오믹 층(131a)은 임의의 적합한 두께를 가질 수 있다. 예를 들어, 하나 이상의 구현예들에서, 오믹 층(131a)은 1 nm 내지 10 nm 범위의 두께를 갖는다. 일부 구현예들에서, 오믹 층(131a)은 니트라이드화 오믹 층(131b)을 형성한다. 하나 이상의 구현예들에서, 오믹 층(131a)이 티타늄을 포함하고, 이후 니트라이드화되는 경우, 니트라이드화 오믹 층(131b)은 티탄 니트라이드(TiN)를 포함한다.
[0080] 도 15c를 참조하면, 저 저항률 재료(133)가 슬릿(128)에서 리세스된 영역(129) 내로, 그리고 니트라이드 오믹 층(131b) 상으로 컨포멀하게 증착된다. 저 저항률 재료(133)는 당업자에게 공지된 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 구현예들에서, 저 저항률 재료(133)는 텅스텐(W), 루테늄(Ru), 이리듐(Ir), 탄탈륨(Ta), 티타늄(Ti), 백금(Pt), 몰리브덴(Mo) 및 니켈(Ni) 중 하나 이상을 포함한다.
[0081] 도 16은 슬릿(128)이 절연체 재료(144)로 채워지는 방법(10)의 동작(65)을 도시한다. 절연체 재료(144)는 당업자에게 공지된 임의의 적합한 재료일 수 있다. 하나 이상의 구현예들에서, 채워진 슬릿(128)은 실리콘 옥사이드, 실리콘 니트라이드, 및 실리콘 옥시니트라이드 중 하나 이상으로부터 선택된 절연체 재료(144)를 포함한다. 하나 이상의 구현예들에서, 절연체 재료(144)는 실리콘 옥사이드이다.
[0082] 도 17은 비트라인 패드 스터드(bitline pad stud)들(145)이 형성되는 방법(10)의 동작(70)을 도시한다. 비트라인 스터드들(145)은 당업자에게 공지된 임의의 적합한 수단에 의해 형성될 수 있다.
[0083] 다른 구현예들에서, 저 저항률 재료들은, 워드 라인 영역 및 공통 소스 라인 영역에서 금속 층을 증착하고 금속 층을 실리사이드화함으로써 형성될 수 있다. 도 18a를 참조하면, 금속 층(140)은 슬릿(128)에 컨포멀하게 증착된다. 금속 층(140)은 당업자에게 공지된 임의의 적합한 금속을 포함할 수 있다. 하나 이상의 구현예들에서, 금속 층(140)은 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 및 루테늄(Ru)으로 구성된 군으로부터 선택된 금속을 포함한다.
[0084] 금속 층(140)은 당업자에게 공지된 임의의 적합한 수단에 의해 증착될 수 있다. 금속 층(140)은 임의의 적합한 두께를 가질 수 있다. 하나 이상의 구현예들에서, 금속 층(140)은 5 nm 내지 150 nm 범위, 또는 10 nm 내지 35 nm 범위의 두께를 갖는다.
[0085] 도 18b를 참조하면, 금속 층(140)은 실리사이드화된 금속 층(142)을 형성하기 위해 어닐링된다. 어닐링은 당업자에게 공지된 임의의 적합한 어닐링 프로세스일 수 있다. 하나 이상의 구현예들에서, 금속 층(140)은 1초 내지 60초의 지속기간 동안 불활성 분위기, 예를 들어 질소(N2)에서 600℃ 내지 800℃ 범위의 온도에서 어닐링된다. 하나 이상의 구현예들에서, 실리사이드화된 금속 층(142)은 금속 실리사이드를 포함한다. 금속 실리사이드는 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 몰리브덴 실리사이드(MoSi), 티타늄 실리사이드(TiSi), 백금 실리사이드(PtSi), 탄탈륨 실리사이드(TaSi), 및 루테늄 실리사이드(RuSi) 중 하나 이상으로부터 선택될 수 있다.
[0086] 도 18c를 참조하면, 하나 이상의 구현예들에서, 미반응된 금속 층(140)의 부분, 즉, 어닐링을 통해 금속 실리사이드로 전환되지 않은 금속 층(140)의 부분이 제거된다. 미반응 금속 층(140)은 당업자에게 공지된 임의의 적합한 수단에 의해 제거될 수 있다. 하나 이상의 구현예들에서, 미반응 금속 층(140)은 예를 들어, 염산(HCl) 및 과산화수소(H2O2)와 같이 화학적으로 제거될 수 있다.
[0087] 도 19는 슬릿(128)이 절연체 재료(144)로 채워지는 방법(10)의 동작(65)을 도시한다. 절연체 재료(144)는 당업자에게 공지된 임의의 적합한 재료일 수 있다. 하나 이상의 구현예들에서, 채워진 슬릿(128)은 실리콘 옥사이드, 실리콘 니트라이드, 및 실리콘 옥시니트라이드 중 하나 이상으로부터 선택된 절연체 재료(144)를 포함한다. 하나 이상의 구현예들에서, 절연체 재료(144)는 실리콘 옥사이드이다.
[0088] 도 20은 비트라인 패드 스터드들(145)이 형성되는 방법(10)의 동작(70)을 도시한다. 비트라인 스터드들(145)은 당업자에게 공지된 임의의 적합한 수단에 의해 형성될 수 있다.
[0089] 도 21은 디바이스(100)의 탑-다운 뷰를 도시한다. 하나 이상의 구현예들에서, 저 저항률 재료(146)는 채워진 슬릿(144)에 인접한 워드 라인(136)의 일부에 형성된다. 각 레벨의 워드 라인은 워드 라인 콘택(148)에 전기적으로 연결된다. 하나 이상의 구현예들에서, 워드 라인에 대한 신호는 워드 라인을 통해 전송되며, 여기서 저 저항률 재료(146)는 신호 전송 속도의 증가에 기여한다.
[0090] 도 22는 워드 라인(W/L) 콘택들이 형성되는 방법(10)의 동작(75)을 도시한다. 워드 라인 콘택들(225)은, 워드 라인들 중 하나에서 종결되기에 충분한 거리만큼 메모리 스택(130)을 통해 연장된다. 예시된 단면도에서, 저 저항 층(146)이 보인다. 저 저항 층(146)은 위에서 설명된 하나 이상의 구현예들의 방법에 의해 형성된다. 저 저항 층(146)은 금속 실리사이드 층을 포함할 수 있거나 저 저항률 재료를 포함할 수 있다.
[0091] 하나 이상의 구현예들에서, 워드 라인 콘택들(225)은 당업자에게 알려진 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 구현예들에서, 워드 라인 콘택들(225)은, 금속, 금속 실리사이드, 폴리-실리콘, 비정질 실리콘, 또는 EPI 실리콘 중 하나 이상을 포함한다. 하나 이상의 구현예들에서, 워드 라인 콘택(225)은 콘택 저항을 감소시키기 위해 N형 도펀트들 또는 P형 도펀트들로 도핑된다. 하나 이상의 구현예들에서, 워드 라인 콘택들(225)의 금속은, 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 루테늄(Ru), 은(Ag), 금(Au), 이리듐(Ir), 탄탈룸(Ta), 또는 백금(Pt) 중 하나 이상으로부터 선택된다.
[0092] 본 개시내용의 추가 구현예들은 도 23에 도시된 바와 같이 설명된 메모리 디바이스들 및 방법들의 형성을 위한 프로세싱 툴들(900)에 관한 것이다.
[0093] 클러스터 툴(900)은 복수의 측면들을 갖는 적어도 하나의 중앙 이송 스테이션(921, 931)을 포함한다. 로봇(925, 935)은 중앙 이송 스테이션(921, 931) 내에 위치하며, 로봇 블레이드 및 웨이퍼를 복수의 측면들 각각으로 이동시키도록 구성된다.
[0094] 클러스터 툴(900)은 중앙 이송 스테이션에 연결된 복수의 프로세싱 챔버들(902, 904, 906, 908, 910, 912, 914, 916, 918)(프로세스 스테이션들로도 지칭됨)을 포함한다. 다양한 처리 챔버들은 인접한 프로세스 스테이션들과 분리된 별도의 프로세싱 영역들을 제공한다. 프로세싱 챔버는 사전-세정 챔버, 실리사이드화 챔버, 니트라이드화 챔버, 오믹 층 증착 챔버, 금속 증착 챔버, 어닐링 챔버, 이송 공간(들), 웨이퍼 오리엔터/탈기 챔버(wafer orienter/degas chamer), 극저온 냉각 챔버, 증착 챔버 및 에칭 챔버를 포함하지만 이에 제한되지 않는 임의의 적합한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트(component)들의 특정 배열은 클러스터 툴에 따라 달라질 수 있고 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다.
[0095] 일부 구현예들에서, 클러스터 툴(900)은 실리사이드화 챔버, 니트라이드화 챔버, 오믹 층 증착 챔버, 및 금속 증착 챔버를 포함한다. 일부 구현예들에서, 클러스터 툴(900)은 중앙 이송 스테이션에 연결된 사전-세정 챔버를 포함한다.
[0096] 도 23에 도시된 구현예들을 참조하면, 팩토리 인터페이스(factory interface)(950)가 클러스터 툴(900)의 전면에 연결된다. 팩토리 인터페이스(950)는 팩토리 인터페이스(950)의 전면(951)에 로딩 챔버(954) 및 언로딩 챔버(956)를 포함한다. 로딩 챔버(954)가 좌측에 도시되어 있고, 언로딩 챔버(956)가 우측에 도시되어 있지만, 당업자는 이것이 단지 하나의 가능한 구성을 나타내는 것임을 이해할 것이다.
[0097] 로딩 챔버(954) 및 언로딩 챔버(956)의 크기 및 형상은 예를 들어 클러스터 툴(900)에서 프로세싱되는 기판들에 따라 변할 수 있다. 도시된 구현예에서, 로딩 챔버(954) 및 언로딩 챔버(956)는 카세트(cassette) 내에 위치된 복수의 웨이퍼들과 함께 웨이퍼 카세트를 유지하도록 사이징된다.
[0098] 로봇(952)은 팩토리 인터페이스(950) 내에 있고 로딩 챔버(954)와 언로딩 챔버(956) 사이를 이동할 수 있다. 로봇(952)은 팩토리 인터페이스(950)를 통해 로딩 챔버(954) 내의 카세트로부터 웨이퍼를 로드록 챔버(load lock chamber)(960)로 이송할 수 있다. 로봇(952)은 또한 웨이퍼를 로드록 챔버(962)로부터 팩토리 인터페이스(950)를 통해 언로딩 챔버(956) 내의 카세트로 이송할 수 있다. 당업자에 의해 이해되는 바와 같이, 팩토리 인터페이스(950)는 하나 초과의 로봇(952)을 가질 수 있다. 예를 들어, 팩토리 인터페이스(950)는 로딩 챔버(954)와 로드록 챔버(960) 사이에서 웨이퍼들을 이송하는 제1 로봇, 및 로드록 챔버(962)와 언로딩 챔버(956) 사이에서 웨이퍼들을 이송하는 제2 로봇을 가질 수 있다.
[0099] 도시된 클러스터 툴(900)은 제1 섹션(920) 및 제2 섹션(930)을 갖는다. 제1 섹션(920)은 로드록 챔버들(960, 962)을 통해 팩토리 인터페이스(950)에 연결된다. 제1 섹션(920)은 내부에 적어도 하나의 로봇(925)이 위치된 제1 이송 챔버(921)를 포함한다. 로봇(925)은 또한 로봇 웨이퍼 이송 메커니즘으로 지칭된다. 제1 이송 챔버(921)는 로드록 챔버들(960, 962), 프로세스 챔버들(902, 904, 916, 918) 및 버퍼 챔버(buffer chamber)들(922, 924)에 대해 중앙에 위치한다. 일부 구현예들의 로봇(925)은 하나 초과의 웨이퍼를 한꺼번에 독립적으로 이동시킬 수 있는 멀티-암 로봇(multi-arm robot)이다. 일부 구현예들에서, 제1 이송 챔버(921)는 하나 초과의 로봇식 웨이퍼 이송 메커니즘을 포함한다. 제1 이송 챔버(921) 내의 로봇(925)은 제1 이송 챔버(921) 주변 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별 웨이퍼들은 제1 로봇 메커니즘의 원위 단부에 위치된 웨이퍼 이송 블레이드 상에서 운반된다.
[0100] 제1 섹션(920)에서 웨이퍼를 프로세싱한 후, 웨이퍼는 통과 챔버를 통해 제2 섹션(930)으로 전달될 수 있다. 예를 들어, 챔버들(922, 924)은 단방향 또는 양방향 통과 챔버일 수 있다. 통과 챔버들(922, 924)은 예를 들어 제2 섹션(930)에서 프로세싱하기 전에 웨이퍼를 극저온 냉각하기 위해, 또는 제1 섹션(920)으로 다시 이동하기 전에 웨이퍼 냉각 또는 후-프로세싱을 가능하게 하기 위해 사용될 수 있다.
[0101] 시스템 제어기(990)는 제1 로봇(925), 제2 로봇(935), 제1 복수의 프로세싱 챔버들(902, 904, 916, 918) 및 제2 복수의 프로세싱 챔버들(906, 908, 910, 912, 914)과 통신한다. 시스템 제어기(990)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적합한 컴포넌트일 수 있다. 예를 들어, 시스템 제어기(990)는 중앙 프로세싱 유닛(central processing unit; CPU)(992), 메모리(994), 입력들/출력들(I/O)(996), 및 지원 회로들(998)을 포함하는 컴퓨터일 수 있다. 제어기(990)는 프로세싱 툴(900)을 직접 제어할 수 있거나, 특정 프로세스 챔버 및/또는 지원 시스템 컴포넌트들과 관련된 컴퓨터들(또는 제어기들)을 통해 제어할 수 있다.
[0102] 하나 이상의 구현예들에서, 제어기(990)는 다양한 챔버들 및 서브-프로세서(sub-processor)들을 제어하기 위한 산업 환경에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 제어기(990)의 메모리(994) 또는 컴퓨터 판독가능 매체는 하나 이상의 쉽게 이용할 수 있는 메모리, 예컨대 비일시적 메모리(예를 들어, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read only memory; ROM), 플로피 디스크, 하드 디스크, 광 저장 매체(예를 들어, 컴팩트 디스크 또는 디지털 비디오 디스크), 플래시 드라이브, 또는 임의의 다른 형태의 디지털 저장기기(로컬 또는 원격) 중 하나 이상일 수 있다. 메모리(994)는 프로세싱 툴(900)의 파라미터들 및 컴포넌트들을 제어하기 위해 프로세서(CPU(992))에 의해 동작가능한 명령어 세트를 보유할 수 있다.
[0103] 지원 회로들(998)은 통상적인 방식으로 프로세서를 지원하기 위해 CPU(992)에 연결된다. 이 회로들은 캐시(cache), 전원들, 클록 회로, 입력/출력 회로 및 하위 시스템(subsystem)들 등을 포함한다. 하나 이상의 프로세스들은 프로세서에 의해 실행되거나 호출될 때 프로세서가 본원에 설명된 방식으로 프로세싱 툴(900) 또는 개별 프로세싱 유닛들의 동작을 제어하게 하는 소프트웨어 루틴(software routine)으로서 메모리(994)에 저장될 수 있다. 소프트웨어 루틴은 또한 CPU(992)에 의해 제어되는 하드웨어로부터 원격에 위치한 제2 CPU(미도시됨)에 의해 저장 및/또는 실행될 수 있다.
[0104] 본 개시내용의 프로세스들 및 방법들의 일부 또는 전부는 또한 하드웨어에서 수행될 수 있다. 이와 같이, 프로세스는 소프트웨어로 구현될 수 있고, 하드웨어로, 예를 들어 애플리케이션 특정 집적 회로 또는 다른 유형의 하드웨어 구현으로, 또는 소프트웨어와 하드웨어의 조합으로 컴퓨터 시스템을 사용하여 실행될 수 있다. 소프트웨어 루틴은 프로세서에 의해 실행될 때 프로세스들이 수행되도록 범용 컴퓨터를 챔버 동작을 제어하는 특정 목적의 컴퓨터(제어기)로 변환한다.
[00105] 일부 구현예들에서, 제어기(990)는 방법을 수행하기 위해 개별 프로세스들 또는 하위-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(990)는 방법들의 기능들을 수행하기 위해 중간 컴포넌트들에 연결되고 중간 컴포넌트들을 작동시키도록 구성될 수 있다. 예를 들어, 제어기(990)는 실리사이드화 챔버에 연결되고 실리사이드화 챔버를 제어하도록 구성될 수 있다.
[00106] 프로세스들은 일반적으로 프로세서에 의해 실행될 때 프로세스 챔버가 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(990)의 메모리(994)에 저장될 수 있다. 소프트웨어 루틴은 또한 프로세서에 의해 제어되는 하드웨어로부터 원격에 위치한 제2 프로세서(미도시됨)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어에서 수행될 수 있다. 이와 같이, 프로세스는 소프트웨어로 구현될 수 있고, 하드웨어로, 예를 들어 애플리케이션 특정 집적 회로 또는 다른 유형의 하드웨어 구현으로, 또는 소프트웨어와 하드웨어의 조합으로 컴퓨터 시스템을 사용하여 실행될 수 있다. 소프트웨어 루틴은 프로세서에 의해 실행될 때 프로세스들이 수행되도록 범용 컴퓨터를 챔버 동작을 제어하는 특정 목적의 컴퓨터(제어기)로 변환한다.
[00107] 하나 이상의 구현예들에서, 프로세싱 툴은 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고 인접한 프로세스 스테이션들의 프로세싱 영역들로부터 분리된 프로세싱 영역을 제공하며, 복수의 프로세스 스테이션들은 사전-세정 챔버, 실리사이드화 챔버, 니트라이드화 챔버, 오믹 층 증착 챔버, 금속 증착 챔버 및 어닐링 챔버 중 하나 이상을 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기 ― 제어기는 로봇을 활성화하여 프로세스 스테이션들 사이에서 웨이퍼를 이동시키고, 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성됨 ―를 포함한다.
[00108] 본원에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 다음의 청구항들의 맥락에서) 단수표현들 및 유사한 지시 대상들의 사용은, 본원에서 달리 지시되거나 또는 문맥상 명백하게 부정되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본원에서 달리 지시되지 않는 한, 본원에서 값들의 범위들의 언급은 단지, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 개별 값은, 각각의 개별 값이 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은 본원에서 달리 지시되거나 아니면 문맥상 명백하게 부정되지 않는 한, 임의의 적합한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예를 들어, "예컨대")의 사용은 단지 재료들 및 방법들을 더 자명하게 하기 위한 것일 뿐이며, 달리 청구되지 않는 한 본 발명의 범위에 제한을 두지 않는다. 본 명세서의 어떠한 언어도, 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 나타내는 것으로 해석되어서는 안 된다.
[00109] 본 명세서 전반에 걸쳐 "일 구현예", "특정 구현예들", "하나 이상의 구현예들" 또는 "구현예"에 대한 언급은, 구현예와 관련하여 설명되는 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 구현예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 문구들, 예컨대 "하나 이상의 구현예들에서", "특정 구현예들에서", "일 구현예에서" 또는 "구현예에서"의 출현들은 반드시 본 개시내용의 동일한 구현예를 지칭하는 것은 아니다. 게다가, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 구현예들에서 임의의 적합한 방식으로 조합될 수 있다.
[00110] 본원에서의 개시내용이 특정 구현예들을 참조하여 설명되었지만, 이러한 구현예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시하는 것임이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 공통 소스 라인(common source line) 상의 메모리 스택(memory stack) ― 상기 메모리 스택은 교번하는 실리콘 옥사이드 층들 및 워드 라인(word line)들을 포함하고, 상기 공통 소스 라인은 저 저항률 재료(low resistivity material)를 갖는 슬릿 영역을 포함하고, 상기 워드 라인들은 실리콘 및 상기 저 저항률 재료를 포함함 ―; 및
    상기 메모리 스택을 통해 연장되는 복수의 메모리 스트링(memory string)들을 포함하는, 반도체 디바이스(semiconductor device).
  2. 제1항에 있어서, 상기 저 저항률 재료가 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 몰리브덴 실리사이드(MoSi), 티타늄 실리사이드(TiSi), 백금 실리사이드(PtSi), 탄탈륨 실리사이드(TaSi), 및 루테늄 실리사이드(RuSi) 중 하나 이상으로부터 선택된 금속 실리사이드를 포함하는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 저 저항률 재료가 텅스텐(W), 루테늄(Ru), 이리듐(Ir), 탄탈륨(Ta), 티타늄(Ti), 백금(Pt), 몰리브덴(Mo), 및 니켈(Ni) 중 하나 이상을 포함하는, 반도체 디바이스.
  4. 제1항에 있어서, 상기 저 저항률 재료가 5 nm 내지 150 nm 범위의 두께를 갖는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 복수의 메모리 스트링들이 옥사이드 층, 니트라이드 층, 폴리-실리콘 층, 및 코어 옥사이드 층 중 하나 이상을 포함하는, 반도체 디바이스.
  6. 제5항에 있어서, 상기 복수의 메모리 스트링들의 최상부 표면 상에 비트라인 패드(bitline pad)를 추가로 포함하는, 반도체 디바이스.
  7. 제6항에 있어서, 상기 비트라인 패드의 최상부 표면으로부터 연장되는 비트라인 콘택(bitline contact)을 추가로 포함하는, 반도체 디바이스.
  8. 제1항에 있어서, 상기 저 저항률 재료가 5 μΩcm 내지 100 μΩcm 범위의 저항률을 갖는, 반도체 디바이스.
  9. 전자 디바이스를 형성하는 방법으로서, 상기 방법은
    메모리 스택을 통해 복수의 메모리 홀 채널(memory hole channel)들을 형성하는 단계 ― 상기 메모리 스택은 공통 소스 라인 상에 있고, 실리콘 워드 라인과 제1 희생 층의 교번하는 층들을 포함하고, 상기 실리콘 워드 라인은 제1 단부를 가짐 ―;
    상기 메모리 스택을 통해 연장되는 적어도 하나의 개구를 패터닝하여 상기 공통 소스 라인을 노출시키는 단계;
    상기 제1 희생 층을 옥사이드 층으로 대체하는 단계; 및
    상기 노출된 공통 소스 라인 상에, 그리고 상기 실리콘 워드 라인의 제1 단부 상에 저 저항률 재료를 형성하는 단계를 포함하는 방법.
  10. 제9항에 있어서, 상기 저 저항률 재료가 5 nm 내지 150 nm 범위의 두께를 갖는 방법.
  11. 제9항에 있어서, 상기 공통 소스 라인이 기판, 반도체 층, 및 제2 희생 층 중 하나 이상을 포함하는 방법.
  12. 제9항에 있어서,
    상기 메모리 스택을 통해 연장되는 복수의 메모리 홀 채널들을 형성하는 단계;
    상기 복수의 메모리 홀 채널들에 제1 옥사이드 층을 증착하는 단계;
    상기 제1 옥사이드 층 상에 니트라이드 층을 증착하는 단계;
    상기 니트라이드 층 상에 제2 옥사이드 층을 증착하는 단계;
    상기 제2 옥사이드 층 상에 폴리-실리콘 층을 형성하는 단계;
    상기 복수의 메모리 홀 채널들에 코어 옥사이드를 증착하는 단계; 및
    상기 폴리-실리콘 층 상에 비트라인 패드를 형성하는 단계를 추가로 포함하는 방법.
  13. 제9항에 있어서, 상기 저 저항률 재료가 텅스텐(W), 루테늄(Ru), 이리듐(Ir), 탄탈륨(Ta), 티타늄(Ti), 백금(Pt), 몰리브덴(Mo), 니켈(Ni), 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 몰리브덴 실리사이드(MoSi), 티타늄 실리사이드(TiSi), 백금 실리사이드(PtSi), 탄탈륨 실리사이드(TaSi), 및 루테늄 실리사이드(RuSi) 중 하나 이상을 포함하는 방법.
  14. 제9항에 있어서, 상기 저 저항률 재료를 형성하는 단계가 상기 적어도 하나의 개구를 통해 상기 실리콘 워드 라인의 상기 제1 단부를 리세스하여 리세스된 영역을 형성하는 단계, 상기 리세스된 영역에 오믹 층(Ohmic layer)을 형성하는 단계, 상기 오믹 층 상에 저 저항 재료를 증착하는 단계를 포함하며, 상기 저 저항 재료는 텅스텐(W), 루테늄(Ru), 이리듐(Ir), 탄탈륨(Ta), 티타늄(Ti), 백금(Pt), 몰리브덴(Mo) 및 니켈(Ni) 중 하나 이상을 포함하는 방법.
  15. 제14항에 있어서, 상기 저 저항 재료를 증착하기 전에 상기 오믹 층을 니트라이드화(nitridating)하는 단계를 추가로 포함하는 방법.
  16. 제9항에 있어서, 상기 저 저항률 재료를 형성하는 단계가 상기 적어도 하나의 개구에 금속 층을 증착하는 단계, 상기 금속 층을 어닐링하여 금속 실리사이드 층을 형성하는 단계, 및 미반응 금속 층을 제거하는 단계를 포함하고, 상기 금속 실리사이드 층은 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 몰리브덴 실리사이드(MoSi), 티타늄 실리사이드(TiSi), 백금 실리사이드(PtSi), 탄탈륨 실리사이드(TaSi), 및 루테늄 실리사이드(RuSi) 중 하나 이상을 포함하는 방법.
  17. 제9항에 있어서, 상기 제1 희생 층이 실리콘 게르마늄을 포함하고, 상기 실리콘 게르마늄은 몰 기준으로 1% 내지 100% 범위의 양으로 게르마늄을 포함하는 방법.
  18. 제11항에 있어서, 상기 제2 희생 층을 제거하고 폴리-실리콘 층으로 대체하는 단계를 추가로 포함하는 방법.
  19. 제12항에 있어서, 상기 비트라인 패드 상에 비트라인 콘택들을 형성하는 단계를 추가로 포함하는 방법.
  20. 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션;
    복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 상기 중앙 이송 스테이션에 연결되고 그리고 인접한 프로세스 스테이션들의 프로세싱 영역들로부터 분리된 프로세싱 영역을 제공하며, 상기 복수의 프로세스 스테이션들은 사전-세정 챔버, 실리사이드화 챔버(silicidation chamber), 니트라이드화 챔버(nitridation chamber), 오믹 층 증착 챔버, 금속 증착 챔버 및 어닐링 챔버 중 하나 이상을 포함함 ―; 및
    상기 중앙 이송 스테이션 및 상기 복수의 프로세스 스테이션들에 연결되는 제어기 ― 상기 제어기는 상기 로봇을 활성화하여 프로세스 스테이션들 사이에서 상기 웨이퍼를 이동시키고, 상기 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성됨 ―를 포함하는, 프로세싱 툴(processing tool).
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