KR20220150135A - 인터포저 기판을 갖는 반도체 패키지 구조체 및 이를 포함하는 적층형 반도체 패키지 구조체 - Google Patents

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KR20220150135A
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interposer
semiconductor
substrate
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임충빈
김지황
심종보
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Abstract

본 발명의 반도체 패키지 구조체는 패키지 기판; 패키지 기판 상에 위치하고 상기 패키지 기판과 전기적으로 연결된 반도체 칩; 상기 패키지 기판 및 상기 반도체 칩의 상부에 위치한 인터포저 기판을 포함하고, 상기 인터포저 기판은 하면에서 내측으로 리세스된 캐비티를 포함하고, 상기 캐비티에 대응하여 상기 반도체 칩이 위치하고; 및 상기 캐비티의 내부 및 외부에 위치하는 접착층을 포함하고, 상기 접착층은 상기 반도체 칩의 상면 및 양측면들 상에 모두, 또는 상기 반도체 칩의 양측면들 상에 형성된다.

Description

인터포저 기판을 갖는 반도체 패키지 구조체 및 이를 포함하는 적층형 반도체 패키지 구조체{semiconductor package structure having interposer substrate, and stacking semiconductor package structure including the same}
본 발명의 기술적 사상은 반도체 패키지 구조체 및 이를 포함하는 적층형 반도체 패키지 구조체에 관한 것으로, 보다 상세하게는 인터포저 기판을 갖는 반도체 패키지 구조체 및 이를 포함하는 적층형 반도체 패키지 구조체에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화 및 소형화 요구가 급증하고 있다. 이러한 추세에 대응하고자 하나의 패키지 기판에 여러 개의 반도체 칩들을 적층하거나, 반도체 칩들 사이에 인터포저 기판을 끼워 넣는 반도체 패키지 구조체가 제안되고 있다. 더하여, 제1 반도체 패키지 구조체 상에 제2 반도체 패키지 구조체를 적층하는 적층형 반도체 패키지 구조체가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 두께가 얇고, 인터포저 기판과 반도체 칩 사이의 접착 신뢰성을 향상시킬 수 있는 반도체 패키지 구조체를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 제1 반도체 패키지 구조체 상에 제2 반도체 패키지 구조체를 적층하는 적층형 반도체 패키지 구조체를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체는 패키지 기판; 패키지 기판 상에 위치하고 상기 패키지 기판과 전기적으로 연결된 반도체 칩; 상기 패키지 기판 및 상기 반도체 칩의 상부에 위치한 인터포저 기판을 포함하고, 상기 인터포저 기판은 하면에서 내측으로 리세스된 캐비티를 포함하고, 상기 캐비티에 대응하여 상기 반도체 칩이 위치하고; 및 상기 캐비티의 내부 및 외부에 위치하는 접착층을 포함하고, 상기 접착층은 상기 반도체 칩의 상면 및 양측면들 상에 모두, 또는 상기 반도체 칩의 양측면들 상에 형성된다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체는 패키지 기판, 상기 패키지 기판 상에 탑재된 반도체 칩, 및 상기 반도체 칩의 둘레의 상기 패키지 기판 상에 형성된 하부 연결 범프를 포함하는 반도체 칩 탑재 구조물을 포함한다. 반도체 패키지 구조체는 상기 반도체 칩 탑재 구조물 상에 부착된 인터포저 접착 구조물을 포함하고, 상기 인터포저 접착 구조물은, 상기 반도체 칩에 대응하여 하면에서 내측으로 리세스된 캐비티를 갖는 인터포저 기판, 상기 캐비티의 내부 및 외부에 위치함과 아울러 상기 반도체 칩의 상면 및 양측면들 상에 모두, 또는 상기 반도체 칩의 양측면들 상에 형성된 접착층, 및 상기 캐비티의 둘레의 상기 인터포저 기판 상에 상기 하부 연결 범프와 전기적으로 연결된 상부 연결 범프를 포함한다. 반도체 패키지 구조체는 상기 반도체 칩 탑재 구조물 및 상기 인터포저 접착 구조물 사이를 밀봉하는 몰딩층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지 구조체는 제1 반도체 패키지 구조체; 및 상기 제1 반도체 패키지 구조체 상에 적층된 제2 반도체 패키지 구조체를 포함하는 적층형 반도체 패키지 구조체를 포함한다. 상기 제1 반도체 패키지 구조체는, 제1 패키지 기판; 제1 패키지 기판 상에 위치하고 상기 제1 패키지 기판과 전기적으로 연결된 제1 반도체 칩; 상기 제1 패키지 기판 및 상기 제1 반도체 칩의 상부에 위치한 인터포저 기판을 포함하고, 상기 인터포저 기판은 하면에서 내측으로 리세스된 캐비티를 포함하고, 상기 캐비티에 대응하여 상기 제1 반도체 칩이 위치하고; 및 상기 캐비티의 내부 및 외부에 위치하는 접착층을 포함하고, 상기 접착층은 상기 제1 반도체 칩의 상면 및 양측면들 상에 모두, 또는 상기 반도체 칩의 양측면들 상에 형성된다.
상기 제2 반도체 패키지 구조체는, 제2 패키지 기판; 상기 제2 패키지 기판의 하면에 형성되고, 상기 인터포저 기판과 전기적으로 연결된 외부 연결 범프; 상기 제2 패키지 기판 상면에 위치하고 상기 제2 패키지 기판과 전기적으로 연결된 제2 반도체 칩을 포함한다.
본 발명의 반도체 패키지 구조체는 인터포저 기판의 하면에서 내측으로 리세스된(recessed) 캐비티와, 상기 캐비티에 대응하여 위치하는 반도체 칩과, 캐비티 내외부에서 상기 반도체 칩의 상면 및 양측면들 상에 모두 형성되거나, 또는 반도체 칩의 양측면들 상에 형성된 접착층을 포함한다.
이에 따라, 본 발명의 반도체 패키지 구조체는 캐비티로 인하여 두께가 얇으며, 접착층으로 인하여 인터포저 기판과 반도체 칩 사이의 접착 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이다.
도 1b는 도 1a의 일부 구성 요소들을 설명하기 위한 단면도이다.
도 2는 도 1a의 인터포저 기판 및 접착층의 배치를 설명하기 위한 레이아웃도이다.
도 3a 및 도 3b는 도 1a 및 도 1b의 인터포저 접착 구조물을 설명하기 위하여 도시한 단면도들이다.
도 4는 도 3a 및 도 3b의 인터포저 접착 구조물과 도 1a 및 도 1b의 반도체 칩 탑재 구조물을 접착하는 제조 공정을 설명하기 위한 분해 단면도이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체의 일부 구성 요소들을 설명하기 위한 단면도이다.
도 5b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체의 일부 구성 요소들을 설명하기 위한 단면도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이다.
도 6b는 도 6a의 일부 구성 요소들을 설명하기 위한 단면도이다.
도 7은 도 6a의 인터포저 기판, 접착층 및 패치 패턴들의 배치를 설명하기 위한 레이아웃도이다.
도 8a 및 도 8b는 도 6a 및 도 6b의 인터포저 접착 구조물을 설명하기 위하여 도시한 단면도들이다.
도 9는 도 8a 및 도 8b의 인터포저 접착 구조물과 도 6a 및 도 6b의 반도체 칩 탑재 구조물을 접착하는 제조 공정을 설명하기 위한 분해 단면도이다.
도 10a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이다.
도 10b는 도 10a의 일부 구성 요소들을 설명하기 위한 단면도이다.
도 11은 도 10a의 인터포저 기판, 관통형 캐비티 및 접착층의 배치를 설명하기 위한 레이아웃도이다.
도 12a 및 도 12b는 도 10a 및 도 10b의 인터포저 접착 구조물을 설명하기 위하여 도시한 단면도들이다.
도 13은 도 12a 및 도 12b의 인터포저 접착 구조물과 도 10a 및 도 10b의 반도체 칩 탑재 구조물을 접착하는 제조 공정을 설명하기 위한 분해 단면도이다.
도 14a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이다.
도 14b는 도 14a의 일부 구성 요소들을 설명하기 위한 단면도이다.
도 15는 도 14a의 인터포저 기판, 관통형 캐비티 및 반도체 칩의 배치를 설명하기 위한 레이아웃도이다.
도 16a 및 도 16b는 도 14a 및 도 14b의 인터포저 접착 구조물을 설명하기 위하여 도시한 단면도들이다.
도 17은 도 16a 및 도 16b의 인터포저 접착 구조물과 도 14a 및 도 14b의 반도체 칩 탑재 구조물을 접착하는 제조 공정을 설명하기 위한 분해 단면도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지 구조체를 설명하기 위한 단면도이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지 구조체를 설명하기 위한 단면도이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지 구조체를 설명하기 위한 단면도이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 23은 본 발명에 따른 일 실시예에 따른 반도체 패키지 구조체를 포함하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 명세서에서는 본 발명을 보다 명확히 설명하기 위하여 도면을 과장하여 도시한다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이고, 도 1b는 도 1a의 일부 구성 요소들을 설명하기 위한 단면도이고, 도 2는 도 1a의 인터포저 기판 및 접착층의 배치를 설명하기 위한 레이아웃도이다.
구체적으로, 도 1a는 반도체 패키지 구조체(PS1)의 전체 구성을 도시한 단면도이다. 도 1b는 도 1a의 도 1a의 인터포저 기판(30), 반도체 칩(24) 및 접착층(44)을 설명하기 위한 단면도이다. 도 1a 및 도 1b는 X축 및 Z축에 따른 X-Z 단면도일 수 있다. 도 2는 도 1a의 인터포저 기판(30)의 하면(30b) 상에 위치하는 인터포저 하부 연결 패드(34), 및 인터포저 기판(30)의 하면(30b)에 마련된 캐비티(32)에 위치하는 접착층(44)을 도시한 도면이다. 도 2는 X축 및 Y축에 따른 X-Y 레이아웃도일 수 있다.
반도체 패키지 구조체(PS1)는 도 1a에 도시한 바와 같이 반도체 칩 탑재 구조물(CH1), 반도체 칩 탑재 구조물(CH1) 상에 부착된 인터포저 접착 구조물(IPA1), 및 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA1) 사이를 밀봉하는 몰딩층(46)을 포함할 수 있다.
반도체 칩 탑재 구조물(CH1)은 패키지 기판(10)을 포함할 수 있다. 패키지 기판(10)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 인쇄 회로 기판은 경성 인쇄 회로 기판(rigid PCB) 또는 연성 인쇄 회로 기판(flexible PCB)일 수 있다.
패키지 기판(10)은 페놀 수지, 에폭시 수지, 폴리이미드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 패키지 기판(10)은 FR4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 또는 액정 고분자(Liquid crystal polymer)를 포함할 수 있다.
패키지 기판(10)은 상면(10a) 및 하면(10b)을 포함할 수 있다. 패키지 기판(10) 내에는 패키지 배선층(20)을 포함할 수 있다. 패키지 배선층(20)은 패키지 베이스 배선층(20a), 및 패키지 베이스 배선층(20a) 사이를 전기적으로 연결하는 패키지 비아 배선층(20b)을 포함할 수 있다. 패키지 배선층(20)은 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 금(Au), 또는 이들의 조합을 포함할 수 있다.
패키지 기판(10)의 상면(10a) 및 하면(10b) 상에는 각각 패키지 상부 연결 패드(16) 및 패키지 하부 연결 패드(12)가 배치될 수 있다. 패키지 상부 연결 패드(16) 및 패키지 하부 연결 패드(12)는 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 금(Au), 또는 이들의 조합을 포함할 수 있다.
패키지 기판(10)의 상면(10a) 상에는 패키지 상부 연결 패드(16) 사이를 절연하는 패키지 상부 보호층(18)이 위치할 수 있다. 패키지 기판(10)의 하면(10b) 상에는 패키지 하부 연결 패드(12) 사이를 절연하는 패키지 하부 보호층(14)이 위치할 수 있다. 패키지 상부 보호층(18) 및 패키지 하부 보호층(14)은 솔더 레지스트층일 수 있다.
일부 실시예에서, 패키지 기판(10)은 패키지 기판 베이스층으로 명명할 수 있다. 패키지 기판(10)을 패키지 기판 베이스층으로 명명할 경우, 패키지 기판 베이스층, 패키지 상부 연결 패드(16), 패키지 하부 연결 패드(12), 패키지 상부 보호층(18), 패키지 하부 보호층(14) 및 패키지 배선층(20)은 모두 총칭하여 패키지 기판으로 명명할 수도 있다.
반도체 칩 탑재 구조물(CH1)은 외부 연결 범프(15) 및 디 커플링 커패시터(17)를 포함할 수 있다. 외부 연결 범프(15)는 패키지 하부 연결 패드(12) 상에 부착될 수 있다. 외부 연결 범프(15)는 마더 보드나 외부 기기와 전기적으로 연결될 수 있다. 외부 연결 범프(15)는 솔더 볼일 수 있다. 디 커플링 커패시터(17)는 반도체 패키지 구조체(PS1)의 파워 무결성(power integrity, PI) 특성을 향상을 위한 것으로 선택적으로 설치될 수 있다.
반도체 칩 탑재 구조물(CH1)은 반도체 칩(24), 칩 연결 범프(22), 언더필층(26) 및 연결 범프(28)를 포함할 수 있다. 반도체 칩(24)은 패키지 기판(10) 상에 부착될 수 있다. 다시 말해, 반도체 칩(24)은 패키지 기판(10) 상의 패키지 상부 보호층(18) 및 패키지 상부 연결 패드(16) 상에 부착될 수 있다.
반도체 칩(24)은 칩 연결 범프(22)를 통해 패키지 기판(10)과 전기적으로 연결될 수 있다. 반도체 칩(24)은 칩 연결 범프(22)를 통해 패키지 배선층(20a)과 전기적으로 연결될 수 있다. 칩 연결 범프(22)는 솔더 볼일 수 있다. 칩 연결 범프(22)는 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다.
반도체 칩(120)은 로직 칩 또는 메모리 칩일 수 있다. 일부 실시예에서, 로직 칩은 메모리 컨트롤러 칩, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
일부 실시예에서, 메모리 칩은 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
반도체 칩(24)은 도 1b에 도시한 바와 같이 상면(24a), 하면(24b) 및 양측면들(24c, 24d)을 포함할 수 있다. 반도체 칩(24)은 제1 폭(W1)을 가질 수 있다. 일부 실시예에서, 제1 폭(W1)은 8mm 내지 10mm일 수 있다. 반도체 칩(24)은 제1 두께(T1)를 가질 수 있다. 일부 실시예에서, 제1 두께(T1)는 30um 내지 500um일 수 있다. 일부 실시예에서, 제1 두께(T1)는 100um 내지 200um일 수 있다.
언더필층(26)은 도 1b에 도시한 바와 같이 반도체 칩(24)의 양측면들(24c, 24d), 패키지 기판(10)의 패키지 상부 보호층(18)의 상부 및 칩 연결 범프(22) 사이에 형성될 수 있다. 언더필층(26)은 반도체 칩(24)을 패키지 기판(10)에 신뢰성 있게 부착하기 위한 것으로 필요에 따라 형성되지 않을 수 있다.
연결 범프(28)는 반도체 칩(24)의 둘레의 패키지 기판(10) 상에 형성될 수 있다. 연결 범프(28)는 후술하는 바와 같이 하부 연결 범프(도 4의 28a)와 상부 연결 범프(도 4의 28b)로 구분될 수 있다. 반도체 칩 탑재 구조물(CH1)은 하부 연결 범프(도 4의 28a)를 포함할 수 있다. 연결 범프(28)는 솔더 볼일 수 있다. 연결 범프(28)는 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다.
인터포저 접착 구조물(IPA1)은 인터포저 기판(30) 및 접착층(44)을 포함할 수 있다. 인터포저 기판(30)은 유기물, 유리, 세라믹, 또는 반도체를 포함할 수 있다. 일부 실시예에서, 인터포저 기판(30)은 실리콘(Si)을 포함할 수 있다. 인터포저 기판(30) 내에는 액티브 소자, 예컨대 트랜지스터가 형성되지 않는 기판일 수 있다.
인터포저 기판(30)은 도 1a 및 도 1b에 도시한 바와 같이 상면(30a) 및 하면(30b)을 포함한다. 인터포저 기판(30)은 반도체 칩(24)에 대응하여 하면(30b)에서 내측으로 리세스(recessed)된 캐비티(32, cavity)를 포함할 수 있다. 캐비티(32)는 홈이나 구멍 등을 포괄할 수 있다. 반도체 칩(24)의 상부 일부분은 캐비티(32) 내에 위치할 수 있다. 필요에 따라서, 반도체 칩(24)의 상부 일부분은 캐비티(32)의 외부에 위치할 수도 있다.
캐비티(32)는 제2 폭(W2)을 가질 수 있다. 캐비티(32)의 제2 폭(W2)은 반도체 칩(24)의 제1 폭(W1)보다 클 수 있다. 일부 실시예에서, 제2 폭(W1)은 10mm 내지 12mm일 수 있다. 인터포저 기판(30) 내에 위치하는 캐비티(32)에 대응하여 반도체 칩(24)을 배치할 수 있기 때문에 반도체 패키지 구조체(PS1)는 전체 두께를 줄일 수 있다.
인터포저 기판(30) 내에는 인터포저 배선층(42)을 포함할 수 있다. 인터포저 배선층(42)은 인터포저 베이스 배선층(42a), 및 인터포저 베이스 배선층(42a)과 전기적으로 연결되는 인터포저 비아 배선층(42b)을 포함할 수 있다. 인터포저 배선층(42)은 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 금(Au), 또는 이들의 조합을 포함할 수 있다.
인터포저 기판(30)의 상면(30a) 및 하면(30b) 상에는 각각 인터포저 상부 연결 패드(38) 및 인터포저 하부 연결 패드(34)가 배치될 수 있다. 인터포저 상부 연결 패드(38) 및 인터포저 하부 연결 패드(34)는 캐비티(32)의 둘레에 배치될 수 있다. 인터포저 상부 연결 패드(38) 및 인터포저 하부 연결 패드(34)는 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 금(Au), 또는 이들의 조합을 포함할 수 있다.
인터포저 기판(30)의 상면(30a) 상에는 인터포저 상부 연결 패드(38) 사이를 절연하는 인터포저 상부 보호층(40)이 위치할 수 있다. 인터포저 기판(30)의 하면(30b) 상에는 인터포저 하부 연결 패드(34) 사이를 절연하는 인터포저 하부 보호층(36)이 위치할 수 있다. 인터포저 상부 보호층(40) 및 인터포저 하부 보호층(36)은 솔더 레지스트층일 수 있다.
일부 실시예에서, 인터포저 기판(30)은 인터포저 기판 베이스층으로 명명할 수 있다. 인터포저 기판(30)을 인터포저 기판 베이스층으로 명명할 경우, 인터포저 베이스층, 인터포저 상부 연결 패드(38), 인터포저 하부 연결 패드(34), 인터포저 상부 보호층(40), 인터포저 하부 보호층(36) 및 인터포저 배선층(42)은 모두 총칭하여 인터포저 기판으로 명명할 수도 있다.
접착층(44)은 도 1a 및 도 1b에 도시한 바와 같이 캐비티(32)의 내부 및 외부에 위치함과 아울러 반도체 칩(24)의 상면(24a) 및 양측면들(24c, 24d) 상에 모두 형성될 수 있다. 반도체 칩(24)의 양측면들(24c, 24d) 상에 형성된 접착층(44)의 하면(44r)은 반도체 칩(24)의 하면(24b)보다 더 아래에 위치할 수 있다.
접착층(44)은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 10um 내지 300um일 수 있다. 접착층(44)은 반도체 칩(24)의 상면에 형성된 상면 접착층(44a), 및 반도체 칩(24)의 양측면들(24c, 24d)에 각각 형성된 제1 측면 접착층(44b) 및 제2 측면 접착층(44c)을 포함할 수 있다.
접착층(44)은 다이 부착 필름(die attachment film, DAF) 또는 필름 온 다이(film on die, FOD)로 구성될 수 있다. 접착층(44)은 열경화성 수지로 구성될 수 있다. 접착층(44)은 반경화성(B-Stage)의 열경화성 수지를 경화(curing)시켜 형성할 수 있다. 접착층(44)은 에폭시 계열의 유기물일 수 있다. 접착층(44)은 반도체 칩(24)의 상면(24a) 및 양측면들(24c, 24d) 상에 열경화성 수지를 함침 또는 침투시켜 마련될 수 있다.
상면 접착층(44a)은 제3 두께(T3)를 가질 수 있다. 상면 접착층(44a)은 반도체 칩(24)의 상면(24a)으로부터 제3 두께(T3)를 가질 수 있다. 일부 실시예에서, 제3 두께(T3)는 5um 내지 30um일 수 있다.
상면 접착층(44a)은 필름 형태로 구성하여 상면 접착층(44a) 내에 보이드(void)가 발생하지 않게 할 있다. 이에 따라, 반도체 패키지 구조체(PS1)는 상면 접착층(44a)을 이용하여 반도체 칩(24)과 인터포저 기판(30)은 신뢰성 있게 접합되어 있을 수 있다.
제1 측면 접착층(44b) 및 제2 측면 접착층(44c)은 각각 반도체 칩(24)의 양측면들(24c, 24d)로부터 제3 폭(W3) 및 제4 폭(W4)을 가질 수 있다. 다시 말해, 접착층(44)은 반도체 칩(24)의 일측면(24c) 및 타측면(24d)으로부터 각각 제3 폭(W3) 및 제4 폭(W4)을 가질 수 있다. 제3 폭(W3) 및 제4 폭(W4)은 동일한 값을 가질 수 있다. 일부 실시예에서, 제3 폭(W3) 및 제4 폭(W4)은 1mm 이하일 수 있다. 이에 따라, 반도체 칩(24)을 기준으로 제1 측면 접착층(44b) 및 제2 측면 접착층(44c)은 서로 대칭 구조일 수 있다.
접착층(44)은 도 2에 도시한 바와 같이 인터포저 기판(30)의 중앙 부분에 위치하는 캐비티(32) 내에 배치될 수 있다. 접착층(44)은 도 2에 도시한 바와 같이 인터포저 기판(30)의 중앙 부분에 배치될 수 있다. 접착층(44)은 인터포저 기판(30)의 하면(30b)에 위치하는 캐비티(32) 내에 배치될 수 있다.
인터포저 접착 구조물(IPA1)은 연결 범프(28)를 포함할 수 있다. 연결 범프(28)는 캐비티(32)의 둘레의 인터포저 기판(30) 상에 형성될 수 있다. 연결 범프(28)는 후술하는 바와 같이 하부 연결 범프(도 4의 28a) 및 상부 연결 범프(도 4의 28b)로 구분될 수 있다. 인터포저 접착 구조물(IPA1)은 하부 연결 범프(도 4의 28a)와 전기적으로 연결된 상부 연결 범프(도 4의 28b)를 포함할 수 있다. 연결 범프(28)의 구성 물질은 앞서 설명한 바와 같다.
반도체 패키지 구조체(PS1)는 도 1a 및 도 1b에 도시한 바와 같이 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA1) 사이를 밀봉하는 몰딩층(46)을 포함할 수 있다. 몰딩층(46)은 패키지 기판(10)의 상면(10a) 및 인터포저 기판(30)의 하면 사이에 반도체 칩(24) 및 접착층(44)을 모두 밀봉할 수 있다. 몰딩층(46)은 패키지 기판(10) 상에 위치하는 반도체 칩(24), 언더필층(26), 연결 범프(28), 접착층(44)을 모두 밀봉하는 역할을 수행한다.
몰딩층(46)은 열경화성 수지, 열가소성 수지, UV 경화성 수지, 또는 이들의 조합을 포함할 수 있다. 몰딩층(46)은 에폭시 수지, 실리콘(silicone) 수지, 또는 이들의 조합을 포함할 수 있다. 몰딩층(46)은 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 3a 및 도 3b는 도 1a 및 도 1b의 인터포저 접착 구조물을 설명하기 위하여 도시한 단면도들이고, 도 4는 도 3a 및 도 3b의 인터포저 접착 구조물과 도 1a 및 도 1b의 반도체 칩 탑재 구조물을 접착하는 제조 공정을 설명하기 위한 분해 단면도이다.
구체적으로, 도 3a, 도 3b 및 도 4에서, 도 1a, 도 1b 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 3a, 도 3b 및 도 4에서, 도 1a, 도 1b 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다. 도 3b는 도 2의 IIIb-IIIb'에 따른 단면도일 수 있다.
도 3a에 도시한 인터포저 접착 구조물(IPA1)은 편의상 접착층(44)을 도시하지 않은 것이다. 앞서 설명한 바와 같이 인터포저 접착 구조물(IPA1)은 인터포저 기판(30)을 포함할 수 있다. 인터포저 기판(30)은 상면(30a) 및 하면(30b)을 포함할 수 있다.
인터포저 기판(30)은 하면(30b)으로부터 리세스된 캐비티(32)가 형성될 수 있다. 캐비티(32)는 하면(30b) 및 상면(30a) 사이에 형성된 비관통형일 수 있다. 다시 말해, 캐비티(32)는 하면(30b) 및 상면(30a) 사이를 관통하지 않을 수 있다.
도 3b는 도 3a의 캐비티(32) 내에 접착층(44)을 접착시킨 것을 도시한 것이다. 접착층(44)은 캐비티(32) 내에 채워지면서 인터포저 기판(30)의 하면(30b)보다 아래에 위치하게 할 수 있다. 접착층(44)은 반경화성(B-Stage)의 열경화성 수지를 이용할 수 있다.
여기서, 도 4를 참조하여 도 3a 및 도 3b의 인터포저 접착 구조물(IPA1)과 도 1a 및 도 1b의 반도체 칩 탑재 구조물(CH1)을 접착하는 제조 공정을 설명한다.
도 4에 도시한 바와 같이 도 1a 및 도 1b의 반도체 칩 탑재 구조물(CH1) 상에 도 3a 및 도 3b의 인터포저 접착 구조물(IPA1)을 위치시킨다. 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA1)은 서로 밀착시켜 접착한다. 반도체 칩 탑재 구조물(CH1)의 하부 연결 범프(28a) 및 반도체 칩(24)을 각각 인터포저 접착 구조물(IPA1)의 상부 연결 범프(28b) 및 접착층(44)에 얼라인시켜 접착한다.
반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA1)의 밀착할 때, 인터포저 접착 구조물(IPA1)에 마련된 접착층(44)은 반도체 칩 탑재 구조물(CH1)의 반도체 칩(24)의 상면(도 1b의 24a) 및 양측면들(도 1b의 24c, 24d) 상에 함침 또는 침투될 수 있다. 접착층(44)은 반경화성(B-Stage)의 열경화성 수지를 이용하기 때문에, 접착층(44)은 반도체 칩(24)의 상면(도 1b의 24a) 및 양측면들(도 1b의 24c, 24d) 상에 용이하게 배치될 수 있다.
반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA1)의 밀착한 후에는 할 때, 하부 연결 범프(28a) 및 상부 연결 범프(28b)는 도 1a의 연결 범프(28)가 만들어질 수 있다. 또한, 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA1)을 밀착하고 접착층(44)을 경화(curing)시킨 후에는 도 1a 및 도 1b에 도시한 바와 같은 반도체 패키지 구조체(PS1)가 만들어질 수 있다.
계속하여, 도 1a에 도시한 바와 같은 반도체 패키지 구조체(PS1)의 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA1) 사이를 밀봉하는 몰딩층(46)을 형성할 수 있다. 몰딩층(46)은 선택적으로 형성하지 않을 수도 있다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체의 일부 구성 요소들을 설명하기 위한 단면도이다.
구체적으로, 도 5a의 반도체 패키지 구조체(PS1-1)는 도 1a 및 도 1b의 반도체 패키지 구조체(PS1)와 비교할 때 접착층(44-1)의 배치나 모양이 다른 것을 제외하고는 동일할 수 있다. 도 5a에서, 도 1a 및 도 1b와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5a에서, 도 1a 및 도 1b와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지 구조체(PS1-1)는 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA1-1)을 포함할 수 있다. 반도체 칩 탑재 구조물(CH1)에 포함된 반도체 칩(24)은 상면(24a), 하면(24b) 및 양측면들(24c, 24d)을 포함할 수 있다. 반도체 칩(24)은 제1 폭(W1) 및 제1 두께(T1)를 가질 수 있다.
인터포저 접착 구조물(IPA1-1)은 인터포저 기판(30) 및 접착층(44-1)을 포함할 수 있다. 인터포저 기판(30)은 상면(30a) 및 하면(30b)을 포함한다. 인터포저 기판(30)은 반도체 칩(24)에 대응하는 캐비티(32)를 포함할 수 있다. 캐비티(32)는 제2 폭(W2)을 가질 수 있다.
접착층(44)은 제2 두께(T2-1)를 가질 수 있다. 제2 두께(T2-1)는 도 1b의 제2 두께(T2)보다 작을 수 있다. 접착층(44-1)은 반도체 칩(24)의 상면에 형성된 상면 접착층(44a-1), 및 반도체 칩(24)의 양측면들(24c, 24d)에 각각 형성된 제1 측면 접착층(44b-1) 및 제2 측면 접착층(44c-1)을 포함할 수 있다. 상면 접착층(44a-1)은 반도체 칩(24)의 상면(24a)으로부터 제3 두께(T3-1)를 가질 수 있다. 제3 두께(T3-1)는 앞서 도 1b의 제3 두께(T3)와 동일할 수 있다. 반도체 칩(24)의 양측면들(24c, 24d) 상에 형성된 접착층(44-1)의 하면(44r-1)은 반도체 칩(24)의 하면(24b)보다 더 위에 위치할 수 있다.
제1 측면 접착층(44b-1) 및 제2 측면 접착층(44c-1)은 각각 반도체 칩(24)의 양측면들(24c, 24d)로부터 제5 폭(W5) 및 제6 폭(W6)을 가질 수 있다. 다시 말해, 접착층(44-1)은 반도체 칩(24)의 일측면(24c) 및 타측면(24d)으로부터 각각 제5 폭(W5) 및 제6 폭(W6)을 가질 수 있다. 제5 폭(W4) 및 제6 폭(W6)은 서로 다른 값을 가질 수 있다. 제5 폭(W5)은 제6 폭(W6)보다 클 수 있다. 제5 폭(W5) 및 제6 폭(W6)은 1mm 이하일 수 있다. 이에 따라, 반도체 칩(24)을 기준으로 제1 측면 접착층(44b-1) 및 제2 측면 접착층(44c-1)은 서로 비대칭 구조일 수 있다.
도 5b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체의 일부 구성 요소들을 설명하기 위한 단면도이다.
구체적으로, 도 5b의 반도체 패키지 구조체(PS1-2)는 도 1a 및 도 1b의 반도체 패키지 구조체(PS1)와 비교할 때 접착층(44-2)의 배치나 모양이 다른 것을 제외하고는 동일할 수 있다. 도 5b에서, 도 1a 및 도 1b와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5b에서, 도 1a 및 도 1b와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지 구조체(PS1-2)는 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA1-2)을 포함할 수 있다. 반도체 칩 탑재 구조물(CH1)에 포함되는 반도체 칩(24)은 상면(24a), 하면(24b) 및 양측면들(24c, 24d)을 포함할 수 있다.
인터포저 접착 구조물(IPA1-2)은 인터포저 기판(30) 및 접착층(44-2)을 포함할 수 있다. 인터포저 기판(30)은 상면(30a) 및 하면(30b)을 포함한다. 인터포저 기판(30)은 반도체 칩(24)에 대응하는 캐비티(32)를 포함할 수 있다.
접착층(44-2)은 반도체 칩(24)의 상면에 형성된 상면 접착층(44a-2), 및 반도체 칩(24)의 양측면들(24c, 24d)에 각각 형성된 제1 측면 접착층(44b-2) 및 제2 측면 접착층(44c-2)을 포함할 수 있다.
제1 측면 접착층(44b-2) 및 제2 측면 접착층(44c-2)의 하면(44r-2)은 타원형일 수 있다. 다시 말해, 반도체 칩(24)의 양측면들(24c, 24d) 상에 형성된 접착층(44-2)의 하면(44r-2)은 타원형으로 구성될 수 있다. 반도체 칩(24)을 기준으로 제1 측면 접착층(44b-2) 및 제2 측면 접착층(44c-2)은 서로 대칭 구조일 수 있다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이고, 도 6b는 도 6a의 일부 구성 요소들을 설명하기 위한 단면도이고, 도 7은 도 6a의 인터포저 기판, 접착층 및 패치 패턴들의 배치를 설명하기 위한 레이아웃도이다.
구체적으로, 도 6a, 도 6b 및 도 7의 반도체 패키지 구조체(PS2)는 도 1a, 도 1b 및 도 2의 반도체 패키지 구조체(PS1)와 비교할 때 복수개의 패치 패턴들(patch patterns, 48)을 더 포함하는 것을 제외하고는 동일할 수 있다.
도 6a, 도 6b 및 도 7에서, 도 1a, 도 1b 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 6a, 도 6b 및 도 7에서, 도 1a, 도 1b 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지 구조체(PS2)는 도 6a에 도시한 바와 같이 반도체 칩 탑재 구조물(CH1), 반도체 칩 탑재 구조물(CH1) 상에 부착된 인터포저 접착 구조물(IPA2), 및 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA2) 사이를 밀봉하는 몰딩층(46)을 포함할 수 있다. 반도체 칩 탑재 구조물(CH1)은 도 1a, 도 1b 및 도 2에서 설명하였으므로 자세한 설명은 생략한다.
인터포저 접착 구조물(IPA2)은 인터포저 기판(30), 접착층(44) 및 복수개의 패치 패턴들(48)을 포함할 수 있다. 인터포저 기판(30)은 도 6a 및 도 6b에 도시한 바와 같이 반도체 칩(24)에 대응하여 하면(30b)에서 내측으로 리세스(recessed)된 캐비티(32, cavity)를 포함할 수 있다. 반도체 칩(24)은 도 6b에 도시한 바와 같이 상면(24a), 하면(24b) 및 양측면들(24c, 24d)을 포함할 수 있다.
접착층(44)은 도 6a 및 도 6b에 도시한 바와 같이 캐비티(32)의 내부 및 외부에 위치함과 아울러 반도체 칩(24)의 상면(24a) 및 양측면들(24c, 24d) 상에 모두 형성될 수 있다. 접착층(44)은 반도체 칩(24)의 상면에 형성된 상면 접착층(44a), 및 반도체 칩(24)의 양측면들(24c, 24d)에 각각 형성된 제1 측면 접착층(44b) 및 제2 측면 접착층(44c)을 포함할 수 있다.
접착층(44)은 도 7에 도시한 바와 같이 인터포저 기판(30)의 중앙 부분에 위치하는 캐비티(32) 내에 배치될 수 있다. 접착층(44)은 인터포저 기판(30)의 하면(30b)에 위치하는 캐비티(32) 내에 배치될 수 있다.
패치 패턴들(48, patch patterns)은 도 6a 및 도 6b에 도시한 바와 같이 반도체 칩(24)의 상면(24a)에 형성된 접착층(44(44a))의 내부 및 캐비티(32) 상에는 서로 떨어져 위치할 수 있다. 패치 패턴들(48)은 도 7에 도시한 바와 같이 인터포저 기판(30)의 중앙 부분에 위치하는 접착층(44) 내에 위치할 수 있다. 패치 패턴들(48)은 솔더 레지스트 패턴들로 형성할 수 있다.
패치 패턴들(48)은 상면 접착층(44a)의 제3 두께(T3)와 동일할 수 있다. 상면 접착층(44a) 내에 패치 패턴들(48)이 더 포함되어 있을 경우, 상면 접착층(44a) 내에 보이드가 발생하지 않을 뿐만 아니라, 반도체 칩(24)과 인터포저 기판(30)간의 접합 신뢰성을 더욱 향상시킬 수 있다.
도 8a 및 도 8b는 도 6a 및 도 6b의 인터포저 접착 구조물을 설명하기 위하여 도시한 단면도들이고, 도 9는 도 8a 및 도 8b의 인터포저 접착 구조물과 도 6a 및 도 6b의 반도체 칩 탑재 구조물을 접착하는 제조 공정을 설명하기 위한 분해 단면도이다.
구체적으로, 도 8a, 도 8b 및 도 9에서, 도 6a, 도 6b 및 도 7과 동일한 참조번호는 동일한 부재를 나타낸다. 도 8a, 도 8b 및 도 9에서, 도 6a, 도 6b 및 도 7과 동일한 내용은 간단히 설명하거나 생략한다. 도 8b는 도 7의 VIIIb-VIIIb'에 따른 단면도일 수 있다.
도 8a에 도시한 인터포저 접착 구조물(IPA2)은 편의상 접착층(44)을 도시하지 않은 것이다. 앞서 설명한 바와 같이 인터포저 접착 구조물(IPA2)은 인터포저 기판(30)을 포함할 수 있다. 인터포저 기판(30)은 상면(30a) 및 하면(30b)을 포함할 수 있다.
인터포저 기판(30)은 하면(30b)으로부터 리세스된 캐비티(32)가 형성될 수 있다. 캐비티(32)는 하면(30b) 및 상면(30a) 사이에 형성된 비관통형일 수 있다. 다시 말해, 캐비티(32)는 하면(30b) 및 상면(30a) 사이를 관통하지 않을 수 있다.
도 8b는 도 8a의 캐비티(32) 내에 패치 패턴들(48)을 형성한 후, 패치 패턴들(48)이 형성된 캐비티(32) 내에 접착층(44)을 접착시킨 것을 도시한 것이다. 접착층(44)은 캐비티(32) 내에 채워지면서 인터포저 기판(30)의 하면(30b)보다 아래에 위치하게 할 수 있다. 접착층(44)은 반경화성(B-Stage)의 열경화성 수지를 이용할 수 있다.
여기서, 도 9를 참조하여 도 8a 및 도 8b의 인터포저 접착 구조물(IPA2)과 도 6a 및 도 6b의 반도체 칩 탑재 구조물(CH1)을 접착하는 제조 공정을 설명한다.
도 9에 도시한 바와 같이 도 6a 및 도 6b의 반도체 칩 탑재 구조물(CH1) 상에 도 8a 및 도 8b의 인터포저 접착 구조물(IPA2)을 위치시킨다. 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA2)은 서로 밀착시켜 접착한다. 반도체 칩 탑재 구조물(CH1)의 하부 연결 범프(28a) 및 반도체 칩(24)을 각각 인터포저 접착 구조물(IPA2)의 상부 연결 범프(28b) 및 패치 패턴들(48)이 포함된 접착층(44)에 얼라인시켜 접착한다.
반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA2)의 밀착할 때, 인터포저 접착 구조물(IPA2)에 마련된 접착층(44)은 반도체 칩 탑재 구조물(CH1)의 반도체 칩(24)의 상면(도 6b의 24a) 및 양측면들(도 6b의 24c, 24d) 상에 함침 또는 침투될 수 있다.
접착층(44)은 반경화성(B-Stage)의 열경화성 수지를 이용하기 때문에, 접착층(44)은 반도체 칩(24)의 상면(도 6b의 24a) 및 양측면들(도 6b의 24c, 24d) 상에 용이하게 배치될 수 있다.
아울러서, 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA2)의 밀착할 때, 패치 패턴들(48)로 인하여 반도체 칩(24)의 상면(도 6b의 24a)과 캐비티(32) 사이의 거리를 용이하게 조절할 수 있다.
반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA2)의 밀착한 후에는 할 때, 하부 연결 범프(28a) 및 상부 연결 범프(28b)는 도 6a의 연결 범프(28)가 만들어질 수 있다. 또한, 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA2)을 밀착하고 접착층(44)을 경화(curing)시킨 후에는 도 6a 및 도 6b에 도시한 바와 같은 반도체 패키지 구조체(PS2)가 만들어질 수 있다.
계속하여, 도 6a에 도시한 바와 같은 반도체 패키지 구조체(PS2)의 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA2) 사이를 밀봉하는 몰딩층(46)을 형성할 수 있다. 몰딩층(46)은 선택적으로 형성하지 않을 수도 있다.
도 10a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이고, 도 10b는 도 10a의 일부 구성 요소들을 설명하기 위한 단면도이고, 도 11은 도 10a의 인터포저 기판, 관통형 캐비티 및 접착층의 배치를 설명하기 위한 레이아웃도이다.
구체적으로, 도 10a, 도 10b 및 도 11의 반도체 패키지 구조체(PS3)는 도 1a, 도 1b 및 도 2의 반도체 패키지 구조체(PS1)와 비교할 때 관통형 캐비티(32-1)를 포함하는 것을 제외하고는 동일할 수 있다.
도 10a, 도 10b 및 도 11에서, 도 1a, 도 1b 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 10a, 도 10b 및 도 11에서, 도 1a, 도 1b 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지 구조체(PS3)는 도 10a에 도시한 바와 같이 반도체 칩 탑재 구조물(CH1), 반도체 칩 탑재 구조물(CH1) 상에 부착된 인터포저 접착 구조물(IPA3), 및 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA3) 사이를 밀봉하는 몰딩층(46)을 포함할 수 있다. 반도체 칩 탑재 구조물(CH1)은 도 1a, 도 1b 및 도 2에서 설명하였으므로 자세한 설명은 생략한다.
인터포저 접착 구조물(IPA3)은 관통형 캐비티(32-1)를 포함하는 인터포저 기판(30-1) 및 접착층(44-3)을 포함할 수 있다. 인터포저 기판(30-1)은 도 10a 및 도 10b에 도시한 바와 같이 반도체 칩(24)에 대응하여 하면(30b-1)에서 상면(30a-1)으로 관통된 관통형 캐비티(32-1, cavity)를 포함할 수 있다. 반도체 칩(24)은 도 10b에 도시한 바와 같이 상면(24a), 하면(24b) 및 양측면들(24c, 24d)을 포함할 수 있다.
접착층(44-3)은 도 10a 및 도 10b에 도시한 바와 같이 관통형 캐비티(32-1)의 내부 및 외부에 위치함과 아울러 반도체 칩(24)의 상면(24a) 및 양측면들(24c, 24d) 상에 모두 형성될 수 있다. 접착층(44-3)은 반도체 칩(24)의 상면에 형성된 상면 접착층(44a-3), 및 반도체 칩(24)의 양측면들(24c, 24d)에 각각 형성된 제1 측면 접착층(44b-3) 및 제2 측면 접착층(44c-3)을 포함할 수 있다.
접착층(44-3)은 도 11에 도시한 바와 같이 인터포저 기판(30)의 중앙 부분에 위치하는 관통형 캐비티(32-1) 내에 배치될 수 있다. 접착층(44-3)은 인터포저 기판(30)의 하면(30b-1)에 위치하는 관통형 캐비티(32-1) 내에 배치될 수 있다.
접착층(44)은 제2 두께(T2-2)를 가질 수 있다. 상면 접착층(44a-3)은 제3 두께(T3-2)를 가질 수 있다. 상면 접착층(44a-3)은 반도체 칩(24)의 상면(24a)으로부터 제3 두께(T3-2)를 가질 수 있다. 상면 접착층(44a-3)의 제3 두께(T3-2)는 도 1b의 상면 접착층(44a)의 제3 두께(T3)보다 두꺼울 수 있다. 이렇게 될 경우, 상면 접착층(44a-3) 내에 보이드가 발생하지 않을 뿐만 아니라, 반도체 칩(24)과 인터포저 기판(30-1)간의 접합 신뢰성을 더욱 향상시킬 수 있다.
도 12a 및 도 12b는 도 10a 및 도 10b의 인터포저 접착 구조물을 설명하기 위하여 도시한 단면도들이고, 도 13은 도 12a 및 도 12b의 인터포저 접착 구조물과 도 10a 및 도 10b의 반도체 칩 탑재 구조물을 접착하는 제조 공정을 설명하기 위한 분해 단면도이다.
구체적으로, 도 12a, 도 12b 및 도 13에서, 도 10a, 도 10b 및 도 11과 동일한 참조번호는 동일한 부재를 나타낸다. 도 12a, 도 12b 및 도 13에서, 도 10a, 도 10b 및 도 11과 동일한 내용은 간단히 설명하거나 생략한다. 도 12b는 도 11의 XIIIb-XIIIb'에 따른 단면도일 수 있다.
도 12a에 도시한 인터포저 접착 구조물(IPA3)은 편의상 접착층(44-3)을 도시하지 않은 것이다. 앞서 설명한 바와 같이 인터포저 접착 구조물(IPA3)은 관통형 캐비티(32-1)를 구비하는 인터포저 기판(30-1)을 포함할 수 있다. 인터포저 기판(30-1)은 상면(30a-1) 및 하면(30b-1)을 포함할 수 있다. 인터포저 기판(30-1)은 하면(30b-1)으로부터 상면으로 관통된 관통형 캐비티(32-1)가 형성될 수 있다. 관통형 캐비티(32-1)는 하면(30b-1) 및 상면(30a-1) 사이를 관통할 수 있다.
도 12b는 도 12a의 관통형 캐비티(32-1) 내에 접착층(44-3)을 접착시킨 것을 도시한 것이다. 접착층(44-3)은 캐비티(32) 내에 채워지면서 인터포저 기판(30-1)의 하면(30b-1)보다 아래에 위치하게 할 수 있다. 접착층(44-3)은 반경화성(B-Stage)의 열경화성 수지를 이용할 수 있다.
여기서, 도 13을 참조하여 도 12a 및 도 12b의 인터포저 접착 구조물(IPA3)과 도 10a 및 도 10b의 반도체 칩 탑재 구조물(CH1)을 접착하는 제조 공정을 설명한다.
도 13에 도시한 바와 같이 도 10a 및 도 10b의 반도체 칩 탑재 구조물(CH1) 상에 도 12a 및 도 12b의 인터포저 접착 구조물(IPA3)을 위치시킨다. 인터포저 접착 구조물(IPA3)은 필름 기판(50)에 부착시킬 수 있다. 필름 기판(50)은 인터포저 기판(30-1)의 상면(30a-1) 상의 인터포저 상부 보호층(40), 인터포저 상부 연결 패드(38) 및 접착층(44-3)에 부착될 수 있다.
반도체 칩 탑재 구조물(CH1) 및 필름 기판(50)에 부착된 인터포저 접착 구조물(IPA3)은 서로 밀착시켜 접착한다. 반도체 칩 탑재 구조물(CH1)의 하부 연결 범프(28a) 및 반도체 칩(24)을 각각 인터포저 접착 구조물(IPA3)의 상부 연결 범프(28b) 및 접착층(44-3)에 얼라인시켜 접착한다.
반도체 칩 탑재 구조물(CH1) 및 필름 기판(50)에 부착된 인터포저 접착 구조물(IPA3)의 밀착할 때, 인터포저 접착 구조물(IPA3)에 마련된 접착층(44-3)은 반도체 칩 탑재 구조물(CH1)의 반도체 칩(24)의 상면(도 10의 24a) 및 양측면들(도 10b의 24c, 24d) 상에 함침 또는 침투될 수 있다.
접착층(44-3)은 반경화성(B-Stage)의 열경화성 수지를 이용하기 때문에, 접착층(44-3)은 반도체 칩(24)의 상면(도 6b의 24a) 및 양측면들(도 6b의 24c, 24d) 상에 용이하게 배치될 수 있다.
아울러서, 반도체 칩 탑재 구조물(CH1) 및 필름 기판(50)에 부착된 인터포저 접착 구조물(IPA3)의 밀착할 때, 관통형 캐비티(32-1) 내에 포함된 접착층(44-3)으로 인하여 반도체 칩(24)의 상면(도 10b의 24a) 상에 두껍게 접착층(44-3)을 위치시킬 수 있다.
반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA3)의 밀착한 후에는 할 때, 하부 연결 범프(28a) 및 상부 연결 범프(28b)는 도 10a의 연결 범프(28)가 만들어질 수 있다. 또한, 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA3)을 밀착하고 접착층(44)을 경화(curing)시킨 후에는 도 10a 및 도 10b에 도시한 바와 같은 반도체 패키지 구조체(PS3)가 만들어질 수 있다.
계속하여, 필름 기판(50)을 제거한 후에 도 10a에 도시한 바와 같은 반도체 패키지 구조체(PS3)의 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA3) 사이를 밀봉하는 몰딩층(46)을 형성할 수 있다. 몰딩층(46)은 선택적으로 형성하지 않을 수도 있다.
도 14a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이고, 도 14b는 도 14a의 일부 구성 요소들을 설명하기 위한 단면도이고, 도 15는 도 14a의 인터포저 기판, 관통형 캐비티 및 반도체 칩의 배치를 설명하기 위한 레이아웃도이다.
구체적으로, 도 14a, 도 14b 및 도 14의 반도체 패키지 구조체(PS4)는 도 10a, 도 10b 및 도 11의 반도체 패키지 구조체(PS3)와 비교할 때 관통형 캐비티(32-2)를 포함함과 아울러 반도체 칩(24)의 상면(24a)이 노출되어 있는 것을 제외하고는 동일할 수 있다. 도 14a, 도 14b 및 도 14에서, 도 10a, 도 10b 및 도 11과 동일한 참조번호는 동일한 부재를 나타낸다. 도 14a, 도 14b 및 도 14에서, 도 10a, 도 10b 및 도 11과 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지 구조체(PS4)는 도 14a에 도시한 바와 같이 반도체 칩 탑재 구조물(CH1), 반도체 칩 탑재 구조물(CH1) 상에 부착된 인터포저 접착 구조물(IPA4), 및 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA4) 사이를 밀봉하는 몰딩층(46)을 포함할 수 있다. 반도체 칩 탑재 구조물(CH1)은 도 1a, 도 1b 및 도 2에서 설명하였으므로 자세한 설명은 생략한다.
인터포저 접착 구조물(IPA4)은 관통형 캐비티(32-2)를 포함하는 인터포저 기판(30-2) 및 접착층(44-4)을 포함할 수 있다. 인터포저 기판(30-2)은 도 14a 및 도 14b에 도시한 바와 같이 반도체 칩(24)에 대응하여 하면(30b-2)에서 상면(30a-2)으로 관통된 관통형 캐비티(32-2, cavity)를 포함할 수 있다. 반도체 칩(24)은 도 14b에 도시한 바와 같이 상면(24a), 하면(24b) 및 양측면들(24c, 24d)을 포함할 수 있다.
접착층(44-4)은 도 14a 및 도 14b에 도시한 바와 같이 관통형 캐비티(32-2)의 내부 및 외부에 위치함과 아울러 반도체 칩(24)의 양측면들(24c, 24d) 상에 모두 형성될 수 있다. 접착층(44-4)은 반도체 칩(24)의 상면(24a)을 노출하게 형성될 수 있다. 접착층(44-4)은 반도체 칩(24)의 양측면들(24c, 24d)에 각각 형성된 제1 측면 접착층(44b-4) 및 제2 측면 접착층(44c-4)을 포함할 수 있다.
반도체 칩(24)의 양측면들(24c, 24d) 상에 형성된 접착층(44-4)의 하면(44r-1)은 반도체 칩(24)의 하면(24b)보다 더 위에 위치할 수 있다. 다시 말해, 반도체 칩(24)의 양측면들(24c, 24d) 상에 형성된 접착층들(44b-4, 44c-4)의 하면(44r-3)은 반도체 칩(24)의 하면(24b)보다 더 위에 위치할 수 있다.
필요에 따라서, 앞서 설명한 바와 같이 반도체 칩(24)의 양측면들(24c, 24d) 상에 형성된 접착층들(44b-4, 44c-4)의 하면(44r-3)은 반도체 칩(24)의 하면(24b)보다 더 아래에 위치할 수도 있다.
관통형 캐비티(32-2)는 도 15에 도시한 바와 같이 인터포저 기판(30)의 중앙 부분에 배치될 수 있다. 관통형 캐비티(32-2) 내에는 접착층(44-4)이 배치되지 않고 반도체 칩(24)의 상면(24a)이 위치할 수 있다.
접착층(44-4)은 제2 두께(T2-3)를 가질 수 있다. 제1 측면 접착층(44b-4) 및 제2 측면 접착층(44c-4)은 제2 두께(T2-3)를 가질 수 있다. 접착층(44-4)의 제2 두께(T2-3)는 반도체 칩(24)의 제1 두께(T1)보다 작을 수 있다. 이렇게 될 경우, 접착층(44-4) 내에 보이드가 발생하지 않을 뿐만 아니라, 반도체 칩(24)과 인터포저 기판(30-2)간의 접합 신뢰성을 향상시킬 수 있고, 반도체 패키지 구조체(PS4)의 전체 두께를 낮출 수 있다.
도 16a 및 도 16b는 도 14a 및 도 14b의 인터포저 접착 구조물을 설명하기 위하여 도시한 단면도들이고, 도 17은 도 16a 및 도 16b의 인터포저 접착 구조물과 도 14a 및 도 14b의 반도체 칩 탑재 구조물을 접착하는 제조 공정을 설명하기 위한 분해 단면도이다.
구체적으로, 도 16a, 도 16b 및 도 17에서, 도 14a, 도 14b 및 도 15와 동일한 참조번호는 동일한 부재를 나타낸다. 도 16a, 도 16b 및 도 17에서, 도 14a, 도 14b 및 도 15와 동일한 내용은 간단히 설명하거나 생략한다. 도 16b는 도 15의 XVIb-XVIb'에 따른 단면도일 수 있다.
도 16a에 도시한 인터포저 접착 구조물(IPA4)은 편의상 접착층(44-4)을 도시하지 않은 것이다. 앞서 설명한 바와 같이 인터포저 접착 구조물(IPA4)은 관통형 캐비티(32-2)를 구비하는 인터포저 기판(30-2)을 포함할 수 있다. 인터포저 기판(30-2)은 상면(30a-2) 및 하면(30b-2)을 포함할 수 있다.
인터포저 기판(30-2)은 하면(30b-2)으로부터 상면으로 관통된 캐비티(32-2)가 형성될 수 있다. 관통형 캐비티(32-2)는 하면(30b-2) 및 상면(30a-2) 사이를 관통할 수 있다.
도 16b는 도 16a의 관통형 캐비티(32-2) 내에 접착층(44-4)을 접착시킨 것을 도시한 것이다. 접착층(44-4)은 관통형 캐비티(32-2)에 채워지지 않고 관통형 캐비티(32-2)의 양측면들에 위치할 수 있다. 접착층(44-4)은 반도체 칩(24)의 양측면들(24c, 24d) 상에 형성된 제1 측면 접착층(44b-4) 및 제2 측면 접착층(44c-4)을 포함할 수 있다. 접착층(44-4)의 하면(44r-3)은 관통형 캐비티(32-2) 내에 마련되면서 반도체 칩(24)의 하면(24b)보다 위에 위치하게 할 수 있다. 접착층(44-4)은 반경화성(B-Stage)의 열경화성 수지를 이용할 수 있다.
여기서, 도 17을 참조하여 도 16a 및 도 16b의 인터포저 접착 구조물(IPA4)과 도 14a 및 도 14b의 반도체 칩 탑재 구조물(CH1)을 접착하는 제조 공정을 설명한다.
도 17에 도시한 바와 같이 도 14a 및 도 14b의 반도체 칩 탑재 구조물(CH1) 상에 도 16a 및 도 16b의 인터포저 접착 구조물(IPA4)을 위치시킨다. 인터포저 접착 구조물(IPA4)은 필름 기판(50)에 부착시킬 수 있다. 필름 기판(50)은 인터포저 기판(30-2)의 상면(30a-2) 상의 인터포저 상부 보호층(40), 인터포저 상부 연결 패드(38) 및 접착층(44-4)에 부착될 수 있다.
반도체 칩 탑재 구조물(CH1) 및 필름 기판(50)에 부착된 인터포저 접착 구조물(IPA3)은 서로 밀착시켜 접착한다. 반도체 칩 탑재 구조물(CH1)의 하부 연결 범프(28a) 및 반도체 칩(24)을 각각 인터포저 접착 구조물(IPA4)의 상부 연결 범프(28b) 및 접착층(44-4)에 얼라인시켜 접착한다.
반도체 칩 탑재 구조물(CH1) 및 필름 기판(50)에 부착된 인터포저 접착 구조물(IPA4)의 밀착할 때, 인터포저 접착 구조물(IPA4)에 마련된 접착층(44-4)은 반도체 칩 탑재 구조물(CH1)의 반도체 칩(24)의 양측면들(도 14b의 24c, 24d) 상에 함침 또는 침투될 수 있다.
접착층(44-4)은 반경화성(B-Stage)의 열경화성 수지를 이용하기 때문에, 접착층(44-4)은 반도체 칩(24)의 양측면들(도 14b의 24c, 24d) 상에 용이하게 배치될 수 있다.
아울러서, 반도체 칩 탑재 구조물(CH1) 및 필름 기판(50)에 부착된 인터포저 접착 구조물(IPA4)을 밀착할 때, 관통형 캐비티(32-2) 내에 포함된 접착층(44-4)으로 인하여 반도체 칩(24)과 인터포저 기판은 용이하게 부착될 수 있다.
반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA3)의 밀착한 후에는 할 때, 하부 연결 범프(28a) 및 상부 연결 범프(28b)는 도 10a의 연결 범프(28)가 만들어질 수 있다. 또한, 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA4)을 밀착하고 접착층(44-4)을 경화(curing)시킨 후에는 도 14a 및 도 14b에 도시한 바와 같은 반도체 패키지 구조체(PS4)가 만들어질 수 있다.
계속하여, 필름 기판(50)을 제거한 후에 도 14a에 도시한 바와 같은 반도체 패키지 구조체(PS4)의 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA4) 사이를 밀봉하는 몰딩층(46)을 형성할 수 있다. 몰딩층(46)은 선택적으로 형성하지 않을 수도 있다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 설명하기 위하여 도시한 단면도이다.
구체적으로, 도 18의 반도체 패키지 구조체(PS5)는 도 1a 및 도 1b의 반도체 패키지 구조체(PS1)와 비교할 때 인터포저 접착 구조물(IPA5)의 구성이 다른 것을 제외하고는 동일할 수 있다. 도 18에서, 도 1a 및 도 1b와 동일한 참조번호는 동일한 부재를 나타낸다. 도 18에서, 도 1a 및 도 1b와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지 구조체(PS5)는 반도체 칩 탑재 구조물(CH1), 반도체 칩 탑재 구조물(CH1) 상에 부착된 인터포저 접착 구조물(IPA5), 및 반도체 칩 탑재 구조물(CH1) 및 인터포저 접착 구조물(IPA5) 사이를 밀봉하는 몰딩층(46)을 포함할 수 있다. 반도체 칩 탑재 구조물(CH1)은 도 1a 및 도 1b에서 설명하였으므로 자세한 설명은 생략한다.
인터포저 접착 구조물(IPA5)은 캐비티(32-3)를 갖는 인터포저 기판(30-3) 및 접착층(44)을 포함할 수 있다. 인터포저 기판(30-3)은 상면(30a-3) 및 하면(30b-3)을 포함한다. 인터포저 기판(30-3)은 반도체 칩(24)에 대응하여 하면(30b)에서 내측으로 리세스(recessed)된 캐비티(32-3)를 포함할 수 있다.
인터포저 기판(30-3)은 패키지 기판(10) 상에 형성된 연결 범프(28)와 전기적으로 연결되는 관통 비아(42-1)가 형성될 수 있다. 인터포저 기판(30-3)이 실리콘 기판으로 구성할 포함할 경우, 관통 비아(42-1)는 관통 실리콘 비아일 수 있다. 관통 비아(42-1) 상에는 추가적인 반도체 패키지 구조체가 용이하게 탑재될 수 있다.
접착층(44)은 캐비티(32-3)의 내부 및 외부에 위치함과 아울러 반도체 칩(24)의 상면(도 1b의 24a) 및 양측면들(도 1b의 24c, 24d) 상에 모두 형성될 수 있다. 접착층(44)은 반도체 칩(24)의 상면에 형성된 상면 접착층(44a), 및 반도체 칩(24)의 양측면들(24c, 24d)에 각각 형성된 제1 측면 접착층(44b) 및 제2 측면 접착층(44c)을 포함할 수 있다.
이하에서는 본 발명의 반도체 패키지 구조체를 이용한 다양한 응용예를 설명한다. 이하의 응용예들은 예시적으로 설명하는 것이며 본 발명이 여기에 한정되지는 않는다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지 구조체를 설명하기 위한 단면도이다.
구체적으로, 적층형 반도체 패키지 구조체(PK1)는 제1 반도체 패키지 구조체(PS1) 및 제2 반도체 패키지 구조체(PS6)를 포함한다. 제1 반도체 패키지 구조체(PS1)는 도 1a, 도 1b 및 도 2에서 설명하였으므로 여기서는 생략한다.
본 실시예에서, 도 1a, 도 1b 및 도 2를 이용하여 제1 반도체 패키지 구조체(PS1)를 구성한다. 그러나, 앞서 도 5a, 도 5b, 도 6a, 도 6b, 도 10a, 도 10b, 도 14a 및 도 14b의 제1 반도체 패키지 구조체를 구성할 수도 있다.
적층형 반도체 패키지 구조체(PK1)는 제1 반도체 패키지 구조체(PS1) 상에 제2 반도체 패키지 구조체(PS6)를 적층하여 구성한다. 제2 반도체 패키지 구조체(PS6)는 제1 반도체 패키지 구조체(PS1)와 전기적으로 연결될 수 있다.
제2 반도체 패키지 구조체(PS6)는 제2 패키지 기판(54), 외부 연결 범프(52), 제2 반도체 칩(56), 및 몰딩층(60)을 포함할 수 있다. 제2 패키지 기판(54)은 상면(54a) 및 하면(54b)을 포함할 수 있다. 제2 패키지 기판(54)은 패키지 기판(10)과 동일한 구성을 가질 수 있다. 제2 패키지 기판(54)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다.
제2 패키지 기판(54)의 하면에는 제2 외부 연결 범프(52)가 마련될 수 있다. 제2 외부 연결 범프(52)는 인터포저 기판(30)의 인터포저 상부 연결 패드(38)와 전기적으로 연결될 수 있다. 제2 외부 연결 범프(52)는 솔더 볼일 수 있다.
제2 반도체 칩(56)은 제2 패키지 기판(54) 상에 위치하고 제2 패키지 기판(54)과 본딩 와이어(58)를 이용하여 전기적으로 연결될 수 있다. 제2 반도체 칩(56)은 제2 패키지 기판(54)과 플립 칩 본딩될 수도 있다. 제2 반도체 칩(56)은 로직 칩 또는 메모리 칩일 수 있다. 일부 실시예에서, 제1 반도체 칩(24)이 로직 칩일 경우, 제2 반도체 칩(56)은 메모리 칩일 수 있다. 도 19에서, 제2 반도체 칩(56)을 하나의 칩으로 도시하였으나, 복수개가 적층된 적층 칩일 수도 있다.
제2 몰딩층(60)은 제2 패키지 기판(54) 상에서 제2 반도체 칩(56)을 몰딩한다. 제2 몰딩층(60)은 제2 패키지 기판(54) 상에 위치하는 제2 반도체 칩(56) 및 본딩 와이어(58)를 모두 밀봉하는 역할을 수행한다. 제2 몰딩층(60)은 앞서 도 1a, 도 1b 및 도 2의 제1 몰딩층(46)과 동일한 물질로 형성할 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지 구조체를 설명하기 위한 단면도이다.
구체적으로, 적층형 반도체 패키지 구조체(PK2)는 도 19의 적층형 반도체 패키지 구조체(PK1)와 비교할 때 제2 반도체 패키지 구조체(PS7) 내에 제2 반도체 칩(56-1) 및 제3 반도체 칩(56-2)을 포함하는 것을 제외하고는 동일할 수 있다. 도 20에서, 도 19에서 설명한 내용은 간단히 설명하거나 생략한다.
적층형 반도체 패키지 구조체(PK2)는 제1 반도체 패키지 구조체(PS1) 및 제2 반도체 패키지 구조체(PS7)를 포함한다. 제1 반도체 패키지 구조체(PS1)는 도 1a, 도 1b 및 도 2에서 설명하였으므로 여기서는 생략한다.
적층형 반도체 패키지 구조체(PK2)는 제1 반도체 패키지 구조체(PS1) 상에 제2 반도체 패키지 구조체(PS7)를 적층하여 구성한다. 제2 반도체 패키지 구조체(PS7)는 제1 반도체 패키지 구조체(PS1)와 전기적으로 연결될 수 있다.
제2 반도체 패키지 구조체(PS7)는 제2 패키지 기판(54), 외부 연결 범프(52), 제2 반도체 칩(56-1), 제3 반도체 칩(56-2), 및 몰딩층(60)을 포함할 수 있다. 제2 패키지 기판(54)은 상면(54a) 및 하면(54b)을 포함할 수 있다. 제2 패키지 기판(54)의 하면에는 제2 외부 연결 범프(52)가 마련될 수 있다. 제2 외부 연결 범프(52)는 인터포저 기판(30)의 인터포저 상부 연결 패드(38)와 전기적으로 연결될 수 있다. 제2 외부 연결 범프(52)는 솔더 볼일 수 있다.
제2 반도체 칩(56-1)은 제2 패키지 기판(54) 상에 위치하고 제2 패키지 기판(54)과 제1 본딩 와이어(58-1)를 이용하여 전기적으로 연결될 수 있다. 제3 반도체 칩(56-2)은 제2 패키지 기판(54) 상에 제2 반도체 칩(56-1)과 떨어져서 위치하고 제2 패키지 기판(54)과 제2 본딩 와이어(58-2)를 이용하여 전기적으로 연결될 수 있다. 제2 반도체 칩(56-1) 및 제3 반도체 칩(56-2)은 제2 패키지 기판(54)과 플립 칩 본딩될 수도 있다.
제2 반도체 칩(56-1) 및 제3 반도체 칩(56-2)은 로직 칩 또는 메모리 칩일 수 있다. 일부 실시예에서, 제1 반도체 칩(24)이 로직 칩일 경우, 제2 반도체 칩(56-1) 및 제3 반도체 칩(56-2)은 메모리 칩들일 수 있다. 도 20에서, 제2 반도체 칩(56-1) 및 제3 반도체 칩(56-2)을 하나의 칩으로 도시하였으나, 복수개가 적층된 적층 칩일 수도 있다.
제2 몰딩층(60)은 제2 패키지 기판(54) 상에서 제2 반도체 칩(56-1) 및 제3 반도체 칩(56-2)을 몰딩할 수 있다. 제2 몰딩층(60)은 제2 패키지 기판(54) 상에 위치하는 제2 반도체 칩(56-1), 제3 반도체 칩(56-2), 제1 본딩 와이어(58-1) 및 제2 본딩 와이어(58-2)를 모두 밀봉하는 역할을 수행한다. 제2 몰딩층(60)은 앞서 도 1a, 도 1b 및 도 2의 제1 몰딩층(46)과 동일한 물질로 형성할 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지 구조체를 설명하기 위한 단면도이다.
구체적으로, 적층형 반도체 패키지 구조체(PK3)는 메인 보드 기판(62), 제1 반도체 패키지 구조체(PS1), 제2 반도체 패키지 구조체(PS8), 및 제3 반도체 패키지 구조체(PS9)를 포함한다.
메인 보드 기판(62) 상에 제1 반도체 패키지 구조체(PS1)가 탑재될 수 있다. 메인 보드 기판(62)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 제1 반도체 패키지 구조체(PS1)는 도 1a, 도 1b 및 도 2에서 설명하였으므로 여기서는 생략한다. 본 실시예에서, 도 1a, 도 1b 및 도 2를 이용하여 제1 반도체 패키지 구조체(PS1)를 구성한다. 그러나, 앞서 도 5a, 도 5b, 도 6a, 도 6b, 도 10a, 도 10b, 도 14a 및 도 14b의 제1 반도체 패키지 구조체를 구성할 수도 있다.
적층형 반도체 패키지 구조체(PK3)는 제1 반도체 패키지 구조체(PS1) 상에 제2 반도체 패키지 구조체(PS8) 및 제3 반도체 패키지 구조체(PS9)를 적층한다. 제2 반도체 패키지 구조체(PS8) 및 제3 반도체 패키지 구조체(PS9)는 수평 방향, 예컨대 X 방향으로 이격되어 구성한다.
제2 반도체 패키지 구조체(PS8)는 제2 반도체 칩(64) 및 제2 외부 연결 범프(52-1)를 포함한다. 제2 외부 연결 범프(52-1)는 인터포저 기판(30)의 인터포저 상부 연결 패드(38)와 전기적으로 연결될 수 있다. 제2 외부 연결 범프(52-1)는 솔더 볼일 수 있다. 제2 반도체 칩(64)은 로직 칩일 수 있다.
제3 반도체 패키지 구조체(PS9)는 제3 반도체 칩(72) 및 제3 외부 연결 범프(52-2)를 포함한다. 제3 외부 연결 범프(52-2)는 인터포저 기판(30)의 인터포저 상부 연결 패드(38)와 전기적으로 연결될 수 있다. 제3 외부 연결 범프(52-2)는 솔더 볼일 수 있다. 제3 반도체 칩(72)은 제1 서브 칩(66), 제2 서브 칩(68) 및 제3 서브 칩(70)을 포함할 수 있다. 제1 서브 칩(66), 제2 서브 칩(68) 및 제3 서브 칩(70)은 서브 범프(76) 및 서브 관통 비아(74)를 통해 서로 전기적으로 연결될 수 있다. 서브 관통 비아(74)는 서브 실리콘 관통 비아일 수 있다.
제1 서브 칩(66), 제2 서브 칩(68) 및 제3 서브 칩(70)은 메모리 칩일 수 있다. 도 21에서는 3개의 서브 칩들을 도시하였으나, 더 많은 서브 칩들이 적층될 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 메모리 시스템(110, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(110)은 컨트롤러(111, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output: I/O) 장치(112), 메모리 소자(113), 인터페이스(114, interface), 및 버스(115, bus)를 포함한다. 메모리 소자(113)와 인터페이스(114)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(111)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리 소자(113)는 컨트롤러(111)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(112)는 시스템(110) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(110) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(112)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리 소자(113) 및 컨트롤러(111)는 본 발명의 실시예에 따른 반도체 패키지 구조체(PS1-PS5)를 포함할 수 있다. 메모리 소자(113)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다. 인터페이스(114)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 23은 본 발명에 따른 일 실시예에 따른 반도체 패키지 구조체를 포함하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 정보 처리 시스템(130)은 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)에 이용될 수 있다. 정보 처리 시스템(130)은 메모리 소자(131a)와 메모리 컨트롤러(131b)를 구비하는 메모리 시스템(131)을 포함할 수 있다.
정보 처리 시스템(130)은 시스템 버스(136)에 전기적으로 연결된 모뎀(132, MOdulator and DEModulator: MODEM), 중앙 처리 장치(133), 램(134), 유저 인터페이스(135, user interface)를 포함한다. 메모리 시스템(131)에 중앙 처리 장치(133)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
메모리 소자(131a)와 메모리 컨트롤러(131b)를 구비하는 메모리 시스템(131), 모뎀(132), 중앙 처리 장치(133), 및 램(134)은 본 발명의 실시예에 따른 반도체 패키지 구조체(PS1-PS5)를 포함할 수 있다.
메모리 시스템(131)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(130)은 대용량의 데이터를 메모리 시스템(131)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(131)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(130)에 제공할 것이다. 도시되지 않았지만, 정보 처리 시스템(130)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor: ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
PS1-PS5: 반도체 패키지 구조체, 24: 반도체 칩, 30, 30-1, 30-2, 30-3: 인터포저 기판, 32, 32-1, 32-2, 32-3: 캐비티, CH1: 반도체 칩 탑재 구조물, IPA1-IPA5: 인터포저 접착 구조물, 44, 44-1, 44-2, 44-2, 44-3, 44-4: 접착층

Claims (20)

  1. 패키지 기판;
    패키지 기판 상에 위치하고 상기 패키지 기판과 전기적으로 연결된 반도체 칩;
    상기 패키지 기판 및 상기 반도체 칩의 상부에 위치한 인터포저 기판을 포함하고, 상기 인터포저 기판은 하면에서 내측으로 리세스된 캐비티를 포함하고, 상기 캐비티에 대응하여 상기 반도체 칩이 위치하고; 및
    상기 캐비티의 내부 및 외부에 위치하는 접착층을 포함하고, 상기 접착층은 상기 반도체 칩의 상면 및 양측면들 상에 모두, 또는 상기 반도체 칩의 양측면들 상에 형성되는 것을 특징으로 하는 반도체 패키지 구조체.
  2. 제1항에 있어서, 상기 접착층은 다이 부착 필름(die attachment film, DAF) 또는 필름 온 다이(flim on die, FOD)로 구성되는 것을 특징으로 하는 반도체 패키지 구조체.
  3. 제1항에 있어서, 상기 반도체 칩의 상부 일부분은 상기 캐비티 내에 위치하는 것을 특징으로 하는 반도체 패키지 구조체.
  4. 제1항에 있어서, 상기 반도체 칩의 양측면들 상에 형성된 상기 접착층의 하면은 상기 반도체 칩의 하면보다 더 아래에 위치하는 것을 특징으로 하는 반도체 패키지 구조체.
  5. 제1항에 있어서, 상기 접착층은, 상기 반도체 칩의 일측면으로부터 제1 폭 및 상기 반도체 칩의 타측면으로부터 상기 제1 폭과 다른 제2 폭으로 구성되는 것을 특징으로 하는 반도체 패키지 구조체.
  6. 제1항에 있어서, 상기 반도체 칩의 양측면들 상에 형성된 상기 접착층의 하면은 타원형으로 구성되어 있는 것을 특징으로 하는 반도체 패키지 구조체.
  7. 제1항에 있어서, 상기 반도체 칩의 상면에 형성된 상기 접착층의 내부 및 상기 캐비티 상에는 서로 떨어져 위치하는 복수개의 패치 패턴들(patch patterns)이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지 구조체.
  8. 제1항에 있어서, 상기 캐비티는 상기 인터포저 기판을 관통하는 관통형 캐비티로 구성되고, 및 상기 접착층은 상기 관통형 캐비티를 채우게 구성되는 것을 특징으로 하는 반도체 패키지 구조체.
  9. 제1항에 있어서, 상기 캐비티는 상기 인터포저 기판을 관통하는 관통형 캐비티로 구성되고, 및 상기 반도체 칩의 상면은 외부로 노출하게 구성되고 상기 접착층은 상기 관통형 캐비티 내에서 상기 반도체 칩의 양측면들 상에 형성되는 것을 특징으로 하는 반도체 패키지 구조체.
  10. 제1항에 있어서, 상기 패키지 기판의 상면 및 상기 인터포저 기판의 하면 사이에 상기 반도체 칩 및 상기 접착층을 모두 밀봉하는 몰딩층이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지 구조체.
  11. 제1항에 있어서, 상기 패키지 기판 상에는 연결 범프가 더 형성되어 있고, 및
    상기 인터포저 기판의 내부에는 상기 연결 범프와 전기적으로 연결되는 관통 비아가 더 형성되어 있는 것을 특징으로 하는 반도체 패키지 구조체.
  12. 패키지 기판, 상기 패키지 기판 상에 탑재된 반도체 칩, 및 상기 반도체 칩의 둘레의 상기 패키지 기판 상에 형성된 하부 연결 범프를 포함하는 반도체 칩 탑재 구조물;
    상기 반도체 칩 탑재 구조물 상에 부착된 인터포저 접착 구조물을 포함하고,
    상기 인터포저 접착 구조물은, 상기 반도체 칩에 대응하여 하면에서 내측으로 리세스된 캐비티를 갖는 인터포저 기판, 상기 캐비티의 내부 및 외부에 위치함과 아울러 상기 반도체 칩의 상면 및 양측면들 상에 모두, 또는 상기 반도체 칩의 양측면들 상에 형성된 접착층, 및 상기 캐비티의 둘레의 상기 인터포저 기판 상에 상기 하부 연결 범프와 전기적으로 연결된 상부 연결 범프를 포함하고; 및
    상기 반도체 칩 탑재 구조물 및 상기 인터포저 접착 구조물 사이를 밀봉하는 몰딩층을 포함하는 것을 특징으로 하는 반도체 패키지 구조체.
  13. 제12항에 있어서, 상기 캐비티의 폭은 상기 반도체 칩의 폭보다 크게 구성되는 것을 특징으로 하는 반도체 패키지 구조체.
  14. 제12항에 있어서, 상기 접착층은 열경화성 수지로 이루어진 다이 부착 필름(die attachment film, DAF) 또는 필름 온 다이(flim on die, FOD)로 구성되고, 상기 접착층은 상기 반도체 칩의 상면 및 양측면들 상에 상기 열경화성 수지를 함침 또는 침투시켜 형성되는 것을 특징으로 하는 반도체 패키지 구조체.
  15. 제12항에 있어서, 상기 접착층은 상기 반도체 칩의 일측면 및 타측면에 각각 형성된 제1 측면 접착층과 제2 측면 접착층을 포함하고, 상기 제1 측면 접착층 및 제2 측면 접착층은 비대칭 구조인 것을 특징으로 하는 반도체 패키지 구조체.
  16. 제12항에 있어서, 상기 반도체 칩의 상면 상에 형성된 상기 접착층의 내부에는 서로 떨어져 위치하는 복수개의 패치 패턴들(patch patterns)이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지 구조체.
  17. 제12항에 있어서, 상기 캐비티는 상기 인터포저 기판을 관통하는 관통형 캐비티로 구성되고, 및 상기 접착층은 상기 관통형 캐비티를 채우거나 상기 반도체 칩의 상면을 노출시키게 구성되는 것을 특징으로 하는 반도체 패키지 구조체.
  18. 제12항에 있어서, 상기 인터포저 기판의 내부에는 상기 하부 연결 범프 및 상기 상부 연결 범프와 전기적으로 연결되는 관통 비아가 더 형성되어 있는 것을 특징으로 반도체 패키지 구조체.
  19. 제1 반도체 패키지 구조체; 및
    상기 제1 반도체 패키지 구조체 상에 적층된 제2 반도체 패키지 구조체를 포함하는 적층형 반도체 패키지 구조체를 포함하고,
    상기 제1 반도체 패키지 구조체는,
    제1 패키지 기판;
    제1 패키지 기판 상에 위치하고 상기 제1 패키지 기판과 전기적으로 연결된 제1 반도체 칩;
    상기 제1 패키지 기판 및 상기 제1 반도체 칩의 상부에 위치한 인터포저 기판을 포함하고, 상기 인터포저 기판은 하면에서 내측으로 리세스된 캐비티를 포함하고, 상기 캐비티에 대응하여 상기 제1 반도체 칩이 위치하고; 및
    상기 캐비티의 내부 및 외부에 위치하는 접착층을 포함하고, 상기 접착층은 상기 제1 반도체 칩의 상면 및 양측면들 상에 모두, 또는 상기 반도체 칩의 양측면들 상에 형성되고,
    상기 제2 반도체 패키지 구조체는,
    제2 패키지 기판;
    상기 제2 패키지 기판의 하면에 형성되고, 상기 인터포저 기판과 전기적으로 연결된 외부 연결 범프;
    상기 제2 패키지 기판 상면에 위치하고 상기 제2 패키지 기판과 전기적으로 연결된 제2 반도체 칩을 포함하는 것을 특징으로 하는 적층형 반도체 패키지 구조체.
  20. 제19항에 있어서, 상기 제1 패키지 기판의 상면 및 상기 인터포저 기판의 하면 사이에 상기 제1 반도체 칩 및 상기 접착층을 모두 밀봉하는 제1 몰딩층을 더 포함하고, 및
    상기 제2 패키지 기판 상에서 상기 제2 반도체 칩을 밀봉하는 제2 몰딩층을 더 포함하는 것을 적층형 반도체 패키지 구조체.
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