KR20220147180A - 표시장치 - Google Patents

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이철곤
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Abstract

본 발명의 일 실시예는, 제1해상도의 제1영역과 상기 제1해상도보다 낮은 제2해상도의 제2영역을 포함하는 표시영역 및 비표시영역을 포함하고, 상기 표시영역의 상기 제2영역에 배치된 도전패턴; 상기 제2영역에 배치된 화소전극; 상기 화소전극에 대향하고, 상기 도전패턴과 컨택하는 대향전극; 및 상기 비표시영역에 배치되고, 상기 대향전극과 컨택하는 제1전극층;을 포함하는 표시장치를 개시한다.

Description

표시장치{Display device}
본 발명의 실시예들은 표시장치에 관한 것이다.
자발광형 표시 장치인 유기 발광 표시 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 넓은 시야각, 높은 콘트라스트(contrast) 및 빠른 응답 속도 등의 고품위 특성으로 인해 차세대 표시 장치로 주목받고 있다.
본 발명의 실시예들은 고품질의 표시장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 표시장치는, 제1해상도의 제1영역과 상기 제1해상도보다 낮은 제2해상도의 제2영역을 포함하는 표시영역 및 비표시영역을 포함하고, 상기 표시영역의 상기 제2영역에 배치된 도전패턴; 상기 제2영역에 배치된 화소전극; 상기 화소전극에 대향하고, 상기 도전패턴과 컨택하는 대향전극; 및 상기 비표시영역에 배치되고, 상기 대향전극과 컨택하는 제1전극층;을 포함한다.
상기 도전패턴은 상기 화소전극과 동일층에 배치될 수 있다.
상기 표시장치는, 상기 화소전극의 가장자리를 덮으며 상기 화소전극의 일부에 대응하는 제1개구 및 상기 도전패턴의 일부에 대응하는 제2개구가 정의된 절연층;을 포함할 수 있다.
상기 절연층에 상기 제1영역에 배치된 화소전극의 일부에 대응하는 제3개구가 더 형성되고, 상기 제1개구의 크기가 상기 제3개구의 크기보다 클 수 있다.
상기 표시장치는, 기판과 상기 도전패턴 사이의 층에 배치되고, 상기 제2영역에서 상기 도전패턴과 컨택하는 제2전극층;을 더 포함할 수 있다.
상기 표시장치는, 상기 제2전극층을 덮고, 상기 제2영역에서 상기 제2전극층의 일부에 대응하는 제1개구가 정의된 제1절연층; 및 상기 제1절연층 상부에 배치되고, 상기 화소전극의 가장자리를 덮으며 상기 화소전극의 일부에 대응하는 제2개구 및 상기 도전패턴의 일부에 대응하는 제3개구가 정의된 제2절연층;을 포함하고, 상기 제3개구는 상기 제1개구와 중첩할 수 있다.
상기 제2절연층에 상기 제1영역에 배치된 화소전극의 일부에 대응하는 제4개구가 더 정의되고, 상기 제2개구의 크기가 상기 제4개구의 크기보다 클 수 있다.
상기 비표시영역에서 상기 제2전극층은 상기 제1전극층과 전기적으로 연결될 수 있다.
상기 제1전극층은 상기 화소전극과 동일 물질을 포함할 수 있다.
상기 제2표시영역은 상기 표시영역에 분산 배치될 수 있다.
상기 비표시영역에서 상기 제1전극층은 상기 도전패턴을 일 부분으로 포함하는 제2전극층과 전기적으로 연결될 수 있다.
상기 제1전극층은 상기 비표시영역의 구동회로와 중첩할 수 있다.
상기 제2표시영역에 배치된 화소전극을 포함하는 유기발광다이오드의 발광영역이, 상기 제1표시영역에 배치된 화소전극을 포함하는 유기발광다이오드의 발광영역보다 클 수 있다.
본 발명의 일 실시예에 따른 표시장치의 제조방법에 있어서, 상기 표시장치는 제1해상도의 제1영역과 상기 제1해상도보다 낮은 제2해상도의 제2영역을 포함하는 표시영역 및 비표시영역을 포함하고, 상기 제조방법은, 상기 표시영역의 상기 제1영역에 제1화소전극을 형성하고, 상기 표시영역의 상기 제2영역에 제2화소전극을 형성하는 단계; 상기 표시영역의 상기 제2영역에 도전패턴을 형성하는 단계; 및 상기 제1화소전극과 상기 제2화소전극에 대향하고, 상기 제2영역에서 도전패턴과 컨택하고, 상기 비표시영역에서 상기 비표시영역에 배치된 제1전극층과 컨택하는 대향전극을 형성하는 단계;를 포함한다.
상기 도전패턴은 상기 화소전극과 동일층에 배치될 수 있다.
상기 제조방법은, 상기 제1화소전극, 상기 제2화소전극 및 상기 도전패턴을 덮는 화소정의층을 형성하는 단계; 및 상기 화소정의층에 상기 제1화소전극에 대응하는 제1개구, 상기 제2화소전극에 대응하는 제2개구 및 상기 도전패턴에 대응하는 제3개구를 형성하는 단계;를 포함하고, 상기 대향전극은 상기 제3개구를 덮으며 상기 제3개구 내에서 상기 도전패턴과 컨택할 수 있다.
상기 제조방법은, 상기 제1개구 및 상기 제2개구에 각각 발광층을 형성하는 단계; 상기 제1개구, 제2개구 및 상기 제3개구를 덮는 기능층을 형성하는 단계; 및 레이저 드릴링에 의해 상기 제3개구 내의 상기 도전패턴에 대응하는 영역에서 상기 기능층을 제거하는 단계;를 포함하고, 상기 대향전극은 상기 제3개구 내의 상기 기능층이 제거된 영역에서 상기 도전패턴과 컨택할 수 있다.
상기 제조방법은, 기판과 상기 도전패턴 사이의 층에, 상기 제2영역에서 상기 도전패턴과 컨택하는 제2전극층을 형성하는 단계;를 더 포함할 수 있다.
상기 비표시영역에서 상기 제2전극층은 상기 제1전극층과 전기적으로 연결될 수 있다.
상기 비표시영역에서 상기 제1전극층은 상기 도전패턴을 일 부분으로 포함하는 제2전극층과 전기적으로 연결될 수 있다.
본 발명의 실시예들은 고품질의 표시장치를 제공할 수 있다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 2a 내지 도 2c는 일 실시예에 따른 도 1의 표시영역의 일부를 개략적으로 나타낸 도면들이다.
도 3은 일 실시예에 따른 도 1의 표시장치에 포함될 수 있는 표시패널을 개략적으로 나타내는 평면도이다.
도 4는 일 실시예에 따른 화소의 등가회로도이다.
도 5는 도 3에 도시된 표시영역의 일부를 개략적으로 나타낸 도면이다.
도 6은 도 5의 I-I'선을 따라 절취한 단면도이다.
도 7은 도 3의 II-II'선을 따라 절취한 단면도이다.
도 8a 내지 도 8f는 도 6의 제2표시영역을 중심으로 표시장치의 제조 공정을 설명하는 도면들이다.
도 9a 내지 도 9c 각각은 일 실시예에 따른 보조선의 배치를 개략적으로 나타낸 도면이다.
도 10은 일 실시예에 따른 표시패널을 개략적으로 나타내는 평면도이다.
도 11은 도 10의 III-III'를 따라 절취한 단면도이다.
도 12a 내지 도 12d 각각은 일 실시예에 따른 제2표시영역을 나타낸 도면이다.
도 13은 일 실시예에 따른 표시영역의 일부를 나타낸 도면이다.
도 14 및 도 15a 각각은 일 실시예에 따른 제2표시영역의 일부를 나타낸 도면이다.
도 15b는 도 15a의 IV-IV'를 따라 절취한 단면도이다.
도 16은 일 실시예에 따른 제2표시영역의 일부를 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 발명의 상세한 설명 및 특허청구범위에서 "대응"의 용어는 문맥에 따라서 복수의 요소들 중 동일한 영역에 배치되는 요소를 특정하기 위해 사용되었다. 즉, 제1구성요소가 제2구성요소와 "대응"한다는 것은 제2구성요소가 제1구성요소와 동일 영역에 배치됨을 의미한다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 평면도이다. 도 2a 내지 도 2c는 일 실시예에 따른 도 1의 표시영역의 일부를 개략적으로 나타낸 도면들이다.
본 발명의 실시예에 따른 표시장치(1)는 스마트폰, 휴대폰, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수도 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
표시장치(1)는 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)을 포함한다. 표시영역(DA)을 평면 형상으로 볼 때, 표시영역(DA)은 도 1과 같이 직사각형 형상일 수 있다. 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등일 수 있다. 표시영역(DA)은 가장자리의 코너가 라운드 형상을 가질 수 있다. 주변영역(PA)은 표시요소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주변영역(PA)에 의해 전체적으로 둘러싸일 수 있다.
표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소들이 배치될 수 있다. 화소는 복수로 구성되며, 복수의 화소들은 x 방향 및 y 방향을 따라 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 이미지를 구현할 수 있다.
표시영역(DA)은 제1표시영역(DA1) 및 제2표시영역(DA2)을 포함할 수 있다. 표시영역(DA) 중 일부의 영역이 제2표시영역(DA2)으로 설정될 수 있다. 제1표시영역(DA1)은 제1해상도로 화소들이 배열된 영역이고, 제2표시영역(DA2)은 제1해상도보다 낮은 제2해상도로 화소들이 배열된 영역일 수 있다. 표시장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 제2표시영역(DA2)의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다.
도 2a 내지 도 2c에 도시된 바와 같이, 표시영역(DA)에 2개 이상의 제2표시영역(DA2)들이 배치될 수 있다. 제2표시영역(DA2)들은 일정한 패턴에 따라 소정 간격으로 이격되어 표시영역(DA)에 분산되어 배치될 수 있다. 도 2a에 도시된 바와 같이, 제2표시영역(DA2)들은 격자 형태로 배치될 수 있다. 도 2b에 도시된 바와 같이, 제2표시영역(DA2)들은 벌집 형태로 배치될 수 있다. 도 2c에 도시된 바와 같이, 제2표시영역(DA2)들은 마름모 형태로 배치될 수 있다. 도 2a 내지 도 2c에 도시된 제2표시영역(DA2)들의 배치 형태는 예시적인 것으로, 제2표시영역(DA2)의 화소가 시인되는 정도에 따라 제2표시영역(DA2)들은 원형, 타원형, 삼각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형태로 배치될 수 있다.
일 실시예에서, 제2표시영역(DA2)에 대응하여 표시패널의 하부에 전자요소로서 컴포넌트가 배치될 수 있다. 컴포넌트는 카메라, 조도 센서, 근접 센서, 홍채 센서 등일 수 있다.
이하에서는 편의상 표시요소로서 유기발광다이오드를 구비하는 유기발광표시장치를 예로 하여 설명하지만, 본 발명의 표시장치는 이에 제한되지 않는다. 다른 실시예로서, 무기발광표시장치(또는 무기EL 표시장치, Inorganic Light Emitting Display), 나노발광표시장치(Nano Light Emitting Display), 퀀텀닷발광표시장치(Quantum dot Light Emitting Display) 등과 같이 다양한 방식의 표시장치가 사용될 수 있다.
도 3은 일 실시예에 따른 도 1의 표시장치에 포함될 수 있는 표시패널을 개략적으로 나타내는 평면도이다.
도 3을 참조하면, 표시패널(10)은 표시영역(DA) 및 표시영역(DA)을 둘러싸는 주변영역(PA)을 포함할 수 있다. 표시영역(DA)은 제1표시영역(DA1) 및 제2표시영역(DA2)을 포함할 수 있다. 제1표시영역(DA1)은 제1해상도이고, 제2표시영역(DA2)은 제1해상도보다 낮은 제2해상도일 수 있다. 즉, 제2표시영역(DA2)에서 단위 면적 당 배치될 수 있는 화소들의 수가 제1표시영역(DA1)에서 단위 면적 당 배치되는 화소들의 수에 비해 적을 수 있다.
표시패널(10)을 이루는 각종 구성요소들은 기판(100) 상에 배치된다. 따라서, 기판(100)이 제1표시영역(DA1) 및 제2표시영역(DA2)을 포함하는 표시영역(DA) 및 표시영역(DA)을 둘러싸는 주변영역(PA)을 포함하는 것으로 볼 수 있다.
표시영역(DA)에는 x방향으로 연장된 스캔선(SL) 및 x방향과 교차하는 y방향으로 연장된 데이터선(DL)에 연결된 화소(P)들이 배치될 수 있다.
각 화소(P)는 예컨대, 적색, 녹색, 청색의 빛을 방출할 수 있다. 또는, 각 화소(P)는 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 각 화소(P)는 표시요소를 포함하며, 표시요소는 유기발광다이오드(organic light emitting diode)를 포함할 수 있다. 표시요소는 표시요소를 구동하는 화소회로에 연결될 수 있다. 화소(P)들에서 방출되는 빛을 통해 소정의 이미지가 제공될 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색(또는 백색) 중 어느 하나의 색상의 빛을 방출하는 부화소를 나타낸다.
주변영역(PA)은 표시영역(DA)의 외측에 배치된다. 예컨대, 주변영역(PA)은 표시영역(DA)을 둘러쌀 수 있다. 주변영역(PA)은 화소(P)들이 배치되지 않은 영역으로, 이미지를 제공하지 않는 비표시영역에 해당한다.
주변영역(PA)에는 화소회로를 구동하는 제1 및 제2스캔구동회로(20, 30), 단자부(40), 구동전압 공급선(60) 및 공통전압 공급선(71)이 배치될 수 있다.
제1 및 제2스캔구동회로(20, 30)는 기판(100)의 주변영역(PA) 상에 배치되며, 스캔선(SL)을 통해 각 화소(P)에 스캔신호를 생성하여 전달할 수 있다. 일 예로, 제1스캔구동회로(20)는 표시영역(DA)의 좌측에, 제2스캔구동회로(30)는 표시영역(DA)의 우측에 배치될 수 있으나, 본 발명은 이에 제한되지 않는다. 다른 실시예로, 스캔구동회로는 하나만 구비될 수 있다.
단자부(40)는 기판(100)의 일측에 배치될 수 있다. 단자부(40)는 절연층에 의해 덮이지 않고 노출되어, 회로보드(90), 예컨대, 플렉서블 인쇄회로기판(FPCB)과 전기적으로 연결될 수 있다. 회로보드(90)에는 표시구동부(50)가 배치될 수 있다. 회로보드(90)는 표시구동부(50)와 단자부(40)를 전기적으로 연결할 수 있다.
표시구동부(50)는 제1 및 제2스캔구동회로(20, 30)의 구동을 제어하기 위한 제어신호를 생성하고, 제어신호는 단자에 연결된 배선을 통해 제1 및 제2스캔구동회로(20, 30)에 전달될 수 있다. 표시구동부(50)는 데이터신호를 생성하고, 데이터신호는 단자에 연결된 팬아웃선(51) 및 팬아웃선(51)과 연결된 데이터선(DL)을 통해 각 화소(P)에 전달될 수 있다.
표시구동부(50)는 구동전압 공급선(60)에 구동전압(ELVDD)을 공급할 수 있고, 공통전압 공급선(71)에 공통전압(ELVSS)을 공급할 수 있다. 구동전압(ELVDD)은 구동전압 공급선(60)과 연결된 구동전압선(PL)을 통해 화소(P)들에 인가되고, 공통전압(ELVSS)은 공통전압 공급선(71)을 통해 표시요소들의 대향전극에 인가될 수 있다.
구동전압 공급선(60)은 표시영역(DA)의 하측의 주변영역(PA)에서 x방향으로 연장되어 구비될 수 있다. 공통전압 공급선(71)은 주변영역(PA)에 배치되며, 루프 형상에서 일측이 개방된 형상을 가져, 표시영역(DA)의 가장자리를 따라 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
연결전극층(72)은 공통전압 공급선(71)과 중첩하며 공통전압 공급선(71)을 따라 표시영역(DA)을 부분적으로 둘러싸도록 연장될 수 있다. 연결전극층(72)과 공통전압 공급선(71)이 중첩하는 영역은, 연결전극층(72)과 공통전압 공급선(71)의 전기적 접속 영역, 예컨대 콘택 영역에 해당할 수 있다.
연결전극층(72)은 공통전압 공급선(71)과 화소(P)의 유기발광다이오드의 대향전극(예컨대, 캐소드)을 전기적으로 연결할 수 있다.
도 3에서는 연결전극층(72)의 폭이 공통전압 공급선(71)의 폭 보다 크게 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 연결전극층(72)의 폭은 공통전압 공급선(71)의 폭과 실질적으로 동일하거나, 공통전압 공급선(71)의 폭 보다 작게 형성될 수 있다.
도 4는 일 실시예에 따른 화소의 등가회로도이다.
도 4를 참조하면, 화소회로(PC)는 표시요소인 발광소자와 연결되어 화소의 발광을 구현할 수 있다. 발광소자는 유기발광다이오드(OLED)일 수 있다. 화소회로(PC)는 구동 트랜지스터인 제1트랜지스터(T1)와 스위칭 트랜지스터인 제2 내지 제7트랜지스터들(T2 내지 T7)을 포함할 수 있다. 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 제1단자는 소스단자 또는 드레인단자이고, 제2단자는 제1단자와 다른 단자일 수 있다. 예를 들어, 제1단자가 소스단자인 경우 제2단자는 드레인단자일 수 있다. 일 실시예에서 소스단자 및 드레인단자는 각각 소스전극 및 드레인전극과 혼용되어 칭해질 수 있다.
화소회로(PC)는 제1스캔신호(Sn)를 전달하는 제1스캔선(SL), 제2스캔신호(Sn-1)를 전달하는 제2스캔선(SL-1), 제3스캔신호(Sn+1)를 전달하는 제3스캔선(SL+1), 발광제어신호(En)를 전달하는 발광제어선(EL) 및 데이터신호(Dm)를 전달하는 데이터선(DL), 구동전압(ELVDD)을 전달하는 구동전압선(PL), 초기화전압(Vint)을 전달하는 초기화전압선(VIL)에 연결될 수 있다.
제1트랜지스터(T1)는 구동전압선(PL)과 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 제1트랜지스터(T1)는 제2노드(N2)에 연결된 게이트단자, 제1노드(N1)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제1트랜지스터(T1)는 구동트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 발광소자에 구동전류를 공급할 수 있다.
제2트랜지스터(T2)(데이터기입 트랜지스터)는 데이터선(DL) 및 제1노드(N1) 사이에 연결되며, 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다. 제1노드(N1)는 제1트랜지스터(T1)와 제5트랜지스터(T5)가 연결된 노드일 수 있다. 제2트랜지스터(T2)는 제1스캔선(SL)에 연결된 게이트단자, 데이터선(DL)에 연결된 제1단자, 제1노드(N1)(또는 제1트랜지스터(T1)의 제1단자)에 연결된 제2단자를 포함한다. 제2트랜지스터(T2)는 제1스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 제1노드(N1)로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3)(보상 트랜지스터)는 제2노드(N2)와 제3노드(N3) 사이에 연결될 수 있다. 제3트랜지스터(T3)는 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결될 수 있다. 제2노드(N2)는 제1트랜지스터(T1)의 게이트전극이 연결된 노드이고, 제3노드(N3)는 제1트랜지스터(T1)와 제6트랜지스터(T6)가 연결된 노드일 수 있다. 제3트랜지스터(T3)는 제1스캔선(SL)에 연결된 게이트단자, 제2노드(N2)(또는 제1트랜지스터(T1)의 게이트단자)에 연결된 제1단자, 제3노드(N3)(또는 제1트랜지스터(T1)의 제2단자)에 연결된 제2단자를 포함한다. 제3트랜지스터(T3)는 제1스캔선(SL)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킴으로써 제1트랜지스터(T1)의 문턱전압을 보상할 수 있다. 제3트랜지스터(T3)는 둘 이상의 트랜지스터가 직렬 연결된 구조일 수 있다.
제4트랜지스터(T4)(제1초기화 트랜지스터)는 제2노드(N2)와 초기화전압선(VL) 사이에 연결될 수 있다. 제4트랜지스터(T4)는 제2스캔선(SL-1)에 연결된 게이트단자, 제2노드(N2)에 연결된 제1단자, 초기화전압선(VIL)에 연결된 제2단자를 포함한다. 제4트랜지스터(T4)는 제2스캔선(SL-1)을 통해 전달받은 제2스캔신호(Sn-1)에 따라 턴온되어 초기화전압(Vint)을 제1트랜지스터(T1)의 게이트단자에 전달하여 제1트랜지스터(T1)의 게이트 전압을 초기화시킬 수 있다. 제4트랜지스터(T4)는 둘 이상의 트랜지스터가 직렬 연결된 구조일 수 있다.
제5트랜지스터(T5)(제1발광제어 트랜지스터)는 구동전압선(PL)과 제1노드(N1) 사이에 연결될 수 있다. 제6트랜지스터(T6)(제2발광제어 트랜지스터)는 제3노드(N3)와 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제5트랜지스터(T5)는 발광제어선(EL)에 연결된 게이트단자, 구동전압선(PL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함한다. 제6트랜지스터(T6)는 발광제어선(EL)에 연결된 게이트단자, 제3노드(N3)에 연결된 제1단자, 유기발광다이오드(OLED)의 화소전극에 연결된 제2단자를 포함한다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 구동전류가 흐르게 된다.
제7트랜지스터(T7)(제2초기화 트랜지스터)는 유기발광다이오드(OLED)와 초기화전압선(VL) 사이에 연결될 수 있다. 제7트랜지스터(T7)는 제3스캔선(SL+1)에 연결된 게이트단자, 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 초기화전압선(VIL)에 연결된 제2단자를 포함한다. 제7트랜지스터(T7)는 제3스캔선(SL+1)을 통해 전달받은 제3스캔신호(Sn+1)에 따라 턴온되어 초기화전압(Vint)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시킬 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.
커패시터(Cst)는 제2노드(N2)에 연결된 제1전극 및 구동전압선(PL)에 연결된 제2전극을 포함한다. 커패시터(Cst)는 제1전극과 제2전극의 양단에 각각 공급된 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
유기발광다이오드(OLED)는 화소전극(예컨대, 애노드) 및 화소전극을 마주하는 대향전극(예컨대, 캐소드)을 포함하고, 대향전극은 공통전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 커패시터(Cst)에 저장된 전압 값에 대응하는 구동전류를 전달받아 소정의 색으로 발광함으로써 이미지를 표시할 수 있다. 대향전극은 복수의 화소들에 공통, 즉 일체로 구비될 수 있다.
도 4에서 화소회로의 트랜지스터들은 P형 트랜지스터를 도시하고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예컨대, 화소회로의 트랜지스터들은 N형 트랜지스터이거나, 일부는 P형 트랜지스터이고 다른 일부는 N형 트랜지스터 등 다양한 실시예가 가능하다.
도 5는 도 3에 도시된 표시영역의 일부를 개략적으로 나타낸 도면이다. 도 6은 도 5의 I-I'선을 따라 절취한 단면도이다. 도 7은 도 3의 II-II'선을 따라 절취한 단면도이다. 도 8a 내지 도 8f는 도 6의 제2표시영역을 중심으로 표시장치의 제조 공정을 설명하는 도면들이다. 도 9a 내지 도 9c 각각은 일 실시예에 따른 보조선의 배치를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 제1표시영역(DA1) 및 제2표시영역(DA2)에는 화소(P)들이 배치되며, 화소(P)들은 서로 다른 색의 빛을 방출하는 제1 내지 제3화소를 포함할 수 있다. 이하에서는 설명의 편의를 위하여 제1화소가 적색 화소(Pr), 제2화소가 녹색 화소(Pg), 제3화소가 청색 화소(Pb)인 것으로 설명한다.
적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb)는 제1표시영역(DA1) 및 제2표시영역(DA2)에서 소정의 규칙을 가지고 배열될 수 있다.
각 행(N)에는 적색 화소(Pr), 녹색 화소(Pg) 및 청색 화소(Pb)가 교대로 이격 배치될 수 있다. 각 행(N)에는 제1가상선(IL1)을 따라 적색 화소(Pr)와 청색 화소(Pb)가 교대로 이격 배치되고, 제2가상선(IL2)을 따라 녹색 화소(Pg)가 이격 배치될 수 있다. 이러한 화소의 배치가 마지막 행까지 반복될 수 있다. 이 때, 청색 화소(Pb) 및 적색 화소(Pr)의 크기(또는 폭)는 녹색 화소(Pg)의 크기(또는 폭)보다 클 수 있다.
제1가상선(IL1)을 따라 배치된 적색 화소(Pr) 및 청색 화소(Pb)와 제2가상선(IL2)을 따라 배치된 녹색 화소(Pg)는 서로 엇갈려서 배치될 수 있다. 따라서, 적색 화소(Pr) 및 청색 화소(Pb)가 교대로 배치되는 열과, 녹색 부화소(Pg)가 소정 간격 이격되어 배치되는 열이 마지막 열까지 교대로 반복될 수 있다.
이와 같은 화소 배열 구조를 다르게 표현하면, 녹색 화소(Pg)의 중심을 사각형의 중심으로 하는 가상의 사각형(VS)의 꼭지점 중에 서로 마주보는 제1 및 제3꼭지점에는 적색 화소(Pr)가 배치되고, 나머지 꼭지점인 제2 및 제4 꼭지점에 청색 화소(Pb)가 배치되어 있다고 표현할 수 있다. 이때, 가상의 사각형(VS)은 직사각형, 마름모, 정사각형 등 다양하게 변형될 수 있다.
이러한 화소 배열 구조를 펜타일(PenTileTM) 구조라고 하며, 인접한 화소를 공유하여 색상을 표현하는 렌더링(Rendering) 구동을 적용함으로써, 적은 수의 화소로 고해상도를 구현할 수 있다.
본 명세서에서 화소는 영상을 구현하는 최소 단위로서 발광영역을 의미한다. 유기발광다이오드를 표시요소로 채용하는 경우, 화소의 발광영역은 발광층 또는 화소정의층의 개구에 의해서 정의될 수 있다.
도 5에 도시된 적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb)는 각각 발광다이오드를 이용하여 적색, 녹색, 청색의 빛을 방출할 수 있다. 따라서 화소의 배치는 표시요소인 유기발광다이오드의 배치에 해당할 수 있다. 예컨대, 도 5에 도시된 적색 화소(Pr)의 위치는 적색의 빛을 방출하는 유기발광다이오드의 위치를 나타낼 수 있다. 마찬가지로, 녹색 화소(Pg)의 위치는 녹색의 빛을 방출하는 유기발광다이오드의 위치를 나타내며, 청색 화소(Pb)의 위치는 청색의 빛을 방출하는 유기발광다이오드의 위치를 나타낼 수 있다.
일 실시예에서, 제1표시영역(DA1)과 제2표시영역(DA2)의 화소 배열 구조는 동일할 수 있다. 제1표시영역(DA1)과 제2표시영역(DA2)의 해상도는 상이할 수 있다. 예컨대, 제1표시영역(DA1)의 해상도는 제2표시영역(DA2)의 해상도보다 높을 수 있다.
제2표시영역(DA2)의 유기발광다이오드의 크기(면적), 또는 발광영역의 크기(면적), 또는 화소전극의 크기(면적)는 제1표시영역(DA1)의 대응하는 색의 빛을 방출하는 유기발광다이오드의 크기(면적), 또는 발광영역의 크기(면적), 또는 화소전극의 크기(면적)보다 크게 형성될 수 있다. 예컨대, 제2표시영역(DA2)의 적색 화소(Pr)의 유기발광다이오드의 크기 또는 발광영역의 크기 또는 화소전극의 크기는 제1표시영역(DA1)의 적색 화소(Pr)의 유기발광다이오드의 크기 또는 발광영역의 크기 또는 화소전극의 크기보다 클 수 있다.
제2표시영역(DA2)에는 소정 개수의 화소들을 포함하는 기본 유닛(U)이 적어도 하나 포함될 수 있다. 기본 유닛(U)은 x 방향 및/또는 y 방향으로 반복적으로 배치될 수 있다. 기본 유닛(U)은 화소 배열 구조에 따라 정해진 개수의 화소들을 사각형으로 묶은 형상일 수 있다. 기본 유닛(U)은 반복적인 형상을 구획한 것으로, 구성의 단절을 의미하지 않는다. 도 5는 제2표시영역(DA2)에, 펜타일 구조에 따른 하나의 적색 화소(Pr), 하나의 청색 화소(Pb), 두개의 적색 화소(Pg), 총 4개의 화소를 포함하는 하나의 기본 유닛(U)이 배치된 예를 도시한다.
제1표시영역(DA1)에 배치된 화소(P)의 유기발광다이오드가 연결된 화소회로 구조는 제2표시영역(DA2)에 배치된 화소(P)의 유기발광다이오드가 연결된 화소회로 구조와 동일할 수 있다. 제1표시영역(DA1)에 배치된 화소(P)의 화소회로의 트랜지스터의 크기 및 커패시터의 크기(용량)은 제2표시영역(DA2)에 배치된 화소(P)의 화소회로의 트랜지스터의 크기 및 커패시터의 크기(용량)와 상이할 수 있다. 예컨대, 해상도가 낮은 제2표시영역(DA2)의 휘도와 제1표시영역(DA1)의 휘도가 유사하도록 제2표시영역(DA2)에 배치된 화소(P)의 화소회로의 트랜지스터의 크기 및 커패시터의 크기(용량)가 조절될 수 있다.
제2표시영역(DA2)에는 적어도 하나의 도전패턴(LDP)이 구비될 수 있다. 도전패턴(LDP)은 인접한 화소(P)들 사이, 즉 유기발광다이오드들 사이에 위치하며 유기발광다이오드와 중첩하지 않을 수 있다. 도전패턴(LDP)은 화소회로를 구성하는 회로소자 및/또는 배선들이 배치되지 않은 영역, 또는 회로소자 및/또는 배선들의 배치가 최소인 영역에 구비될 수 있다. 도전패턴(LDP)은 유기발광다이오드의 화소전극과 동일한 층에 동일한 물질로 형성될 수 있다. 도전패턴(LDP)은 유기발광다이오드의 대향전극과 콘택하여 대향전극에 전기적으로 연결될 수 있다.
화소(P)들 각각의 유기발광다이오드는 해당 화소회로의 상부 층에 배치될 수 있다. 유기발광다이오드는 화소회로와 중첩하도록 바로 상부에 배치될 수도 있고, 화소회로와 오프셋되어 인접하는 행 또는 열에 배치된 타 화소(P)의 화소회로와 일부 중첩하도록 배치될 수도 있다.
이하 도 8a 내지 도 8f를 참조하며, 도 6 및 도 7의 단면도에 따른 구성요소의 적층 구조를 설명하겠다. 도 6은 제1표시영역(DA1)과 제2표시영역(DA2)의 단면도이다. 도 7은 주변영역(PA)과 표시영역(DA)의 단면도이다.
도 6, 도 8a 내지 도 8f를 참조하면, 기판(100) 상의 제1표시영역(DA1)과 제2표시영역(DA2)에 각각 유기발광다이오드(OLED)가 형성될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(100) 상에는 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있다. 버퍼층(111)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
도 8a에 도시된 바와 같이, 버퍼층(111) 상에 화소회로(PC) 및 보조전극층(150)이 형성될 수 있다.
유기발광다이오드(OLED)는 화소회로(PC)와 전기적으로 연결될 수 있다.
화소회로(PC)는 박막트랜지스터(TFT), 커패시터(Cst) 및 이들에 연결된 복수의 배선들을 포함할 수 있다. 박막트랜지스터(TFT)는 반도체층(Act), 반도체층(Act)의 채널영역과 중첩하는 게이트전극(GE), 및 반도체층(Act)의 소스영역 및 드레인영역에 각각 연결된 소스전극(SE) 및 드레인전극(DE)을 포함할 수 있다. 반도체층(Act)과 게이트전극(GE) 사이에는 제1게이트절연층(112)이 개재되고, 게이트전극(GE)과 소스전극(SE), 및 게이트전극(GE)과 드레인전극(DE) 사이에는 제2게이트절연층(113) 및 층간절연층(114)이 배치될 수 있다. 소스전극(SE) 및 드레인전극(DE) 상에 평탄화층(115)이 배치될 수 있다.
반도체층(Act)은 폴리 실리콘을 포함할 수 있다. 일부 실시예에서, 반도체층(Act)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 일부 실시예에서, 반도체층(Act)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물 반도체를 포함할 수 있다. 반도체층(Act)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
커패시터(Cst)는 박막트랜지스터(TFT)와 중첩하여 배치될 수 있다. 커패시터(Cst)는 서로 중첩하는 하부전극(CE1)과 상부전극(CE2)을 포함할 수 있다. 일부 실시예에서, 박막트랜지스터(TFT)의 게이트전극(GE)이 커패시터(Cst)의 하부전극(CE1)을 포함할 수 있다.
게이트전극(GE) 또는 하부전극(CE1)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일 층 또는 다층 구조일 수 있다.
상부전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다. 하부전극(CE1)과 상부전극(CE2) 사이에 층간절연층(114)이 배치될 수 있다.
소스전극(SE) 및/또는 드레인전극(DE)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다. 예컨대, 소스전극(SE) 및/또는 드레인전극(DE)은 티타늄층/알루미늄층/티타늄층의 3층 구조일 수 있다.
제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)는 각각 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
제2표시영역(DA2)에는 소스전극(SE) 및/또는 드레인전극(DE)과 동일층에 보조전극층(150)이 형성될 수 있다. 일 실시예에서 보조전극층(150)은 도 9a에 도시된 바와 같이 제1표시영역(DA1) 및 제2표시영역(DA2)에 격자 구조로 배치될 수 있다. 보조전극층(150)은 x방향으로 연장되며 소정 간격으로 이격된 수평선(151)들 및 y방향으로 연장되며 소정 간격으로 이격된 수직선(152)들을 포함할 수 있다. 수평선(151)들은 행 단위로 배치될 수도 있고, 복수의 행들 간격으로 배치될 수도 있다. 수직선(152)들은 열 단위로 배치될 수도 있고, 복수의 열들 간격으로 배치될 수도 있다. 수평선(151)들과 수직선(152)들은 일체로 형성될 수 있다. 보조전극층(150)은 주변영역(PA)에서 연결전극층(72)과 전기적으로 연결될 수 있다. 다른 실시예에서 보조전극층(150)은 도 9b에 도시된 바와 같이 수평선들만을 포함할 수도 있고, 도 9c에 도시된 바와 같이 수직선들만을 포함할 수도 있다.
도 9a 내지 도 9c에서 보조전극층(150)은 직선으로 도시되어 있으나, 이는 예시적인 것으로, 보조전극층(150)은 화소 배열에 따라 표시요소 또는 화소전극과 중첩하지 않도록 굴곡을 가지며 지그재그로 연장될 수 있다.
도 9a 내지 도 9c에서 보조전극층(150)은 연결전극층(72)과 전기적으로 연결되고 있으나, 이는 예시적인 것으로, 보조전극층(150)은 공통전압 공급선(71)과 전기적으로 연결될 수도 있다.
도 8b에 도시된 바와 같이, 층간절연층(114) 상에 평탄화층(115)이 배치될 수 있다. 평탄화층(115)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 평탄화층(115)은 무기물을 포함할 수 있다. 평탄화층(115)은 제1 내지 제7트랜지스터들(T1 내지 T7)을 덮는 보호막 역할을 하며, 평탄화층(115)의 상부는 평탄화되도록 구비된다. 평탄화층(115)은 단층 또는 다층으로 구비될 수 있다.
제1게이트절연층(112), 제2게이트절연층(113), 층간절연층(114) 및 평탄화층(115) 사이에 복수의 배선들이 배치될 수 있다. 복수의 배선들은 박막트랜지스터(TFT) 및 커패시터(Cst)에 연결된 데이터선, 스캔선, 발광제어선 등을 포함할 수 있다.
제1표시영역(DA1)과 제2표시영역(DA2)의 평탄화층(115)에는 화소회로(PC)와 유기발광다이오드(OLED)의 화소전극(120)를 연결하기 위한 컨택홀(CH)이 형성될 수 있다. 평탄화층(115)의 컨택홀(CH)은 박막트랜지스터(TFT)의 소스전극(SE) 또는 드레인전극(DE)의 일부를 노출할 수 있다. 도 6에서 컨택홀(CH)은 박막트랜지스터(TFT)의 드레인전극(DE)의 일부를 노출하고 있다. 제2표시영역(DA2)의 평탄화층(115)에는 보조전극층(150)의 일부를 노출하는 개구(115OP)가 더 형성될 수 있다.
유기발광다이오드(OLED)는 화소전극인 제1전극(120), 발광층(122), 및 대향전극인 제2전극(130)의 중첩 구조를 포함할 수 있다. 전술한 중첩 구조는, 제1전극(120)과 발광층(122) 사이의 제1기능층(121) 및/또는 발광층(122)과 제2전극(130) 사이의 제2기능층(123)을 더 포함할 수 있다.
제1표시영역(DA1)과 제2표시영역(DA2)의 평탄화층(115) 상에 제1전극(120)이 구비될 수 있다. 제1전극(120)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 제1전극(120)은 전술한 물질을 포함하는 반사막, 및 반사막의 위 또는/및 아래에 배치된 투명도전막을 포함할 수 있다. 투명도전막은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3 indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide) 등을 포함할 수 있다. 일 실시예로, 제1전극(120)은 ITO층/Ag층/ITO층의 3층 구조를 가질 수 있다.
제1전극(120)은 컨택홀(CH)을 통해 박막트랜지스터(TFT)의 드레인전극(DE)과 컨택하여, 박막트랜지스터(TFT)를 포함하는 화소회로(PC)에 전기적으로 연결될 수 있다.
도 8c에 도시된 바와 같이, 제2표시영역(DA2)에는 평탄화층(115) 상에 도전패턴(LDP)이 더 구비될 수 있다. 도전패턴(LDP)의 일부는 평탄화층(115)의 개구(115OP) 내에 구비되어 보조전극층(150)과 중첩하는 영역의 일부에서 보조전극층(150)과 컨택하여 보조전극층(150)에 전기적으로 연결될 수 있다. 도전패턴(LDP)은 제1전극(120)을 형성하는 공정에서 제1전극(120)을 형성하기 위한 도전층의 패터닝에 의해 제1전극(120)과 함께 형성될 수 있다. 이에 따라 도전패턴(LDP)은 제1전극(120)과 동일 물질을 포함할 수 있다.
도전패턴(LDP)은 제1표시영역(DA1)에는 형성되지 않을 수 있고, 이에 따라 제1표시영역(DA1)의 평탄화층(115)에는 보조전극층(150)을 노출하는 개구가 형성되지 않을 수 있다.
제1전극(120) 상에는 화소정의층(116)이 배치되며, 화소정의층(116)에는 제1전극(120)의 가장자리를 커버하며 제1전극(120)에 대응하는 개구 및 도전패턴(LDP)에 대응하는 개구가 형성될 수 있다. 도 6 및 도 8d는 화소정의층(116)에서, 제1표시영역(DA1)의 유기발광다이오드(OLED)의 제1전극(120)에 대응하는 제1개구(116OP1), 제2표시영역(DA2)의 유기발광다이오드(OLED)의 제1전극(120)에 대응하는 제2개구(116OP2) 및 제2표시영역(DA2)의 도전패턴(LDP)에 대응하는 제3개구(116OP3)를 도시한다. 화소정의층(116)의 제3개구(116OP3)는 평탄화층(115)의 개구(115OP)에 중첩할 수 있다.
화소정의층(116)의 제1개구(116OP1) 및 제2개구(116OP2)는 각각 제1표시영역(DA1) 및 제2표시영역(DA2)의 유기발광다이오드(OLED)의 발광영역을 정의할 수 있다. 예컨대, 화소정의층(116)의 제1개구(116OP)의 폭은 제1표시영역(DA1)의 유기발광다이오드의 발광영역의 폭에 해당하고, 화소정의층(116)의 제2개구(116OP2)의 폭은 제2표시영역(DA2)의 유기발광다이오드(OLED)의 폭에 해당할 수 있다. 화소정의층(116)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
발광층(122)은 화소정의층(116)의 제1개구(116OP1) 및 제2개구(116OP2) 각각에 대응하여 위치하며, 제1전극(120)과 중첩할 수 있다. 발광층(122)은 소정의 색상의 빛을 방출하는 고분자 유기물 또는 저분자 유기물을 포함할 수 있다. 발광층(122)의 아래와 위에는 제1기능층(121) 및 제2기능층(123)이 형성될 수 있다.
제1기능층(121)은 홀 수송층(HTL: Hole Transport Layer) 및/또는 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층(123)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1기능층(121) 및/또는 제2기능층(123)은 발광층(122)과 달리 기판(100) 상에 전체적으로 형성될 수 있다. 즉, 제1기능층(121) 및/또는 제2기능층(123)은 제1표시영역(DA1) 및 제2표시영역(DA2)을 덮을 수 있다. 제1기능층(121) 및/또는 제2기능층(123)은 화소정의층(116)의 제1 내지 제3개구(116OP1, 116OP2, 116OP3)를 덮을 수 있다.
도 8e에 도시된 바와 같이, 제3개구(116OP3) 내의 제1기능층(121) 및/또는 제2기능층(123)은 레이저 광원(500)을 이용한 드릴링 공법에 의해 제거될 수 있다. 제3개구(116OP3) 내에서 제1기능층(121) 및/또는 제2기능층(123)이 제거됨에 따라 도전패턴(LDP)의 일부가 노출될 수 있다. 레이저 광원(500)은 도전패턴(LDP)의 일부에 대응하는 영역에 조사될 수 있다.
도 8f에 도시된 바와 같이, 제2전극(130)은 표시영역(DA) 상부에 배치되며, 표시영역(DA)을 덮도록 배치될 수 있다. 즉, 제2전극(130)은 복수개의 화소들을 커버하도록 일체(一體)로 형성될 수 있다. 제2전극(130)은 화소정의층(116)의 제3개구(116OP3)를 덮으며 제3개구(116OP3) 내의 제1기능층(121) 및/또는 제2기능층(123)이 제거된 영역에서 도전패턴(LDP)과 컨택할 수 있다. 이에 따라 제2전극(130)은 도전패턴(LDP)을 통해 보조전극층(150)과 전기적으로 연결될 수 있다.
한편, 도 7에 도시된 바와 같이, 주변영역(PA)에는 무기절연층이 배치되며, 무기절연층은 앞서 설명한 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 층간절연층(114) 중 적어도 어느 하나를 포함할 수 있다. 무기절연층 상에는 공통전압 공급선(71)이 배치될 수 있다. 평탄화층(115) 상에는 연결전극층(72)이 배치될 수 있다.
공통전압 공급선(71)은 소스전극(SE) 및/또는 드레인전극(DE)과 동일 물질을 포함할 수 있다. 연결전극층(72)은 제1전극(120)과 절연되고, 공통전압 공급선(71)의 상부면 일부와 컨택할 수 있다. 연결전극층(72)은 평탄화층(115)의 상부를 덮을 수 있다. 일 실시예에서, 연결전극층(72)은 제1전극(120)을 형성하는 공정에서 제1전극(120)을 형성하기 위한 도전층의 패터닝에 의해 제1전극(120)과 함께 형성될 수 있다. 이에 따라 연결전극층(72)은 제1전극(120)과 동일 물질을 포함할 수 있다. 일 실시예로, 연결전극층(72) ITO/Ag/ITO를 포함할 수 있다. 다른 실시예에서, 연결전극층(72)은 제1 전극(120)을 형성하는 도전층과 별개의 도전층에 의해 형성될 수 있다. 연결전극층(72)은 제1 및 제2스캔구동회로(20, 30)와 중첩할 수 있다.
표시영역(DA)에서 주변영역(PA)으로 연장된 제2전극(130)은 연결전극층(72)의 상부면과 직접 컨택할 수 있다. 이에 따라 제2전극(130)은 연결전극층(72)을 통해 공통전압 공급선(71)으로부터 인가되는 공통전압(ELVSS)을 공급받을 수 있다. 또한 제2전극(130)은 제2표시영역(DA2)에서 보조전극층(150)과 전기적으로 연결되고, 보조전극층(150)은 도 9a 내지 도 9c에 도시된 바와 같이 연결전극층(72)에 전기적으로 연결됨으로써 공통전압(ELVSS)을 공급받을 수 있다.
제2전극(130)은 복수개의 화소들에 있어서 일정한 전기적 신호, 즉 공통전압(ELVSS)을 공급한다. 고품질의 이미지를 제공하는 표시장치를 구현하기 위해서는 제2전극(130)에서 전압강하 등이 발생하지 않도록 할 필요가 있다. 본 발명의 실시예는 전술한 구조를 통하여 제2전극(130)으로 공급되는 공통전압(ELVSS)의 전압강하를 방지하거나 최소화할 수 있으며, 따라서 표시장치의 소비 전력을 개선할 수 있다.
도시되지 않았으나, 유기발광다이오드(OLED)를 커버하며, 봉지층이 구비될 수 있다. 봉지층은 외부로부터의 수분이나 산소 등에 의해 손상되는 것을 방지할 수 있다. 봉지층은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 봉지층은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예에서, 봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층의 적층 구조를 가질 수 있다.
도 10은 일 실시예에 따른 표시패널을 개략적으로 나타내는 평면도이다. 도 11은 도 10의 III-III'를 따라 절취한 단면도이다.
도 10 및 도 11에 도시된 표시패널(10')의 공통전압 공급선(71')의 구조를 제외한 다른 구성은 도 3 내지 도 9c를 참조하여 전술한 표시장치와 동일하므로, 이하 공통전압 공급선(71')의 차이점을 위주로 설명한다.
공통전압 공급선(71')은 단자부(40)와 가까운 주변영역(PA)에 구비되고, 공통전압 공급선(71')의 일부는 연결전극층(72)과 중첩할 수 있다. 도 3을 참조하여 설명한 공통전압 공급선(71)과 달리 도 10의 공통전압 공급선(71')은 표시영역(DA)을 둘러싸지 않는다. 공통전압 공급선(71')은 연결전극층(72)과의 사이에 개재되는 적어도 하나의 절연층에 구비된 콘택홀을 통해 연결전극층(72)의 단부와 전기적으로 연결될 수 있다. 연결전극층(72)은 대향전극과 컨택하여, 공통전압 공급선(71')과 화소(P)의 유기발광소자의 대향전극을 전기적으로 연결할 수 있다. 이에 따라 연결전극층(72)은 공통전압 공급선(71')으로부터 공급되는 공통전압(ELVSS)을 대향전극으로 공급할 수 있다. 연결전극층(72)은 도 9a 내지 도 9c에 도시된 바와 같이, 주변영역(PA)에서 보조전극층(150)과 전기적으로 연결될 수 있다. 보조전극층(150)은 도 6에 도시된 바와 같이, 제2표시영역(DA2)에서 도전패턴(LDP)과 전기적으로 연결될 수 있다.
도 12a 내지 도 12d 각각은 일 실시예에 따른 제2표시영역을 나타낸 도면이다.
일 실시예에서, 제2표시영역(DA2)에 기본 유닛(U)이 x방향으로 반복적으로 배치될 수 있다. 도 12a는 제2표시영역(DA2)에 두 개의 기본 유닛(U)이 x방향으로 반복적으로 배치된 예를 도시한다.
일 실시예에서, 제2표시영역(DA2)에 기본 유닛(U)이 y방향으로 반복적으로 배치될 수 있다. 도 12b는 제2표시영역(DA2)에 두 개의 기본 유닛(U)이 y방향으로 반복적으로 배치된 예를 도시한다.
일 실시예에서, 제2표시영역(DA2)에 기본 유닛(U)이 x방향 및 y방향으로 반복적으로 배치될 수 있다. 도 12c는 제2표시영역(DA2)에 4개의 기본 유닛(U)이 x방향 및 y방향으로 반복적으로 배치된 예를 도시한다.
제2표시영역(DA2)에 배치되는 기본 유닛(U)의 연속 배치 형태 및 개수는 레이저 드릴링의 효과 및 화소 배치 레이아웃의 용이성에 따라 다양하게 결정될 수 있다. 기본 유닛(U)의 연속 배치 형태 및 개수에 따라 도전패턴(LDP)의 위치 및 개수가 결정될 수 있다.
도 13은 일 실시예에 따른 표시영역의 일부를 나타낸 도면이다.
제2표시영역(DA2)의 화소 배열 구조는 제1표시영역(DA1)의 화소 배열 구조와 상이할 수 있다. 예컨대, 제1표시영역(DA1)의 화소 배열 구조는 펜타일 구조이고, 제2표시영역(DA2)의 화소 배열 구조는 스트라이프(stripe) 구조, S-스트라이프(stripe) 구조, 모자이크(mosaic) 구조, 델타(delta) 구조 등 펜타일 구조와 다른 화소 배열 구조일 수 있다.
도 13은 제1표시영역(DA1)이 펜타일 구조의 화소 배열이고, 제2표시영역(DA2)이 S-스트라이프 구조의 화소 배열인 예를 도시한다. S-스트라이프 구조에서, 적색 화소(Pr)와 녹색 화소(Pg)가 y방향으로 인접 배치되고, 청색 화소(Pb)가 적색 화소(Pr) 및 녹색 화소(Pg)와 x방향으로 인접 배치될 수 있다. 이 때, 적색 화소(Pr) 및 녹색 화소(Pg)는 x방향으로 장변을 갖는 사각형 형상이고, 청색 화소(Pb)는 y방향으로 장변을 갖는 사각형 형상일 수 있다. 청색 화소(Pb)의 y방향의 길이는 적색 화소(Pr)의 y방향의 길이와 녹색 화소(Pg)의 y방향의 길이를 합한 것과 같거나 크게 구비될 수 있다. 이에 따라, 청색 화소(Pb)의 크기가 적색 화소(Pr) 및 녹색 화소(Pg)의 크기보다 클 수 있다.
제2표시영역(DA2)이 S-스트라이프 구조인 경우, 기본 단위(U)는 소정 간격으로 배치된 3개의 화소그룹(PG)을 포함하고, 하나의 화소그룹(PG)에 각각 하나의 적색 화소(Pr), 녹색 화소(Pg), 청색 화소(Pb)의 총 3개의 화소들이 포함될 수 있다.
화소그룹(PG)들 사이에 대향전극과 컨택할 도전패턴(LDP)이 소정 개수 배치될 수 있다.
도 14 및 도 15a 각각은 일 실시예에 따른 제2표시영역의 일부를 나타낸 도면이다. 도 15b는 도 15a의 IV-IV'를 따라 절취한 단면도이다.
도 14에 도시된 바와 같이, 제2표시영역(DA2)에는 화소전극들인 제1전극들(120Pr, 120Pg, 120Pb)이 소정 패턴으로 배열될 수 있다. 제1전극들(120Pr, 120Pg, 120Pb) 사이에 보조전극층(150)이 지그재그 형태로 격자 구조로 배치될 수 있다.
보조전극층(150)은 제1전극들(120Pr, 120Pg, 120Pb)과 다른 층에 배치될 수 있다. 일 실시예에서, 보조전극층(150)은 제1전극들(120Pr, 120Pg, 120Pb)의 하부 층에 배치될 수 있다.
도전패턴(LDP)은 제1전극들(120Pr, 120Pg, 120Pb) 사이에 배치될 수 있다. 도전패턴(LDP)은 보조전극층(150)과의 사이에 배치된 절연층의 컨택홀(CNT)을 통해 보조전극층(150)과 컨택하여 전기적으로 연결될 수 있다. 도전패턴(LDP)은 보조전극층(150)으로부터 돌출된 돌출부(150P)와 컨택하여 전기적으로 연결될 수 있다.
다른 실시예에서, 도 15a에 도시된 바와 같이, 도전패턴(LDP)과 보조전극층(150)은 일체로 구비될 수 있다. 도 15a 및 도 15b를 참조하면, 도전패턴(LDP)은 보조전극층(150)으로부터 돌출된 부분에 대응하며, 도전패턴(LDP)과 보조전극층(150)은 제1전극들(120Pr, 120Pg, 120Pb)과 동일 층에 제1전극들(120Pr, 120Pg, 120Pb)과 중첩하지 않게 배치될 수 있다. 도전패턴(LDP)과 보조전극층(150)은 평탄화층(115) 상부에 배치될 수 있다.
제2표시영역(DA2)의 화소정의층(116)에는 제1전극들(120Pr, 120Pg, 120Pb)의 일부를 노출하는 제2개구(116OP2)와 도전패턴(LDP)의 일부를 노출하는 제3개구(116OP3)가 형성될 수 있다. 유기발광다이오드(OLED)의 제2전극(130)은 제3개구(116OP3) 내에 구비되어 도전패턴(LDP)과 컨택할 수 있다.
도 16은 일 실시예에 따른 제2표시영역의 일부를 나타낸 도면이다.
도 16을 참조하면, 제2표시영역(DA2)은 화소 주변의 투과영역(TA)을 포함할 수 있다. 투과영역(TA)은 화소를 둘러싸도록 형성될 수 있다. 투과영역(TA)에서 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114) 중 적어도 하나의 절연층이 제거되어 제2표시영역(DA2)의 투과율을 높일 수 있다.
버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)을 무기절연층(IL)으로 통칭할 수 있다. 도 16은 무기절연층(IL) 중 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 홀(ILH)이 형성된 예를 도시한다.
보조전극층(150)은 무기절연층(IL)의 홀(ILH) 내에서 버퍼층(111) 상에 배치될 수 있다. 보조전극층(150)은 게이트전극(GE), 커패시터(Cst)의 제2전극(CE2), 소스전극(SE) 및 드레인전극(DE) 중 하나와 동일한 물질을 포함할 수 있다.
무기절연층(IL) 상부에 소스전극(SE), 드레인전극(DE) 및 보조전극층(150)을 덮으며 평탄화층(115)이 배치될 수 있다. 평탄화층(115)에는 소스전극(SE) 및 드레인전극(DE) 중 하나를 노출하는 홀(CH) 및 보조전극층(150)의 일부를 노출하는 개구(115OP)가 형성될 수 있다.
평탄화층(115) 상부에 화소전극(120) 및 도전패턴(LDP)이 배치될 수 있다. 화소전극(120)은 홀(CH)을 통해 소스전극(SE) 및 드레인전극(DE) 중 하나와 컨택하여 화소회로(PC)와 전기적으로 연결될 수 있다. 도전패턴(LDP)은 개구(115OP)를 통해 보조전극층(150)과 컨택하여 전기적으로 연결될 수 있다.
일 실시예에서, 표시장치는 제2표시영역(DA2)의 기판(100) 하부에 배치된 적어도 하나의 센서 등의 전자소자인 컴포넌트를 더 포함할 수 있다.
표시패널의 사이즈가 클수록 표시패널의 중앙부에서 공통전압의 IR 드랍에 의한 휘도 저하가 크다. 이를 위해 표시패널의 표시영역에 대향전극과 컨택하는 보조전극이 필요하다. 고해상도 패널의 경우 화소회로의 집적도가 높아 대향전극과 보조전극의 컨택을 위한 공간이 부족할 수 있다.
본 발명의 실시예들은 다종 해상도의 표시영역이 구비된 표시장치에서 복수의 해상도 영역들 중 저해상도 영역에 대향전극과 보조전극층의 전기적 연결을 위한 도전패턴이 구비된 컨택영역을 마련한다. 컨택영역에서 대향전극과 도전패턴이 컨택하고, 도전패턴이 보조전극층과 컨택하여 상호 전기적으로 연결될 수 있다.
본 발명의 실시예들은 메인 표시영역인 고해상도의 제1표시영역 대비 화소회로 집적도가 낮은 서브 표시영역인 저해상도의 제2표시영역에 대향전극과 컨택하는 도전패턴을 구비한다. 이에 따라, 고해상도의 표시장치에서도 대향전극의 IR 드랍에 의한 휘도 저하를 최소화할 수 있어, 이미지 품질을 확보할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 표시패널
100: 기판
111: 버퍼층
112: 제1게이트절연층
113: 제2게이트절연층
114: 층간절연층
115: 평탄화층
116: 화소정의층
150: 보조전극층
71: 공통전압 공급선
72: 연결전극층
LDP: 도전패턴

Claims (20)

  1. 제1해상도의 제1영역과 상기 제1해상도보다 낮은 제2해상도의 제2영역을 포함하는 표시영역 및 비표시영역을 포함하는 표시장치에 있어서,
    상기 표시영역의 상기 제2영역에 배치된 도전패턴;
    상기 제2영역에 배치된 화소전극;
    상기 화소전극에 대향하고, 상기 도전패턴과 컨택하는 대향전극; 및
    상기 비표시영역에 배치되고, 상기 대향전극과 컨택하는 제1전극층;을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 도전패턴은 상기 화소전극과 동일층에 배치된, 표시장치.
  3. 제1항에 있어서,
    상기 화소전극의 가장자리를 덮으며 상기 화소전극의 일부에 대응하는 제1개구 및 상기 도전패턴의 일부에 대응하는 제2개구가 정의된 절연층;을 포함하는, 표시장치.
  4. 제3항에 있어서,
    상기 절연층에 상기 제1영역에 배치된 화소전극의 일부에 대응하는 제3개구가 더 형성되고,
    상기 제1개구의 크기가 상기 제3개구의 크기보다 큰, 표시장치.
  5. 제1항에 있어서,
    기판과 상기 도전패턴 사이의 층에 배치되고, 상기 제2영역에서 상기 도전패턴과 컨택하는 제2전극층;을 더 포함하는 표시장치.
  6. 제5항에 있어서,
    상기 제2전극층을 덮고, 상기 제2영역에서 상기 제2전극층의 일부에 대응하는 제1개구가 정의된 제1절연층; 및
    상기 제1절연층 상부에 배치되고, 상기 화소전극의 가장자리를 덮으며 상기 화소전극의 일부에 대응하는 제2개구 및 상기 도전패턴의 일부에 대응하는 제3개구가 정의된 제2절연층;을 포함하고,
    상기 제3개구는 상기 제1개구와 중첩하는, 표시장치.
  7. 제6항에 있어서,
    상기 제2절연층에 상기 제1영역에 배치된 화소전극의 일부에 대응하는 제4개구가 더 정의되고,
    상기 제2개구의 크기가 상기 제4개구의 크기보다 큰, 표시장치.
  8. 제5항에 있어서,
    상기 비표시영역에서 상기 제2전극층은 상기 제1전극층과 전기적으로 연결된, 표시장치.
  9. 제1항에 있어서,
    상기 제1전극층은 상기 화소전극과 동일 물질을 포함하는, 표시장치.
  10. 제1항에 있어서,
    상기 제2표시영역은 상기 표시영역에 분산 배치된, 표시장치.
  11. 제1항에 있어서,
    상기 비표시영역에서 상기 제1전극층은 상기 도전패턴을 일 부분으로 포함하는 제2전극층과 전기적으로 연결된, 표시장치.
  12. 제1항에 있어서,
    상기 제1전극층은 상기 비표시영역의 구동회로와 중첩하는, 표시장치.
  13. 제1항에 있어서,
    상기 제2표시영역에 배치된 화소전극을 포함하는 유기발광다이오드의 발광영역이, 상기 제1표시영역에 배치된 화소전극을 포함하는 유기발광다이오드의 발광영역보다 큰, 표시장치.
  14. 제1해상도의 제1영역과 상기 제1해상도보다 낮은 제2해상도의 제2영역을 포함하는 표시영역 및 비표시영역을 포함하는 표시장치의 제조방법에 있어서,
    상기 표시영역의 상기 제1영역에 제1화소전극을 형성하고, 상기 표시영역의 상기 제2영역에 제2화소전극을 형성하는 단계;
    상기 표시영역의 상기 제2영역에 도전패턴을 형성하는 단계; 및
    상기 제1화소전극과 상기 제2화소전극에 대향하고, 상기 제2영역에서 도전패턴과 컨택하고, 상기 비표시영역에서 상기 비표시영역에 배치된 제1전극층과 컨택하는 대향전극을 형성하는 단계;를 포함하는, 표시장치의 제조방법.
  15. 제14항에 있어서,
    상기 도전패턴은 상기 제2화소전극과 동일층에 형성되는, 표시장치의 제조방법.
  16. 제15항에 있어서,
    상기 제1화소전극, 상기 제2화소전극 및 상기 도전패턴을 덮는 화소정의층을 형성하는 단계; 및
    상기 화소정의층에 상기 제1화소전극에 대응하는 제1개구, 상기 제2화소전극에 대응하는 제2개구 및 상기 도전패턴에 대응하는 제3개구를 형성하는 단계;를 포함하고,
    상기 대향전극은 상기 제3개구를 덮으며 상기 제3개구 내에서 상기 도전패턴과 컨택하는, 표시장치의 제조방법.
  17. 제16항에 있어서,
    상기 제1개구 및 상기 제2개구에 각각 발광층을 형성하는 단계;
    상기 제1개구, 제2개구 및 상기 제3개구를 덮는 기능층을 형성하는 단계; 및
    레이저 드릴링에 의해 상기 제3개구 내의 상기 도전패턴에 대응하는 영역에서 상기 기능층을 제거하는 단계;를 포함하고,
    상기 대향전극은 상기 제3개구 내의 상기 기능층이 제거된 영역에서 상기 도전패턴과 컨택하는, 표시장치의 제조방법.
  18. 제17항에 있어서,
    기판과 상기 도전패턴 사이의 층에, 상기 제2영역에서 상기 도전패턴과 컨택하는 제2전극층을 형성하는 단계;를 더 포함하는 표시장치의 제조방법.
  19. 제18항에 있어서,
    상기 비표시영역에서 상기 제2전극층은 상기 제1전극층과 전기적으로 연결된, 표시장치의 제조방법.
  20. 제14항에 있어서,
    상기 비표시영역에서 상기 제1전극층은 상기 도전패턴을 일 부분으로 포함하는 제2전극층과 전기적으로 연결된, 표시장치의 제조방법.

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