KR20220142884A - 금속-유기물 구조체층을 포함하는 층간 절연 구조물을 구비하는 반도체 장치 - Google Patents

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Abstract

본 개시의 일 측면에 따르는 반도체 장치는 기판, 상기 기판 상부에 배치되는 게이트 구조물, 상기 기판의 상부에서 상기 게이트 구조물의 측벽면과 접하도록 배치되는 유전 구조물, 및 상기 기판의 상부에서 상기 유전 구조물의 측벽면 상에 배치되는 채널층을 포함한다. 상기 게이트 구조물은 서로 번갈아 적층되는 게이트 전극층 및 층간 절연 구조물을 포함한다. 상기 층간 절연 구조물은 금속-유기물 구조체층(metal-organic framework layer)를 포함한다.

Description

금속-유기물 구조체층을 포함하는 층간 절연 구조물을 구비하는 반도체 장치{semiconductor device having interlayer insulation structure including metal-organic framework layer}
본 개시(disclosure)는 층간 절연 구조물을 구비하는 반도체 장치에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 3차원 적층 구조를 가지는 반도체 장치가 등장하고 있다. 상기 3차원 적층 구조를 가지는 반도체 장치의 일 예로서, 기판에 수직인 방향으로 연장되는 채널층, 및 상기 채널층을 서로 공유하는 복수의 메모리 셀을 포함하는 NAND 형 플래시 메모리가 있다.
최근에는, 3차원 적층 구조를 가지는 메모리 장치에서, 메모리 셀의 집적도를 증가시키기 위해, 상기 기판 상에 적층된 복수의 메모리 셀을 서로 절연하는 층간 절연층의 두께를 감소시키려는 시도가 진행되고 있다. 다만, 상기 층간 절연층의 두께를 감소시킬 때, 이웃하는 메모리 셀 사이에 작용하는 기생 캐패시턴스가 증가하고 이웃하는 메모리 셀 간의 신호 간섭이 커질 수 있다. 이에 따라, 3차원 적층 구조의 반도체 장치에서, 신뢰성 있는 신호 처리 동작과 함께, 향상된 집적도를 획득할 수 있는 반도체 적층 기술에 대한 연구가 지속적으로 이루어지고 있다.
본 개시의 일 실시 예는, 금속-유기물 구조체층을 포함하는 층간 절연 구조물을 구비하는 반도체 장치를 제공한다.
본 개시의 일 측면에 따르는 반도체 장치는 기판, 상기 기판 상부에 배치되는 게이트 구조물, 상기 기판의 상부에서 상기 게이트 구조물의 측벽면과 접하도록 배치되는 유전 구조물, 및 상기 기판의 상부에서 상기 유전 구조물의 측벽면 상에 배치되는 채널층을 포함한다. 상기 게이트 구조물은 서로 번갈아 적층되는 게이트 전극층 및 층간 절연 구조물을 포함한다. 상기 층간 절연 구조물은 금속-유기물 구조체층(metal-organic framework layer)를 포함한다.
본 개시의 다른 측면에 따르는 반도체 장치는 기판, 상기 기판 상부에 배치되는 전극 구조물, 상기 기판의 상부에서 상기 전극 구조물의 측벽면과 접하도록 배치되는 유전 구조물, 및 상기 기판의 상부에서 상기 유전 구조물의 측벽면 상에 배치되고 상기 기판의 표면에 수직인 방향으로 연장되는 수직 전극층(vertical electrode layer)을 포함한다. 상기 전극 구조물은 서로 번갈아 적층되는 수평 전극층(horizontal electrode layer) 및 층간 절연 구조물을 포함한다. 상기 층간 절연 구조물은 금속-유기물 구조체층(metal-organic framework layer)를 포함한다.
본 개시의 또다른 측면에 따르는 반도체 장치의 제조 방법이 개시된다. 상기 반도체 장치의 제조 방법에 있어서, 기판을 준비한다. 상기 기판의 상부에 적층 구조물을 형성한다. 상기 적층 구조물은 서로 번갈아 적층되는 절연 물질층 및 희생 물질층을 포함한다. 상기 기판의 상부에서 상기 적층 구조물을 선택적으로 식각하여, 상기 적층 구조물의 측벽면을 노출시킨다. 상기 노출된 측벽면을 통해 상기 희생 물질층을 제거하여 리세스 공간을 형성한다. 상기 절연 물질층 상에 금속-유기물 구조체층을 형성한다. 전도성 물질로 상기 리세스 공간을 채워서 제1 전도층을 형성한다. 상기 제1 전도층은 상기 금속-유기물 구조체층 사이에 배치된다. 상기 기판의 상부에서 상기 금속-유기 구조체층 및 상기 제1 전도층과 접하는 유전 구조물을 형성한다. 상기 기판의 상부에서 상기 유전 구조물과 접하는 제2 전도층을 형성한다.
상술한 본 개시의 일 실시 예에 따르면, 기판에 수직인 방향으로 번갈아 적층되는 적어도 하나의 전극층 및 적어도 하나의 층간 절연 구조물이 제공된다. 상기 층간 절연 구조물은 금속-유기물 구조체층을 포함할 수 있다. 상기 금속-유기물 구조체층의 저유전율은 상기 복수의 전극층 사이의 기생 캐패시턴스를 효과적으로 감소시킬 수 있다. 또한, 한 쌍의 전극층 사이에 전계가 형성될 때, 상기 금속-유기물 구조체층의 다공성 구조는 상기 금속-유기물 구조체층을 통과하는 프린징 필드(fringing field)를 효과적으로 감소시킬 수 있다. 이에 따라, 3차원 적층 구조의 반도체 장치에서, 신뢰성 있는 신호 처리 동작과 함께, 향상된 집적도를 획득할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 금속-유기물 구조체를 개략적으로 나타내는 도면이다.
도 2는 본 개시의 일 실시 예에 따르는 금속-유기물 구조체층을 개략적으로 나타내는 도면이다.
도 3은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 4는 도 3의 반도체 장치를 I-I'로 절취하여 나타내는 단면도이다.
도 5는 도 3 및 도 4와 관련하여 상술한 반도체 장치의 전기 회로도이다.
도 6은 도 3 및 도 4와 관련하여 상술한 반도체 장치의 동작 방법을 개략적으로 설명하는 도면이다.
도 7은 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 8은 본 출원의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 9는 도 8의 반도체 장치의 개략적인 전기 회로도이다.
도 10은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 11 내지 도 17은 본 개시의 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 18은 본 개시의 다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, "소정의 방향"이란, 좌표계에서 결정되는 일 방향 및 상기 일 방향의 반대 방향을 포괄하는 의미일 수 있다. 일 예로서, x-y-z 좌표계에서, x-방향이라 함은, x-축에 평행한 방향을 의미할 수 있다. 즉, x-축을 따라 양의 방향으로 절대값이 증가하는 방향, 및 원점(0)에서 x-축을 따라 음의 방향으로 절대값이 증가하는 방향을 모두 의미할 수 있다. y-방향, 및 z-방향도 실질적으로 동일한 방식으로, x-y-z 좌표계에서 방향이 각각 해석될 수 있다.
본 개시의 다양한 실시 예들은 기판의 상부에 배치되는 적층 구조물에서, 상기 기판에 수직인 방향으로 이웃하는 서로 다른 전도층을 전기적으로 절연하는 층간 절연 구조물을 제공할 수 있다. 상기 층간 절연 구조물은 금속-유기물 구조체층을 포함할 수 있다. 상기 금속-유기물 구조체층은 금속-유기물 구조체가 박막(thin film)의 형태로 존재하는 것을 의미할 수 있다. 상기 금속-유기물 구조체는 금속을 포함하는 노드와 유기물 리간드가 결합하여 형성되는 다공성 물질을 의미할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 금속-유기물 구조체를 개략적으로 나타내는 도면이다. 도 2는 본 개시의 일 실시 예에 따르는 금속-유기물 구조체층을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 금속-유기물 구조체(M)가 개시된다. 금속-유기물 구조체(M)는 금속을 포함하는 노드(Ma)와 유기물 리간드(Mb)가 배위 결합함으로써, 형성되는 물질일 수 있다. 상기 금속을 포함하는 노드(Ma)는 일 예로서, 금속 이온 또는 금속 클러스터일 수 있다. 금속-유기물 구조체(M)를 구성하는 상기 금속은 일 예로서, 아연(Zn), 크롬(Cr), 인듐(In), 갈륨(Ga), 구리(Cu), 철(Fe), 몰리브덴(Mo), 코발트(Co), 루테늄(Ru), 망간(Mn), 란탄(La), 티타늄(Ti), 하프늄(Hf), 카드뮴(Cd), 지르코늄(Zr) 등을 포함할 수 있다. 금속-유기물 구조체(M)를 구성하는 유기물 리간드(Mb)는 일 예로서, 옥살산(Oxalic acid), 푸마르산(Fumaric acid), 벤젠헥사티올(Benzenehexathiol), 트리페닐렌헥사티올(Triphenylenehexathiol), 1,4-벤젠 디카르복실산(1-4, benzene dicarboxylic acid), 헥사아미노벤젠(Hexaaminobenzene), 테트라키스(4-카르복시페닐)-포르피리나토-코발트(Ⅱ)(Tetrakis(4-carboxyphenyl)-porphyrinato-cobalt(Ⅱ), 테트라키스(4-카르복시페닐)-포르피린(Tetrakis(4-carboxyphenyl)-porphyrin) 등을 포함할 수 있다. 상기 유기물 리간드는 다른 예로서, H2BDC, H2BDC-Br, H2BDC-OH, H2BDC-NO2, H2BDC-NH2, H4DOT, H2BDC-(Me)2, H2BDC-(Cl)2 등을 포함할 수 있다.
도 1을 참조하면, 금속-유기물 구조체(M)는 내부에 캐비티(C)를 구비하는 다공성 구조를 가질 수 있다. 일 실시 예에 있어서, 금속-유기물 구조체(M)는 물리적 및 화학적으로 안정한 2차원 그물망 결합 구조를 가질 수 있다. 도 1에 도시되는 것과 같이, 금속-유기물 구조체(M)에서, 상기 금속을 포함하는 노드(Ma)와 상기 유기물 리간드(Mb) 사이의 배위 결합이 2차원 상에서 규칙적으로 이루어질 수 있다. 그 결과, 금속-유기물 구조체(M)는 나노 크기(일 예로서, 1 nm ~ 100 nm)의 두께를 가지는 시트 형태로 존재할 수 있다.
도 2를 참조하면, 금속-유기물 구조체층(N)이 개시된다. 일 실시 예에서, 금속-유기물 구조체층(N)은 시트 형태를 가지는 복수의 금속-유기물 구조체(M1, M2, M3, M4)가 두께 방향(즉, z-방향)으로 적층된 형태를 가질 수 있다. 복수의 금속-유기물 구조체(M1, M2, M3, M4) 각각은 상기 시트의 표면에 수직한 방향(즉, z-방향)으로 작용하는 반데르발스 힘에 의해 서로 결합함으로써, 상기 시트가 적층된 박막을 구성할 수 있다.
도 1 및 도 2를 함께 참조하면, 금속-유기물 구조체층(N)은 내부에 형성되는 캐비티에 의해 저유전율을 확보할 수 있다. 일 예로서, 금속-유기물 구조체층(N)의 유전율은 실리콘 산화물의 유전율보다 낮을 수 있다. 일 예로서, 금속-유기물 구조체층(N)의 유전 상수(K)는 2이하일 수 있다. 또한, 도 1의 금속-유기물 구조체(M)가 상기 2차원 그물망 결합 구조를 가짐으로써, 복수의 금속-유기물 구조체(M)의 적층체인 금속-유기물 구조체층(N)이 구조적으로 안정된 상태를 유지할 수 있다.
도 3은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 4는 도 3의 반도체 장치를 I-I'로 절취하여 나타내는 단면도이다. 도 5는 도 3 및 도 4와 관련하여 상술한 반도체 장치의 전기 회로도이다. 도 6은 도 3 및 도 4와 관련하여 상술한 반도체 장치의 동작 방법을 개략적으로 설명하는 도면이다.
도 3 및 도 4를 함께 참조하면, 반도체 장치(1)는 기판(101), 기판(101)의 상부에 배치되는 게이트 구조물(10), 기판(101)의 상부에서 게이트 구조물(10)의 측벽면(10W)과 접하도록 배치되는 유전 구조물(20), 및 기판(101)의 상부에서 유전 구조물(20)의 측벽면(20W) 상에 배치되는 채널층(240)을 포함한다. 채널층(240)은 기판의 표면(101S)에 수직인 제1 방향(즉, z-방향)으로 연장될 수 있다. z-방향으로 연장되는 채널층(240)의 양쪽 단부에, 채널 하부 컨택층(105)과 채널 상부 컨택층(260)이 배치될 수 있다.
도 3 및 도 4를 참조하면, 기판(101)이 제공된다. 기판(101)은 반도체 물질을 포함할 수 있다. 구체적으로, 반도체 물질은 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다.
기판(101) 상에는 베이스 절연층(102)이 배치될 수 있다. 베이스 절연층(102)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 1에 도시되지는 않았지만, 기판(101)은 집적 회로를 포함할 수 있다. 상기 집적 회로는 일 예로서, 다이오드, 트랜지스터와 같은 능동 소자를 구성할 수 있다. 기판(101)과 베이스 절연층(102) 사이에는 적어도 한 층 이상의 전도층 및 절연층이 배치될 수 있다. 상기 전도층 및 절연층은 캐패시터, 저항 등과 같은 수동 소자를 구성할 수 있다.
도 3 및 도 4를 함께 참조하면, 베이스 절연층(102) 상에 채널 하부 컨택층(105)이 배치될 수 있다. 채널 하부 컨택층(105)은 채널층(240)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 채널 하부 컨택층(105)은 소스 라인에 전기적으로 연결될 수 있다. 채널 하부 컨택층(105)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 3 및 도 4를 함께 참조하면, 채널 하부 컨택층(105) 상에 게이트 구조물(10)이 배치된다. 게이트 구조물(10)은 기판(101)의 표면(101S)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제3 게이트 전극층(120a, 120b, 120c) 및 제1 내지 제4 층간 구조물(130a, 130b, 130c, 130d)을 포함할 수 있다. 제1 층간 절연 구조물(130a)은 채널 하부 컨택층(105)과 접하도록 배치될 수 있다. 제4 층간 절연 구조물(130d)은 게이트 구조물(10)의 최상층에 배치될 수 있다.
제1 내지 제3 게이트 전극층(120a, 120b, 120c)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)는 내부 절연층(110) 및 내부 절연층(110) 상에 배치되는 금속-유기물 구조체층(115)을 포함할 수 있다. 금속-유기물 구조체층(115)은 내부 절연층(110)을 둘러싸도록 배치될 수 있다. 도 4를 참조하면, 제1 층간 절연 구조물(130a)에서, 금속-유기물 구조체층(115)은 내부 절연층(110)의 상면(110S) 및 측벽면(110W)을 둘러싸도록 배치될 수 있다. 제2 내지 제4 층간 절연 구조물(130b, 130c, 130d) 각각에서, 금속-유기물 구조체층(115)은 내부 절연층(110)의 상면(110S), 하면(110B) 및 측벽면(110W)을 둘러싸도록 배치될 수 있다.
내부 절연층(110)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
금속-유기물 구조체층(115)은 도 1과 관련하여 상술한 금속-유기물 구조체(M)를 포함할 수 있다. 금속-유기물 구조체층(115)은 도 2와 관련하여 상술한 금속-유기물 구조체층(N)일 수 있다. 즉, 금속-유기물 구조체층(115)은 도 2에 도시된 것과 같이, 시트 형태를 가지는 복수의 금속-유기물 구조체(M1, M2, M3, M4)가 두께 방향(즉, z-방향)으로 적층된 형태를 가질 수 있다.
도 3 및 도 4를 함께 참조하면, 게이트 구조물(10)은 홀 패턴(H1)을 구비할 수 있다. 홀 패턴(H1)은 게이트 구조물(10)을 관통하여 채널 하부 컨택층(105)을 노출시킬 수 있다. 또한, 홀 패턴(H1)은 게이트 구조물(10)의 측벽면(10W)을 노출시킬 수 있다.
채널 하부 컨택층(105)의 상부에서, 홀 패턴(H1) 내부에 위치하는 게이트 구조물(10)의 측벽면(10W)과 접하도록 유전 구조물(20)이 배치될 수 있다. 유전 구조물(20)은 채널 하부 컨택층(105) 상에서 기판(101)에 수직한 제1 방향(z-방향)으로 연장되는 구조물일 수 있다. 유전 구조물(20)은 플래시 메모리 장치의 전하 저장 구조물일 수 있다.
유전 구조물(20)은 장벽층(210), 전하 저장층(220) 및 터널링층(230)을 포함할 수 있다. 장벽층(210)은 게이트 구조물(10)의 측벽면(10W) 상에 배치될 수 있다. 장벽층(210)은 게이트 구조물(10)의 제1 내지 제3 게이트 전극층(120a, 120b, 120c) 및 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)의 금속-유기물 구조체층(115)과 접할 수 있다. 전하 저장층(220)은 장벽층(210) 상에 배치될 수 있다. 터널링층(230)은 전하 저장층(220) 상에 배치될 수 있다. 장벽층(210), 전하 저장층(220) 및 터널링층(230)은 각각 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 3 및 도 4를 함께 참조하면, 채널 하부 컨택층(105)의 상부에서, 홀 패턴(H1)의 내부에 위치하는 유전 구조물(20)의 측벽면(20W) 상에 채널층(240)이 배치될 수 있다. 채널층(240)은 유전 구조물(20)의 터널링층(230)과 접하도록 배치될 수 있다. 채널층(240)은 채널 하부 컨택층(105) 상에서 기판(101)에 수직한 제1 방향(z-방향)으로 연장될 수 있다.
채널층(240)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 반도체 물질은 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다. 채널층(240)은 일 예로서, n형 또는 p형으로 도핑되어 전도성을 가질 수 있다.
도 3 및 도 4를 함께 참조하면, 유전 구조물(20) 및 채널층(240)이 배치된 홀 패턴(H1)의 내부에 필링 절연 구조물(250)이 배치될 수 있다. 필링 절연 구조물(250)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
또한, 홀 패턴(H1)의 내부에서, 필링 절연 구조물(250)의 상부에 채널 상부 컨택층(260)이 배치될 수 있다. 채널 상부 컨택층(260)은 채널층(240)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 채널 상부 컨택층(260)은 비트 라인에 전기적으로 연결될 수 있다.
채널 상부 컨택층(260)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 3 및 도 4를 함께 참조하면, 채널 상부 컨택층(260)이 홀 패턴(H1) 내부에 배치되고 있지만, 반드시 이에 한정되지 않는다. 몇몇 다른 실시 예들에 있어서, 채널 상부 컨택층(260)은 홀 패턴(H1)의 외부에 배치될 수 있다. 일 예로서, 채널 상부 컨택층(260)은 홀 패턴(H1)의 상부에 배치되어 채널층(240)과 전기적으로 연결될 수 있다.
도 5의 회로도(U1)를 참조하면, 반도체 장치(1)는 소스 라인(SL)과 비트 라인(BL) 사이에서 서로 직렬 연결되는 트랜지스터 형태의 제1 내지 제3 메모리 셀(MC1, MC2, MC3)을 포함할 수 있다. 반도체 장치(1)는 스트링 형태를 가지는 NAND 형 플래시 메모리 장치일 수 있다.
제1 내지 제3 메모리 셀(MC1, MC2, MC3)은 각각 대응하는 제1 내지 제3 게이트 전극(GL1, GL2. GL3) 및 제1 내지 제3 유전 구조물(DL1, DL2, DL3)을 구비할 수 있다. 도 5의 제1 내지 제3 게이트 전극(GL1, GL2. GL3)은 도 3 및 도 4의 반도체 장치(1)에서 제1 내지 제3 게이트 전극층(120a, 120b, 120c)에 각각 대응될 수 있다. 도 5의 제1 내지 제3 유전 구조물(DL1, DL2, DL3)은 도 3 및 도 4의 반도체 장치(1)에서, 제1 내지 제3 게이트 전극층(120a, 120b, 120c)에 의해 각각 전기적으로 제어되는 유전 구조물(20)의 영역에 대응될 수 있다.
도 6을 참조하여, 반도체 장치(1)의 금속-유기물 구조체층(115)의 기능을 설명한다. 금속-유기물 구조체층(115)은 내부 절연층(110)과 함께, 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)을 구성할 수 있다. 금속-유기물 구조체층(115)은 일 예로서, 2 이하의 낮은 유전 상수(K)를 가질 수 있다. 이에 따라, 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)은 제1 내지 제3 게이트 전극층(120a, 120b, 120c) 사이에서 발생하는 기생 캐패시턴스를 효과적으로 감소시킬 수 있다. 이에 따라, 상기 기생 캐패시컨스에 의해 발생하는 RC 지연(delay) 현상이 개선될 수 있다.
또한, 상술한 금속-유기물 구조체층(115)의 낮은 유전 상수를 미리 고려하여, 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)의 높이를 감소시킬 수 있다. 이에 따라, 상기 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)의 감소된 높이만큼, z-방향으로의 메모리 셀의 적층 개수를 증가시킬 수 있다. 그 결과, 반도체 장치(1)의 메모리 셀 집적도가 향상될 수 있다.
또한, 금속-유기물 구조체층(115)은 게이트 전극층(120a, 120b, 120c) 사이의 전기적 신호 간섭을 효과적으로 제어할 수 있다. 일 실시 예로서, 도 6을 참조하여, 제2 게이트 전극층(120b)을 구비하는 제2 메모리 셀(MC2)에 프로그램 또는 소거 동작이 진행될 때, 금속-유기물 구조체층(150)의 상기 신호 간섭 제어 효과를 이하에서 설명한다.
먼저, 채널 하부 컨택층(150)과 채널 상부 컨택층(260) 사이에 채널 전압이 인가됨으로써, z-방향을 따라 채널층(240) 내부에서 전자가 전도할 수 있다. 이어서, 제2 게이트 전극층(120b)에 양의 극성을 가진 프로그램 전압 또는 음의 극성을 가진 소거 전압이 인가됨으로써, 제2 게이트 전극층(120b)과 채널층(240) 사이에 전계가 형성될 수 있다. 상기 전계는 상기 제2 메모리 셀(MC2)에 속하는 동작 영역, 일 예로서, 장벽층(210)의 부분(210A), 전하 저장층(220)의 부분(220B), 터널링층(230)의 부분(230B) 및 채널층(240)의 부분(240B)에 작용하는 프로글램 전계(E1)외에, 상기 동작 영역 외부를 우회하여 형성되는 프린징(fringing) 전계(E2, E3)를 포함할 수 있다. 이때, 프린징 전계(E2)는 제3 게이트 전극층(120c)이 전기적으로 제어하는 제3 메모리 셀(MC3)의 전하 저장층(220)의 부분(220C)에 저장된 전하에 전기적 인력 또는 척력을 미칠 수 있다. 그 결과, 제3 메모리 셀(MC3)의 전하 저장층(220)의 부분(220C)에 저장된 전하의 량이 변화할 수 있다. 또한, 프린징 전계(E3)는 제1 게이트 전극층(120a)이 제어하는 제1 메모리 셀(MC1)의 전하 저장층(220)의 부분(220A)에 저장된 전하에 전기적 인력 또는 척력을 미칠 수 있다. 그 결과, 제1 메모리 셀(MC1)의 전하 저장층(220)의 부분(220A)에 저장된 전하의 량이 변화할 수 있다. 프린징 전계(E2, E3)가 제1 및 제3 메모리 셀(MC1, MC3)에 저장되는 신호 정보를 변화시킬 수 있다.
한편, 제1 메모리 셀(MC1)의 제1 게이트 전극층(120a) 또는 제2 메모리 셀(MC2)의 제2 게이트 전극층(120c)에 인가되는 게이트 전압에 의해 상기 프린징 전계가 발생할 수 있다. 상기 프린징 전계는 제2 메모리 셀(MC2)의 전하 저장층(220)의 부분(220B)에 저장되는 전하의 량을 변화시킬 수 있다. 이에 따라, 제2 메모리 셀(MC2)에 저장되는 신호 정보가 변화할 수 있다.
본 개시의 일 실시 예에 따르면, 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)의 금속-유기물 구조체층(115)은 내부에 캐비티를 구비할 수 있다. 상기 캐비티는 금속-유기물 구조체층(115)을 통과하는 상기 프린징 전계를 약화 또는 억제시킬 수 있다. 이에 따라, 상기 프린징 전계에 의해 발생하는 메모리 셀의 신호 정보의 열화를 감소시키고, 상기 신호 정보의 신뢰성을 향상시킬 수 있다.
도 7은 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다. 도 7의 반도체 장치(2)는 도 3 및 도 4와 관련하여 설명한 반도체 장치(1)와 비교하여, 게이트 구조물(11)의 구성이 서로 차별된다.
도 7을 참조하면, 게이트 구조물(11)은 채널 하부 컨택층(105) 상에서 서로 번갈아 적층되는 제1 내지 제3 게이트 전극층(120a, 120b, 120c) 및 제1 내지 제4 층간 절연 구조물(135a, 135b, 135c, 135d)을 포함할 수 있다.
제1 내지 제4 층간 절연 구조물(135a, 135b, 135c, 135d)은 금속-유기물 구조체층(115)과 에어 갭(AG)을 포함할 수 있다. 일 실시 예에서, 에어 갭(AG)은 도 3 및 도 4의 반도체 장치(1)에서, 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)의 내부 절연층(110)이 제거됨으로써 생성될 수 있다. 이에 따라, 도 7의 반도체 장치(2)에서, 제1 내지 제4 층간 절연 구조물(135a, 135b, 135c, 135d)의 금속-유기물 구조체층(115)은 에어 갭(AG)을 둘러싸도록 배치될 수 있다.
제1 내지 제4 층간 절연 구조물(135a, 135b, 135c, 135d)이 에어 갭(AG)을 포함함으로써 도 3 및 도 4의 반도체 장치(1)의 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)과 대비하여, 제1 내지 제4 층간 절연 구조물(135a, 135b, 135c, 135d)의 유전율이 추가적으로 감소할 수 있다. 그 결과, 복수의 게이트 전극층들(120a, 120b, 120c) 사이의 기생 캐패시턴스가 추가적으로 감소하여, RC 지연 현상이 추가적으로 개선될 수 있다.
도 8은 본 출원의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다. 도 9는 도 8의 반도체 장치의 개략적인 전기 회로도이다. 도 8의 반도체 장치(3)는 도 3 및 도 4와 관련하여 설명한 반도체 장치(1)와 비교하여, 유전 구조물(21)의 구성이 서로 차별된다.
도 8을 참조하면, 반도체 장치(3)의 유전 구조물(21)은 채널 하부 컨택층(105) 상에서, 게이트 구조물(10)의 측벽면(10W) 상에 배치되는 강유전 메모리층(215), 및 강유전 메모리층(215) 상에 배치되는 계면 절연층(225)을 포함할 수 있다.
강유전 메모리층(215)은 강유전 물질을 포함할 수 있다. 상기 강유전 물질은 일 예로서, 하프늄 산화물, 지르코늄 산화물 등과 같은 이성분계 금속 산화물을 포함할 수 있다. 상기 강유전 물질은 다른 예로서, 티탄산 지르콘산 납(lead zirconate titanate, PZT), 티탄산 스트론튬 비스무스(strontium bismuth titanate, SBT) 등과 같은 페로브스카이트계 물질을 포함할 수 있다.
계면 절연층(225)은 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다. 구체적으로, 계면 절연층(225)은 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄산화물, 알루미늄질화물 등을 포함할 수 있다.
도 9의 회로도(U2)를 참조하면, 반도체 장치(3)는 소스 라인(SL)과 비트 라인(BL) 사이에서 서로 직렬 연결되는 트랜지스터 형태의 제1 내지 제3 메모리 셀(MC1, MC2, MC3)를 포함할 수 있다.
제1 내지 제3 메모리 셀(MC1, MC2, MC3)은 대응하는 제1 내지 제3 게이트 전극(GL1, GL2. GL3) 및 제1 내지 제3 강유전 메모리 요소(FL1, FL2, FL3)를 구비할 수 있다. 제1 내지 제3 강유전 메모리 요소(FL1, FL2, FL3)는 전기적 분극을 비휘발적으로 저장할 수 있는 메모리 특성을 가질 수 있다. 제1 내지 제3 게이트 전극(GL1, GL2, GL3)은 도 8의 반도체 장치(3)에서 제1 내지 제3 게이트 전극층(120a, 120b, 120c)에 각각 대응될 수 있다. 제1 내지 제3 강유전 메모리 요소(FL1, FL2, FL3)는 도 8의 반도체 장치(3)에서, 제1 내지 제3 게이트 전극층(120a, 120b, 120c)에 의해 전기적으로 제어되는 강유전 메모리층(215)의 부분에 각각 대응될 수 있다.
도 8을 다시 참조하면, 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)은 캐비티를 구비하는 금속-유기물 구조체층(115)을 포함할 수 있다. 게이트 전극층(120a, 120b, 120c)과 채널층(240) 사이에 전압이 인가될 때, 상기 캐비티는 금속-유기물 구조체층(115)를 통과하는 프린징 전계를 약화 또는 억제시킬 수 있다. 이에 따라, 상기 프린징 전계에 의해 상기 대상 메모리 셀의 강유전층 부분에 저장되는 신호 정보로서의 전기적 분극이 변화하는 것을 방지할 수 있다. 이에 따라, 상기 메모리 셀에 저장되는 신호 정보의 신뢰성을 향상시킬 수 있다.
도 10은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다. 도 10의 반도체 장치(4)는 기판(301), 기판(301)의 상부에 배치되는 전극 구조물(30) 및 유전 구조물(40)을 포함한다. 또한, 반도체 장치(4)는 기판(301)의 상부에서 유전 구조물(40)의 측벽면(30W) 상에 배치되는 수직 전극층(440)을 포함한다.
도 10을 참조하면, 기판(301)이 제공된다. 기판(301) 상에 베이스 절연층(302)가 배치될 수 있다. 베이스 절연층(302) 상에 하부 전도층(305)이 배치될 수 있다. 반도체 장치(4)의 기판(301) 및 베이스 절연층(302)의 구성은 도 3 및 도 4와 관련하여 설명한 반도체 장치(1)의 기판(101) 및 베이스 절연층(102)의 구성과 실질적으로 동일할 수 있다. 하부 전도층(305)은 전도성 물질을 포함할 수 있다. 일 실시 예에서, 하부 전도층(305)은 소스 라인과 전기적으로 연결될 수 있다. 하부 전도층(305)은 도 3 및 도 4와 관련하여 설명한 반도체 장치(1)의 채널 하부 컨택층(105)과 실질적으로 동일한 재질로 이루어질 수 있다. 하부 전도층(305)은 수직 전극층(440)과 전기적으로 연결될 수 있다.
하부 전도층(305) 상에 전극 구조물(30)이 배치될 수 있다. 전극 구조물(30)은 서로 번갈아 적층되는 제1 내지 제3 수평 전극층(horizontal electrode layer)(320a, 320b, 320c)과 제1 내지 제4 층간 절연 구조물(330a, 330b, 330c, 330d)을 포함할 수 있다. 제1 내지 제3 수평 전극층(320a, 320b, 320c)은 기판(301)의 표면(101S)에 실질적으로 평행한 면 상에 각각 배치될 수 있다. 마찬가지로, 제1 내지 제4 층간 절연 구조물(330a, 330b, 330c, 330d)은 기판(301)의 표면(101S)에 실질적으로 평행한 면 상에 각각 배치될 수 있다.
제1 내지 제3 수평 전극층(horizontal electrode layer)(320a, 320b, 320c)은 전도성 물질을 포함할 수 있다. 일 실시 예에서, 제1 내지 제3 수평 전극층(horizontal electrode layer)(320a, 320b, 320c)은 도 3 및 도 4와 관련하여 설명한 제1 내지 제3 게이트 전극층(120a, 120b, 120c)와 실질적으로 동일한 재질 및 구조로 이루어질 수 있다. 제1 내지 제4 층간 절연 구조물(330a, 330b, 330c, 330d)은 도 3 및 도 4와 관련하여 설명한 제1 내지 제4 층간 절연 구조물(130a, 130b, 130c, 130d)과 실질적으로 동일할 수 있다. 즉, 제1 내지 제4 층간 절연 구조물(330a, 330b, 330c, 330d)은 각각 내부 절연층(310) 및 금속-유기물 구조체층(315)을 포함할 수 있다. 내부 절연층(310) 및 금속-유기물 구조체층(315)은 도 3 및 도 4와 관련하여 설명한 내부 절연층(110) 및 금속-유기물 구조체층(115)과 실질적으로 동일할 수 있다.
도 10을 참조하면, 전극 구조물(30)은 홀 패턴(H2)을 구비할 수 있다. 홀 패턴(H2)은 전극 구조물(30)을 관통하여 하부 전도층(305)을 노출시킬 수 있다. 또한, 홀 패턴(H2)은 전극 구조물(30)의 측벽면(30W)을 노출시킬 수 있다.
하부 전도층(305)의 상부에서, 홀 패턴(H2)의 내부에 위치하는 전극 구조물(30)의 측벽면(30W)과 접하도록 유전 구조물(40)이 배치될 수 있다. 유전 구조물(40)은 저항 변화 물질을 포함하는 가변 저항층을 구비할 수 있다. 상기 저항 변화 물질은 일 예로서, 외부에서 인가되는 전압, 전류 등과 같은 자극에 의해 내부의 전기적 저항이 변화하는 물질을 의미할 수 있다. 있다. 또한, 상기 저항 변화 물질은 상기 외부의 자극이 제거된 후에, 상기 변화된 전기적 저항을 비휘발적으로 저장할 수 있다. 유전 구조물(40)은 단일의 가변 저항층 또는 둘 이상의 가변 저항층을 포함할 수 있다.
상기 가변 저항층은 상기 저항 변화 물질로서, 산소 공공 또는 이동 가능한 금속 이온을 구비하는 금속 산화물을 포함할 수 있다. 일 실시 예에서, 상기 금속 산화물의 전기적 저항은, 상기 산소 공공 또는 상기 이동 가능한 금속 이온의 농도 및 분포 상태에 따라 변화할 수 있다. 상기 금속 산화물은 일 예로서, 리튬 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 니오븀 산화물, 바나듐 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 10을 참조하면, 하부 전도층(305) 상에서 유전 구조물(40)의 측벽면(40W) 상에 수직 전극층(440)이 배치될 수 있다. 수직 전극층(440)은 기판(101)의 표면(101S)에 실질적으로 수직인 방향으로 연장될 수 있다. 수직 전극층(440)은 전도성 물질을 포함할 수 있다. 수직 전극층(440)은 제1 내지 제3 수평 전극층(330a, 330b, 330c)과 실질적으로 동일한 재질로 이루어질 수 있다.
도 10을 다시 참조하면, 유전 구조물(40) 및 수직 전극층(440)이 배치된 홀 패턴(H2)의 내부에 필링 절연 구조물(450)이 배치될 수 있다. 필링 절연 구조물(450)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
또한, 홀 패턴(H2)의 내부에서, 필링 절연 구조물(450)의 상부에 상부 전도층(460)이 배치될 수 있다. 상부 전도층(460)은 수직 전극층(440)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 상부 전도층(460)은 비트 라인에 전기적으로 연결될 수 있다. 상부 전도층(460)은 전도성 물질을 포함할 수 있다. 상부 전도층(460)은 도 3 및 도 4와 관련하여 설명한 반도체 장치(1)의 채널 상부 컨택층(260)와 실질적으로 동일한 재질로 이루어질 수 있다.
도 10에 도시된 것과 다르게 몇몇 다른 실시예들에 있어서, 내부 물질층(310)을 대신하여 에어갭이 배치될 수 있다. 이에 따라, 제1 내지 제4 층간 절연 구조물(330a, 330b, 330c, 330d)은 금속-유기물 구조체층(315)과 상기 에어갭을 포함할 수 있다. 상기 에어갭 및 금속-유기물 구조체층(315)을 포함하는 제1 내지 제4 층간 구조물(330a, 330b, 330c, 330d)의 구성은 도 7과 관련하여 상술한 반도체 장치의 제1 내지 제4 층간 구조물(135a, 135b, 135c, 135d)의 구성과 실질적으로 동일할 수 있다.
본 실시 예에서는 제1 내지 제3 수평 전극층(320a, 320b, 320c) 중 선택되는 수평 전극층과 수직 전극층(440) 사이에 동작 전압이 인가될 때, 상기 동작 전압에 의해 제어되는 유전 구조물(40) 내부의 전기적 저항이 변화할 수 있다. 상기 변화된 전기적 저항이 메모리 셀의 신호 정보로서 저장될 수 있다. 도 10에서는 제1 내지 제3 수평 전극층(320a, 320b, 320c) 및 수직 전극층(440) 사이에 각각 배치되는 제1 내지 제3 메모리 셀이 제공될 수 있다.
본 실시 예에서는 금속-유기물 구조체층(315)을 구비하는 제1 내지 제4 층간 절연 구조물(330a, 330b, 330c, 330d)이 제1 내지 제3 수평 전극층(320a, 320b, 320c) 사이에서 발생하는 기생 캐패시턴스를 효과적으로 감소시킬 수 있다. 또한, 금속-유기물 구조체층(315)의 캐비티가 제1 내지 제3 수평 전극층(320a, 320b, 320c)과 수직 전극층(440) 사이의 상기 프린징 전계를 효과적으로 제어할 수 있다. 이에 따라, 상기 프린징 전계에 의해 상기 메모리 셀의 상기 가변 저항층에 저장되는 전기적 저항이 열화되는 것을 개선할 수 있다. 결과적으로, 상기 메모리 셀에 저장되는 신호 정보의 신뢰성이 개선될 수 있다.
도 11 내지 도 17은 본 개시의 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 11 내지 도 17과 관련하여 설명되는 제조 방법은 도 3 및 도 4의 반도체 장치(1), 도 8의 반도체 장치(3), 및 도 10의 반도체 장치(4)의 제조 방법에 적용될 수 있다.
도 11을 참조하면 베이스 절연층(1102)을 구비하는 기판(1101)을 준비한다. 기판(1101) 및 베이스 절연층(1102)은 도 3 및 도 4와 관련하여 설명한 반도체 장치(1)의 기판(101) 및 베이스 절연층(102)과 실질적으로 동일할 수 있다.
베이스 절연층(1102) 상에 하부 전도층(1105)을 형성한다. 하부 전도층(1105)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 하부 전도층(1105)은 일 예로서, 화학기상증착법, 물리기상증착법, 원자층 증착법 등을 이용하여 형성할 수 있다.
하부 전도층(1105) 상에 적층 구조물(1000)을 형성한다. 적층 구조물(1000)은 서로 번갈아 적층되는 복수의 절연 물질층(1110) 및 복수의 희생 물질층(1130)을 포함한다. 적층 구조물(1000)의 최하층 및 최상층에 각각 절연 물질층(1110)이 배치될 수 있다.
절연 물질층(1110) 및 희생 물질층(1130)은 서로 식각 선택비를 가질 수 있다. 절연 물질층(1110)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 희생 물질층(1130)은 일 예로서, 산화물, 질화물, 산질화물, 실리콘(Si) 또는 이들의 둘 이상의 조합 중에서, 절연 물질층(1110)과 식각 선택비를 가질 수 있도록 선택되는 물질을 포함할 수 있다.
도 12를 참조하면, 하부 전도층(1105) 상에서 적층 구조물(1000)을 선택적으로 식각하여 홀 패턴(H)을 형성한다. 홀 패턴(H)을 통해 적층 구조물(1000)의 측벽면(1000W)이 노출될 수 있다. 또한, 홀 패턴(H)을 통해 하부 전도층(1105)이 노출될 수 있다. 적층 구조물(1000)의 식각은 포토리소그래피 공정 및 비등방성 식각 공정을 통해 진행될 수 있다. 일 예로서, 상기 비등방성 식각 공정은 플라즈마를 이용하는 건식 식각 방법을 적용할 수 있다.
도 13을 참조하면, 도 12의 적층 구조물(1000)의 노출된 측벽면(1000W)을 통해 희생 물질층(1130)을 제거함으로써, 리세스 공간(R1)을 형성한다. 희생 물질층(1130)을 제거하는 공정은 비등방성 식각 공정을 통해 진행될 수 있다. 일 실시 예에서, 희생 물질층(1130)을 제거하는 공정은 절연 물질층(1110)과 식각 선택비를 가지는 식각액을 홀 패턴(H) 내에 제공하여 희생 물질층(1130)을 습식 식각하는 방법을 적용할 수 있다. 이때, 상기 식각액은 하부 전도층(1105)을 식각 하지 않을 수 있다.
도 14를 참조하면, 절연 물질층(1110) 상에 금속-유기물 구조체층(1115)을 형성한다. 금속-유기물 구조체층(1115)은 도 2와 관련하여 설명한 것과 같이, 시트 형태를 가지는 복수의 금속-유기물 구조체(M1, M2, M3, M4)가 두께 방향으로 적층된 형태를 가질 수 있다. 복수의 금속-유기물 구조체(M1, M2, M3, M4) 각각은 반데르발스 힘에 의해 서로 결합함으로써, 박막을 구성할 수 있다.
복수의 금속-유기물 구조체(M1, M2, M3, M4) 각각은 도 1에 도시되는 것과 같이, 금속을 포함하는 노드와 유기물 리간드가 배위 결합함으로써, 형성되는 물질일 수 있다. 상기 금속을 포함하는 노드는 일 예로서, 금속 이온 또는 금속 클러스터일 수 있다. 상기 금속을 포함하는 노드를 구성하는 금속은 일 예로서, 아연(Zn), 크롬(Cr), 인듐(In), 갈륨(Ga), 구리(Cu), 철(Fe), 몰리브덴(Mo), 코발트(Co), 루테늄(Ru), 망간(Mn), 란탄(La), 티타늄(Ti), 하프늄(Hf), 카드뮴(Cd), 지르코늄(Zr), 알루미늄(Al) 등을 포함할 수 있다. 상기 유기물 리간드는 일 예로서, 옥살산(Oxalic acid), 푸마르산(Fumaric acid), 벤젠헥사티올(Benzenehexathiol), 트리페닐렌헥사티올(Triphenylenehexathiol), 1,4-벤젠 디카르복실산(1-4, benzene dicarboxylic acid), 헥사아미노벤젠(Hexaaminobenzene), 테트라키스(4-카르복시페닐)-포르피리나토-코발트(Ⅱ)(Tetrakis(4-carboxyphenyl)-porphyrinato-cobalt(Ⅱ), 테트라키스(4-카르복시페닐)-포르피린(Tetrakis(4-carboxyphenyl)-porphyrin) 등을 포함할 수 있다. 상기 유기물 리간드는 다른 예로서, H2BDC, H2BDC-Br, H2BDC-OH, H2BDC-NO2, H2BDC-NH2, H4DOT, H2BDC-(Me)2, H2BDC-(Cl)2 등을 포함할 수 있다.
일 실시 예에 있어서, 금속-유기물 구조체층(1115)을 형성하는 공정은 원자층 증착법을 이용할 수 있다. 금속-유기물 구조체층(1115)을 형성하는 공정은 캐비티를 포함하는 2차원 시트(2-dimensional sheet) 형태의 금속-유기물 구조체를 순차적으로 적층하는 방법을 적용할 수 있다. 상기 원자층 증착법은 일 예로서, 트리메틸알루미늄(thimethylaluminum)(AlMe3) 또는 디메틸알루미늄 이소-프로옥사이이드(dimethylaluminum iso-propoxide)([Al-Me2 iOPr]2)을 전구체(precursor)로 사용할 수 있다.
도 14를 참조하면, 금속-유기물 구조체층(1115)은 절연 물질층(1110)을 둘러싸도록 형성될 수 있다. 즉, 금속-유기물 구조체층(1115)은 절연 물질층(1110)의 상면(1110S), 측면(1110W) 및 하면(1110B) 상에 형성될 수 있다. 다만, 하부 전도층(1105)과 접하는 최하층의 절연 물질층(1110)의 경우, 금속-유기물 구조체층(1115)가 상기 최하층의 절연 물질층(1110)의 상면(1110S)과 측면(1110W) 상에 형성될 수 있다.
도 15를 참조하면, 전도성 물질로 도 14의 리세스 공간(R1)을 채워서 제1 전도층(1120)을 형성한다. 이때, 제1 전도층(1120)은 z-방향으로 금속-유기물 구조체층(1115)과 접할 수 있다. 일 실시 예에 있어서, 제1 전도층(1120)을 형성하는 공정은, 일 예로서, 화학기상증착법, 원자층 증착법 등을 이용하여 전도성 물질막을 증착하되, 상기 전도성 물질막이 적어도 리세스 공간(R1)을 채우도록 하는 과정, 및 비등방성 식각 공정을 진행하여, 리세스 공간(R1) 외부의 홀 패턴(H1) 내에 형성된 상기 전도성 물질막을 제거하는 과정을 포함할 수 있다.
도 16을 참조하면, 홀 패턴(H1) 내에서 금속-유기 구조체층(1115) 및 제1 전도층(1120)과 접하는 유전 구조물(2000)을 형성한다. 유전 구조물(2000)을 형성하는 공정은 홀 패턴(H1) 내 금속-유기물 구조체층(1115) 및 제1 전도층(1120) 상에 제1 유전층(1210)을 형성하는 과정, 제1 유전층(1210) 상에 제2 유전층(1220)을 형성하는 과정, 및 제2 유전층(1220) 상에 제3 유전층(1230)을 형성하는 과정을 포함할 수 있다.
제1 내지 제3 유전층(1210, 1220, 1230)을 형성하는 과정은, 각각의 유전 박막을 증착하는 단계와 상기 증착된 각각의 유전 박막이 z-방향에 평행한 면 상에 배치되도록 상기 각각의 유전 박막을 패터닝하는 단계를 포함할 수 있다. 상기 각각의 유전 박막을 증착하는 단계는 일 예로서, 화학기상증착법, 원자층 증착법, 스퍼터링 법 등을 적용할 수 있다. 상기 각각의 유전 박막을 패터닝하는 단계는 일 예로서, 플라즈마를 사용하는 비등방성 식각 방법이 적용될 수 있다.
일 실시 예에 있어서, 제1 내지 제3 유전층(1210, 1220, 1230)은 도 3 및 도 4와 관련하여 설명한 유전 구조물(20)의 장벽층(210), 전하 저장층(220), 및 터널링층(230)에 각각 대응할 수 있다. 다른 실시 예에 있어서, 제1 유전층(1210) 및 제2 유전층(1220)은 도 8과 관련하여 설명한 유전 구조물(21)의 강유전층(215) 및 계면 절연층(225)에 각각 대응할 수 있다. 이 경우, 제3 유전층(1230)은 생략될 수 있다. 또다른 실시 예에 있어서, 제1 내지 제3 유전층(1210, 1220, 1230)은 도 10과 관련하여 설명한 유전 구조물(40)을 구성할 수 있다. 이에 따라, 제1 내지 제3 유전층(1210, 1220, 1230) 중 적어도 하나는 저항 변화 물질을 구비하는 상기 가변 저항층일 수 있다. 유전 구조물(40)이 단일 가변 저항층으로 이루어지는 경우, 제1 내지 제3 유전층(1210, 1220, 1230) 중 하나의 유전층만 형성되고, 나머지 유전층들은 생략될 수 있다.
도 16을 참조하면, 하부 전도층(1105) 상에서 유전 구조물(2000)과 접하는 제2 전도층(1240)을 형성한다. 제2 전도층(1240)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제2 전도층(1240)을 형성하는 공정은 홀 패턴(H1)의 내부에 전도성 물질막을 증착하는 단계와 상기 증착된 전도성 물질막이 z-방향에 평행한 면 상에 배치되도록 상기 전도성 물질막을 패터닝하는 단계를 포함할 수 있다. 상기 전도성 물질막을 증착하는 단계는 일 예로서, 화학기상증착법, 원자층 증착법, 스퍼터링 법 등을 적용할 수 있다. 상기 전도성 물질막을 패터닝하는 단계는 일 예로서, 플라즈마를 사용하는 비등방성 식각 방법이 적용될 수 있다.
도 17을 참조하면, 유전 구조물(2000) 및 제2 전도층(1240)이 형성된 홀 패턴(H1) 내부를 절연 물질로 채워, 필링 절연 구조물(1250)을 형성한다. 필링 절연 구조물(1250)은 일 예로서, 산화물, 질화물, 산질화물, 또는 이들의 둘이상의 조합을 포함할 수 있다. 필링 절연 구조물(1250)을 형성하는 공정은 일 예로서, 화학기상증착법, 코팅법, 스퍼터링법 등을 적용할 수 있다.
이어서, 필링 절연 구조물(1250)의 상부를 제거하고, 제2 전도층(1240)을 노출시킨다. 이어서, 노출된 제2 전도층(1240)과 접하도록 상부 전도층(1260)을 형성한다. 상부 전도층(1260)은 전도성 물질을 포함할 수 있다. 상부 전도층(1260)은 일 예로서, 하부 전도층(1150)과 실질적으로 동일한 재질로 이루어질 수 있다. 상부 전도층(1260)은 일 예로서, 화학기상증착법, 원자층 증착법, 등을 이용하여 형성할 수 있다. 상술한 공정들을 통해 본 개시의 일 실시 예에 따르는 반도체 장치를 제조할 수 있다.
도 18은 본 개시의 다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 18과 관련하여 설명되는 제조 방법은 도 7의 반도체 장치(2)의 제조 방법에 적용될 수 있다.
도 18과 관련된 반도체 장치의 제조 방법은 도 10 내지 도 17과 관련하여 설명한 반도체 장치의 제조 방법을 진행한 후에 연속하여 진행될 수 있다. 도 18을 참조하면, 도 17의 반도체 장치의 구조물에서, 절연 물질층(1110)을 선택적으로 식각하여 에어 갭(AG)을 형성한다.
일 실시 예에서, 에어 갭(AG)을 형성하는 공정은 다음과 같이 진행될 수 있다. 도 18에 도시되지는 않았지만, 하부 전도층(1105) 상에서 절연 물질층(1110) 및 제1 전도층(1120)을 관통하는 홀 또는 트렌치를 형성한다. 이어서, 상기 홀 또는 트렌치를 통해 노출되는 절연 물질층(1110)에 식각액을 제공하여 절연 물질층(1110)을 식각할 수 있다. 이에 따라, 금속-유기물 구조체층(1115)에 의해 둘러싸이는 공간에 에어 갭(AG)이 형성될 수 있다. 상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 반도체 장치를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2, 3, 4: 반도체 장치,
10: 게이트 구조물, 20, 21, 40: 유전 구조물,
30: 전극 구조물, 40: 유전 구조물,
AG: 에어 갭,
M, N: 금속-유기물 구조체,
MC1, MC2, MC3: 제1 내지 제3 메모리 셀,
GL1, GL2, GL3: 제1 내지 제3 게이트 전극층,
DL1, DL2, DL3: 전하 저장 요소,
BL: 비트 라인, SL: 소스 라인,
FL1, FL2, FL3: 제1 내지 제3 강유전 요소,
101: 기판, 101S: 기판의 상면,
102: 베이스 절연층, 105: 채널 하부 컨택층,
120a, 120b, 120c: 제1 내지 제3 게이트 전극층,
130a, 130b, 130c, 130d: 제1 내지 제4 층간 절연 구조물,
110: 내부 절연층, 110S: 내부 절연층의 상면, 110B: 내부 절연층의 하면, 110W: 내부 절연층의 측면, 115: 금속-유기물 구조체층,
210: 장벽층, 220: 전하 저장층, 230: 터널링층,
215: 강유전층, 225: 계면 절연층,
240: 채널층, 250: 필링 절연 구조물, 260: 채널 상부 컨택층,
305: 하부 전도층, 310: 층간 절연층, 315: 금속-유기물 구조체층,
320a, 320b, 320c: 제1 내지 제3 수평 전극층(기판의 표면에 평행한),
330a. 330b, 330c, 330d: 제1 내지 제4 층간 절연 구조물,
440: 수직 전극층(기판의 표면에 수직인),
450: 필링절연층, 460: 상부 전도층,
H1: 홀, R1: 리세스 공간,
1000: 적층 구조물, 1101: 기판, 1102: 베이스 절연층, 1105: 하부 전도층,
1110: 절연 물질층, 1115: 금속-유기물 구조체층, 1120: 제1 전도층, 1130: 희생 물질층,
1210: 장벽층, 1120: 전하 저장층, 1130: 터널링층, 1240: 채널층,
1250: 필링 절연 구조물, 1260: 상부 전도층.

Claims (23)

  1. 기판;
    상기 기판 상부에 배치되는 게이트 구조물, 상기 게이트 구조물은 서로 번갈아 적층되는 게이트 전극층 및 층간 절연 구조물을 포함함;
    상기 기판의 상부에서 상기 게이트 구조물의 측벽면과 접하도록 배치되는 유전 구조물; 및
    상기 기판의 상부에서 상기 유전 구조물의 측벽면 상에 배치되는 채널층을 포함하고,
    상기 층간 절연 구조물은 금속-유기물 구조체층(metal-organic framework layer)를 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 금속-유기물 구조체층은 상기 게이트 전극층 및 상기 유전 구조물과 접하도록 배치되는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 층간 절연 구조물은 내부 절연층을 더 포함하되,
    상기 금속-유기물 구조체층이 상기 내부 절연층을 둘러싸도록 배치되는
    반도체 장치.
  4. 제3 항에 있어서,
    상기 내부 절연층은
    산화물, 질화물, 및 산질화물 중 적어도 하나를 포함하는
    반도체 장치.
  5. 제1 항에 있어서,
    상기 층간 절연 구조물은 에어 갭(air gap)을 더 포함하되,
    상기 금속-유기물 구조체층이 상기 에어 갭을 둘러싸도록 배치되는
    반도체 장치.
  6. 제1 항에 있어서,
    상기 금속-유기물 구조체층은 다공성 구조(porous structure)를 가지는
    반도체 장치.
  7. 제1 항에 있어서,
    상기 금속-유기물 구조체층은
    캐비티를 포함하는 2차원 시트(2-dimensional sheet) 형태의 금속-유기물 구조체가 적층된 구조를 가지는
    반도체 장치.
  8. 제1 항에 있어서,
    상기 유전 구조물은
    상기 게이트 구조물의 측벽면 상에 배치되는 장벽층;
    상기 장벽층 상에 배치되는 전하 저장층; 및
    상기 전하 저장층 상에 배치되는 터널층을 포함하는
    반도체 장치.
  9. 제1 항에 있어서,
    상기 유전 구조물은
    상기 게이트 구조물의 측벽면 상에 배치되는 강유전 메모리층; 및
    상기 강유전 메모리층 상에 배치되는 계면 절연층을 포함하는
    반도체 장치.
  10. 제1 항에 있어서,
    상기 채널층은 상기 기판의 표면에 수직인 방향으로 연장되는
    반도체 장치.
  11. 제10 항에 있어서,
    상기 기판의 표면에 수직인 방향에 대하여, 상기 채널층의 양쪽 단부에 각각 배치되는 채널 하부 컨택층 및 채널 상부 컨택층을 더 포함하되,
    상기 채널 하부 컨택층 및 상기 채널 상부 컨택층은 각각 소스 라인 및 비트 라인에 전기적으로 연결되는
    반도체 장치.
  12. 기판;
    상기 기판 상부에 배치되는 전극 구조물, 상기 전극 구조물은 서로 번갈아 적층되는 수평 전극층(horizontal electrode layer) 및 층간 절연 구조물을 포함함;
    상기 기판의 상부에서 상기 전극 구조물의 측벽면과 접하도록 배치되는 유전 구조물; 및
    상기 기판의 상부에서 상기 유전 구조물의 측벽면 상에 배치되고, 상기 기판의 표면에 수직인 방향으로 연장되는 수직 전극층(vertical electrode layer)을 포함하고,
    상기 층간 절연 구조물은 금속-유기물 구조체층(metal-organic framework layer)를 포함하는
    반도체 장치.
  13. 제12 항에 있어서,
    상기 층간 절연 구조물은 내부 절연층을 더 포함하되,
    상기 금속-유기물 구조체층이 상기 내부 절연층을 둘러싸도록 배치되는
    반도체 장치.
  14. 제13 항에 있어서,
    상기 내부 절연층은
    산화물, 질화물, 및 산질화물 중 적어도 하나를 포함하는
    반도체 장치.
  15. 제12 항에 있어서,
    상기 층간 절연 구조물은 에어 갭(air gap)을 더 포함하되,
    상기 금속-유기물 구조체층이 상기 에어 갭을 둘러싸도록 형성되는
    반도체 장치.
  16. 제12 항에 있어서,
    상기 금속-유기물 구조체층은 다공성 구조(porous structure)를 가지는
    반도체 장치.
  17. 제12 항에 있어서,
    상기 금속-유기물 구조체층은
    캐비티를 포함하는 2차원 시트(2-dimensional sheet) 형태의 금속-유기물 구조체가 적층된 구조를 가지는
    반도체 장치.
  18. 기판을 준비하는 단계;
    상기 기판의 상부에 적층 구조물을 형성하되, 상기 적층 구조물은 서로 번갈아 적층되는 절연 물질층 및 희생 물질층을 포함하는 단계;
    상기 기판의 상부에서 상기 적층 구조물을 선택적으로 식각하여, 상기 적층 구조물의 측벽면을 노출시키는 단계;
    상기 노출된 측벽면을 통해 상기 희생 물질층을 제거하여 리세스 공간을 형성하는 단계;
    상기 절연 물질층 상에 금속-유기물 구조체층을 형성하는 단계;
    전도성 물질로 상기 리세스 공간을 채워서 제1 전도층을 형성하되, 상기 제1 전도층은 상기 금속-유기물 구조체층 사이에 배치되는 단계;
    상기 기판의 상부에서 상기 금속-유기 구조체층 및 상기 제1 전도층과 접하는 유전 구조물을 형성하는 단계;
    상기 기판의 상부에서 상기 유전 구조물과 접하는 제2 전도층을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 금속-유기물 구조체층을 형성하는 단계는
    캐비티를 포함하는 2차원 시트(2-dimensional sheet) 형태의 금속-유기물 구조체를 순차적으로 적층하는 단계를 포함하는
    반도체 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 금속-유기물 구조체층을 형성하는 단계는
    원자층 증착법에 의해 진행되는
    반도체 장치의 제조 방법.
  21. 제18 항에 있어서,
    상기 금속-유기물 구조체층을 형성하는 단계는
    상기 금속-유기물 구조체층이 상기 절연 물질층을 둘러싸도록 형성하는
    반도체 장치의 제조 방법.
  22. 제18 항에 있어서,
    상기 절연 물질층을 제거하여 에어 갭을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  23. 제18 항에 있어서,
    상기 에어갭을 형성하는 단계는
    상기 제2 전도층을 형성하는 단계 이후에 진행되는
    반도체 장치의 제조 방법.
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