KR20220140367A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 제1 사용자 데이터(user data) 및 제1 메타 데이터(meta data)를 포함하는 제1 청크와 제2 사용자 데이터 및 제2 메타 데이터를 포함하는 제2 청크를 저장하는 페이지를 포함하는 메모리 장치; 상기 제1 청크 또는 제2 청크가 저장된 상기 페이지의 물리 어드레스(physical address)와, 상기 물리 어드레스에 맵핑된 논리 어드레스(logical address)에 대한 어드레스 맵 테이블을 저장하는 시스템 메모리; 및 상기 페이지의 리드 동작에서, 상기 제1 청크의 에러 정정 동작이 페일되면, 상기 제1 청크의 물리 어드레스와 상기 어드레스 맵 테이블을 사용하여 상기 제1 메타 데이터를 복구하고, 상기 제1 메타 데이터와 상기 에러 정정 동작이 패스된 상기 제2 청크의 제2 메타 데이터를 이용하여, 상기 제2 사용자 데이터를 출력하도록 구성된 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 어드레스를 관리할 수 있는 메모리 시스템과, 메모리 시스템의 리드 동작에 관한 것이다.
메모리 시스템은 호스트의 요청에 따라 데이터를 저장하거나, 저장된 데이터를 출력 또는 소거하도록 구성될 수 있다. 메모리 시스템은 데이터가 저장되는 메모리 장치와, 메모리 장치를 제어하는 컨트롤러와, 메모리 시스템에서 사용되는 다양한 정보를 임시로 저장하는 시스템 메모리를 포함할 수 있다.
메모리 장치는 휘발성 메모리 장치 (Volatile Memory) 또는 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다. 휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다. 비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
컨트롤러는 메모리 시스템의 전반적인 동작을 컨트롤하도록 구성될 수 있다. 컨트롤러는 호스트의 요청에 따라 프로그램, 리드 또는 소거 동작에 대한 커맨드를 출력할 수 있고, 호스트의 요청이 없더라도 메모리 장치를 관리하기 위하여 프로그램, 리드 또는 소거 동작에 대한 커맨드를 출력할 수 있다.
시스템 메모리는 메모리 시스템에서 사용되는 어드레스들을 임시로 저장할 수 있으며, 프로그램 또는 리드 동작 시 컨트롤러와 메모리 장치 사이에서 전송되는 데이터를 임시로 저장할 수도 있다.
본 발명의 실시 예는 리드 동작 시 에러 정정이 불가능한 청크(chunk)의 메타 데이터(meta data)를 복구하여, 에러가 없거나 에러 정정이 가능한 청크의 데이터를 사용할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은, 제1 사용자 데이터(user data) 및 제1 메타 데이터(meta data)를 포함하는 제1 청크와 제2 사용자 데이터 및 제2 메타 데이터를 포함하는 제2 청크를 저장하는 페이지를 포함하는 메모리 장치; 상기 제1 청크 또는 제2 청크가 저장된 상기 페이지의 물리 어드레스(physical address)와, 상기 물리 어드레스에 맵핑된 논리 어드레스(logical address)에 대한 어드레스 맵 테이블을 저장하는 시스템 메모리; 및 상기 페이지의 리드 동작에서, 상기 제1 청크의 에러 정정 동작이 페일되면, 상기 제1 청크의 물리 어드레스와 상기 어드레스 맵 테이블을 사용하여 상기 제1 메타 데이터를 복구하고, 상기 제1 메타 데이터와 상기 에러 정정 동작이 패스된 상기 제2 청크의 제2 메타 데이터를 이용하여, 상기 제2 사용자 데이터를 출력하도록 구성된 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 메모리 장치의 선택된 페이지를 리드(read)하고, 리드된 데이터를 청크(chunk) 단위로 출력하는 단계; 상기 청크 단위로 출력된 상기 데이터에 대한 에러 정정 동작을 수행하는 단계; 상기 데이터에 포함된 에러의 비트 수가 허여된 에러 비트의 수보다 많으면, 상기 에러 정정 동작이 페일(fail)된 청크의 메타 데이터에 대한 복구 동작의 진행 여부를 결정하는 단계; 상기 메타 데이터의 상기 복구 동작이 진행되는 경우, 상기 에러 정정 동작이 페일된 청크의 물리 어드레스에 맵핑된 상기 논리 어드레스를 검출하는 단계; 및 상기 논리 어드레스에 대응되는 상기 리드된 데이터 중에서, 상기 에러 정정 동작이 패스된 청크에 대응되는 데이터를 출력하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 프로그램 동작 시, 데이터가 프로그램될 영역에 대한 물리 어드레스를 논리 어드레스에 맵핑하여 어드레스 맵 테이블을 생성 및 저장하는 단계; 상기 물리 어드레스에 따라 선택된 메모리 블록의 선택된 페이지에 상기 데이터를 프로그램하는 단계; 리드 요청 시, 상기 선택된 페이지를 리드하고, 리드된 데이터에 대한 에러 정정 동작을 청크 단위로 수행하는 단계; 상기 에러 정정 동작이 페일된 청크가 발생하면, 상기 에러 정정 동작이 페일된 청크에 저장된 메타 데이터에 상기 논리 어드레스가 포함되어 있는지를 확인하는 단계; 상기 에러 정정 동작이 페일된 청크에 저장된 메타 데이터에 상기 논리 어드레스가 포함되어 있으면, 상기 에러 정정 동작이 페일된 청크의 물리 어드레스에 맵핑된 상기 논리 어드레스를 상기 어드레스 맵 테이블에서 검출하는 단계; 및 검출된 상기 논리 어드레스를 상기 에러 정정 동작이 패스된 청크에 저장된 나머지 메타데이터에 결합하여, 상기 선택된 페이지에 저장된 데이터에 대한 상기 메타 데이터를 복구하는 단계를 포함한다.
본 기술은 리드 동작 시 에러 정정이 페일(fail)된 페이지에서 사용 가능한 데이터를 추출할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 메모리 블록에 포함된 페이지(page)를 설명하기 위한 도면이다.
도 5a 및 도 5b는 청크들에 저장되는 메타 데이터를 설명하기 위한 도면들이다.
도 6은 본 발명의 실시 예에 따른 컨트롤러를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 시스템 메모리를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 동작 방법을 청크 단위로 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 메타 데이터의 복구 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 컨트롤러가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 12는 본 발명의 컨트롤러가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 1000)은 호스트(2000)의 요청(request)에 응답하여 데이터를 저장하거나, 저장된 데이터를 호스트(2000)에게 출력하거나, 저장된 데이터를 소거하도록 구성될 수 있다.
호스트(2000)는 휴대폰 또는 컴퓨터 등과 같은 전자 장치이거나, 전자 장지에서 사용되는 프로세서(processor)일 수도 있다.
메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(memory device; 1100)와, 메모리 시스템(1000)에서 사용되는 정보를 저장하도록 구성된 시스템 메모리(system memory; 1200)와, 메모리 장치(1100) 및 시스템 메모리(1200)를 제어하도록 구성된 컨트롤러(controller; 1300)를 포함할 수 있다.
메모리 장치(1100)는 데이터를 저장하도록 구성된 메모리 셀 어레이(memory cell array; 1110)를 포함할 수 있으며, 이 외에도 컨트롤러(1300)의 제어에 따라 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로들(미도시)을 포함할 수 있다.
시스템 메모리(1200)는 메모리 시스템(1000)에서 사용되는 정보를 임시로 저장하도록 구성될 수 있다. 예를 들면, 시스템 메모리(1200)는 호스트(2000)와 메모리 장치(1100)에서 각각 사용되는 어드레스들의 맵핑 정보를 저장할 수 있으며, 컨트롤러(1300)와 메모리 장치(1100) 사이에서 전송되는 데이터를 임시로 저장할 수 있다. 시스템 메모리(1200)는 빠른 동작 속도를 위하여 휘발성 메모리로 구성될 수 있으나, 메모리 시스템(1000)에 따라 비휘발성 메모리를 포함할 수도 있다. 예를 들면, 휘발성 메모리는 DRAM(dynamic random access memory) 또는 SRAM(static random access memory)으로 구성될 수 있고, 비휘발성 메모리는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM) 또는 STT-MRAM(Spin Transfer Torque - Magnetic RAM)으로 구성될 수 있다.
컨트롤러(1300)는 호스트(2000)의 요청에 따라 메모리 장치(1100) 및 시스템 메모리(1200)를 제어하도록 구성될 수 있다. 컨트롤러(1300)는 호스트(2000), 메모리 장치(1100) 및 시스템 메모리(1200) 사이에서 데이터의 전송을 컨트롤하도록 구성될 수 있다. 컨트롤러(1300)는 호스트(2000)에서 사용되는 논리 어드레스(logical address)와 메모리 장치(1100)에서 사용되는 물리 어드레스(physical address)를 서로 맵핑할 수 있고, 맵핑된 어드레스들을 변경할 수도 있다. 컨트롤러(1300)는 맵핑된 어드레스를 시스템 메모리(1200)에 저장할 수 있고, 시스템 메모리(1200)에 저장된 어드레스를 찾거나 변경할 수도 있다. 또한, 컨트롤러(1300)는 호스트(2000)의 요청이 없는 경우, 메모리 장치(1100)를 효율적으로 관리하기 위한 백그라운드 모드(background mode)를 활성화시키고, 백그라운드 모드에서 가비지 콜렉션(garbage collection) 또는 웨어 레벨링(ware leveling) 등의 다양한 동작들을 실행하도록 구성될 수 있다.
컨트롤러(1300)는 호스트(2000)의 리드 요청이나 가비지 콜렉션, 웨어 레벨링 또는 리드 리클레임(read reclaim)에 따른 리드 동작 수행 시, 리드 커맨드를 메모리 장치(1100)에게 전송하고, 메모리 장치(1100)로부터 출력된 데이터의 에러를 검출 및 정정하도록 구성될 수 있다.
일반적으로, 컨트롤러는 선택된 페이지로부터 리드된 데이터의 에러 비트의 수가 허용된 비트 수보다 많으면, 선택된 페이지의 리드 동작을 페일(fail)로 판단하고, 리드된 데이터를 무효(invalid) 데이터로 처리할 수 있다. 즉, 일반적으로 리드 동작이 페일된 경우, 컨트롤러는 리드된 데이터를 출력하지 않는다.
본 실시 예에 따른 컨트롤러(1300)는 가비지 콜렉션 또는 웨어 레벨링 수행 시, 선택된 페이지의 리드 동작이 페일(fail)로 판단되더라도, 선택된 페이지에서 리드된 데이터 중에서 사용 가능한 데이터를 사용하도록 구성될 수 있다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(1110)는 제1 내지 제j 메모리 블록들(BLK1~BLKj; j는 양의 정수)을 포함할 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj) 각각은 데이터가 저장될 수 있는 복수의 메모리 셀들을 포함할 수 있으며, 서로 다른 물리 어드레스에 의해 구분될 수 있다.
프로그램, 리드 또는 소거 동작 시, 제1 내지 제j 메모리 블록들(BLK1~BLKj) 중에서 물리 어드레스에 따라 하나의 메모리 블록이 선택될 수 있고, 선택된 메모리 블록에 대한 프로그램, 리드 또는 소거 동작이 수행될 수 있다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 도 2에 도시된 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 서로 동일하게 구성되므로, 도 3에는 제j 메모리 블록(BLKj)이 예시로써 도시된다.
제j 메모리 블록(BLKj)은 제1 내지 제m 비트 라인들(BL1~BLm; m은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 제1 내지 제m 비트 라인들(BL1~BLm) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
도 3에 도시된 제j 메모리 블록(BLKj)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 3에 도시된 개수로 제한되지 않는다.
서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(C1~Cn) 각각의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들은 페이지(page; PG)를 구성할 수 있으며, 프로그램 동작 및 리드 동작은 페이지(PG) 단위로 수행될 수 있다. 예를 들면, 리드 동작 시, 물리 어드레스에 따라 선택된 메모리 블록에 포함된 선택된 페이지에 대한 리드 동작이 수행될 수 있다.
도 4는 메모리 블록에 포함된 페이지(page)를 설명하기 위한 도면이다.
도 4를 참조하면, 페이지(PG)는 동일한 워드 라인에 연결된 복수의 메모리 셀들을 포함하므로, 페이지(PG)의 저장 용량은 메모리 셀들의 개수에 따라 결정될 수 있다. 리드 동작 시, 메모리 셀들은 페이지(PG) 단위로 선택될 수 있지만, 페이지(PG)에 포함된 메모리 셀들의 개수가 증가하면서 메모리 셀들의 데이터는 청크(chunk) 단위로 리드될 수 있다. 청크(chunk)는 페이지(PG)보다 적은 비트 수를 가지는 메모리 셀들의 그룹으로 정의될 수 있다. 따라서, 메모리 장치는 페이지(PG)에서 리드된 데이터를 청크 단위로 컨트롤러에게 출력할 수 있고, 컨트롤러는 청크 단위로 수신된 데이터의 에러를 검증 및 정정할 수 있다.
예를 들면, 페이지(PG)에 포함된 메모리 셀들은 제1 내지 제i 청크들(CK1~CKi)로 구분될 수 있다. 제1 내지 제i 청크들(CK1~CKi) 각각에는 사용자 데이터(user data; U_DATA) 및 메타 데이터(meta data; M_DATA)가 저장될 수 있다. 사용자 데이터(U_DATA)는 프로그램 동작 시 호스트가 전송한 데이터일 수 있고, 메타 데이터(M_DATA)는 컨트롤러가 메모리 시스템의 관리를 위하여 생성한 데이터일 수 있다. 예를 들면, 컨트롤러는 프로그램 동작 시 생성된 메타 데이터(M_DATA)를 메타 슬라이스(meta slice) 단위로 분할하고, 분할된 메타 슬라이스들을 제1 내지 제i 청크들(CK1~CKi)에 각각 저장할 수 있다. 예를 들면, 페이지(PG)의 제1 청크(CK1)에는 사용자 데이터(U_DATA)와 제1 메타 슬라이스(1st meta slice)가 저장될 수 있고, 제2 청크(CK2)에는 사용자 데이터(U_DATA)와 제2 메타 슬라이스(2nd meta slice)가 저장될 수 있으며, 제3 청크(CK3)에는 사용자 데이터(U_DATA)와 제3 메타 슬라이스(3rd meta slice)가 저장될 수 있다. 이러한 방식으로, 제1 내지 제i 청크들(CK1~CKi) 각각에는 i 개로 분할된 사용자 데이터(U_DATA) 및 메타 데이터(M_DATA)가 저장될 수 있다.
서로 다른 메타 슬라이스들은 서로 다른 정보를 포함할 수 있다. 다음의 도면을 참조하여 메타 슬라이스들을 포함하는 메타 데이터(M_DATA)를 구체적으로 설명하도록 한다.
도 5a 및 도 5b는 청크들에 저장되는 메타 데이터를 설명하기 위한 도면들이다.
도 5a를 참조하면, 페이지가 제1 내지 제i 청크들(CK1~CKi)로 구분되는 경우, 메타 데이터(M_DATA)는 i 개의 메타 슬라이스들로 분할되어 청크들 각각에 저장될 수 있다.
예를 들면, 제1 청크(CK1)에 메타 데이터(M_DATA)로써 저장되는 제1 메타 슬라이스(1st meta slice)는 선택된 페이지에 저장되는 데이터의 논리 어드레스(logical address; LADD)를 포함할 수 있다. 논리 어드레스(LADD)는 호스트에서 사용되는 어드레스로써, 호스트가 프로그램 동작 시 컨트롤러에게 전송한 어드레스일 수 있다. 예를 들면, 호스트에서 사용되는 어드레스는 논리 어드레스(LADD)일 수 있고, 메모리 시스템에서 사용되는 어드레스는 물리 어드레스(physical address)일 수 있다. 논리 어드레스(LADD)는 호스트가 지정한 논리 페이지 넘버(logical page number)와 같은 형식으로 저장될 수 있다.
제2 내지 제i 청크들(CK2~CKi)에 메타 데이터(M_DATA)로써 저장되는 메타 슬라이스들은 선택된 페이지의 프로그램 동작에 관련된 다양한 정보 또는 선택된 페이지에 저장된 데이터에 관련된 정보를 포함할 수 있다. 예를 들면 제2 내지 제i 청크들(CK2~CKi)에 메타 데이터(M_DATA)로써 저장되는 메타 슬라이스들은 선택된 페이지에 저장된 데이터에 관련된 비트맵(bitmap)을 포함할 수 있다. 비트맵은 선택된 페이지에 저장된 데이터의 자료 구조(data structure)일 수 있다.
메모리 시스템에 따라 논리 어드레스(LADD)가 저장되는 청크는 미리 설정될 수 있다. 예를 들면, 도 5a에 도시된 바와 같이, 논리 어드레스(LADD)가 저장되는 청크가 제1 청크(CK1)로 설정된 메모리 시스템에서는, 선택된 페이지 이외의 비선택된 페이지들에서도 논리 어드레스(LADD)는 제1 청크(CK1)에 저장될 수 있다.
도 5b에 도시된 바와 같이, 논리 어드레스(LADD)가 저장되는 청크는 제1 청크(CK1)가 아닌 다른 청크에 저장될 수도 있다. 예를 들면, 제6 청크(CK6)에 논리 어드레스(LADD)가 저장되도록 설정된 메모리 시스템에서는, 다른 페이지들의 프로그램 동작에서도 각 페이지들의 제6 청크(CK6)에 논리 어드레스(LADD)가 저장될 수 있다.
도 6은 본 발명의 실시 예에 따른 컨트롤러를 설명하기 위한 도면이다.
도 6을 참조하면, 컨트롤러(1300)는 호스트 인터페이스(host interface; 410), 플래시 변환 계층(flash translation layer; FTL; 420), 중앙 처리 장치(central processing unit; CPU; 430), 복구 관리부(recovery manager; 440), 메모리 인터페이스(memory interface; 450), 에러 정정 회로(error correction circuit; 460) 및 버퍼 인터페이스(buffer interface; 470)를 포함할 수 있다.
호스트 인터페이스(410), 플래시 변환 계층(420), 중앙 처리 장치(430), 복구 관리부(440), 메모리 인터페이스(450), 에러 정정 회로(460) 및 버퍼 인터페이스(470)는 버스(bus)를 통해 정보를 서로 주고받을 수 있다. 중앙 처리 장치(430)는 호스트(2000)의 요청 또는 백그라운드 모드에서 호스트 인터페이스(410), 플래시 변환 계층(420), 복구 관리부(440), 메모리 인터페이스(450), 에러 정정 회로(460) 및 버퍼 인터페이스(470)를 제어할 수 있다.
호스트 인터페이스(410)는 호스트(2000)와 컨트롤러(1300) 사이에서 정보를 전송하도록 구성될 수 있다. 예를 들면, 프로그램 동작 시, 호스트 인터페이스(410)는 호스트(2000)로부터 출력된 프로그램 요청, 논리 어드레스 및 데이터를 수신받을 수 있고, 중앙 처리 장치(430)의 제어에 따라, 프로그램 요청을 중앙 처리 장치(430)로 전송하고, 논리 어드레스 및 데이터를 버퍼 인터페이스(470)로 전송할 수 있다. 리드 동작 시, 호스트 인터페이스(410)는 호스트(2000)로부터 리드 요청 및 논리 어드레스를 수신할 수 있고, 메모리 장치로부터 리드된 데이터를 호스트(2000)에게 출력할 수 있다.
플래시 변환 계층(420)은 메모리 장치(1100)를 최적화시키기 위한 다양한 기능들을 수행하도록 구성될 수 있다. 예를 들면, 플래시 변환 계층(420)은 어드레스 맵핑(address mapping), 가비지 콜렉션(garbage collection) 또는 웨어 레벨링(ware leveling) 등을 수행하도록 구성될 수 있다. 어드레스 맵핑은 호스트(2000)에서 사용되는 논리 어드레스와 메모리 장치(1100)에서 사용되는 물리 어드레스를 서로 맵핑하는 기능이다. 가비지 콜렉션은 메모리 장치(1100)의 복수의 메모리 블록들에 저장된 유효(valid) 데이터를 하나의 메모리 블록으로 모으고, 나머지 메모리 블록들에 저장된 무효(invalid) 데이터를 삭제하는 기능이다. 웨어 레벨링은 메모리 장치(1100)에 포함된 메모리 블록들의 사용 빈도를 고르게 분배하는 기능이다. 예를 들면, 웨어 레벨링이 수행될 때 무효 데이터가 저장된 메모리 블록의 소거 동작이 동시에 수행되지 아니하므로, 웨어 레벨링으로 인해 프리(free) 블록의 개수가 적어지만 가비지 콜렉션이 수행될 수 있다. 이 외에도 플래시 변환 계층(420)은 메모리 장치(1100)를 최적화시키기 위하여 트리밍(trimming) 또는 오버 프로비저닝(over provisioning) 등의 기능들을 더 수행하도록 구성될 수도 있다.
중앙 처리 장치(430)는 컨트롤러(1300)에 포함된 장치들을 전반적으로 제어하도록 구성될 수 있으며, 프로그램, 리드 또는 소거 동작 시 메모리 시스템에서 필요한 다양한 연산을 수행할 수 있다. 또한, 중앙 처리 장치(430)는 호스트(2000)의 다양한 요청들을 커맨드들(commands)로 변환하고, 커맨드들을 메모리 장치(1100)에게 전송하여 메모리 장치(1100)를 제어할 수 있다. 예를 들면, 중앙 처리 장치(430)는 호스트(2000)가 프로그램 요청을 전송하면, 프로그램 요청을 프로그램 커맨드로 변환하고, 프로그램 커맨드를 메모리 장치(1100)에게 전송할 수 있다. 중앙 처리 장치(430)는 호스트(2000)가 리드 요청을 전송하며, 리드 요청을 리드 커맨드로 변환하고, 리드 커맨드를 메모리 장치(1100)에게 전송할 수 있다. 또는, 중앙 처리 장치(430)는 백그라운드 모드에서 플래시 변환 계층(420)의 요청에 따라 프로그램, 리드 또는 소거 커맨드를 생성하고, 프로그램, 리드 또는 소거 커맨드를 메모리 장치(1100)에게 전송할 수 있다. 또한, 중앙 처리 장치(430)는 웨어 레벨링 또는 가비지 콜렉션이 수행되는 조건이 되면, 호스트(2000)의 요청이 없더라도 프로그램, 리드 또는 소거 동작을 수행하기 위한 커맨드들을 생성할 수 있다.
복구 관리부(440)는 리드 동작의 패스(pass) 또는 페일(fail) 여부를 판단하도록 구성될 수 있다. 예를 들면, 복구 관리부(440)는 에러 정정 회로(460)에서 출력된 신호에 따라 리드 동작의 패스 또는 페일 여부를 판단할 수 있다. 복구 관리부(440)는 리드 동작이 페일로 판단되는 경우, 메모리 장치(1100)로부터 수신된 데이터 중에서 메타 데이터에 따라 복구 가능 여부를 판단하도록 구성될 수 있다. 예를 들면, 복구 관리부(440)는 리드 동작이 페일된 청크의 메타 데이터가 논리 어드레스인 경우, 시스템 메모리(1200)에 저장된 정보를 사용하여 메타 데이터를 복구하도록 구성될 수 있다. 더욱 구체적으로 설명하면, 복구 관리부(440)는 에러 정정 동작이 페일된 청크의 메타 데이터가 논리 어드레스를 포함하는지를 판단하고, 논리 어드레스가 포함된 것으로 판단되면, 시스템 메모리(1200)에 저장된 정보를 사용하여 에러 정정 동작이 페일된 청크의 물리 어드레스에 맵핑된 논리 어드레스를 찾을 수 있다. 복구 관리부(440)는 찾아진 논리 어드레스를 에러 정정 동작이 패스된 청크들의 메타 데이터에 결합하여 선택된 페이지에 저장된 데이터에 대한 전체 메타 데이터를 복구할 수 있다.
이어서, 복구 관리부(440)는 복구된 메타 데이터를 이용하여, 에러 정정 동작이 패스된 청크들에 저장된 데이터를 출력할 수 있다. 복구 관리부(440)는 메모리 장치(1100)를 관리하는 기능을 수행하므로, 컨트롤러(1300)에 따라 플래시 변환 계층(420)에 포함될 수도 있다.
메모리 인터페이스(450)는 컨트롤러(1300)와 메모리 장치(1100) 사이에서 정보를 전송하도록 구성될 수 있다. 예를 들면, 메모리 인터페이스(450)는 프로그램 동작 시 버스를 통해 수신된 프로그램 커맨드, 물리 어드레스 및 데이터를 메모리 장치(1100)에게 전송하도록 구성될 수 있다. 메모리 장치(1100)에 전송되는 데이터에는 사용자 데이터 및 메타 데이터가 포함될 수 있다. 메모리 인터페이스(450)는 리드 동작 시 메모리 장치(1100)로부터 수신된 데이터를 버스를 통해 버퍼 인터페이스(470)로 전송하도록 구성될 수 있다.
에러 정정 회로(460)는 프로그램 동작 시 호스트 인터페이스(410)로부터 수신된 데이터에 대한 에러 정정 인코딩 동작을 수행할 수 있고, 리드 동작 시 메모리 인터페이스(450)를 통해 메모리 장치(1100)로부터 수신된 데이터에 대한 에러 정정 디코딩 동작을 수행하도록 구성될 수 있다. 에러 정정 디코딩 동작 시, 에러 정정 회로(460)는 청크 단위로 수신된 데이터에 대한 에러 정정 디코딩 동작을 수행할 수 있다. 에러 정정 회로(460)는 수신된 데이터에서 에러가 검출되면, 검출된 에러의 비트 수와 허용된 에러의 비트 수를 비교하고, 검출된 에러의 비트 수가 허용된 에러 비트 수보다 적으면 리드 동작이 패스(pass)임을 나타내는 패스 신호를 출력할 수 있다. 검출된 에러의 비트 수가 허용된 에러의 비트 수 이상이면, 에러 정정 회로(460)는 리드 동작이 페일(fail)임을 나타내는 페일 신호를 출력할 수 있다. 복구 관리부(440)는 패스 신호에 응답하여 리드 동작을 패스로 판단할 수 있으며, 페일 신호에 응답하여 복구 동작을 수행할 수 있다.
버퍼 인터페이스(470)는 컨트롤러(1300)와 시스템 메모리(1200) 사이에서 정보를 전송하도록 구성될 수 있다. 예를 들면, 버퍼 인터페이스(470)는 버스를 통해 전송된 어드레스들 또는 데이터를 시스템 메모리(1200)로 전송하도록 구성될 수 있고, 시스템 메모리(1200)에 저장된 어드레스들 또는 데이터를 버스로 전송하도록 구성될 수 있다.
도 7은 본 발명의 실시 예에 따른 시스템 메모리를 설명하기 위한 도면이다.
도 7을 참조하면, 시스템 메모리(1200)는 어드레스 맵 버퍼(address map buffer; 71), 데이터 버퍼(data buffer; 72) 및 에러 정보 버퍼(error information buffer; 73)를 포함할 수 있다.
어드레스 맵 버퍼(71)는 논리 어드레스들(LADD1~LADDn)과 물리 어드레스들(1PADD~nPADD에 대한 어드레스 맵 테이블을 저장할 수 있다. 예를 들면, 프로그램 동작 시 플래시 변환 계층(도 6의 420)에 의해 제1 논리 어드레스(LADD1)에 제1 물리 어드레스(1PADD)가 맵핑되었다고 가정하면, 어드레스 맵 버퍼(71)에는 제1 논리 어드레스(LADD1)에 맵핑된 제1 물리 어드레스(1PADD)가 저장될 수 있다. 어드레스 맵 버퍼(71)에 저장되는 물리 어드레스에는 데이터가 저장된 메모리 블록의 어드레스 및 페이지의 어드레스가 포함될 수 있고, 각 페이지에서 논리 어드레스가 저장된 청크의 어드레스가 포함될 수 있다. 예를 들면, 제1 물리 어드레스(1PADD)에는 데이터가 저장된 제1 메모리 블록(BLK1)의 어드레스, 제1 페이지(1PG)의 어드레스, 제1 페이지(1PG)에 포함된 청크들 중에서 논리 어드레스가 저장된 제1 청크(CK1)의 어드레스가 포함될 수 있다. 즉, 제n 논리 어드레스(LADDn)에 맵핑된 제n 물리 어드레스(nPADD)에는 제n 논리 어드레스(LADDn)에 대응되는 데이터가 저장된 제n 메모리 블록(BLKn)의 어드레스, 제n 메모리 블록(BLKn)에 포함된 제n 페이지(nPG)의 어드레스, 제n 페이지(nPG)에 포함된 청크들 중에서 제n 논리 어드레스(LADDn)가 저장된 제1 청크(CK1)의 어드레스가 포함될 수 있다.
프로그램 동작 시, 논리 어드레스에 대응되는 데이터의 용량이 메모리 블록 하나의 용량보다 큰 경우, 물리 어드레스에는 복수의 메모리 블록들의 어드레스들, 복수의 페이지들의 어드레스들과, 각 페이지들에서 논리 어드레스가 저장된 청크들의 어드레스들이 포함될 수 있다(701). 예를 들면, 제n 논리 어드레스(LADDn)에 대응되는 데이터의 용량이 두 개의 메모리 블록들에 저장되는 용량인 경우, 제n 물리 어드레스(nPADD)에는 데이터가 저장된 제n-1 메모리 블록(BLK(n-1))의 어드레스와 제n 메모리 블록(BLKn)의 어드레스가 포함될 수 있고, 제n-1 및 제n 메모리 블록들(BLK(n-1), BLKn) 각각에 포함된 제1 내지 제n 페이지들(1PG~nPG)의 어드레스들과, 제1 내지 제n 페이지들(1PG~nPG) 각각에서 제n 논리 어드레스(LADDn)가 저장된 제1 청크(CK1)의 어드레스가 포함될 수 있다.
도 7에 도시된 도면에서는 페이지들 각각에서 논리 어드레스가 저장된 청크가 모두 동일하게 도시되었으나, 논리 어드레스가 저장되는 청크들은 메모리 블록 또는 페이지에 따라 다르거나, 메모리 블록과 페이지에 따라 다를 수도 있다. 논리 어드레스가 저장되는 청크의 어드레스는 플래시 변환 계층(420)에 설정된 알고리즘에 따라 결정될 수 있다. 따라서, 프로그램 동작 시, 플래시 변환 계층(420)은 데이터가 저장되는 물리 어드레스에 따라 각 페이지 별로 논리 어드레스가 저장된 청크의 어드레스를 어드레스 맵 버퍼(71)에 저장할 수 있다.
데이터 버퍼(72)는 메모리 장치로부터 리드된 데이터를 임시로 저장하도록 구성될 수 있다. 데이터 버퍼(72)는 선택된 페이지에서 리드된 데이터를 청크 단위로 구분하여 저장할 수 있다. 예를 들면, 리드 동작 시 선택된 페이지에 제1 내지 제3 청크들이 포함되었다고 가정하면, 데이터 버퍼(72)에는 제1 청크(CK1)로부터 리드된 제1 데이터(DATA1)와, 제2 청크(CK2)로부터 리드된 제2 데이터(DATA2)와, 제3 청크(CK3)로부터 리드된 제3 데이터(DATA3)가 각 청크에 따라 구분되도록 저장될 수 있다. 데이터 버퍼(72)에 저장된 데이터는 각 청크로부터 리드된 사용자 데이터(U_DATA)와 메타 데이터(M_DATA)를 포함할 수 있다(702).
에러 정보 버퍼(73)는 선택된 메모리 블록의 리드 동작 시 리드 동작이 페일된 페이지 및 청크의 어드레스들이 저장되도록 구성될 수 있다. 예들 들면, 제2 메모리 블록(BLK2)의 리드 동작 시, 제3 페이지(3PG)의 제2 청크(CK2)에서 페일(fail)이 발생하면, 복구 관리부(도 6의 440)는 페일(fail)이 발생한 제2 메모리 블록(BLK2), 제2 메모리 블록(BLK2)의 제3 페이지(3PG), 제3 페이지(3PG)의 제2 청크(CK2)의 어드레스들을 에러 정보 버퍼(73)에 저장할 수 있다. 에러 정보 버퍼(73)에 저장된 어드레스들은 다음 프로그램 동작 또는 리드 동작 시 사용될 수 있다. 예를 들면, 다음 프로그램 동작 시 컨트롤러는 에러 정보 버퍼(73)에 저장된 어드레스에 대응되는 페이지에 더미 데이터가 저장되도록 프로그램 동작을 제어할 수 있다. 또는, 컨트롤러는 에러 정보 버퍼(73)에 저장된 어드레스에 대응되는 다음 리드 동작 시, 리드 전압이 조절되도록 리드 동작을 제어할 수 있다. 이 외에도 컨트롤러는 백그라운드 모드에서 에러 정보 버퍼(73)에 저장된 정보를 사용하여 가비지 콜렉션 또는 웨어 레벨링 등을 수행할 수도 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면이다.
도 6 및 도 8을 참조하면, 컨트롤러(1300)는 선택된 페이지에 저장된 데이터에 대응되는 논리 어드레스를 모르는 상태에서 수행되는 동작 시, 선택된 페이지의 선택된 청크에 저장된 메타 데이터를 통해 선택된 페이지에 대응되는 논리 어드레스를 복구하고, 복구된 논리 어드레스를 사용하여 리드 동작을 수행할 수 있다. 예를 들면, 웨어 레벨링, 가비지 콜렉션 또는 리드 리클레임 수행 시, 컨트롤러(1300)는 리드 커맨드(CMDr)를 메모리 장치(1100)에게 출력할 수 있다(S81). 예를 들면, 컨트롤러(1300)는 리드 커맨드(CMDr)를 출력할 때, 선택된 물리 어드레스를 함께 출력할 수 있다.
메모리 장치(1100)는 리드 커맨드(CMDr) 및 물리 어드레스에 응답하여 리드 동작을 수행할 수 있다(S82). 예를 들면, 메모리 장치(1100)는 선택된 페이지에서 리드된 데이터를 청크 단위로 컨트롤러(1300)에게 출력할 수 있다.
컨트롤러(1300)는 메모리 장치(1100)로부터 수신받은 청크 단위의 데이터와 에러 정정 코드(error correction code; ECC)를 이용한 에러 정정 동작을 수행하여, 청크 단위로 에러 비트의 개수를 카운트할 수 있다(S83). 여기서 에러 정정 동작은 에러 정정 디코딩 동작일 수 있다.
컨트롤러(1300)는 에러 정정 동작의 결과에 따라, 에러 정정 동작이 페일된 청크가 있는지를 판단할 수 있다(S84). 예를 들면, 컨트롤러(1300)는 선택된 청크에서 검출된 페일 비트의 수가 허용된 페일 비트의 수보다 적으면(NO), 선택된 청크의 에러 정정 동작을 패스로 판단할 수 있다. 선택된 페이지에 포함된 모든 청크들의 에러 정정 동작이 패스되면, 각 청크들에서 검출된 에러를 정정한 후 선택된 페이지의 데이터를 출력할 수 있다(S85).
S84 단계에서, 선택된 청크에서 검출된 페일 비트의 수가 허용된 페일 비트의 수 이상이면(YES), 컨트롤러(1300)는 페일이 발생한 청크의 데이터를 토대로 메타 데이터의 복구가 가능한지를 판단할 수 있다(S86). 예를 들면, 에러 정정 동작이 페일된 청크의 메타 데이터에 논리 어드레스가 포함되어 있지 않으면(NO), 컨트롤러(1300)는 선택된 페이지의 리드 동작을 페일(fail)로 처리할 수 있다(S87).
S86 단계에서, 에러 정정 동작이 페일된 청크의 메타 데이터에 논리 어드레스가 포함되어 있으면(YES), 컨트롤러(1300)는 선택된 페이지의 메타 데이터를 복구할 수 있다(S88). 예를 들면, 컨트롤러(1300)는 시스템 메모리(1200)에 저장된 어드레스 맵 테이블에서 페일된 청크의 물리 어드레스에 맵핑된 논리 어드레스를 찾는 방식으로 메타 데이터를 복구할 수 있다. 보다 구체적으로 설명하면, 선택된 페이지에서 리드된 데이터 중에서 논리 어드레스가 저장된 청크에서 페일(fail)이 발생하면 논리 어드레스 정보가 소실되므로, 선택된 페이지에 대한 메타 데이터가 완성되지 않는다. 이 경우, 페일된 청크에 대한 물리 어드레스에 맵핑된 논리 어드레스를 시스템 메모리(1200)에서 찾을 수 있으므로, 패스된 청크들의 메타 슬라이스들과 시스템 메모리(1200)에서 찾아진 논리 어드레스를 조합하면, 선택된 페이지에 대한 전체 메타 데이터가 복구될 수 있다.
논리 어드레스가 포함된 메타 데이터가 복구되면, 컨트롤러(1300)는 시스템 메모리(1200)에 저장된 각 청크들 중에서, 논리 어드레스에 대응되고 에러 정정 동작이 패스된 청크에 대응되는 데이터를 출력할 수 있다(S89).
즉, 선택된 페이지의 리드 동작 시, 선택된 페이지에 포함된 청크들 중에서 어느 하나의 청크에서 에러 정정 동작이 페일되면, 선택된 페이지의 리드 동작 전체가 페일로 처리되고, 이로 인해 선택된 페이지에 저장된 데이터를 사용할 수 없었다.
하지만, 본 실시 예에 따르면, 선택된 페이지에 포함된 청크들 중에서 에러 정정 동작이 페일된 청크가 발생하더라도, 해당 청크의 메타 데이터에 논리 데이터가 포함되어 있으면, 컨트롤러(1300)는 에러 정정 동작이 패스된 청크들에 대응되는 데이터를 사용할 수 있다. 예를 들면, 컨트롤러(1300)는 시스템 메모리(1200)에 저장된 정보를 토대로 논리 어드레스를 복구하고, 복구된 논리 어드레스에 대응되는 데이터 중에서 에러 정정 동작이 패스된 청크들에 대응되는 데이터를 사용할 수 있다.
또한, 컨트롤러(1300)는 에러 정정 동작이 페일된 청크의 물리 어드레스를 시스템 메모리(1200)에 저장하고, 다음 프로그램 또는 리드 동작 시 동작 조건들을 설정할 때 사용할 수 있다.
도 9는 본 발명의 실시 예에 따른 동작 방법을 청크 단위로 설명하기 위한 도면으로써, 도 8에서 설명된 S82 내지 S88 단계들이 더욱 구체적으로 도시된다.
도 8 및 도 9를 참조하면, 선택된 페이지(Sel_PG)의 리드 동작 시, 메모리 장치(1100)는 선택된 페이지(Sel_PG)의 리드 동작을 수행하고, 리드된 데이터를 제1 내지 제i 청크들(CK1~CKi)의 단위로 각각 출력할 수 있다(S82).
컨트롤러(1300)는 메모리 장치(1100)로부터 수신받은 청크 단위의 데이터에 대하여 에러 정정 동작을 수행할 수 있다(S83). 예를 들면, 컨트롤러(1300)에 포함된 에러 정정 회로(도 6의 460)는 제1 청크(CK1)로부터 리드된 데이터에 대한 에러 정정 동작을 수행하고, 에러 정정 동작의 결과를 패스 신호 또는 페일 신호로써 출력할 수 있다. 이러한 방식으로 제1 내지 제i 청크들(CK1~CKi)로부터 수신받은 데이터에 대한 에러 정정 동작의 결과가 출력될 수 있다.
제1 내지 제i 청크들(CK1~CKi)의 데이터 중에서 제4 청크(CK4)의 데이터에 대한 에러 정정 동작이 페일된 경우, 컨트롤러(1300)에 포함된 복구 관리부(도 6의 440)는 선택된 페이지의 메타 데이터 중에서 제4 청크(CK4)에 포함된 메타 슬라이스에 논리 어드레스(LADD)가 저장되어 있는지를 판단하고, 판단 결과에 따라 복구 가능 여부를 결정할 수 있다(S86).
예를 들면, 제4 청크(CK4)의 메타 슬라이스에 논리 어드레스(LADD)가 포함되지 아니하고 비트맵(bitmap)이 포함되어 있으면, 복구 관리부(440)는 선택된 페이지의 리드 동작을 페일로 처리할 수 있다(S87). 이와 달리, 제4 청크(CK4)의 메타 슬라이스에 논리 어드레스(LADD)가 포함되어 있으면, 복구 관리부(440)는 선택된 페이지의 메타 데이터를 복구하고(S88), 선택된 페이지에서 에러 정정 동작이 패스된 청크들에 대응되는 데이터를 출력할 수 있다.
도 10은 본 발명의 실시 예에 따른 메타 데이터의 복구 방법을 설명하기 위한 도면으로써, 두 개의 청크들이 포함된 페이지의 리드 동작을 예를 들어 설명하면 다음과 같다.
도 10을 참조하면, 리드 동작 시 제3 페이지(3PG)가 선택된 페이지(Sel_PG)이고, 제3 페이지(3PG)가 제1 및 제2 청크들(CK1, CK2)로 구분되었다고 가정한다. 제1 청크(CK1)에는 제1 사용자 데이터(U_DATA1)와 비트맵이 저장되고, 제2 청크(CK2)에는 제2 사용자 데이터(U_DATA2)와 제3 논리 어드레스(LADD3)가 저장될 수 있다.
제3 페이지(3PG)의 리드 동작 시, 제1 청크(CK1)의 에러 정정 동작은 패스(pass)되고 제2 청크(CK2)의 에러 정정 동작이 페일(fail)되면, 복구 관리부(도 6의 440)는 제2 청크(CK2)의 물리 어드레스를 어드레스 맵 버퍼(71)에서 찾을 수 있다(11). 예를 들면, 제2 청크(CK2)가 제3 메모리 블록(BLK3)의 제3 페이지(3PG)의 어드레스들을 포함하는 제3 물리 어드레스(3PADD)에 대응되면, 복구 관리부(440)는 어드레스 맵 버퍼(71)에서 제3 물리 어드레스(3PADD)에 맵핑된 제3 논리 어드레스(LADD3)를 찾을 수 있다. 이어서, 복구 관리부(440)는 데이터 버퍼(72)에서 제3 논리 어드레스(LADD3)에 대응되고 에러 정정 동작이 패스된 제1 청크(CK1)를 찾고(13), 제1 청크(CK1)에 대응되는 제1 사용자 데이터(U_DATA1)를 출력할 수 있다(14).
제1 사용자 데이터(U_DATA1)가 출력되면, 복구 관리부(440)는 에러 정정 동작이 페일된 제3 메모리 블록(BLK3), 제3 페이지(3PG) 및 제2 청크(CK2)의 어드레스들을 에러 정보 버퍼(73)에 저장할 수 있다.
도 11은 본 발명의 컨트롤러가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 11을 참조하면, 메모리 카드 시스템(3000)은 컨트롤러(3100), 메모리 장치(3200), 커넥터(3300) 및 시스템 메모리(3400)를 포함할 수 있다.
컨트롤러(3100)는 메모리 카드 시스템(3000)의 전반적인 동작들을 제어할 수 있으며, 도 6에 도시된 컨트롤러(1300)와 유사하게 구성될 수 있다. 예를 들면, 컨트롤러(3100)는 메모리 장치(3200) 및 시스템 메모리(3400)를 제어하도록 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 백드라운드 모드에서 동작들을 제어하도록 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 플래시 변환 계층(flash translation layer) 및 복구 관리부(recovery manager)와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(3200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque - Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
예시적으로, 시스템 메모리(3400)는 도 7에 도시된 바와 같이 어드레스 맵 버퍼(71), 데이터 버퍼(72) 및 에러 정보 버퍼(73)를 포함하도록 구성될 수 있다.
컨트롤러(3100), 메모리 장치(3200) 및 시스템 메모리(3400)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(3100), 메모리 장치(3200) 및 시스템 메모리(3400)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 컨트롤러가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 12를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호(SIG)를 주고 받고, 전원 커넥터(4002)를 통해 전원(PWR)을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
본 발명의 실시 예에 따르면, 컨트롤러(4210)는 도 6을 참조하여 설명된 컨트롤러(1300)의 기능을 수행할 수 있다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 호스트(4100)는 호스트 버퍼(2100)를 포함할 수 있으며, 호스트 버퍼(2100)에 논리 어드레스 및 물리 어드레스를 저장할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터의 일부(예를 들어, 어드레스 맵 테이블)를 임시로 저장할 수 있다. 또한, 버퍼 메모리(4240)는 메모리 장치로부터 리드된 데이터를 임시로 저장할 수 있으며, 리드 동작 시 에러 정정 동작이 페일된 청크의 물리 블록 어드레스를 저장할 수 있다.
버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
1000: 메모리 시스템 1100: 메모리 장치
1110: 메모리 셀 어레이 1200: 시스템 메모리
1300: 컨트롤러 2000: 호스트
71: 어드레스 맵 버퍼 72: 데이터 버퍼
73: 에러 정보 버퍼 410: 호스트 인터페이스
420: 플래시 변환 계층 430: 중앙 처리 장치
440: 복구 관리부 450: 메모리 인터페이스
460: 에러 정정 회로 470: 버퍼 인터페이스

Claims (19)

  1. 제1 사용자 데이터(user data) 및 제1 메타 데이터(meta data)를 포함하는 제1 청크와 제2 사용자 데이터 및 제2 메타 데이터를 포함하는 제2 청크를 저장하는 페이지를 포함하는 메모리 장치;
    상기 제1 청크 또는 제2 청크가 저장된 상기 페이지의 물리 어드레스(physical address)와, 상기 물리 어드레스에 맵핑된 논리 어드레스(logical address)에 대한 어드레스 맵 테이블을 저장하는 시스템 메모리; 및
    상기 페이지의 리드 동작에서, 상기 제1 청크의 에러 정정 동작이 페일되면, 상기 제1 청크의 물리 어드레스와 상기 어드레스 맵 테이블을 사용하여 상기 제1 메타 데이터를 복구하고, 상기 제1 메타 데이터와 상기 에러 정정 동작이 패스된 상기 제2 청크의 제2 메타 데이터를 이용하여, 상기 제2 사용자 데이터를 출력하도록 구성된 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 메타 데이터는 상기 논리 어드레스를 포함하고 상기 제2 메타 데이터는 상기 페이지에 저장된 데이터에 대한 비트맵(bitmap)을 포함하는 메모리 시스템.
  3. 제1항에 있어서, 상기 시스템 메모리는,
    상기 어드레스 맵 테이블을 저장하도록 구성된 어드레스 맵 버퍼;
    상기 제1 또는 제2 청크로부터 리드된 데이터를 저장하도록 구성된 데이터 버퍼; 및
    상기 에러 정정 동작이 페일된 상기 제1 청크의 물리 어드레스를 저장하도록 구성된 에러 정보 버퍼를 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 어드레스 맵 버퍼에 저장되는 상기 페이지의 물리 어드레스는,
    상기 페이지를 포함하는 메모리 블록의 어드레스, 상기 페이지의 어드레스 및 상기 논리 어드레스를 포함하는 상기 제1 메타 데이터가 저장된 상기 제1 청크의 어드레스를 포함하는 메모리 시스템.
  5. 제1항에 있어서, 상기 컨트롤러는,
    상기 페이지의 물리 어드레스와 상기 논리 어드레스를 서로 맵핑하여 상기 어드레스 맵 테이블을 생성하고, 상기 어드레스 맵 테이블을 상기 시스템 메모리에 저장하도록 구성된 플래시 변환 계층(flash translation layer);
    상기 메모리 장치로부터 수신된 데이터에 대한 상기 에러 정정 동작을 수행하도록 구성된 에러 정정 회로(error correction circuit);
    상기 에러 정정 회로에서 페일(fail) 신호가 출력되면, 상기 에러 정정 동작이 페일된 상기 제1 청크의 물리 어드레스와 상기 시스템 메모리에 저장된 상기 어드레스 맵 테이블을 사용하여 상기 제1 청크의 상기 제1 메타 데이터를 복구하도록 구성된 복구 관리부(recovery manager); 및
    상기 플래시 변환 계층, 상기 에러 정정 회로 및 상기 복구 관리부를 제어하고, 프로그램, 리드 또는 소거 커맨드를 생성하도록 구성된 중앙 처리 장치를 포함하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 플래시 변환 계층은 가비지 콜렉션(garbage collection) 또는 웨어 레벨링(ware leveling)을 수행하도록 구성된 메모리 시스템.
  7. 제5항에 있어서, 상기 복구 관리부는,
    상기 에러 정정 동작이 페일된 상기 제1 청크에 저장된 상기 제1 메타 데이터에 상기 논리 어드레스가 포함되면 상기 메타 데이터를 복구하는 동작을 수행하고,
    상기 에러 정정 동작이 페일된 상기 제1 청크에 저장된 상기 제1 메타 데이터에 상기 논리 어드레스가 포함되지 아니하면 상기 페이지의 리드 동작을 페일로 처리하도록 구성된 메모리 시스템.
  8. 제7항에 있어서, 상기 복구 관리부는,
    상기 에러 정정 동작이 페일된 상기 제1 청크에 저장된 상기 제1 메타 데이터에 상기 논리 어드레스가 포함되면,
    상기 시스템 메모리에서 상기 에러 정정 동작이 페일된 상기 제1 청크의 물리 어드레스에 맵핑된 상기 논리 어드레스를 찾고, 상기 시스템 메모리에 저장된 리드된 데이터 중에서 상기 에러 정정이 패스된 상기 제2 청크에 대응되는 상기 제2 사용자 데이터를 출력하도록 구성되는 메모리 시스템.
  9. 제8항에 있어서, 상기 복구 관리부는,
    상기 에러 정정 동작이 페일된 상기 제2 청크의 물리 어드레스를 상기 시스템 메모리에 저장하도록 구성되는 메모리 시스템.
  10. 제8항에 있어서,
    상기 시스템 메모리에 저장된 상기 리드된 데이터는 상기 제1 및 제2 청크들로부터 리드된 데이터인 메모리 시스템.
  11. 메모리 장치의 선택된 페이지를 리드(read)하고, 리드된 데이터를 청크(chunk) 단위로 출력하는 단계;
    상기 청크 단위로 출력된 상기 데이터에 대한 에러 정정 동작을 수행하는 단계;
    상기 데이터에 포함된 에러의 비트 수가 허여된 에러 비트의 수보다 많으면, 상기 에러 정정 동작이 페일(fail)된 청크의 메타 데이터에 대한 복구 동작의 진행 여부를 결정하는 단계;
    상기 메타 데이터의 상기 복구 동작이 진행되는 경우, 상기 에러 정정 동작이 페일된 청크의 물리 어드레스에 맵핑된 상기 논리 어드레스를 검출하는 단계; 및
    상기 논리 어드레스에 대응되는 상기 리드된 데이터 중에서, 상기 에러 정정 동작이 패스된 청크에 대응되는 데이터를 출력하는 단계를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 청크의 메타 데이터에 대한 복구 동작의 진행 여부를 결정하는 단계에서,
    상기 청크의 메타 데이터에 상기 논리 어드레스가 저장되어 있으면 상기 복구 동작이 진행되도록 결정되고,
    상기 청크의 메타 데이터에 상기 논리 어드레스가 없으면 상기 복구 동작이 진행되지 않도록 결정되는 메모리 시스템의 동작 방법.
  13. 제11항에 있어서, 상기 메타 데이터에 대한 복구 동작은,
    상기 논리 어드레스와 상기 물리 어드레스가 서로 맵핑된 어드레스 맵 테이블에서, 상기 에러 정정 동작이 페일(fail)된 청크의 물리 어드레스에 대응되는 물리 어드레스를 찾는 단계;
    상기 어드레스 맵 테이블에 상기 에러 정정 동작이 페일(fail)된 청크의 물리 어드레스에 대응되는 물리 어드레스가 포함되어 있으면, 상기 어드레스 맵 테이블에서 상기 물리 어드레스에 맵핑된 상기 논리 어드레스를 검출하는 단계; 및
    검출된 상기 논리 어드레스와 상기 리드된 데이터에 포함된 메타 데이터를 조합하여 상기 메타 데이터를 복구하는 단계를 포함하는 메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    복구된 상기 메타 데이터를 이용하여 상기 에러 정정 동작이 패스된 청크에 대응되는 데이터가 출력되고,
    상기 에러 정정 동작이 페일된 청크에 대응되는 데이터는 출력되지 않는 메모리 시스템의 동작 방법.
  15. 제11항에 있어서,
    상기 에러 정정 동작이 패스된 청크에 대응되는 데이터가 출력된 후,
    상기 에러 정정 동작이 페일된 청크의 물리 어드레스를 저장하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  16. 프로그램 동작 시, 데이터가 프로그램될 영역에 대한 물리 어드레스를 논리 어드레스에 맵핑하여 어드레스 맵 테이블을 생성 및 저장하는 단계;
    상기 물리 어드레스에 따라 선택된 메모리 블록의 선택된 페이지에 상기 데이터를 프로그램하는 단계;
    리드 요청 시, 상기 선택된 페이지를 리드하고, 리드된 데이터에 대한 에러 정정 동작을 청크 단위로 수행하는 단계;
    상기 에러 정정 동작이 페일된 청크가 발생하면, 상기 에러 정정 동작이 페일된 청크에 저장된 메타 데이터에 상기 논리 어드레스가 포함되어 있는지를 확인하는 단계;
    상기 에러 정정 동작이 페일된 청크에 저장된 메타 데이터에 상기 논리 어드레스가 포함되어 있으면, 상기 에러 정정 동작이 페일된 청크의 물리 어드레스에 맵핑된 상기 논리 어드레스를 상기 어드레스 맵 테이블에서 검출하는 단계; 및
    검출된 상기 논리 어드레스를 상기 에러 정정 동작이 패스된 청크에 저장된 나머지 메타데이터에 결합하여, 상기 선택된 페이지에 저장된 데이터에 대한 상기 메타 데이터를 복구하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 제16항에 있어서, 상기 프로그램 동작 시,
    상기 선택된 페이지에 프로그램될 데이터와, 상기 메타 데이터는 상기 선택된 페이지에 포함된 청크들의 개수에 따라 분할되어 상기 청크들에 프로그램되는 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 메타 데이터가 상기 청크들의 개수에 따라 분할될 때,
    상기 메타 데이터에 포함되는 상기 논리 어드레스는 상기 청크들 중 미리 지정된 하나의 청크에 저장되는 메모리 시스템의 동작 방법.
  19. 제16항에 있어서,
    상기 에러 정정 동작이 페일된 청크에 저장된 상기 메타 데이터에 상기 논리 어드레스가 포함되어 있는지를 확인하는 단계에서, 상기 논리 어드레스가 상기 에러 정정 동작이 페일된 청크에 저장된 상기 메타 데이터에 포함되어 있지 않으면, 상기 선택된 페이지의 리드 동작은 페일로 처리되는 메모리 시스템의 동작 방법.
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