KR20220137547A - 갭 충진 방법과 이와 관련된 시스템 및 소자 - Google Patents

갭 충진 방법과 이와 관련된 시스템 및 소자 Download PDF

Info

Publication number
KR20220137547A
KR20220137547A KR1020220037510A KR20220037510A KR20220137547A KR 20220137547 A KR20220137547 A KR 20220137547A KR 1020220037510 A KR1020220037510 A KR 1020220037510A KR 20220037510 A KR20220037510 A KR 20220037510A KR 20220137547 A KR20220137547 A KR 20220137547A
Authority
KR
South Korea
Prior art keywords
substrate
metal
plasma
seconds
distal surface
Prior art date
Application number
KR1020220037510A
Other languages
English (en)
Inventor
티모시 블랑까르
Original Assignee
에이에스엠 아이피 홀딩 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠 아이피 홀딩 비.브이. filed Critical 에이에스엠 아이피 홀딩 비.브이.
Publication of KR20220137547A publication Critical patent/KR20220137547A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C23C16/45538—Plasma being used continuously during the ALD cycle
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

기판에 포함된 갭 피처를 충진하기 위한 방법 및 관련 시스템이 개시된다. 본 방법은, 하나 이상의 갭 피처를 포함한 기판을 반응 챔버 내에 제공하는 단계를 포함한다. 하나 이상의 갭 피처는, 근위 표면을 포함한 근위부 및 원위 표면을 포함한 원위부를 포함한다. 본 방법은 기판을 플라즈마 처리에 거치게 하는 단계를 추가로 포함한다. 따라서, 근위 표면은 억제되지만 원위 표면은 실질적으로 영향을 받지 않는다. 그 다음, 본 방법은 원위 표면 상에 금속- 및 질소-함유 재료를 선택적으로 증착하는 단계를 포함한다.

Description

갭 충전 방법 및 이와 관련된 시스템 및 장치{METHODS FOR FILLING A GAP AND RELATED SYSTEMS AND DEVICES}
본 개시는, 일반적으로 전자 소자를 형성하기에 적합한 방법 및 시스템에 관한 것이다. 보다 구체적으로, 본 개시는 갭, 트렌치 등에 재료를 증착하는 데 사용될 수 있는 방법 및 시스템에 관한 것이다.
반도체 소자의 스케일링은 집적 회로의 속도 및 밀도를 상당히 개선시켰다. 그러나, 대규모 집적 회로 소자의 배선 피치를 소형화하면서, 높은 종횡비 갭 또는 트렌치(예, 3 이상의 종횡비를 갖는 트렌치)을 공극 없이 충진하는 것은 기존 증착 공정의 한계로 인해 점점 어려워진다. 따라서, 예를 들어 로직 및/또는 메모리 소자의 맥락에서, 고 종횡비 피처를, 예를 들어 반도체 기판 상의 트렌치와 같은 갭을 효율적으로 충진하는 공정에 대한 필요성이 있다. 후속하는 화학적 기계적 연마(CMP) 단계 및 에칭 공정을 적절히 견디는 전이금속 질화물과 같은 전도성 재료로 고 종횡비 피처를 효율적으로 충진하는 공정에 대한 특별한 필요성이 존재한다.
이 부분에 진술된 문제점 및 해결책을 포함한 임의의 논의는, 단지 본 개시에 대한 맥락을 제공하는 목적으로만 본 개시에 포함되었다. 이러한 논의는 임의의 또는 모든 정보가 본 발명이 만들어졌거나 그렇지 않으면 선행 기술을 구성하는 시점에 알려진 것으로 간주되어서는 안된다.
본 개시의 다양한 구현예는 갭 충진 방법, 이러한 방법을 사용하여 형성된 구조체 및 소자, 그리고 상기 방법을 수행하고/수행하거나 상기 구조체 및/또는 소자를 형성하기 위한 장치에 관한 것이다. 본 개시의 다양한 구현예가 종래의 방법 및 시스템의 단점을 해결하는 방법은 아래에서 보다 상세히 논의된다.
갭 피처를 충진하는 방법이 본원에 설명된다. 상기 방법은, 주어진 순서로, 반응 챔버 내의 기판 지지부 상에 기판을 위치시키는 단계, 기판을 플라즈마 처리에 거치게 하는 단계, 및 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계를 포함한다. 기판은 기판 표면을 포함한다. 기판 표면은 하나 이상의 갭 피처를 포함한다. 하나 이상의 갭 피처는, 근위 표면을 포함한 근위부 및 원위 표면을 포함한 원위부를 포함한다. 플라즈마 처리는 원위 표면에 대해 근위 표면을 선택적으로 억제한다.
일부 구현예에서, 복수의 슈퍼 사이클을 실행한다. 슈퍼 사이클은, 기판을 플라즈마 전처리에 거치게 하는 단계; 및 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계를 포함한다.
일부 구현예에서, 플라즈마 전처리는 질소 플라즈마에 기판을 노출시키는 단계를 포함한다.
일부 구현예에서, 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계는 주기적 공정을 포함한다. 주기적 증착 공정은 복수의 서브 사이클을 포함한다. 서브 사이클은, 주어진 순서로, 기판을 금속 전구체에 노출시키는 단계; 및 기판을 질소 반응물에 노출시키는 단계를 포함한다. 금속 전구체에 기판을 노출시키는 단계는, 원위 표면 상에 화학 흡착된 금속 전구체를 형성한다. 기판을 질소 반응물에 노출시키는 단계는, 질소 반응물로 하여금 화학 흡착된 금속 전구체와 반응시킨다. 따라서, 금속 질화물은 원위 표면 상에 형성된다.
일부 구현예에서, 기판을 금속 전구체에 노출시키는 단계, 및 기판을 질소 반응물에 노출시키는 단계는 서브 사이클 내 퍼지에 의해 분리된다.
일부 구현예에서, 후속 서브 사이클은 사이클 간 퍼지에 의해 분리된다.
일부 구현예에서, 금속은 전이금속을 포함한다.
일부 구현예에서, 전이금속은 티타늄을 포함한다.
일부 구현예에서, 금속 전구체는 하나 이상의 알킬아민 리간드를 포함한다.
일부 구현예에서, 금속 전구체는 M(NR2)n의 일반 조성식을 가지며, 여기서 M은 금속이고, R은 선형 또는 분지형 C1 내지 C4 알킬이고, n은 적어도 2 내지 최대 5의 정수이다.
일부 구현예에서, R은 메틸이다.
일부 구현예에서, n은 4이다.
일부 구현예에서, 금속 전구체는 금속 할라이드를 포함한다.
일부 구현예에서, 금속 할라이드는 클로라이드를 포함한다.
일부 구현예에서, 금속 할라이드는 TiCl4를 포함한다.
일부 구현예에서, 질소 반응물은 NH3를 포함한다.
일부 구현예에서, 기판은 적어도 50°C 내지 최대 300°C의 온도에 있다.
일부 구현예에서, 원위 표면 상에 재료를 선택적으로 증착하는 단계는, 적어도 0.01 Å/서브 사이클 내지 최대 1,0 Å/서브 사이클의 성장 속도로 수행된다.
일부 구현예에서, 기판을 플라즈마 처리에 거치게 하는 단계, 및 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계는 플라즈마후 퍼지에 의해 분리된다.
본원에 반도체 처리 장치가 추가로 설명된다. 반도체 처리 장치는 반응 챔버, 히터, 플라즈마 가스 공급원, 플라즈마 모듈, 금속 전구체 공급원, 질소 반응물 공급원, 및 제어기를 포함한다. 반응 챔버는, 기판을 지지하기 위한 기판 지지부를 포함한다. 기판은 하나 이상의 갭 피처를 포함한다. 히터는 반응 챔버에 기판을 가열하도록 구성되고 배열된다. 플라즈마 가스 공급원은 플라즈마 밸브를 통해 반응 챔버와 유체 연통한다. 플라즈마 모듈은, 반응 챔버 내에 플라즈마를 생성하도록 구성되고 배열된 무선 주파수 전원을 포함한다. 금속 전구체 공급원은 하나 이상의 금속 전구체 밸브를 통해 반응 챔버와 유체 연결된다. 질소 반응물 공급원은 하나 이상의 질소 반응물 밸브를 통해 반응 챔버와 유체 연결된다. 제어기는, 장치가 본원에 설명된 바와 같은 방법을 수행하도록 구성된다.
이들 및 다른 구현예는 첨부된 도면을 참조하는 특정 구현예의 다음 상세한 설명으로부터 당업자에게 쉽게 분명해질 것이다. 본 발명은 개시된 임의의 특정 구현예에 한정되지 않는다.
다음의 예시적인 도면과 연관하여 고려되는 경우에 발명의 상세한 설명 및 청구범위를 참조함으로써, 본 개시의 구현예에 대해 더욱 완전한 이해를 얻을 수 있다.
도 1은, 본 개시의 적어도 하나의 구현예에 따른 방법을 수행하기 위해 배열된, 반도체 처리 장치의 개략도이다.
도 2는 갭 피처(210)를 포함한 기판(200)의 개략도를 나타낸다.
도 3은 본원에 설명되는 대로 방법의 일 구현예에서의 개략도를 나타낸다.
도 4는, 기판에 포함된 갭 피처의 원위 표면 상에 금속 질화물을 선택적으로 증착하기 위한 방법의 일부의 구현예의 개략도를 나타낸다.
도 5는 본 개시의 예시에 따라 구조체(500) 예시를 나타낸다.
도 6은 예시적인 DRAM 커패시터(600)를 나타낸다.
도 7은 VNAND 셀의 일부, 즉 컨택 및 전하 트랩 조립체(700)를 나타낸다.
도 8은 본 개시의 예시에 따른 다른 구조체(800)를 나타낸다.
도면의 구성 요소들은 간략하고 명료하게 도시되어 있으며, 반드시 축적대로 도시되지 않았음을 이해할 것이다. 예를 들어, 본 개시에서 예시된 구현예의 이해를 돕기 위해 도면 중 일부 구성 요소의 치수는 다른 구성 요소에 비해 과장될 수 있다.
아래에 제공된 방법, 구조체, 소자 및 시스템의 예시적인 구현예의 설명은 단지 예시적인 것이고, 예시의 목적으로만 의도된 것이며, 다음의 설명은 본 개시의 범주 또는 청구 범위를 제한하고자 함이 아니다. 또한, 특징부를 기술한 다수 구현예를 인용하는 것이 추가적인 특징부를 갖는 다른 구현예 또는 명시된 특징부의 다른 조합을 포함한 다른 구현예를 배제하고자 함이 아니다. 예를 들어, 다양한 구현예가 예시적인 구현예로서 제시되고, 종속된 청구범위에 인용될 수 있다. 달리 언급되지 않는 한, 예시적인 구현예 또는 이의 구성 요소는 조합될 수 있거나 서로 분리되어 적용될 수 있다.
본 개시에서, "가스"는 정상 온도 및 압력(NTP)에서 가스, 증기화된 고체 및/또는 증기화된 액체인 재료를 포함할 수 있으며, 맥락에 따라 단일 가스 또는 가스 혼합물로 구성될 수 있다. 공정 가스 이외의 가스, 즉 가스 분배 어셈블리, 다중 포트 주입 시스템, 다른 가스 분배 장치 등을 통과하지 않고 유입되는 가스는, 예를 들어 반응 공간을 밀폐하기 위해 사용될 수 있고, 희귀 가스와 같은 밀폐 가스를 포함할 수 있다. 본원에서 사용되는 용어 "희귀 가스" 및 "귀가스"는 상호 교환적으로 사용될 수 있다. 일부 경우에서, 용어 "전구체"는 다른 화합물을 생성하는 화학 반응에 참여하는 화합물, 및 특히 막 매트릭스 또는 막의 메인 골격을 구성하거나 그의 성분으로서 막에 포함되는 화합물을 지칭할 수 있으며; 본 개시에서, 용어 "반응물"은 용어 전구체와 상호 교환적으로 사용될 수 있다.
본원에서 사용되는 바와 같이, 용어 "기판"은, 형성하기 위해 사용될 수 있는, 또는 그 위에 소자, 회로, 또는 막이 형성될 수 있는, 임의의 하부 재료 또는 재료들을 지칭할 수 있다. 기판은 실리콘(예, 단결정 실리콘), 게르마늄과 같은 다른 IV족 재료, 또는 II-VI족 또는 III-V족과 같은 다른 반도체 재료와 같은 벌크 재료를 포함할 수 있고, 벌크 재료 위에 놓이거나 그 아래에 놓인 하나 이상의 층을 포함할 수 있다.
일부 구현예에서, "금속"은 고체 원소로서, 금속 재료를 형성하는 원소를 지칭한다. 일부 구현예에서, "금속"은, 고체 원소로서, 반도체 재료를 형성하는 원소를 포함한다.
또한, 본 개시에서, 변수의 임의의 두 수치가 상기 변수의 실행 가능한 범위를 구성할 수 있고, 표시된 임의의 범위는 끝점을 포함하거나 배제할 수 있다. 추가적으로, 지시된 변수의 임의의 값은 ("약"으로 표시되는지의 여부에 관계없이) 정확한 값 또는 대략적인 값을 지칭할 수 있고 등가를 포함할 수 있으며, 평균, 중간, 대표, 다수 등을 지칭할 수 있다. 또한, 본 개시에서, 용어 "포함한", "의해 구성되는", 및 "갖는"은 일부 구현예에서 "통상적으로 또는 대략적으로 포함하는", "포함하는", "본질적으로 이루어지는", 또는 "이루어지는"을 독립적으로 지칭한다. 본 개시에서, 임의로 정의된 의미는 일부 구현예에서 보통이고 관습적인 의미를 반드시 배제하는 것은 아니다.
본원에서 사용되는 바와 같이, 용어 "포함하는"은, 청구범위 또는 구현예를 실행할 수 없게 하는 한, 특정 특징부가 포함되나 다른 특징부의 존재를 배제하지 않음을 나타낸다. 일부 구현예에서, 용어 "포함하는"은 "구성하는"을 포함한다. 본원에서 사용되는 바와 같이, 용어 "구성하는"은 상기 표현을 따르는 것 외에는 장치/방법/제품에 더 이상의 특징부가 존재하지 않음을 나타낸다. 용어 "구성하는"이 화학 화합물을 지칭하는 데 사용되는 경우에, 이는 화학 화합물이 열거된 성분만을 함유함을 나타낸다.
본원에서 사용되는 바와 같이, 용어 "퍼지"는 전구체 및/또는 반응성 종이 반응 챔버로부터 제거되는 공정 단계를 지칭한다. 퍼지 동안, 불활성 또는 실질적으로 불활성인 가스가 반응 챔버에 제공될 수 있다. 추가적으로 또는 대안적으로, 반응 챔버는 퍼지 동안 배기될 수 있다.
갭 피처를 충진하는 방법이 본원에 설명된다. 갭 피처는 기판에 포함되고, 기판의 표면에 또는 그 근처에 위치할 수 있다. 선택적으로, 기판은 다수의 갭 피처, 예를 들어 복수의 갭 피처를 포함할 수 있다. 갭 피처는, 근위 표면을 포함한 근위부, 및 원위 표면을 포함한 원위부를 포함한다. 적합한 기판은 반도체 웨이퍼, 예를 들어 실리콘 웨이퍼를 포함한다. 본 방법은 다양한 반도체 소자의 제조 중에 사용될 수 있고, 높은 종횡비 및 특히 작은 폭, 예를 들어 10 nm 미만의 폭과 2, 또는 5, 또는 10, 또는 20보다 큰 종횡비를 갖는 갭 피처를 충진하는 데 특히 유용하다. 이러한 갭은, 본원에 설명된 바와 같은 방법에 의해, 임의의 이음매 또는 공극의 형성 없이 유리하게 충진될 수 있다.
상기 방법은 기판 지지부 상에 기판을 위치시키는 단계를 포함한다. 기판 지지부는 반응 챔버 내에 위치한다. 기판은 하나 이상의 갭 피처를 포함한다. 갭 피처는, 근위 표면을 포함한 근위부, 및 원위 표면을 포함한 원위부를 포함한다. 갭 피처의 근위부는 기판의 표면에 가장 가까운 갭 피처의 부분을 지칭하며, 갭 피처의 원위부는 기판의 표면으로부터 가장 멀리 제거된 갭 피처의 부분을 지칭함을 이해해야 한다. 상기 방법은, 기판을 플라즈마 전처리에 거치게 하는 단계; 및 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계를 추가로 포함한다. 선택적으로, 퍼지는, 기판을 플라즈마 처리에 거치게 하는 단계 및 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계 사이에 수행된다. 퍼지 동안, 반응 챔버 내에서 플라즈마가 생성되지 않음을 이해해야 한다.
전술한 단계는 다음 순서로, 기판 지지부 상에 기판을 위치시키는 단계, 기판을 플라즈마 처리에 거치게 하는 단계, 및 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계로 수행됨을 이해할 것이다.
기판을 플라즈마 처리에 거치게 하는 단계는, 원위 표면에 대해 근위 표면을 선택적으로 억제한다. 즉, 플라즈마 처리는 원위 표면에 대해 근위 표면 상의 활성 표면 부위의 감소를 초래한다. 즉, 플라즈마 처리는 전구체가 원위 표면에 비해 근위 표면 상에서 덜 용이하게 흡수되도록 한다. 따라서, 금속 질화물이 후속하여 증착될 경우에, 금속 질화물은 근위 표면에 대해 원위 표면 상에 선택적으로 증착된다. 즉, 원위 표면 상의 금속 질화물의 성장 속도는 근위 표면 상의 금속 질화물의 성장 속도보다 높다. 예를 들어, 플라즈마 처리는, 원위 표면 상의 유사한 표면 부위를 상대적으로 영향을 받지 않게 두면서 근위 표면 상의 반응성 표면 부위를 우선적으로 비활성화시킬 수 있다. 결과적으로, 그리고 원위 표면 상에서 금속 질화물을 선택적으로 성장시킬 경우에, 근위 표면 대신에 원위 표면 상에서 우선적으로 화학 흡착되는 금속 전구체에 기판을 노출시키는 단계를 포함한다. 그 다음, 기판이 질소 반응물에 노출될 경우에, 금속 질화물은 원위 표면 상에 우선적으로 형성된다.
일부 구현예에서, 상기 방법은 금속 질화물로 갭 피처를 완전히 충진하는 단계를 포함한다. 이는, 예를 들어 전체 갭 피처가 변환 가능 층으로 충진될 때까지, 본원에 설명된 주기적 공정을 반복함으로써 수행될 수 있다.
일부 구현예에서, 플라즈마 전처리는 질소 플라즈마에 기판을 노출시키는 단계를 포함한다. 일부 구현예에서, N2는, 기판을 질소 플라즈마에 노출시키는 동안에 플라즈마 가스로서 사용된다. 일부 구현예에서, 질소 함유 플라즈마는 NH3 플라즈마이다. N2 플라즈마는, N2를 포함한 플라즈마 가스를 사용하는 플라즈마를 지칭함을 이해해야 한다. NH3 플라즈마는, NH3를 포함한 플라즈마 가스를 사용하는 플라즈마를 지칭함을 이해해야 한다. 다른 플라즈마가 유사하게 정의된다는 것을 이해해야 한다.
일부 구현예에서, 플라즈마 전처리는 기판을 귀가스 플라즈마로 처리하는 단계를 포함한다. 일부 구현예에서, 귀가스 플라즈마는 아르곤 플라즈마이다. 일부 구현예에서, 특정 표면을 활성화하거나 억제하기 위해 Ar 플라즈마와 같은 귀가스 플라즈마가 사용될 수 있다. 일부 구현예에서, Ar 플라즈마와 같은 귀가스 플라즈마는 -OH 및 -NH 표면 말단 중 적어도 하나와 같은 표면 말단을 제거하는 데 사용될 수 있다. 질소 플라즈마는 질소 함유 가스가 플라즈마 가스로서 사용되는 플라즈마를 지칭하는 것으로 이해될 것이다. 유사하게, 귀가스 플라즈마는, 귀가스를 포함한 가스가 플라즈마 가스로서 사용되는 플라즈마를 지칭한다. 유사하게, 아르곤 플라즈마는, 아르곤을 포함한 가스가 플라즈마 가스로서 사용되는 플라즈마를 지칭한다. 다른 플라즈마가 유사하게 정의된다는 것을 이해해야 한다.
또한, 플라즈마 전처리를 적용하면 근위 표면이 억제되면서, 원위 표면은 실질적으로 영향을 받지 않거나 근위 표면보다 적어도 덜 영향을 받는 것으로 이해될 것이다. 즉, 근위 표면은, 반응 챔버에 후속하여 제공될 수 있는 금속 전구체를 향해서 덜 반응적으로 적합하게 될 수 있다. 여전히 상이하게 말하면, 기판을 플라즈마 전처리에 거치게 하는 것은 갭 피처에서 억제 구배를 초래할 수 있다. 특히, 억제는 갭의 원위부에서보다 갭의 근위부에서 더 강력하다. 즉, 억제는 갭의 근위부에서 갭의 원위부로 가면서 점진적으로 감소한다. 본 발명이 임의의 특정 이론 또는 작동 모드에 구속되지 않는다면, 근위 표면에서의 억제는 기판 표면 상단 부근의 반응성 표면 기의 고갈에 의해 야기되는 반면에, 원위 표면 근처, 즉 트렌치의 하단 부근에서 갭의 깊은 부분에 있는 반응성 표면 기는, 플라즈마 전처리의 영향을 덜 받거나 그렇지 않은 것으로 여겨진다.
일부 구현예에서, 플라즈마 전처리는, 패시베이션 구배, 즉 근위 표면으로부터 원위 표면으로의 패시베이션 세기의 점진적 변화를 초래한다. 이러한 경우에, 기판을 전구체에 노출시키는 단계는, 원위 표면으로부터 상부 표면까지 단위 면적 당 화학 흡착된 전구체의 밀도를 점진적으로 변화시킬 수 있다. 이어서, 기판을 질소 반응물에 노출시키면, 질소 함유 종이 화학 흡착된 전구체와 반응하여 금속 질화물을 형성할 수 있게 한다. 상부 표면에 비해 원위 표면 상에 더 많은 전구체가 화학 흡착되기 때문에, 상부 표면에 비해 근위 표면 상에 더 많은 금속 질화물이 형성된다. 즉, 금속 질화물은 상향식으로 성장된다.
일부 구현예에서, 상기 방법은 복수의 슈퍼 사이클을 실행하는 단계를 포함한다. 슈퍼 사이클은, 기판을 플라즈마 처리에 거치게 하는 단계, 및 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계를 포함한다. 슈퍼 사이클의 양은, 본원에 설명된 바와 같은 방법의 종료 시, 금속 질화물의 원하는 두께가 원위 표면 상에 증착되도록 적절하게 선택될 수 있다. 일부 구현예에서, 상기 방법은, 슈퍼 사이클을 적어도 5회 내지 최대 10000회, 또는 적어도 10회 내지 최대 5000회, 또는 적어도 20회 내지 최대 2000회, 또는 적어도 50회 내지 최대 1000회, 또는 적어도 100회 내지 최대 500회 실행하는 단계를 포함한다. 일부 구현예에서, 상기 방법은, 슈퍼 사이클을 적어도 5회 내지 최대 50회, 또는 적어도 10회 내지 최대 20회 실행하는 단계를 포함한다. 일부 구현예에서, 연속적인 슈퍼 사이클은 퍼지에 의해 서로 분리된다. 퍼지 동안, 반응 챔버 내에서 플라즈마가 생성되지 않음을 이해해야 한다. 일부 구현예에서, 본원에 설명된 주기적 공정은 적어도 2개의 슈퍼 사이클 내지 최대 20000개의 슈퍼 사이클을 포함한다. 예를 들어, 주기적 증착 공정은 2개의 슈퍼 사이클, 3개의 슈퍼 사이클, 5개의 슈퍼 사이클, 10개의 슈퍼 사이클, 20개의 슈퍼 사이클, 30개의 슈퍼 사이클, 60개의 슈퍼 사이클, 100개의 슈퍼 사이클, 200개의 슈퍼 사이클, 500개의 슈퍼 사이클, 1000개의 슈퍼 사이클, 2000개의 슈퍼 사이클, 5000개의 슈퍼 사이클, 10000개의 슈퍼 사이클을 포함할 수 있다.
일부 구현예에서, 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계는 열적으로 수행된다. 즉, 일부 구현예에서, 금속 질화물이 원위 표면 상에 선택적으로 증착되는 동안, 반응 챔버 내에서 플라즈마가 생성되지 않는다. 이는 본원에 설명된 바와 같은 방법의 갭 충진 특성을 개선할 수 있다.
일부 구현예에서, 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계는 주기적 공정을 포함한다. 주기적 증착 공정은 복수의 서브 사이클을 포함한다. 서브 사이클은, 다음 순서로, 기판을 금속 전구체에 노출시키는 단계, 및 기판을 질소 반응물에 노출시키는 단계를 포함할 수 있다. 금속 전구체에 기판을 노출시키는 단계는, 원위 표면 상에 화학 흡착된 전구체를 형성한다. 이어서, 기판을 질소 반응물에 노출시키면, 질소 반응물이 화학 흡착된 금속 전구체와 반응할 수 있게 한다. 따라서, 금속 질화물은 원위 표면 상에 형성된다.
일부 구현예에서, 주기적 공정은 열적 공정이다. 즉, 일부 구현예에서, 서브 사이클 동안 반응 챔버에서 플라즈마가 생성되지 않는다. 즉, 일부 구현예에서, 기판을 금속 전구체에 노출시키는 동안 및 기판을 질소 반응물에 노출시키는 동안에 플라즈마는 반응 챔버 내에서 생성되지 않는다.
일부 구현예에서, 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계는 적어도 0.1 Å/서브 사이클 내지 최대 10 Å/서브 사이클, 예를 들어 적어도 0.2 Å/서브 사이클 내지 최대 3 Å/서브 사이클, 또는 적어도 0.3 내지 최대 1 Å/서브 사이클의 성장 속도로 수행된다. 예를 들어, 금속 질화물은 적어도 0.49 Å/서브 사이클의 성장 속도로 원위 표면 상에 증착된다. 일부 구현예에서, 근위 표면 상의 성장 속도는, 상부 표면 상에서 적어도 2배 내지 최대 20배 더 느리다. 일부 구현예에서, 근위 표면 상의 성장 속도는, 상부 표면 상에서 적어도 2배 내지 최대 5배 더 느리다. 일부 구현예에서, 근위 표면 상의 성장 속도는, 상부 표면 상에서 적어도 5배 내지 최대 10배 더 느리다. 일부 구현예에서, 근위 표면 상의 성장 속도는, 상부 표면 상에서 적어도 10배 내지 최대 20배 더 느리다. 일부 구현예에서, 상부 표면 상의 성장 속도는 0.1 Å/서브 사이클 미만이다. 일부 구현예에서, 상부 표면 상의 성장 속도는 0 Å/서브 사이클 미만이다.
일부 구현예에서, 본원에 설명된 주기적 공정은 슈퍼 사이클 당 적어도 2개의 서브 사이클 내지 최대 20000개의 서브 사이클을 포함한다. 예를 들어, 주기적 증착 공정은 각각의 슈퍼 사이클에 대해 2개의 서브 사이클, 3개의 서브 사이클, 5개의 서브 사이클, 10개의 서브 사이클, 20개의 서브 사이클, 30개의 서브 사이클, 60개의 서브 사이클, 100개의 서브 사이클, 200개의 서브 사이클, 500개의 서브 사이클, 1000개의 서브 사이클, 2000개의 서브 사이클, 5000개의 서브 사이클, 10000개의 서브 사이클, 또는 그 이상을 포함할 수 있다.
선택적으로, 금속 전구체에 기판을 노출시키는 단계 이후에 퍼지된다. 선택적으로, 후속 서브 사이클은 퍼지에 의해 분리된다. 퍼지 동안, 반응 챔버 내에서 플라즈마가 생성되지 않음을 이해해야 한다.
기판을 금속 전구체에 노출시키는 단계는 원위 표면 상에서 금속 전구체의 우선적인 화학 흡착을 초래한다는 것을 이해할 것이다. 즉, 기판을 금속 전구체에 노출시킴으로써, 플라즈마 패시베이션된 근위 표면에 비해 더 많은 금속 전구체가 패시베이션되지 않은 원위 표면 상에 화학 흡착된다.
본원에 설명된 방법의 임의의 두 개의 후속 공정 단계는 퍼지 단계에 의해 분리될 수 있다.
따라서, 일부 구현예에서, 기판을 플라즈마 처리에 거치게 하는 단계 및 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계는 플라즈마후 퍼지에 의해 분리된다.
추가적으로 또는 대안적으로, 그리고 일부 구현예에서, 기판을 금속 전구체에 노출시키는 단계, 및 기판을 질소 반응물에 노출시키는 단계는 서브 사이클 내 퍼지에 의해 분리된다.
추가적으로 또는 대안적으로, 그리고 일부 구현예에서, 후속 서브 사이클은 서브 사이클 간 퍼지에 의해 분리된다.
일부 구현예에서, 기판을 플라즈마 처리에 거치게 하는 단계는 적어도 1초 내지 최대 100초, 또는 적어도 1초 내지 최대 2초, 또는 적어도 2초 내지 최대 5초, 또는 적어도 5초 내지 최대 10초, 또는 적어도 10초 내지 최대 20초, 또는 적어도 20초 내지 최대 50초, 또는 적어도 50초 내지 최대 100초 동안 지속된다.
일부 구현예에서, 기판을 금속 전구체에 노출시키는 단계는, 적어도 0.01초 내지 최대 100초, 또는 적어도 0.01초 내지 최대 0.02초, 또는 적어도 0.02초 내지 최대 0.05초, 또는 적어도 0.05초 내지 최대 0.1초, 또는 적어도 0.1초 내지 최대 0.2초, 또는 적어도 0.2초 내지 최대 0.5초, 또는 적어도 0.5초 내지 최대 1초, 또는 적어도 1초 내지 최대 2초, 또는 적어도 2초 내지 최대 5초, 또는 적어도 5초 내지 최대 10초, 또는 적어도 10초 내지 최대 20초, 또는 적어도 20초 내지 최대 50초 동안, 또는 적어도 50초 내지 최대 100초 지속된다.
일부 구현예에서, 기판을 질소 반응물에 노출시키는 단계는, 적어도 0.01초 내지 최대 100초, 또는 적어도 0.01초 내지 최대 0.02초, 또는 적어도 0.02초 내지 최대 0.05초, 또는 적어도 0.05초 내지 최대 0.1초, 또는 적어도 0.1초 내지 최대 0.2초, 또는 적어도 0.2초 내지 최대 0.5초, 또는 적어도 0.5초 내지 최대 1초, 또는 적어도 1초 내지 최대 2초, 또는 적어도 2초 내지 최대 5초, 또는 적어도 5초 내지 최대 10초, 또는 적어도 10초 내지 최대 20초, 또는 적어도 20초 내지 최대 50초 동안, 또는 적어도 50초 내지 최대 100초 지속된다.
일부 구현예에서, 서브 사이클 간 퍼지는, 적어도 0.01초 내지 최대 100초, 또는 적어도 0.01초 내지 최대 0.02초, 또는 적어도 0.02초 내지 최대 0.05초, 또는 적어도 0.05초 내지 최대 0.1초, 또는 적어도 0.1초 내지 최대 0.2초, 또는 적어도 0.2초 내지 최대 0.5초, 또는 적어도 0.5초 내지 최대 1초, 또는 적어도 1초 내지 최대 2초, 또는 적어도 2초 내지 최대 5초, 또는 적어도 5초 내지 최대 10초, 또는 적어도 10초 내지 최대 20초, 또는 적어도 20초 내지 최대 50초 동안, 또는 적어도 50초 내지 최대 100초 지속된다.
일부 구현예에서, 서브 사이클 내 퍼지는, 적어도 0.01초 내지 최대 100초, 또는 적어도 0.01초 내지 최대 0.02초, 또는 적어도 0.02초 내지 최대 0.05초, 또는 적어도 0.05초 내지 최대 0.1초, 또는 적어도 0.1초 내지 최대 0.2초, 또는 적어도 0.2초 내지 최대 0.5초, 또는 적어도 0.5초 내지 최대 1초, 또는 적어도 1초 내지 최대 2초, 또는 적어도 2초 내지 최대 5초, 또는 적어도 5초 내지 최대 10초, 또는 적어도 10초 내지 최대 20초, 또는 적어도 20초 내지 최대 50초 동안, 또는 적어도 50초 내지 최대 100초 지속된다.
일부 구현예에서, 질소 반응물은 NH3를 포함한다. 일부 구현예에서, 질소 반응물은 N2H2를 포함한다.
일부 구현예에서, 금속 전구체에 포함된 금속은 전이금속을 포함한다. 일부 구현예에서, 금속 전구체에 포함된 금속은 전이금속으로 이루어진다. 적합한 전이 금속은 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Cd, Hf, Ta, W, 및 Re를 포함한다. 일부 구현예에서, 전이금속은 티타늄을 포함한다. 일부 구현예에서, 전이금속은 티타늄으로 이루어진다.
일부 구현예에서, 금속 전구체에 포함된 금속은 희토류 원소를 포함한다. 일부 구현예에서, 금속 전구체에 포함된 금속은 희토류 원소로 이루어진다. 적합한 희토류 원소는 La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu와 같은 란타나이드를 포함한다.
일부 구현예에서, 금속 전구체는 하나 이상의 알킬아민 리간드를 포함할 수 있다. 일부 구현예에서, 금속 전구체는 NH2, NHRi, 및 NRiRii로부터 선택된 하나 이상의 리간드를 포함하고, Ri 및 Rii 중 적어도 하나는 C1 내지 C4 알킬이다.
일부 구현예에서, 금속 전구체는 M(NR2)n의 일반 조성식을 가지며, 여기서 M은 금속이고, R은 선형 또는 분지형 C1 내지 C4 알킬이고, n은 적어도 2 내지 최대 5의 정수이다. 일부 구현예에서, R은 메틸이다. 일부 구현예에서, n은 4이다. 일부 구현예에서, 금속 전구체는 테트라키스(디메틸아미도)티타늄(IV)을 포함한다.
일부 구현예에서, 금속 전구체는 금속 할라이드를 포함한다.
예시적인 금속 할라이드는 플루오라이드, 클로라이드, 브로마이드, 및 요오드를 포함한다. 일부 구현예에서, 금속 전구체는 클로라이드를 포함한다.
일부 구현예에서, 금속 전구체는 전이금속 할라이드를 포함한다. 일부 구현예에서, 금속 전구체는 전이금속 플루오라이드를 포함한다. 일부 구현예에서, 금속 전구체는 전이금속 클로라이드를 포함한다. 일부 구현예에서, 금속 전구체는 전이금속 브로마이드를 포함한다. 일부 구현예에서, 금속 전구체는 전이금속 요오드를 포함한다.
일부 구현예에서, 금속 전구체는 지르코늄 할라이드, 하프늄 할라이드, 니오븀 할라이드, 탄탈륨 할라이드, 바나듐 할라이드, 몰리브덴 할라이드, 티타늄 할라이드, 및 텅스텐 할라이드로부터 선택된다.
일부 구현예에서, 금속 전구체는 지르코늄 플루오라이드, 하프늄 플루오라이드, 니오븀 플루오라이드, 탄탈륨 플루오라이드, 바나듐 플루오라이드, 몰리브덴 플루오라이드, 티타늄 플루오라이드, 및 텅스텐 플루오라이드로부터 선택된다.
일부 구현예에서, 금속 전구체는 지르코늄 클로라이드, 하프늄 클로라이드, 니오븀 클로라이드, 탄탈륨 클로라이드, 바나듐 클로라이드, 몰리브덴 클로라이드, 티타늄 클로라이드, 및 텅스텐 클로라이드로부터 선택된다.
일부 구현예에서, 금속 전구체는 지르코늄 브로마이드, 하프늄 브로마이드, 니오븀 브로마이드, 탄탈륨 브로마이드, 바나듐 브로마이드, 몰리브덴 브로마이드, 티타늄 브로마이드, 및 텅스텐 브로마이드로부터 선택된다.
일부 구현예에서, 금속 전구체는 지르코늄 요오드, 하프늄 요오드, 니오븀 요오드, 탄탈륨 요오드, 바나듐 요오드, 몰리브덴 요오드, 티타늄 요오드, 및 텅스텐 요오드로부터 선택된다.
일부 구현예에서, 금속 전구체는 ZrCl4, HfCl4, NbCl4, TaCl5, VCl5, Mo2Cl10, TiI4, 및 WCl6로 이루어진 목록으로부터 선택된다. 일부 구현예에서, 금속 전구체는 TiCl4를 포함한다.
일부 구현예에서, 금속 전구체는 IVA족 원소의 할라이드를 포함한다. 일부 구현예에서, 금속 전구체는 실리콘 할라이드를 포함한다. 일부 구현예에서, 금속 전구체는 게르마늄 할라이드를 포함한다. 일부 구현예에서, 금속 전구체는 실리콘 클로라이드를 포함한다. 일부 구현예에서, 금속 전구체는 게르마늄 클로라이드를 포함한다. 일부 구현예에서, 금속 전구체는 실리콘 브로마이드를 포함한다. 일부 구현예에서, 금속 전구체는 게르마늄 브로마이드를 포함한다. 일부 구현예에서, 금속 전구체는 실리콘 요오드를 포함한다. 일부 구현예에서, 금속 전구체는 게르마늄 요오드를 포함한다. 일부 구현예에서, 금속 전구체는 SiCl4, SiIH2, Si2Cl6, 및 GeCl4로부터 선택된다.
일부 구현예에서, 기판은 적어도 50°C 내지 최대 600°C, 적어도 50°C 내지 최대 400°C, 또는 적어도 100°C 내지 최대 350°C, 또는 적어도 150°C 내지 최대 200°C, 또는 적어도 200°C 내지 최대 250°C, 또는 적어도 250°C 내지 최대 300°C의 온도에서 유지된다.
일부 구현예에서, 반응 챔버는 적어도 0.1 토르 내지 최대 200 토르, 또는 적어도 0.2 토르 내지 최대 100 토르, 또는 적어도 0.5 토르 내지 최대 50 토르, 또는 적어도 1 토르 내지 최대 20 토르, 또는 적어도 2 토르 내지 최대 10 토르의 압력으로 유지되고, 예를 들어 반응 챔버는 5 토르의 압력으로 유지될 수 있다. 일부 구현예에서, 반응 챔버는 적어도 1 토르 내지 최대 20 토르의 압력에서 유지된다.
일부 구현예에서, 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계는, 서브 사이클 당 적어도 0.1 Å 내지 서브 사이클 당 최대 1.5 Å, 또는 서브 사이클 당 적어도 0.2 Å 내지 서브 사이클 당 최대 1 Å, 또는 서브 사이클 당 적어도 0.3 Å 내지 서브 사이클 당 최대 1 Å의 성장 속도로 행해지며, 이들 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도를 지칭하는 것으로 이해되어야 한다.
일부 구현예에서, 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계 동안에, 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 0% 내지 최대 99%이고, 또는 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 0% 내지 최대 1%이고, 또는 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 1% 내지 최대 2%이고, 또는 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 2% 내지 최대 5%이고, 또는 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 5% 내지 최대 10%이고, 또는 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 10% 내지 최대 20%이고, 또는 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 20% 내지 최대 50%이고, 또는 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 50% 내지 최대 90%이고, 또는 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 90% 내지 최대 95%이고, 또는 근위 표면 상의 금속 질화물의 성장 속도는 원위 표면 상의 금속 질화물의 성장 속도의 적어도 95% 내지 최대 99%이다.
본원에 반도체 처리 장치가 추가로 설명된다. 반도체 처리 장치는 반응 챔버, 기판 히터, 플라즈마 가스 공급원, 플라즈마 모듈, 금속 전구체 공급원, 질소 반응물 공급원, 및 제어기를 포함한다. 반응 챔버는, 기판을 지지하기 위한 기판 지지부를 포함한다. 기판은 하나 이상의, 예를 들어 복수의 갭 피처를 포함한다. 히터는 반응 챔버에 기판을 가열하도록 구성되고 배열된다. 플라즈마 가스 공급원은 플라즈마 밸브를 통해 반응 챔버와 유체 연통한다. 플라즈마 모듈은, 반응 챔버 내에 플라즈마를 생성하도록 구성되고 배열된 무선 주파수 전원을 포함한다. 금속 전구체 공급원은 하나 이상의 금속 전구체 밸브를 통해 반응 챔버와 유체 연결된다. 질소 반응물 공급원은 하나 이상의 질소 반응물 밸브를 통해 반응 챔버와 유체 연결된다. 제어기는, 장치가 본원에 설명된 바와 같은 방법을 수행하도록 구성된다.
선택적으로, 장치는 전구체 중 적어도 하나를 캐리어 가스에 의해 반응 챔버에 제공하도록 구성된다. 적합한 캐리어 가스는 귀가스를 포함한다. 즉, 일부 구현예에서, 반도체 처리 시스템은, 금속 전구체를 하나 이상의 반응 챔버로 운반하기 위해, 캐리어 가스를 사용하는 전구체 전달 시스템을 포함한 가스 주입 시스템을 포함한다.
현재 제공된 방법은, 도 1에 나타낸 반도체 처리 시스템의 일 구현예에 포함시킨 임의의 적절한 장치에서 실행될 수 있다. 도 1은, 본 발명의 일부 구현예에 사용할 수 있는 플라즈마 강화 원자층 증착(PEALD) 장치의 개략적인 뷰이다. 이 도면에서, 서로 마주하며 평행한 한 쌍의 전기 전도성 평판 전극(2,4)을 반응 챔버(3)의 내부 (반응 구역)(11)에 제공하고, RF 전력(예, 13.56 MHz 및/또는 27 MHz)을 전력 공급원(25)으로부터 일측에 인가하고, 타측(12)을 전기적으로 접지시킴으로써, 플라즈마가 전극들 사이에서 발생할 수 있다. 금속 전구체가 반응 챔버에 제공되는 단계 동안, 질소 반응물이 반응 챔버에 제공되는 경우의 단계 동안, 또는 후속 공정 단계 사이의 퍼지 동안에, 플라즈마를 생성하기 위한 반도체 처리 장치가 필요하지 않으며, 따라서 이들 단계 또는 퍼지 동안에 전극 중 어느 하나에 RF 전력이 인가될 필요가 없다. 온도 조절기는 하부 스테이지(2), 즉 하부 전극에 제공될 수 있다. 기판(1)이 그 위에 배치되고, 이의 온도는 주어진 온도에서 일정하게 유지된다. 상부 전극(4)은 샤워 플레이트로서의 역할도 수행할 수 있고, 만약에 존재하면 플라즈마 가스, 반응물 가스 및/또는 희석 가스뿐만 아니라 전구체 가스가 각각의 가스 라인(21) 및 가스 라인(22)을 통해서 그리고 샤워 플레이트(4)를 통해서 반응 챔버(3)로 유입될 수 있다. 추가적으로, 반응 챔버(3)에는 배기 라인(17)을 갖는 원형 덕트(13)가 제공되고, 이를 통해 반응 챔버(3)의 내부(11)에 있는 가스가 배기된다. 추가적으로, 이송 챔버(5)는 반응 챔버(3) 아래에 배치되고, 이송 챔버(5)의 내부(이송 구역)(16)를 통해 반응 챔버(3)의 내부(11)로 밀봉 가스를 유입하기 위한 밀봉 가스 라인(24)을 구비하며, 반응 구역과 이송 구역을 분리하기 위한 분리 판(14)이 제공된다. 웨이퍼가 이송 챔버(5) 내로 또는 이송 챔버로부터 이송될 수 있는 게이트 밸브는 이 도면에서 생략됨을 유의하기 바란다. 이송 챔버에는 배기 라인(6)이 또한 구비된다. 일부 구현예에서, 실리콘 산화물의 증착 및 표면 처리는 동일한 반응 공간에서 수행되어, 모든 단계는 반응 챔버를 배기하거나, 반응 챔버를 펌핑하거나, 기판을 대기 중 공기에 노출시키는 중간 단계를 필요로 하지 않고 연속적으로 수행될 수 있다.
도 2는 갭 피처(210)를 포함한 기판(200)의 개략도를 나타낸다. 갭 피처(210)는 근위부(211)와 원위부(212)를 포함한다. 근위부(211)는 근위 표면을 포함하고, 원위부(212)는 원위 표면을 포함한다. 기판(200)을 제1 플라즈마 처리에 거치게 함으로써, 근위 표면이 실질적으로 억제될 수 있다. 즉, 제1 및 제2 플라즈마 처리는, 원위 표면에 비해 전구체를 향해 근위 표면을 상대적으로 비반응성으로 만들 수 있다.
도 3은 본원에 설명되는 대로 방법의 일 구현예에서의 개략도를 나타낸다. 상기 방법은 기판 지지부 상에 기판을 위치시키는 단계(311)를 포함한다. 기판은 갭 피처를 포함한다. 이어서, 기판은 본원에 설명된 바와 같은 플라즈마 처리(312)를 거치게 된다. 선택적으로, 반응 챔버는 그 다음 플라즈마후 퍼지(315)를 사용하여 퍼지된다. 퍼지는, 예를 들어 귀가스와 같이 실질적으로 불활성 가스에 의해 수행될 수 있다. 예시적인 귀가스는 He, Ne, Ar, Xe, 및 Kr을 포함한다. 대안적으로, 퍼지는 질소 함유 가스 혼합물에 의해, 예를 들어 N2를 포함하거나 이로 구성되는 퍼지 가스에 의해 수행될 수 있다. 상기 방법은 본원에 설명된 기술에 의해 갭 피처의 원위 표면 상에 금속 질화물을 증착하는 단계(316)를 추가로 포함한다. 선택적으로, 반응 챔버는 증착후 퍼지(317)를 사용하여 퍼지된다. 퍼지 동안, 반응 챔버 내에서 플라즈마가 생성되지 않음을 이해해야 한다. 기판을 플라즈마 처리에 거치게 하는 단계(312)로부터 갭 피처의 원위 표면 상에 금속 질화물을 증착하는 단계(316)는, 선택적으로 일 회 이상 반복(319)될 수 있고, 이에 따라 후속하는 플라즈마 처리 이후 증착 단계를 포함한 복수의 슈퍼 사이클을 생성할 수 있다. 선택적으로, 후속 슈퍼-사이클은 퍼지에 의해 분리된다. 따라서, 금속 질화물이 갭 피처 내에 증착된다. 원하는 양의 금속 질화물이 갭 피처 내에 증착되었을 경우, 방법은 종료된다(318).
도 4는, 기판에 포함된 갭 피처의 원위 표면 상에 금속 질화물을 선택적으로 증착하기 위한 방법의 일부의 구현예의 개략도를 나타낸다. 도 4에 나타낸 방법의 부분은, 도 3에 나타낸 바와 같이 원위 표면 상에 재료를 증착하는 단계(316)에 대응하고, 기판을 플라즈마 처리에 거치게 하는 단계 후, 또는 선택적으로 이러한 단계 후의 퍼지 후에, 시작한다(411). 기판은, 본원에 설명된 바와 같이 원위 표면 상에서 선택적으로 화학 흡착하는 금속 전구체에 노출된다(412). 선택적으로, 그 다음 반응 챔버를 퍼지한다(413). 그 다음, 상기 방법은 기판을 질소 반응물에 노출시키는 단계(414)를 포함한다. 선택적으로, 그 다음 반응 챔버를 퍼지한다(415). 퍼지 동안, 반응 챔버 내에서 플라즈마가 생성되지 않음을 이해해야 한다. 기판을 금속 전구체에 노출시키는 단계(412)로부터 기판을 질소 반응물에 노출시키는 단계(414)는, 선택적으로 일 회 이상 반복(417)될 수 있으며, 이에 따라 복수의 서브 사이클이 생성된다. 따라서, 금속 질화물이 갭 피처 내에 증착된다. 원하는 양의 금속 질화물이 갭 내에 증착되었을 경우, 상기 방법은 종료된다(416).
도 5는 본 개시의 예시에 따라 구조체(500) 예시를 나타낸다. 소자 또는 구조체(500)는 기판(502), 유전체 재료(504), 및 금속 질화물 함유 층(506)을 포함하며, 이들 중 적어도 일부는 본원에 설명된 방법에 따라 증착될 수 있다. 층(506)의 적어도 일부분이 본원에 설명된 방법을 사용하여 형성되는 경우에, 이의 구성 성분의 농도는, 층(506)의 바닥에서 층(506)의 상단까지, 예를 들어 하나 이상의 증착 사이클 동안 전구체 및/또는 반응물 및/또는 각각의 펄스 시간의 양을 제어함으로써, 변할 수 있다. 일부 경우에, 층(506)은 화학량론적 조성물을 가질 수 있다. 이 층(506)의 일함수 및 다른 특성은 그의 조성을 변경함으로써 변경될 수 있다. 본원에 설명된 방법에 따라 증착된 층(506)은 할라이드, 수소 등과 같은 불순물을 포함할 수 있다. 일부 구현예에서, 불순물 함량은 단독으로 또는 조합될 때 1 원자% 미만, 0.2 원자% 미만, 또는 0.1 원자% 미만, 또는 0.05 원자% 미만일 수 있다.
본원에 설명된 방법에 의해 적어도 일부가 증착된 층(506)의 두께는 응용에 따라 달라질 수 있다. 예시로서, 이러한 층(506)은 적어도 5 nm 내지 최대 20 nm일 수 있는 두께를 갖는다.
본원에 설명된 방법에 따라 적어도 일부가 증착된 층(506)의 일함수는 > 4.0 eV, > 4.1 eV, > 4.2 eV, > 4.3 eV, > 4.4 eV, > 4.5 eV, > 4.6 eV, > 4.7 eV, > 4.8 eV, > 4.9 eV, > 4.95 eV, 또는 > 5.0 eV일 수 있다. 대안적으로, 본원에 설명된 방법에 따라 적어도 일부가 증착된 층(506)의 일함수는 < 4.0 eV, < 4.1 eV, < 4.2 eV, < 4.3 eV, < 4.4 eV, < 4.5 eV, < 4.6 eV, < 4.7 eV, < 4.8 eV, < 4.9 eV, < 4.95 eV, 또는 < 5.0 eV일 수 있다.
유전체 재료(504)는 계면 층(508)과 벌크 층(510)을 포함한다. 계면 층(508)은, 예를 들어 실리콘 산화물 층, 실리케이트 층, 또는 이들의 혼합물을 포함할 수 있다. 벌크 층(510)은 고 유전율 유전체 층을 포함할 수 있다. 일부 경우에, 계면 층(508)은 존재하지 않을 수 있거나, 주목할 만한 정도로 존재하지 않을 수 있다. 고-유전율 재료(510)는, 예를 들어 약 7 초과의 유전 상수를 갖는 금속성 산화물이거나 이를 포함할 수 있다. 일부 구현예에서, 고-유전율 재료는 실리콘 산화물의 유전 상수보다 높은 유전 상수를 포함한다. 예시적인 고-유전율 재료는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 바나듐 산화물(VO2), 지르코늄 산화물(ZrO2), 니오븀 산화물(Nb2O5), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 또는 란타늄 산화물(La2O3) 또는 이들의 혼합물, 및 이의 라미네이트 중 하나 이상을 포함한다. 다른 예시적인 고-유전율 재료는, 특히 하프늄 규산염(HfSiOx), 란타늄 규산염(LaSiOx), 티타늄 규산염(TiSiOx), 및 탈륨 규산염(TmSiOx)과 같은 규산염을 포함한다. 나타낸 예시에서, 기판(502)은 소스 영역(514), 드레인 영역(516), 및 채널 영역(518)을 포함한다. 비록 수평형 구조로 나타냈지만, 본 개시의 실시예에 따른 구조 및 소자는 FinFET 소자 및 게이트-올-어라운드 MOSFET와 같은 수직형 및/또는 3차원 구조 및 소자를 포함할 수 있다.
도 6은 예시적인 DRAM 커패시터(600)를 나타낸다. 이는, 나타낸 구현예에서 두 개의 부분, 즉 내부 쉘 및 외부 쉘을 포함한 상부 전극(610,670)을 포함한다. 그럼에도 불구하고, 상부 전극은 단지 하나의 부분을 포함할 수 있거나, 두 개 초과의 부분, 예를 들어 세 개 이상의 부분을 포함할 수 있다. 도 6의 구현예에서 상부 전극(610,670)의 두 개의 부분은 서로 전기적으로 연결되고(연결은 미도시), 즉 정상 작동 중에 이들이 동일하거나 대략 동일한 전위로 유지된다는 것을 이해해야 한다. 상부 전극(610,670)은 본원에 설명된 바와 같은 방법에 의해 증착된 층을 포함한다. 상부 전극(610,670)은, 예를 들어 적어도 0.5 nm 내지 5.0 nm, 또는 적어도 1.0 nm 내지 최대 4.0 nm, 또는 적어도 2.0 nm 내지 최대 3.0 nm, 또는 적어도 0.5 nm 내지 최대 2.5 nm, 또는 적어도 0.6 nm 내지 최대 2.0 nm, 또는 적어도 0.7 nm 내지 최대 1.5 nm의 두께를 가질 수 있다. DRAM 커패시터(600)는 하부 전극(640)을 추가로 포함한다. 하부 전극(640)은 본원에 설명된 바와 같은 방법에 의해 증착된 층을 포함할 수 있다. 일부 구현예에서, 하부 전극(640)의 조성은 상부 전극(610,670)의 조성과 동일하다. 대안적으로, 하부 전극(640)의 조성은 상부 전극(610,670)의 조성과 상이할 수 있다. 하부 전극(640)은, 예를 들어 적어도 1.0 nm 내지 최대 10.0 nm, 또는 적어도 3.0 nm 내지 최대 7.0 nm, Ehsms 적어도 0.5 nm 내지 5.0 nm, 또는 적어도 1.0 nm 내지 최대 4.0 nm, 또는 적어도 2.0 nm 내지 최대 3.0 nm, 또는 적어도 0.5 nm 내지 최대 2.5 nm, 또는 적어도 0.6 nm 내지 최대 2.0 nm, 또는 적어도 0.7 nm 내지 최대 1.5 nm의 두께를 가질 수 있다. 하부 전극(640)은 하나 이상의 유전체 층(620,630)에 의해 상부 전극의 외부 쉘(610)로부터 분리된다. 나타낸 구현예는 두 개의 유전체 층(620,630)을 특징으로 한다. 하나 이상의 유전체 층(620,630)은 고-유전율 유전체를 포함할 수 있다. 예를 들어, 고-유전율 유전체는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 바나듐 산화물(VO2), 니오븀 산화물(Nb2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3), 란타늄 산화물(La2O3), 이들의 혼합물, 및 이의 라미네이트를 포함한 목록으로부터 선택될 수 있다. 다른 예시적인 고-유전율 재료는, 특히 하프늄 규산염(HfSiOx), 란타늄 규산염(LaSiOx), 티타늄 규산염(TiSiOx), 및 탈륨 규산염(TmSiOx)과 같은 규산염을 포함한다. 일부 구현예에서, 유전체 층(620)은 유전체 층(630)과 동일한 조성을 갖는다. 일부 구현예에서, 유전체 층(620)은 유전체 층(630)과 상이한 조성을 갖는다. 두 개의 유전체 층(620,630)의 조합된 두께는, 예를 들어 적어도 0.5 nm 내지 최대 10.0 nm, 또는 적어도 1.0 nm 내지 최대 8.0 nm, 또는 적어도 2.0 nm 내지 최대 6.0 nm, 또는 적어도 3.0 nm 내지 최대 4.0 nm일 수 있다. 상부 전극의 내부 쉘(670)은 하나 이상의 유전체 층(650,660)에 의해 하부 전극(640)의 외부 쉘로부터 분리된다. 나타낸 구현예는 두 개의 이러한 유전체 층을 특징으로 한다. 하나 이상의 유전체 층(650,660)은 고-유전율 유전체를 포함할 수 있다. 예를 들어, 고-유전율 유전체는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 바나듐 산화물(VO2), 니오븀 산화물(Nb2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3), 또는 란타늄 산화물(La2O3), 이들의 혼합물/라미네이트를 포함한 목록으로부터 선택될 수 있다. 다른 예시적인 고-유전율 재료는, 특히 하프늄 규산염(HfSiOx), 란타늄 규산염(LaSiOx), 티타늄 규산염(TiSiOx), 및 탈륨 규산염(TmSiOx)과 같은 규산염을 포함한다. 일부 구현예에서, 유전체 층(650)은 유전체 층(660)과 동일한 조성을 갖는다. 일부 구현예에서, 유전체 층(650)은 유전체 층(660)과 상이한 조성을 갖는다. 유전체 층(650,660)의 조합된 두께는, 예를 들어 적어도 0.5 nm 내지 최대 10.0 nm, 또는 적어도 1.0 nm 내지 최대 8.0 nm, 또는 적어도 2.0 nm 내지 최대 6.0 nm, 또는 적어도 3.0 nm 내지 최대 4.0 nm일 수 있다. 일부 구현예에서, 상부 전극의 외부 쉘(610)과 하부 전극(640) 사이의 하나 이상의 유전체 층(620,630) 두께는, 예를 들어 2.0 nm 미만, 1.5 nm 미만, 또는 1.0 nm 미만, 또는 0.5 nm 미만, 또는 0.4 nm 미만, 또는 0.3 nm 미만, 또는 0.2 nm 미만, 또는 0.1 nm 미만의 오차 한계 내에서, 상부 전극의 내부 쉘(670)과 하부 전극(640) 사이의 하나 이상의 유전체 층(650,660) 두께와 동일하다. 갭 충진 유전체(680)는 DRAM 커패시터(680) 내에 중앙으로 배치될 수 있다. 예시적인 갭 충진 유전체는 저-유전율 유전체, 예를 들어 SiOC, SiOCN 등을 포함한다.
도 7은 VNAND 셀의 일부, 즉 컨택 및 전하 트랩 조립체(700)를 나타낸다. 컨택 및 전하 트랩 조립체(700)는 금속 층(710)을 포함한다. 금속 층(710)은 구리, 텅스텐 등과 같은 금속으로 제조될 수 있다. 대안적으로, 금속 층(710)은 본원에 설명된 방법에 따라 증착된 층을 포함할 수 있다. 도 7에 나타낸 바와 같이, 금속 층(710)은 라이너(720)로 라이닝될 수 있다. 라이너는 접착성을 개선할 수 있고/있거나 금속 층(710)으로부터 금속, 예를 들어 구리 또는 텅스텐의 확산을 방지하거나 적어도 최소화할 수 있다. 유리하게는, 라이너(720)는 본원에 설명된 바와 같은 방법에 의해 증착된 층을 포함한다. 컨택 및 전하 트랩 조립체(700)는 전하 트랩 층(740)을 포함한다. 전하 트랩 층(740)은 두 개의 유전체 층(730,750) 사이에 위치한다. 전하 트랩 층은, 예를 들어 실리콘 질화물과 같은 전도성 층을 포함할 수 있다. 추가적으로 또는 대안적으로, 전하 트랩 층은 본원에 설명된 바와 같은 방법에 의해 증착된 층을 포함할 수 있다. 유전체 층(730) 중 하나는 라이너(720)에 인접한다. 이러한 유전체 층(730)은, 예를 들어 고-유전율 재료를 포함할 수 있다. 예를 들어, 고-유전율 유전체는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 바나듐 산화물(VO2), 니오븀 산화물(Nb2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3), 란타늄 산화물(La2O3), 및 이들의 혼합물/라미네이트를 포함한 목록으로부터 선택될 수 있다. 다른 예시적인 고-유전율 유전체는, 특히 하프늄 규산염(HfSiOx), 란타늄 규산염(LaSiOx), 티타늄 규산염(TiSiOx), 및 탈륨 규산염(TmSiOx)과 같은 규산염을 포함한다. VNAND 메모리 아키텍처의 적절한 구성에서, 다른 유전체 층(750)은 터널 층으로서 작용할 수 있고, 예를 들어 도핑된 폴리실리콘, 채널 층(미도시)에 인접할 수 있다.
도 8은 본 개시의 예시에 따른 다른 구조체(800)를 나타낸다. 이 구조체(800)는 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET)(측방향 나노와이어 FET로도 지칭됨) 소자 등에 적합하다.
나타낸 예시에서, 구조체(800)는 반도체 재료(802), 유전체 재료(804), 본원에 설명된 방법에 의해 형성된 층(806), 및 전도 층(808)을 포함한다. 구조체(800)는 기판 위에 놓이도록 형성될 수 있다. 본원에 설명된 방법에 의해 형성된 층(806)은 나타낸 바와 같이 전도 층(808)과 유전체 재료(806) 사이에 위치할 수 있다. 대안적으로, 본원에 설명된 방법에 의해 형성된 층(806)은 전도 층(808) 내부에 위치할 수 있다(구현예는 미도시).
반도체 재료(802)는 임의의 적합한 반도체 재료를 포함할 수 있다. 예를 들어, 반도체 재료(802)는 IV족, III-V족, 또는 II-VI족 반도체 재료를 포함할 수 있다. 예시로서, 반도체 재료(802)는 실리콘을 포함할 수 있다.
유전체 재료(804)는 본원의 다른 곳에서 설명된 유전체 층, 예를 들어 고-유전율 유전체와 동일하거나 유사할 수 있다.
본원에 설명된 바와 같은 방법의 실행 가능성을 보여주는 예시적인 실험에서, 금속 질화물은 기판을 질소 플라즈마에 30초 동안 처리한 후 본원에 설명된 바와 같은 주기적 증착 공정에 의해 증착되었다. 기판을 질소 플라즈마에 거치게 하는 동안, 플라즈마 가스는 Ar, N2, 및 He로 구성되고, 기판은 300°C의 온도로 유지되었고, 반응 챔버는 5 토르의 압력으로 유지되었다. 특히, 기판을 질소 플라즈마에 거치게 하는 동안에 1.8 slm Ar, 0.8 slm N2, 및 0.2 slm He를 반응 챔버에 제공하였다. 두 개의 별개 실험에서, 150 W 및 300 W의 플라즈마 전력을 사용하였다. 그 다음, 티타늄 전구체와 질소 반응물의 교대로 68회의 서브 사이클로 이루어진 주기적 증착 공정을 사용하여, 기판 상에 티타늄 질화물을 증착하였다. TiCl4를 티타늄 전구체로서 사용하였고, NH3을 질소 반응물로서 사용하였다. 질소 플라즈마에 노출되지 않은 기준 샘플 상에서 20.5 Å TiN을 성장시켰다. 150 W 질소 플라즈마에 노출된 샘플 상에서 19.2 Å TiN을 성장시키고, 300 W 질소 플라즈마에 노출된 샘플 상에서 19.9 Å TiN을 성장시켰다. 따라서, TiN 성장은 N2 함유 플라즈마에 의해 효과적으로 억제될 수 있다. 본 발명이 임의의 특정 이론 또는 작동 모드에 구속되지 않는 한, 개시된 본 방법은 상향식으로 갭 충진하는 것을 허용하는데, 그 이유는 이러한 갭 피처를 포함한 기판이 플라즈마 가스가 N2를 포함하는 플라즈마와 같은 질소 함유 플라즈마에 거치게 하는 경우에, 갭 피처의 근위 표면이 갭 피처의 원위 표면보다 더 많이 억제되기 때문으로 여겨진다.
본원에 설명된 본 개시의 예시적 구현예는 본 발명의 범주를 제한하지 않는데, 그 이유는 이들 구현예는 본 발명의 구현예의 예시일 뿐이기 때문이며, 이는 첨부된 청구범위 및 그의 법적 균등물에 의해 정의된다. 임의의 균등한 구현예는 본 발명의 범주 내에 있도록 의도된다. 확실하게, 본원에 나타내고 설명된 것 외에도, 설명된 요소의 대안적인 유용한 조합과 같은 본 발명의 다양한 변경은 설명으로부터 당업자에게 분명할 수 있다. 이러한 변경예 및 구현예도 첨부된 청구범위의 범주 내에 있는 것으로 의도된다.
조건 및/또는 구조가 명시되지 않는 본 개시에서, 당업자는 일상적인 실험에 따라 본 개시의 관점으로 이러한 조건 및/또는 구조를 쉽게 제공할 수 있다.

Claims (20)

  1. 갭 피처(gap feature)를 충진하는 방법으로서, 상기 방법은, 주어진 순서대로,
    - 반응 챔버 내의 기판 지지부 상에 기판을 위치시키는 단계로서, 상기 기판은 하나 이상의 갭 피처를 포함한 기판 표면을 포함하며, 상기 하나 이상의 갭 피처는 근위 표면을 포함한 근위부 및 원위 표면을 포함한 원위부를 포함하는 단계;
    - 상기 기판을 플라즈마 처리에 거치게 하여, 상기 원위 표면에 대해 상기 근위 표면을 선택적으로(selectively) 억제하는 단계; 및
    - 상기 원위 표면 상에 금속 질화물을 선택적으로(selectively) 증착하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 복수의 슈퍼 사이클이 실행되고, 하나의 슈퍼 사이클은 상기 기판을 플라즈마 처리에 거치게 하는 단계, 및 상기 원위 표면 상에 금속 질화물을 선택적으로(selectively) 증착하는 단계를 포함하는, 방법.
  3. 제1항 또는 제2항에 있어서, 상기 플라즈마 전처리는 상기 기판을 질소 플라즈마에 노출시키는 단계를 포함하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 근위 표면 상에 금속 질화물을 선택적으로 증착하는 단계는 주기적 공정(cyclical process)을 포함하며, 상기 주기적 공정은 복수의 서브 사이클을 포함하고, 하나의 서브 사이클은, 주어진 순서로,
    - 상기 기판을 금속 전구체에 노출시켜, 상기 원위 표면 상에 화학 흡착된 금속 전구체를 형성하는 단계;
    - 상기 기판을 질소 반응물에 노출시키는 단계를 포함함으로써,
    상기 질소 반응물을 상기 화학 흡착된 금속 전구체와 반응시켜서 상기 원위 표면 상에 금속 질화물을 형성하는, 방법.
  5. 제4항에 있어서, 상기 기판을 금속 전구체에 노출시키는 단계, 및 상기 기판을 질소 반응물에 노출시키는 단계는 서브 사이클 내 퍼지(intra sub cycle purge)에 의해 분리되는, 방법.
  6. 제4항 또는 제5항에 있어서, 후속 서브 사이클은 서브 사이클 간 퍼지(inter sub cycle purge)에 의해 분리되는, 방법.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서, 상기 금속은 전이금속을 포함하는, 방법.
  8. 제5항에 있어서, 상기 전이금속은 티타늄을 포함하는, 방법.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 금속 전구체는 하나 이상의 알킬아민 리간드를 포함하는, 방법.
  10. 제4항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 전구체는 M(NR2)n의 일반식을 가지며, 여기서 M은 금속이고, R은 선형 또는 분지형 C1 내지 C4 알킬이고, n은 적어도 2 내지 최대 5의 정수인, 방법.
  11. 제10항에 있어서, R은 메틸인 방법.
  12. 제10항 또는 제11항에 있어서, n은 4인 방법.
  13. 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 금속 전구체는 금속 할라이드를 포함하는, 방법.
  14. 제13항에 있어서, 상기 금속 할라이드는 클로라이드를 포함하는, 방법.
  15. 제14항에 있어서, 상기 금속 할라이드는 TiCl4를 포함하는, 방법.
  16. 제4항 내지 제15항 중 어느 한 항에 있어서, 상기 질소 반응물은 NH3를 포함하는, 방법.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 기판은 적어도 50°C 내지 최대 300°C의 온도로 유지되는, 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 원위 표면 상에 재료를 선택적으로 증착하는 단계는, 적어도 0.01 Å/서브 사이클 내지 최대 1.0 Å/서브 사이클의 성장 속도로 수행되는, 방법.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서, 상기 기판을 플라즈마 처리에 거치게 하는 단계, 및 상기 원위 표면 상에 금속 질화물을 선택적으로 증착하는 단계는 플라즈마후 퍼지(post-plasma purge)에 의해 분리되는, 방법.
  20. 반도체 처리 장치로서,
    - 하나 이상의 갭 피처를 포함한 기판을 지지하기 위한 기판 지지부를 포함하는 반응 챔버;
    - 상기 반응 챔버 내의 상기 기판을 가열하도록 구성되고 배열된 히터;
    - 플라즈마 밸브를 통해 상기 반응 챔버와 유체 연통하는 플라즈마 가스 공급원;
    - 상기 반응 챔버 내에 플라즈마를 생성하도록 구성되고 배열된 무선 주파수 전원을 포함하는 플라즈마 모듈;
    - 하나 이상의 금속 전구체 밸브를 통해 상기 반응 챔버와 유체 연결되는 금속 전구체 공급원;
    - 하나 이상의 질소 반응물 밸브를 통해 상기 반응 챔버와 유체 연결되는 질소 반응물 공급원; 및
    - 상기 장치가 제1항 내지 제19항 중 어느 한 항에 따른 방법을 수행하도록 구성된 제어기를 포함하는, 장치.
KR1020220037510A 2021-04-02 2022-03-25 갭 충진 방법과 이와 관련된 시스템 및 소자 KR20220137547A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163170127P 2021-04-02 2021-04-02
US63/170,127 2021-04-02

Publications (1)

Publication Number Publication Date
KR20220137547A true KR20220137547A (ko) 2022-10-12

Family

ID=83448273

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220037510A KR20220137547A (ko) 2021-04-02 2022-03-25 갭 충진 방법과 이와 관련된 시스템 및 소자

Country Status (4)

Country Link
US (1) US20220319855A1 (ko)
KR (1) KR20220137547A (ko)
CN (1) CN115206760A (ko)
TW (1) TW202246575A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220344355A1 (en) * 2021-04-23 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device gate structure and methods thereof
US20220389580A1 (en) * 2021-06-08 2022-12-08 Applied Materials, Inc. Non-conformal plasma induced ald gapfill

Also Published As

Publication number Publication date
CN115206760A (zh) 2022-10-18
TW202246575A (zh) 2022-12-01
US20220319855A1 (en) 2022-10-06

Similar Documents

Publication Publication Date Title
US20210328036A1 (en) Method for forming a doped metal carbide film on a substrate and related semiconductor device structures
KR102416486B1 (ko) NbMC 층
US8741746B2 (en) Silicon on germanium
US7795160B2 (en) ALD of metal silicate films
US7569284B2 (en) Incorporation of nitrogen into high k dielectric film
US20080085610A1 (en) Ald of metal silicate films
KR20220137547A (ko) 갭 충진 방법과 이와 관련된 시스템 및 소자
KR101690434B1 (ko) 질소 함유 산화물 막 및 이의 형성 방법
US20220165569A1 (en) Methods for filling a gap and related systems and devices
KR20220081905A (ko) 실리콘 질화물 증착용 실리콘 전구체
US11887857B2 (en) Methods and systems for depositing a layer comprising vanadium, nitrogen, and a further element
US20220285146A1 (en) Methods and systems for forming a layer comprising vanadium and nitrogen
US20220285147A1 (en) Methods and systems for forming a layer comprising aluminum, titanium, and carbon
US20230015690A1 (en) Methods and systems for forming a layer comprising a transitional metal and a group 13 element
US7737047B2 (en) Semiconductor constructions, and methods of forming dielectric materials
CN114628232A (zh) 形成用于阈值电压控制的结构的方法