KR20220134930A - Transistor and method of fabricating the same - Google Patents

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Abstract

Provided are a transistor and a manufacturing method thereof. According to embodiments, the manufacturing method comprises: forming a conductive pattern including first conductive patterns and a second conductive pattern on a substrate, wherein the second conductive pattern is connected to the first conductive patterns and has the same composition ratio as the first conductive patterns; forming a protective insulating pattern on the first conductive patterns; forming a semiconductor pattern by oxidizing the second conductive pattern exposed to the protective insulating pattern; and forming source/drain wires respectively connected to the first conductive patterns. The second conductive pattern can be provided between the first conductive patterns. The nickel content ratio of the conductive pattern may be between 50 atomic percent and 100 atomic percent, and the nickel content ratio of the semiconductor pattern may be smaller than the nickel content ratio of the first conductive patterns. Therefore, the transistor with improved electrical characteristics can be provided.

Description

트랜지스터 및 그 제조방법{Transistor and method of fabricating the same}Transistor and method of fabricating the same

본 발명은 트랜지스터에 관한 것으로, 보다 구체적으로는 선택적 산화를 통한 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a transistor, and more particularly, to a method of manufacturing a transistor through selective oxidation.

트랜지스터는 다양한 전자 기기 분야에서 여러 가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 스위치소자(switching device), 구동소자(driving device) 및 과감지소자(photo sensing device) 등으로 사용되고, 그 밖에도 다양한 전자 회로의 구성요소로 사용될 수 있다.Transistors are widely used for various purposes in various electronic device fields. For example, a transistor may be used as a switching device, a driving device, a photo sensing device, and the like, and may be used as a component of various other electronic circuits.

트랜지스터는 반도체층의 물질 및 구성 등에 따라 다른 특성을 가질 수 있다. 트랜지스터의 특성을 향상시키기 위하여, 반도체 패턴 및 소스/드레인 전극 사이의 접촉 저항이 감소될 것이 요구되고 있다. 트랜지스터의 형성 공정을 간소화할 것이 요구되고 있다. 트랜지스터의 반도체 패턴 및 소스/드레인 전극의 패터닝 공정에서 다른 박막이 손상되는 문제가 제기되고 있다. The transistor may have different characteristics depending on the material and configuration of the semiconductor layer. In order to improve the characteristics of the transistor, it is required to reduce the contact resistance between the semiconductor pattern and the source/drain electrodes. It is calculated|required to simplify the formation process of a transistor. In the process of patterning the semiconductor pattern of the transistor and the source/drain electrodes, there is a problem that other thin films are damaged.

본 발명의 해결하고자 하는 일 기술적 과제는 전기적 특성이 향상된 트랜지스터 및 그 제조 방법을 제공하는 것에 있다. One technical problem to be solved by the present invention is to provide a transistor with improved electrical characteristics and a method for manufacturing the same.

본 발명의 해결하고자 하는 다른 기술적 과제는 간소화된 트랜지스터 제조방법을 제공하는 것에 있다. Another technical problem to be solved by the present invention is to provide a simplified method for manufacturing a transistor.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명은 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따르면, 트랜지스터 제조 방법은 기판 상에 제1 도전 패턴들 및 제2 도전 패턴을 포함하는 도전 패턴을 형성하는 것, 상기 제2 도전 패턴은 상기 제1 도전 패턴들과 연결되고, 상기 제1 도전 패턴들과 동일한 조성비를 가지고; 상기 제1 도전 패턴들 상에 보호 절연 패턴을 형성하는 것; 상기 보호 절연 패턴에 노출된 상기 제2 도전 패턴을 산화시켜, 반도체 패턴을 형성하는 것; 및 상기 제1 도전 패턴들과 각각 접속하는 소스/드레인 배선들을 형성하는 것을 포함할 수 있다. 상기 제2 도전 패턴은 상기 제1 도전 패턴들 사이에 제공될 수 있다. 상기 도전 패턴의 니켈 함량비는 50 원자 퍼센트 이상 100 원자 퍼센트 이하이고, 상기 반도체 패턴의 니켈 함량비는 상기 제1 도전 패턴들의 니켈 함량비보다 더 작을 수 있다. The present invention relates to a transistor and a method for manufacturing the same. According to the present invention, a transistor manufacturing method includes forming a conductive pattern including first conductive patterns and second conductive patterns on a substrate, the second conductive pattern is connected to the first conductive patterns, and the first conductive pattern is connected to the first conductive pattern. 1 has the same composition ratio as the conductive patterns; forming a protective insulating pattern on the first conductive patterns; oxidizing the second conductive pattern exposed to the protective insulating pattern to form a semiconductor pattern; and forming source/drain wirings respectively connected to the first conductive patterns. The second conductive pattern may be provided between the first conductive patterns. The nickel content ratio of the conductive pattern may be 50 atomic percent or more and 100 atomic percent or less, and the nickel content ratio of the semiconductor pattern may be smaller than the nickel content ratio of the first conductive patterns.

실시예들에 따르면, 상기 제1 도전 패턴들은 보조 금속을 더 포함하고, 상기 반도체 패턴은 상기 보조 금속을 더 포함하고, 상기 반도체 패턴의 상기 보조 금속의 함량비는 상기 제1 도전 패턴들의 상기 보조 금속의 함량비보다 더 작고, 상기 보조 금속은 Li, Na, K, V, Sn, 및 Cu 중에서 적어도 하나를 포함할 수 있다. In example embodiments, the first conductive patterns further include an auxiliary metal, the semiconductor pattern further includes the auxiliary metal, and a content ratio of the auxiliary metal of the semiconductor pattern is the auxiliary metal of the first conductive patterns. It is smaller than the content ratio of the metal, and the auxiliary metal may include at least one of Li, Na, K, V, Sn, and Cu.

실시예들에 따르면, 상기 반도체 패턴 및 상기 보호 절연 패턴 상에 게이트 절연막을 형성하는 것을 더 포함하되, 상기 게이트 절연막은 상기 반도체 패턴의 상면과 직접 물리적으로 접촉하고, 상기 게이트 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화질화물을 포함할 수 있다. In some embodiments, the method may further include forming a gate insulating layer on the semiconductor pattern and the protective insulating pattern, wherein the gate insulating layer is in direct physical contact with an upper surface of the semiconductor pattern, and the gate insulating layer is a silicon oxide (SiOx) layer. ), silicon nitride (SiNx), or silicon oxynitride.

실시예들에 따르면, 상기 반도체 패턴은 상기 제1 도전 패턴들과 동일한 금속을 포함하고, 상기 반도체 패턴은 상기 제1 도전 패턴들보다 더 높은 산소 함량비를 가질 수 있다. In example embodiments, the semiconductor pattern may include the same metal as the first conductive patterns, and the semiconductor pattern may have a higher oxygen content ratio than the first conductive patterns.

실시예들에 따르면, 상기 반도체 패턴의 상면은 상기 제2 도전 패턴들의 상면과 공면(coplanar)을 가질 수 있다. In example embodiments, an upper surface of the semiconductor pattern may be coplanar with an upper surface of the second conductive patterns.

실시예들에 따르면, 상기 도전 패턴을 형성하는 것 이전에, 상기 기판 상에 버퍼층을 형성하는 것을 더 포함하되, 상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 또는 알루미늄 산화물을 포함할 수 있다. In some embodiments, before forming the conductive pattern, the method may further include forming a buffer layer on the substrate, wherein the buffer layer may include silicon oxide, silicon nitride, or aluminum oxide.

실시예들에 따르면, 상기 반도체 패턴을 형성하는 것은 산소(O2) 플라즈마 처리 또는 아산화질소(N2O) 플라즈마 처리에 의해 수행될 수 있다. In some embodiments, forming the semiconductor pattern may be performed by oxygen (O 2 ) plasma treatment or nitrous oxide (N 2 O) plasma treatment.

실시예들에 따르면, 상기 반도체 패턴을 형성하는 것은 25℃ 내지 1000℃에서 열처리하는 것을 포함할 수 있다. In some embodiments, forming the semiconductor pattern may include heat treatment at 25°C to 1000°C.

실시예들에 따르면, 상기 반도체 패턴은 상기 제1 도전 패턴들 사이에 개재되며, 채널 영역을 포함할 수 있다. In some embodiments, the semiconductor pattern is interposed between the first conductive patterns and may include a channel region.

실시예들에 따르면, 상기 반도체 패턴과 수직적으로 이격되는 게이트 패턴을 형성하는 것을 더 포함하되, 상기 게이트 패턴은 상기 반도체 패턴과 평면적 관점에서 오버랩될 수 있다. In some embodiments, the method may further include forming a gate pattern vertically spaced apart from the semiconductor pattern, wherein the gate pattern may overlap the semiconductor pattern in a plan view.

실시예들에 따르면, 상기 게이트 패턴은 상기 소스/드레인 배선들과 동일한 금속을 포함하고, 동일한 두께를 가질 수 있다. In example embodiments, the gate pattern may include the same metal as the source/drain interconnections and have the same thickness.

실시예들에 따르면, 상기 반도체 패턴 및 상기 보호 절연 패턴 상에 게이트 절연막을 형성하는 것; 상기 게이트 절연막 및 상기 보호 절연 패턴을 관통하는 홀들을 형성하여, 상기 제1 도전 패턴들을 노출시키는 것; 및 상기 홀들 내에 콘택 패턴들을 형성하여, 상기 제1 도전 패턴들과 각각 접속시키는 것을 포함할 수 있다. In some embodiments, forming a gate insulating layer on the semiconductor pattern and the protective insulating pattern; exposing the first conductive patterns by forming holes penetrating the gate insulating layer and the protective insulating pattern; and forming contact patterns in the holes to be respectively connected to the first conductive patterns.

본 발명에 따르면, 트랜지스터는 기판; 상기 기판 상에 제공되고, 서로 옆으로 이격된 소스/드레인 패턴들; 상기 기판 상에 제공되고, 상기 소스/드레인 패턴들 사이에 배치된 반도체 패턴; 상기 소스/드레인 패턴들을 덮고, 상기 반도체 패턴을 노출시키는 보호 절연 패턴; 상기 반도체 패턴 및 상기 보호 절연 패턴 상에 제공된 게이트 절연 패턴; 상기 게이트 절연 패턴 상에 배치되며, 상기 소스/드레인 패턴들과 각각 접속하는 소스/드레인 배선들; 및 상기 게이트 절연 패턴 상에 배치되고, 상기 반도체 패턴과 수직적으로 이격되는 게이트 패턴을 포함하고, 상기 소스/드레인 패턴들은 50 원자 퍼센트 이상 100 원자 퍼센트 이하의 니켈을 포함하고, 상기 반도체 패턴은 상기 소스/드레인 패턴들과 동일한 물질을 포함하고, 상기 반도체 패턴은 상기 소스/드레인 패턴들보다 더 높은 산소 함량비 및 더 낮은 니켈 함량비를 가질 수 있다. According to the present invention, a transistor comprises a substrate; source/drain patterns provided on the substrate and spaced apart from each other; a semiconductor pattern provided on the substrate and disposed between the source/drain patterns; a protective insulating pattern covering the source/drain patterns and exposing the semiconductor pattern; a gate insulating pattern provided on the semiconductor pattern and the protective insulating pattern; source/drain wirings disposed on the gate insulating pattern and respectively connected to the source/drain patterns; and a gate pattern disposed on the gate insulating pattern and vertically spaced apart from the semiconductor pattern, wherein the source/drain patterns contain 50 atomic percent or more and 100 atomic percent or less of nickel, and the semiconductor pattern includes the source The semiconductor pattern may include the same material as the /drain patterns, and the semiconductor pattern may have a higher oxygen content ratio and a lower nickel content ratio than the source/drain patterns.

실시예들에 따르면, 상기 소스/드레인 도전 패턴들은 보조 금속을 더 포함하고, 상기 반도체 패턴은 상기 보조 금속을 더 포함하고, 상기 반도체 패턴은 상기 소스/드레인 패턴들보다 더 작은 보조 금속 함량비를 갖고, 상기 보조 금속은 Li, Na, K, V, Sn, 및 Cu 중에서 적어도 하나를 포함할 수 있다. In example embodiments, the source/drain conductive patterns further include an auxiliary metal, the semiconductor pattern further includes the auxiliary metal, and the semiconductor pattern has a smaller auxiliary metal content ratio than the source/drain patterns. and the auxiliary metal may include at least one of Li, Na, K, V, Sn, and Cu.

실시예들에 따르면, 상기 기판과 상기 반도체 패턴 사이 및 상기 기판과 상기 소스/드레인 패턴들 사이에 개재된 버퍼층을 더 포함하되, 상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 또는 알루미늄 산화물을 포함할 수 있다. In some embodiments, a buffer layer interposed between the substrate and the semiconductor pattern and between the substrate and the source/drain patterns may be further included, wherein the buffer layer may include silicon oxide, silicon nitride, or aluminum oxide. .

실시예들에 따르면, 상기 게이트 절연막은 상기 반도체 패턴의 상면과 직접 물리적으로 접촉하고, 상기 게이트 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화질화물을 포함하고, 상기 보호 절연 패턴은 상기 소스/드레인 패턴들 및 상기 게이트 절연막 사이에 개재될 수 있다. In example embodiments, the gate insulating layer is in direct physical contact with the upper surface of the semiconductor pattern, and the gate insulating layer includes silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride, and the protective insulating pattern may be interposed between the source/drain patterns and the gate insulating layer.

본 발명에 따르면, 제1 도전 패턴들은 제2 도전 패턴과 단일 공정에 의해 형성되고, 제2 도전 패턴과 연결될 수 있다. 보호 패턴은 제1 도전 패턴들을 덮을 수 있다. 보호 절연 패턴에 의해 노출된 제2 도전 패턴이 산화되어, 반도체 패턴을 형성할 수 있다. 제1 도전 패턴은 소스/드레인 패턴들일 수 있다. 반도체 패턴은 채널 영역일 수 있다. 도전 패턴의 산화에 의해 반도체 패턴이 형성되므로, 트랜지스터의 제조가 간소화될 수 있다. According to the present invention, the first conductive patterns may be formed by a single process with the second conductive pattern, and may be connected to the second conductive pattern. The protective pattern may cover the first conductive patterns. The second conductive pattern exposed by the protective insulating pattern may be oxidized to form a semiconductor pattern. The first conductive pattern may be source/drain patterns. The semiconductor pattern may be a channel region. Since the semiconductor pattern is formed by oxidation of the conductive pattern, the fabrication of the transistor may be simplified.

반도체 패턴은 소스/드레인 패턴들과 동일한 원소를 포함하되, 더 높은 금속 함량비를 가질 수 있다. 이에 따라, 반도체 패턴 및 소스/드레인 패턴들 사이의 접촉 저항이 감소하여, 트랜지스터의 전기적 특성이 향상될 수 있다.The semiconductor pattern may include the same element as the source/drain patterns, but may have a higher metal content ratio. Accordingly, the contact resistance between the semiconductor pattern and the source/drain patterns may be reduced, and thus the electrical characteristics of the transistor may be improved.

본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a는 실시예들에 따른 트랜지스터 제조 방법을 설명하기 위한 평면도들이다.
도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 및 도 7b는 각각 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a의 A-B선을 따라 자른 단면들이다.
도 8은 실시예들에 따른 트랜지스터를 설명하기 위한 도면이다.
도 9 내지 도 11은 다른 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 도면들이다.
도 12는 실시예들에 따른 트랜지스터를 설명하기 위한 도면이다. For a more complete understanding and aid of the present invention, reference is given to the description below, together with the accompanying drawings, and reference numerals are hereinafter indicated.
1A, 2A, 3A, 4A, 5A, 6A, and 7A are plan views illustrating a method of manufacturing a transistor according to example embodiments.
1B, 2B, 3B, 4B, 5B, 6B, and 7B are, respectively, taken along line AB of FIGS. 1A, 2A, 3A, 4A, 5A, 6A, and 7A. are sections.
8 is a diagram for describing a transistor according to example embodiments.
9 to 11 are views for explaining a method of manufacturing a transistor according to other embodiments.
12 is a diagram for describing a transistor according to example embodiments.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.In order to fully understand the configuration and effect of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be embodied in various forms and various modifications may be made. However, it is provided so that the disclosure of the present invention is complete through the description of the present embodiments, and to fully inform those of ordinary skill in the art to which the present invention belongs, the scope of the invention. Those of ordinary skill in the art will understand that the inventive concept may be practiced in any suitable environment.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural, unless specifically stated otherwise in the phrase. As used herein, 'comprises' and/or 'comprising' refers to the presence of one or more other components, steps, operations and/or elements mentioned. or addition is not excluded.

본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. In this specification, when a film (or layer) is referred to as being on another film (or layer) or substrate, it may be formed directly on the other film (or layer) or substrate, or a third film (or layer) between them. or layer) may be interposed.

본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막질로 언급된 막질이 다른 실시예에서는 제2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다 In various embodiments of the present specification, the terms first, second, third, etc. are used to describe various regions, films (or layers), etc., but these regions and films are not limited by these terms. Can not be done. These terms are only used to distinguish one region or film (or layer) from another region or film (or layer). Accordingly, a film quality referred to as the first film quality in one embodiment may be referred to as the second film quality in another embodiment. Each embodiment described and illustrated herein also includes a complementary embodiment thereof. Parts marked with like reference numbers throughout the specification indicate like elements.

본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.Unless otherwise defined, terms used in the embodiments of the present invention may be interpreted as meanings commonly known to those of ordinary skill in the art.

이하, 첨부한 도면을 참조하여 본 발명에 따른 트랜지스터의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a transistor according to the present invention will be described with reference to the accompanying drawings.

도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a는 실시예들에 따른 트랜지스터 제조 방법을 설명하기 위한 평면도들이다. 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 및 도 7b는 각각 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a의 A-B선을 따라 자른 단면들이다. 1A, 2A, 3A, 4A, 5A, 6A, and 7A are plan views illustrating a method of manufacturing a transistor according to example embodiments. 1B, 2B, 3B, 4B, 5B, 6B, and 7B are respectively taken along the line A-B of FIGS. 1A, 2A, 3A, 4A, 5A, 6A, and 7A. are sections.

도 1a 및 도 1b를 참조하면, 기판(100)이 준비될 수 있다. 기판(100)은 절연 기판 또는 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 다른 예로, 기판(100)은 유리 기판일 수 있다. 또 다른 예로, 기판(100)은 절연성 폴리머와 같은 유기 물질을 포함할 수 있다. 1A and 1B , the substrate 100 may be prepared. The substrate 100 may be an insulating substrate or a semiconductor substrate. For example, the substrate 100 may be a silicon substrate, a germanium substrate, or a silicon-germanium substrate. As another example, the substrate 100 may be a glass substrate. As another example, the substrate 100 may include an organic material such as an insulating polymer.

도전층(201)이 기판(100) 상에 형성될 수 있다. 도전층(201)을 형성하는 것은 예를 들어, 증착 공정 또는 스퍼터링 방법에 의해 수행될 수 있다. 상기 증착 공정은 화학적기상증착법(chemical vapor deposition), 물리적 기상 증착법, 원자층 증착법, 또는 펄스레이저 증착법(pulsed-laser deposition)을 포함할 수 있다. A conductive layer 201 may be formed on the substrate 100 . Forming the conductive layer 201 may be performed by, for example, a deposition process or a sputtering method. The deposition process may include chemical vapor deposition, physical vapor deposition, atomic layer deposition, or pulsed-laser deposition.

도전층(201)은 금속을 포함할 수 있다. 예를 들어, 도전층(201)은 니켈(Ni)을 포함할 수 있다. 도전층(201)의 니켈 함량비는 50 원자 퍼센트(atomic percent, at%) 이상일 수 있다. 예를 들어, 도전층(201)의 니켈 함량비는 50 원자 퍼센트 내지 100 원자 퍼센트일 수 있다. 도전층(201)의 니켈 함량비가 50 원자 퍼센트 이상이므로, 도전층(201)이 높은 일함수 특성을 나타낼 수 있다. 도전층(201)은 보조 금속을 더 포함할 수 있다. 보조 금속은 예를 들어, Li, Na, K, V, Sn, 및 Cu 중에서 적어도 하나를 포함할 수 있다. 도전층(201)의 보조 금속 함량비는 50 원자 퍼센트 미만일 수 있다. The conductive layer 201 may include a metal. For example, the conductive layer 201 may include nickel (Ni). The nickel content ratio of the conductive layer 201 may be greater than or equal to 50 atomic percent (at%). For example, the nickel content ratio of the conductive layer 201 may be 50 atomic percent to 100 atomic percent. Since the nickel content ratio of the conductive layer 201 is 50 atomic percent or more, the conductive layer 201 may exhibit high work function characteristics. The conductive layer 201 may further include an auxiliary metal. The auxiliary metal may include, for example, at least one of Li, Na, K, V, Sn, and Cu. The auxiliary metal content ratio of the conductive layer 201 may be less than 50 atomic percent.

도시되지 않았으나, 기판(100) 및 도전층(201) 사이에 버퍼층이 더 형성될 수 있다. 버퍼층을 형성하는 것은 증착 공정 또는 스퍼터링 방법에 의해 수행될 수 있다. Although not shown, a buffer layer may be further formed between the substrate 100 and the conductive layer 201 . Forming the buffer layer may be performed by a deposition process or a sputtering method.

도 2a 및 도 2b를 참조하면, 도전층(201)이 패터닝되어, 도전 패턴(200)을 형성할 수 있다. 상기 도전층(201)을 패터닝하는 것은 포토리소그래피 공정 및 식각 공정에 의해 진행될 수 있다. 예를 들어, 도전 패턴(200)을 형성하는 것은 도전층(201) 상에 마스크 패턴을 형성하는 것, 상기 마스크 패턴에 노출된 상기 도전층(201)의 일 부분을 제거하는 것, 및 상기 마스크 패턴을 제거하는 것을 포함할 수 있다. 상기 도전층(201)의 일 부분을 제거하는 것은 식각 공정에 의해 수행될 수 있다. 식각 공정 후, 남아 있는 도전층(201)의 다른 부분이 도전 패턴(200)을 형성할 수 있다. 그러나, 도전층(201)의 패터닝 공정은 이에 제약되지 않고 다양할 수 있다. 2A and 2B , the conductive layer 201 may be patterned to form a conductive pattern 200 . The patterning of the conductive layer 201 may be performed by a photolithography process and an etching process. For example, forming the conductive pattern 200 includes forming a mask pattern on the conductive layer 201 , removing a portion of the conductive layer 201 exposed to the mask pattern, and the mask It may include removing the pattern. Removing a portion of the conductive layer 201 may be performed by an etching process. After the etching process, another portion of the remaining conductive layer 201 may form the conductive pattern 200 . However, the patterning process of the conductive layer 201 is not limited thereto and may vary.

도전 패턴(200)은 제1 도전 패턴들(210) 및 제2 도전 패턴(220)을 포함할 수 있다. 제1 도전 패턴들(210)은 도전 패턴(200)의 엣지 부분들일 수 있다. 제1 도전 패턴들(210)은 예비 소스/드레인 부분들일 수 있다. 제2 도전 패턴(220)은 제1 도전 패턴들(210) 사이에 개재될 수 있다. 제2 도전 패턴(220)은 도전 패턴(200)의 센터 부분일 수 있다. 제2 도전 패턴(220)은 제1 도전 패턴들(210)과 동일한 물질을 포함하며, 실질적으로 동일한 조성비를 가질 수 있다. 예를 들어, 제1 도전 패턴들(210) 및 제2 도전 패턴(220) 각각은 50 원자 퍼센트 내지 100 원자 퍼센트의 니켈을 포함할 수 있다. 제1 도전 패턴들(210) 및 제2 도전 패턴(220) 각각은 50 원자 퍼센트 미만의 보조 금속을 더 포함할 수 있다. 보조 금속의 예시는 도 1a 및 도 1b의 도전층(201)의 예에서 설명한 바와 같다. 제2 도전 패턴(220)은 제1 도전 패턴들(210)과 경계면 없이 연결될 수 있다. 제2 도전 패턴(220)은 예비 채널 부분일 수 있다.The conductive pattern 200 may include first conductive patterns 210 and a second conductive pattern 220 . The first conductive patterns 210 may be edge portions of the conductive pattern 200 . The first conductive patterns 210 may be preliminary source/drain portions. The second conductive pattern 220 may be interposed between the first conductive patterns 210 . The second conductive pattern 220 may be a center portion of the conductive pattern 200 . The second conductive pattern 220 may include the same material as the first conductive patterns 210 and may have substantially the same composition ratio. For example, each of the first conductive patterns 210 and the second conductive pattern 220 may include 50 to 100 atomic percent nickel. Each of the first conductive patterns 210 and the second conductive pattern 220 may further include less than 50 atomic percent of an auxiliary metal. Examples of the auxiliary metal are as described in the example of the conductive layer 201 of FIGS. 1A and 1B . The second conductive pattern 220 may be connected to the first conductive patterns 210 without an interface. The second conductive pattern 220 may be a preliminary channel portion.

도 3a 및 도 3b를 참조하면, 보호 절연 패턴(310)이 제1 도전 패턴들(210) 상에 형성되어, 제1 도전 패턴들(210)을 덮을 수 있다. 보호 절연 패턴(310)은 제2 도전 패턴(220)을 노출시킬 수 있다. 보호 절연 패턴(310)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 또는 이들의 조합을 포함할 수 있다. 다른 예로, 보호 절연 패턴(310)은 폴리이미드(polyimide), 폴리 프로필렌(polypropylene), 또는 CYTOP 와 같은 유기물을 포함할 수 있다. CYTOP는 비정질 불소폴리머(amorphous fluoropolymers)일 수 있다. 3A and 3B , a protective insulating pattern 310 may be formed on the first conductive patterns 210 to cover the first conductive patterns 210 . The protective insulating pattern 310 may expose the second conductive pattern 220 . The protective insulating pattern 310 may include silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), titanium oxide (TiO 2 ), or a combination thereof. have. As another example, the protective insulating pattern 310 may include an organic material such as polyimide, polypropylene, or CYTOP. CYTOP may be amorphous fluoropolymers.

보호 절연 패턴(310)을 형성하는 것은 절연막을 형성하는 것 및 상기 절연막을 패터닝하는 것을 포함할 수 있다. 절연막의 패터닝에 의해 제2 도전 패턴(220) 상의 절연막이 제거되어, 보호 절연 패턴(310)을 형성할 수 있다. Forming the protective insulating pattern 310 may include forming an insulating layer and patterning the insulating layer. The insulating layer on the second conductive pattern 220 may be removed by patterning the insulating layer to form the protective insulating pattern 310 .

도 4a 및 도 4b를 참조하면, 보호 절연 패턴(310)에 노출된 제2 도전 패턴(220)이 산화되어, 반도체 패턴(250)을 형성할 수 있다. 반도체 패턴(250)을 형성하는 것은 제2 도전 패턴(220) 상에 산화 공정을 수행하는 것을 포함할 수 있다. 일 실시예에 따르면, 산화 공정은 플라즈마 처리 공정을 수행하는 것을 포함할 수 있다. 상기 플라즈마 처리는 산소(O2) 플라즈마 처리 또는 아산화질소(nitrous oxide¸ N2O) 플라즈마 처리를 포함할 수 있다. 다른 예로, 산화 공정은 25℃ 내지 1000℃에서 열처리하는 것을 포함할 수 있다. 상기 열처리하는 것이 25℃ 미만의 온도 조건에 수행되면, 제2 도전 패턴(220)이 산화되기 어려울 수 있다. 상기 열처리는 대기 조건 또는 산소 공급 조건에서 수행될 수 있다. 또 다른 예로, 산화 공정은 플라즈마 조건 하에서 열처리하는 것을 포함할 수 있다. 이 경우, 열처리 온도가 낮아질 수 있다. 또 다른 예로, 산화 공정에서 오존(ozone)을 산화제로 사용될 수 있다. 또 다른 예로, 반도체 패턴(250)을 형성하는 것은 물(H2O)을 사용한 습식 산화 공정에 의해 수행될 수 있다. 4A and 4B , the second conductive pattern 220 exposed to the protective insulating pattern 310 may be oxidized to form a semiconductor pattern 250 . Forming the semiconductor pattern 250 may include performing an oxidation process on the second conductive pattern 220 . According to an embodiment, the oxidation process may include performing a plasma treatment process. The plasma treatment may include oxygen (O 2 ) plasma treatment or nitrous oxide¸ N 2 O plasma treatment. As another example, the oxidation process may include heat treatment at 25°C to 1000°C. When the heat treatment is performed at a temperature of less than 25° C., it may be difficult for the second conductive pattern 220 to be oxidized. The heat treatment may be performed under atmospheric conditions or oxygen supply conditions. As another example, the oxidation process may include heat treatment under plasma conditions. In this case, the heat treatment temperature may be lowered. As another example, ozone may be used as an oxidizing agent in the oxidation process. As another example, forming the semiconductor pattern 250 may be performed by a wet oxidation process using water (H 2 O).

산화 공정 동안, 제1 도전 패턴들(210)은 보호 절연 패턴(310)에 의해 덮여 있을 수 있다. 이에 따라, 제1 도전 패턴들(210)은 산화 공정에 노출되지 않을 수 있다. 산화 공정 종료 후, 제1 도전 패턴들(210)은 산화 공정 이전의 도전 패턴(200)과 동일한 물질을 포함하고, 실질적으로 동일한 조성비를 가질 수 있다. 산화 공정 종료 후, 제1 도전 패턴들(210)은 도전 특성을 가질 수 있다. 제1 도전 패턴들(210)은 소스/드레인 패턴들을 형성할 수 있다. 제1 도전 패턴들(210)은 서로 옆으로 이격될 수 있다.During the oxidation process, the first conductive patterns 210 may be covered by the protective insulating pattern 310 . Accordingly, the first conductive patterns 210 may not be exposed to the oxidation process. After the oxidation process is completed, the first conductive patterns 210 may include the same material as the conductive pattern 200 before the oxidation process and have substantially the same composition ratio. After the oxidation process is completed, the first conductive patterns 210 may have conductive characteristics. The first conductive patterns 210 may form source/drain patterns. The first conductive patterns 210 may be laterally spaced apart from each other.

반도체 패턴(250)은 제1 도전 패턴들(210) 사이에 개재되며, 제1 도전 패턴들(210)과 연결될 수 있다. 반도체 패턴(250)의 상면은 제1 도전 패턴들(210)의 상면과 공면(coplanar)을 이룰 수 있다. 반도체 패턴(250)의 두께는 제1 도전 패턴들(210)의 두께들과 실질적으로 동일할 수 있다. The semiconductor pattern 250 may be interposed between the first conductive patterns 210 and may be connected to the first conductive patterns 210 . A top surface of the semiconductor pattern 250 may be coplanar with a top surface of the first conductive patterns 210 . The thickness of the semiconductor pattern 250 may be substantially the same as the thicknesses of the first conductive patterns 210 .

반도체 패턴(250)은 제1 도전 패턴들(210)과 동일한 원소를 포함할 수 있다. 예를 들어, 반도체 패턴(250)은 제1 도전 패턴들(210)과 동일한 금속을 포함할 수 있다. 반도체 패턴(250)이 제2 도전 패턴(220)의 산화에 의해 형성되므로, 반도체 패턴(250) 및 제1 도전 패턴들(210) 사이의 접촉 저항이 낮을 수 있다. 다만, 산화 공정의 결과, 반도체 패턴(250)은 제1 도전 패턴들(210)보다 높은 산소 함유량 및 낮은 금속 함유량을 가질 수 있다. 일 예로, 제1 도전 패턴들(210)은 50 원자 퍼센트 내지 100 원자 퍼센트의 니켈을 포함할 수 있다. 반도체 패턴(250)은 니켈을 포함하되, 반도체 패턴(250)의 니켈 함량비는 제1 도전 패턴들(210)의 니켈 함량비보다 더 작을 수 있다. 반도체 패턴(250)은 p형 반도체 산화물을 포함할 수 있다. The semiconductor pattern 250 may include the same element as the first conductive patterns 210 . For example, the semiconductor pattern 250 may include the same metal as the first conductive patterns 210 . Since the semiconductor pattern 250 is formed by oxidation of the second conductive pattern 220 , a contact resistance between the semiconductor pattern 250 and the first conductive patterns 210 may be low. However, as a result of the oxidation process, the semiconductor pattern 250 may have a higher oxygen content and a lower metal content than the first conductive patterns 210 . For example, the first conductive patterns 210 may include 50 to 100 atomic percent nickel. The semiconductor pattern 250 includes nickel, and the nickel content ratio of the semiconductor pattern 250 may be smaller than the nickel content ratio of the first conductive patterns 210 . The semiconductor pattern 250 may include a p-type semiconductor oxide.

일 실시예에 따르면, 제1 도전 패턴들(210)은 보조 금속을 더 포함할 수 있다. 이 경우, 반도체 패턴(250)은 상기 보조 금속을 더 포함할 수 있다. 다만, 반도체 패턴(250)의 보조 금속 함량비는 제1 도전 패턴들(210)의 보조 금속 함량비보다 더 작을 수 있다. According to an embodiment, the first conductive patterns 210 may further include an auxiliary metal. In this case, the semiconductor pattern 250 may further include the auxiliary metal. However, the auxiliary metal content ratio of the semiconductor pattern 250 may be smaller than the auxiliary metal content ratio of the first conductive patterns 210 .

반도체 패턴(250)이 제1 도전 패턴들(210)과 별도의 공정에 의해 형성되는 경우, 반도체 패턴(250)의 형성을 위한 식각 공정 및 제1 도전 패턴들(210)의 형성을 위한 식각 공정이 요구될 수 있다. 이 경우, 상기 식각 공정들에서 다른 구성 요소가 손상될 수 있다. 실시예들에 따르면, 반도체 패턴(250)이 도전 패턴(200)의 선택적 산화에 의해 형성되므로, 식각 공정에서 발생하는 다른 구성 요소들의 손상이 방지될 수 있다. 또한, 트랜지스터의 제조 공정이 간소화될 수 있다. When the semiconductor pattern 250 is formed by a process separate from the first conductive patterns 210 , an etching process for forming the semiconductor pattern 250 and an etching process for forming the first conductive patterns 210 . This may be requested. In this case, other components may be damaged in the etching processes. In some embodiments, since the semiconductor pattern 250 is formed by selective oxidation of the conductive pattern 200 , damage to other components occurring in the etching process may be prevented. In addition, the manufacturing process of the transistor can be simplified.

도 5a 및 도 5b를 참조하면, 게이트 절연막(320)이 반도체 패턴(250) 상에 형성되어, 반도체 패턴(250)을 덮을 수 있다. 일 예로, 게이트 절연막(320)은 반도체 패턴(250)의 상면과 직접 물리적으로 접촉할 수 있다. 게이트 절연막(320)은 보호 절연 패턴(310) 상으로 더 연장될 수 있다. 게이트 절연막(320)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화질화물과 같은 실리콘계 절연 물질을 포함할 수 있다. 다른 예로, 게이트 절연막(320)은 Al2O3, HfO2, 및/또는 TiO2와 같은 고유전 물질을 포함할 수 있다. 다른 예로, 게이트 절연막(320)은 패턴은 폴리이미드(polyimide), 폴리 프로필렌(polypropylene), 또는 비정질 불소폴리머(amorphous fluoropolymers)와 같은 유기물을 포함할 수 있다. 비정질 불소 폴리머는 CYTOP일 수 있다. 게이트 절연막(320)은 보호 절연 패턴(310)과 동일 또는 상이한 물질을 포함할 수 있다. 5A and 5B , a gate insulating layer 320 may be formed on the semiconductor pattern 250 to cover the semiconductor pattern 250 . For example, the gate insulating layer 320 may be in direct physical contact with the top surface of the semiconductor pattern 250 . The gate insulating layer 320 may further extend on the protective insulating pattern 310 . The gate insulating layer 320 may include a silicon-based insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride. As another example, the gate insulating layer 320 may include a high-k material such as Al 2 O 3 , HfO 2 , and/or TiO 2 . As another example, the pattern of the gate insulating layer 320 may include an organic material such as polyimide, polypropylene, or amorphous fluoropolymers. The amorphous fluoropolymer may be CYTOP. The gate insulating layer 320 may include the same or different material as the protective insulating pattern 310 .

도 6a 및 도 6b를 참조하면, 홀들(390)이 게이트 절연막(320) 및 보호 절연 패턴(310) 내에 형성될 수 있다. 홀들(390)은 게이트 절연막(320) 및 보호 절연 패턴(310)을 관통할 수 있다. 홀들(390)은 제1 도전 패턴들(210)을 각각 노출시킬 수 있다. 6A and 6B , holes 390 may be formed in the gate insulating layer 320 and the protective insulating pattern 310 . The holes 390 may pass through the gate insulating layer 320 and the protective insulating pattern 310 . The holes 390 may expose the first conductive patterns 210 , respectively.

도 7a 및 도 7b를 참조하면, 소스/드레인 연결 패턴들(500) 및 게이트 패턴(400)이 게이트 절연막(320) 상에 형성될 수 있다. 7A and 7B , source/drain connection patterns 500 and a gate pattern 400 may be formed on the gate insulating layer 320 .

소스/드레인 연결 패턴들(500)은 제1 콘택 패턴들(510) 및 소스/드레인 배선들(520)을 각각 포함할 수 있다. 제1 콘택 패턴들(510)은 홀들(390) 내에 각각 제공되어, 제1 도전 패턴들(210)과 각각 접속할 수 있다. 소스/드레인 배선들(520)은 제1 콘택 패턴들(510) 상에 제공되어, 제1 콘택 패턴들(510)과 각각 접속할 수 있다. 소스/드레인 배선들(520)은 게이트 절연막(320) 상으로 더 연장될 수 있다. 소스/드레인 배선들(520)은 제1 콘택 패턴들(510)과 단일 공정에 의해 형성될 수 있다. 도시된 바와 달리, 소스/드레인 배선들(520)은 제1 콘택 패턴들(510)과 경계면 없이 연결될 수 있다.The source/drain connection patterns 500 may include first contact patterns 510 and source/drain interconnections 520 , respectively. The first contact patterns 510 may be respectively provided in the holes 390 to respectively connect to the first conductive patterns 210 . The source/drain wirings 520 may be provided on the first contact patterns 510 to be respectively connected to the first contact patterns 510 . The source/drain wirings 520 may further extend on the gate insulating layer 320 . The source/drain wirings 520 may be formed by a single process with the first contact patterns 510 . Unlike the drawings, the source/drain interconnections 520 may be connected to the first contact patterns 510 without an interface.

게이트 패턴(400)은 게이트 절연막(320) 상에 형성될 수 있다. 게이트 패턴(400)은 소스/드레인 배선들(520) 사이에 배치되며, 소스/드레인 배선들(520)과 이격될 수 있다. 게이트 패턴(400)은 소스/드레인 배선들(520)과 전기적으로 분리될 수 있다. 게이트 패턴(400)은 반도체 패턴(250)과 수직적으로 이격될 수 있다. 예를 들어, 반도체 패턴(250) 및 게이트 패턴(400) 사이에 게이트 절연막(320)이 개재될 수 있다. 도 7a와 같이 게이트 패턴(400)은 반도체 패턴(250)과 평면적 관점에서 오버랩될 수 있다.The gate pattern 400 may be formed on the gate insulating layer 320 . The gate pattern 400 is disposed between the source/drain wirings 520 and may be spaced apart from the source/drain wirings 520 . The gate pattern 400 may be electrically isolated from the source/drain wirings 520 . The gate pattern 400 may be vertically spaced apart from the semiconductor pattern 250 . For example, the gate insulating layer 320 may be interposed between the semiconductor pattern 250 and the gate pattern 400 . As shown in FIG. 7A , the gate pattern 400 may overlap the semiconductor pattern 250 in plan view.

일 실시예에 따르면, 게이트 패턴(400)은 소스/드레인 연결 패턴들(500)과 단일 공정에 의해 형성될 수 있다. 예를 들어, 게이트 절연막(320) 상에 및 홀들(390) 내에 금속막이 형성될 수 있다. 상기 금속막이 패터닝되어, 게이트 패턴(400) 및 소스/드레인 연결 패턴들(500)을 형성할 수 있다. 이 경우, 게이트 패턴(400)은 소스/드레인 연결 패턴들(500)과 동일한 금속을 포함할 수 있다. According to an embodiment, the gate pattern 400 may be formed by a single process with the source/drain connection patterns 500 . For example, a metal layer may be formed on the gate insulating layer 320 and in the holes 390 . The metal layer may be patterned to form a gate pattern 400 and source/drain connection patterns 500 . In this case, the gate pattern 400 may include the same metal as the source/drain connection patterns 500 .

지금까지 설명한 예들에 의해 트랜지스터(1)의 제조가 완성될 수 있다. 트랜지스터(1)는 PMOS 트랜지스터일 수 있다. 예를 들어, 트랜지스터(1)는 p형 산화물 박막 트랜지스터일 수 있다. 트랜지스터(1)는 기판(100), 제1 도전 패턴들(210), 반도체 패턴(250), 보호 절연 패턴(310), 게이트 절연막(320), 게이트 패턴(400), 및 소스/드레인 연결 패턴들(500)을 포함할 수 있다. The fabrication of the transistor 1 may be completed by the examples described so far. Transistor 1 may be a PMOS transistor. For example, the transistor 1 may be a p-type oxide thin film transistor. The transistor 1 includes a substrate 100 , first conductive patterns 210 , a semiconductor pattern 250 , a protective insulating pattern 310 , a gate insulating layer 320 , a gate pattern 400 , and a source/drain connection pattern. may include 500 .

트랜지스터(1)의 동작 시, 반도체 패턴(250)은 채널 영역으로 기능할 수 있다. 반도체 패턴(250)은 p형 반도체 특성을 나타낼 수 있다. 반도체 패턴(250)은 제1 도전 패턴들(210)과 동일한 원소를 포함하므로, 제1 도전 패턴들(210) 및 반도체 패턴(250) 사이의 접촉 저항이 낮을 수 있다. 트랜지스터(1)의 전기적 특성이 더욱 향상될 수 있다.During the operation of the transistor 1 , the semiconductor pattern 250 may function as a channel region. The semiconductor pattern 250 may exhibit p-type semiconductor characteristics. Since the semiconductor pattern 250 includes the same element as the first conductive patterns 210 , the contact resistance between the first conductive patterns 210 and the semiconductor pattern 250 may be low. Electrical characteristics of the transistor 1 may be further improved.

제1 도전 패턴들(210)이 50 원자 퍼센트 이상의 니켈(Ni)을 포함하여, 제1 도전 패턴들(210)이 4.7eV 내지 6eV의 일함수 값을 가질 수 있다. 이에 따라, 트랜지스터(1)의 전기적 특성이 향상될 수 있다. 제1 도전 패턴들(210)이 50 원자 퍼센트 이상의 니켈(Ni)을 포함하고, 4.7eV 이상의 일함수 값을 가지므로, 제1 도전 패턴들(210) 및 반도체 패턴(250) 사이의 접촉 저항이 더욱 감소할 수 있다. 트랜지스터(1)의 턴 온(turn-on) 상태에서의 드레인 전류가 증가될 수 있다. 따라서, 트랜지스터(1)의 전기적 특성이 더욱 향상될 수 있다.Since the first conductive patterns 210 include nickel (Ni) of 50 atomic percent or more, the first conductive patterns 210 may have a work function value of 4.7 eV to 6 eV. Accordingly, the electrical characteristics of the transistor 1 may be improved. Since the first conductive patterns 210 contain nickel (Ni) of 50 atomic percent or more and have a work function value of 4.7 eV or more, contact resistance between the first conductive patterns 210 and the semiconductor pattern 250 is reduced. can be further reduced. A drain current in a turn-on state of the transistor 1 may be increased. Accordingly, the electrical characteristics of the transistor 1 can be further improved.

도 8은 실시예들에 따른 트랜지스터를 설명하기 위한 도면으로, 도 7a의 A-B선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. FIG. 8 is a view for explaining a transistor according to embodiments, and corresponds to a cross-section taken along line A-B of FIG. 7A. Hereinafter, content overlapping with the above description will be omitted.

도 8을 참조하면, 트랜지스터(2)는 기판(100), 제1 도전 패턴들(210), 반도체 패턴(250), 보호 절연 패턴(310), 게이트 절연막(320), 게이트 패턴(400), 및 소스/드레인 연결 패턴들(500)에 더하여 버퍼층(150)을 포함할 수 있다. 버퍼층(150)은 기판(100)과 반도체 패턴(250) 사이 및 기판(100)과 제1 도전 패턴들(210) 사이에 개재될 수 있다. 도시된 바와 달리, 버퍼층(150)은 기판(100) 및 보호 절연 패턴(310) 사이 또는 기판(100) 및 게이트 절연막(320) 사이로 더 연장될 수 있다. Referring to FIG. 8 , the transistor 2 includes a substrate 100 , first conductive patterns 210 , a semiconductor pattern 250 , a protective insulating pattern 310 , a gate insulating layer 320 , a gate pattern 400 , and a buffer layer 150 in addition to the source/drain connection patterns 500 . The buffer layer 150 may be interposed between the substrate 100 and the semiconductor pattern 250 and between the substrate 100 and the first conductive patterns 210 . Unlike the illustration, the buffer layer 150 may further extend between the substrate 100 and the protective insulating pattern 310 or between the substrate 100 and the gate insulating layer 320 .

버퍼층(150)은 절연 특성을 가질 수 있다. 버퍼층(150)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물과 같은 실리콘계 절연물질을 포함할 수 있다. 다른 예로, 버퍼층(150)은 알루미늄 산화물을 포함할 수 있다. 버퍼층(150)은 접착막으로 기능할 수 있다. 반도체 패턴(250) 및 제1 도전 패턴들(210)은 버퍼층(150)에 의해 기판(100)에 부착될 수 있다. 다른 예로, 버퍼층(150)은 배리어막으로 기능할 수 있다. 이 경우, 버퍼층(150)은 반도체 패턴(250)에 포함된 물질 또는 제1 도전 패턴들(210)에 포함된 물질의 확산을 방지할 수 있다. 트랜지스터(2)는 PMOS 트랜지스터일 수 있다.The buffer layer 150 may have insulating properties. The buffer layer 150 may include, for example, a silicon-based insulating material such as silicon oxide or silicon nitride. As another example, the buffer layer 150 may include aluminum oxide. The buffer layer 150 may function as an adhesive layer. The semiconductor pattern 250 and the first conductive patterns 210 may be attached to the substrate 100 by the buffer layer 150 . As another example, the buffer layer 150 may function as a barrier layer. In this case, the buffer layer 150 may prevent diffusion of a material included in the semiconductor pattern 250 or a material included in the first conductive patterns 210 . Transistor 2 may be a PMOS transistor.

도 9 내지 도 11은 다른 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 도면들로, 도 7b의 A-B선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 9 to 11 are views for explaining a method of manufacturing a transistor according to other embodiments, and correspond to cross-sections taken along line A-B of FIG. 7B . Hereinafter, content overlapping with the above description will be omitted.

도 9를 참조하면, 기판(100) 상에 게이트 패턴(400) 및 소스/드레인 배선들(520)이 형성될 수 있다. 게이트 패턴(400) 및 소스/드레인 배선들(520)의 형성은 도 7a 및 도 7b에서 설명한 방법에 의해 수행될 수 있다. Referring to FIG. 9 , a gate pattern 400 and source/drain wirings 520 may be formed on a substrate 100 . The gate pattern 400 and the source/drain wirings 520 may be formed by the method described with reference to FIGS. 7A and 7B .

게이트 절연막(320)이 기판(100) 상에 형성되어, 게이트 패턴(400) 및 소스/드레인 배선들(520)을 덮을 수 있다. 홀들(390A)이 게이트 절연막(320) 내에 형성되어, 소스/드레인 배선들(520)을 각각 노출시킬 수 있다. A gate insulating layer 320 may be formed on the substrate 100 to cover the gate pattern 400 and the source/drain wirings 520 . Holes 390A may be formed in the gate insulating layer 320 to expose the source/drain wirings 520 , respectively.

도전 패턴(200)이 게이트 절연막(320) 상에 형성될 수 있다. 도전 패턴(200)의 형성은 도 1a 내지 도 2b에서 설명한 도전층(201)의 형성 및 패터닝 공정에 의해 수행될 수 있다. 도전 패턴(200)은 제1 도전 패턴들(210) 및 제2 도전 패턴(220)을 포함할 수 있다. 소스/드레인 배선들(520) 및 제1 도전 패턴들(210) 사이에 제2 콘택 패턴들(211)이 형성될 수 있다. 제2 콘택 패턴들(211)은 홀들(390A) 내에 각각 제공될 수 있다. 제2 콘택 패턴들(211)은 제1 도전 패턴들(210)과 동일한 물질을 포함할 수 있다. 제2 콘택 패턴들(211)은 도전 패턴(200)과 단일 공정에 의해 형성될 수 있다. 이 경우, 도시되지 않았으나 제2 콘택 패턴들(211)은 제1 도전 패턴(210)과 경계면 없이 연결될 수 있다.A conductive pattern 200 may be formed on the gate insulating layer 320 . The conductive pattern 200 may be formed by the conductive layer 201 formation and patterning process described with reference to FIGS. 1A to 2B . The conductive pattern 200 may include first conductive patterns 210 and a second conductive pattern 220 . Second contact patterns 211 may be formed between the source/drain wirings 520 and the first conductive patterns 210 . The second contact patterns 211 may be provided in the holes 390A, respectively. The second contact patterns 211 may include the same material as the first conductive patterns 210 . The second contact patterns 211 may be formed by a single process with the conductive pattern 200 . In this case, although not shown, the second contact patterns 211 may be connected to the first conductive pattern 210 without an interface.

보호 절연 패턴(310)이 제1 도전 패턴들(210) 상에 형성될 수 있다. 보호 절연 패턴(310)은 제2 도전 패턴(220)을 노출시킬 수 있다. A protective insulating pattern 310 may be formed on the first conductive patterns 210 . The protective insulating pattern 310 may expose the second conductive pattern 220 .

도 10을 참조하면, 보호 절연 패턴(310)에 노출된 제2 도전 패턴(220)이 산화되어, 반도체 패턴(250)을 형성할 수 있다. 제2 도전 패턴(220)의 산화 공정은 도 4a 및 도 4b에서 설명한 방법들 중 어느 하나에 의해 수행될 수 있다. 상기 산화 공정 동안, 보호 절연 패턴(310)은 제1 도전 패턴들(210)의 산화를 방지할 수 있다. Referring to FIG. 10 , the second conductive pattern 220 exposed to the protective insulating pattern 310 may be oxidized to form a semiconductor pattern 250 . The oxidation process of the second conductive pattern 220 may be performed by any one of the methods described with reference to FIGS. 4A and 4B . During the oxidation process, the protective insulating pattern 310 may prevent oxidation of the first conductive patterns 210 .

도 11을 참조하면, 상부 절연층(330)이 반도체 패턴(250) 및 보호 절연 패턴(310)에 더 형성될 수 있다. 상부 절연층(330)은 실리콘계 절연 물질 또는 고유전 물질을 포함할 수 있다. 다른 예로, 상부 절연층(330)은 폴리이미드(polyimide), 폴리 프로필렌(polypropylene), 또는 비정질 불소폴리머(amorphous fluoropolymers)와 같은 유기물을 포함할 수 있다. 지금까지 설명한 예들에 의해 트랜지스터(3)의 제조가 완성될 수 있다. Referring to FIG. 11 , an upper insulating layer 330 may be further formed on the semiconductor pattern 250 and the protective insulating pattern 310 . The upper insulating layer 330 may include a silicon-based insulating material or a high-k material. As another example, the upper insulating layer 330 may include an organic material such as polyimide, polypropylene, or amorphous fluoropolymers. The fabrication of the transistor 3 may be completed by the examples described so far.

도 12는 실시예들에 따른 트랜지스터를 설명하기 위한 도면이다. 12 is a diagram for describing a transistor according to example embodiments.

도 12를 참조하면, 트랜지스터(4)는 기판(100), 제1 게이트 패턴(410), 제1 게이트 절연막(321), 제1 도전 패턴들(210), 반도체 패턴(250), 보호 절연 패턴(310), 제2 게이트 절연막(322), 제2 게이트 패턴(420), 및 소스/드레인 연결 패턴들(500)을 포함할 수 있다. 기판(100), 제1 도전 패턴들(210), 반도체 패턴(250), 및 보호 절연 패턴(310)은 도 1a 내지 도 7b에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 반도체 패턴(250)은 도 4a 및 도 4b의 예들에서 설명한 산화 공정에 의해 형성될 수 있다. 12 , the transistor 4 includes a substrate 100 , a first gate pattern 410 , a first gate insulating layer 321 , first conductive patterns 210 , a semiconductor pattern 250 , and a protective insulating pattern. 310 , a second gate insulating layer 322 , a second gate pattern 420 , and source/drain connection patterns 500 . The substrate 100 , the first conductive patterns 210 , the semiconductor pattern 250 , and the protective insulating pattern 310 may be substantially the same as described with reference to FIGS. 1A to 7B . For example, the semiconductor pattern 250 may be formed by the oxidation process described in the examples of FIGS. 4A and 4B .

제1 게이트 패턴(410)은 도 9 내지 도 11의 예들에서 설명한 게이트 패턴(400)과 실질적으로 동일할 수 있다. 예를 들어, 제1 게이트 패턴(410)은 기판(100) 및 반도체 패턴(250) 사이에 개재될 수 있다. 제1 게이트 패턴(410)은 반도체 패턴(250)과 수직적으로 오버랩될 수 있다. The first gate pattern 410 may be substantially the same as the gate pattern 400 described in the examples of FIGS. 9 to 11 . For example, the first gate pattern 410 may be interposed between the substrate 100 and the semiconductor pattern 250 . The first gate pattern 410 may vertically overlap the semiconductor pattern 250 .

제1 게이트 절연막(321)은 도 9 내지 도 11의 예들에서 설명한 게이트 절연막(320)과 유사할 수 있다. 예를 들어, 제1 게이트 절연막(321)은 제1 게이트 패턴(410)과 반도체 패턴(250) 사이 및 제1 게이트 패턴(410)과 제1 도전 패턴들(210) 사이에 제공될 수 있다. 제1 게이트 패턴(410)에 의해 반도체 패턴(250)이 제1 게이트 패턴(410)과 이격되며, 제1 게이트 패턴(410)과 전기적으로 절연될 수 있다. The first gate insulating layer 321 may be similar to the gate insulating layer 320 described in the examples of FIGS. 9 to 11 . For example, the first gate insulating layer 321 may be provided between the first gate pattern 410 and the semiconductor pattern 250 and between the first gate pattern 410 and the first conductive patterns 210 . The semiconductor pattern 250 may be spaced apart from the first gate pattern 410 by the first gate pattern 410 and may be electrically insulated from the first gate pattern 410 .

제2 게이트 패턴(420)은 도 7a 및 도 7b의 예들에서 설명한 게이트 패턴(400)과 실질적으로 동일할 수 있다. 예를 들어, 제2 게이트 패턴(420)은 반도체 패턴(250)의 상면 상에 배치되며, 반도체 패턴(250)의 상면과 수직적으로 이격될 수 있다. The second gate pattern 420 may be substantially the same as the gate pattern 400 described in the examples of FIGS. 7A and 7B . For example, the second gate pattern 420 may be disposed on the upper surface of the semiconductor pattern 250 and may be vertically spaced apart from the upper surface of the semiconductor pattern 250 .

제2 게이트 절연막(322)은 도 5a 내지 도 7b의 예들에서 설명한 게이트 절연막(320)과 유사할 수 있다. 예를 들어, 제2 게이트 절연막(322)은 반도체 패턴(250)의 상면 및 제2 게이트 패턴(420) 사이에 개재될 수 있다. 제2 게이트 절연막(322)은 보호 절연 패턴(310) 및 제1 게이트 절연막(321) 상으로 더 연장될 수 있다. 제2 게이트 절연막(322)은 그 내부를 관통하는 홀들(390B)을 가질 수 있다. The second gate insulating layer 322 may be similar to the gate insulating layer 320 described in the examples of FIGS. 5A to 7B . For example, the second gate insulating layer 322 may be interposed between the upper surface of the semiconductor pattern 250 and the second gate pattern 420 . The second gate insulating layer 322 may further extend on the protective insulating pattern 310 and the first gate insulating layer 321 . The second gate insulating layer 322 may have holes 390B passing therethrough.

소스/드레인 연결 패턴들(500)은 도 7a 및 도 7b의 예들에서 설명한 바와 유사할 수 있다. 예를 들어, 소스/드레인 연결 패턴들(500)은 소스/드레인 배선들(520) 및 제1 콘택 패턴들(510)을 포함할 수 있다. 제1 콘택 패턴들(510)은 홀들(390B) 내에 각각 제공될 수 있다. 소스/드레인 배선들(520)은 제1 콘택 패턴들(510) 상에 각각 제공될 수 있다. 소스/드레인 배선들(520)은 제2 게이트 절연막(322) 상으로 연장될 수 있다. The source/drain connection patterns 500 may be similar to those described in the examples of FIGS. 7A and 7B . For example, the source/drain connection patterns 500 may include source/drain wirings 520 and first contact patterns 510 . The first contact patterns 510 may be provided in the holes 390B, respectively. The source/drain interconnections 520 may be respectively provided on the first contact patterns 510 . The source/drain wirings 520 may extend on the second gate insulating layer 322 .

전자 소자는 도 7a 및 도 7b의 트랜지스터(1), 도 8의 트랜지스터(2), 도 11의 트랜지스터(3), 또는 도 12의 트랜지스터(4)를 포함할 수 있다. 전자 소자는 디스플레이 소자, 이미지 센서, 또는 연산 장치를 포함할 수 있다. The electronic device may include the transistor 1 of FIGS. 7A and 7B , the transistor 2 of FIG. 8 , the transistor 3 of FIG. 11 , or the transistor 4 of FIG. 12 . The electronic device may include a display device, an image sensor, or a computing device.

도 13은 실시예들에 따른 트랜지스터의 전기적 특성을 평가한 결과를 나타낸 그래프이다. x축은 게이트 전압(VGS)를 나타낸다. 얇은 선으로 표시된 그래프는 게이트 전압(VGS)에 따른 드레인 전류의 절대값(│IDS│)을 나타낸다. 굵은 선으로 표시된 그래프는 게이트 전압(VGS)에 따른 게이트에서 측정된 전류(│IGS│)의 절대값을 나타낸다. 이 때, 트랜지스터는 도 1a 내지 도 7b에서 설명한 바와 같이 제조되었다. 트랜지스터의 제조 공정에서 100 원자 퍼센트의 니켈 박막을 도전 패턴으로 사용하였다. 도전 패턴의 산화 공정은 아산화질소 플라즈마 처리 공정에 의해 진행되었다. 드레인 전압은 -20.1V 였다. 13 is a graph showing a result of evaluating electrical characteristics of transistors according to embodiments. The x-axis represents the gate voltage (V GS ). The graph indicated by the thin line represents the absolute value of the drain current (│I DS │) as a function of the gate voltage (V GS ). The graph indicated by the thick line shows the absolute value of the current (│I GS │) measured at the gate according to the gate voltage (V GS ). At this time, the transistor was manufactured as described with reference to FIGS. 1A to 7B . A 100 atomic percent nickel thin film was used as a conductive pattern in the manufacturing process of the transistor. The oxidation process of the conductive pattern was performed by a nitrous oxide plasma treatment process. The drain voltage was -20.1V.

도 13을 참조하면, 게이트 전압이 증가함에 따라, 트랜지스터의 드레인 전류의 절대값이 감소한다. 게이트에서 측정된 전류의 절대값은 게이트 누설 전류일 수 있다. 트랜지스터의 게이트에서 측정된 전류의 절대값은 매우 작을 수 있다. 트랜지스터는 양호한 동작 특성을 나타낼 수 있다. Referring to FIG. 13 , as the gate voltage increases, the absolute value of the drain current of the transistor decreases. The absolute value of the current measured at the gate may be the gate leakage current. The absolute value of the current measured at the gate of the transistor can be very small. Transistors may exhibit good operating characteristics.

이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.The above detailed description of the invention is not intended to limit the invention to the disclosed embodiments, and can be used in various other combinations, changes, and environments without departing from the gist of the invention. The appended claims should be construed to include other embodiments as well.

Claims (16)

기판 상에 제1 도전 패턴들 및 제2 도전 패턴을 포함하는 도전 패턴을 형성하는 것, 상기 제2 도전 패턴은 상기 제1 도전 패턴들과 연결되고, 상기 제1 도전 패턴들과 동일한 조성비를 가지고;
상기 제1 도전 패턴들 상에 보호 절연 패턴을 형성하는 것;
상기 보호 절연 패턴에 노출된 상기 제2 도전 패턴을 산화시켜, 반도체 패턴을 형성하는 것; 및
상기 제1 도전 패턴들과 각각 접속하는 소스/드레인 배선들을 형성하는 것을 포함하되,
상기 제2 도전 패턴은 상기 제1 도전 패턴들 사이에 제공되고,
상기 도전 패턴의 니켈 함량비는 50 원자 퍼센트 이상 100 원자 퍼센트 이하이고,
상기 반도체 패턴의 니켈 함량비는 상기 제1 도전 패턴들의 니켈 함량비보다 더 작은 트랜지스터 제조 방법.
forming a conductive pattern including first conductive patterns and second conductive patterns on a substrate, the second conductive pattern is connected to the first conductive patterns, and has the same composition ratio as that of the first conductive patterns ;
forming a protective insulating pattern on the first conductive patterns;
oxidizing the second conductive pattern exposed to the protective insulating pattern to form a semiconductor pattern; and
Including forming source/drain wirings respectively connected to the first conductive patterns,
The second conductive pattern is provided between the first conductive patterns,
The nickel content ratio of the conductive pattern is 50 atomic percent or more and 100 atomic percent or less,
A method of manufacturing a transistor, wherein the nickel content ratio of the semiconductor pattern is smaller than the nickel content ratio of the first conductive patterns.
 제1 항에 있어서,
상기 제1 도전 패턴들은 보조 금속을 더 포함하고,
상기 반도체 패턴은 상기 보조 금속을 더 포함하고,
상기 반도체 패턴의 상기 보조 금속의 함량비는 상기 제1 도전 패턴들의 상기 보조 금속의 함량비보다 더 작고,
상기 보조 금속은 Li, Na, K, V, Sn, 및 Cu 중에서 적어도 하나를 포함하는 트랜지스터 제조 방법.
The method of claim 1,
The first conductive patterns further include an auxiliary metal,
The semiconductor pattern further comprises the auxiliary metal,
The content ratio of the auxiliary metal of the semiconductor pattern is smaller than the content ratio of the auxiliary metal of the first conductive patterns,
The auxiliary metal comprises at least one of Li, Na, K, V, Sn, and Cu.
 제1 항에 있어서,
상기 반도체 패턴 및 상기 보호 절연 패턴 상에 게이트 절연막을 형성하는 것을 더 포함하되,
상기 게이트 절연막은 상기 반도체 패턴의 상면과 직접 물리적으로 접촉하고, 상기 게이트 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화질화물을 포함하는 트랜지스터 제조 방법.
The method of claim 1,
Further comprising forming a gate insulating film on the semiconductor pattern and the protective insulating pattern,
The gate insulating layer is in direct physical contact with an upper surface of the semiconductor pattern, and the gate insulating layer includes silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride.
 제1 항에 있어서,
상기 반도체 패턴은 상기 제1 도전 패턴들과 동일한 금속을 포함하고, 상기 반도체 패턴은 상기 제1 도전 패턴들보다 더 높은 산소 함량비를 갖는 트랜지스터 제조 방법.
The method of claim 1,
The semiconductor pattern includes the same metal as the first conductive patterns, and the semiconductor pattern has a higher oxygen content ratio than the first conductive patterns.
 제1 항에 있어서,
상기 반도체 패턴의 상면은 상기 제1 도전 패턴들의 상면과 공면(coplanar)을 갖는 트랜지스터 제조 방법.
The method of claim 1,
An upper surface of the semiconductor pattern is coplanar with an upper surface of the first conductive patterns.
 제1 항에 있어서,
상기 도전 패턴을 형성하는 것 이전에, 상기 기판 상에 버퍼층을 형성하는 것을 더 포함하되,
상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 또는 알루미늄 산화물을 포함하는 트랜지스터 제조 방법.
The method of claim 1,
Prior to forming the conductive pattern, further comprising forming a buffer layer on the substrate,
The buffer layer is a transistor manufacturing method comprising silicon oxide, silicon nitride, or aluminum oxide.
 제1 항에 있어서,
상기 반도체 패턴을 형성하는 것은 산소(O2) 플라즈마 처리 또는 아산화질소(N2O) 플라즈마 처리에 의해 수행되는 트랜지스터 제조 방법.
The method of claim 1,
Forming the semiconductor pattern is a transistor manufacturing method performed by oxygen (O 2 ) plasma treatment or nitrous oxide (N 2 O) plasma treatment.
 제1 항에 있어서,
상기 반도체 패턴을 형성하는 것은 25℃ 내지 1000℃에서 열처리하는 것을 포함하는 트랜지스터 제조 방법.
The method of claim 1,
Forming the semiconductor pattern is a transistor manufacturing method comprising heat treatment at 25 ℃ to 1000 ℃.
 제1 항에 있어서,
상기 반도체 패턴은 상기 제1 도전 패턴들 사이에 개재되며, 채널 영역을 포함하는 트랜지스터 제조 방법.
The method of claim 1,
and the semiconductor pattern is interposed between the first conductive patterns and includes a channel region.
 제1 항에 있어서,
상기 반도체 패턴과 수직적으로 이격된 게이트 패턴을 형성하는 것을 더 포함하되,
상기 게이트 패턴은 상기 반도체 패턴과 평면적 관점에서 오버랩되는 트랜지스터 제조 방법.
The method of claim 1,
Further comprising forming a gate pattern vertically spaced apart from the semiconductor pattern,
The gate pattern overlaps the semiconductor pattern in plan view.
 제10 항에 있어서,
상기 게이트 패턴은 상기 소스/드레인 배선들과 동일한 금속을 포함하고, 동일한 두께를 갖는 트랜지스터 제조 방법.
11. The method of claim 10,
The gate pattern includes the same metal as the source/drain wirings and has the same thickness.
 제 1항에 있어서,
상기 반도체 패턴 및 상기 보호 절연 패턴 상에 게이트 절연막을 형성하는 것;
상기 게이트 절연막 및 상기 보호 절연 패턴을 관통하는 홀들을 형성하여, 상기 제1 도전 패턴들을 노출시키는 것; 및
상기 홀들 내에 콘택 패턴들을 형성하여, 상기 제1 도전 패턴들과 각각 접속시키는 것을 포함하는 트랜지스터 제조 방법.
The method of claim 1,
forming a gate insulating layer on the semiconductor pattern and the protective insulating pattern;
exposing the first conductive patterns by forming holes penetrating the gate insulating layer and the protective insulating pattern; and
and forming contact patterns in the holes to be respectively connected to the first conductive patterns.
 기판;
상기 기판 상에 제공되고, 서로 옆으로 이격된 소스/드레인 패턴들;
상기 기판 상에 제공되고, 상기 소스/드레인 패턴들 사이에 배치된 반도체 패턴;
상기 소스/드레인 패턴들을 덮고, 상기 반도체 패턴을 노출시키는 보호 절연 패턴;
상기 반도체 패턴 및 상기 보호 절연 패턴 상에 제공된 게이트 절연 패턴;
상기 게이트 절연 패턴 상에 배치되며, 상기 소스/드레인 패턴들과 각각 접속하는 소스/드레인 배선들; 및
상기 게이트 절연 패턴 상에 배치되고, 상기 반도체 패턴과 수직적으로 이격되는 게이트 패턴을 포함하고,
상기 소스/드레인 패턴들은 50 원자 퍼센트 이상 100 원자 퍼센트 이하의 니켈을 포함하고,
상기 반도체 패턴은 상기 소스/드레인 패턴들과 동일한 금속을 포함하고,
상기 반도체 패턴은 상기 소스/드레인 패턴들보다 더 높은 산소 함량비 및 더 낮은 니켈 함량비를 갖는 트랜지스터.
Board;
source/drain patterns provided on the substrate and spaced apart from each other;
a semiconductor pattern provided on the substrate and disposed between the source/drain patterns;
a protective insulating pattern covering the source/drain patterns and exposing the semiconductor pattern;
a gate insulating pattern provided on the semiconductor pattern and the protective insulating pattern;
source/drain wirings disposed on the gate insulating pattern and respectively connected to the source/drain patterns; and
a gate pattern disposed on the gate insulating pattern and vertically spaced apart from the semiconductor pattern;
The source/drain patterns contain 50 atomic percent or more and 100 atomic percent or less nickel,
The semiconductor pattern includes the same metal as the source/drain patterns,
The semiconductor pattern has a higher oxygen content ratio and a lower nickel content ratio than the source/drain patterns.
 제13 항에 있어서,
상기 소스/드레인 도전 패턴들은 보조 금속을 더 포함하고,
상기 반도체 패턴은 상기 보조 금속을 더 포함하고,
상기 반도체 패턴은 상기 소스/드레인 패턴들보다 더 작은 보조 금속 함량비를 갖고,
상기 보조 금속은 Li, Na, K, V, Sn, 및 Cu 중에서 적어도 하나를 포함하는 트랜지스터.
14. The method of claim 13,
The source/drain conductive patterns further include an auxiliary metal,
The semiconductor pattern further comprises the auxiliary metal,
The semiconductor pattern has a smaller auxiliary metal content ratio than the source/drain patterns,
The auxiliary metal includes at least one of Li, Na, K, V, Sn, and Cu.
 제13 항에 있어서,
상기 기판과 상기 반도체 패턴 사이 및 상기 기판과 상기 소스/드레인 패턴들 사이에 개재된 버퍼층을 더 포함하되,
상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 또는 알루미늄 산화물을 포함하는 트랜지스터.
14. The method of claim 13,
Further comprising a buffer layer interposed between the substrate and the semiconductor pattern and between the substrate and the source/drain patterns,
The buffer layer is a transistor comprising silicon oxide, silicon nitride, or aluminum oxide.
 제13 항에 있어서,
상기 게이트 절연막은 상기 반도체 패턴의 상면과 직접 물리적으로 접촉하고, 상기 게이트 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화질화물을 포함하고,
상기 보호 절연 패턴은 상기 소스/드레인 패턴들 및 상기 게이트 절연막 사이에 개재된 트랜지스터. 14. The method of claim 13,
The gate insulating layer is in direct physical contact with the upper surface of the semiconductor pattern, and the gate insulating layer includes silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride,
The protective insulating pattern is a transistor interposed between the source/drain patterns and the gate insulating layer.
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