KR102438766B1 - Thin film transistor, thin film transistor array panel including the same and manufacturing method thereof - Google Patents

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Abstract

본 발명은 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
본 발명은 액정 표시 장치에 관한 발명으로서, 본 발명의 한 실시예에 따른 액정 표시 장치는 서로 마주하는 제1 기판 및 제2 기판, 상기 제1 기판 위에 위치하는 스위칭 소자, 상기 스위칭 소자와 연결되어 있으며 데이터 전압을 인가받는 화소 전극, 상기 제2 기판 위에 형성되어 있는 대향 전극, 그리고 상기 제1 기판 및 상기 제2 기판 사이에 위치하며 액정 분자를 포함하는 액정층을 포함하고, 상기 화소 전극은 상기 화소 전극을 복수의 부영역으로 나누는 액정 방향 제어부를 포함하고, 상기 화소 전극에 상기 데이터 전압이 인가될 때 상기 액정 분자의 기울어지는 방향은 상기 복수의 부영역에 따라 서로 다르며, 상기 액정 방향 제어부는 상기 제1 기판 면에 대해 아래로 오목하거나 위로 볼록하게 형성되어 있다.The present invention relates to a thin film transistor, a thin film transistor array panel including the same, and a method of manufacturing the same.
The present invention relates to a liquid crystal display device, and the liquid crystal display device according to an embodiment of the present invention includes a first substrate and a second substrate facing each other, a switching element positioned on the first substrate, and connected to the switching element. and a pixel electrode to which a data voltage is applied, a counter electrode formed on the second substrate, and a liquid crystal layer disposed between the first substrate and the second substrate and including liquid crystal molecules, wherein the pixel electrode includes the and a liquid crystal direction controller dividing the pixel electrode into a plurality of subregions, wherein when the data voltage is applied to the pixel electrode, the inclination directions of the liquid crystal molecules are different according to the plurality of subregions, and the liquid crystal direction controller comprises: It is formed to be concave downwards or convex upwards with respect to the first substrate surface.

Figure 112022019823089-pat00001
Figure 112022019823089-pat00001

Description

박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR ARRAY PANEL INCLUDING THE SAME AND MANUFACTURING METHOD THEREOF}Thin film transistor, thin film transistor display panel including same, and manufacturing method thereof

본 발명은 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor, a thin film transistor array panel including the same, and a method of manufacturing the same.

박막 트랜지스터(thin film transistor; TFT)는 평판 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막 트랜지스터는 액정 표시 장치(liquid crystal display; LCD), 유기 발관 표시 장치(organic light emitting diode display; OLED Display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 소자 또는 구동 소자로서 이용되고 있다.A thin film transistor (TFT) is used in various electronic devices such as flat panel displays. For example, the thin film transistor is a switching element or in a flat panel display device such as a liquid crystal display (LCD), an organic light emitting diode display (OLED Display), and an electrophoretic display (electrophoretic display). It is used as a driving element.

박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.The thin film transistor has a gate electrode connected to a gate line transmitting a scan signal, a source electrode connected to a data line transmitting a signal to be applied to the pixel electrode, a drain electrode facing the source electrode, and a source electrode and a drain electrode. It contains semiconductors that are electrically connected.

이 중 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다.Among them, the semiconductor is an important factor determining the characteristics of the thin film transistor. As such a semiconductor, silicon (Si) is most commonly used. Silicon is divided into amorphous silicon and polycrystalline silicon according to the crystal form. Amorphous silicon has a simple manufacturing process, but has a low charge mobility, so there is a limitation in manufacturing high-performance thin film transistors. Polycrystalline silicon has a high charge mobility while crystallizing silicon The steps are required, which complicates the manufacturing cost and process.

이러한 비정질 규소와 다결정 규소를 보완하기 위하여 비정질 실리콘보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.In order to supplement such amorphous silicon and polycrystalline silicon, research on thin film transistors using oxide semiconductors with higher electron mobility than amorphous silicon, higher ON/OFF ratio, lower cost than polycrystalline silicon, and higher uniformity is in progress. have.

한편, 박막 트랜지스터의 게이트 전극이 소스 전극 또는 드레인 전극과 기생 용량을 형성할 경우, 이러한 기생 용량에 의해 박막 트랜지스터의 스위칭 소자로서의 특성이 저하될 수 있다.On the other hand, when the gate electrode of the thin film transistor forms a parasitic capacitance with the source electrode or the drain electrode, the characteristics of the thin film transistor as a switching element may be deteriorated by the parasitic capacitance.

본 발명이 해결하고자 하는 과제는 산화물 반도체를 포함하는 박막 트랜지스터의 특성을 향상시키는 것이다.The problem to be solved by the present invention is to improve the characteristics of a thin film transistor including an oxide semiconductor.

본 발명의 한 실시예에 따른 박막 트랜지스터는 산화물 반도체, 상기 산화물 반도체와 연결되어 있으며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극, 상기 산화물 반도체 위에 위치하는 절연층, 그리고 상기 절연층 위에 위치하는 게이트 전극을 포함하고, 상기 게이트 전극의 가장자리 경계와 상기 산화물 반도체의 가장자리 경계는 실질적으로 정렬되어 있다.A thin film transistor according to an embodiment of the present invention includes an oxide semiconductor, a source electrode and a drain electrode connected to the oxide semiconductor and facing both sides around the oxide semiconductor, an insulating layer positioned on the oxide semiconductor, and the insulating layer and a gate electrode positioned thereon, wherein an edge boundary of the gate electrode and an edge boundary of the oxide semiconductor are substantially aligned.

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 위치하는 산화물 반도체, 상기 산화물 반도체와 연결되어 있으며 상기 산화물 반도체를 중심으로 양쪽에 마주하는 소스 전극 및 드레인 전극, 상기 산화물 반도체 위에 위치하는 절연층, 그리고 상기 절연층 위에 위치하는 게이트 전극을 포함하고, 상기 게이트 전극의 가장자리 경계와 상기 산화물 반도체의 가장자리 경계는 실질적으로 정렬되어 있다.A thin film transistor array panel according to an embodiment of the present invention includes an insulating substrate, an oxide semiconductor positioned on the insulating substrate, source and drain electrodes connected to the oxide semiconductor and facing both sides of the oxide semiconductor as a center, and the oxide semiconductor an insulating layer positioned thereon, and a gate electrode positioned on the insulating layer, wherein an edge boundary of the gate electrode and an edge boundary of the oxide semiconductor are substantially aligned.

상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체를 이루는 물질을 환원한 물질을 포함할 수 있다.The source electrode and the drain electrode may include a material obtained by reducing the material constituting the oxide semiconductor.

**

상기 게이트 전극의 가장자리 경계와 상기 절연층의 가장자리 경계는 실질적으로 정렬되어 있을 수 있다.An edge boundary of the gate electrode and an edge boundary of the insulating layer may be substantially aligned.

상기 절연 기판과 상기 산화물 반도체 사이에 위치하는 버퍼층을 더 포함할 수 있다.A buffer layer may be further included between the insulating substrate and the oxide semiconductor.

상기 버퍼층 및 상기 절연층 즉 적어도 하나는 절연성 산화물을 포함할 수 있다.At least one of the buffer layer and the insulating layer may include an insulating oxide.

본 발명의 한 실시예에 따른 박막 트랜지스터 제조 방법은 산화물 반도체 물질을 포함하는 반도체 패턴을 형성하는 단계, 상기 반도체 패턴의 가운데 부분을 가로지르며 중첩하는 절연층 및 게이트 전극을 형성하는 단계, 그리고 상기 절연층 및 상기 게이트 전극에 의해 덮이지 않고 드러난 상기 반도체 패턴을 환원 처리하여 상기 게이트 전극으로 덮인 반도체 및 상기 반도체를 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.A method for manufacturing a thin film transistor according to an embodiment of the present invention includes forming a semiconductor pattern including an oxide semiconductor material, forming an insulating layer and a gate electrode overlapping a middle portion of the semiconductor pattern, and the insulating and reducing the exposed semiconductor pattern without being covered by the layer and the gate electrode to form a semiconductor covered with the gate electrode and a source electrode and a drain electrode facing the semiconductor as a center.

상기 절연층 및 상기 게이트 전극을 형성하는 단계는 상기 반도체 패턴 위에 절연 물질을 포함하는 절연 물질층을 형성하는 단계, 상기 절연 물질층 위에 게이트 전극을 형성하는 단계, 그리고 상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 상기 절연층을 형성하고 상기 반도체 패턴의 일부를 드러내는 단계를 포함할 수 있다.The forming of the insulating layer and the gate electrode includes forming an insulating material layer including an insulating material on the semiconductor pattern, forming a gate electrode on the insulating material layer, and using the gate electrode as an etch mask. The method may include patterning the insulating material layer to form the insulating layer and exposing a portion of the semiconductor pattern.

상기 반도체 패턴을 형성하는 단계 및 상기 절연층 및 상기 게이트 전극을 형성하는 단계는 상기 산화물 반도체 물질을 포함하는 반도체층, 절연 물질을 포함하는 절연 물질층, 그리고 도전성 물질을 포함하는 게이트층을 차례대로 적층하는 단계, 하나의 광 마스크를 이용하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 상기 반도체 패턴을 형성하는 단계, 그리고 상기 반도체 패턴의 일부를 드러내도록 상기 게이트층 및 상기 절연 물질층을 식각하는 단계를 포함할 수 있다.The forming of the semiconductor pattern and the forming of the insulating layer and the gate electrode may include sequentially forming the semiconductor layer including the oxide semiconductor material, the insulating material layer including the insulating material, and the gate layer including the conductive material. stacking, etching the gate layer, the insulating material layer, and the semiconductor layer sequentially using a single photomask to form the semiconductor pattern, and the gate layer and the gate layer to expose a part of the semiconductor pattern and etching the insulating material layer.

상기 반도체 패턴을 형성하는 단계 및 상기 반도체 패턴의 일부를 드러내도록 상기 게이트층 및 상기 절연 물질층을 식각하는 단계는 상기 게이트층 위에 제1 부분 및 상기 제1 부분보다 얇은 제2 부분을 포함하는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 게이트 패턴, 절연 패턴, 그리고 상기 반도체 패턴을 형성하는 단계, 상기 제1 감광막 패턴의 상기 제2 부분을 제거하여 제2 감광막 패턴을 형성하는 단계, 그리고 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 게이트 패턴 및 상기 절연 패턴을 식각하고 상기 반도체 패턴의 일부를 드러내는 단계를 포함할 수 있다.Forming the semiconductor pattern and etching the gate layer and the insulating material layer to expose a portion of the semiconductor pattern may include a first portion on the gate layer and a second portion thinner than the first portion. 1 forming a photoresist pattern, using the first photoresist pattern as an etching mask to sequentially etch the gate layer, the insulating material layer, and the semiconductor layer to form a gate pattern, an insulating pattern, and the semiconductor pattern , forming a second photoresist pattern by removing the second portion of the first photoresist pattern, and etching the gate pattern and the insulating pattern using the second photoresist pattern as an etch mask, and part of the semiconductor pattern It may include a step of revealing.

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 절연 기판 위에 산화물 반도체 물질을 포함하는 반도체층을 적층하고 패터닝하여 반도체 패턴을 형성하는 단계, 상기 반도체 패턴 위에 절연 물질을 적층하여 절연 물질층을 형성하는 단계, 상기 절연 물질층 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 식각 마스크로 하여 상기 절연 물질층을 패터닝하여 절연층을 형성하고 상기 반도체 패턴의 일부를 드러내는 단계, 그리고 상기 드러난 반도체 패턴의 일부를 환원 처리하여 상기 게이트 전극으로 덮인 반도체 및 상기 반도체를 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.A method for manufacturing a thin film transistor array panel according to an embodiment of the present invention includes the steps of forming a semiconductor pattern by stacking and patterning a semiconductor layer including an oxide semiconductor material on an insulating substrate, and stacking an insulating material on the semiconductor pattern to form an insulating material layer forming, forming a gate electrode on the insulating material layer, patterning the insulating material layer using the gate electrode as an etch mask to form an insulating layer and exposing a part of the semiconductor pattern, and the exposed semiconductor pattern and forming a semiconductor covered with the gate electrode and a source electrode and a drain electrode facing the semiconductor by reducing a portion of the semiconductor.

상기 반도체, 상기 소스 전극 및 드레인 전극을 형성하는 단계는 플라즈마를 이용한 환원 처리 방법을 이용할 수 있다.Forming the semiconductor, the source electrode, and the drain electrode may use a reduction treatment method using plasma.

상기 반도체 패턴을 형성하기 전에, 상기 절연 기판 위에 절연성 산화물을 포함하는 버퍼층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a buffer layer including an insulating oxide on the insulating substrate before forming the semiconductor pattern.

상기 반도체, 상기 소스 전극 및 드레인 전극을 형성하는 단계에서, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 일부 표면에는 상기 산화물 반도체 물질의 금속 성분이 석출될 수 있다.In the forming of the semiconductor, the source electrode, and the drain electrode, a metal component of the oxide semiconductor material may be deposited on a partial surface of at least one of the source electrode and the drain electrode.

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 절연 기판 위에 산화물 반도체 물질을 포함하는 반도체층, 절연 물질을 포함하는 절연 물질층, 그리고 도전성 물질을 포함하는 게이트층을 차례대로 적층하는 단계, 상기 게이트층 위에 제1 부분 및 상기 제1 부분보다 얇은 제2 부분을 포함하는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 게이트층, 상기 절연 물질층, 그리고 상기 반도체층을 차례대로 식각하여 게이트 패턴, 절연 패턴, 그리고 반도체 패턴을 형성하는 단계, 상기 제1 감광막 패턴의 상기 제2 부분을 제거하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 게이트 패턴 및 상기 절연 패턴을 식각하고 상기 반도체 패턴의 일부를 드러내는 단계, 그리고 상기 드러난 반도체 패턴의 일부를 환원 처리하여 상기 게이트 전극으로 덮인 반도체 및 상기 반도체를 중심으로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor array panel according to an embodiment of the present invention includes sequentially stacking a semiconductor layer including an oxide semiconductor material, an insulating material layer including an insulating material, and a gate layer including a conductive material on an insulating substrate; forming a first photoresist layer pattern on the gate layer including a first portion and a second portion thinner than the first portion, using the first photoresist layer pattern as an etch mask, the gate layer, the insulating material layer, and the forming a gate pattern, an insulating pattern, and a semiconductor pattern by sequentially etching the semiconductor layers; removing the second portion of the first photoresist pattern to form a second photoresist pattern; etching the second photoresist pattern etching the gate pattern and the insulating pattern as a mask to expose a part of the semiconductor pattern, and reducing a part of the exposed semiconductor pattern to cover the semiconductor covered with the gate electrode and a source electrode facing the semiconductor and and forming a drain electrode.

상기 제1 부분과 상기 제2 부분은 연결되어 있을 수 있다.The first part and the second part may be connected to each other.

상기 반도체, 상기 소스 전극 및 드레인 전극을 형성하는 단계는 플라즈마를 이용한 환원 처리 방법을 이용할 수 있다.Forming the semiconductor, the source electrode, and the drain electrode may use a reduction treatment method using plasma.

상기 반도체, 상기 소스 전극 및 드레인 전극을 형성하는 단계에서, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 일부 표면에는 상기 산화물 반도체 물질의 금속 성분이 석출될 수 있다.In the forming of the semiconductor, the source electrode, and the drain electrode, a metal component of the oxide semiconductor material may be deposited on a partial surface of at least one of the source electrode and the drain electrode.

본 발명의 실시예에 따르면 박막 트랜지스터의 게이트 전극과 소스 전극 또는 드레인 전극 사이의 기생 용량을 줄일 수 있고 박막 트랜지스터의 특성이 향상된다.According to an embodiment of the present invention, the parasitic capacitance between the gate electrode and the source electrode or the drain electrode of the thin film transistor can be reduced and the characteristics of the thin film transistor are improved.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도(a) 및 평면도(b)이고,
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 10은 도 1에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례대로 나타낸 단면도이고,
도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이고,
도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19 및 도 20은 도 11에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례대로 나타낸 단면도이고,
도 21은 본 발명의 한 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 나타낸 그래프이고,
도 22는 본 발명의 한 실시예에 따른 박막 트랜지스터의 다양한 소스-드레인 전압에 따른 전압-전류 특성을 나타낸 그래프이다.1 is a cross-sectional view (a) and a plan view (b) of a thin film transistor display panel including a thin film transistor according to an embodiment of the present invention;
2, 3, 4, 5, 6, 7, 8, 9, and 10 show a method of manufacturing the thin film transistor array panel shown in FIG. 1 according to an embodiment of the present invention in sequence. is a cross-sectional view,
11 is a cross-sectional view of a thin film transistor display panel including a thin film transistor according to an embodiment of the present invention;
12, 13, 14, 15, 16, 17, 18, 19, and 20 are sequential views of a method of manufacturing the thin film transistor array panel shown in FIG. 11 according to an embodiment of the present invention. is a cross-sectional view,
21 is a graph showing voltage-current characteristics of a thin film transistor according to an embodiment of the present invention;
22 is a graph illustrating voltage-current characteristics according to various source-drain voltages of a thin film transistor according to an embodiment of the present invention.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Then, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. However, the present invention may be embodied in several different forms and is not limited to the embodiments described herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In order to clearly express various layers and regions in the drawings, the thicknesses are enlarged. Throughout the specification, like reference numerals are assigned to similar parts. When a part of a layer, film, region, plate, etc. is said to be “on” another part, it includes not only cases where it is “directly on” another part, but also cases where there is another part in between. Conversely, when we say that a part is "just above" another part, we mean that there is no other part in the middle.

먼저, 도 1을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판에 대하여 설명한다.First, a thin film transistor and a thin film transistor array panel according to an embodiment of the present invention will be described with reference to FIG. 1 .

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도(a) 및 평면도(b)이다.1 is a cross-sectional view (a) and a plan view (b) of a thin film transistor array panel including a thin film transistor according to an exemplary embodiment of the present invention.

도 1(a)를 참조하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 광 차단막(70)이 위치할 수 있다. 광 차단막(70)은 후에 적층될 산화물 반도체에 빛이 도달하는 것을 막아 산화물 반도체가 반도체로서의 성질을 잃는 것을 막을 수 있다. 따라서 광 차단막(70)은 산화물 반도체에 도달하지 않도록 차단할 파장대의 광을 투과시키지 않는 재료로 만들어지는 것이 바람직하다. 광 차단막(70)은 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 만들어질 수 있으며, 단일막 또는 다중막으로 만들어질 수 있다.Referring to FIG. 1A , a light blocking layer 70 may be positioned on an insulating substrate 110 that may be made of glass, plastic, or the like. The light blocking layer 70 may prevent light from reaching an oxide semiconductor to be stacked later, thereby preventing the oxide semiconductor from losing its properties as a semiconductor. Therefore, the light blocking film 70 is preferably made of a material that does not transmit light in the wavelength band to be blocked so as not to reach the oxide semiconductor. The light blocking layer 70 may be made of an organic insulating material, an inorganic insulating material, a conductive material such as a metal, or the like, and may be made of a single layer or a multilayer.

그러나, 광 차단막(70)은 조건에 따라 생략될 수도 있다. 구체적으로, 절연 기판(110)의 아래쪽에서 빛이 조사되지 않는 경우, 예를 들어 본 발명의 한 실시예에 따른 박막 트랜지스터가 유기 발광 표시 장치 등에 사용될 경우, 광 차단막(70)은 생략될 수도 있다.However, the light blocking layer 70 may be omitted depending on conditions. Specifically, when light is not irradiated from the lower side of the insulating substrate 110 , for example, when the thin film transistor according to an embodiment of the present invention is used in an organic light emitting display device, the light blocking layer 70 may be omitted. .

광 차단막(70) 위에는 버퍼층(120)이 위치한다. 버퍼층(120)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 버퍼층(120)은 후에 적층될 반도체에 절연 기판(110)으로부터의 불순물이 유입되는 것을 막아 반도체를 보호하고 반도체의 계면 특성을 향상시킬 수 있다. 버퍼층(120)의 두께는 500 이상 1㎛ 이하일 수 있으나 이에 한정되는 것은 아니다.The buffer layer 120 is positioned on the light blocking layer 70 . The buffer layer 120 may include an insulating oxide such as silicon oxide (SiOx), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 3 ), and yttrium oxide (Y 2 O 3 ). The buffer layer 120 may prevent impurities from the insulating substrate 110 from flowing into the semiconductor to be stacked later, thereby protecting the semiconductor and improving the interfacial characteristics of the semiconductor. The thickness of the buffer layer 120 may be 500 or more and 1 μm or less, but is not limited thereto.

버퍼층(120) 위에는 반도체(134), 소스 전극(133) 및 드레인 전극(135)이 위치한다.A semiconductor 134 , a source electrode 133 , and a drain electrode 135 are positioned on the buffer layer 120 .

반도체(134)는 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.The semiconductor 134 may include an oxide semiconductor material. The oxide semiconductor material is a metal oxide semiconductor, and is an oxide of a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), or titanium (Ti) or zinc (Zn), indium (In), gallium It may be formed of a combination of a metal such as (Ga), tin (Sn), or titanium (Ti) and an oxide thereof. For example, oxide semiconductor materials include zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), and indium-gallium-zinc oxide (IGZO). ) and indium-zinc-tin oxide (IZTO).

광 차단막(70)이 존재할 경우 반도체(134)는 광 차단막(70)으로 가려질 수 있다.When the light blocking layer 70 is present, the semiconductor 134 may be covered with the light blocking layer 70 .

도 1(a) 및 도 1(b)를 참조하면, 소스 전극(133) 및 드레인 전극(135)은 반도체(134)를 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 또한 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 연결되어 있다.Referring to FIGS. 1A and 1B , the source electrode 133 and the drain electrode 135 are respectively located on both sides of the semiconductor 134 and are separated from each other. Also, the source electrode 133 and the drain electrode 135 are connected to the semiconductor 134 .

소스 전극(133) 및 드레인 전극(135)은 도전성을 가지며 반도체(134)를 이루는 반도체 물질과 동일한 물질 및 환원된 반도체 물질을 포함할 수 있다. 소스 전극(133) 및 드레인 전극(135)의 표면에는 반도체 물질에 포함된 인듐(In) 등의 금속이 석출되어 있을 수 있다.The source electrode 133 and the drain electrode 135 have conductivity and may include the same material as the semiconductor material constituting the semiconductor 134 and a reduced semiconductor material. A metal such as indium (In) included in a semiconductor material may be deposited on surfaces of the source electrode 133 and the drain electrode 135 .

반도체(134) 위에는 절연층(142)이 위치한다. 절연층(142)은 반도체(134)를 덮을 수 있다. 또한 절연층(142)은 소스 전극(133) 또는 드레인 전극(135)과 실질적으로 중첩하지 않을 수 있다.An insulating layer 142 is positioned on the semiconductor 134 . The insulating layer 142 may cover the semiconductor 134 . Also, the insulating layer 142 may not substantially overlap the source electrode 133 or the drain electrode 135 .

절연층(142)은 단일막 또는 이중막 이상의 다중막일 수 있다.The insulating layer 142 may be a single layer or a multiple layer of double or more.

절연층(142)이 단일막인 경우, 절연층(142)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 절연층(1420은 반도체(134)의 계면 특성을 향상시키고 반도체(134)에 불순물이 침투하는 것을 막을 수 있다.When the insulating layer 142 is a single layer, the insulating layer 142 may have insulating properties such as silicon oxide (SiOx), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 3 ), yttrium oxide (Y 2 O 3 ), or the like. Oxides may be included. The insulating layer 1420 may improve interfacial characteristics of the semiconductor 134 and prevent impurities from penetrating into the semiconductor 134 .

절연층(142)이 다중막일 경우, 절연층(142)은 도 1(a)에 도시한 바와 같이 하부막(142a) 및 상부막(142b)을 포함할 수 있다. 하부막(142a)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하여 반도체(134)의 계면 특성을 향상시키고 반도체(134)에 불순물이 침투하는 것을 막을 수 있다. 상부막(142b)은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 등의 다양한 절연 물질로 만들어질 수 있다. 예를 들어, 절연층(142)은 산화 알루미늄(AlOx)의 하부막과 산화 실리콘(SiOx)의 상부막을 포함할 수 있고, 이때 하부막의 두께는 500 이하일 수 있고 상부막의 두께는 500 이상 1500 이하일 수 있으나 이에 한정되는 것은 아니다. 또 다른 예로서, 절연층(142)은 산화 실리콘(SiOx)의 하부막과 질화 실리콘(SiNx)의 상부막을 포함할 수 있고, 이때 하부막의 두께는 대략 2000Å이고 상부막의 두께는 대략 1000Å일 수 있으나 역시 이에 한정되는 것은 아니다.When the insulating layer 142 is a multilayer, the insulating layer 142 may include a lower layer 142a and an upper layer 142b as shown in FIG. 1A . The lower layer 142a includes an insulating oxide such as silicon oxide (SiOx), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 3 ), and yttrium oxide (Y 2 O 3 ), and has interfacial characteristics of the semiconductor 134 . It is possible to improve , and prevent impurities from penetrating into the semiconductor 134 . The upper layer 142b may be made of various insulating materials such as silicon nitride (SiNx) and silicon oxide (SiOx). For example, the insulating layer 142 may include a lower layer of aluminum oxide (AlOx) and an upper layer of silicon oxide (SiOx), wherein the thickness of the lower layer may be 500 or less, and the thickness of the upper layer may be 500 or more and 1500 or less. However, the present invention is not limited thereto. As another example, the insulating layer 142 may include a lower layer of silicon oxide (SiOx) and an upper layer of silicon nitride (SiNx), wherein the thickness of the lower layer is about 2000 Å and the thickness of the upper layer is about 1000 Å. Also, the present invention is not limited thereto.

절연층(142)의 두께는 1000 이상 5000 이하일 수 있으나, 이에 한정되는 것은 아니다. 절연층(142)의 전체 두께는 박막 트랜지스터의 특성이 극대화되도록 적절히 조절될 수 있다.The thickness of the insulating layer 142 may be 1000 or more and 5000 or less, but is not limited thereto. The overall thickness of the insulating layer 142 may be appropriately adjusted to maximize the characteristics of the thin film transistor.

절연층(142) 위에는 게이트 전극(154)이 위치한다. 게이트 전극(154)의 가장자리 경계와 절연층(142)의 가장자리 경계는 실질적으로 일치하여 정렬되어 있을 수 있다.A gate electrode 154 is positioned on the insulating layer 142 . The edge boundary of the gate electrode 154 and the edge boundary of the insulating layer 142 may be aligned substantially coincidentally.

도 1(a) 및 도1(b)를 참조하면, 게이트 전극(154)은 반도체(134)와 중첩하는 부분을 포함하며, 반도체(134)는 게이트 전극(154)에 의해 덮여 있다. 게이트 전극(154)을 중심으로 반도체(134)의 양쪽에는 소스 전극(133) 및 드레인 전극(135)이 위치하며, 소스 전극(133) 및 드레인 전극(135)은 게이트 전극(154)과 실질적으로 중첩하지 않을 수 있다. 따라서 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 작아질 수 있다.Referring to FIGS. 1A and 1B , the gate electrode 154 includes a portion overlapping the semiconductor 134 , and the semiconductor 134 is covered by the gate electrode 154 . A source electrode 133 and a drain electrode 135 are positioned on both sides of the semiconductor 134 with the gate electrode 154 as the center, and the source electrode 133 and the drain electrode 135 are substantially connected to the gate electrode 154 . may not overlap. Accordingly, the parasitic capacitance between the gate electrode 154 and the source electrode 133 or the parasitic capacitance between the gate electrode 154 and the drain electrode 135 may be reduced.

게이트 전극(154)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등으로 만들어질 수 있다. 게이트 전극(154)은 단일막 또는 다중막 구조를 가질 수 있다. 다중막의 예로는 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), ITO 등의 하부막과 구리(Cu) 등의 상부막의 이중막, 몰리브덴(Mo)-알루미늄(Al)-몰리브덴(Mo)의 삼중막 등을 들 수 있다. 그러나 게이트 전극(154)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.The gate electrode 154 is made of a metal such as aluminum (Al), silver (Ag), copper (Cu), molybdenum (Mo), chromium (Cr), tantalum (Ta), titanium (Ti), or an alloy thereof. can get The gate electrode 154 may have a single-layer or multi-layer structure. Examples of the multilayer include a double layer of a lower layer of titanium (Ti), tantalum (Ta), molybdenum (Mo), ITO, and the like and an upper layer of copper (Cu), molybdenum (Mo)-aluminum (Al)-molybdenum (Mo) of the triple membrane and the like. However, the gate electrode 154 may be made of various other metals or conductors.

본 발명의 실시예에 따르면, 반도체(134)와 소스 전극(133) 사이의 경계 또는 반도체(134)와 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 반도체(134)와 소스 전극(133) 또는 드레인 전극(135) 사이의 경계가 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 약간 안쪽에 위치할 수도 있다.According to an embodiment of the present invention, the boundary between the semiconductor 134 and the source electrode 133 or the boundary between the semiconductor 134 and the drain electrode 135 is the edge boundary of the gate electrode 154 and the insulating layer 142 . may be substantially aligned with However, the boundary between the semiconductor 134 and the source electrode 133 or the drain electrode 135 may be located slightly inside the edge boundary of the gate electrode 154 and the insulating layer 142 .

게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 함께 박막 트랜지스터(thin film transistor, TFT)(Q)를 이루며, 박막 트랜지스터의 채널(channel)은 반도체(134)에 형성된다.The gate electrode 154 , the source electrode 133 , and the drain electrode 135 together with the semiconductor 134 form a thin film transistor (TFT) Q, and a channel of the thin film transistor is formed by the semiconductor 134 . ) is formed in

게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에는 보호막(passivation layer)(160)이 위치한다. 보호막(160)은 질화 실리콘 또는 산화 실리콘 등의 무기 절연 물질 또는 유기 절연 물질 등으로 이루어질 수 있다. 보호막(160)은 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(165)을 포함할 수 있다.A passivation layer 160 is positioned on the gate electrode 154 , the source electrode 133 , the drain electrode 135 , and the buffer layer 120 . The passivation layer 160 may be made of an inorganic insulating material such as silicon nitride or silicon oxide, or an organic insulating material. The passivation layer 160 may include a contact hole 163 exposing the source electrode 133 and a contact hole 165 exposing the drain electrode 135 .

보호막(160) 위에는 데이터 입력 전극(173) 및 데이터 출력 전극(175)이 위치할 수 있다. 데이터 입력 전극(173)은 보호막(160)의 접촉 구멍(163)을 통해 박막 트랜지스터(Q)의 소스 전극(133)과 전기적으로 연결되고, 데이터 출력 전극(175)은 보호막(160)의 접촉 구멍(165)을 통해 박막 트랜지스터(Q)의 드레인 전극(135)과 전기적으로 연결될 수 있다.A data input electrode 173 and a data output electrode 175 may be positioned on the passivation layer 160 . The data input electrode 173 is electrically connected to the source electrode 133 of the thin film transistor Q through the contact hole 163 of the passivation layer 160 , and the data output electrode 175 is the contact hole of the passivation layer 160 . It may be electrically connected to the drain electrode 135 of the thin film transistor Q through 165 .

이와 달리 보호막(160) 위에 색필터(도시하지 않음) 또는 유기 물질로 이루어진 유기막(도시하지 않음)이 더 위치하고, 그 위에 데이터 입력 전극(173) 및 데이터 출력 전극(175)이 위치할 수도 있다.Alternatively, a color filter (not shown) or an organic layer (not shown) made of an organic material may be further positioned on the passivation layer 160 , and the data input electrode 173 and the data output electrode 175 may be positioned thereon. .

그러면 도 1에 도시한 박막 트랜지스터 표시판의 본 발명의 한 실시예에 따른 제조 방법에 대해 앞에서 설명한 도 1과 함께 도 2 내지 도 9를 참조하여 설명한다.Then, a method of manufacturing the thin film transistor array panel shown in FIG. 1 according to an embodiment of the present invention will be described with reference to FIGS. 2 to 9 together with FIG. 1 described above.

도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 10은 도 1에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례대로 나타낸 단면도이다.2, 3, 4, 5, 6, 7, 8, 9, and 10 show a method of manufacturing the thin film transistor array panel shown in FIG. 1 according to an embodiment of the present invention in sequence. A cross-sectional view is shown.

먼저 도 2를 참조하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 이루어진 광 차단막(70)을 형성한다. 광 차단막(70)의 형성 단계는 조건에 따라 생략될 수 있다.First, referring to FIG. 2 , a light blocking layer 70 made of a conductive material such as an organic insulating material, an inorganic insulating material, or a metal is formed on an insulating substrate 110 that may be made of glass or plastic. The step of forming the light blocking layer 70 may be omitted depending on conditions.

다음 도 3을 참조하면, 광 차단막(70) 위에 화학 기상 증착법(chemical vapor deposition, CVD) 등의 방법으로 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 산화물을 포함하는 절연 물질로 이루어진 버퍼층(120)을 형성한다. 버퍼층(120)의 두께는 500 이상 1㎛ 이하일 수 있으나 이에 한정되는 것은 아니다.Next, referring to FIG. 3 , silicon oxide (SiOx), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 3 ), and oxidation are performed on the light blocking layer 70 by a method such as chemical vapor deposition (CVD). A buffer layer 120 made of an insulating material including an oxide such as yttrium (Y 2 O 3 ) is formed. The thickness of the buffer layer 120 may be 500 or more and 1 μm or less, but is not limited thereto.

다음 도 4를 참조하면, 버퍼층(120) 위에 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질로 이루어질 수 있는 반도체층(130)을 도포한다.Next, referring to FIG. 4 , on the buffer layer 120 , zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), indium-gallium- The semiconductor layer 130 that may be formed of an oxide semiconductor material such as zinc oxide (IGZO) or indium-zinc-tin oxide (IZTO) is coated.

다음, 반도체층(130) 위에 포토레지스트 등의 감광막을 도포하고 노광하여 감광막 패턴(50)을 형성한다. 감광막 패턴(50)은 광 차단막(70)의 적어도 일부와 중첩할 수 있다.Next, a photoresist film such as photoresist is coated on the semiconductor layer 130 and exposed to light to form a photoresist film pattern 50 . The photoresist layer pattern 50 may overlap at least a portion of the light blocking layer 70 .

다음 도 5를 참조하면, 감광막 패턴(50)을 마스크로 반도체층(130)을 식각하여 반도체 패턴(132)을 형성한다.Next, referring to FIG. 5 , the semiconductor layer 130 is etched using the photoresist pattern 50 as a mask to form a semiconductor pattern 132 .

이어서 반도체 패턴(132) 및 버퍼층(120) 위에 절연 물질층(140)을 형성한다. 절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 단일층으로 형성할 수도 있고, 도 5에 도시한 바와 같이 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 하부막(140a)과 절연 물질을 포함하는 상부막(140b)을 포함하는 다중막으로 형성할 수도 있다. 절연 물질층(140)의 두께는 1000 이상 5000 이하일 수 있으나, 이에 한정되는 것은 아니다.Next, the insulating material layer 140 is formed on the semiconductor pattern 132 and the buffer layer 120 . The insulating material layer 140 may be formed as a single layer including an insulating oxide such as silicon oxide (SiOx), and as shown in FIG. 5 , the lower layer 140a including an insulating oxide such as silicon oxide (SiOx). ) and an upper layer 140b including an insulating material may be formed as a multilayer. The thickness of the insulating material layer 140 may be 1000 or more and 5000 or less, but is not limited thereto.

다음 도 6을 참조하면, 절연 물질층(140) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 게이트 전극(154)을 형성한다. 게이트 전극(154)은 반도체 패턴(132)의 가운데 부분을 가로지르며 통과하도록 형성하여, 게이트 전극(154)과 반도체 패턴(132)의 중첩 부분의 양쪽에 위치하는 반도체 패턴(132)의 두 부분이 게이트 전극(154)에 의해 덮이지 않도록 한다.Next, referring to FIG. 6 , a gate electrode 154 is formed by stacking and patterning a conductive material such as a metal on the insulating material layer 140 . The gate electrode 154 is formed to cross and pass through the middle portion of the semiconductor pattern 132 so that two portions of the semiconductor pattern 132 positioned on both sides of the overlapping portion of the gate electrode 154 and the semiconductor pattern 132 are formed. It is not covered by the gate electrode 154 .

다음 도 7을 참조하면, 게이트 전극(154)을 식각 마스크로 하여 절연 물질층(140)을 패터닝하여 졀연층(142)을 형성한다. 절연층(142)은 단일막으로 이루어질 수도 있고, 절연성 산화물을 포함하는 하부막(142a)과 절연 물질을 포함하는 상부막(142b)으로 이루어질 수도 있다.Next, referring to FIG. 7 , the insulating material layer 140 is patterned using the gate electrode 154 as an etch mask to form the isolation layer 142 . The insulating layer 142 may be formed of a single layer, or may include a lower layer 142a including an insulating oxide and an upper layer 142b including an insulating material.

이에 따라 게이트 전극(154)과 절연층(142)은 실질적으로 동일한 평면 모양을 가질 수 있다. 또한 반도체 패턴(132) 중 게이트 전극(154)으로 덮이지 않은 양쪽 두 부분이 드러난다.Accordingly, the gate electrode 154 and the insulating layer 142 may have substantially the same planar shape. Also, two portions of the semiconductor pattern 132 that are not covered by the gate electrode 154 are exposed.

절연 물질층(140)의 패터닝 방법으로는 건식 식각 방법을 사용할 수 있으며, 식각 기체 및 식각 시간을 조절하여 버퍼층(120)은 식각되지 않도록 할 수 있다.A dry etching method may be used as a patterning method for the insulating material layer 140 , and the buffer layer 120 may not be etched by adjusting the etching gas and the etching time.

다음 도 8을 참조하면, 드러난 반도체 패턴(132)의 노출된 두 부분을 환원 처리하여 도전성을 가지는 소스 전극(133) 및 드레인 전극(135)을 형성한다. 또한 절연층(142)에 덮여 환원되지 않은 반도체 패턴(132)은 반도체(134)가 된다. 이에 따라, 게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 함께 박막 트랜지스터(Q)를 이룬다.Next, referring to FIG. 8 , the two exposed portions of the exposed semiconductor pattern 132 are reduced to form a conductive source electrode 133 and a drain electrode 135 . In addition, the semiconductor pattern 132 that is not reduced by being covered by the insulating layer 142 becomes the semiconductor 134 . Accordingly, the gate electrode 154 , the source electrode 133 , and the drain electrode 135 form the thin film transistor Q together with the semiconductor 134 .

노출된 반도체 패턴(132)의 환원 처리 방법으로 환원 분위기에서의 열처리 방법을 이용할 수도 있고, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 플루오르포름(CHF3) 등 기체 플라즈마를 이용한 플라즈마 처리도 이용할 수 있다. 환원 처리된 노출된 반도체 패턴(132)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서 환원 처리된 반도체 패턴(132)은 도전성을 가지게 된다.As a reduction treatment method of the exposed semiconductor pattern 132 , a heat treatment method in a reducing atmosphere may be used, and hydrogen (H 2 ), helium (He), phosphine (PH3), ammonia (NH3), silane (SiH4), Methane (CH4), acetylene (C2H2), diborane (B2H6), carbon dioxide (CO2), germane (GeH4), hydrogen selenide (H2Se), hydrogen sulfide (H2S), argon (Ar), nitrogen (N 2 ), nitric oxide Plasma treatment using gas plasma such as (N 2 O) or fluoroform (CHF 3 ) can also be used. At least a portion of the semiconductor material constituting the exposed semiconductor pattern 132 subjected to the reduction treatment may be reduced so that only metal bonds remain. Accordingly, the reduction-treated semiconductor pattern 132 has conductivity.

반도체 패턴(132)의 환원 처리시에, 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출될 수 있다. 석출된 금속층의 두께는 200nm 이하일 수 있다.During the reduction treatment of the semiconductor pattern 132 , a metal component of a semiconductor material, for example, indium (In), may be deposited on the surface of the semiconductor pattern 132 . The thickness of the deposited metal layer may be 200 nm or less.

도 9는 반도체 패턴(132)을 이루는 반도체 물질이 인듐(In)을 포함하는 경우, 소스 전극(133) 및 드레인 전극(135)의 표면에 인듐(In) 입자가 석출되어 있는 모습을 보여준다.9 shows a state in which indium (In) particles are deposited on the surfaces of the source electrode 133 and the drain electrode 135 when the semiconductor material constituting the semiconductor pattern 132 includes indium (In).

본 발명의 실시예에 따르면 반도체(134)와 소스 전극(133) 사이의 경계 또는 반도체(134)와 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 반도체 패턴(132)의 환원 처리시 절연층(142)의 가장자리 부분 아래의 반도체 패턴(132)도 어느 정도 환원될 수 있으므로 반도체(134)와 소스 전극(133) 또는 드레인 전극(135) 사이의 경계가 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 안쪽에 위치할 수도 있다.According to the embodiment of the present invention, the boundary between the semiconductor 134 and the source electrode 133 or the boundary between the semiconductor 134 and the drain electrode 135 is the edge boundary of the gate electrode 154 and the insulating layer 142 and the boundary between the semiconductor 134 and the drain electrode 135 . may be substantially aligned and matched. However, during the reduction treatment of the semiconductor pattern 132 , the semiconductor pattern 132 under the edge of the insulating layer 142 may also be reduced to some extent, so that the gap between the semiconductor 134 and the source electrode 133 or the drain electrode 135 is reduced. The boundary may be located inside the edge boundary of the gate electrode 154 and the insulating layer 142 .

다음 도 10을 참조하면, 게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에 절연 물질을 도포하여 보호막(160)을 형성한다. 이어서, 보호막(160)을 패터닝하여 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(165)을 형성한다.Next, referring to FIG. 10 , a passivation layer 160 is formed by coating an insulating material on the gate electrode 154 , the source electrode 133 , the drain electrode 135 , and the buffer layer 120 . Next, the passivation layer 160 is patterned to form a contact hole 163 exposing the source electrode 133 and a contact hole 165 exposing the drain electrode 135 .

다음 도 1에 도시한 바와 같이, 보호막(160) 위에 데이터 입력 전극(173) 및 데이터 출력 전극(175)을 형성할 수 있다.Next, as shown in FIG. 1 , a data input electrode 173 and a data output electrode 175 may be formed on the passivation layer 160 .

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*본 발명의 실시예에 따른 박막 트랜지스터(Q)에서 게이트 전극(154)과 소스 전극(133) 또는 드레인 전극(135)이 실질적으로 중첩하지 않으므로 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작아질 수 있다. 따라서 박막 트랜지스터(Q)의 스위칭 소자로서의 on/off 특성이 향상될 수 있다.* Since the gate electrode 154 and the source electrode 133 or the drain electrode 135 do not substantially overlap in the thin film transistor Q according to the embodiment of the present invention, the gap between the gate electrode 154 and the source electrode 133 is The parasitic capacitance or the parasitic capacitance between the gate electrode 154 and the drain electrode 135 may be very small. Accordingly, the on/off characteristic of the thin film transistor Q as a switching element may be improved.

그러면, 도 11을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판에 대하여 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략하며 차이점을 중심으로 설명한다.Next, a thin film transistor and a thin film transistor array panel according to an embodiment of the present invention will be described with reference to FIG. 11 . The same reference numerals are assigned to the same components as in the above-described embodiment, and the same description will be omitted, and differences will be mainly described.

도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판의 단면도이다.11 is a cross-sectional view of a thin film transistor array panel including a thin film transistor according to an exemplary embodiment.

도 11을 참조하면, 절연 기판(110) 위에 광 차단막(70)이 위치할 수 있다. 광 차단막(70)은 후에 적층될 반도체에 빛이 도달하는 것을 막아 반도체로서의 성질을 잃는 것을 막을 수 있다. 따라서 광 차단막(70)은 반도체에 도달하지 않도록 차단할 파장대의 광을 투과시키지 않는 재료로 만들어지는 것이 바람직하다. 광 차단막(70)은 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 만들어질 수 있으며, 단일막 또는 다중막으로 만들어질 수 있다.Referring to FIG. 11 , a light blocking layer 70 may be positioned on the insulating substrate 110 . The light blocking layer 70 may prevent light from reaching a semiconductor to be laminated later, thereby preventing loss of properties as a semiconductor. Therefore, the light blocking film 70 is preferably made of a material that does not transmit light in the wavelength band to be blocked so as not to reach the semiconductor. The light blocking layer 70 may be made of an organic insulating material, an inorganic insulating material, a conductive material such as a metal, or the like, and may be made of a single layer or a multilayer.

절연 기판(110) 위에는 데이터 신호를 전달하는 데이터선(115)이 더 위치할 수 있다. 데이터선(115)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등의 도전성 물질로 만들어질 수 있다.A data line 115 transmitting a data signal may be further positioned on the insulating substrate 110 . The data line 115 is electrically conductive such as aluminum (Al), silver (Ag), copper (Cu), molybdenum (Mo), chromium (Cr), tantalum (Ta), titanium (Ti), or an alloy thereof. can be made of material.

광 차단막(70) 및 데이터선(115) 위에는 버퍼층(120)이 위치한다. 버퍼층(120)에 대한 설명은 앞에서 설명한 실시예와 동일하므로 생략한다.The buffer layer 120 is positioned on the light blocking layer 70 and the data line 115 . A description of the buffer layer 120 is omitted because it is the same as the previous embodiment.

버퍼층(120) 위에는 반도체(134), 소스 전극(133) 및 드레인 전극(135)이 위치한다.A semiconductor 134 , a source electrode 133 , and a drain electrode 135 are positioned on the buffer layer 120 .

반도체(134)는 산화물 반도체 물질을 포함할 수 있다. 광 차단막(70)이 존재할 경우 반도체(134)는 광 차단막(70)으로 가려질 수 있다.The semiconductor 134 may include an oxide semiconductor material. When the light blocking layer 70 is present, the semiconductor 134 may be covered with the light blocking layer 70 .

소스 전극(133) 및 드레인 전극(135)은 반도체(134)를 중심으로 양쪽에 각각 마주하며 위치하고, 서로 분리되어 있다. 또한 소스 전극(133) 및 드레인 전극(1350은 반도체(134)와 연결되어 있다. 이 밖에 앞에서 설명한 실시예의 반도체(134)에 대한 설명이 본 실시예에도 동일하게 적용될 수 있다.The source electrode 133 and the drain electrode 135 are positioned to face each other on both sides of the semiconductor 134 , and are separated from each other. In addition, the source electrode 133 and the drain electrode 1350 are connected to the semiconductor 134. In addition, the description of the semiconductor 134 of the above-described embodiment may be equally applied to the present embodiment.

반도체(134) 위에는 절연층(142)이 위치한다. 절연층(142)은 반도체(134)를 덮을 수 있다. 또한 절연층(142)은 소스 전극(133) 또는 드레인 전극(135)과 거의 중첩하지 않을 수 있다. 절연층(142)은 앞에서 설명한 실시예와 같이 단일막 또는 다중막일 수 있다. 예를 들어, 절연층(142)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 단일막으로 이루어질 수도 있고, 산화 알루미늄(Al2O3)의 하부막과 산화 실리콘(SiOx)의 상부막으로 이루어질 수도 있다. 이 밖에 앞에서 설명한 실시예에서의 절연층(142)의 특징이 본 실시예에도 적용될 수 있다.An insulating layer 142 is positioned on the semiconductor 134 . The insulating layer 142 may cover the semiconductor 134 . Also, the insulating layer 142 may hardly overlap the source electrode 133 or the drain electrode 135 . The insulating layer 142 may be a single layer or a multilayer, as in the above-described embodiment. For example, the insulating layer 142 may be formed of a single layer such as silicon oxide (SiOx) or silicon nitride (SiNx), and a lower layer of aluminum oxide (Al 2 O 3 ) and an upper layer of silicon oxide (SiOx). may be made of In addition, the characteristics of the insulating layer 142 in the above-described embodiment may also be applied to the present embodiment.

절연층(142) 위에는 게이트 전극(154)이 위치한다. 게이트 전극(154)의 가장자리 경계와 절연층(142)의 가장자리 경계는 실질적으로 정렬되어 일치할 수 있다.A gate electrode 154 is positioned on the insulating layer 142 . The edge boundary of the gate electrode 154 and the edge boundary of the insulating layer 142 may be substantially aligned to coincide with each other.

게이트 전극(154)은 반도체(134)와 중첩하는 부분을 포함하며, 반도체(134)는 게이트 전극(154)에 의해 덮여 있다. 게이트 전극(154)을 중심으로 반도체(134)의 양쪽에는 소스 전극(133) 및 드레인 전극(135)이 위치하며, 소스 전극(133) 및 드레인 전극(135)은 게이트 전극(154)과 실질적으로 중첩하지 않을 수 있다. 따라서 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작아질 수 있다.The gate electrode 154 includes a portion overlapping the semiconductor 134 , and the semiconductor 134 is covered by the gate electrode 154 . A source electrode 133 and a drain electrode 135 are positioned on both sides of the semiconductor 134 with the gate electrode 154 as the center, and the source electrode 133 and the drain electrode 135 are substantially connected to the gate electrode 154 . may not overlap. Accordingly, the parasitic capacitance between the gate electrode 154 and the source electrode 133 or the parasitic capacitance between the gate electrode 154 and the drain electrode 135 may be very small.

게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 함께 박막 트랜지스터(Q)를 이룬다.The gate electrode 154 , the source electrode 133 , and the drain electrode 135 together with the semiconductor 134 form a thin film transistor Q .

게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에는 보호막(160)이 위치한다. 보호막(160)은 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(165)을 포함할 수 있다. 또한 버퍼층(120) 및 보호막(160)은 데이터선(115)을 드러내는 접촉 구멍(161)을 포함할 수 있다.A passivation layer 160 is positioned on the gate electrode 154 , the source electrode 133 , the drain electrode 135 , and the buffer layer 120 . The passivation layer 160 may include a contact hole 163 exposing the source electrode 133 and a contact hole 165 exposing the drain electrode 135 . Also, the buffer layer 120 and the passivation layer 160 may include a contact hole 161 exposing the data line 115 .

보호막(160) 위에는 유기막(180)이 더 위치할 수 있다. 유기막(180)은 유기 절연 물질 또는 색필터 물질을 포함할 수 있다. 유기막(180)의 표면은 평탄할 수 있다. 유기막(180)은 보호막(160)의 접촉 구멍(163)에 대응하여 소스 전극(133)을 드러내는 접촉 구멍(183), 보호막(160)의 접촉 구멍(165)에 대응하여 드레인 전극(135)을 드러내는 접촉 구멍(185), 그리고 보호막(160) 및 버퍼층(120)의 접촉 구멍(161)에 대응하여 데이터선(115)을 드러내는 접촉 구멍(181)을 포함할 수 있다. 도 11에서는 유기막(180)의 접촉 구멍(183, 185, 181)의 가장자리와 보호막(160)의 접촉 구멍(163, 165, 161)의 가장자리가 각각 일치하는 것으로 도시되어 있으나, 이와 달리 보호막(160)의 접촉 구멍(163, 165, 161)이 유기막(180)의 접촉 구멍(183, 185, 181)의 내부에 위치할 수도 있다. 즉, 보호막(160)의 접촉 구멍(163, 165, 161)이 유기막(180)의 접촉 구멍(183, 185, 181)의 가장자리 내부에 위치할 수도 있다.An organic layer 180 may be further positioned on the passivation layer 160 . The organic layer 180 may include an organic insulating material or a color filter material. The surface of the organic layer 180 may be flat. The organic layer 180 corresponds to the contact hole 183 exposing the source electrode 133 corresponding to the contact hole 163 of the passivation layer 160 , and the drain electrode 135 corresponds to the contact hole 165 of the passivation layer 160 . It may include a contact hole 185 exposing the data line 185 and a contact hole 181 exposing the data line 115 corresponding to the contact hole 161 of the passivation layer 160 and the buffer layer 120 . In FIG. 11, the edges of the contact holes 183, 185, and 181 of the organic layer 180 and the edges of the contact holes 163, 165, and 161 of the passivation layer 160 coincide with each other. The contact holes 163 , 165 , and 161 of the 160 may be located inside the contact holes 183 , 185 , and 181 of the organic layer 180 . That is, the contact holes 163 , 165 , and 161 of the passivation layer 160 may be located inside the edges of the contact holes 183 , 185 , and 181 of the organic layer 180 .

유기막(180) 위에는 데이터 입력 전극(173) 및 데이터 출력 전극(175)이 위치할 수 있다. 데이터 입력 전극(173)은 보호막(160)의 접촉 구멍(163) 및 유기막(180)의 접촉 구멍(183)을 통해 박막 트랜지스터(Q)의 소스 전극(133)과 전기적으로 연결되고, 데이터 출력 전극(175)은 보호막(160)의 접촉 구멍(165) 및 유기막(180)의 접촉 구멍(185)을 통해 박막 트랜지스터(Q)의 드레인 전극(135)과 전기적으로 연결될 수 있다. 또한 데이터 입력 전극(173)은 보호막(160)의 접촉 구멍(161) 및 유기막(180)의 접촉 구멍(181)을 통해 데이터선(115)과 연결될 수 있다. 따라서 소스 전극(133)은 데이터선(115)으로부터 데이터 신호를 입력받을 수 있다. 한편, 데이터 출력 전극(175)은 그 자체가 화소 전극을 이루어 영상 표시를 제어할 수도 있고, 별도의 화소 전극(도시하지 않음)과 연결되어 있을 수도 있다.A data input electrode 173 and a data output electrode 175 may be positioned on the organic layer 180 . The data input electrode 173 is electrically connected to the source electrode 133 of the thin film transistor Q through the contact hole 163 of the passivation layer 160 and the contact hole 183 of the organic layer 180 , and outputs data. The electrode 175 may be electrically connected to the drain electrode 135 of the thin film transistor Q through the contact hole 165 of the passivation layer 160 and the contact hole 185 of the organic layer 180 . Also, the data input electrode 173 may be connected to the data line 115 through the contact hole 161 of the passivation layer 160 and the contact hole 181 of the organic layer 180 . Accordingly, the source electrode 133 may receive a data signal from the data line 115 . Meanwhile, the data output electrode 175 may itself constitute a pixel electrode to control image display, or may be connected to a separate pixel electrode (not shown).

그러면 도 11에 도시한 박막 트랜지스터 표시판의 본 발명의 한 실시예에 따른 제조 방법에 대해 앞에서 설명한 도 10과 함께 도 12 내지 도 20을 참조하여 설명한다.Then, a method of manufacturing the thin film transistor array panel shown in FIG. 11 according to an exemplary embodiment will be described with reference to FIGS. 12 to 20 along with FIG. 10 described above.

도 12, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19 및 20은 도 11에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례대로 나타낸 단면도이다.12, 12, 13, 14, 15, 16, 17, 18, 19, and 20 illustrate a method of manufacturing the thin film transistor array panel shown in FIG. 11 according to an embodiment of the present invention. Cross-sectional views are shown sequentially.

먼저 도 12를 참조하면, 유리 또는 플라스틱 등으로 만들어진 절연 기판(110) 위에 유기 절연 물질, 무기 절연 물질, 금속 등의 도전성 물질 등으로 이루어진 광 차단막(70)을 형성한다. 광 차단막(70)의 형성 단계는 조건에 따라 생략될 수 있다.First, referring to FIG. 12 , a light blocking layer 70 made of an organic insulating material, an inorganic insulating material, or a conductive material such as a metal is formed on an insulating substrate 110 made of glass or plastic. The step of forming the light blocking layer 70 may be omitted depending on conditions.

이어서, 절연 기판(110) 위에 금속 등을 적층하고 패터닝하여 데이터선(115)을 형성한다. 광 차단막(70) 및 데이터선(115)의 형성 순서는 바뀔 수 있다.Next, a data line 115 is formed by stacking and patterning a metal or the like on the insulating substrate 110 . The formation order of the light blocking layer 70 and the data line 115 may be changed.

다음 도 13을 참조하면, 광 차단막(70) 및 데이터선(115) 위에 버퍼층(120), 반도체층(130), 절연 물질층(140), 그리고 게이트층(150)을 차례대로 적층한다.Next, referring to FIG. 13 , a buffer layer 120 , a semiconductor layer 130 , an insulating material layer 140 , and a gate layer 150 are sequentially stacked on the light blocking layer 70 and the data line 115 .

버퍼층(120)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하는 절연 물질을 적층하여 형성할 수 있고, 그 두께는 500 이상 1㎛ 이하일 수 있으나 이에 한정되는 것은 아니다.The buffer layer 120 may be formed by stacking an insulating material including an insulating oxide such as silicon oxide (SiOx), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 3 ), and yttrium oxide (Y 2 O 3 ). and the thickness may be 500 or more and 1 μm or less, but is not limited thereto.

반도체층(130)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 적층하여 형성할 수 있다.The semiconductor layer 130 includes zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), indium-gallium-zinc oxide (IGZO), It may be formed by laminating an oxide semiconductor material such as indium-zinc-tin oxide (IZTO).

절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 절연 물질로 형성할 수 있다. 절연 물질층(140)은 단일막 또는 산화 실리콘(SiOx) 등의 산화물을 포함하는 하부막(140a)과 절연 물질을 포함하는 상부막(140b)을 포함하는 다중막으로 형성할 수도 있다. 절연 물질층(140)의 두께는 1000 이상 5000 이하일 수 있으나, 이에 한정되는 것은 아니다.The insulating material layer 140 may be formed of an insulating material including an insulating oxide such as silicon oxide (SiOx). The insulating material layer 140 may be formed as a single layer or a multilayer including a lower layer 140a including an oxide such as silicon oxide (SiOx) and an upper layer 140b including an insulating material. The thickness of the insulating material layer 140 may be 1000 or more and 5000 or less, but is not limited thereto.

게이트층(150)은 알루미늄(Al) 등의 도전성 물질을 적층하여 형성할 수 있다.The gate layer 150 may be formed by laminating a conductive material such as aluminum (Al).

다음 도 14를 참조하면, 게이트층(150) 위에 포토레지스트 등의 감광막을 도포하고 노광하여 감광막 패턴(50)을 형성한다. 감광막 패턴(50)은 도 14에 도시한 바와 같이 두께가 상대적 두꺼은 제1 부분(52)과 두께가 상대적으로 얇은 제2 부분(54)을 포함한다. 감광막 패턴(50)의 제1 부분(52)은 광 차단막(70)과 중첩하는 곳에 위치할 수 있다. 또한 감광막 패턴(50)의 제1 부분(52)의 양쪽에는 제1 부분(52)을 중심으로 분리되어 마주하고 있는 한 쌍의 제2 부분(54)이 연결되어 있다.Next, referring to FIG. 14 , a photoresist layer such as photoresist is coated on the gate layer 150 and exposed to light to form a photoresist layer pattern 50 . As shown in FIG. 14 , the photoresist pattern 50 includes a first portion 52 having a relatively thick thickness and a second portion 54 having a relatively thin thickness. The first portion 52 of the photoresist pattern 50 may be positioned to overlap the light blocking layer 70 . In addition, a pair of second portions 54 facing each other separated from the first portion 52 are connected to both sides of the first portion 52 of the photoresist pattern 50 .

이러한 감광막 패턴(50)은 반투과 영역을 포함하는 광 마스크(도시하지 않음)를 통해 노광하여 형성할 수 있다. 구체적으로, 감광막 패턴(50) 형성을 위한 광 마스크는 빛이 투과하는 투과 영역, 빛이 투과하지 않는 차광 영역, 그리고 빛이 일부만 투과하는 반투과 영역을 포함할 수 있다. 반투과 영역은 슬릿, 반투명막 등을 이용하여 형성할 수 있다.The photoresist pattern 50 may be formed by exposing it through a photomask (not shown) including a semi-transmissive region. Specifically, the photomask for forming the photoresist pattern 50 may include a transmissive region through which light passes, a blocking region through which light does not transmit, and a semi-transmissive region through which light partially transmits. The semi-transmissive region may be formed using a slit, a semi-transparent film, or the like.

이러한 반투과 영역을 포함하는 광 마스크를 이용하여 노광하면, 음성의 감광막을 이용하는 경우, 광 마스크의 투과 영역에 대응하는 부분은 빛이 조사되어 감광막이 남아 두께가 상대적으로 두꺼운 제1 부분(52)이 형성되고, 광 마스크의 차광 영역에 대응하는 부분은 빛이 조사되지 않아 감광막이 제거되며, 광 마스크의 반투과 영역에 대응하는 부분은 빛이 일부 조사되어 상대적으로 두께가 얇은 제2 부분(54)이 형성된다. 양성의 감광막을 이용하는 경우는 위의 경우와 반대가 되나, 광 마스크의 반투과 영역에 대응하는 부분은 여전히 빛의 일부가 조사되어 감광막 패턴(50)의 제2 부분(54)이 형성된다.When exposure is performed using a photomask including such a transflective region, when a negative photoresist film is used, the portion corresponding to the transmissive region of the photomask is irradiated with light and the photoresist film remains and the first portion 52 is relatively thick. is formed, the portion corresponding to the light-shielding region of the photomask is not irradiated with light and the photosensitive film is removed, and the portion corresponding to the semi-transmissive region of the photomask is partially irradiated with light and thus a relatively thin second portion 54 ) is formed. The case of using the positive photoresist layer is opposite to the above case, but a portion corresponding to the transflective region of the photomask is still partially irradiated to form the second portion 54 of the photoresist layer pattern 50 .

다음 도 15를 참조하면, 감광막 패턴(50)을 식각 마스크로 하여 게이트층(150)과 절연 물질층(140)을 차례대로 식각한다. 이때 게이트층(150)은 습식 식각 방법을 이용하여 식각할 수 있고, 절연 물질층(140)은 건식 식각 방법을 이용하여 식각할 수 있다. 이에 따라 감광막 패턴(50)의 하부에 동일한 평면 모양을 가지는 게이트 패턴(152) 및 절연 패턴(141)이 형성될 수 있다. 감광막 패턴(50)에 의해 덮이지 않은 반도체층(130)은 드러날 수 있다.Next, referring to FIG. 15 , the gate layer 150 and the insulating material layer 140 are sequentially etched using the photoresist pattern 50 as an etching mask. In this case, the gate layer 150 may be etched using a wet etching method, and the insulating material layer 140 may be etched using a dry etching method. Accordingly, the gate pattern 152 and the insulating pattern 141 having the same planar shape may be formed under the photoresist pattern 50 . The semiconductor layer 130 not covered by the photoresist pattern 50 may be exposed.

다음 도 16을 참조하면, 게이트 패턴(152) 및 절연 패턴(141)을 식각 마스크로 하여 드러난 반도체층(130)을 제거하여 반도체 패턴(132)을 형성한다. 반도체 패턴(132)은 게이트 패턴(152) 및 절연 패턴(141)과 동일한 평면 모양을 가질 수 있다.Next, referring to FIG. 16 , a semiconductor pattern 132 is formed by removing the exposed semiconductor layer 130 using the gate pattern 152 and the insulating pattern 141 as an etch mask. The semiconductor pattern 132 may have the same planar shape as the gate pattern 152 and the insulating pattern 141 .

다음 도 17을 참조하면, 감광막 패턴(50)을 산소 플라즈마를 이용한 애싱(ashing) 방법 따위로 전면 식각하여 두께를 줄임으로써 제2 부분(54)을 제거한다. 이로써 두께가 줄어든 제1 부분(52)을 남겨 감광막 패턴(50’)을 형성할 수 있다.Next, referring to FIG. 17 , the second portion 54 is removed by reducing the thickness of the photoresist pattern 50 by etching the entire surface using an ashing method using oxygen plasma. Accordingly, the photoresist pattern 50 ′ may be formed by leaving the first portion 52 having a reduced thickness.

다음 도 18을 참조하면, 감광막 패턴(50’)을 식각 마스크로 하여 게이트 패턴(152) 및 절연 패턴(141)을 차례대로 식각한다. 이에 따라 감광막 패턴(50’)으로 가려지지 않은 반도체 패턴(132)이 드러난다. 드러난 반도체 패턴(132)은 감광막 패턴(50’)으로 덮인 반도체 패턴(132)을 중심으로 양쪽에 위치하며 서로 분리되어 있다.Next, referring to FIG. 18 , the gate pattern 152 and the insulating pattern 141 are sequentially etched using the photoresist pattern 50 ′ as an etching mask. Accordingly, the semiconductor pattern 132 that is not covered by the photoresist pattern 50 ′ is exposed. The exposed semiconductor patterns 132 are located on both sides of the semiconductor pattern 132 covered with the photoresist pattern 50 ′ and are separated from each other.

다음 도 19를 참조하면, 드러난 반도체 패턴(132)을 환원 처리하여 도전성을 가지는 소스 전극(133) 및 드레인 전극(135)을 형성한다. 또한 절연층(142)에 덮여 환원되지 않은 반도체 패턴(132)은 반도체(134)가 된다Next, referring to FIG. 19 , a source electrode 133 and a drain electrode 135 having conductivity are formed by reducing the exposed semiconductor pattern 132 . In addition, the semiconductor pattern 132 that is not reduced by being covered by the insulating layer 142 becomes the semiconductor 134 .

게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 함께 박막 트랜지스터(Q)를 이룬다.The gate electrode 154 , the source electrode 133 , and the drain electrode 135 together with the semiconductor 134 form a thin film transistor Q .

노출된 반도체 패턴(132)의 환원 처리 방법으로 환원 분위기에서의 열처리 방법을 이용할 수도 있고, 수소(H2), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 플루오르포름(CHF3) 등 기체 플라즈마를 이용할 수 있다. 환원 처리된 노출된 반도체 패턴(132)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서 환원 처리된 반도체 패턴(132)은 도전성을 가지게 된다.As a reduction treatment method of the exposed semiconductor pattern 132 , a heat treatment method in a reducing atmosphere may be used, and hydrogen (H 2 ), argon (Ar), nitrogen (N 2 ), nitric oxide (N 2 O), fluoroform may be used. A gas plasma such as (CHF 3 ) can be used. At least a portion of the semiconductor material constituting the exposed semiconductor pattern 132 subjected to the reduction treatment may be reduced so that only metal bonds remain. Accordingly, the reduction-treated semiconductor pattern 132 has conductivity.

반도체 패턴(132)의 환원 처리시에, 반도체 패턴(132)의 상부에는 반도체 물질의 금속 성분, 예를 들어 인듐(In) 등이 표면으로 석출될 수 있다. 석출된 금속층의 두께는 200nm 이하일 수 있다.During the reduction treatment of the semiconductor pattern 132 , a metal component of a semiconductor material, for example, indium (In), may be deposited on the surface of the semiconductor pattern 132 . The thickness of the deposited metal layer may be 200 nm or less.

본 발명의 실시예에 따르면 반도체(134)와 소스 전극(133) 사이의 경계 또는 반도체(134)와 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계와 실질적으로 정렬되어 일치할 수 있다. 그러나 반도체 패턴(132)의 환원 처리시 절연층(142)의 가장자리 부분 아래의 반도체 패턴(132)도 어느 정도 환원 처리될 수 있으므로 반도체(134)와 소스 전극(133) 또는 드레인 전극(135) 사이의 경계는 게이트 전극(154) 및 절연층(142)의 가장자리 경계보다 안쪽에 위치할 수도 있다.According to the embodiment of the present invention, the boundary between the semiconductor 134 and the source electrode 133 or the boundary between the semiconductor 134 and the drain electrode 135 is the edge boundary of the gate electrode 154 and the insulating layer 142 and the boundary between the semiconductor 134 and the drain electrode 135 . may be substantially aligned and matched. However, when the semiconductor pattern 132 is reduced, the semiconductor pattern 132 under the edge of the insulating layer 142 may also be reduced to some extent, so that between the semiconductor 134 and the source electrode 133 or the drain electrode 135 . The boundary of may be located inside the edge boundary of the gate electrode 154 and the insulating layer 142 .

다음 도 20을 참조하면, 감광막 패턴(50’)을 제거한 후, 게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에 절연 물질을 도포하여 보호막(160)을 형성한다. 이어서, 보호막(160) 위에 유기 절연 물질을 도포하여 유기막(180)을 추가로 형성할 수 있다.Next, referring to FIG. 20 , after the photoresist pattern 50 ′ is removed, an insulating material is applied on the gate electrode 154 , the source electrode 133 , the drain electrode 135 , and the buffer layer 120 to form the protective film 160 . to form Next, an organic insulating material may be applied on the passivation layer 160 to further form the organic layer 180 .

다음, 도 11에 도시한 바와 같이 보호막(160) 및 유기막(180)에 접촉 구멍(163, 165, 161, 183, 185, 181)을 형성하고, 유기막(180) 위에 데이터 입력 전극(173) 및 데이터 출력 전극(175)을 형성할 수 있다.Next, as shown in FIG. 11 , contact holes 163 , 165 , 161 , 183 , 185 , and 181 are formed in the passivation layer 160 and the organic layer 180 , and the data input electrode 173 is formed on the organic layer 180 . ) and the data output electrode 175 may be formed.

보호막(160) 및 유기막(180)에 접촉 구멍(163, 165, 161, 183, 185, 181)을 형성할 때에는 하나의 마스크를 이용할 수도 있으나, 두 개의 마스크를 사용할 수도 있다. 예를 들어, 하나의 광 마스크를 이용하여 유기막(180)을 노광하여 유기막(180)의 접촉 구멍(183, 185, 181)을 형성한 후, 또 다른 광 마스크를 사용하여 유기막(180)의 접촉 구멍(183, 185, 181) 내부에 위치하는 보호막(160)의 접촉 구멍(163, 165, 161)을 형성할 수 있다. 이때 보호막(160)의 접촉 구멍(163, 165, 161)의 가장자리와 유기막(180)의 접촉 구멍(183, 185, 181)의 가장자리는 일치할 수도 있고, 보호막(160)의 접촉 구멍(163, 165, 161)이 유기막(180)의 접촉 구멍(183, 185, 181)의 가장자리 내부에 위치할 수도 있다.When forming the contact holes 163 , 165 , 161 , 183 , 185 , and 181 in the passivation layer 160 and the organic layer 180 , one mask may be used or two masks may be used. For example, after the organic layer 180 is exposed using one photomask to form contact holes 183 , 185 , and 181 of the organic layer 180 , another photomask is used to expose the organic layer 180 . ), the contact holes 163 , 165 , and 161 of the passivation layer 160 positioned inside the contact holes 183 , 185 , and 181 may be formed. In this case, the edges of the contact holes 163 , 165 , and 161 of the passivation layer 160 may coincide with the edges of the contact holes 183 , 185 , 181 of the organic layer 180 , or the contact holes 163 of the passivation layer 160 . , 165 , and 161 may be located inside the edges of the contact holes 183 , 185 , and 181 of the organic layer 180 .

도 21은 본 발명의 한 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 나타낸 그래프이고, 도 22는 본 발명의 한 실시예에 따른 박막 트랜지스터의 다양한 소스-드레인 전압에 따른 전압-전류 특성을 나타낸 그래프이다.21 is a graph showing voltage-current characteristics of a thin film transistor according to an embodiment of the present invention, and FIG. 22 is a graph showing voltage-current characteristics according to various source-drain voltages of a thin film transistor according to an embodiment of the present invention. It is a graph.

도 21을 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(Q)의 게이트 전극 전압(Vg)에 따른 소스-드레인 전류(Ids)의 on/off가 문턱 전압을 기준으로 명확히 구분되고, on 전류가 높아 박막 트랜지스터(Q)의 스위칭 소자로서의 특성이 향상됨을 알 수 있다.Referring to FIG. 21 , the on/off of the source-drain current Ids according to the gate electrode voltage Vg of the thin film transistor Q according to the embodiment of the present invention is clearly distinguished based on the threshold voltage, and the on current It can be seen that the characteristic of the thin film transistor Q as a switching element is improved.

도 22를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(Q)에서 소스-드레인 전압(Vds)의 변화에 따른 문턱 전압의 변화가 거의 없어 균일한 스위칭 소자의 특성을 유지할 수 있다.Referring to FIG. 22 , in the thin film transistor Q according to the embodiment of the present invention, there is almost no change in the threshold voltage according to the change in the source-drain voltage Vds, so that uniform characteristics of the switching device can be maintained.

이와 같이 본 발명의 실시예에 따르면, 박막 트랜지스터(Q)의 게이트 전극(154)과 소스 전극(133) 또는 드레인 전극(135)이 거의 중첩하지 않거나 중첩하는 부분이 매우 작을 수 있으므로 게이트 전극(154)과 소스 전극(133) 사이의 기생 용량 또는 게이트 전극(154)과 드레인 전극(135) 사이의 기생 용량이 매우 작을 수 있다. 따라서 박막 트랜지스터의 on 전류 및 이동도가 높아질 수 있고, 박막 트랜지스터(Q)의 스위칭 소자로서의 on/off 특성이 향상될 수 있다. 결국, 이러한 박막 트랜지스터가 적용된 표시 장치에서 RC 지연을 줄일 수 있다. 따라서 구동 신호선의 두께를 감소할 수 있는 마진이 생겨 제조 원가를 줄일 수 있다. 또한 박막 트랜지스터 자체의 특성이 좋아지므로 박막 트랜지스터의 사이즈를 줄이고 미세 채널을 형성할 수 있는 마진을 더 확보할 수 있다.As described above, according to the embodiment of the present invention, since the gate electrode 154 of the thin film transistor Q and the source electrode 133 or the drain electrode 135 hardly overlap or the overlapping portion may be very small, the gate electrode 154 ) and the parasitic capacitance between the source electrode 133 or between the gate electrode 154 and the drain electrode 135 may be very small. Accordingly, the on current and mobility of the thin film transistor may be increased, and the on/off characteristic of the thin film transistor Q as a switching element may be improved. As a result, it is possible to reduce the RC delay in a display device to which such a thin film transistor is applied. Accordingly, there is a margin for reducing the thickness of the driving signal line, thereby reducing the manufacturing cost. In addition, since the characteristics of the thin film transistor itself are improved, the size of the thin film transistor can be reduced and a margin for forming a microchannel can be further secured.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiment of the present invention has been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention as defined in the following claims are also provided. is within the scope of the

50, 50’ 감광막 패턴 70: 광 차단막
110: 절연 기판 120: 버퍼층
130: 반도체층 132: 반도체 패턴
133: 소스 전극 134: 반도체
135: 드레인 전극 140: 절연 물질층
141: 절연 패턴 142: 절연층
150: 게이트층 152: 게이트 패턴
154: 게이트 전극 160: 보호막
161, 163, 165: 접촉 구멍 173: 데이터 입력 전극
175: 데이터 출력 전극 180: 유기막50, 50' photoresist pattern 70: light blocking film
110: insulating substrate 120: buffer layer
130: semiconductor layer 132: semiconductor pattern
133: source electrode 134: semiconductor
135: drain electrode 140: insulating material layer
141: insulating pattern 142: insulating layer
150: gate layer 152: gate pattern
154: gate electrode 160: protective film
161, 163, 165: contact hole 173: data input electrode
175: data output electrode 180: organic layer

Claims (14)

기판,
상기 기판 위에 위치하는 버퍼층,
상기 기판과 상기 버퍼층 사이에 위치하는 광 차단층,
상기 버퍼층 위에 위치하며 채널 영역 및 상기 채널 영역의 양쪽에 연결된 제1 전극 및 제2 전극을 포함하는 산화물 반도체층,
상기 산화물 반도체층 위에 위치하는 절연층,
상기 절연층 위에 위치하는 게이트 전극;
상기 게이트 전극 위에 위치하는 보호막, 그리고
상기 보호막 위에 위치하는 제3 전극을 포함하고,
상기 산화물 반도체층의 아랫면은 상기 버퍼층의 윗면과 접촉하고,
상기 보호막은 제1 접촉 구멍을 가지고,
상기 제3 전극은 상기 제1 접촉 구멍을 통해 상기 제2 전극과 전기적으로 연결되는
표시 장치.Board,
a buffer layer positioned on the substrate;
a light blocking layer positioned between the substrate and the buffer layer;
an oxide semiconductor layer positioned on the buffer layer and including a channel region and first and second electrodes connected to both sides of the channel region;
an insulating layer positioned on the oxide semiconductor layer;
a gate electrode positioned on the insulating layer;
a passivation layer disposed on the gate electrode, and
a third electrode positioned on the protective film;
The lower surface of the oxide semiconductor layer is in contact with the upper surface of the buffer layer,
The protective film has a first contact hole,
The third electrode is electrically connected to the second electrode through the first contact hole.
display device. 제1항에서,
상기 보호막 위에 위치하는 유기막을 더 포함하는 표시 장치.In claim 1,
The display device further comprising an organic layer disposed on the passivation layer. 제1항에서,
상기 채널 영역은 상기 광 차단층과 중첩하는 표시 장치.In claim 1,
The channel region overlaps the light blocking layer. 제1항에서,
상기 버퍼층과 상기 절연층 중 적어도 하나는 절연성 산화물을 포함하는 표시 장치.In claim 1,
At least one of the buffer layer and the insulating layer includes an insulating oxide. 제1항에서,
상기 보호막은 상기 게이트 전극의 측면 및 상기 절연층의 측면과 접촉하는 표시 장치.In claim 1,
The passivation layer is in contact with a side surface of the gate electrode and a side surface of the insulating layer. 삭제delete 제1항에서,
상기 게이트 전극의 가장자리 경계와 상기 채널 영역의 가장자리 경계는 정렬되어 있는 표시 장치.In claim 1,
and an edge boundary of the gate electrode and an edge boundary of the channel region are aligned. 제4항에서,
상기 게이트 전극의 가장자리 경계와 상기 절연층의 가장자리 경계는 정렬되어 있는 표시 장치.In claim 4,
and an edge boundary of the gate electrode and an edge boundary of the insulating layer are aligned. 제1항에서,
상기 제1 전극 및 상기 제2 전극 중 적어도 하나의 표면으로 석출되어 있는 석출층을 더 포함하고,
상기 석출층은 상기 산화물 반도체층을 이루는 물질을 환원한 물질을 포함하는
표시 장치.In claim 1,
Further comprising a precipitation layer deposited on the surface of at least one of the first electrode and the second electrode,
The precipitation layer includes a material obtained by reducing the material constituting the oxide semiconductor layer.
display device. 제9항에서,
상기 석출층은 인듐을 포함하는 표시 장치.In claim 9,
The precipitated layer includes indium. 제2항에서,
상기 제3 전극은 상기 유기막 위에 위치하는 표시 장치.In claim 2,
The third electrode is positioned on the organic layer. 제1항에서,
상기 제1 전극과 전기적으로 연결되어 있는 데이터선을 더 포함하는 표시 장치.In claim 1,
and a data line electrically connected to the first electrode. 제12항에서,
상기 광 차단층과 상기 데이터선은 금속을 포함하는 표시 장치.In claim 12,
The light blocking layer and the data line include a metal. 제1항에서,
상기 버퍼층의 두께는 1 마이크로미터 이하인 표시 장치.In claim 1,
The thickness of the buffer layer is 1 micrometer or less.
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