KR20220132790A - 실리콘 포토닉스 기반 광검출기 - Google Patents

실리콘 포토닉스 기반 광검출기 Download PDF

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유상화
이준기
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Abstract

실리콘 포토닉스 기반 광검출기가 개시된다. 실리콘 포토닉스 기반 광검출기는 광신호가 이동하는 광도파로의 중심선을 기준으로 제1 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 실리콘 층; 상기 실리콘 층의 상부에 적층되면서 상기 광도파로의 중심선을 기준으로 제2 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 저마늄(Germanium) 층; 및 상기 실리콘 층의 도핑 층 및 저마늄 층과 접촉하여 전기장을 발생시키는 메탈 전극을 포함할 수 있다.

Description

실리콘 포토닉스 기반 광검출기{SILICON PHOTONICS-BASED PHOTODETECTOR}
본 발명은 실리콘 포토닉스 기반 광검출기에 관한 것으로, 보다 구체적으로는 광검출기 내에 도핑 타입이 서로 반대인 수평형 PIN 구조 또는 PN-NIP(NP-PIN) 구조를 수직 방향으로 배치하여 넓은 영역에 강한 전기장을 발생시키는 장치에 관한 것이다.
빅데이터를 이용한 다양한 기술의 발전 등으로 인해 데이터 센터 내의 트래픽이 계속해서 증가하고 있다. 이와 같이 증가하는 트래픽을 처리하기 위해서 보다 빠른 속도의 신호를 처리할 수 있는 기술에 대한 필요성이 대두되고 있다. 실리콘 포토닉스 기술은 기존의 CMOS(Complementary Metal-Oxide Semiconductor) 공정과의 높은 호환성 외에도 고집적, 저전력의 장점을 가지고 있기 때문에 데이터 센터 내의 인터커넥션 기술의 솔루션 중 하나로 각광받고 있다.
실리콘 포토닉스 기술 기반의 인터커넥션 기술을 구현하기 위한 핵심 소자들 중 광검출기는 광신호를 수신하는 소자로, 고속 신호 송수신 구현을 위해 높은 성능이 필요한 핵심 기능 소자이다. 여러 가지 광검출기 구조 중 PIN(Positive-Intrinsic-Negative) 다이오드 구조는 빠른 응답속도로 인해 높은 대역폭을 지원할 수 있어 고속 송수신용 제품 구현에 선호되고 있다.
PIN 다이오드 구조의 광검출기는 시스템의 온-칩(On-chip) 구성을 위해 광도파로와 연결된 형태가 선호되며, 광도파로를 통해 주입된 광이 진성 영역에서 흡수되어 캐리어(전자-정공 쌍)로 전환되면 P 또는 N 형 층으로 전기장에 의해 이동하는 원리로 작동한다. PIN 다이오드 구조의 광검출기는 PIN 층의 형성 방향에 따라 수직형과 수평형 구조로 구분된다.
이중 수직형 PIN 다이오드 구조의 광검출기는 P형 도핑 층이 실리콘 층 상부에 위치하고, N형 도핑 층이 저마늄 층 상부에 위치할 수 있다. 진성 영역은 저마늄 층과 실리콘 층의 경계면 또는 실리콘-저마늄 버퍼 층과 N형 도핑 층 사이의 영역에 존재하며 저마늄으로 구성될 수 있다. 광신호는 광도파로를 따라 진행하여 저마늄 층 밑의 실리콘 층을 지나가며 실리콘 층 위에 형성된 저마늄 층으로 흡수될 수 있다.
이와 같은 수직형 PIN 다이오드 구조의 광검출기는 다이오드 구성이 실리콘-저마늄 적층 방향과 동일하여 공정 과정이 단순화될 수 있다는 장점이 있으나, 저마늄의 형태가 완전한 육면체가 될 수 없기 때문에 광전 변환으로 생성된 일부 캐리어들은 약한 (<<5 kV/cm) 프린지 전기장 안에서 이동해야 하며 이로 인해 최대 대역폭이 감소된다는 단점이 있다.
또한, 저마늄의 두께가 캐리어의 주행 거리뿐만 아니라 PIN 다이오드의 전기 용량(capacitance) 및 광신호가 실리콘 층으로부터 커플링 되는 효율을 동시에 결정하므로 저마늄 성장에 관련된 공정의 정확도에 따라 광검출기 전체 성능이 좌우된다는 문제점이 있다.
한편, 수평형 PIN 다이오드 구조의 광검출기는 수평형 PIN 다이오드가 저마늄 층 상부에 형성되는 방법과 실리콘 층에 형성되는 방법으로 나뉘었으나 저마늄 상부에 금속이 존재하지 않도록 하여 응답도를 향상시키기 위한 목적으로 최근에는 실리콘 층에 형성되는 방법이 주로 사용되고 있다.
수평형 PIN 다이오드 구조의 광검출기에서 진성영역은 일반적으로 실리콘 층에 위치하며 광신호의 커플링 방식은 수직형 PIN 다이오드 구조의 광검출기와 동일할 수 있다. 따라서 광전 변환으로 생성된 캐리어는 실리콘 층에 형성된 PIN 구조가 저마늄 영역에 형성하는 프린지 전기장에 따라 이동할 수 있다.
이와 같은 수평형 PIN 다이오드 구조의 광검출기는 저마늄 층의 두께가 충분히 얇다면 공통적으로 P형과 N형 도핑 층 사이의 진성영역 전체에 대하여 강한 전기장을 형성시킬 수 있고, 저마늄 층에 금속을 형성하지 않아도 되기 때문에 금속에 의한 광검출기 응답도 감소를 방지할 수 있다는 장점이 있다.
그러나, 실리콘 층에 수평형 PIN 다이오드 구조를 형성할 경우 저마늄 내부에 프린지 전기장이 형성되는 것을 이용하게 되므로 저마늄의 두께가 두꺼울수록 저마늄 상층부에 형성되는 전기장의 세기가 약하다는 단점이 있으며, 저마늄의 두께가 얇기 때문에 광신호가 흡수되기 시작하는 부분의 캐리어 생성 밀도가 높아서 스크리닝(electric-field screening) 효과가 발생하여 캐리어의 주행 속도가 감소하게 된다는 문제점이 있다.
본 발명은 광검출기 내에 도핑 타입이 서로 반대인 수평형 PIN 구조 또는 PN-NIP(NP-PIN) 구조를 수직 방향으로 배치하여 넓은 영역에 강한 전기장을 발생시킴으로써 캐리어의 주행 속도를 증가시키는 장치 및 방법을 제공한다.
또한, 본 발명은 실리콘 층에 형성되는 PIN 구조의 진성영역 폭을 조절하여 저마늄 상부 또는 실리콘 층으로 이동하는 캐리어의 비율을 조절함으로써 캐리어 밀집으로 인해 발생될 수 있는 성능 저하 현상을 완화할 수 있는 장치 및 방법을 제공한다.
본 발명의 일실시예에 따른 실리콘 포토닉스 기반 광검출기는 광신호가 이동하는 광도파로의 중심선을 기준으로 제1 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 실리콘 층; 상기 실리콘 층의 상부에 적층되면서 상기 광도파로의 중심선을 기준으로 제2 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 저마늄(Germanium) 층; 및 상기 실리콘 층의 도핑 층 및 저마늄 층과 접촉하여 전기장을 발생시키는 메탈 전극을 포함할 수 있다.
상기 실리콘 층에 형성된 도핑 층 및 상기 저마늄 층에 형성된 도핑 층은 상기 저마늄 층의 수평면을 기준으로 기하적으로 비대칭이고, 도핑 타입도 반대로 구성될 수 있다.
상기 실리콘 층에 형성된 도핑 층 및 상기 저마늄 층에 형성된 도핑 층은 상기 저마늄 층의 수직면을 기준으로 기하적으로 대칭이고, 도핑 타입은 반대로 구성될 수 있다.
상기 저마늄 층에 형성되는 프린지 전기장의 분포는 상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격에 의해 결정될 수 있다.
상기 저마늄 층에 형성되는 프린지 전기장의 분포는 상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격이 동일할 경우, 상기 프린지 전기장의 수평 성분 및 수직 성분이 모두 상쇄될 수 있다.
상기 저마늄 층에 형성되는 프린지 전기장의 분포는 상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격이 서로 다를 경우, 프린지 전기장의 수평 성분은 상쇄되고, 수직 성분은 보강될 수 있다.
상기 프린지 전기장의 상쇄로 인해 전계가 감소되는 위치는 상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격의 차이에 의해 결정될 수 있다.
상기 실리콘 층에 형성되는 서로 다른 타입의 도핑 층은 캐리어 생성 시 발생하는 손실 량을 줄이기 위해 상기 제1 간격이 조절될 수 있다.
본 발명의 일실시예에 따른 실리콘 포토닉스 기반 광검출기는 광신호가 이동하는 광도파로의 중심선을 기준으로 제1 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 실리콘 층 및 상기 실리콘 층에 형성된 도핑 층과 비교하여 수평면을 기준으로 기하적으로 비대칭이고, 수직면을 기준으로 기하적으로 대칭이며, 도핑 타입은 반대인 도핑층이 제2 간격에 따라 표면에 형성된 저마늄 층을 포함할 수 있다.
상기 저마늄 층에 형성되는 프린지 전기장의 분포는 상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격에 의해 결정될 수 있다.
상기 저마늄 층에 형성되는 프린지 전기장의 분포는 상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격이 동일할 경우, 상기 프린지 전기장의 수평 성분 및 수직 성분이 모두 상쇄될 수 있다.
상기 저마늄 층에 형성되는 프린지 전기장의 분포는 상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격이 서로 다를 경우, 프린지 전기장의 수평 성분은 상쇄되고, 수직 성분은 보강될 수 있다.
상기 프린지 전기장의 상쇄로 인해 전계가 감소되는 위치는 상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격의 차이에 의해 결정될 수 있다.
상기 실리콘 층에 형성되는 서로 다른 타입의 도핑 층은 캐리어 생성 시 발생하는 손실 량을 줄이기 위해 상기 제1 간격이 조절될 수 있다.
본 발명의 일실시예에 따른 실리콘 포토닉스 기반 광검출기는 SOI(Silicon-On-Insulator) 웨이퍼의 BOX(Buried oxide) 층; 상기 BOX 층의 상부에 적층되면서 광신호가 이동하는 광도파로의 중심선을 기준으로 제1 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 실리콘 층; 상기 실리콘 층의 상부에 적층되면서 상기 광도파로의 중심선을 기준으로 제2 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 저마늄(Germanium) 층; 및 상기 실리콘 층의 도핑 층 및 저마늄 층과 접촉하여 전기장을 발생시키는 메탈 전극을 포함할 수 있다.
상기 실리콘 층에 형성된 도핑 층 및 상기 저마늄 층에 형성된 도핑 층은 상기 저마늄 층의 수평면을 기준으로 기하적으로 비대칭이고, 도핑 타입도 반대로 구성될 수 있다.
상기 실리콘 층에 형성된 도핑 층 및 상기 저마늄 층에 형성된 도핑 층은 상기 저마늄 층의 수직면을 기준으로 기하적으로 대칭이고, 도핑 타입은 반대로 구성될 수 있다.
상기 저마늄 층에 형성되는 프린지 전기장의 분포는 상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격에 의해 결정될 수 있다.
본 발명의 일실시예에 의하면, 광검출기 내에 도핑 타입이 서로 반대인 수평형 PIN 구조 또는 PN-NIP(NP-PIN) 구조를 수직 방향으로 배치하여 넓은 영역에 강한 전기장을 발생시킴으로써 캐리어의 주행 속도를 증가시킬 수 있다.
또한, 본 발명은 실리콘 층에 형성되는 수평형 PIN 구조의 진성영역 폭을 조절하여 저마늄 상부 또는 실리콘 층으로 이동하는 캐리어의 비율을 조절함으로써 캐리어 밀집으로 인해 발생될 수 있는 성능 저하 현상을 완화할 수 있다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 실리콘 포토닉스 기반 광검출기의 구조를 나타낸 도면이다.
도 2 내지 도 4는 각각 수직형 PIN 구조, 수평형 PIN 구조 및 본 발명에서 제안하는 구조에 대해 도 1b 및 도 1c의 70a 영역에서 형성되는 전기장의 세기 분포를 나타낸 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 실리콘 포토닉스 기반 광검출기의 구조를 나타낸 도면이다.
도 1a는 실리콘 포토닉스 기반 광검출기(100)의 정면도를 나타낸 도면이고, 도 1b는 실리콘 포토닉스 기반 광검출기(100)의 측면도를 나타낸 도면이며, 실리콘 포토닉스 기반 광검출기(100)의 평면도를 나타낸 도면이다.
이때, 본 발명의 실리콘 포토닉스 기반 광검출기(100)는 도핑 영역의 적합한 배치를 통해 광검출기(100) 내부의 넓은 범위에 5 kV/cm 이상의 강한 전계가 분포되도록 하여 전자의 주행 속도를 증가시키고, 이를 통해 주행 시간을 감소시켜 대역폭 특성을 향상시키는 방법을 제공할 수 있다.
보다 구체적으로 실리콘 포토닉스 기반 광검출기(100)는 SOI(Silicon-on-Insulator) 웨이퍼의 BOX(Buried oxide) 층(10), BOX 층(10) 상부에 차례로 형성된 실리콘(Silicon) 층(20)과 저마늄(Germanium) 층(30), 다이오드 형성을 위한 N-형 도핑 층(21, 32)과 P-형 도핑 층(22, 31) 및 전기적 접촉을 위한 메탈 전극(50a, 50b, 60a, 60b)으로 구성될 수 있다.
이때, 광신호는 광검출기(100)의 실리콘 층(20)과 연결된 실리콘 광도파로(40)를 따라 진행할 수 있다. 실리콘 포토닉스 기반 광검출기(100)는 일례로 ~725 μm 두께의 실리콘 기판에 2~3 μm 두께의 BOX 층(10)과 200~400 nm 두께의 실리콘 층(20) 및 실리콘 광도파로(40)가 차례로 적층 되어 있는 구조에 저마늄 층(30)을 에피택시얼 성장(epitaxial growth)을 통해 형성함으로써 구현될 수 있다.
한편, 실리콘 포토닉스 기반 광검출기(100)의 역전압은 캐소드(Cathode)에 대응하는 메탈 전극(60a, 60b)에 애노드(Anode)에 대응하는 메탈 전극(50a, 50b) 보다 높은 전압을 인가함으로써 구현될 수 있다.
도 1a를 참고하면, 실리콘 포토닉스 기반 광검출기(100)의 도핑 층(21, 22, 31, 32)은 저마늄 층(30)의 수직면(C1)을 기준으로 기하적으로 대칭이고, 도핑 타입은 서로 반대로 구성될 수 있다. 또한, 실리콘 포토닉스 기반 광검출기(100)의 도핑 층(21, 22, 31, 32)은 저마늄 층(30)의 수평면(C2)를 기준으로 기하적으로 비대칭이고, 도핑 타입도 서로 반대로 구성될 수 있다. 도핑 층 21과 32가 N형 도핑 층일 경우 도핑 층 22와 31은 P형 도핑 층이 되고, 도핑 층 21과 32가 P형 도핑 층일 경우 도핑 층 22와 31은 N형 도핑 층이 될 수 있다. 따라서, 이와 같은 도핑 층(21, 22, 31, 32)이 모두 존재하는 실리콘 포토닉스 기반 광검출기(100)의 내부에서는 크게 4가지 형태의 전기장이 생성될 수 있다.
(i) 제1 형태의 전기장
도핑 층 21과 31 및 도핑 층 22와 32는 실리콘 층(20)과 저마늄 층(30)의 적층 방향과 같은 방향(수직 방향)으로 PIN(Positive-Intrinsic-Negative) 다이오드를 구성할 수 있다. 이때, 도핑 층 21과 31 및 도핑 층 22와 32 중 서로 평행하게 마주보는 도핑 영역에서 각각 적층 방향 및 그 반대 방향으로 균일한 크기의 직선형 플럭스(flux) 형태를 가지는 제1 형태의 전기장이 형성될 수 있다. 즉, 제1 형태의 전기장은 저마늄 층(30) 내부 중 C3 영역의 외부에 형성될 수 있다.
(ii) 제2 형태의 전기장
도핑 층 21과 22 및 도핑 층 31과 32는 각각 저마늄 층(30)의 수평면(C2)을 기준으로 기하적으로 비대칭이므로, 긴 쪽에서 짧은 쪽 방향 또는 짧은 쪽에서 긴 쪽 방향으로 곡선형 플럭스 형태를 가지는 제2 형태의 전기장이 형성될 수 있다. 즉, 제2 형태의 전기장은 저마늄 층(30) 내부의 C3 영역에 거리에 따라 전계의 위치가 변하게 되는 프린지 전기장이 형성될 수 있다.
(iii) 제3 형태의 전기장
도핑 층 21과 22는 저마늄 층(30)의 수평면(C2)과 같은 방향(수평 방향)으로 PIN 다이오드를 구성하고, 도핑 층 21과 22 사이의 진성 실리콘 영역에 균일한 전기장을 형성할 수 있으며, 그 외부인 저마늄 층(30)의 C3 영역 내부에 프린지 전기장을 형성할 수 있다.
(iv) 제4 형태의 전기장
도핑 층 31과 32는 간격의 유무에 따라 PN 또는 PIN 다이오드를 형성하고, C3 영역 내부에 제3 형태의 전기장과 비교하여 형성 방향이 C2를 기준으로 대칭인 프린지 전기장을 형성할 수 있다.
프린지 전기장의 분포는 필드를 형성하는 도핑 층 사이의 간격에 의해 결정되므로, 도핑 층 21과 22 사이 및 도핑 층 31과 32 사이의 간격이 서로 같을 경우 제3 형태의 전기장과 제4 형태의 전기장에 대한 프린지 전기장은 서로 완전히 상쇄될 수 있다.
반대로, 도핑 층 21과 22 사이 및 도핑 층 31과 32 사이의 간격이 서로 다를 경우 제3 형태의 전기장과 제4 형태의 전기장에 대한 프린지 전기장의 벡터 성분 중 수평 성분은 서로 방향이 반대기 때문에 상쇄되고, 수직 성분은 서로 방향이 같아 보강될 수 있다.
이와 같은 필드 상쇄의 영향으로 실리콘 포토닉스 기반 광검출기(100) 구조 내의 전계가 약화되는 부분이 발생될 수 있으며, 이와 같이 전계가 약화되는 부분은 도핑 층 21과 22 사이 및 31과 32 사이의 간격 차에 의해 위치가 결정될 수 있다.
보다 구체적으로 도핑 층 21과 22 사이 및 31과 32 사이의 간격이 같을 경우, 전계가 약화되는 부분은 저마늄 층(30)의 중앙에 위치할 수 있고, 도핑 층 31과 32 사이의 간격이 도핑 층 21과 22 사이의 간격보다 더 클수록 전계가 약화되는 부분이 실리콘 층(20) 쪽으로 이동하여 캐리어의 주행속도에 주는 영향이 줄어들 수 있다.
이와 더불어, 실리콘 층(20)에 형성되는 도핑 층 21과 22는 실리콘 광도파로(40)와 맞닿는 부분에 위치하므로 도핑 층 21과 22 사이의 간격을 조정함으로써 캐리어 생성 시 발생하는 손실 량을 줄일 수 있다.
기본적으로 실리콘에서는 통신에 사용되는 O-또는 C-밴드의 파장에 대한 흡수가 거의 일어나지 않지만 도핑을 위한 불순물(impurity)이 추가된 경우 광 흡수가 발생하게 되어 저마늄 층(30)에서의 캐리어 생성 량이 줄어들 수 있다.
광도파로(40)와 연결된 실리콘 슬랩(slab)은 광도파로(40) 보다 넓은 실리콘 층의 형태이기 때문에 광이 광도파로(40)로부터 커플링 된 후 넓게 퍼지게 되는데, 이에 따라 광이 얼마만큼 넓은 범위에서 흡수되는지가 결정될 수 있다.
만약 도핑 층 21과 22 사이의 간격을 광이 흡수되는 범위보다 좁게 한다면 상술한 실리콘에서의 광 흡수가 발생하게 되어 캐리어 생성 량에 손실이 생기게 되므로 광이 흡수되는 범위를 식별하고, 식별된 범위에 따라 도핑 층 21과 22 사이의 간격을 이와 유사하거나 넓은 범위로 조절함으로써 손실 량을 최소화할 수 있다.
도 1b 및 도 1c에 나타낸 바와 같이 저마늄 층(30)의 상부에 도핑 층을 형성하는 경우 저마늄 층(30)의 가장자리에는 도핑이 존재하지 않는 영역(70)이 생길 수 있다. 이는 정육면체의 형상으로 저마늄 층(30)을 성장시키려고 하더라도 성장 과정에서 저마늄 층(30)의 측벽이 밑면에 정확히 수직으로 형성되지 않기 때문이다. 더불어 도핑 층 자체의 형성 오차를 고려해야 되는 등의 이유가 존재할 수 있다.
따라서, 일반적인 수직형 PIN 구조로 도핑 층을 형성할 경우 해당 영역(70)에는 상대적으로 약한 (<<5kV/cm) 프린지 전기장이 형성될 수 있다. 그리고, 수평형 PIN 구조를 실리콘 층(20)에 형성하는 경우 실리콘 층(20)과 가까운 영역에서는 5kV/cm 이상의 전기장이 형성될 수 있으나, 저마늄 층(30)이 두꺼울수록 저마늄 층(30) 상층부의 프린지 전기장은 세기가 약하게 형성되는 문제가 있다. 또한, 실리콘 층(20)의 수평형 PIN 구조에서 진성영역(intrinsic region) 밖의 영역에는 전기장이 거의 형성되지 않으므로 저마늄 층(30)의 폭이 진성영역 크기로 제한되어 특성 저하 없이 수신할 수 있는 광신호의 최대 파워가 낮게 제한된다는 문제가 있다.
본 발명의 실리콘 포토닉스 기반 광검출기(100)는 이와 같은 문제를 해결하기 위하여 도핑 타입이 서로 반대인 수평형 PIN 구조 또는 PN-NIP(NP-PIN) 구조를 수직 방향으로 배치하여 넓은 영역에 강한 전기장을 발생시킴으로써 캐리어의 주행 속도를 증가시킬 수 있고, 실리콘 층(20)에 형성되는 수평형 PIN 구조의 진성영역 폭을 조절하여 저마늄 층(30)의 상부 또는 실리콘 층(20)으로 이동하는 캐리어의 비율을 조절함으로써 캐리어의 주행 거리를 최적화 할 수 있다. 더불어 수직 또는 수평 단일 방향으로 캐리어가 진행하는 경우 캐리어의 주행 거리를 최적화하기 위해 저마늄의 폭과 높이 제한된다. 제안된 구조의 경우 수평 및 수직 방향 모두로 캐리어가 주행할 수 있어 저마늄의 크기에 대한 제한이 상대적으로 완화되며 이를 통해 캐리어 밀집으로 인해 발생될 수 있는 성능 저하 현상이 완화될 수 있다.
도 2 내지 도 4는 각각 수직형 PIN 구조, 수평형 PIN 구조 및 본 발명에서 제안하는 구조에 대해 도 1b 및 도 1c의 70a 영역에서 형성되는 전기장의 세기 분포를 나타낸 도면이다.
도 2 내지 도 4에서 x는 70a 영역의 폭 방향, y는 길이 방향, z는 높이 방향을 나타내고, 전기장의 세기는 컬러 바의 형태로 표기되었으며, 컬러 바의 최대 값은 5 kV/cm이다.
도 2는 저마늄 층(30)의 상층부 및 실리콘 층(20)의 상층부에 서로 다른 타입의 도핑 층을 형성하는 수직형 PIN 구조에 대하여 70a 영역에서의 전기장 세기 분포의 일 예를 나타낸 도면이다. 도 2를 참고하면, 수직형 PIN 구조에서는 70 영역 전체에 존재하는 자기장이 1 kV/cm 미만으로 매우 약하여 캐리어가 포화 속도에 도달할 수 없는 것을 확인할 수 있다.
도 3은 실리콘 층(20)에 서로 다른 도핑 타입의 도핑 층을 형성하는 수평형 PIN 구조에 대하여 70a 영역에서의 전기장 세기 분포의 일 예를 나타낸 도면이다. 도 3을 참고하면, 수평형 PIN 구조에서는 진성영역 폭만큼의 영역에서 강한 자기장이 형성되지만 진성영역 밖의 전자는 매우 약한 세기의 전기장에 의해 가속되어 포화 속도에 도달할 수 없는 것을 확인할 수 있다.
이와 같은 수평형 PIN 구조에서 강한 자기장 영역을 확장하기 위해 실리콘 층(20)의 진성영역을 넓히는 경우, 강한 전기장의 영향을 받는 캐리어 수는 늘어나지만, 같은 전기장 세기를 유지하기 위해서 필요한 전압이 커지고, 캐리어의 주행 거리가 길어져 캐리어의 주행 시간이 증가함으로써 실리콘 포토닉스 기반 광검출기(100)의 성능 저하 현상이 발생될 수 있다.
도 4는 본 발명에서 제안한 구조에 대하여 70a 영역에서의 전기장 세기 분포의 일 예를 나타낸 도면이다. 도 4를 참고하면, 본 발명에서 제안한 구조는 같은 조건에서 70 영역 대부분이 5 kV/cm 이상의 강한 전기장의 영향을 받게 되어 70 영역 내의 거의 모든 캐리어가 포화 속도에 도달할 수 있는 것을 확인할 수 있다.
이때, 70 영역에 생성되는 필드는 도 1a에서 언급한 전기장을 3차원으로 확장한 개념으로 이해할 수 있다. 이는 수직형 PIN 구조와 수평형 PIN 구조의 장점이 결합된 것으로 캐리어의 주행 거리를 크게 증가시키지 않으면서 넓은 영역에 강한 전기장을 분포할 수 있도록 하여 전체 캐리어의 주행 시간을 줄일 수 있다.
한편, 본 발명에 따른 방법은 컴퓨터에서 실행될 수 있는 프로그램으로 작성되어 마그네틱 저장매체, 광학적 판독매체, 디지털 저장매체 등 다양한 기록 매체로도 구현될 수 있다.
본 명세서에 설명된 각종 기술들의 구현들은 디지털 전자 회로조직으로, 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어로, 또는 그들의 조합들로 구현될 수 있다. 구현들은 데이터 처리 장치, 예를 들어 프로그램가능 프로세서, 컴퓨터, 또는 다수의 컴퓨터들의 동작에 의한 처리를 위해, 또는 이 동작을 제어하기 위해, 컴퓨터 프로그램 제품, 즉 정보 캐리어, 예를 들어 기계 판독가능 저장 장치(컴퓨터 판독가능 매체) 또는 전파 신호에서 유형적으로 구체화된 컴퓨터 프로그램으로서 구현될 수 있다. 상술한 컴퓨터 프로그램(들)과 같은 컴퓨터 프로그램은 컴파일된 또는 인터프리트된 언어들을 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 독립형 프로그램으로서 또는 모듈, 구성요소, 서브루틴, 또는 컴퓨팅 환경에서의 사용에 적절한 다른 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 사이트에서 하나의 컴퓨터 또는 다수의 컴퓨터들 상에서 처리되도록 또는 다수의 사이트들에 걸쳐 분배되고 통신 네트워크에 의해 상호 연결되도록 전개될 수 있다.
컴퓨터 프로그램의 처리에 적절한 프로세서들은 예로서, 범용 및 특수 목적 마이크로프로세서들 둘 다, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서들을 포함한다. 일반적으로, 프로세서는 판독 전용 메모리 또는 랜덤 액세스 메모리 또는 둘 다로부터 명령어들 및 데이터를 수신할 것이다. 컴퓨터의 요소들은 명령어들을 실행하는 적어도 하나의 프로세서 및 명령어들 및 데이터를 저장하는 하나 이상의 메모리 장치들을 포함할 수 있다. 일반적으로, 컴퓨터는 데이터를 저장하는 하나 이상의 대량 저장 장치들, 예를 들어 자기, 자기-광 디스크들, 또는 광 디스크들을 포함할 수 있거나, 이것들로부터 데이터를 수신하거나 이것들에 데이터를 송신하거나 또는 양쪽으로 되도록 결합될 수도 있다. 컴퓨터 프로그램 명령어들 및 데이터를 구체화하는데 적절한 정보 캐리어들은 예로서 반도체 메모리 장치들, 예를 들어, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(Magnetic Media), CD-ROM(Compact Disk Read Only Memory), DVD(Digital Video Disk)와 같은 광 기록 매체(Optical Media), 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media), 롬(ROM, Read Only Memory), 램(RAM, Random Access Memory), 플래시 메모리, EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 등을 포함한다. 프로세서 및 메모리는 특수 목적 논리 회로조직에 의해 보충되거나, 이에 포함될 수 있다.
또한, 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용매체일 수 있고, 컴퓨터 저장매체 및 전송매체를 모두 포함할 수 있다.
본 명세서는 다수의 특정한 구현물의 세부사항들을 포함하지만, 이들은 어떠한 발명이나 청구 가능한 것의 범위에 대해서도 제한적인 것으로서 이해되어서는 안되며, 오히려 특정한 발명의 특정한 실시형태에 특유할 수 있는 특징들에 대한 설명으로서 이해되어야 한다. 개별적인 실시형태의 문맥에서 본 명세서에 기술된 특정한 특징들은 단일 실시형태에서 조합하여 구현될 수도 있다. 반대로, 단일 실시형태의 문맥에서 기술한 다양한 특징들 역시 개별적으로 혹은 어떠한 적절한 하위 조합으로도 복수의 실시형태에서 구현 가능하다. 나아가, 특징들이 특정한 조합으로 동작하고 초기에 그와 같이 청구된 바와 같이 묘사될 수 있지만, 청구된 조합으로부터의 하나 이상의 특징들은 일부 경우에 그 조합으로부터 배제될 수 있으며, 그 청구된 조합은 하위 조합이나 하위 조합의 변형물로 변경될 수 있다.
마찬가지로, 특정한 순서로 도면에서 동작들을 묘사하고 있지만, 이는 바람직한 결과를 얻기 위하여 도시된 그 특정한 순서나 순차적인 순서대로 그러한 동작들을 수행하여야 한다거나 모든 도시된 동작들이 수행되어야 하는 것으로 이해되어서는 안 된다. 특정한 경우, 멀티태스킹과 병렬 프로세싱이 유리할 수 있다. 또한, 상술한 실시형태의 다양한 장치 컴포넌트의 분리는 그러한 분리를 모든 실시형태에서 요구하는 것으로 이해되어서는 안되며, 설명한 프로그램 컴포넌트와 장치들은 일반적으로 단일의 소프트웨어 제품으로 함께 통합되거나 다중 소프트웨어 제품에 패키징 될 수 있다는 점을 이해하여야 한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 실리콘 포토닉스 기반 광검출기
10 : BOX 층
20 : 실리콘 층
30 : 저마늄 층
40 : 실리콘 광도파로
50a, 50b, 60a, 60b : 메탈 전극

Claims (18)

  1. 실리콘 포토닉스 기반 광검출기에 있어서,
    광신호가 이동하는 광도파로의 중심선을 기준으로 제1 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 실리콘 층;
    상기 실리콘 층의 상부에 적층되면서 상기 광도파로의 중심선을 기준으로 제2 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 저마늄(Germanium) 층; 및
    상기 실리콘 층의 도핑 층 및 저마늄 층과 접촉하여 전기장을 발생시키는 메탈 전극
    을 포함하는 실리콘 포토닉스 기반 광검출기.
  2. 제1항에 있어서,
    상기 실리콘 층에 형성된 도핑 층 및 상기 저마늄 층에 형성된 도핑 층은,
    상기 저마늄 층의 수평면을 기준으로 기하적으로 비대칭이고, 도핑 타입도 반대로 구성되는 실리콘 포토닉스 기반 광검출기.
  3. 제1항에 있어서,
    상기 실리콘 층에 형성된 도핑 층 및 상기 저마늄 층에 형성된 도핑 층은,
    상기 저마늄 층의 수직면을 기준으로 기하적으로 대칭이고, 도핑 타입은 반대로 구성되는 실리콘 포토닉스 기반 광검출기.
  4. 제1항에 있어서,
    상기 저마늄 층에 형성되는 프린지 전기장의 분포는,
    상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격에 의해 결정되는 실리콘 포토닉스 기반 광검출기.
  5. 제4항에 있어서,
    상기 저마늄 층에 형성되는 프린지 전기장의 분포는,
    상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격이 동일할 경우, 상기 프린지 전기장의 수평 성분 및 수직 성분이 모두 상쇄되는 실리콘 포토닉스 기반 광검출기.
  6. 제4항에 있어서,
    상기 저마늄 층에 형성되는 프린지 전기장의 분포는,
    상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격이 서로 다를 경우, 프린지 전기장의 수평 성분은 상쇄되고, 수직 성분은 보강되는 실리콘 포토닉스 기반 광검출기.
  7. 제6항에 있어서,
    상기 프린지 전기장의 상쇄로 인해 전계가 감소되는 위치는,
    상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격의 차이에 의해 결정되는 실리콘 포토닉스 기반 광검출기.
  8. 제1항에 있어서,
    상기 실리콘 층에 형성되는 서로 다른 타입의 도핑 층은,
    캐리어 생성 시 발생하는 손실 량을 줄이기 위해 상기 제1 간격이 조절되는 실리콘 포토닉스 기반 광검출기.
  9. 실리콘 포토닉스 기반 광검출기에 있어서,
    광신호가 이동하는 광도파로의 중심선을 기준으로 제1 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 실리콘 층; 및
    상기 실리콘 층에 형성된 도핑 층과 비교하여 수평면을 기준으로 기하적으로 비대칭이고, 수직면을 기준으로 기하적으로 대칭이며, 도핑 타입은 반대인 도핑층이 제2 간격에 따라 표면에 형성된 저마늄 층
    을 포함하는 실리콘 포토닉스 기반 광검출기.
  10. 제9항에 있어서,
    상기 저마늄 층에 형성되는 프린지 전기장의 분포는,
    상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격에 의해 결정되는 실리콘 포토닉스 기반 광검출기.
  11. 제10항에 있어서,
    상기 저마늄 층에 형성되는 프린지 전기장의 분포는,
    상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격이 동일할 경우, 상기 프린지 전기장의 수평 성분 및 수직 성분이 모두 상쇄되는 실리콘 포토닉스 기반 광검출기.
  12. 제10항에 있어서,
    상기 저마늄 층에 형성되는 프린지 전기장의 분포는,
    상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격이 서로 다를 경우, 프린지 전기장의 수평 성분은 상쇄되고, 수직 성분은 보강되는 실리콘 포토닉스 기반 광검출기.
  13. 제12항에 있어서,
    상기 프린지 전기장의 상쇄로 인해 전계가 감소되는 위치는,
    상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격의 차이에 의해 결정되는 실리콘 포토닉스 기반 광검출기.
  14. 제9항에 있어서,
    상기 실리콘 층에 형성되는 서로 다른 타입의 도핑 층은,
    캐리어 생성 시 발생하는 손실 량을 줄이기 위해 상기 제1 간격이 조절되는 실리콘 포토닉스 기반 광검출기.
  15. 실리콘 포토닉스 기반 광검출기에 있어서,
    SOI(Silicon-On-Insulator) 웨이퍼의 BOX(Buried oxide) 층;
    상기 BOX 층의 상부에 적층되면서 광신호가 이동하는 광도파로의 중심선을 기준으로 제1 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 실리콘 층;
    상기 실리콘 층의 상부에 적층되면서 상기 광도파로의 중심선을 기준으로 제2 간격에 따라 표면에 서로 다른 타입의 도핑 층이 형성된 저마늄(Germanium) 층; 및
    상기 실리콘 층의 도핑 층 및 저마늄 층과 접촉하여 전기장을 발생시키는 메탈 전극
    을 포함하는 실리콘 포토닉스 기반 광검출기.
  16. 제15항에 있어서,
    상기 실리콘 층에 형성된 도핑 층 및 상기 저마늄 층에 형성된 도핑 층은,
    상기 저마늄 층의 수평면을 기준으로 기하적으로 비대칭이고, 도핑 타입도 반대로 구성되는 실리콘 포토닉스 기반 광검출기.
  17. 제15항에 있어서,
    상기 실리콘 층에 형성된 도핑 층 및 상기 저마늄 층에 형성된 도핑 층은,
    상기 저마늄 층의 수직면을 기준으로 기하적으로 대칭이고, 도핑 타입은 반대로 구성되는 실리콘 포토닉스 기반 광검출기.
  18. 제15항에 있어서,
    상기 저마늄 층에 형성되는 프린지 전기장의 분포는,
    상기 실리콘 층에 형성된 도핑 층 사이의 제1 간격 및 상기 저마늄 층에 형성된 도핑 층 사이의 제2 간격에 의해 결정되는 실리콘 포토닉스 기반 광검출기.

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