KR20220132624A - 제조 프로세스를 제어하기 위한 방법 및 연관된 장치 - Google Patents

Abstract

기판 상에 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법 및 연관된 장치가 개시된다. 이러한 방법은 상기 프로세스에 관련된 프로세스 데이터를 획득하는 단계 및 프로세스 데이터 및 기판 상의 디바이스와 연관된 제 1 제어 목적에 기반하여 상기 프로세스에 대한 정정을 결정하는 단계를 포함한다. 상기 제 1 제어 목적이 달성될 수 있는 제 1 확률이 결정되고, 상기 정정은 상기 확률 및 상기 제 1 제어 목적과 비교되는 달성될 수 있는 제 2 확률을 가지는 적어도 하나의 제 2 제어 목적에 기반하여 조절된다.

Description

제조 프로세스를 제어하기 위한 방법 및 연관된 장치

관련 출원에 대한 상호 참조

본원은 2020 년 2 월 12 일에 출원된 EP 출원 제 20156961.3, 2020 년 2 월 20 일에 출원된 EP 출원 제 20158387.9, 2020 년 5 월 29 일에 출원된 EP 출원 제 20177353.8에 대한 우선권을 주장하는데, 이들은 그 전체 내용이 원용되어 본원에 통합된다.

본 발명은 리소그래피 프로세스에서 기판에 패턴을 적용하기 위한 방법 및 장치에 관한 것이다.

리소그래피 장치는 기판 상에, 통상적으로는 기판의 타겟부 상에 원하는 패턴을 부여하는 장치이다. 리소그래피 장치는 예컨대 집적회로(IC)의 제조 시에 사용될 수 있다. 그 경우, 마스크 또는 레티클(reticle)이라고도 불리는 패터닝 장치가 집적회로의 개별 층 상에 형성될 회로 패턴을 생성하기 위해 사용될 수 있다. 이러한 패턴은 기판(예컨대, 실리콘 웨이퍼) 상의 타겟 영역(예컨대, 하나의 다이(die)의 일부분, 하나의 다이, 또는 여러 개의 다이를 포함) 상으로 전사(transfer)될 수 있다. 패턴의 전사는 통상적으로 기판 상에 제공된 방사선-감응재(레지스트)층 상으로의 이미징(imaging)을 통해 수행된다. 일반적으로, 단일 기판은 연속적으로 패터닝되는 인접한 타겟부들의 네트워크를 포함할 것이다. 공지된 리소그래피 장치는, 한 번에 타겟부 상으로 전체 패턴을 노광함으로써 각 타겟부가 조사(irradiate)되는 이른바 스테퍼, 및 주어진 방향("스캐닝" 방향)으로 방사선 빔을 통해 패턴을 스캔하는 동시에 이러한 방향에 평행 또는 반-평행하게 기판을 스캔함으로써 각 타겟부가 조사되는 이른바 스캐너를 포함한다. 또한, 기판 상에 패턴을 임프린트(imprint)함으로써 패터닝 장치로부터 기판으로 패턴을 전사할 수도 있다.

리소그래피 공정을 모니터하기 위해서는 패터닝된 기판의 파라미터를 측정한다. 이러한 파라미터에는 예컨대 패터닝된 기판 내에 형성되거나 또는 패터닝된 기판 상에 형성된 연속층 간의 오버레이 오차 및 현상된 감광성 레지스트의 임계 선폭(critical linewidth; CD)이 포함될 수 있다. 이러한 측정은 제품 기판 및/또는 전용의 계측 타겟 상에서 수행될 수 있다. 리소그래피 공정으로 형성된 미세 구조물의 측정을 행하기 위한 다양한 기술이 있으며, 이들 기술에는 주사 전자 현미경(scanning electron microscope) 및 다양한 특수 기기를 사용하는 것이 포함된다. 신속하고 비침투식 형태의 특수 검사 기기인 산란계(scatterometer)는 방사선의 빔을 기판의 표면 상의 타겟으로 향하게 하여 산란 또는 반사된 빔의 성질을 측정한다. 두 가지 주요 유형의 산란계가 알려져 있다. 분광 산란계(spectroscopic scatterometer)는 광대역 방사선 빔을 기판 상으로 지향시키고 특정한 좁은 각도 범위로 산란된 방사선의 스펙트럼(예컨대, 파장을 함수로 하는 세기)을 측정한다. 각도 분해 산란계(angularly resolved scatterometer)는 단색성 방사선 빔(monochromatic radiation beam)을 이용하고, 산란된 방사선의 세기를 각도를 함수로 하여 측정한다.

알려진 산란계의 예들은 US2006033921A1 호 및 US2010201963A1에 기술되는 타입의 각도-분해된 산란계를 포함한다. 이러한 산란계에 의하여 사용되는 타겟은, 예를 들어 40μm * 40μm인 상대적으로 큰 격자들이고, 측정 빔은 격자보다 더 작은 스폿을 생성한다(즉, 격자는 언더필된다). 복원에 의해 피쳐 형상을 측정하는 것과 함께, 공개 특허 출원 제 US2006066855A1에 기술된 것처럼, 이러한 장치를 사용하여 회절 기초 오버레이가 측정될 수 있다. 회절 차수들의 암-시야 이미징을 사용하는 회절-기초 오버레이를 통해, 더 작은 타겟에 대한 오버레이 측정이 가능해진다. 암시야 이미징 계측의 예는 국제 특허 출원 제 WO 2009/078708 및 제 WO 2009/106279에서 발견될 수 있는데, 이들은 그 전체 내용이 원용되어 본원에 통합된다. 이러한 기술의 추가적인 개발예들은 특허 공개 번호 US20110027704A, US20110043791A, US2011102753A1, US20120044470A, US20120123581A, US20130258310A, US20130271740A 및 WO2013178422A1에 설명되었다. 이러한 타겟은 조명 스폿 보다 더 작을 수 있고, 웨이퍼 상의 제품 구조체에 의하여 둘러싸일 수도 있다. 복합 격자 타겟을 사용하여 하나의 이미지 내의 다수의 격자들이 측정될 수 있다. 이러한 출원들 모두의 내용도 참조되어 본 명세서에 원용된다.

리소그래피 프로세스를 수행할 때, 예컨대 기판에 패턴을 적용하거나 이러한 패턴을 측정할 때, 프로세스를 모니터링하고 제어하기 위해서 프로세스 제어 방법이 사용된다. 이러한 프로세스 제어 기법은 통상적으로, 리소그래피 프로세스의 제어를 위한 정정을 얻기 위해서 수행된다. 이러한 프로세스 제어 방법을 개선한다면 바람직할 것이다.

본 발명의 제 1 양태에서는, 기판 상에 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서, 상기 프로세스에 관련된 프로세스 데이터를 획득하는 단계; 데이터 및 상기 기판 상의 디바이스들과 연관된 제 1 제어 목적에 기반하여 상기 프로세스에 대한 정정을 결정하는 단계; 상기 제 1 제어 목적이 달성될 수 있는 제 1 확률을 결정하는 단계; 및 상기 확률 및 상기 제 1 제어 목적과 비교되는 달성될 수 있는 제 2 확률을 가지는 적어도 하나의 제 2 제어 목적에 기반하여 상기 정정을 조절하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법이 제공된다.

본 발명의 제 2 양태에서는, 리소그래피 프로세스 중에 기판에 제품 구조체를 제공하도록 구성되는 리소그래피 장치로서, 제 1 양태의 방법을 수행함으로써, 상기 리소그래피 프로세스 도중에 상기 리소그래피 장치의 제어를 최적화하도록 동작가능한 프로세서를 포함하는, 리소그래피 장치가 제공된다.

본 발명의 제 3 양태에서, 적합한 장치에서 실행될 때 제 1 양태의 방법을 수행하도록 동작가능한 프로그램 명령을 포함하는 컴퓨터 프로그램이 제공된다.

본 발명의 다른 양태, 특징 및 장점 및 본 발명의 다양한 실시형태의 구조 및 동작은 첨부 도면들을 참조하여 아래에서 상세하게 설명된다. 본 발명이 본 명세서에서 설명되는 특정 실시형태로 한정되지 않는다는 것에 주의한다. 이러한 실시형태는 본 명세서에서 예시를 위해 제공될 뿐이다. 본 명세서에 포함된 교시에 기초하는 추가적인 실시형태들이 당업자에게 명백해질 것이다.

이제, 본 발명의 실시형태들이 첨부된 도면을 참조하여 오직 예시에 의하여 설명될 것이다:
도 1은 반도체 디바이스용 생산 설비를 제조하는 다른 장치와 함께 리소그래피 장치를 도시한다;
도 2는 본 발명의 실시형태에 따라 타겟을 측정하는 데에 사용되기 위한 산란계의 개략도를 포함한다;
도 3은 처리 파라미터들의 예시적인 소스를 보여준다;
도 4는 중첩 프로세스 윈도우의 개념을 개략적으로 예시한다;
도 5는 리소그래피 장치의 제어를 위한 정정을 결정하는 방법을 개략적으로 도시한다; 그리고
도 6은 본 발명의 일 실시형태에 따른 방법 부가변수(slack variable)를 결정하는 방법을 기술하는 흐름도이다.
도 7은 일 실시형태에 따라서 반도체 제조 프로세스를 제어하는 데에 사용되는 수율 파라미터 / 쓰루풋 파라미터 및 노광 도즈 사이의 관계를 보여준다.

본 발명의 실시형태들을 상세하게 설명하기 이전에, 본 발명의 실시형태들이 구현될 수 있는 예시적인 환경을 제시하는 것이 유익하다.

도 1은 대량의 리소그래피 제조 프로세스를 구현하는 산업 생산 설비의 일부로서, 리소그래피 장치(LA)를 200에서 도시한다. 제공된 예에서, 제조 프로세스는 반도체 웨이퍼와 같은 기판 상에 반도체 제품(집적 회로)을 제조하기 위해 적응된다. 상이한 타입의 기판을 이러한 프로세스를 변형하여 처리함으로써 매우 다양한 제품이 제조될 수 있다는 것을 당업자는 이해할 것이다. 반도체 제품의 생산은 오늘날 상업적으로 매우 중요한 일 예로서만 사용된다.

리소그래피 장치(또는 간략히 "리소 툴(200)") 내에는 202에 측정 스테이션(MEA)이 도시되고, 204에 노광 스테이션(EXP)이 도시된다. 제어 유닛(LACU)은 206에 도시된다. 이러한 예에서, 각각의 기판은 패턴이 적용되게 하기 위해 측정 스테이션 및 노광 스테이션에 진입한다. 광학 리소그래피 장치에서, 조절된 방사선 및 투영 시스템을 사용하여 패터닝 디바이스(MA)로부터 기판 상에 제품 패턴을 전사하기 위해서 예를 들어 투영 시스템이 사용된다. 이것은 패턴의 이미지를 방사선-감응 레지스트 재료의 층에 형성함으로써 이루어진다.

본 명세서에서 사용되는 "투영 시스템"이라는 용어는, 이용되고 있는 노광 방사선(exposure radiation)에 대해 적합하거나 또는 침지액(immersion liquid)의 사용 또는 진공의 사용과 같은 다른 요인들에 대해 적합한, 굴절식, 반사식, 반사 굴절식(catadioptric), 자기식, 전자기식, 및 정전식 광학 시스템, 또는 이들의 임의의 조합을 포함하는 어떠한 타입의 투영 시스템도 포함하는 것으로 넓게 해석되어야 한다. 패터닝(MA) 디바이스는 마스크 또는 레티클일 수 있고, 이것은 패터닝 디바이스에 의해 투과되거나 반사된 방사선 빔에 패턴을 부여한다. 알려진 동작 모드는 스테핑 모드 및 스캐닝 모드를 포함한다. 잘 알려진 바와 같이, 투영 시스템은 기판에 대한 지지 및 위치설정 시스템 및 패터닝 디바이스와 다양한 방식으로 협동하여 원하는 패턴을 기판에 걸친 많은 타겟 부분에 적용시킬 수 있다. 프로그램가능한 패터닝 디바이스는 고정된 패턴을 가지는 레티클 대신에 사용될 수 있다. 예를 들어, 방사선은 심자외선(DUV) 또는 극자외(EUV) 파대역에 있는 전자기 방사선을 포함할 수 있다. 본 발명은 다른 타입의 리소그래피 프로세스, 예를 들어 전자 빔에 의한, 예를 들어 임프린트 리소그래피 및 다이렉트 라이팅(direct writing) 리소그래피에도 역시 적용가능하다.

리소그래피 장치 제어 유닛(LACU)은 다양한 액츄에이터 및 센서의 모든 이동 및 측정을 제어하여, 기판(W) 및 레티클(MA)을 수용하고 패터닝 동작을 구현한다. LACU는 장치의 동작과 관련된 원하는 계산을 구현하는 신호 처리와 데이터 처리 능력을 더 포함한다. 실무상, 제어 유닛(LACU)은, 이러한 장치 내의 서브시스템 또는 컴포넌트의 실시간 데이터 획득, 처리 및 제어를 각각 처리하는 많은 서브유닛들의 시스템으로서 구현될 것이다.

패턴이 노광 스테이션(EXP)에서 기판에 적용되기 전에, 기판은 측정 스테이션(MEA)에서 처리되어 다양한 준비 단계들이 수행될 수 있게 한다. 준비 단계는 레벨 센서를 사용하여 기판의 표면 높이를 매핑하는 것과 정렬 센서를 사용하여 기판 상의 정렬 마크의 위치를 측정하는 것을 포함할 수도 있다. 공칭적으로, 정렬 마크는 규칙적인 그리드 패턴으로 배치된다. 그러나, 마크를 생성할 때 생기는 부정확성과 처리되는 동안 발생하는 기판의 변형 때문에, 마크들은 이상적인 그리드로부터 벗어나게 된다. 결과적으로, 이러한 장치가 제품 피쳐를 매우 높은 정확도로 올바른 위치에 인쇄하려면, 기판의 위치 및 배향을 측정하는 것에 추가하여, 실무상 정렬 센서는 기판 면적에 걸쳐 많은 마크의 위치를 자세하게 측정해야 한다. 이러한 장치는 두 개의 기판 테이블을 가지는 소위 이중 스테이지 타입일 수 있고, 각 테이블에는 제어 유닛(LACU)에 의해 제어되는 위치설정 시스템이 있다. 하나의 기판 테이블에 있는 하나의 기판이 노광 스테이션(EXP)에서 노광되는 동안, 다른 기판은 측정 스테이션(MEA)에 있는 다른 기판 테이블에 로딩될 수 있어서, 다양한 준비 단계들이 수행될 수 있다. 그러므로, 정렬 마크를 측정하는 것은 시간이 많이 걸리는 작업이고, 두 개의 기판 테이블을 제공하면 장치의 쓰루풋이 크게 증가하게 될 수 있다. 기판 테이블이 측정 스테이션과 노광 스테이션에 있는 동안 기판 테이블의 위치를 위치 센서(IF)가 측정할 수 없다면, 이러한 스테이션 양자 모두에서의 기판 테이블의 위치를 측정할 수 있도록 제 2 위치 센서가 제공될 수 있다. 예를 들어, 리소그래피 장치(LA)는 두 개의 기판 테이블과 그들 사이에서 기판 테이블이 교환될 수 있는 두 개의 스테이션 - 노광 스테이션 및 측정 스테이션 - 을 가지는, 소위 듀얼 스테이지 타입일 수 있다.

생산 설비 내에서, 장치(200)는, 이러한 장치(200)에 의한 패터닝을 위해서 감광성 레지스트 및 다른 코팅을 기판(W)에 적용시키기 위한 코팅 장치(208)를 역시 포함하는 "리소 셀" 또는 "리소 클러스터"의 일부를 형성한다. 장치(200)의 출력측에는, 노광된 패턴을 물리적 레지스트 패턴으로 현상하기 위해서 베이킹 장치(210) 및 현상 장치(212)가 제공된다. 이러한 장치들 모두 사이에서, 기판 핸들링 시스템은 기판을 지지하고 이들을 장치의 일부에서 다른 부분으로 전달하는 것을 담당한다. 통칭하여 트랙으로도 지칭되는 이들 장치는 감독 제어 시스템(supervisory control system; SCS)에 의해 제어되는 트랙 제어 유닛의 제어 하에 있게 되며, 감독 제어 시스템은 또한 리소그래피 장치 제어 유닛(LACU)을 통해 리소그래피 장치를 제어한다. 그러므로, 처리량 및 처리 효율을 최대화하기 위해 상이한 장치가 작동될 수 있다. 감독 제어 시스템(SCS)은 각각의 패터닝된 기판을 생성하기 위해 수행될 단계들의 정의를 상세히 제공하는 레시피 정보(R)를 수신한다.

리소셀 내에서 패턴이 적용되고 현상되면, 패터닝된 기판(220)은 222, 224, 226에 예시되는 것과 같은 다른 처리 장치로 전달된다. 통상적인 제조 설비 내에는 다양한 장치에 의해 광범위한 처리 단계들이 구현된다. 예시를 위하여, 이러한 실시형태에서 장치(222)는 에칭 스테이션이고, 및 장치(224)는 에칭후 어닐링 단계를 수행한다. 더 나아가 물리적 및/또는 화학적 처리 단계들이 추가적인 장치(226 등) 내에 적용된다. 재료의 증착, 표면 재료 특성의 수정(산화, 도핑, 이온 주입 등), 화학적-기계적 연마(CMP) 등과 같은 여러 타입의 동작들이 실제 디바이스를 제작하기 위해 요구될 수 있다. 실무상, 장치(226)는 하나 이상의 장치에서 수행되는 일련의 상이한 프로세스 단계를 나타낸다. 다른 예로서, 리소그래피 장치에 의해 도포된 전조 패턴에 기초하여 다수의 더 작은 피쳐를 생성하기 위한, 자기-정렬 다중 패터닝을 구현하기 위한 장치 및 처리 단계가 제공될 수 있다.

잘 알려진 바와 같이, 반도체 디바이스를 제작하려면, 적합한 재료 및 패턴을 가지는 디바이스 구조체를 기판 위에 층별로 쌓아올리기 위해 이러한 처리들의 반복이 수반된다. 이에 따라, 리소 클러스터에 도달하는 기판(230)은 새롭게 준비된 기판일 수도 있고, 또는 기판은 이러한 클러스터 또는 완전히 다른 장치에서 이전에 처리된 기판일 수도 있다. 이와 유사하게, 요구되는 처리에 따라서, 장치(226)를 떠나는 기판(232)은 동일한 리소 클러스터 내에서의 후속 패터닝 동작을 위해 반환될 수 있거나, 상이한 클러스터 내에서의 패터닝 동작을 위해 보내질 수 있거나, 다이싱 및 패키징을 위해 보내져야 할 마감된 제품일 수도 있다.

제품 구조체의 각각의 층은 상이한 세트의 프로세스 단계를 요구하고, 각각의 층에서 사용되는 장치(226)는 타입이 완전히 다를 수도 있다. 더 나아가, 장치(226)에 의해 적용될 처리 단계들이 공칭적으로 동일한 경우에도, 큰 설비 내에서는 단계(226)를 상이한 기판들에서 수행하도록 병렬로 작동하는 동일하다고 가정되는 여러 머신들이 존재할 수 있다. 셋업에서의 작은 차이 또는 이러한 머신들 사이에서의 고장은, 이들이 상이한 방식으로 상이한 기판에 영향을 준다는 것을 의미할 수 있다. 심지어, 에칭(장치(222))과 같이 각각의 층에 대해 상대적으로 공통인 단계들도, 공칭적으로 동일하지만 병렬적으로 작동하여 쓰루풋을 최대화하는 여러 에칭 장치들에 의해 구현될 수 있다. 더욱이, 실무적으로는, 다른 층들은 에칭될 재료의 세부사항과 예를 들어 이방성 에칭과 같은 특별한 요구 사항에 따라서 다른 에칭 프로세스, 예를 들어 화학적 에칭, 플라즈마 에칭을 요구한다.

선행 및/또는 후속 프로세스는 전술된 것처럼 다른 리소그래피 장치에서 수행될 수 있고, 심지어 상이한 타입의 리소그래피 장치에서 수행될 수도 있다. 예를 들어, 분해능 및 오버레이와 같은 파라미터에 대해서 엄격한 디바이스 제조 프로세스에서의 일부 층들은 덜 엄격한 다른 층들보다 더 발전된 리소그래피 툴에서 수행될 수 있다. 그러므로 일부 층들은 침지 타입 리소그래피 툴에서 노광될 수 있는 반면에, 다른 층들은 '건식(dry') 툴에서 노광된다. 일부 층들은 DUV 파장에서 동작하는 툴 안에서 노광될 수 있는 반면에, 다른 층들은 EUV 파장 방사선을 사용하여 노광된다.

리소그래피 장치에 의해 노광되는 기판이 정확하고 일정하게 노광되도록 하기 위해서는, 노광된 기판을 검사하여 후속 층들 사이의 오버레이 에러, 라인 두께, 임계 치수(CD) 등과 같은 특성을 측정하는 것이 바람직할 수 있다. 따라서, 리소셀(LC)이 그 안에 위치되는 제조 설비는, 리소셀 내에서 처리된 기판(W)의 일부 또는 전부를 수납하는 계측 시스템을 더 포함한다. 계측 결과는 감독 제어 시스템(SCS)으로 직접적으로 또는 간접적으로 제공된다. 오차가 검출되는 경우, 특히 동일 배치(batch)의 다른 기판이 여전히 노광되기에 충분한 정도로 계측이 곧바로 신속하게 행해질 수 있으면, 후속 기판의 노광에 대한 조정이 이루어질 수 있다. 또한, 이미 노광된 기판들은 스트리핑되고 재작업(rework) 되며 - 수율을 개선하기 위하여 - 또는 폐기되어, 이를 통하여 오류가 있는 것으로 알려진 기판에 다른 처리를 수행하는 것을 회피할 수도 있다. 기판의 일부 타겟부에만 오류가 있는 경우, 양호한 것으로 간주되는 타겟부에만 추가의 노광이 수행될 수 있다.

도 1에는 제조 프로세스의 원하는 스테이지에서 제품의 파라미터를 측정하기 위해 제공되는 계측 장치(240)도 역시 도시된다. 현대의 리소그래피 생산 설비 내에 있는 계측 스테이션의 공통적인 예는, 예를 들어 암시야 산란계, 각도-분해된 산란계 또는 분광식 산란계인데, 이것은 장치(222)에서의 에칭 이전에 220에서 현상된 기판의 특성을 측정하기 위해 적용될 수 있다. 계측 장치(240)를 사용하면, 예를 들어 오버레이 또는 임계 치수(CD)와 같은 중요한 성능 파라미터가 현상된 레지스트 내의 규정된 정확도 요구 사항을 만족시키지 않는다는 것이 결정될 수 있다. 에칭 단계 이전에, 현상된 레지스트를 벗겨내고 리소 클러스터를 통해 기판(220)을 재처리할 기회가 있다. 장치(240)로부터의 계측 결과(242)는, 시간에 따라 미세하게 조절하는 감독 제어 시스템(SCS) 및/또는 제어 유닛(LACU)(206)에 의해서, 패터닝 동작의 정확한 성능을 유지하여 제품이 사양에 벗어나게 제작되거나 재작업해야 하는 위험을 최소화시키기 위해 사용될 수 있다.

또한, 계측 장치(240) 및/또는 다른 계측 장치(미도시)는 처리된 기판(232, 234), 및 인입하는 기판(230)의 특성을 측정하기 위해 적용될 수 있다. 계측 장치는 오버레이 또는 CD와 같은 중요한 파라미터를 결정하기 위하여, 처리된 기판 상에서 사용될 수 있다.

본 발명의 실시형태에서 사용하기에 적합한 계측 장치가 도 2의 (a)에 도시된다. 타겟(T) 및 타겟을 조명하기 위해 사용되는 측정 방사선의 회절광선이 도 2의 (b)에 더 상세히 도시되어 있다. 도시된 계측 장치는 암시야 계측 장치라고 알려진 타입이다. 이러한 측정 장치는 독립형 디바이스이거나 리소그래피 장치(LA), 예를 들어 측정 스테이션, 또는 리소그래피 셀(LC) 중 하나에 통합될 수 있다. 장치에 걸쳐서 여러 브랜치를 가지는 광축이 점선 O로 표현된다. 이러한 장치에서, 소스(11)(예를 들어, 제논 램프)에 의하여 방출된 광은 렌즈(12, 14) 및 대물 렌즈(16)를 포함하는 광학 시스템에 의하여 빔 분할기(15)를 통해 기판(W)으로 지향된다. 이러한 렌즈들은(4F) 배치구성(4F arrangement)의 이중 시퀀스로 배치된다. 다른 렌즈 장치가 기판 이미지를 검출기에 여전히 제공하고, 공간적-주파수 필터링을 위하여 중간 퓨필-평면의 액세스를 동시에 허용하기만 하면, 이것도 역시 사용될 수 있다. 그러므로, 방사선이 기판에 입사하는 각도 범위는, 본 명세서에서(공액(conjugate)) 퓨필 평면이라고 불리는 기판 평면의 공간적 스펙트럼을 제공하는 평면에서의 공간적 세기 분포를 정의함으로써 선택될 수 있다. 특히, 이것은 대물 렌즈 퓨필 평면의 역-투영된(back-projected) 이미지인 평면에, 렌즈들(12 및 14) 사이에 적합한 형태의 애퍼쳐 플레이트(13)를 삽입함으로써 수행될 수 있다. 예시된 예에서, 애퍼쳐 플레이트(13)는, 다른 조명 모드가 선택되게 하는 13N 및 13S 라고 명명되는 다른 형태들을 가진다. 이러한 예에서 조명 시스템은 오프-축 조명 모드를 형성한다. 제 1 조명 모드에서, 애퍼쳐 플레이트(13N)는, 오직 설명의 편의를 위해서 '북쪽'이라고 지정되는 방향으로부터 오프-축을 제공한다. 제 2 조명 모드에서, 애퍼쳐 플레이트(13S)는 유사하지만 '남쪽'이라고 명명되는 방향으로부터 오는 조명을 제공하기 위하여 사용된다. 다른 애퍼쳐를 사용하면 조명의 다른 모드들도 가능해진다. 퓨필 평면의 나머지는 어두운 것이 선호되는데, 이것은 원하는 조명 모드 외부의 임의의 불필요한 광이 원하는 측정 신호와 간섭을 일으킬 것이기 때문이다.

도 2의 (b)에 도시된 바와 같이, 타겟(T)은 대물 렌즈(16)의 광축(O)에 법선을 이루는 기판(W)과 함께 배치된다. 기판(W)은 지지대(미도시)에 의해 지지될 수 있다. 축(O)에서 벗어난 각도로부터 타겟(T)에 충돌하는 측정 방사선(I)의 광선은 0차 광선(실선 0) 및 두 개의 1차 광선(일점쇄선 +1 및 이점쇄선 -1)이 발생되게 한다. 오버필된 소타겟의 경우에, 이러한 광선들은 계측 타겟(T) 및 다른 피쳐를 포함하는 기판의 영역을 커버하는 많은 평행 광선들 중 단지 하나일 분이라는 것을 기억해야 한다. 플레이트(13)에 있는 애퍼쳐가 유한한 폭(광의 유용한 양을 허락하기에 필요한 폭)을 가지기 때문에, 입사 광선(I)은 사실상 각도의 일정한 범위를 점유할 것이고, 회절된 광선 0 및 +1/-1은 어느 정도 확산될 것이다. 소타겟의 점확산 함수에 따라서, 각각의 차수 +1 및 -1은 도시된 바와 같은 단일한 이상적인 광선이 아니라 각도의 일정 범위에 걸쳐 더 넓게 확산될 것이다. 대물 렌즈에 진입하는 1차 광선이 중심 광축과 가깝게 정렬되도록 타겟의 격자 피치 및 조명 각도가 설계되거나 조절될 수 있다는 점에 주의한다. 도 2의 (a) 및 도 2의 (b)에 예시된 광선들은 다소 오프 축이어서 도면에서 더 쉽게 구별될 수 있게 도시된다.

기판(W) 상의 타겟(T)에 의하여 회전된 것 중 적어도 0 및 +1 차 광선들은 대물 렌즈(16)에 의하여 수집되고 다시 빔 분할기(15)로 지향된다. 도 2의 (a)로 돌아가면, 제 1 및 제 2 조명 모드 모두가 북쪽(N) 및 남쪽(S)이라고 명명된 서로 반대인 애퍼쳐를 지정함으로써 예시된다. 측정 방사선의 입사 광선(I)이 광축의 북쪽으로부터 입사하는 경우, 즉 제 1 조명 모드가 애퍼쳐 플레이트(13N)를 사용하여 적용되면, +1(N) 이라고 명명된 +1 회절 광선이 대물 렌즈(16)에 입사한다. 이에 반해, 제 2 조명 모드가 애퍼쳐 플레이트(13S)를 사용하면 적용되는 경우, -1 회절 광선(1(S)라고 명명됨)이 렌즈(16)에 진입한다.

제 2 빔 분할기(17)는 회절된 빔을 두 개의 측정 브랜치를 향해 분할한다. 제 1 측정 브랜치에서, 광학 시스템(18)은 0차와 1차 회절빔을 사용하여 제 1 센서(19)(예를 들어, CCD 또는 CMOS 센서) 상에 타겟의 회절 스펙트럼(퓨필 평면 이미지)을 형성한다. 각각의 회절 차수는 센서 상의 다른 포인트에 도달하여, 이미지 처리를 통하여 차수를 비교하고 대조할 수 있다. 센서(19)에 의해 캡쳐된 퓨필 평면 이미지는 본 명세서에서 설명되는 방법에서 사용되는 재구성과 같은 많은 측정 목적을 위해 사용될 수 있다. 퓨필 평면 이미지는 계측 장치를 포커싱하는 것 및/또는 1차 빔의 세기 측정을 정규화하기 위해서도 사용될 수 있다.

제 2 측정 브랜치에서, 광학 시스템(20, 22)은 타겟(T)의 이미지를 센서(23)(예를 들어, CCD 또는 CMOS 센서)에 형성한다. 제 2 측정 브랜치에서, 애퍼쳐 스톱(aperture stop; 21)이 퓨필-평면에 대하여 켤레인 평면에 제공된다. 애퍼쳐 스톱(21)은 0차 회절빔을 차단하여 센서(23)에 형성된 타겟의 이미지가 -1 또는 +1 일차 빔에 의해서만 형성되게 하는 기능을 한다. 센서(19 및 23)에 의하여 캡쳐된 이미지는 이미지 프로세서(PU)로 출력되고, 이것의 기능은 수행되는 특정 타입의 측정에 따라서 달라질 것이다. '이미지'라는 용어는 본 명세서에서 광의로 사용된다는 것에 주의한다. 이와 같이 격자 라인의 이미지는, -1 및 +1 차수 중 오직 하나만 존재할 경우에는 형성되지 않을 것이다.

도 2에 도시되는 애퍼쳐 플레이트(13) 및 필드 스톱(21)의 특정 형태들은 순전히 예일 뿐이다. 본 발명의 다른 실시형태에서, 타겟의 온-축 조명이 사용되며, 오프-축 애퍼쳐를 가지는 애퍼쳐 스톱이 회절된 광의 오직 하나의 1차 광만을 센서로 실질적으로 전달하도록 사용된다. 또 다른 실시형태에서, 2차, 3차 및 더 고차인 빔(도 2에는 미도시)이 1차 빔 대신에 또는 이에 추가하여 측정에 사용될 수 있다.

타겟(T)은 다수의 격자를 포함할 수 있고, 이들은 복합 격자의 다른 부분들이 형성되는 층들 사이의 오버레이의 측정을 용이하게 하기 위하여 상이하게 바이어스된 오버레이 오프셋을 가질 수 있다. 격자는 인입하는 방사선을 X 및 Y 방향으로 회절하기 위하여 배향에 있어서도 다를 수 있다. 일 예에서, 타겟은 바이어스된 오버레이 오프셋 +d 및 -d를 가지는 두 X-방향 격자, 바이어스된 오버레이 오프셋 +d 및 -d를 가지는 Y-방향 격자를 포함할 수 있다. 이러한 격자들의 개별 이미지는 센서(23)에 의하여 캡쳐된 이미지에서 식별될 수 있다. 격자들의 개별 이미지가 식별되면, 예를 들어 식별된 영역 내의 선택된 픽셀 세기 값을 평균화하거나 합산함으로써 그러한 개별 이미지의 세기가 측정될 수 있다. 이미지의 세기 및/또는 다른 속성이 서로 비교될 수 있다. 이러한 결과는 리소그래피 프로세스의 다른 파라미터를 측정하도록 결합될 수 있다.

다양한 기법들이 기판 상의 패턴의 재현의 정확도를 개선하기 위하여 사용될 수 있다. 기판 상으로의 패턴의 정확한 재현은 IC의 생산에서의 유일한 관심 대상은 아니다. 다른 관심 대상은 수율인데, 이것은 일반적으로 디바이스 제조사 또는 디바이스 제조 프로세스가 하나의 기판마다 얼마나 많은 기능성 디바이스를 생산할 수 있는지를 측정한다. 수율을 향상시키기 위하여 다양한 접근법이 채용될 수 있다. 이러한 하나의 접근법은, 디바이스를 생성하는 것이(예를 들어, 디자인 레이아웃의 일부를 스캐너와 같은 리소그래피 장치를 사용하여 기판 상으로 이미징하는 것) 기판을 처리하는 동안, 예를 들어 디자인 레이아웃의 일부를 리소그래피 장치를 사용하여 기판 상에 이미징하는 동안, 처리 파라미터 중 적어도 하나의 섭동(perturbation)에 대해서 더 잘 견디게 하려고 시도한다. 중첩 프로세스 윈도우(overlapping process window; OPW)의 개념이 이러한 접근법을 위한 유용한 툴이다. 디바이스(예를 들어, IC)를 생산하는 것은, 이미징 전후 또는 이미징 중의 기판 측정, 기판의 로딩 또는 언로딩, 패터닝 디바이스의 로딩 또는 언로딩, 다이를 노광 전에 투영 광학기 아래에 위치시키는 것, 하나의 다이로부터 다른 다이로 스테핑하는 것 등과 같은 다른 단계를 포함할 수 있다. 더 나아가, 패터닝 디바이스 상의 다양한 패턴은 상이한 프로세스 윈도우(즉, 패턴이 사양 안에서 생설될 처리 파라미터의 공간)를 가질 수 있다. 잠재적으로 생길 수 있는 시스템적 결함에 관련된 패턴 사양의 예에는, 네킹(necking), 라인 풀백(line pull back), 라인 박형화, CD, 에지 배치, 중첩, 레지스트 상단 손실, 레지스트 언더컷 및/또는 브리징(bridging)에 대한 체크가 있다. 패터닝 디바이스 상의 패턴의 전부 또는 일부(보통, 특정 구역 내의 패턴)의 프로세스 윈도우는 각각의 개별 패턴의 (예를 들어, 중첩하는) 프로세스 윈도우를 병합함으로써 획득될 수 있다. 따라서, 이러한 패턴의 프로세스 윈도우는 중첩 프로세스 윈도우라고 불린다. OPW의 경계는 개별 피쳐 중 일부의 프로세스 윈도우의 경계를 포함할 수 있다. 다르게 말하면, 이러한 개별 패턴이 OPW를 한정한다. 이러한 개별 패턴은 "핫 스폿" 또는 "프로세스 윈도우 한정 패턴(process window limiting pattern; PWLP)"이라고 불릴 수 있고, 이들은 본 명세서에서 상호교환가능하도록 사용된다. 리소그래피 프로세스를 제어할 때, 핫 스폿에 포커싱하는 것이 가능하고 통상적으로 경제적이다. 핫 스폿에 결함이 없으면, 모든 패턴들이 무결함일 가능성이 있다. 처리 파라미터의 값이 OPW의 밖에 있는 경우에는 처리 파라미터의 값이 OPW에 더 가까울 때, 또는 처리 파라미터의 값이 OPW 내에 있는 경우에는 처리 파라미터의 값이 OPW의 경계로부터 더 멀리 있을 때, 이미징은 섭동에 대해 더 관대해진다.

도 3은 처리 파라미터(350)의 예시적인 소스를 보여준다. 하나의 소스는 처리 장치의 데이터(310), 예컨대 리소그래피 장치의 소스, 투영 광학기, 기판 스테이지 등, 그리고 트랙 등의 파라미터일 수 있다. 다른 소스는 다양한 기판 계측 툴로부터의 데이터(320), 예컨대 기판 높이 맵, 초점 맵, 임계 치수 균일성(critical dimension uniformity; CDU) 맵 등일 수 있다. 데이터(320)는, 적용가능한 기판이 기판의 재작업을 방지하는 단계(예를 들어, 현상)에 노출되기 전에 획득될 수 있다. 다른 소스는, 하나 이상의 패터닝 디바이스 계측 툴, 패터닝 디바이스 CDU 맵, 패터닝 디바이스(예를 들어, 마스크) 막 적층 파라미터 변동 등으로부터의 데이터(330)일 수 있다. 또 다른 소스는 처리 장치의 운영자로부터의 데이터(340)일 수 있다.

도 4는 OPW의 개념을 개략적으로 예시한다. 개념을 예시하기 위하여, 패터닝 디바이스 상의 구역, 또는 그리드 요소/픽셀(500)은 오직 두 개의 개별 패턴(510 및 520)만을 가지는 것으로 추정된다. 이러한 구역은 훨씬 더 많은 패턴을 포함할 수 있다. 개별 패턴(510 및 520)에 대한 프로세스 윈도우는 각각 511 및 512 이다. 개념을 예시하기 위하여, 처리 파라미터는 초점(수평 축) 및 선량(수직 축)만을 포함한다고 가정된다. 그러나, 처리 파라미터는 임의의 적합한 파라미터를 포함할 수도 있다. 구역의 OPW(550)는 프로세스 윈도우(511 및 512) 사이의 중첩부를 찾음으로써 획득될 수 있다. OPW(550)는 도 4에서 빗금 구역으로 표현된다. OPW(550)는 비정규적 형상을 가질 수 있다. 그러나, OPW를 쉽게 나타내고 처리 파라미터 값들의 세트가 OPW 내에 있는지 여부를 쉽게 결정하기 위하여, "근사화된(fitted) OPW"(예를 들어, 타원(560))가 대신 사용될 수 있다. "근사화된 OPW"는, 예를 들어 OPW 내에 맞춤되는 최대 초타원체(hyperellipsoid)(예를 들어, 이러한 예에서와 같은 2-차원의 처리 파라미터 공간 내의 타원, 타원형 3-차원의 처리 파라미터 공간 등)일 수 있다. "근사화된 OPW"를 사용하면 계산 비용이 감소되는 경향이 있지만 OPW의 전체 크기의 장점을 가지지 않는다.

처리 파라미터의 값은, 처리 파라미터가 OPW 밖으로 천이하고 따라서 결함을 초래하고 수율을 감소시킬 가능성을 줄이기 위하여, 이들이 OPW 또는 근사화된 OPW의 경계로부터 떨어져 있도록 선택될 수 있다. 처리 파라미터의 값을 선택하는 하나의 접근법은, 실제 이미징 이전에, (1) 리소그래피 장치를 최적화하는 것(예를 들어, 소스 및 투영 광학기를 최적화하는 것) 및 디자인 레이아웃을 최적화하는 것, (2) OPW 또는 근사화된 OPW를 결정하는 것(예를 들어, 시뮬레이션에 의하여), 및(3) OPW 또는 근사화된 OPW의 경계로부터 가능한 멀리 떨어져 있는 포인트를 처리 파라미터의 공간에서 결정하는 것(즉, 처리 파라미터의 값을 결정하는 것)(이러한 포인트는 OPW 또는 근사화된 OPW의 "중심"이라고 불릴 수 있음)을 포함한다. 도 4의 예에서, 포인트(555)가 OPW(550)의 경계로부터 가능한 멀리 떨어져 있는 처리 파라미터 공간 내의 포인트이고, 포인트(565)는 근사화된 OPW(560)의 경계로부터 가능한 멀리 떨어져 있는 처리 파라미터 공간 내의 포인트이다. 포인트(555) 및 포인트(565)는 공칭 조건이라고 불릴 수 있다. 이미징 중에 또는 이미징 이전에, 처리 파라미터가 포인트(555) 또는 포인트(565)로부터 멀어져서 OPW의 경계를 향해 또는 심지어 OPW의 경계 밖으로 천이한다면, 바람직하게는 이미징 또는 다른 처리를 인터럽트 하지 않으면서 이러한 천이를 인식하고 처리 파라미터를 OPW 내로 그리고 그 경계로부터 멀어지게 다시 집어넣기 위한 적절한 정정을 하는 능력을 가진다면 유리할 것이다.

실제 이미징 중에 또는 실제 이미징 이전에, 처리 파라미터는 OPW 또는 근사화된 OPW의 경계로부터 가능한 먼 포인트로부터 벗어나게 되는 섭동을 가질 수 있다. 예를 들어, 초점은 노광될 기판의 토포그래피, 기판 스테이지에서의 드리프트, 투영 광학기의 변형 등에 의해서 변할 수 있다; 선량은 소스 세기 내의 드리프트, 드웰(dwell) 시간 등에 의해서 변할 수 있다. 섭동은 처리 파라미터가 OPW 밖으로 벗어나서, 결함을 일으킬 수 있게 하도록 충분히 클 수 있다. 섭동되는 처리 파라미터를 식별하고 해당 처리 파라미터를 정정하기 위해서 다양한 기법이 사용될 수 있다. 예를 들어, 초점이, 예를 들어 기판의 나머지로부터 다소 올라간 기판의 어느 구역이 노광되는 중이어서 섭동되면, 기판 스테이지는 이러한 섭동을 보상하기 위해서 이동되거나 틸트될 수 있다.

리소그래피 프로세스의 제어는 통상적으로, 피드백되거나 피드포워드된 후, 예를 들어 필드간(기판에 걸친 지문) 또는 필드내(필드에 걸친 지문) 모델을 사용하여 모델링된 측정에 기반한다. 한 다이 내에는, 메모리 구역, 로직 구역, 콘택 구역 등과 같은 별개의 기능성 구역이 존재할 수 있다. 각각의 상이한 기능성 구역, 또는 상이한 기능성 구역 타입은, 각각 상이한 프로세스 윈도우 중심을 가지는 상이한 프로세스 윈도우를 가질 수 있다. 예를 들어, 상이한 기능성 구역 타입은 상이한 높이, 및 따라서 상이한 최선 초점 설정을 가질 수 있다. 또한, 상이한 기능성 구역 타입은 상이한 구조체 복잡성, 및 따라서 각각의 최선 초점 주위의 상이한 초점 공차(초점 프로세스 윈도우)를 가질 수 있다. 그러나, 이러한 상이한 기능성 구역 각각은 통상적으로, 제어 그리드 분해능 제한사항에 기인하여 동일한 초점(또는 선량 또는 위치 등) 설정을 사용하여 형성될 것이다.

리소그래피 제어는 통상적으로, (예를 들어) 이전에 형성된 구조체의 측정에 기반하여, 하나 이상의 특정 제어 자유도에 대한 하나 이상의 세트-포인트 정정의 오프라인 계산을 사용하여 수행된다. 세트-포인트 정정은 특정 프로세스 파라미터에 대한 정정을 포함할 수 있고, 측정된 프로세스 파라미터가 사양 내에(예를 들어, 최선 세트포인트 또는 최선 값에 대한 허용된 변동; 예를 들어, OPW 또는 프로세스 윈도우 내에) 남아 있도록, 임의의 드리프트 또는 오차를 보상하기 위한 특정 자유도의 설정의 정정을 포함할 수 있다. 예를 들어, 중요한 프로세스 파라미터는 초점이고, 초점 오차는 기판 상에 형성되는 중의 결함있는 구조체에서 명백히 드러날 수 있다. 통상적인 초점 제어 루프에서는, 초점 피드백 방법론이 사용될 수 있다. 이러한 방법론은, 형성된 구조체 상에서 사용되는 초점 설정을 측정할 수 있는 계측 단계를 포함할 수 있다; 예를 들어, 계측 단계는 초점 의존적 비대칭을 가지는 타겟이 형성되어 초점 설정이 타겟 상의 비대칭의 측정으로부터 후속하여 결정될 수 있게 되는 회절 기반 초점(diffraction based focus; DBF) 기법을 사용한다. 그러면, 측정된 초점 설정이, 리소그래피 프로세스에 대한 정정, 예를 들어 초점 오프셋(디포커스)을 정정하는, 레티클 스테이지 또는 기판 스테이지 중 하나 또는 양자 모두에 대한 위치 정정을 오프라인으로 결정하기 위하여 사용될 수 있다. 이러한 오프라인 위치 정정은 이제, 스캐너에 의해 직접적으로 작동되도록, 세트-포인트 최선 초점 정정으로서 스캐너에 전달될 수 있다. 측정들은, 평균(로트들의 평균) 최선 초점 정정이 하나 이상의 후속 로트의 각각의 기판에 적용되면서, 여러 로트에 걸쳐 획득될 수 있다. 제어 방법은, 예를 들어 본 명세서에서 원용에 의해 통합되는 EP3495888에서 설명된다.

도 5는 이러한 방법론을 예시한다. 이것은, 최적화 알고리즘(620)을 수행하는 오프라인 처리 디바이스(615)에 공급되는, 제품 레이아웃, 조명 모드, 제품 마이크로-토포그래피 등과 같은 제품 정보(605), 및 계측 데이터(610)(예를 들어, 이전에 생산된 기판으로부터 측정된 디포커스 데이터 또는 오버레이 데이터)를 보여준다. 최적화 알고리즘(620)의 출력은, 예를 들어 스캐너(635) 내에서의 레티클 스테이지 및/또는 기판 스테이지 위치설정을 제어하는 액츄에이터에 대한 하나 이상의 세트-포인트 정정(625)을 포함한다. 세트-포인트 정정(625)은 통상적으로, 계측 데이터(610) 내에 포함된 임의의 오프셋 오차(예를 들어, 디포커스, 선량 또는 오버레이 오프셋 오차)를 보상하기 위해서 계산되는 간단한 정정 오프셋을 포함한다. 제어 레티클 스테이지 및/또는 기판 스테이지 위치설정에 대한 정정은, 예를 들어 임의의 방향, 즉, x, y 및/또는 z 방향으로의 제어 정정일 수 있는데, x 및 y는 기판 평면을 규정하고 z는 이러한 평면에 수직이다. 좀 더 구체적으로는, 이들은, 오버레이/정렬 오차를 정정하는 x/y 방향 정정, 및/또는 초점 오차를 정정하는 z 방향 정정을 포함할 수 있다. 제어 알고리즘(640)(예를 들어, 레벨링 알고리즘)은 기판-특유 계측 데이터(650)를 사용하여 제어 세트-포인트(645)를 계산한다. 예를 들어, 레벨링 노광 궤적(예를 들어, 리소그래피 프로세스 중에 레티클 스테이지에 상대적인 기판 스테이지의 위치설정에 대한 상대 운동 또는 가속도 프로파일을 결정하는 것)은 레벨링 데이터(예를 들어, 웨이퍼 높이 맵)를 사용하여 계산될 수 있고, 스캐너 액츄에이터에 대한 위치 세트-포인트(645)를 출력한다. 스캐너(635)는 각각의 기판에 동일하게, 계산된 세트-포인트(645)에 세트-포인트 정정(오프셋)(625)을 직접 적용한다.

다른 실시형태들에서, 최적화는 정정(예를 들어, 정정된 세트-포인트)을, 예를 들어 온 기판별로 및/또는 층별로 결정하기 위하여, 이러한 프로세스 파라미터에 대해서 실시간으로 수행될 수 있다. 그러므로, (예를 들어, 오프라인 계측)에 기반하여 세트-포인트 정정을 계산하고, 이러한 세트-포인트 정정을 스캐너에 공급하는 대신에, 스캐너 내에서 실제 최적화가 수행되고 세트-포인트가 계산되면서(추가적 세트-포인트 정정이 선택적으로 오프라인에서 계산될 수 있음), 최적화 서브-레시피(예를 들어, 적합한 최적화 함수)가 임의의 기판별 계측의 결과를 사용하여 오프라인 계측에 기반해서 계산될 수 있다.

종래의 최적화 전략은 최소제곱 최소화 또는 실제 값 및 세트 포인트 값으로부터의 차분 또는 잔차에 기반하여 평균화된 최적화를 기판에 걸쳐서 적용하는 다른 최소화를 포함할 수 있다. 최소제곱 전략보다 장점을 가질 수 있는 다른 전략은 "스펙 맞춤 다이(die-in-spec)" 최적화를 포함할 수 있다. 이것은, 기판에 걸친 전체 또는 평균 잔차가 아니라 사양에 속하는 다이들의 개수를 최대화하는 것을 목적으로 한다. 이와 같이, "스펙 맞춤 다이" 최적화는 프로세스 파라미터를 최적화할 때 제품(다이 레이아웃)의 종래의 지식을 사용한다. 최소제곱 최적화는 통상적으로, 다이 레이아웃을 고려하지 않고 각각의 위치를 동등하게 취급한다. 이러한 이유 때문에, 최소제곱 최적화는 스펙을 벗어나지만 각각 다른 다이에 있는 "오직" 네 개의 위치를 초래하는 정정을, 두 개의 다이에만 영향을 주며 일곱 개의 스펙을 벗어나는 위치를 가지는(예를 들어, 하나의 다이 내에 네 개의 결함과 다른 다이 내의 세 개의 결함) 정정보다 선호할 수 있다. 그러나, 단일 결함만 있으면 결함 있는 다이를 제공할 경향이 있을 것이므로, 무결함 다이(즉, 스펙 맞춤 다이)의 개수를 최대화하는 것이 단지 기판별 결함의 개수 또는 평균 잔차를 최소화하는 것보다 궁금적으로는 더 중요하다.

스펙 맞춤 다이 최적화의 하나의 타입은 다이 최적화별 최대 절대값(max abs)을 포함할 수 있다. 이러한 최대 절대값 최적화는 제어 타겟으로부터의 성능 파라미터의 최대 편차를 최소화할 수 있다. 이것은 하나의 솔루션을 생성할 것이지만, 다이가 스펙으로부터 벗어나는 것을 방지하지 않는다(오직 스펙 맞춤 다이의 개수를 최소화하려고 시도함). 이를 고려하여, 예를 들어 하나 이상의 파라미터 또는 메트릭이 어떤 범위 내로 제약되도록, 즉, 이들이 스펙을 벗어나게끔 허용되지 않도록, 최적화 문제에 제약을 추가하는 것을 포함하는 방식으로 목적(목표)이 공식화되는, 제약 제한형 전략(constraint limited strategy)과 같은 다른 전략들이 선호될 수도 있다.

그러나, 다른 제약들, 예컨대 필드 크기와 같은 시스템의 물리적 제약 및 필드별로 변경될 수 있는 것에 있어서의 제약, 슬릿 폭 및 슬릿별로 변경될 수 있는 것에 있어서의 제약, 스테이지가 어떻게 물리적으로 이동할 수 있는지에 있어서의 작동 제약 등이 존재한다. 그 결과는, 일부 제약된 최적화 문제들에 대하여 솔루션이 아예 존재하지 않는 것이다; 즉, 최적화 문제는 어떠한 솔루션도 모든 제약을 만족시키지 않기 때문에 실현될 수 없다. 이러한 경우에, 최적화 솔버는 결과를 생성하고 레시피를, 예를 들어 스캐너로 전송할 수 없을 수 있다.

이것을 해결하기 위하여, 본 명세서에서 개시된 제안된 방법들은 제어 목적 및 제약을 계층성으로서 공식화함으로써, 부과된 제한사항 및 목적들의 계층성을 고려할 때 제어 동작(예를 들어, 리소그래피 프로세스의 임의의 양태에 대한 제어 정정 또는 명령)이 언제나 가능한 것들 중 가장 바람직한 동작이 되게 한다.

특정한 제어 목적이 만족될 수 없는 경우에, 제어 목적들의 계층성이 프로세스를 제어하기 위한 스캐너 제어 프레임워크에 가이드를 제공하는 계층적 제어 프레임워크를 활용하는 것이 제안된다. 대안적으로 또는 추가적으로, 많은 제어 고려사항을 고려하기 위해서 탄력적인 제어 프레임워크가 제공될 수 있다.

이러한 방법은, 프로세스에 관련된 프로세스 데이터(예를 들어, 오버레이 데이터, 임계 치수 데이터, 에지 배치 오차 데이터, 정렬 데이터, 쓰루풋 데이터, 초점 데이터, 선량 데이터, 레벨링 데이터 CD 데이터, CD 균일성 데이터와 같은 계측 데이터 중 하나 이상)를 획득하는 단계, 및 상기 프로세스에 대한 정정을 상기 데이터 및 기판 상의 디바이스와 연관된 제 1 제어 목적에 기반하여 결정하는 단계를 포함할 수 있다. 상기 제 1 제어 목적이 달성될 수 있는 제 1 확률이 결정되고, 상기 정정은 상기 확률 및 상기 제 1 제어 목적과 비교되는 달성될 수 있는 제 2 확률을 가지는 적어도 하나의 제 2 제어 목적에 기반하여 조절된다.

예를 들어, 주된 제어 목적, 예컨대 노광 필드의 모든 다이의 모든 임계 피쳐가 스펙에 맞도록 보장하는 것이 달성될 수 없으면, 제안된 방법은 여러 가능한 이차 제어 전략 중 어느 것을 따라야 하는지를 결정할 수 있다. 이와 유사하게, 일차적인 목적이 실현가능한 경우에도, 제안된 방법은, 예를 들어 품질 및/또는 쓰루풋을 개선하기 위하여 하나 이상의 어떤 이차적인 옵션을 더 따라야 하는지 그리고 어떤 순서로 따라야 하는지에 대해서 조언할 수 있다.

예를 들어, 그리고 일차적인 목적이 실현불가능한 상황에 더 관련되면, 이차적인 목적은, 예를 들어 부과된 경계 중 하나 이상을 이동시키고 프로세스 윈도우를 확장하기 위하여, 일차적인 목적의 제약을 변경하는 형태일 수 있다. 또는, 상이한 파라미터 또는 메트릭(예를 들어, 에지 배치 오차(EPE)로부터 임계 치수 균일성(CDU) 또는 오버레이까지)에 대한 상이한 제약이 원래의 제약 대신에 부과될 수도 있다; 또는 프로세스 윈도우가 확장되지만 추가적인 제약이 부과되는, 이러한 접근법들의 조합이 가능하다. 그 외의 이차적인 목적은, 상이한 최적화 문제를 적용하는 것 예를 들어, 최대 절대값으로부터 최소제곱 최소화로 이동하는 것을 포함할 수 있다(마찬가지로 이것은 전술된 다른 제안 중 임의의 것과 조합될 수 있고, 또는 어떤 다이도 스펙에서 벗어나는 것이 허용되지 않는 제약된 스펙 맞춤 문제로부터, 하나 이상이 손실될 수 있는 것을 수용하는 스펙 맞춤 다이들의 개수를 최대화하는 최대 절대값 스펙 맞춤 다이 문제로 이동할 수 있음). 계층성에는 다수의 레벨, 예컨대 3차 레벨(예를 들어, 프로세스 윈도우를 더 확장시키는 것) 또는 상이한 3차 제어 목적(예를 들어, 쓰루풋을 최대화하는 것) 등이 존재할 수 있다.

일차적인 목적 및/또는 바로 위로 랭크된 목적이 실현가능할 경우에 더 많이 관련되는 그 외의 이차 또는 일차가 아닌 목적은, 예를 들어 추가적인 개선을 추구하는 것(예를 들어, 프로세스 윈도우 경계까지의 거리를 최대화함으로써 하나 이상의 파라미터를 세트 포인트 또는 다른 최선의 값에 더 가깝게 이동시키는 것), 다른 파라미터에 추가적인 제약을 부과하는 것 또는 쓰루풋을 최대화하는 것을 포함할 수 있다.

계층성은 일차 목적과 같은 더 용이한 목적과 점점 더 달성하기 어려워지는 연속적인 랭크들을 가질 수 있다; 예를 들어, 일차 목적은 모든 다이가 수율에 기여하는 것이고, 이차적인 목적은 최소 쓰루풋과 같이 어려운 쓰루풋 제약이다. 대안적으로, 이러한 순서는 반전될 수 있고, 또는 계층성은 아예 곤란성에 관하여 순서가 결정되지 않을 수도 있으며, 오히려 중요도 또는 다른 기준에 따라서 순서가 결정될 수 있다.

예시적으로, 계층성은, 그들 중 하나 이상이 순전히 예시적인 순서로서 가장 높은 중요도로부터 더 낮은 중요도를 포함할 수 있는 적어도 두 개의 목적을 포함할 수 있다:

1) 작동 세트포인트를 액츄에이터 제약 내에 유지시킨다. 스캐너 액츄에이터는 단일 정정 세트가 노광 필드마다 결정되는 노광 필드 레벨에서 동작한다. 노광 필드는 다수의 다이 또는 단일 다이(또는 심지어 다이의 부분(다이의 부분들이 후속하여 함께 "스티칭됨(stitched)"))을 포함할 수 있다. 정정은, 통상적으로 "픽셀"을 규정하는(예를 들어, 각각의 픽셀은 1nm x 1nm임) 규칙적 그리드 상의 추정된 지문의 평가에 기반할 수 있다. 다른 액츄에이터 제약은 포함, 예를 들어 스테이지가 이동할 수 있는 자유도, 허용된 가속도 및 힘 등을 포함할 수 있다.

2) 모든 피쳐들에 대해서 스펙 맞춤 다이가 되도록 보장한다

3) 모든 임계 피쳐(예를 들어, 앞서 언급된 핫 스폿)에 대해서 스펙 맞춤 다이가 되도록 보장한다

4) 모든 피쳐들에 대해서 스펙 맞춤 다이를 최대화한다

5) 모든 임계 피쳐에 대해서 스펙 맞춤 다이를 최대화한다

6) 임계 피쳐 CDU를 최적화한다

7) 모든 피쳐 CDU를 최적화한다

8) 제어 한계(프로세스 윈도우 경계)로부터의 거리를 최대화한다; 예를 들어, 대응하는 최선의 파라미터 값으로부터의 상기 성능 파라미터의 최대 편차를 최소화하는 것 및/또는 대응하는 허용된 변동 공간의 에지로부터의 성능 파라미터의 거리를 최대화하는 것을 포함할 수 있는 프로세스 윈도우 최적화이다. 특히, 프로세스 윈도우 최적화는, 최적화 공간에 걸쳐, a) 대응하는 최선 파라미터 값에 대한 상기 성능 파라미터의 국지적 움직임 및 b) 대응하는 허용된 변동 공간의 국지적 에지 사이의 최소 거리를 최대화하는 것을 포함할 수 있다.

9) 쓰루풋을 최대화한다

10) 광학 프로세스 제어 잔차를 보상한다

11) MA 대 MSD 균형을 최적화한다; MA/MSD 가중치 비율은 리소그래피 스테이지의 이동 평균(MA) 오차 및 이러한 오차의 시간 이동 표준 편차(MSD)에 주어지는 레벨링 알고리즘에서의 상대적인 중요도를 포함한다.

이들이 비-망라적인 목록에 속하는 예들이고, 그들의 순서도 그러하다는 것에 주의한다; 순서는, 예를 들어 실제 제품 및 소망되는 쓰루풋 대 품질 균형에 의존할 수 있다.

여러 특정한 예들이 이제 설명될 것이다. 이러한 특정한 예들에서, 스펙 맞춤 다이 최적화는, 제 1 추정(최소제곱 근사화를 포함할 수 있음)의 잔차

가 계산되고, 이것에 기반하여 결함의 우도(likelihood)가 각각의 잔차로부터 초래되는 반복적 프로세스를 포함할 수 있다. 다이별 최대 결함 우도가 계산되고, 결함을 가질 가능성이 있는 다이의 개수가 결정된다. 그러면, 잔차의 계산으로 재시작하는 여러 반복을 통해, 관련된 파라미터가 결함을 가질 가능성이 있는 다이의 개수를 최소화하도록 변동된다. 좀 더 구체적으로는, 최적화는 추정된 지문(또는 해당 파라미터에 의존하는 다른 결과)

의 합의 최소화에 기반할 수 있고, 적절한 디자인 매트릭스 C 및 정정 세트 p와의 내적이 결정되어야 하지만, 이것은 예시적인 것일 뿐이다. 좀 더 구체적으로는, 일차 최적화는 다음과 같이 진술될 수 있다:

이

에 대한 액츄에이터 또는 스캐너 제약 및 적어도 하나의 경계(예를 들어, 상한 및 하한(UB, LB))의 대상이 되어서, 이를 통하여, 예를 들어 다음 수학식과 같이 정정 세트 p에 대한 경계 내의 허용 공간, 솔루션 공간 또는 프로세스 윈도우를 규정한다:

이러한 수학식에서, 부가 변수(slack variable) Δ는 계층성을 구현하도록 규정된다; 예를 들어, 일차 목적은 이것이 0으로 설정되게 한다. 이러한 제약이 실현될 수 없는 최적화를 제공하면, 프로세스 윈도우를 확장시키기 위해서 부가 변수가 구현될 수 있다. 물론, 그러면 결함이 생길 위험성이 더 높은(그리고 가능하게는 매우 높은) 확률까지 증가된다.

이러한 접근법은 필드별로 수행될 수 있고, 예를 들어 부가 변수가 해당 필드 내의 모든 픽셀에 대해서 균일하게 증가된다(그리고, 따라서 노광 필드 내의 모든 다이 및 피쳐에 대해서 동일함). 또는, 이것은 그렇지 않으면 다이별로 수행될 수 있고, 특히 어떠한 경우에도 수율에 기여할 가능성이 가장 적은 것으로 여겨지는 필드 내의 다이에 대해서만 프로세스 윈도우를 완화시키도록 수행될 수 있다(예를 들어, 해당 다이를 효과적으로 희생시킴). 수율에 기여할 가능성이 가장 적은 다이는 해당 다이의 임의의 픽셀과 연관된 임의의 경계의 가장 큰 절대값의 위반을 가지는 것으로 결정되는 다이일 수 있다. 이러한 접근법은 선택적으로 "데드 다이(dead dies)" 데이터베이스를 사용할 수 있다. 이러한 데이터베이스는 다이가 적어도 하나의 결함을 가지는 것으로 여겨지거나 결함을 가질 것으로 추정되는 모든 인스턴스를 기록하도록 동적으로 유지될 수 있다(예를 들어, 이전의 수율 데이터, 다른 리소그래피 프로세스로부터의 데이터 및/또는 추정 맵/지문을 사용함).

다른 실시형태들에서, 일차 최적화가 실현가능하다면(예를 들어, Δ=0에 대하여), 음의 Δ가 다음 레벨에 적용되어 이차 제약을 구현할 수 있다(예를 들어, 이러한 값을 세트 포인트에 더 가깝게/프로세스 윈도우 경계로부터 더 멀어지게 이동시킴). 문제가 실현될 수 없을 때까지, 이것이 증가하는 크기를 가지는 음의 부가 변수에 대해서 반복되고, 마지막의 실현가능한 솔루션이 선택된다.

도 6은 부가 변수가 반복적으로 증분되는 부가 변수 접근법의 제 1 구현형태를 설명하는 흐름도이다. 흐름도는 단계 700에서 시작되고, 단계 710에서 가능하다면 수학식 1에 대한 솔루션이 결정된다(예를 들어, Δ=0에 대하여). 솔루션이 발견되면, 결정 단계(720)에서 최적화가 실현가능한 것으로 여겨지며 흐름은 730에서 중지하고, 예를 들어 스캐너로 전달되도록 솔루션을 반환한다. 결정 단계(720)에서 최적화가 실현불가능한 것으로 결정되면, 중지할지 여부가 판정되며(740), 스캐너 제약만으로 제약된 최적화만 진행된다(750)(예를 들어, 스캐너 제약 또는 쓰루풋 제약을 초과하는 것처럼 중지 기준에 도달할 경우). 결정 단계(740)에서 중지 기준이 만족되지 않으면, 부가 변수가 업데이트되고(760)(예를 들어, 작은 증분만큼 증가됨), 단계들(710, 720, 760)에 의해 규정되는 루프가 실현가능한 최적화가 발견되고 솔루션이 반환될 때까지 반복된다.

도 6에 예시된 프로시저의 정제된 예에서는, 도 7에 도시되는 루프를 사용하는 시행 착오 접근법이 아니라, 부가 변수를 결정(예를 들어, 최적화)하기 위한 초기 단계가 수행될 수 있다. 이러한 방식으로, 주된 최적화는 루프의 각각의 반복에 대해서 여러 번이 아니라, 한 번만 수행될 필요가 있다. 이러한 접근법은, 처음에 부가 변수가 없이 메인 최적화를 수행함으로써 일차 목적이 실현불가능한 것으로 여겨진 이후에만, 또는 일차적인 목적의 임의의 테스트 이전에 수행될 수 있다. 후자의 경우, 부가 변수 최적화는 일차 목적이 실현가능하다는 것을 표시하는 제로의 부가 변수를 반환할 수 있다.

초기 부가 변수 최적화는, 주된 최적화와 같은 제약의 대상이 되는(그리고 모든 값들이 양수임), 부가 변수와의 적절한 가중치

를 최소화하는 것을 포함할 수 있다. 가중치는 다른 엔티티에 대한 하나의 엔티티의 중요도(예를 들어, 랭킹)를 나타낼 수 있다; 이러한 엔티티는 다이, 피쳐 또는 픽셀일 수 있다. 예를 들어, 가중치는 비-일차적인 목적에서 수율에 기여할 가능성이 가장 적다고 결정되는 것과 같은 특정한 하나 이상의 다이에만 적용되도록, 부가 변수를 가중화할 수 있다. 이와 같이, 최적화된 부가 변수 Δ^*가 다음에 의해서 스캐너 최적화 중에 결정될 수 있다:

두 번째 최적화는 수학식 1과 같지만, 예를 들어 수학식 2에 규정된 부가 변수를 사용한다:

더 많은 계층적 최적화는 부가 변수 최적화를 실현가능성 최적화 문제의 계층성으로 더욱 분할하는 것을 포함할 수 있는데, 이들은 부가 변수(예를 들어, 상이한 다이 및/또는 픽셀에 대한 변수)의 상이한 요소를 중요도(랭킹)의 순서로 각각 최적화한다: 예를 들어, 수학식 2의 최적화 문제는 두 개 이상의 랭크로 분할될 수 있다:

그러므로, 상이한 랭크들은 상이한 다이, 구역(픽셀들의 그룹), 피쳐 및/또는 별개의 픽셀들에 관련될 수 있다. 이러한 방식으로, 더 큰 중요도가 특정 다이 또는 구역(예를 들어, 임계 피쳐 또는 중요한 다이 또는 다이들의 구역)에 배치될 수 있고, 점점 더 적은 중요도가 계층성 내의 더 낮은 랭크에 대응하는 다른 구역에 배치된다. 좀 더 구체적으로는, 중요한 구역에 대한 부가 변수가 첫째로 고정될 수 있고(예를 들어, 더 낮은 값 또는 제로 값임), 다른 구역은 랭킹에 따라서 그 다음으로 고정될 수 있다. 다른 변동은 가장 중요한 구역, 다이 또는 피쳐가 제로 부가 변수(첫 번째 랭킹에 대하여 Δ=0)를 제약하는 것을 포함할 수 있고, 다른 구역 내의 부가 변수는 전술된 계층성 방법론에 따라서 결정된다(하나 이상의 추가적 랭크에 대해서).

전술된 모든 설명에서, 최적화는, 예를 들어 품질 또는 속도를 나타내는 특정 프로세스 파라미터를 최적화(예를 들어, 그에 대한 정정)하기 위한 것일 수 있다. 이러한 프로세스 파라미터는 다음의 비-망라적인 목록 중 하나 이상을 포함할 수 있다: 오버레이, CD, CDU, 에지 배치 오차, 초점, 선량, 스테이지로부터의 콘트라스트 MSDxyz, 쓰루풋.

본 명세서 내에서, 허용된 변동 공간 또는 프로세스 윈도우 라는 임의의 언급은, 설명된 바와 같은 중첩 프로세스 윈도우 및/또는 N-차원의 프로세스 윈도우(예를 들어, 축들은 초점, 선량, 오버레이, 콘트라스트 등 중 하나 이상을 포함할 수 있다. 일 실시형태에서, 프로세스 윈도우 추적이 채용될 수 있다. 이것은 프로세스 윈도우 축들 중 하나(또는 그 이상)를 국지적으로 한정하여, 다른 축 또는 축들의 세트 포인트를 천이시키는 것을 포함한다. 프로세스 윈도우 추적은 본 명세서에서 원용에 의해 통합되는 WO2016202559에 설명된다. 모든 경우에, 프로세스 윈도우(또는 더 일반적으로는 치명도 메트릭)는 제품 정보 또는 레티클 디자인 정보(노광되고 있는 구조체에 관련됨) 및/또는 프로세스 윈도우 정보를 결정하기 위한 시뮬레이션된 디자인 정보로부터 결정될 수 있다.

다른 실시형태에서, 제 1 제어 목적은 수율에 기여하는 제품 유닛(기판 상의 다이, 기판, 기판들의 로트)의 일부와 연관되고, 제 2 제어 목적은 단위 시간당 처리되는 제품 유닛의 개수와 연관된다. 제어 전략을 언급된 제어 목적에 대응하여 구성함으로써, 단위 시간 당 최적 개수의 수율에 기여하는 제품 유닛이 획득된다. 이러한 제어 전략은 최대 수율 또는 최대 쓰루풋에 중점을 두는 최근의 전략과 비교할 때, 추가되는 값(단위 시간마다)을 생성하는 것을 개선하도록 구성된다.

통상적으로, 관심 대상 프로세스의 하나 이상의 파라미터가 상기 제 1 및 제 2 제어 목적을 구동시킨다. 관심 대상 프로세스가 리소그래피 프로세스인 경우, 프로세스 파라미터는 노광 도중에 기판에 적용되는 선량일 수 있다(기판 상의 포토레지스트의 선량). 일반적으로 기판 상에 수율에 기여하는 다이의 많은 개수에 대응하는 선량 값의 제한된 범위가 존재한다. 제품 유닛에 제공되는 피쳐의 치수는, 궁극적으로 제조되는 반도체 디바이스가 소망되는 전기적 특성(예를 들어, 저항, 커패시턴스)을 가지게 하기 위해서 엄격한 요구 사항을 수행할 필요가 있다. 이것이 도 7에 도시된다. 실선 곡선(805)은 제품 유닛의 고장률(Y-축) 및 프로세스 파라미터(선량, X-축) 사이의 관계를 나타낸다. 고장률은 제작된 제품 유닛의 총 수에 대해서 스케일링된 수율에 기여하지 않는 제품 유닛의 기대 개수를 나타낸다. 그러므로, 고장률은 특정 수율 기준을 따르는 확률의 척도로서 여겨질 수 있다(예를 들어 수율에 기여하는 제품 유닛 중 최소로 요구되는 분율). 낮은 고장률을 가지는(예를 들어 수율에 기여하는 제품 유닛의 높은 확률에 따름) 프로세스 파라미터 레짐에서 동작하는 것이 바람직하다. 허용가능한 고장률(803)에 대응하는 하나 이상의 선량 값(801)을 선택하는 것은 수율에 기여하는 제품 유닛들의 개수를 최대화하는 제 1 제어 목적에만 기반하여 제어하는 것에 대응한다. 일 예에서 제품 유닛은 다이이고 제 1 제어 목적은 기판(웨이퍼)마다 수율에 기여하는 다이의 개수에 대응한다. 이러한 예에서, 고장률은 수율 통제 목적에 따를 확률을 나타내고, 및 실선(705)은 이러한 확률이 선량(프로세스 파라미터)에 어떻게 의존하는지를 나타낸다.

도 7의 파선 곡선(810)은 쓰루풋 기준(단위 시간마다 처리되는 제품 유닛의 개수, Y-축) 및 프로세스 파라미터(선량, X-축) 사이의 관계를 나타낸다. 통상적으로, 리소그래피 장치는 자신의 쓰루풋을 낮추지 않으면서 기판으로 제공되는 선량을 특정 양까지 증가시킬 수 있다. 이러한 양을 초과하는 선량의 양이 요청된다면, 요청된 선량의 양을 수광하기 위해서 기판이 연장된 시간량 동안에 노광되게 하기 위해서, 리소그래피 장치가 자신의 쓰루풋을 감소시키는 것은 불가피한 것일 수 있다. 이것이 선량이 특정 임계를 초과할 때에 파선 곡선(810)에서 관찰되는 하강에 의해서 표시된다. 높은 쓰루풋 값(813)에 대응하는 하나 이상의 선량 값(811)을 선택하는 것은 단위 시간당 처리되는 제품 유닛의 개수를 최대화하는 제 2 제어 목적에만 기반하여 제어하는 것에 대응한다. 이러한 예에서, 제품 유닛은 다이이고, 제 2 제어 목적은 시간당 처리되는(패터닝되는) 다이의 개수에 대응한다.

동일한 도 7에서, 실선 곡선(815)은 허용가능한 고장률 기준(시간당 수율에 기여하는 다이들, Y-축)에 기반한 단위 시간당 처리되는 수율에 기여하는 제품 유닛의 개수 및 프로세스 파라미터(선량, X-축) 사이의 관계를 나타낸다. 곡선(815)은 수율에 기여하는 제품 유닛의 확률(고장률) 및 선량 사이의 관계(곡선(805)) 및 쓰루풋 및 선량 사이의 관계(곡선(810)) 양자 모두로부터 유도된다. Y-축 단위가 상이한 곡선(805, 810 및 815)에 대해서 다르다는 것에 주의한다; 선량 축만이 모든 곡선에게 공통이다. 세 개의 곡선 모두를 하나의 도면에 표시함으로써, 선택된 제어 목적들 각각에 기반하여 선택된 선량 값들 사이의 비교가 양호하게 이루어질 수 있다. 선량 값(817)을 결정하는 것은, 단위 시간당 수율에 기여하는 제품 유닛(다이)의 최대 개수와 연관된 곡선(815)의 최대치를 찾는 것에 대응한다. 이렇게 선량(817)을 결정하는 것은 제 1 및 제 2 제어 목적에 기반하여 제어 전략에 대응한다. 선량(817)의 값은 기본적으로 선량(801)을 다음에 기반하여 변경함으로써 획득된다: 1) 제 1 목적(수율)이 선량 값들의 범위에 걸쳐서 만족될 확률(예를 들어, 수정된 선량은 허용가능한 고장률에 따를 필요가 있음), 및 2) 제 2 제어 목적(쓰루풋)을 달성하는 것에 더욱 대응하도록 선량이 변경되는 (허용가능한) 선량 값의 범위 안에서. 그러면, 이와 같이 구현된 제어 전략이 단위 시간당 수율에 기여하는(예를 들어 허용가능한 고장률을 초과하지 않는) 제품 유닛의 최대 개수를 제공하도록 구성된다.

제안된 제어 정책은 다음의 단계에 의해 설명될 수도 있다:

1) 제 1 제어 목적에 기반하여 프로세스에 대한 정정을 결정하는 단계, 예를 들어 수율 기준에 기반하여 선량 값(801)을 결정한다. 정정은 통상적으로 정정이 적용되기 전의 처리의 품질을 이송하는 프로세스 데이터 및 정정을 적용함으로써 달성되는 제 1 제어 목적과 연관된 메트릭(수율)의 기대된 개선에 기반한다. 도 7에서 주어진 예에서, 프로세스 데이터는 측정된 임계 치수(CD) 데이터 및 선량 데이터를 포함할 수 있다.

2) 제 1 제어 목적이 달성가능할 확률을 결정하는 단계, 예를 들어 선량 값들의 적어도 하나의 서브세트(801)에 대한 고장률을 결정한다. 이것은 변동하는 선량 레벨에 대해서 생산된 제품 유닛의 검사에 의해서 결정될 수 있다. 선량 레벨 별로 결함 및 기능성 제품 유닛을 카운팅함으로써, 실선 곡선(805)과 유사한 고장률 곡선이 유도될 수 있다.

3) 고장률(제 1 제어 목적을 만족시킬 확률) 및 제 2 제어 목적(단위 시간당 프로세스 제품 유닛들의 개수)을 고려하면서, 선량(817)을 사용함으로써 정정을 조절하는 단계. 허용된 수정 범위를 고려하면서(예를 들어, 제 1 제어 목적을 만족시키지 않을 확률을 능가하지 않음), 조절된 정정(수정된 선량(817))은 제 1 및 제 2 제어 목적 양자 모두에 기반한다.

또한, 추가적인 제어 목적도 고려될 수 있고, 예를 들어 재료의 손실에 기인한 수율 손실에 벌점을 부과하도록 구성될 수 있다.

일 실시형태에서, 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법이 제공되고, 이러한 방법은,

- 상기 프로세스에 관련된 프로세스 데이터를 획득하는 단계;

- 상기 프로세스 데이터 및 기능성 디바이스들의 개수에 관련된 수율 메트릭과 연관된 제 1 목적에 기반하여 상기 프로세스에 대한 정정을 결정하는 단계;

- 상기 제 1 제어 목적이 달성될 수 있는 제 1 확률을 결정하는 단계; 및

- 상기 제 1 확률 및 단위 시간 당 생산되는 디바이스들의 개수와 관련된 쓰루풋 메트릭과 연관된 적어도 하나의 제 2 제어 목적에 기반하여 상기 정정을 조절하는 단계를 포함한다.

일 실시형태에서, 상기 프로세스 데이터는 수율 데이터를 포함한다.

일 실시형태에서, 상기 프로세스는 리소그래피 프로세스이다.

일 실시형태에서, 상기 기능성 디바이스의 개수는 기능성 디바이스만을 포함하는 제품 유닛들의 개수에 대응한다.

일 실시형태에서, 상기 제품 유닛은 다이, 기판(웨이퍼) 또는 웨이퍼들의 로트 중 하나 이상일 수 있다.

일 실시형태에서, 제 1 확률은 제조된 디바이스의 고장률과 연관된다.

일 실시형태에서 상기 프로세스는 리소그래피 프로세스를 수행하는 도중에 다이, 기판 또는 기판들의 로트에 적용되는 선량의 하나 이상의 값에 대응하는 선량 정정이다.

일 실시형태에서, 상기 조절은, 비-기능적인 제품 유닛의 수용(acceptance)에 기인한 재료 손실의 비용과 연관되는 제 3 제어 목적에 더 기반한다.

본 발명의 다른 실시형태들은 아래의 번호가 매겨진 절들의 목록에서 개시된다:

1. 기판 상에 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서,

상기 프로세스에 관련된 프로세스 데이터를 획득하는 단계;

상기 프로세스 데이터 및 상기 기판 상의 디바이스들과 연관된 제 1 제어 목적에 기반하여 상기 프로세스에 대한 정정을 결정하는 단계;

상기 제 1 제어 목적이 달성될 수 있는 제 1 확률을 결정하는 단계; 및

상기 제 1 확률, 및 상기 제 1 제어 목적과 비교되는 달성될 수 있는 제 2 확률을 가지는 적어도 하나의 제 2 제어 목적에 기반하여 상기 정정을 조절하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

2. 제 1 절에 있어서,

상기 제 1 확률을 결정하는 단계는,

상기 제 1 제어 목적이 실현가능한지 여부를 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

3. 제 1 절 또는 제 2 절에 있어서,

상기 제 1 제어 목적은 하나 이상의 제약의 대상이 되는, 반도체 디바이스 제조 프로세스 제어 방법.

4. 제 3 절에 있어서,

상기 제 1 제어 목적은 상기 정정의 작동에 관련된 작동 제약(actuation constraint)의 대상이 되면서, 다이가 제 기능을 할 것임을 나타내는 사양 내에 속할 것으로 추정되는, 상기 기판 상에 제공되는 다이들의 개수를 최대화하는 것에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.

5. 제 4 절에 있어서,

상기 제 1 제어 목적은, 상기 정정을 모든 다이들이 제 기능을 할 높은 확률을 보장하는 것으로 제약하는, 반도체 디바이스 제조 프로세스 제어 방법.

6. 제 4 절 또는 제 5 절에 있어서,

상기 하나 이상의 제약은 성능 파라미터에 대한 상한 및 하한을 포함하고,

상기 상한 및 하한은, 상기 상한과 하한 사이에 허용 변동 공간(allowed variation space)을 규정하며,

상기 성능 파라미터에 대한 상기 허용 변동 공간을 벗어난 값은, 비-기능적인 다이를 초래할 결함의 높은 확률을 표시하고,

상기 제 2 제어 목적은 상기 상한 및 하한 중 하나 또는 양자 모두를 이동시킴으로써 상기 제약을 변경하는 것에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.

7. 제 6 절에 있어서,

상기 상한 및 하한 중 하나 또는 양자 모두를 이동시키는 것은,

상기 허용 변동 공간을 증가시키도록 상기 상한 및 하한 중 하나 또는 양자 모두를 세트포인트 값으로부터 멀어지게 이동시키는 것, 및 변경된 제약이 달성될 수 있는지 여부를 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

8. 제 7 절에 있어서,

상기 방법은,

상기 상한 및/또는 하한을 상기 세트포인트 값으로부터 멀어지게 이동시키는 단계 및 변경된 제약이 달성가능한지 여부를 결정하는 단계를, 변경된 제약이 달성될 수 있다고 결정될 때까지 반복하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

9. 제 7 절에 있어서,

상기 방법은,

상기 상한 및/또는 하한이 이동되는 양을 동일한 하나 이상의 제약에 기반하여 최적화하는 초기 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

10. 제 9 절에 있어서,

상기 초기 단계는,

상기 상한 및/또는 하한이 이동되는 양을, 상기 양이 계층성 내의 각각의 랭크에 대해서 별개로 최적화되도록 상기 계층성에 따라서 최적화하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

11. 제 10 절에 있어서,

상기 계층성은 필드 및/또는 기판의 상이한 부분에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.

12. 제 6 절에 있어서,

상기 제 1 제어 목적의 제 1 확률이 상기 제 1 제어 목적이 달성될 수 있다는 것을 나타내면, 상기 적어도 하나의 제 2 제어 목적은 상기 허용 변동 공간을 감소시키도록 상기 상한 및 하한 중 하나 또는 양자 모두를 상기 세트포인트 값을 향해서 이동시키는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

13. 제 1 절 내지 제 12 절 중 어느 한 절에 있어서,

상기 적어도 하나의 제 2 제어 목적은 필드 및/또는 기판의 부분에만 적용되는, 반도체 디바이스 제조 프로세스 제어 방법.

14. 제 13 절에 있어서,

상기 필드 및/또는 기판의 부분은 수율에 기여할 가능성이 가장 적다고 추정되는 하나 이상의 다이에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.

15. 제 1 절 내지 제 12 절 중 어느 한 절에 있어서,

상기 적어도 하나의 제 2 제어 목적은 전체 필드 및/또는 기판에 동일하게 적용되는, 반도체 디바이스 제조 프로세스 제어 방법.

16. 제 1 절 내지 제 15 절 중 어느 한 절에 있어서,

상기 적어도 하나의 제 2 제어 목적은 상기 제 1 제어 목적과 다른 성능 파라미터에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.

17. 제 1 절 내지 제 16 절 중 어느 한 절에 있어서,

상기 적어도 하나의 제 2 제어 목적은 상기 제 1 제어 목적과 다른 최적화 전략에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.

18. 제 1 절 내지 제 17 절 중 어느 한 절에 있어서,

상기 제 1 제어 목적의 제 1 확률이 상기 제 1 제어 목적이 달성될 수 있다는 것을 나타내면, 상기 적어도 하나의 제 2 제어 목적은, 추가적으로 품질을 개선시키고 및/또는 상기 프로세스의 속도를 증가시키도록 상기 정정을 조절하는, 반도체 디바이스 제조 프로세스 제어 방법.

19. 제 1 절 내지 제 18 절 중 어느 한 절에 있어서,

상기 적어도 하나의 제 2 제어 목적은,

대응하는 제어 목표 값으로부터의 상기 성능 파라미터의 최대 편차를 최소화하는 것 및/또는 상기 프로세스 파라미터에 대한 대응하는 허용 변동 공간의 에지로부터의 상기 성능 파라미터의 거리를 최대화하는 것을 포함하고,

상기 제 2 제어 목적은, 상기 상한 및 하한 중 하나 또는 양자 모두를 이동시킴으로써 상기 허용 변동 공간을 증가시키도록 상기 제약을 변경하는 것에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.

20. 제 1 절 내지 제 19 절 중 어느 한 절에 있어서,

상기 적어도 하나의 제 2 제어 목적은 쓰루풋을 최대화하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

21. 제 1 절 내지 제 20 절 중 어느 한 절에 있어서,

상기 적어도 하나의 제 2 제어 목적은 계층성에 따라 구현된 다수의 제어 목적을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

22. 제 1 절 내지 제 21 절 중 어느 한 절에 있어서,

상기 정정은 상기 리소그래피 장치의 기판 스테이지, 레티클 스테이지 및 투영 시스템 중 하나 이상의 제어에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.

23. 제 1 절 내지 제 22 절 중 어느 한 절에 있어서,

상기 적어도 하나의 성능 파라미터는, 초점, 선량, 오버레이, 에지 배치 오차, 임계 치수, 임계 치수 균일성 및 기판 스테이지 및/또는 레티클 스테이지 내의 오차의 콘트라스트 이동 표준 편차 중 하나를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

24. 리소그래피 프로세스 중에 기판에 제품 구조체를 제공하도록 구성되는 리소그래피 장치로서,

제 1 절 내지 제 23 절 중 어느 한 절의 방법을 수행함으로써, 상기 리소그래피 프로세스 도중에 상기 리소그래피 장치의 제어를 최적화하도록 동작가능한 프로세서를 포함하는, 리소그래피 장치.

25. 제 24 절에 있어서,

상기 리소그래피 장치는,

상기 기판을 홀딩하기 위한 기판 스테이지;

패터닝 디바이스를 홀딩하기 위한 레티클 스테이지; 및

패터닝 디바이스에 의해 패터닝된 방사선 빔을 상기 기판 상으로 투영하도록 동작가능한 투영 시스템을 더 포함하는, 리소그래피 장치.

26. 적합한 장치에서 실행될 때 제 1 절 내지 제 23 절 중 어느 한 절의 방법을 수행하도록 동작가능한 프로그램 명령을 포함하는 컴퓨터 프로그램.

27. 제 26 절의 컴퓨터 프로그램을 포함하는 비일시적 컴퓨터 프로그램 캐리어.

28. 제 1 절에 있어서,

상기 제 1 제어 목적은 기능성 디바이스(functioning device)들의 개수에 관련된 수율 메트릭과 연관되고,

상기 제 2 제어 목적은 단위 시간당 생산되는 디바이스들의 개수에 관련된 쓰루풋 메트릭과 연관되는, 반도체 디바이스 제조 프로세스 제어 방법.

29. 제 28 절에 있어서,

상기 프로세스 데이터는 수율 데이터를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.

30. 제 28 절에 있어서,

상기 프로세스는 리소그래피 프로세스인, 반도체 디바이스 제조 프로세스 제어 방법.

31. 제 28 절에 있어서,

상기 기능성 디바이스의 개수는 기능성 디바이스만을 포함하는 제품 유닛들의 개수에 대응하는, 반도체 디바이스 제조 프로세스 제어 방법.

32. 제 31 절에 있어서,

상기 제품 유닛은 다이, 기판(웨이퍼) 또는 웨이퍼들의 로트 중 하나 이상일 수 있는, 반도체 디바이스 제조 프로세스 제어 방법.

33. 제 28 절 내지 제 32 절 중 어느 한 절에 있어서,

상기 제 1 확률은 제조된 디바이스의 고장률과 연관되는, 반도체 디바이스 제조 프로세스 제어 방법.

34. 제 28 절 내지 제 33 절 중 어느 한 절에 있어서,

상기 정정은 상기 프로세스를 수행하는 도중에 다이, 기판 또는 기판들의 로트에 적용되는 선량의 하나 이상의 값에 대응하는 선량 정정인, 반도체 디바이스 제조 프로세스 제어 방법.

35. 제 28 절 내지 제 34 절 중 어느 한 절에 있어서,

상기 조절은, 비-기능적인 제품 유닛의 수용(acceptance)에 기인한 재료 손실의 비용과 연관되는 제 3 제어 목적에 더 기반하는, 반도체 디바이스 제조 프로세스 제어 방법.

리소그래피 장치와 관련하여 사용된 "방사선" 및 "빔"이라는 용어는, 자외(UV) 방사선(예컨대, 약 365, 355, 248, 193, 157, 또는 126 nm의 파장을 가짐) 및 극자외(EUV) 방사선(예컨대, 5-20 nm 범위의 파장을 가짐), 및 이온 빔 또는 전자 빔과 같은 입자 빔을 포함하는, 모든 타입의 전자기 방사선을 망라한다.

본 명세서에 사용된 "렌즈"라는 용어는, 문맥이 허용한다면, 굴절, 회절, 반사, 자기, 전자자기, 및 정전기 광 성분을 포함하는 다양한 타입의 광 성분 중 임의의 것 또는 조합을 가리킬 수 있다.

특정 실시형태에 대한 전술한 설명은 본 발명의 전반적인 특성을 완전하게 보여주어, 당해 기술 분야에 익숙한 사람이 갖고 있는 지식을 적용함으로써 본 발명의 전반적인 개념으로부터 벗어나지 않고서도 불필요한 실험 없이 이러한 구체적인 실시형태에 대한 다양한 응용을 용이하게 수정 및/또는 적응시킬 수 있을 것이다. 따라서, 이러한 수정 및 적응은 본 명세서에 제공된 교시 및 지침을 기반으로 하는 개시 실시형태의 등가물의 범위 내에 있도록 의도된다. 본 명세서에서 구문 또는 어휘는 예에 의한 설명의 목적을 위한 것이고 한정하기 위한 것이 아니며, 따라서 본 명세서의 용어 또는 구문은 교시 및 지도를 고려하여 당업자에 의하여 해석되어야 한다는 것이 이해되어야 한다.

본 발명의 적용 범위 및 범위는 전술한 예시 실시형태의 어떠한 것에 의해서도 한정되어서는 안되며, 후속하는 청구범위 및 그 균등물에 따라서만 정해져야 한다.

Claims (15)

1. 기판 상에 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서,
   상기 프로세스에 관련된 프로세스 데이터를 획득하는 단계;
   상기 프로세스 데이터 및 상기 기판 상의 디바이스들과 연관된 제 1 제어 목적(control objective)에 기반하여 상기 프로세스에 대한 정정을 결정하는 단계;
   상기 제 1 제어 목적이 달성될 수 있는 제 1 확률을 결정하는 단계; 및
   상기 제 1 확률, 및 상기 제 1 제어 목적과 비교되는 달성될 수 있는 제 2 확률을 가지는 적어도 하나의 제 2 제어 목적에 기반하여 상기 정정을 조절하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
2. 제 1 항에 있어서,
   상기 제 1 확률을 결정하는 단계는,
   상기 제 1 제어 목적이 실현가능한지 여부를 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
3. 제 1 항 또는 제 2 항에 있어서,
   상기 제 1 제어 목적은 하나 이상의 제약의 대상이 되는, 반도체 디바이스 제조 프로세스 제어 방법.
4. 제 3 항에 있어서,
   상기 제 1 제어 목적은, 다이가 제 기능을 할 것임을 나타내는 사양 내에 속할 것으로 추정되는, 상기 기판 상에 제공되는 다이들의 개수를 최대화하는 것에 관련되고,
   상기 하나 이상의 제약은 상기 정정의 작동에 관련된 작동 제약(actuation constraint)과 연관되는, 반도체 디바이스 제조 프로세스 제어 방법.
5. 제 4 항에 있어서,
   상기 제 1 제어 목적은, 상기 정정을 모든 다이들이 제 기능을 할 높은 확률을 보장하는 것으로 제약하는, 반도체 디바이스 제조 프로세스 제어 방법.
6. 제 4 항에 있어서,
   상기 하나 이상의 제약은 성능 파라미터에 대한 상한 및 하한을 포함하고,
   상기 상한 및 하한은, 상기 상한과 하한 사이에 허용 변동 공간(allowed variation space)을 규정하며,
   상기 성능 파라미터에 대한 상기 허용 변동 공간을 벗어난 값은, 비-기능적인 다이(non-functional die)가 초래될 높은 확률을 나타내는 것이고,
   상기 제 2 제어 목적은 상기 상한 및 하한 중 하나 또는 양자 모두를 이동시킴으로써 상기 제약을 변경하는 것에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.
7. 제 6 항에 있어서,
   상기 상한 및 하한 중 하나 또는 양자 모두를 이동시키는 것은,
   상기 허용 변동 공간을 증가시키도록 상기 상한 및 하한 중 하나 또는 양자 모두를 세트포인트 값으로부터 멀어지게 이동시키는 것, 및 변경된 제약이 달성될 수 있는지 여부를 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
8. 제 6 항에 있어서,
   상기 제 1 제어 목적의 제 1 확률이 상기 제 1 제어 목적이 달성될 수 있다는 것을 나타내면, 상기 적어도 하나의 제 2 제어 목적은 상기 허용 변동 공간을 감소시키도록 상기 상한 및 하한 중 하나 또는 양자 모두를 세트포인트 값을 향해서 이동시키는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
9. 제 1 항에 있어서,
   상기 적어도 하나의 제 2 제어 목적은 상기 제 1 제어 목적과 다른 최적화 전략에 관련되는, 반도체 디바이스 제조 프로세스 제어 방법.
10. 제 1 항에 있어서,
    상기 제 1 제어 목적의 제 1 확률이 상기 제 1 제어 목적이 달성될 수 있다는 것을 나타내면, 상기 적어도 하나의 제 2 제어 목적은, 추가적으로 품질을 개선시키고 및/또는 상기 프로세스의 쓰루풋을 증가시키도록 상기 정정을 조절하는, 반도체 디바이스 제조 프로세스 제어 방법.
11. 제 1 항에 있어서,
    상기 제 1 제어 목적은 기능성 디바이스들(functioning device)의 개수에 관련된 수율 메트릭과 연관되고,
    상기 제 2 제어 목적은 단위 시간당 생산되는 디바이스들의 개수에 관련된 쓰루풋 메트릭과 연관되는, 반도체 디바이스 제조 프로세스 제어 방법.
12. 제 11 항에 있어서,
    상기 제 1 확률은 제조된 디바이스의 고장률과 연관되고,
    상기 정정은 상기 프로세스를 수행하는 동안에 다이, 기판 또는 기판들의 로트에 적용되는 선량의 하나 이상의 값에 대응하는 선량 정정인, 반도체 디바이스 제조 프로세스 제어 방법.
13. 명령을 포함하는 컴퓨터 프로그램으로서,
    상기 명령은 컴퓨터 시스템에서 실행될 때, 기판 상에 반도체 디바이스를 제조하는 프로세스를,
    상기 프로세스에 관련된 프로세스 데이터를 획득하는 단계;
    상기 프로세스 데이터 및 상기 기판 상의 디바이스들과 연관된 제 1 제어 목적에 기반하여 상기 프로세스에 대한 정정을 결정하는 단계;
    상기 제 1 제어 목적이 달성될 수 있는 제 1 확률을 결정하는 단계; 및
    상기 제 1 확률, 및 상기 제 1 제어 목적과 비교되는 달성될 수 있는 제 2 확률을 가지는 적어도 하나의 제 2 제어 목적에 기반하여 상기 정정을 조절하는 단계
    를 수행함으로써 제어하도록 구성되는, 컴퓨터 프로그램.
14. 제 13 항에 있어서,
    상기 제 1 제어 목적은 기능성 디바이스들의 개수에 관련된 수율 메트릭과 연관되고,
    상기 제 2 제어 목적은 단위 시간당 생산되는 디바이스들의 개수에 관련된 쓰루풋 메트릭과 연관되는, 컴퓨터 프로그램.
15. 제 13 항에 있어서,
    상기 제 1 확률은 제조된 디바이스의 고장률과 연관되고,
    상기 정정은 상기 프로세스를 수행하는 동안에 다이, 기판 또는 기판들의 로트에 적용되는 선량의 하나 이상의 값에 대응하는 선량 정정인, 컴퓨터 프로그램.

Images