KR20220130277A - 표시 장치 - Google Patents

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KR20220130277A
KR20220130277A KR1020210034341A KR20210034341A KR20220130277A KR 20220130277 A KR20220130277 A KR 20220130277A KR 1020210034341 A KR1020210034341 A KR 1020210034341A KR 20210034341 A KR20210034341 A KR 20210034341A KR 20220130277 A KR20220130277 A KR 20220130277A
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강장미
박준현
정민재
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삼성디스플레이 주식회사
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Abstract

표시 장치는 복수의 트랜지스터들 및 상기 복수의 트랜지스터들과 전기적으로 연결되는 홀드 커패시터 및 프리 차징 커패시터를 포함하고, 상기 프리 차징 커패시터는 제1 하부 게이트 패턴 및 상기 제1 하부 게이트 패턴 상에서 상기 제1 하부 게이트 패턴과 부분적으로 중첩하게 배치되는 제1 상부 게이트 패턴을 포함하고, 상기 홀드 커패시터는 상기 제1 상부 게이트 패턴 및 상기 제1 상부 게이트 패턴 상에서 상기 제1 상부 게이트 패턴과 부분적으로 중첩하게 배치되는 제1 하부 소스 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 커패시터를 포함하는 표시 장치에 관한 것이다.
표시 장치는 트랜지스터 및 커패시터를 포함할 수 있다. 이 때, 표시 장치를 안정적으로 구동하기 위해서는 커패시터가 일정한 용량을 확보할 수 있어야 한다.
트랜지스터 및 커패시터는 각각 도전층들 및 절연층들로 구성될 수 있다. 상기 도전층들을 제조하는 과정에서 마스크 오버레이 공차 등에 의해 상기 도전층들이 균일하게 형성되지 못할 수 있다.
이에 따라, 상기 커패시터가 일정한 용량을 확보하지 못하여 표시 장치가 영상을 표시할 때, 외부에서 얼룩 등이 시인될 수 있다.
본 발명의 일 목적은 커패시터를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 복수의 트랜지스터들 및 상기 복수의 트랜지스터들과 전기적으로 연결되는 홀드 커패시터 및 프리 차징 커패시터를 포함하고, 상기 프리 차징 커패시터는 제1 하부 게이트 패턴 및 상기 제1 하부 게이트 패턴 상에서 상기 제1 하부 게이트 패턴과 부분적으로 중첩하게 배치되는 제1 상부 게이트 패턴을 포함하고, 상기 홀드 커패시터는 상기 제1 상부 게이트 패턴 및 상기 제1 상부 게이트 패턴 상에서 상기 제1 상부 게이트 패턴과 부분적으로 중첩하게 배치되는 제1 하부 소스 패턴을 포함한다.
일 실시예에 있어서, 상기 제1 하부 소스 패턴의 상기 제1 방향으로의 길이는 상기 상기 제1 상부 게이트 패턴의 상기 제1 방향의 길이보다 길고, 상기 제1 하부 소스 패턴의 상기 제1 방향에 교차하는 제2 방향으로의 길이는 상기 제1 상부 게이트 패턴의 상기 제2 방향의 길이보다 짧을 수 있다.
일 실시예에 있어서, 상기 홀드 커패시터는 제2 하부 게이트 패턴 및 상기 제2 하부 게이트 패턴 상에서 상기 제2 하부 게이트 패턴과 부분적으로 중첩하게 배치되는 제2 상부 게이트 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 하부 게이트 패턴 및 상기 제2 하부 게이트 패턴은 동일한 층에 배치되고, 상기 제1 상부 게이트 패턴 및 상기 제2 상부 게이트 패턴은 서로 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 하부 소스 패턴 및 상기 제2 상부 게이트 패턴은 연결될 수 있다.
일 실시예에 있어서, 상기 제1 하부 게이트 패턴에는 초기화 전압이 인가되고, 상기 제1 상부 게이트 패턴 및 상기 제2 하부 게이트 패턴에는 기준 전압이 인가되며, 상기 제1 하부 소스 패턴 및 상기 제2 상부 게이트 패턴에는 고전원 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 제1 상부 게이트 패턴과 상기 제2 하부 게이트 패턴은 평면도 상에서 서로 이격될 수 있다.
일 실시예에 있어서, 상기 제1 하부 소스 패턴과 동일한 층에 배치되는 제2 하부 소스 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 상부 게이트 패턴 및 상기 제2 하부 게이트 패턴은 상기 제2 하부 소스 패턴에 의해 연결될 수 있다.
일 실시예에 있어서, 상기 제1 하부 소스 패턴은 상기 제2 상부 게이트 패턴과도 중첩하도록 배치될 수 있다.
일 실시예에 있어서, 상기 제1 하부 소스 패턴은 상기 제2 상부 게이트 패턴의 제1 영역 및 상기 제2 상부 게이트 패턴의 상기 제1 영역과 이격되는 제2 영역에서 중첩하게 배치될 수 있다.
일 실시예에 있어서, 상기 제1 영역 및 상기 제2 영역은 제3 영역을 사이에 두고 서로 이격되며, 상기 제2 하부 소스 패턴은 상기 제3 영역과 중첩될 수 있다.
일 실시예에 있어서, 상기 홀드 커패시터는 상기 제1 하부 소스 패턴 및 상기 제2 하부 소스 패턴을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 복수의 트랜지스터들 및 상기 복수의 트랜지스터들과 전기적으로 연결되는 홀드 커패시터 및 프리 차징 커패시터를 포함하고, 상기 프리 차징 커패시터는 제1 하부 게이트 패턴 및 상기 제1 하부 게이트 패턴 상에서 상기 제1 하부 게이트 패턴과 부분적으로 중첩하게 배치되는 제1 상부 게이트 패턴을 포함하고, 상기 홀드 커패시터는 상기 제1 상부 게이트 패턴 및 상기 제1 상부 게이트 패턴 상에서 상기 제1 상부 게이트 패턴과 부분적으로 중첩하게 배치되는 제1 하부 소스 패턴을 포함한다.
상기 제1 하부 소스 패턴의 상기 제1 방향으로의 길이는 상기 상기 제1 상부 게이트 패턴의 상기 제1 방향의 길이보다 길고, 상기 제1 하부 소스 패턴의 상기 제1 방향에 교차하는 제2 방향으로의 길이는 상기 제1 상부 게이트 패턴의 상기 제2 방향의 길이보다 짧을 수 있다.
이에 따라, 상기 홀드 커패시터가 형성되는 과정에서 상기 제2 방향으로 마스크 오버레이 공차 등이 생겨도 커패시터를 구성하는 패턴들의 면적이 일정하게 유지되어, 상기 홀드 커패시터의 용량이 일정하게 유지될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 표시 패널에 포함된 화소의 일 실시예를 나타내는 회로도이다.
도 3 내지 도 11은 도 1의 화소에 포함되는 층들을 나타내는 레이아웃 도면들이다.
도 12는 도 9의 I-I' 라인을 따라 절취한 일 실시예를 나타내는 단면도이다.
도 13 및 도 14는 도 1의 화소에 포함되는 층들을 나타내는 레이아웃 도면들이다.
도 15는 도 14의 II-II' 라인을 따라 절취한 일 실시예를 나타내는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 전자 기기를 나타내는 블록도이다.
도 17은 도 16의 전자 기기가 텔레비전으로 구현되는 일 예를 나타내는 도면이다.
도 18은 도 16의 전자 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치는 복수의 화소들(P)을 포함하는 표시 패널(DP), 데이터 구동부(DDV), 게이트 구동부(GDV) 및 타이밍 제어부(CON)를 포함할 수 있다.
상기 표시 장치는 상기 표시 패널(DP)을 통해 영상을 표시할 수 있다. 이를 위해, 상기 표시 패널(DP)은 상기 화소들(P) 및 상기 화소들(P)과 연결되는 발광 소자들을 포함할 수 있다. 실시예들에 있어서, 상기 표시 패널(DP)은 단일한 패널로 구성될 수 있다. 또는, 실시예들에 있어서, 상기 표시 패널(DP)은 복수의 패널들이 연결되어 구성될 수 있다.
상기 타이밍 제어부(CON)는 외부로부터 제공되는 제어 신호(CTRL) 및 입력 영상 데이터(IDAT)에 기초하여 게이트 제어 신호(GCTRL), 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)를 생성할 수 있다. 예를 들어, 상기 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 예를 들어, 상기 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 또는, 상기 입력 영상 데이터(IDAT)는 마젠타색 영상 데이터, 시안색 영상 데이터, 황색 영상 데이터를 포함할 수도 있다.
상기 게이트 구동부(GDV)는 상기 타이밍 제어부(CON)로부터 제공되는 상기 게이트 제어 신호(GCTRL)에 기초하여 게이트 신호들을 생성할 수 있다. 예를 들어, 상기 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다. 실시예들에 있어서, 상기 게이트 구동부(GDV)는 별도의 패널로 제작되어 상기 표시 패널(DP)에 연결될 수 있다. 상기 게이트 구동부(GDV)는 상기 표시 패널(DP)과 전기적으로 연결되며, 상기 게이트 신호들을 순차적으로 출력할 수 있다. 상기 화소들(P) 각각은 상기 게이트 신호들 각각의 제어에 따라 데이터 전압을 제공받을 수 있다.
상기 데이터 구동부(DDV)는 상기 타이밍 제어부(CON)로부터 제공되는 상기 데이터 제어 신호(DCTRL) 및 상기 출력 영상 데이터(ODAT)에 기초하여 상기 데이터 전압을 생성할 수 있다. 예를 들어, 상기 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호, 로드 신호 등을 포함할 수 있다. 실시예들에 있어서, 상기 데이터 구동부(DDV)는 별도의 패널로 제작되어 상기 표시 패널(DP)과 전기적으로 연결될 수 있다. 상기 데이터 구동부(DDV)는 상기 표시 패널(DP)과 전기적으로 연결되며, 복수의 데이터 전압들을 생성할 수 있다. 상기 화소들(P) 각각은 상기 데이터 전압들 각각에 상응하는 휘도에 대한 신호를 상기 발광 소자들로 전달할 수 있다.
도 2는 도 1의 표시 패널에 포함된 화소의 일 실시예를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 상기 화소(P)는 제1 내지 제9 트랜지스터들(T1, T2-1, T2-2, T3-1, T3-2, T4-1, T4-2, T5-1, T5-2, T6, T7, T8, T9), 홀드 커패시터(CHOLD) 및 프리 차징 커패시터(CPR)를 포함할 수 있다.
상기 제1 트랜지스터(T1)는 제1 노드(N1)에 연결되는 게이트 전극, 제2 노드(N2)에 연결되는 제1 전극, 및 제3 노드(N3)에 연결되는 제2 전극을 포함할 수 있다. 상기 제2-1 트랜지스터(T2-1)는 데이터 기입 신호(GW)가 인가되는 게이트 전극, 데이터 전압(VDATA)이 인가되는 제1 전극, 상기 제2-2 트랜지스터(T2-2)에 연결되는 제2 전극을 포함할 수 있다. 상기 제2-2 트랜지스터(T2-2)는 상기 데이터 기입 신호(GW)가 인가되는 게이트 전극, 상기 제2-1 트랜지스터(T2-1)의 제2 전극에 연결되는 제1 전극, 및 제4 노드(N4)에 연결되는 제2 전극을 포함할 수 있다. 상기 제3-1 트랜지스터(T3-1)는 보상 게이트 신호(GC)가 인가되는 게이트 전극, 상기 제1 노드(N1)에 연결되는 제1 전극, 및 상기 제3-2 트랜지스터(T3-2)에 연결되는 제2 전극을 포함할 수 있다. 상기 제3-2 트랜지스터(T3-2)는 상기 보상 게이트 신호(GC)가 인가되는 게이트 전극, 상기 제3-1 트랜지스터(T3-1)의 제2 전극에 연결되는 제1 전극, 및 상기 제3 노드(N3)에 연결되는 제2 전극을 포함할 수 있다. 상기 제4-1 트랜지스터(T4-1)는 데이터 초기화 게이트 신호(GI)가 인가되는 게이트 전극, 상기 제1 노드(N1)에 연결되는 제1 전극, 및 상기 제4-2 트랜지스터(T4-2)와 연결되는 제2 전극을 포함할 수 있다. 상기 제4-2 트랜지스터(T4-2)는 상기 데이터 초기화 게이트 신호(GI)가 인가되는 게이트 전극, 상기 제4-1 트랜지스터(T4-1)의 제2 전극과 연결되는 제1 전극, 및 초기화 전압(VINT)이 인가되는 제2 전극을 포함할 수 있다. 상기 제5-1 트랜지스터(T5-1)는 상기 보상 게이트 신호(GC)가 인가되는 게이트 전극, 기준 전압(VREF)이 인가되는 제1 전극, 및 상기 제5-2 트랜지스터(T5-2)와 연결되는 제2 전극을 포함할 수 있다. 상기 제5-2 트랜지스터(T5-2)는 상기 보상 게이트 신호(GC)가 인가되는 게이트 전극, 상기 제5-1 트랜지스터의 제2 전극과 연결되는 제1 전극, 및 상기 제4 노드(N4)에 연결되는 제2 전극을 포함할 수 있다. 상기 제6 트랜지스터(T6)는 제2 에미션 신호(EM2)가 인가되는 게이트 전극, 상기 제3 노드(N3)에 연결되는 제1 전극, 및 발광 소자(EE)의 애노드 전극에 연결되는 제2 전극을 포함할 수 있다. 상기 제7 트랜지스터(T7)는 제1 초기화 게이트 신호(EB1)가 인가되는 게이트 전극. 상기 초기화 전압(VINT)이 인가되는 제1 전극, 및 상기 발광 소자(EE)의 애노드 전극에 연결되는 제2 전극을 포함할 수 있다. 상기 제8 트랜지스터(T8)는 제2 초기화 게이트 신호(EB2)가 인가되는 게이트 전극, 바이어스 전압(VBIAS)이 인가되는 제1 전극, 및 상기 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다. 상기 제9 트랜지스터(T9)는 제1 에미션 신호(EM1)가 인가되는 게이트 전극, 고전원 전압(ELVDD)이 인가되는 제1 전극, 및 상기 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다. 상기 홀드 커패시터(CHOLD)는 상기 고전원 전압(ELVDD)이 인가되는 제1 전극, 및 상기 제4 노드(N4)에 연결되는 제2 전극을 포함할 수 있다. 상기 프리 차징 커패시터(CPR)은 상기 제4 노드(N4)에 연결되는 제1 전극, 및 상기 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다.
도 3 내지 도 11은 도 1의 화소에 포함되는 층들을 나타내는 레이아웃 도면들이다. 도 3 내지 도 11에 도시된 층들은 하나의 화소를 기준으로 도시되었지만, 도 3 내지 도 11에 도시된 층들은 각 화소들마다 동일하게 배치될 수 있다. 적어도 일부 층들은 복수의 화소들끼리 서로 연결되어 있을 수 있다.
도 1 및 도 3을 참조하면, 상기 화소(P)는 액티브층(ACT)을 포함할 수 있다. 상기 액티브층(ACT)은 제1 액티브 패턴(ACT1), 제2 액티브 패턴(ACT2), 및 제3 액티브 패턴(ACT3)을 포함할 수 있다.
실시예들에 있어서, 상기 액티브층(ACT)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 액티브층(ACT)은 산화물계 반도체 물질 또는 실리콘계 반도체 물질을 포함할 수 있다. 상기 산화물계 반도체 물질은 IGO, IZO, IGZO 등에서 선택된 어느 하나를 포함할 수 있다. 상기 실리콘계 반도체 물질은 비정질 실리콘, 저온다결정실리콘 등에서 선택된 어느 하나를 포함할 수 있다.
도 1 및 도 4를 참조하면, 상기 화소(P)는 제1 도전층(G1)을 포함할 수 있다. 상기 제1 도전층은 제1 하부 게이트 패턴(FG1), 제2 하부 게이트 패턴(FG2), 제3 하부 게이트 패턴(FG3), 제4 하부 게이트 패턴(FG4), 제5 하부 게이트 패턴(FG5), 제6 하부 게이트 패턴(FG6), 제7 하부 게이트 패턴(FG7), 제8 하부 게이트 패턴(FG8), 제9 하부 게이트 패턴(FG9), 및 제10 하부 게이트 패턴(FG10)을 포함할 수 있다. 상기 제1 도전층(G1)은 금속, 합금 등의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전층(G1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 1 및 도 5를 참조하면, 상기 제1 도전층(G1)은 상기 액티브층(ACT) 상에 배치될 수 있다. 상기 액티브층(ACT)과 상기 제1 도전층(G1)은 부분적으로 중첩할 수 있다. 상기 액티브층(ACT)과 상기 제1 도전층(G1)이 중첩하는 부분은 트랜지스터의 일부를 구성할 수 있다. 예를 들어, 상기 제6 하부 게이트 패턴(FG6)과 상기 제1 액티브 패턴(ACT1)이 중첩하는 부분은 제1 트랜지스터(T1)의 일부를 구성할 수 있다. 상기 제3 하부 게이트 패턴(FG3)이 상기 제3 액티브 패턴(ACT3)과 중첩하는 부분은 제5 트랜지스터를 구성할 수 있다. 여기서, 상기 제5 트랜지스터는 제5-1 트랜지스터(T5-1) 및 제5-2 트랜지스터(T5-2)를 포함할 수 있다.
이와 같이, 각 액티브 패턴들과 각 하부 게이트 패턴들이 중첩하는 부분은 제1 내지 제9 트랜지스터들(T1, T2-1, T2-2, T3-1, T3-2, T4-1, T4-2, T5-1, T5-2, T6, T7, T8, T9)의 일부를 구성할 수 있다.
도 1 및 도 6을 참조하면, 상기 화소(P)는 제2 도전층(G2)을 포함할 수 있다. 상기 제2 도전층(G2)은 제1 상부 게이트 패턴(SG1), 제2 상부 게이트 패턴(SG2), 제3 상부 게이트 패턴(SG3), 제4 상부 게이트 패턴(SG4), 제5 상부 게이트 패턴(SG5), 및 제6 상부 게이트 패턴(SG6)을 포함할 수 있다.
상기 제2 도전층(G2)은 금속, 합금 등의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제2 도전층(G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 1 및 도 7을 참조하면, 상기 제2 도전층(G2)은 상기 제1 도전층(G1) 상에 배치될 수 있다. 상기 제6 하부 게이트 패턴(FG6) 및 상기 제4 상부 게이트 패턴(SG4)은 제1 커패시터를 형성할 수 있다. 실시예들에 있어서, 상기 제1 커패시터는 홀드 커패시터일 수 있다. 상기 제7 하부 게이트 패턴(FG7) 및 상기 제5 상부 게이트 패턴(SG5)은 제2 커패시터를 형성할 수 있다. 실시예들에 있어서, 상기 제2 커패시터는 프리 차징 커패시터일 수 있다.
도 1 및 도 8을 참조하면, 상기 화소(P)는 제3 도전층(SD1)을 더 포함할 수 있다. 상기 제3 도전층(SD1)은 제1 하부 소스 패턴(FSD1), 제2 하부 소스 패턴(FSD1), 제3 하부 소스 패턴(FSD3), 제4 하부 소스 패턴(FSD4), 제5 하부 소스 패턴(FSD5), 제6 하부 소스 패턴(FSD6), 제7 하부 소스 패턴(FSD7), 제8 하부 소스 패턴(FSD8), 제9 하부 소스 패턴(FSD9), 제10 하부 소스 패턴(FSD10), 제11 하부 소스 패턴(FSD11), 제12 하부 소스 패턴(FSD12), 제13 하부 소스 패턴(FSD13), 제14 하부 소스 패턴(FSD14), 제15 하부 소스 패턴(FSD15), 및 제16 하부 소스 패턴(FSD16)을 포함할 수 있다. 상기 제3 도전층(SD1)은 금속, 합금 등의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제3 도전층(SD1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 1, 도 2 및 도 9를 참조하면, 상기 제3 도전층(SD1)은 상기 제2 도전층(G2) 상에 배치될 수 있다. 상기 제3 도전층(SD1)은 하부에 배치되는 액티브층(ACT) 및 도전층들(G1, G2)과 콘택홀에 의해 연결될 수 있다. 이에 따라, 상기 제3 도전층(SD1)에 전달되는 신호가 하부에 배치되는 층들(ACT, G1, G2)에 전달될 수 있다.
상기 제1 하부 소스 패턴(FSD1)에는 초기화 전압(Vint)이 인가될 수 있다. 상기 제1 하부 소스 패턴(FSD1)은 상기 제1 액티브 패턴(ACT1)과 콘택홀에 의해 연결될 수 있다. 이를 통해, 상기 제1 액티브 패턴(ACT1)에 상기 초기화 전압(Vint)이 인가될 수 있다. 또한, 상기 제1 액티브 패턴(ACT1)은 상기 제9 하부 소스 패턴(FSD9)에 의해 상기 제6 하부 게이트 패턴(FG6)과 전기적으로 연결될 수 있다. 상기 제9 하부 소스 패턴(FSD9)은 상기 제1 액티브 패턴(ACT1) 및 상기 제6 하부 게이트 패턴(FG6)을 연결하는 브릿지 역할을 수행할 수 있다. 이를 통해 상기 제1 액티브 패턴(ACT1)에 인가된 상기 초기화 전압(Vint)이 상기 제9 하부 소스 패턴(FSD9)을 통해 상기 제6 하부 게이트 패턴(FG6)에 전달될 수 있다.
상기 제2 하부 소스 패턴(FSD2)에는 데이터 초기화 게이트 신호(GI)가 제공될 수 있다. 상기 제2 하부 소스 패턴(FSD2)은 상기 제1 하부 게이트 패턴(FG1)과 콘택홀에 의해 연결될 수 있다. 상기 데이터 초기화 게이트 신호(GI)는 상기 제1 하부 게이트 패턴(FG1)에 전달될 수 있다. 상기 데이터 초기화 게이트 신호(GI)가 전달되는 경우, 상기 제4-1 트랜지스터(T4-1) 및 상기 제4-2 트랜지스터(T4-2)가 활성화될 수 있다. 이 때, 상기 제4-1 트랜지스터(T4-1) 및 상기 제4-2 트랜지스터(T4-2)를 통해 상기 초기화 전압(Vint)가 흐를 수 있다.
상기 제3 하부 소스 패턴(FSD3)에는 기준 전압(Vref)이 인가될 수 있다. 상기 제3 하부 소스 패턴(FSD3)은 콘택홀에 의해 상기 제3 액티브 패턴(ACT3)과 연결될 수 있다. 이를 통해, 상기 제3 하부 소스 패턴(FSD3)에 인가된 상기 기준 전압(Vref)이 상기 제3 액티브 패턴(ACT3)에 전달될 수 있다.
상기 제4 하부 소스 패턴(FSD4)에는 보상 게이트 신호(GC)가 제공될 수 있다. 상기 제4 하부 소스 패턴(FSD4)은 상기 제2 하부 게이트 패턴(FG2) 및 상기 제3 하부 게이트 패턴(FG3)과 각각 콘택홀에 의해 연결될 수 있다. 이를 통해, 상기 보상 게이트 신호(GC)가 각각 상기 제2 하부 게이트 패턴(FG2) 및 상기 제3 하부 게이트 패턴(FG3)에 전달될 수 있다. 이 때, 상기 제3-1 트랜지스터(T3-1), 상기 제3-2 트랜지스터(T3-2), 상기 제5-1 트랜지스터(T5-1), 및 상기 제5-2 트랜지스터(T5-2)가 활성화될 수 있다. 이에 따라, 상기 제3-1 트랜지스터(T3-1), 및 상기 제3-2 트랜지스터(T3-2)에 상기 초기화 전압(Vint)가 흐를 수 있고, 상기 제5-1 트랜지스터(T5-1), 및 상기 제5-2 트랜지스터(T5-2)에 상기 기준 전압(Vref)이 흐를 수 있다.
상기 제5 하부 소스 패턴(FSD5)에는 바이어스 전압(Vbias)이 인가될 수 있다. 상기 바이어스 전압(Vbias)은 상기 제1 액티브 패턴(ACT1)에 인가될 수 있다.
상기 제6 하부 소스 패턴(FSD6)에는 제2 초기화 게이트 신호(EB2)가 인가될 수 있다. 상기 제6 하부 소스 패턴(FSD6)은 상기 제4 하부 게이트 패턴(FG4)과 콘택홀에 의해 연결될 수 있다. 이를 통해, 상기 제4 하부 게이트 패턴(FG4)에 상기 제2 초기화 게이트 신호(EB2)가 전달될 수 있다. 이 때, 상기 제10 트랜지스터(T10)가 활성화될 수 있고, 상기 제10 트랜지스터(T10)에 상기 바이어스 전압(Vbias)이 흐를 수 있다.
상기 제7 하부 소스 패턴(FSD7)에는 제1 에미션 신호(EM1)가 제공될 수 있다. 상기 제7 하부 소스 패턴(FSD7)은 상기 제5 하부 게이트 패턴(FG5)과 콘택홀에 의해 연결될 수 있다. 상기 제5 하부 게이트 패턴(FG5)에 상기 제1 에미션 신호(EM1)가 전달될 수 있고, 상기 제9 트랜지스터(T9)가 활성화될 수 있다. 이에 따라, 상기 제9 트랜지스터(T9)에 고전원 전압(ELVDD)이 흐를 수 있다.
상기 제8 하부 소스 패턴(FSD8)은 상기 제3 액티브 패턴(ACT3) 및 상기 제4 상부 게이트 패턴(SG4)을 연결하는 브릿지 역할을 수행할 수 있다. 이를 통해, 상기 제3 액티브 패턴(ACT3)에 인가된 상기 기준 전압(Vref)이 상기 제8 하부 소스 패턴(FSD8)을 통해 상기 제4 상부 게이트 패턴(SG4)에 전달될 수 있다. 이 때, 상기 제6 하부 게이트 패턴(FG6)과 상기 제4 상부 게이트 패턴(SG4)은 프리 차징 커패시터(Cpr)를 구성할 수 있다.
상기 제10 하부 소스 패턴(FSD10)에는 상기 고전원 전압(ELVDD)이 인가될 수 있다. 상기 제10 하부 소스 패턴(FSD10)은 상기 제1 액티브 패턴(ACT1) 및 상기 제5 상부 게이트 패턴(SG5)과 각각 콘택홀에 의해 연결될 수 있다. 이를 통해, 상기 제1 액티브 패턴(ACT1) 및 상기 제5 상부 게이트 패턴(SG5)에 상기 고전원 전압(ELVDD)이 전달될 수 있다.
상기 제11 하부 소스 패턴(FSD11)은 상기 제4 상부 게이트 패턴(SG4), 상기 제7 하부 게이트 패턴(FG7), 및 상기 제2 액티브 패턴(ACT2)을 연결하는 브릿지 역할을 수행할 수 있다. 이를 통해, 상기 제2 액티브 패턴(ACT2)에 인가되는 신호가 상기 제7 하부 게이트 패턴(FG7) 및 상기 제4 상부 게이트 패턴(SG4)에 전달될 수 있고, 상기 제4 상부 게이트 패턴(SG4)에 인가되는 신호가 상기 제7 하부 게이트 패턴(FG7) 및 상기 제2 액티브 패턴(ACT2)에 전달될 수 있다.
상기 기준 전압(Vref)가 인가되는 상기 제7 하부 게이트 패턴(FG7) 및 상기 고전원 전압(ELVDD)이 인가되는 상기 제5 상부 게이트 패턴(SG5)은 홀드 커패시터(CHOLD)를 구성할 수 있다. 또한, 상기 기준 전압(Vref)이 인가되는 상기 제4 상부 게이트 패턴(SG4) 및 상기 고전원 전압(ELVDD)이 인가되는 상기 제10 하부 소스 패턴(FSD10)도 다른 위치에서 상기 홀드 커패시터(CHOLD)를 구성할 수 있다. 본 발명은 상기 기준 전압(Vref)이 인가되는 패턴들과 상기 고전원 전압(ELVDD)이 인가되는 패턴들이 각각 다른 위치에서 상기 홀드 커패시터(CHOLD)를 형성함으로써, 상기 홀드 커패시터(CHOLD)의 용량을 확보할 수 있고, 이에 따라 상기 표시 장치의 구동 성능이 향상될 수 있다.
상기 제10 하부 소스 패턴(FSD10)이 형성되는 과정에서 마스크 오버레이 공차 등에 의해 상기 제10 하부 소스 패턴(FSD10)의 형성되는 위치는 제1 방향(DR1)으로 변동될 수 있다. 이 때, 상기 제10 하부 소스 패턴(FSD10)의 상기 제1 방향(DR1) 길이는 상기 제4 상부 게이트 패턴(SG4)의 상기 제1 방향(DR1)의 길이보다 길 수 있다. 이에 따라, 상기 제10 하부 소스 패턴(FSD10)이 형성되는 위치가 상기 제1 방향(DR1)으로 변동되더라도 상기 제10 하부 소스 패턴(FSD10)과 상기 제4 상부 게이트 패턴(SG4)이 상기 제1 방향(DR1)으로 중첩하는 면적은 유지될 수 있다.
상기 제10 하부 소스 패턴(FSD10)의 제2 방향(DR2)으로의 길이는 상기 제4 상부 게이트 패턴(SG4)의 상기 제2 방향(DR2)의 길이보다 짧을 수 있다. 여기서, 상기 제2 방향(DR2)은 상기 제1 방향(DR1)에 교차하는 방향으로 정의될 수 있다. 이 때, 상기 제4 상부 게이트 패턴(SG4)의 상기 제2 방향(DR2)으로의 길이가 상기 제10 하부 소스 패턴(FSD10)의 상기 제2 방향(DR2)의 길이보다 길게 형성됨으로써, 상기 제10 하부 소스 패턴(FSD10)이 형성되는 위치가 상기 제2 방향(DR2)으로 어느 정도 어긋나더라도, 상기 제10 하부 소스 패턴(FSD10)과 상기 제4 상부 게이트 패턴(SG4)이 중첩하는 영역의 면적은 일정하게 유지될 수 있다. 이에 따라, 상기 홀드 커패시터(CHOLD)의 용량이 불규칙해짐에 따라 상기 표시 장치에 발생하는 얼룩 불량 등을 방지할 수 있다. 즉, 상기 홀드 커패시터(CHOLD)의 용량이 일정하게 유지될 수 있다.
상기 제13 하부 소스 패턴(FSD13)에는 데이터 기입 신호(GW)가 제공될 수 있다. 상기 제13 하부 소스 패턴(FSD13)은 상기 제8 하부 게이트 패턴(FG8)과 콘택홀에 의해 연결될 수 있다. 이를 통해, 상기 제8 하부 게이트 패턴(FG8)에 상기 데이터 기입 신호(GW)가 전달될 수 있고, 이에 따라 상기 제2-1 트랜지스터(T2-1) 및 상기 제2-2 트랜지스터(T2-2)가 활성화될 수 있다.
상기 제14 하부 소스 패턴(FSD14)에는 제2 에미션 신호(EM2)가 제공될 수 있다. 상기 제14 하부 소스 패턴(FSD14)은 제9 하부 게이트 패턴(FG9)과 콘택홀에 의해 연결될 수 있다. 이를 통해, 상기 제9 하부 게이트 패턴(FG9)에 상기 제2 에미션 신호(EM2)가 전달될 수 있다. 이 때, 상기 제6 트랜지스터(T6)가 활성화될 수 있다.
상기 제16 하부 소스 패턴(FSD16)에는 제1 초기화 게이트 신호(EB1)가 인가될 수 있다. 상기 제16 하부 소스 패턴(FSD16)은 상기 제10 하부 게이트 패턴(FG10)과 콘택홀에 의해 연결될 수 있다. 이를 통해, 상기 제10 하부 게이트 패턴(FG10)에 상기 제1 초기화 게이트 신호(EB1)가 전달될 수 있고, 이에 따라, 상기 제7 트랜지스터(T7)가 활성화될 수 있다.
도 1 및 도 10을 참조하면, 상기 화소(P)는 제4 도전층(SD2)을 포함할 수 있다. 상기 제4 도전층(SD2)은 제1 상부 소스 패턴(SSD1), 제2 상부 소스 패턴(SSD2), 제3 상부 소스 패턴(SSD3) 및 제4 상부 소스 패턴(SSD4)을 포함할 수 있다. 상기 제4 도전층(SD4)은 금속, 합금 등의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제4 도전층(SD4)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 1, 도 2 및 도 11을 참조하면, 상기 제4 도전층(SD2)은 상기 제3 도전층(SD1) 상에 배치될 수 있다.
상기 제1 상부 소스 패턴(SSD1)에는 상기 데이터 전압(Vdata)이 인가될 수 있다. 상기 제1 상부 소스 패턴(SSD1)은 콘택홀에 의해 상기 제12 하부 소스 패턴(FSD12)와 연결될 수 있다. 이를 통해, 상기 제12 하부 소스 패턴(FSD12)에 상기 데이터 전압(Vdata)이 전달될 수 있다. 이후, 상기 데이터 전압(Vdata)은 상기 제11 하부 소스 패턴(FSD11)을 통해 제4 상부 게이트 패턴(SG4)에 전달될 수 있다. 이 때, 상기 제4 상부 게이트 패턴(SG4) 및 상기 제6 하부 게이트 패턴(FG6)이 형성하는 프리 차징 커패시터(Cpr)는 전위차를 이용하여 상기 데이터 전압(Vdata)을 발광 소자(EE)로 전달할 수 있다. 상기 제2 상부 소스 패턴(SSD2)은 발광 소자(EE)의 애노드와 연결될 수 있다.
상기 제3 상부 소스 패턴(SSD3)은 콘택홀에 의해 상기 제10 하부 소스 패턴(FSD10)과 연결될 수 있다. 이에 따라, 상기 제3 상부 소스 패턴(SSD3)에도 상기 고전원 전압(ELVDD)이 전달될 수 있다.
상기 제4 상부 소스 패턴(SSD4)은 상기 제3 하부 소스 패턴(FSD3)과 콘택홀에 의해 연결될 수 있다. 이에 따라, 상기 제4 상부 소스 패턴(SSD4)에는 상기 기준 전압(Vref)이 인가될 수 있다. 상기 제4 상부 소스 패턴(SSD4)은 상기 제2 방향(DR2)으로 연장되어 표시 장치에 전체적으로 배치될 수 있다. 상기 제4 상부 소스 패턴(SSD4)에 인가되는 상기 기준 전압(Vref)이 표시 장치에 흐르는 신호들을 안정화시켜, 상기 표시 장치는 구동 성능이 향상될 수 있다.
도 12는 도 9의 I-I' 라인을 따라 절취한 일 실시예를 나타내는 단면도이다.
도 1, 도 9 및 도 12를 참조하면, 상기 표시 장치는 기판(SUB)을 포함할 수 있다. 상기 기판(SUB)은 리지드한 물질 또는 플렉서블한 물질을 포함할 수 있다. 예를 들어, 상기 기판(SUB)은 유리, 쿼츠 등에서 선택된 어느 하나 이상을 포함할 수 있고, 이에 따라 상기 기판(SUB)은 리지드한 특성을 가질 수 있다. 또는, 상기 기판(SUB)은 폴리이미드 등과 같은 플라스틱을 포함할 수 있고, 이에 따라 상기 기판(SUB)은 플렉서블한 특성을 가질 수 있다.
상기 제1 액티브 패턴(ACT1)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 게이트 절연층(GI)은 상기 제1 액티브 패턴(ACT1)을 덮으며 상기 기판(SUB) 상에 배치될 수 있다. 상기 절연층(GI)은 절연 물질을 포함할 수 있다.
상기 제6 하부 게이트 패턴(FG6)이 상기 게이트 절연층(GI) 상에 배치될 수 있다. 상기 제1 층간 절연층(ILD1)은 상기 게이트 절연층(GI) 상에서 상기 제6 하부 게이트 패턴(FG6)을 덮으며 배치될 수 있다. 상기 제1 층간 절연층(ILD1)은 절연 물질을 포함할 수 있다.
상기 제4 상부 게이트 패턴(SG4)은 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상기 제2 층간 절연층(ILD2)이 상기 제1 층간 절연층(ILD1) 상에서 상기 제4 상부 게이트 패턴(SG4)을 덮으며 배치될 수 있다.
이 때, 상기 제6 하부 게이트 패턴(FG6), 상기 제1 층간 절연층(IL1D1) 및 상기 제4 상부 게이트 패턴(SG4)은 상기 프리 차징 커패시터(CPR)를 형성할 수 있다.
상기 제10 하부 소스 패턴(FSD10)이 상기 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 상기 제3 층간 절연층(ILD3)이 상기 제2 층간 절연층(ILD2) 상에서 상기 제10 하부 소스 패턴(FSD10)을 덮으며 배치될 수 있다.
이 때, 상기 제4 상부 게이트 패턴(SG4), 상기 제2 층간 절연층(ILD2) 및 상기 제10 하부 소스 패턴(FSD10)은 상기 홀드 커패시터(CHOLD)를 형성할 수 있다.
상기 제10 하부 소스 패턴(FSD10)의 제2 방향(DR2)으로 길이는 상기 제4 상부 게이트 패턴(SG4)의 제2 방향(DR2)으로의 길이보다 짧을 수 있다. 이에 따라, 상기 제10 하부 소스 패턴(FSD10)이 형성될 때, 마스크 오버레이 공차 등에 의해 형성되는 위치가 변경되더라도 상기 홀드 커패시터(CHOLD)의 용량을 확보할 수 있다.
도 13 및 도 14는 도 1의 화소에 포함되는 층들을 나타내는 레이아웃 도면들이다.
도 1, 도 7, 도 13 및 도 14를 참조하면, 상기 화소(P)는 액티브층(ACT), 제1 도전층(G1), 제2 도전층(G2), 및 제3 도전층(SD1)을 포함할 수 있다. 상기 액티브층(ACT), 제1 도전층(G1), 및 제2 도전층(G2)의 구조는 전술한 바와 동일할 수 있다. 또한, 상기 제3 도전층(SD1)의 구조도 제10' 하부 소스 패턴(FSD10')의 구조를 제외하면 전술한 바와 동일할 수 있다. 이에 따라, 중복되는 설명은 생략하기로 한다.
상기 제10' 하부 소스 패턴(FSD10')은 제5 상부 게이트 패턴(SG5)과도 중첩할 수 있다. 실시예들에 있어서, 상기 제10' 하부 소스 패턴(FSD10')은 상기 제5 상부 게이트 패턴(SG5)의 제1 영역(FA) 및 제2 영역(SA)과 중첩할 수 있다. 상기 제1 영역(FA) 및 상기 제2 영역(SA) 사이의 영역은 제3 영역(도 15의 TA)으로 정의될 수 있다.
상기 제11 하부 소스 패턴(FSD11)과 상기 제10' 하부 소스 패턴(FSD10')이 제1 방향(DR1)으로 중첩하는 영역에서 커패시터가 형성될 수 있다.
도 15는 도 14의 II-II' 라인을 따라 절취한 일 실시예를 나타내는 단면도이다.
도 14 및 도 15를 참조하면, 기판(SUB) 상에 게이트 절연층(GI)이 배치될 수 있다. 상기 게이트 절연층(GI) 상에는 상기 제7 하부 게이트 패턴(FG7)이 배치될 수 있다. 상기 제7 하부 게이트 패턴(FG7) 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 상기 제5 상부 게이트 패턴(SG5)이 상기 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상기 제7 하부 게이트 패턴(FG7), 상기 제1 층간 절연층(ILD1), 및 상기 제5 상부 게이트 패턴(SG5)은 상기 홀드 커패시터(CHOLD)를 구성할 수 있다.
상기 제2 층간 절연층(ILD2)이 상기 제5 상부 게이트 패턴(SG5)을 덮으며 배치될 수 있다. 상기 제10' 하부 소스 패턴(FSD10') 및 상기 제11 하부 소스 패턴(FSD11)이 상기 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 상기 제3 층간 절연층(ILD3)이 상기 제10' 하부 소스 패턴(FSD10') 및 상기 제11 하부 소스 패턴(FSD11)을 덮으며 배치될 수 있다. 상기 제3 층간 절연층(ILD3), 상기 제10' 하부 소스 패턴(FSD10') 및 상기 제11 하부 소스 패턴(FSD11)은 상기 홀드 커패시터(CHOLD)를 형성할 수 있다.
이와 같이, 동일한 층에 배치되는 패턴들(FSD10', FSD11) 사이에서도 커패시터(CHOLD)가 형성됨으로써 여분의 공간에 커패시터가 배치될 수 있다. 이에 따라, 화소(P)는 일정한 크기를 유지하면서 성능을 향상시킬 수 있고, 표시 장치는 고해상도의 영상을 표시할 수 있다.
도 16은 본 발명의 일 실시예에 따른 전자 기기를 나타내는 블록도이다. 도 17은 도 16의 전자 기기가 텔레비전으로 구현되는 일 예를 나타내는 도면이다. 도 18은 도 16의 전자 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이다.
도 16 내지 도 18을 참조하면, 전자 기기(DD)는 프로세서(510), 메모리 장치(520), 스토리지 장치(530), 입출력 장치(540), 파워 서플라이(550), 및 표시 장치(560)를 포함할 수 있다. 이 경우, 표시 장치(560)는 전술한 도면들을 참조하여 설명한 표시 장치에 상응할 수 있다. 전자 기기(DD)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신할 수 있는 여러 포트들을 더 포함할 수 있다. 일 실시예에 있어서, 도 17에 도시된 바와 같이, 전자 기기(DD)는 텔레비전으로 구현될 수 있다. 다른 실시예에 있어서, 도 18에 도시된 바와 같이, 전자 기기(DD)는 스마트폰으로 구현될 수 있다. 그러나 전자 기기(DD)는 이에 한정되지 아니하고, 예를 들면, 전자 기기(DD)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 내비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
프로세서(510)는 특정 계산들 또는 태스크들(tasks)을 수행할 수 있다. 일 실시예에 있어서, 프로세서(510)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit; CPU), 어플리케이션 프로세서(application processor; AP) 등일 수 있다. 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus), 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 일 실시예에 있어서, 프로세서(510)는 주변 구성 요소 상호 연결(peripheral component interconnect; PCI) 버스 등과 같은 확장 버스에도 연결될 수 있다.
메모리 장치(520)는 전자 기기(DD)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들면, 메모리 장치(520)는 이피롬(erasable programmable read-only memory; EPROM) 장치, 이이피롬(electrically erasable programmable read-only memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(phase change random access memory; PRAM) 장치, 알램(resistance random access memory; RRAM) 장치, 엔에프지엠(nano floating gate memory; NFGM) 장치, 폴리머램(polymer random access memory; PoRAM) 장치, 엠램(magnetic random access memory; MRAM), 에프램(ferroelectric random access memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(dynamic random access memory; DRAM) 장치, 에스램(static random access memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(530)는 솔리드 스테이트 드라이브(solid state drive; SSD), 하드 디스크 드라이브(hard disk drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(540)는 키보드, 키패드, 터치 패드, 터치 스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다.
파워 서플라이(550)는 전자 기기(DD)의 동작에 필요한 전원을 공급할 수 있다. 표시 장치(560)는 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 일 실시예에 있어서, 표시 장치(560)는 입출력 장치(540)에 포함될 수도 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등을 포함할 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
G1: 제1 도전층 G2: 제2 도전층
SD1: 제3 도전층 SD4: 제4 도전층
ACT1-3: 제1 내지 제3 액티브 패턴
FG1-10: 제1 내지 제10 하부 게이트 패턴
SG1-6: 제1 내지 제6 상부 게이트 패턴
FSD1-16: 제 1 내지 제16 하부 소스 패턴
SSD1-4: 제1 내지 제4 상부 소스 패턴
SUB: 기판 GI: 게이트 절연층
ILD1-3: 제1 내지 제3 층간 절연층

Claims (13)

  1. 복수의 트랜지스터들; 및
    상기 복수의 트랜지스터들과 전기적으로 연결되는 홀드 커패시터 및 프리 차징 커패시터를 포함하고,
    상기 프리 차징 커패시터는,
    제1 하부 게이트 패턴; 및
    상기 제1 하부 게이트 패턴 상에서 상기 제1 하부 게이트 패턴과 부분적으로 중첩하게 배치되는 제1 상부 게이트 패턴을 포함하고,
    상기 홀드 커패시터는,
    상기 제1 상부 게이트 패턴; 및
    상기 제1 상부 게이트 패턴 상에서 상기 제1 상부 게이트 패턴과 부분적으로 중첩하게 배치되는 제1 하부 소스 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 하부 소스 패턴의 상기 제1 방향으로의 길이는 상기 상기 제1 상부 게이트 패턴의 상기 제1 방향의 길이보다 길고, 상기 제1 하부 소스 패턴의 상기 제1 방향에 교차하는 제2 방향으로의 길이는 상기 제1 상부 게이트 패턴의 상기 제2 방향의 길이보다 짧은 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서, 상기 홀드 커패시터는,
    제2 하부 게이트 패턴; 및
    상기 제2 하부 게이트 패턴 상에서 상기 제2 하부 게이트 패턴과 부분적으로 중첩하게 배치되는 제2 상부 게이트 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서, 상기 제1 하부 게이트 패턴 및 상기 제2 하부 게이트 패턴은 동일한 층에 배치되고, 상기 제1 상부 게이트 패턴 및 상기 제2 상부 게이트 패턴은 서로 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  5. 제4 항에 있어서, 상기 제1 하부 소스 패턴 및 상기 제2 상부 게이트 패턴은 연결되는 것을 특징으로 하는 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 하부 게이트 패턴에는 초기화 전압이 인가되고,
    상기 제1 상부 게이트 패턴 및 상기 제2 하부 게이트 패턴에는 기준 전압이 인가되며,
    상기 제1 하부 소스 패턴 및 상기 제2 상부 게이트 패턴에는 고전원 전압이 인가되는 것을 특징으로 하는 표시 장치.
  7. 제3 항에 있어서, 상기 제1 상부 게이트 패턴과 상기 제2 하부 게이트 패턴은 평면도 상에서 서로 이격되는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 하부 소스 패턴과 동일한 층에 배치되는 제2 하부 소스 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제8 항에 있어서, 상기 제1 상부 게이트 패턴 및 상기 제2 하부 게이트 패턴은 상기 제2 하부 소스 패턴에 의해 연결되는 것을 특징으로 하는 표시 장치.
  10. 제8 항에 있어서, 상기 제1 하부 소스 패턴은 상기 제2 상부 게이트 패턴과도 중첩하도록 배치되는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서, 상기 제1 하부 소스 패턴은 상기 제2 상부 게이트 패턴의 제1 영역 및 상기 제2 상부 게이트 패턴의 상기 제1 영역과 이격되는 제2 영역에서 중첩하게 배치되는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서, 상기 제1 영역 및 상기 제2 영역은 제3 영역을 사이에 두고 서로 이격되며,
    상기 제2 하부 소스 패턴은 상기 제3 영역과 중첩하는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서, 상기 홀드 커패시터는,
    상기 제1 하부 소스 패턴 및 상기 제2 하부 소스 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
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