KR20220125839A - 표시 장치 - Google Patents

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KR20220125839A
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transistor
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김기범
양태훈
유병욱
이대영
정금동
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 베이스층; 베이스층 상에 제공되는 화소 회로들 및 센서 회로를 포함하는 백플레인 구조물; 백플레인 구조물 상에 제공되고, 화소 회로들에 각각 연결되는 발광 소자들 및 센서 회로에 연결되는 수광 소자를 포함하는 화소층; 화소층을 커버하는 봉지층; 봉지층 상에 제공되고, 발광 소자들 및 수광 소자에 중첩하는 개구들을 포함하는 블랙 매트릭스; 및 봉지층 상에 블랙 매트릭스를 커버하도록 제공되는 컬러 필터를 포함한다. 발광 소자들은 발광층들을 포함하고, 수광 소자는 수광층을 포함하며, 블랙 매트릭스의 개구들 중 적어도 하나는 발광층들 및 수광층 중 하나에 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 광 센서를 포함하는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
최근에는 표시 장치에서 가장 넓은 면적을 차지하는 표시 패널에 지문 등의 인식을 위한 생체 인식 센서를 통합하여 일체화하는 기술에 대한 연구와 개발이 진행되고 있다.
본 발명의 일 목적은 화소의 발광 소자와 동일층에 배치되는 수광 소자 및 발광 소자의 발광층과 수광 소자의 수광층에 중첩하는 개구들을 포함하는 블랙 매트릭스를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 베이스층; 상기 베이스층 상에 제공되는 화소 회로들 및 센서 회로를 포함하는 백플레인 구조물; 상기 백플레인 구조물 상에 제공되고, 상기 화소 회로들에 각각 연결되는 발광 소자들 및 상기 센서 회로에 연결되는 수광 소자를 포함하는 화소층; 상기 화소층을 커버하는 봉지층; 상기 봉지층 상에 제공되고, 상기 발광 소자들 및 상기 수광 소자에 중첩하는 개구들을 포함하는 블랙 매트릭스; 및 상기 봉지층 상에 상기 블랙 매트릭스를 커버하도록 제공되는 컬러 필터를 포함할 수 있다. 상기 발광 소자들은 발광층들을 포함하고, 상기 수광 소자는 수광층을 포함하며, 상기 블랙 매트릭스의 상기 개구들 중 적어도 하나는 상기 발광층들 및 상기 수광층 중 하나에 중첩할 수 있다.
일 실시예에 의하면, 상기 개구들 각각의 면적은 상기 수광층의 면적보다 작을 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 봉지층과 상기 블랙 매트릭스 사이에 제공되는 터치 센서층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은, 상기 백플레인 구조물 상에 제공되는 제1 화소 전극; 상기 제1 화소 전극 상에 배치되는 발광층; 및 상기 발광층 상에 배치되는 제2 화소 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 수광 소자는, 상기 제1 화소 전극과 동일한 층에 배치되는 제1 센서 전극; 상기 제1 센서 전극 상에 배치되는 수광층; 및 상기 발광층 상에 배치되는 제2 센서 전극을 포함할 수 있다. 상기 제2 화소 전극 및 상기 제2 센서 전극은 일체로 형성될 수 있다.
일 실시예에 의하면, 상기 화소층은, 상기 제1 화소 전극의 일부 및 상기 제1 센서 전극의 일부를 커버하며, 상기 발광층 및 상기 수광층의 측면에 접하여 발광 영역 및 수광 영역을 정의하는 뱅크층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 중 상기 수광 소자에 인접하는 발광 소자들의 발광층들 각각으로부터 상기 수광층까지의 거리들은 동일할 수 있다.
일 실시예에 의하면, 상기 수광 소자에 인접한 상기 발광층들은 제1 발광층, 제2 발광층, 제3 발광층, 및 제4 발광층이고, 제1 발광층 및 제4 발광층은 제1 색을 방출하고, 제2 발광층은 제2 색을 방출하며, 제3 발광 발광층은 제4 색을 방출할 수 있다.
일 실시예에 의하면, 평면상에서 볼 때, 상기 제1 발광층 및 상기 제4 발광층은 상기 수광층을 중심으로 상호 대향할 수 있다.
일 실시예에 의하면, 상기 수광 영역의 면적은 상기 발광 영역의 면적보다 작을 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은, 상기 제1 화소 전극과 상기 발광층 사이에 배치되는 정공 수송층; 및 상기 발광층과 상기 제2 화소 전극 사이에 배치되는 전자 수송층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 수광 소자는, 상기 제1 센서 전극과 상기 수광층 사이에 배치되는 정공 수송층; 및 상기 수광층과 상기 제2 센서 전극 사이에 배치되는 전자 수송층을 더 포함할 수 있다. 상기 전자 수송층은 상기 발광층 상으로 일체로 연장될 수 있다.
일 실시예에 의하면, 상기 수광층은 저분자 유기 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 화소 회로들 중 i번째(단, i는 자연수) 화소행에 배치되는 화소 회로는, 제1 전원선으로부터 제1 전원의 전압을 수신하고, 상기 발광 소자들 각각에 공급되는 구동 전류를 생성하는 제1 화소 트랜지스터; 데이터선 및 상기 제1 화소 트랜지스터의 제1 전극 사이에 접속되고, 게이트 전극이 제1 주사선에 접속되는 제2 화소 트랜지스터; 및 상기 제1 트랜지스터의 게이트 전극과 초기화 전원선 사이에 접속되고, 게이트 전극이 제2 주사선에 접속되는 제3 화소 트랜지스터를 포함할 수 있다. 상기 i번째 화소행에 배치되는 상기 센서 회로는, 상기 제1 전원이 공급되는 제2 전원선과 리드아웃선 사이에 직렬로 접속되는 제1 센서 트랜지스터 및 제2 센서 트랜지스터; 및 상기 초기화 전원선과 상기 수광 소자 사이에 접속되는 제3 센서 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제3 센서 트랜지스터의 게이트 전극은 상기 제2 화소 트랜지스터의 상기 게이트 전극과 함께 상기 제1 주사선에 접속될 수 있다.
일 실시예에 의하면, 상기 제2 센서 트랜지스터의 게이트 전극은 상기 제3 화소 트랜지스터의 상기 게이트 전극과 함께 상기 제2 주사선에 접속될 수 있다.
일 실시예에 의하면, 상기 화소 회로는, 상기 제1 화소 트랜지스터의 제2 전극과 상기 제1 화소 트랜지스터의 상기 게이트 전극 사이에 접속되고, 게이트 전극이 제3 주사선에 접속되는 제4 트랜지스터를 더 포함하고, 상기 제3 센서 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 상기 게이트 전극과 함께 상기 제3 주사선에 접속될 수 있다.
일 실시예에 의하면, 상기 i번째 화소행에 대응하는 영역에서 상기 초기화 전원선은 제1 방향으로 연장되고, 상기 i번째 화소행에 대응하는 영역에서 상기 제1 전원선, 상기 제2 전원선, 및 상기 리드아웃선은 서로 이격하여 제2 방향으로 연장될 수 있다.
일 실시예에 의하면, 상기 리드아웃선은 상기 제2 전원선의 상부에 배치되며, 상기 제2 전원선과 중첩하여 연장될 수 있다.
일 실시예에 의하면, 상기 i번째 화소행에 대응하는 영역에서, 서로 인접한 리드아웃선들 사이에 2개의 상기 화소 회로들이 배치될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 발광 소자와 동일한 층에 제공되는 수광 소자를 포함할 수 있다. 또한, 수광 소자로 공급되는 입사 광의 통로(즉, 광학계)로서 기능하며 외광 반사를 차단하는 블랙 매트릭스 및 컬러 필터들이 봉지층 또는 터치 센서층 상에 직접 배치될 수 있다. 따라서, 수광 소자로 제공되는 광의 입사량이 증가되고, 표시 장치의 두께가 감소됨으로써 광 센서의 광 감지 성능이 향상될 수 있다.
또한, 화소 회로가 형성되는 백플레인 구조물에 센서 회로가 함께 제공됨으로써 화소 회로 및 센서 회로가 적어도 일부의 신호선들(예를 들어, 주사선들 및 초기화 전원선)을 공유할 수 있다. 따라서, 표시 장치의 제조 비용이 저감될 수 있으며, 소비 전력이 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 일 예를 나타내는 도면이다.
도 3은 도 2의 표시 영역에 포함되는 화소 및 광 센서의 일 예를 나타내는 회로도이다.
도 4는 도 3의 화소 및 광 센서를 구성하는 배선들 및 트랜지스터들의 일 예를 나타내는 도면이다.
도 5는 도 2의 표시 영역의 일 예를 나타내는 단면도이다.
도 6은 도 2의 표시 영역의 다른 일 예를 나타내는 단면도이다.
도 7은 도 2의 표시 영역에 포함되는 배선들, 트랜지스터들, 발광 영역, 및 수광 영역의 일 예를 나타내는 도면이다.
도 8은 도 5의 표시 영역에서의 블랙 매트릭스와 수광층의 중첩 관계의 일 예를 나타내는 평면도이다.
도 9는 도 5의 표시 영역에서의 블랙 매트릭스와 수광층의 중첩 관계의 다른 일 예를 나타내는 평면도이다.
도 10은 도 2의 표시 영역에 포함되는 화소 및 광 센서의 다른 일 예를 나타내는 회로도이다.
도 11은 도 10의 화소 및 광 센서를 구성하는 배선들 및 트랜지스터들의 일 예를 나타내는 도면이다.
도 12는 도 2의 표시 영역에 포함되는 화소 및 광 센서의 또 다른 일 예를 나타내는 회로도이다.
도 13은 도 12의 화소 및 광 센서의 백플레인 구조물의 일 예를 나타내는 단면도이다.
도 14는 도 12의 화소 및 광 센서의 백플레인 구조물의 다른 일 예를 나타내는 단면도이다.
도 15는 도 12의 화소 및 광 센서의 백플레인 구조물에 포함되는 데이터선들 및 전원선들의 일 예를 나타내는 도면이다.
도 16은 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 다른 일 예를 나타내는 도면이다.
도 17은 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 또 다른 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 구동 회로(200)를 포함할 수 있다. 일 실시예에서, 구동 회로(200)는 패널 구동부(210), 및 센서 구동부(220)를 포함할 수 있다.
표시 장치(1000)는 복수의 자발광 소자들을 포함하는 자발광 표시 장치로 구현될 수 있다. 특히, 표시 장치(1000)는 유기 발광 소자들을 포함하는 유기 발광 표시 장치일 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)는 무기 발광 소자들을 포함하는 표시 장치, 또는 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자들을 포함하는 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 퀀텀닷 표시 장치 등으로 구현될 수도 있다.
표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.
표시 패널(100)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. 표시 영역(AA)은 다수의 화소(PX, 또는 부화소로 명명될 수 있음)들이 제공되는 영역일 수 있다. 화소(PX)들 각각은 적어도 하나의 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자는 발광층(또는, 유기 발광층)을 포함할 수 있다. 발광 소자에 의해 발광되는 부분은 발광 영역으로 정의될 수 있다. 표시 장치(1000)는 외부에서 입력되는 영상 데이터에 대응하여 화소(PX)들을 구동함으로써 표시 영역(AA)에 영상을 표시할 수 있다.
비표시 영역(NA) 은 표시 영역(AA)의 주변에 제공되는 영역일 수 있다. 일 실시예에서, 비표시 영역(NA)은 표시 패널(100) 상에서 표시 영역(AA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있다. 예를 들어, 비표시 영역(NA)은 배선 영역, 패드 영역 및 각종 더미 영역 등을 포함할 수 있다.
일 실시예에서, 표시 영역(AA)에는 광 센서(PHS, 또는 센서 화소로 명명될 수 있음)가 포함될 수 있다. 광 센서(PHS)는 수광층을 포함하는 수광 소자를 포함할 수 있다. 표시 영역(AA) 내에서 수광 소자의 수광층은 발광 소자의 발광층과 이격하여 배치될 수 있다.
일 실시예에서, 표시 영역(AA)의 전 영역에 걸쳐 복수의 광 센서(PHS)들이 서로 이격하여 분포될 수 있다. 다만, 이는 예시적인 것으로서, 표시 영역(AA)의 일부만이 소정의 센싱 영역으로 설정되고, 해당 센싱 영역에 광 센서(PHS)들이 제공될 수도 있다. 또한, 비표시 영역(NA)의 적어도 일부에도 광 센서(PHS)가 포함될 수 있다.
광 센서(PHS)들은 광원(예를 들어, 발광 소자)에서 출사된 광이 외부의 오브젝트(예를 들어, 사용자 손가락 등)에 의해 반사되는 것을 감지할 수 있다. 예를 들어, 광 센서(PHS)를 통해 사용자의 지문이 감지될 수 있다. 이하에서는 광 센서(PHS)들이 지문 감지 용도로 사용되는 것을 예로 들어 본 발명을 설명하지만, 다양한 실시 예에서, 광 센서(PHS)들은 홍채 등과 같은 다양한 생체 정보를 감지할 수 있다.
표시 장치(1000)는 패널 구동부(210) 및 센서 구동부(220)를 포함할 수 있다. 도 1에서는 패널 구동부(210)와 센서 구동부(220)를 분리하여 도시하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 예를 들어, 센서 구동부 (220)의 적어도 일부는 패널 구동부(210)에 포함되거나, 패널 구동부(210)와 연동하여 동작할 수 있다.
패널 구동부(210)는 표시 영역(AA)의 화소(PX)들을 주사하고, 화소(PX)들로 영상 데이터(또는, 영상)에 대응하는 데이터 신호를 공급할 수 있다. 표시 패널(100)은 데이터 신호에 대응하는 영상을 표시할 수 있다.
일 실시예에서, 패널 구동부(210)는 화소(PX)들로 지문 센싱을 위한 구동 신호를 공급할 수 있다. 이러한 구동 신호는 화소(PX)들이 발광하여 광 센서(PHS)를 위한 광원으로서 동작하도록 하기 위해 제공될 수 있다. 일 실시예에서, 패널 구동부(210)는 지문 센싱을 위한 상기 구동 신호 및/또는 다른 구동 신호를 광 센서(PHS)로도 공급할 수 있다. 다만, 이는 예시적인 것으로서, 지문 센싱을 위한 구동 신호들은 센서 구동부(220)에 의하여 제공될 수도 있다.
센서 구동부(220)는 광 센서(PHS)들로부터 수신되는 감지 신호에 기초하여 사용자 지문 등의 생체 정보를 검출할 수 있다. 일 실시예에서, 센서 구동부(220)는 상기 구동 신호들을 광 센서(PHS) 및/또는 화소(PX)에 공급할 수도 있다.
도 2는 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 일 예를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 표시 패널(100)의 표시 영역(AA)에는 복수의 화소들(PX1, PX2, PX3, PX4) 및 복수의 광 센서들(PHS1, PHS2)이 배치될 수 있다.
설명의 편의상, 도 2의 화소들(PX1, PX2, PX3, PX4) 및 광 센서들(PHS1, PHS2)은 각각 발광층에 대응하는 발광 영역 및 수광층에 대응하는 수광 영역으로 이해될 수 있다.
표시 영역(AA)은 화소들(PX1, PX2, PX3, PX4) 및 광 센서들(PHS1, PHS2)을 각각 포함하는 복수의 화소행들(R1, R2)로 구분될 수 있다. 화소행들(R1, R2)은 제2 방향(DR2)으로 배열될 수 있다. 화소행들(R1, R2) 각각의 화소들(PX1, PX2, PX3, PX4)은 동일한 주사선들에 연결되고, 동일한 주사 신호들에 의해 제어될 수 있다.
제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)는 각각 제1 색광, 제2 색광, 및 제3 색광을 방출할 수 있다. 제1 색광, 제2 색광, 및 제3 색광은 각각 서로 다른 색광이며, 적색, 녹색, 및 청색 중 하나일 수 있다. 일 실시예에서, 제4 화소(PX4)는 제2 화소(PX2)와 동일한 색광을 방출할 수 있다.
일 실시예에서, 동일한 주사선에 의해 제어되는 제1 화소행(R1, 또는, 제1 수평라인)에서는 적색 광을 방출하는 제1 화소(PX1), 녹색 광을 방출하는 제2 화소(PX2), 청색 광을 방출하는 제3 화소(PX3), 및 녹색 광을 방출하는 제4 화소(PX4)의 순서로 제1 방향(DR1)에 대하여 화소들(PX1, PX2, PX3, PX4)이 배열될 수 있다.
제2 주사선에 의해 제어되는 제2 화소행(및 짝수 화소행들)에서는 제3 화소(PX3), 제4 화소(PX4), 제1 화소(PX1), 및 제2 화소(PX2)의 순서로 제1 방향(DR1)에 대하여 화소들(PX1, PX2, PX3, PX4)이 배열될 수 있다.
제1 화소행(R1)의 화소 배열과 제2 화소행(R2)의 화소 배열은 제2 방향(DR2)에 대하여 교번하여 반복될 수 있다(예를 들어, 펜타일 화소 구조). 다만, 이는 예시적인 것으로서, 화소들의 배열이 이에 한정되는 것은 아니다.
한편, 도 2에는 제1 내지 제3 화소들(PX1, PX2, PX3)의 면적이 동일한 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 청색광을 발광하는 화소(예를 들어, 제3 화소(PX3))는 다른 화소보다 큰 면적을 가질 수 있다.
일 실시예에서, 제1 화소행(R1)에는 광 센서들(PHS1, PHS2)이 제1 방향(DR1)에 대하여 배열될 수 있다. 제1 화소행(R1)의 광 센서들(PHS1, PHS2)은 제1 화소행(R1)의 화소들(PX1, PX2, PX3, PX4)과 동일한 주사선에 연결되어 제어될 수 있다. 실시예에 따라, 광 센서들(PHS1, PHS2)은 서로 동일 또는 유사한 대역의 파장의 광 또는 서로 다른 대역의 파장의 광을 감지할 수 있다. 예를 들어, 제1 광 센서(PHS1) 및 제2 광 센서(PHS2)는 각각 적색 광, 녹색 광, 및 청색 광 중 하나에 대응하는 파장대의 광을 감지할 수 있다.
일 실시예에서, 광 센서들(PHS1, PHS2)은 화소들(PX1, PX2, PX3, PX4)에 대하여 1:2의 비율로 배치될 수 있다. 예를 들어, 제1 화소(PX1), 제2 화소(PX2), 및 제1 광 센서(PHS1)는 제1 유닛(PU1)을 구성하고, 제3 화소(PX3), 제4 화소(PX4), 및 제2 광 센서(PHS2)는 제2 유닛(PU2)을 구성할 수 있다.
따라서, 상기 화소들(PX1, PX2, PX3, PX4) 및 광 센서들(PHS1, PHS2)의 배열에 따르면, 제1 유닛(PU1)과 제2 유닛(PU2)이 제1 방향(DR1) 및 제2 방향(DR2)으로 각각 교번하여 배치될 수 있다.
일 실시예에서, 제1 광 센서(PHS1)의 수광층(또는, 수광 영역)으로부터 이에 인접한 화소들(PX1, PX2, PX3, PX4)의 발광층들(또는, 발광 영역들)까지의 거리(D1, 또는 제1 거리(D1))들은 실질적으로 동일할 수 있다. 예를 들어, 제1 광 센서(PHS1)에는 같은 제1 유닛(PU1)에 포함되는 제1 화소(PX1) 및 제2 화소(PX2)가 인접할 수 있다. 또한, 제1 유닛(PU1)에 제1 방향(DR1)으로 인접한 같은 화소행(예를 들어, 제1 화소행(R1))의 제2 유닛(PU2)의 제3 화소(PX3)가 제1 광 센서(PHS1)에 인접할 수 있다. 또한, 제1 유닛(PU1)에 제2 방향(DR2)으로 인접한 제2 유닛(PU2)의 제4 화소(PX4)가 제1 광 센서(PHS1)에 인접할 수 있다. 상기 4개의 화소들(PX1, PX2, PX3, PX4)의 발광층들과 제1 광 센서(PHS2)의 수광층 사이의 거리(D1)들은 실질적으로 동일할 수 있다.
여기서, 발광층과 수광층 사이의 거리(D1)는 각각의 발광층과 수광층의 평면 상에서의 최단 거리로 정의될 수 있다. 또는, 발광층과 수광층 사이의 거리(D1)는 발광층과 수광층(발광 영역과 수광 영역, 또는, 발광 소자와 수광 소자)을 구분하는 뱅크층(또는, 화소 정의막)의 상면의 최단 폭으로 이해될 수도 있다.
제1 광 센서(PHS1)와 마찬가지로, 제2 광 센서(PHS2)의 수광층(또는, 수광 영역)으로부터 이에 인접한 화소들(PX1, PX2, PX3, PX4)의 발광층들(또는, 발광 영역들)까지의 거리(D2, 또는 제2 거리(D2))들은 실질적으로 동일할 수 있다. 실시예에 따라, 제1 거리(D1)와 제2 거리(D2)는 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것으로서, 제1 거리(D1)와 제2 거리(D2)는 상이할 수도 있다.
이와 같이, 수광층과 이에 인접한 발광층들 사이의 거리들이 실질적으로 동일하게 설계됨으로써, 발광 소자들 사이의 수광 소자 삽입에 의한 영상 왜곡이 방지 및/또는 최소화될 수 있다.
도 3은 도 2의 표시 영역에 포함되는 화소 및 광 센서의 일 예를 나타내는 회로도이다.
도 3에서는 설명의 편의를 위하여, i번째 화소행(또는 i번째 수평 라인)에 위치되며 j번째 데이터선(Dj)과 접속된 화소(PX) 및 i번째 화소행에 위치되며 k번째 리드아웃선(RXk)과 접속된 광 센서(PHS)를 도시하기로 한다(단, i, j, k는 자연수).
제1 내지 제4 화소들(PX1, PX2, PX3, PX4)의 화소 회로들의 구성은 실질적으로 동일할 수 있다. 또한, 제1 및 제2 광 센서들(PHS1, PHS2)의 센서 회로들의 구성은 실질적으로 동일할 수 있다.
도 2 및 도 3을 참조하면, 화소(PX)는 화소 회로(PXC) 및 이에 연결된 발광 소자(LED)를 포함하고, 광 센서(PHS)는 센서 회로(SSC) 및 이에 연결된 수광 소자(LRD)를 포함할 수 있다.
발광 소자(LED)의 제1 전극(또는, 제1 화소 전극)은 제4 노드(N4)에 접속되고, 제2 전극(또는, 제2 화소 전극)은 제2 전원(VSS)에 접속될 수 있다. 발광 소자(LED)는 제1 화소 트랜지스터(T1)로부터 공급되는 전류량(구동 전류)에 대응하여 소정 휘도의 빛을 생성할 수 있다.
일 실시예에서, 발광 소자(LED)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 다른 실시예에서, 발광 소자(LED)는 무기 물질로 형성되는 무기 발광 소자일 수 있다. 다른 실시예에서, 발광 소자(LED)는 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자일 수도 있다.
수광 소자(LRD)의 제1 전극(또는, 제1 센서 전극)은 제5 노드(N5)에 접속되고, 제2 전극(또는, 제2 센서 전극)은 제2 전원(VSS)에 접속될 수 있다. 수광 소자(LRD)는 수광층으로 입사되는 광의 세기에 기초하여 자유 전자와 정공을 포함하는 캐리어를 발생시키고, 캐리어의 이동에 의한 전류(광전류)를 생성할 수 있다.
화소 회로(PXC)는 제1 화소 트랜지스터(T1), 제2 화소 트랜지스터(T2), 스토리지 커패시터(Cst), 및 발광 소자(LED)를 포함할 수 있다. 일 실시예에서, 화소 회로(PXC)는 제3 내지 제7 화소 트랜지스터들(T3 내지 T7)을 더 포함할 수 있다.
제1 화소 트랜지스터(T1)(또는, 구동 트랜지스터)는 제1 전원(VDD)의 전압이 인가되는 제1 전원선(PL1)과 발광 소자(LED)의 제1 전극 사이에 연결될 수 있다. 제1 화소 트랜지스터(T1)는 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다.
제1 화소 트랜지스터(T1)는 제1 노드(N1)의 전압에 기초하여 제1 전원(VDD)으로부터 발광 소자(LED)를 경유하여 제2 전원(VSS)으로 흐르는 전류량(구동 전류)을 제어할 수 있다. 이를 위하여, 제1 전원(VDD)은 제2 전원(VSS)보다 높은 전압으로 설정될 수 있다.
제2 화소 트랜지스터(T2)는 j번째 데이터선(Dj, 이하, 데이터선이라 함)과 제2 노드(N2) 사이에 접속될 수 있다. 제2 화소 트랜지스터(T2)의 게이트 전극은 i번째 제1 주사선(S1i, 이하, 제1 주사선이라 함)에 접속될 수 있다. 제2 화소 트랜지스터(T2)는 제1 주사선(S1i)으로 제1 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)과 제2 노드(N2)를 전기적으로 접속시킬 수 있다.
제3 화소 트랜지스터(T3)는 제1 노드(N1)와 초기화 전원(Vint)의 전압을 전달하는 초기화 전원선(IPL) 사이에 접속될 수 있다. 제3 화소 트랜지스터(T3)의 게이트 전극은 i번째 제2 주사선(S2i, 이하, 제2 주사선이라 함)에 접속될 수 있다. 제3 화소 트랜지스터(T3)는 제2 주사선(S2i)으로 공급되는 제2 주사 신호에 의해 턴-온될 수 있다. 제3 화소 트랜지스터(T3)가 턴-온되면 제1 노드(N1, 즉, 제1 화소 트랜지스터(T1)의 게이트 전극)로 초기화 전원(Vint)의 전압이 공급될 수 있다.
제4 화소 트랜지스터(T4)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속될 수 있다. 제4 화소 트랜지스터(T4)의 게이트 전극은 제1 주사선(S1i)에 접속될 수 있다. 제4 화소 트랜지스터(T4)는 제2 화소 트랜지스터(T2)와 동시에 턴-온될 수 있다.
제5 화소 트랜지스터(T5)는 제1 전원선(PL1)과 제2 노드(N2) 사이에 접속될 수 있다. 제5 화소 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어선(Ei, 이하, 발광 제어선이라 함)에 접속될 수 있다. 제6 화소 트랜지스터(T6)는 제3 노드(N3)와 발광 소자(LED, 또는, 제4 노드(N4))) 사이에 접속될 수 있다. 제6 화소 트랜지스터(T6)의 게이트 전극은 발광 제어선(Ei)에 접속될 수 있다. 제5 화소 트랜지스터(T5) 및 제6 화소 트랜지스터(T6)는 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
실시예에 따라, 제5 및 제6 화소 트랜지스터들(T5, T6)이 턴-온 되면 제1 화소 트랜지스터(T1)에 흐르는 전류가 발광 소자(LED)에 전달되고, 발광 소자(LED)가 발광할 수 있다.
제7 화소 트랜지스터(T7)는 발광 소자(LED)의 제1 전극(즉, 제4 노드(N4))과 초기화 전원선(IPL) 사이에 접속될 수 있다. 제7 화소 트랜지스터(T7)의 게이트 전극은 i번째 제3 주사선(S3i, 이하, 제3 주사선이라 함)에 접속될 수 있다. 제7 화소 트랜지스터(T7)는 제3 주사선(S3i)으로 공급되는 제3 주사 신호에 의해 턴-온되어 발광 소자(LED)의 제1 전극에 초기화 전원(Vint)의 전압을 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원선(PL1) 과 제1 노드(N1) 사이에 접속될 수 있다.
일 실시예에서, 제1 주사 신호 및 제2 주사 신호는 서로 다른 타이밍에 공급될 수 있다. 다시 말하면, 제2 주사 신호가 공급된 후에 제1 주사 신호가 공급될 수 있다. 예를 들어, 제2 주사 신호와 제1 주사 신호는 1수평기간 차이로 공급될 수 있다.
일 실시예에서, 제3 주사 신호는 제1 주사 신호가 공급된 후에 공급될 수 있다. 예를 들어, 제3 주사 신호와 제1 주사 신호의 공급 간격은 1수평기간일 수 있다. 다만, 이는 예시적인 것으로서, 제3 주사 신호는 제2 주사 신호와 동시에 공급될 수 있다. 이 경우, 제3 주사선(S3i)과 제2 주사선(S2i)은 서로 접속될 수 있다.
또는, 제3 주사 신호는 제1 주사 신호와 동시에 공급될 수도 있다. 이 경우, 제3 주사선(S3i)은 제1 주사선(S1i)에 접속될 수 있다.
센서 회로(SSC)는 제1 센서 트랜지스터(M1), 제2 센서 트랜지스터(M2), 및 제3 센서 트랜지스터(M3)를 포함할 수 있다.
제1 센서 트랜지스터(M1) 및 제2 센서 트랜지스터(M2)는 제2 전원선(PL2)과 k번째 리드아웃선(RXk, 이하, 리드아웃선이라 함) 사이에 직렬로 접속될 수 있다.
제1 센서 트랜지스터(M1)의 게이트 전극은 제5 노드(N5, 또는, 수광 소자(LRD)의 제1 전극(제1 센서 전극))에 접속될 수 있다. 제1 센서 트랜지스터(M1)는 수광 소자(LRD)에서 발생된 광전류에 의한 제5 노드(N5)의 전압에 기초하여 제2 전원선(PL2)으로부터 리드아웃선(RXk)으로 흐르는 감지 전류를 생성할 수 있다.
제2 센서 트랜지스터(M2)의 게이트 전극은 제2 주사선(S2i)에 접속될 수 있다. 제2 센서 트랜지스터(M2)는 제2 주사선(S2i)으로 제2 주사 신호가 공급될 때 턴-온되어 제1 센서 트랜지스터(M1)와 리드아웃선(RXk)을 전기적으로 접속시킬 수 있다. 그러면 리드아웃선(RXk)을 통해 감지 신호(감지 전류)가 센서 구동부(220)로 공급될 수 있다.
일 실시예에서, 제2 센서 트랜지스터(M2)의 게이트 전극 및 제3 화소 트랜지스터(T3)의 게이트 전극은 동일한 제2 주사선(S2i)을 공유할 수 있다. 예를 들어, 하나의 제2 주사선(S2i)에 제2 센서 트랜지스터(M2)의 게이트 전극 및 제3 화소 트랜지스터(T3)의 게이트 전극이 접속될 수 있다.
제3 센서 트랜지스터(M3)는 초기화 전원선(IPL)과 제5 노드(N5) 사이에 접속될 수 있다. 제3 센서 트랜지스터(M3)의 게이트 전극은 제1 주사선(S1i)에 접속될 수 있다. 제3 센서 트랜지스터(M3)는 제1 주사 신호에 의해 턴-온되어 초기화 전원(Vint)의 전압을 제5 노드(N5)로 공급할 수 있다. 제3 센서 트랜지스터(M3)는 제5 노드(N5)의 전압 리셋(또는,초기화)에 이용될 수 있다. 예를 들어, 제3 센서 트랜지스터(M3)의 일 전극, 제3 화소 트랜지스터(T3)의 일 전극, 및 제7 화소 트랜지스터(T7)의 일 전극은 초기화 전원선(Vint)에 공통으로 접속될 수 있다.
일 실시예에서, 제1 주사선(S1i)은 제3 센서 트랜지스터(M3)의 게이트 전극 및 제2 화소 트랜지스터(T2)의 게이트 전극에 공통으로 접속될 수 있다.
일 실시예에서, 제3 센서 트랜지스터(M3)는 직렬로 연결되는 복수의 서브 트랜지스터들(M3-1, M3-2)을 포함할 수 있다.
화소 트랜지스터들(T1 내지 T7) 및 센서 트랜지스터들(M1 내지 M3)은 P형 트랜지스터(예를 들어, PMOS 트랜지스터)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 화소 트랜지스터들(T1 내지 T7) 및 센서 트랜지스터들(M1 내지 M3) 중 적어도 하나는 N형 트랜지스터(예를 들어, NMOS)로 구현될 수도 있다.
도 4는 도 3의 화소 및 광 센서를 구성하는 배선들 및 트랜지스터들의 일 예를 나타내는 도면이다.
도 4는 i번째 화소행에 포함되는 화소 트랜지스터들(T1 내지 T7) 및 센서 트랜지스터들(M1 내지 M3) 및 i번째 화소행을 지나는 배선들을 보여준다. 도 4는 설명의 편의상, 백플레인 구조물을 구성하는 트랜지스터들 및 신호선들(주사선, 발광 제어선 등)의 평면 상 위치 관계를 개념적으로 나타낸 것으로서, 신호선들 및 트랜지스터들의 상하 적층 관계 및 연결 관계를 한정하는 것은 아니다.
도 1, 도 2, 도 3, 및 도 4를 참조하면, 표시 패널(100)의 백플레인 구조물에 있어서, i번째 화소행은 복수의 화소 회로들(PXC1 내지 PXC4) 및 복수의 센서 회로들(SSC1, SSC2)을 포함할 수 있다.
초기화 전원선(IPL), 제1 주사선(S1i), 제2 주사선(S2i), 및 발광 제어선(Ei)은 제1 방향(DR1)으로 연장될 수 있다. 초기화 전원선(IPL), 제1 주사선(S1i), 제2 주사선(S2i), 및 발광 제어선(Ei)은 제2 방향(DR2)에 대하여 이격하여 배열될 수 있다. 일 실시예에서, 제3 화소 트랜지스터(T3)의 게이트 전극 및 제4 화소 트랜지스터(T4)의 게이트 전극은 동일한 제2 주사선(S2i)에 공통으로 접속될 수 있다. 예를 들어, 도 3의 제3 주사선(S3i)은 제2 주사선(S2i)으로 대체될 수 있다.
표시 영역(AA)의 i번째 화소행을 포함하는 영역에서 데이터선들(Dj, Dj+1, Dj+2, Dj+3), 전원선들(PL1, PL2, PL3, PL4, PL5, PL6), 및 리드아웃선들(RXk, RXk+1)은 제2 방향(DR2)으로 연장될 수 있다. 전원선들(PL1, PL2, PL3, PL4, PL5, PL6)은 제1 전원(VDD)의 전압을 공급하는 배선이다. i번째 화소행에서, 제1 내지 제6 전원선들(PL1 내지 PL6)은 제1 방향(DR1)으로 이격하여 배치되고, 각각이 제2 방향(DR2)으로 연장될 수 있다.
제1 내지 제4 화소 회로들(PXC1, PXC2, PXC3, PXC4)은 각각 제1 내지 제7 화소 트랜지스터들(T1 내지 T7)을 포함할 수 있다. 제1 화소 회로(PXC1)는 제1 화소(PX1)에 포함되며, j번째 데이터선(Dj) 및 제1 전원선(PL1)에 접속될 수 있다. 제2 화소 회로(PXC2)는 제2 화소(PX2)에 포함되며, j+1번째 데이터선(Dj+1) 및 제3 전원선(PL3)에 접속될 수 있다. 제3 화소 회로(PXC3)는 제3 화소(PX3)에 포함되며, j+2번째 데이터선(Dj+2) 및 제4 전원선(PL4)에 접속될 수 있다. 제4 화소 회로(PXC4)는 제4 화소(PX4)에 포함되며, j+3번째 데이터선(Dj+3) 및 제6 전원선(PL6)에 접속될 수 있다.
제1 및 제2 센서 회로들(SSC1, SSC2)은 각각 제1 내지 제3 센서 트랜지스터들(M1 내지 M3)을 포함할 수 있다. 제1 센서 회로(SSC1)는 제1 광 센서(PHS1)에 포함되며, k번째 리드아웃선(RXk) 및 제2 전원선(PL2)에 접속될 수 있다. 제2 센서 회로(SSC2)는 제2 광 센서(PHS2)에 포함되며, k+1번째 리드아웃선(SXk+1) 및 제5 전원선(PL5)에 접속될 수 있다.
이와 같이, 제1 전원(VDD)의 전압을 전달하는 제1 내지 제6 전원선들(PL1 내지 PL6)은 분리되어 화소 회로들(PXC1 내지 PXC4) 및 센서 회로들(SSC1, SSC2)에 각각 접속될 수 있다.
일 실시예에서, 제1 센서 회로(SSC1)는 제2 화소 회로(PXC2) 및 제3 화소 회로(PXC3)의 사이에 배치될 수 있다. 또한, k번째 리드아웃선(RXk) 및 제2 전원선(PL2)은 j+1번째 데이터선(Dj+1) 및 j+2번째 데이터선(Dj+2) 사이에 배치될 수 있다.
한편, 도 3 및 도 4에 도시된 바와 같이, 제3 화소 트랜지스터(T3)들의 게이트 전극들, 제7 화소 트랜지스터(T7)들의 게이트 전극들, 및 제2 센서 트랜지스터(M2)들의 게이트 전극들은 제2 주사선(S2i)에 공통으로 접속될 수 있다. 제2 화소 트랜지스터(T2)들의 게이트 전극들, 제4 화소 트랜지스터(T4)들의 게이트 전극들, 및 제3 센서 트랜지스터(M3)들의 게이트 전극들은 제1 주사선(S1i)에 공통으로 접속될 수 있다. 또한, 제3 화소 트랜지스터(T3)들의 일 전극(예를 들어, 드레인 전극)들, 제7 화소 트랜지스터(T7)들의 일 전극(예를 들어, 드레인 전극)들, 및 제3 센서 트랜지스터(M3)들의 일 전극(예를 들어, 소스 전극)들은 초기화 전원선(IPL)에 공통으로 접속될 수 있다.
이와 같이, i번째 화소행의 화소 회로들(PXC1 내지 PXC4) 및 센서 회로들(SSC1, SSC2)은 초기화 전원선(IPL), 제1 주사선(S1i), 및 제2 주사선(S2i)을 공유함으로써 표시 영역(AA)의 백플레인 구조물의 배선의 복잡도 및 도전 패턴들(배선들) 간의 간섭, 접속 불량 등이 감소될 수 있다.
도 5는 도 2의 표시 영역의 일 예를 나타내는 단면도이고, 도 6은 도 2의 표시 영역의 다른 일 예를 나타내는 단면도이다.
도 1, 도 2, 도 3, 도 4, 도 5, 및 도 6을 참조하면, 표시 장치(1000)의 표시 패널(100)은 베이스층(BL), 백플레인 구조물(BP), 화소층(PXL), 봉지층(TFE), 터치 센서층(TSL), 블랙 매트릭스(BM), 및 컬러 필터들(CF1, CF2)을 포함할 수 있다. 블랙 매트릭스(BM)는 수광 소자(LRD)에 광을 전달하기 위한 광학계를 형성할 수 있다.
도 5 및 도 6의 단면도는 화소(PX) 및 광 센서(PHS)의 일부 구성을 보여준다.
베이스층(BL)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 베이스층(BL)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
베이스층(BL) 상에는 화소 회로(PXC) 및 센서 회로(SSC)를 포함하는 백플레인 구조물(BP)이 제공될 수 있다. 백플레인 구조물(BP)은 후술될 반도체층, 복수의 도전층들, 및 복수의 절연층들을 포함할 수 있다.
베이스층(BL) 상에는 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 트랜지스터들(T1, M3)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BF)은 베이스층(BL)의 재료 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(BF) 상에는 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2)이 제공된다. 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2)은 반도체 소재로 형성된다. 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2) 각각은 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이에 제공된 채널 영역을 포함할 수 있다.
제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2) 상에는 게이트 절연층(GI)이 제공될 수 있다. 게이트 절연층(GI)은 무기 재료로 이루어진 무기 절연층일 수 있다.
게이트 절연층(GI) 상에는 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 제공될 수 있다. 제1 게이트 전극(GE1)은 제1 액티브 패턴(ACT1)의 채널 영역에 대응되는 영역을 커버하도록 형성된다. 제2 게이트 전극(GE2)은 제2 액티브 패턴(ACT2)의 채널 영역에 대응되는 영역을 커버하도록 형성된다.
제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)은 금속으로 이루어질 수 있다. 예를 들어, 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)은 단일층 또는 금속들 및 합금들 중 2 이상 물질이 적층된 다중층으로 형성될 수 있다.
제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2) 상에는 층간 절연층(IL)이 제공될 수 있다. 층간 절연층(IL)은 무기 재료로 이루어진 무기 절연층일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
층간 절연층(IL) 상에는 소정의 도전층(CL)이 제공될 수 있다. 도전층(CL)은 스토리지 커패시터(Cst)의 일 전극, 주사선들(S1i, S2i, S3i), 데이터선(Dj), 전원선들(PL1, PL2), 리드아웃선(RXk), 및 초기화 전원선(IPL) 중 적어도 하나를 형성할 수 있다. 도전층(CL)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 도전층(CL)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중층으로 형성될 수 있다.
도전층(CL) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
제1 절연층(INS1) 상에는 제1 소스 전극(11), 제1 드레인 전극(12), 제2 소스 전극(13), 및 제2 드레인 전극(14)이 제공될 수 있다. 도 5에는 제1 화소 트랜지스터(T1) 및 제3 센서 트랜지스터(M3)가 P형 트랜지스터임을 전제로 도시되었으나, 트랜지스터의 유형 등에 따라 소스 전극과 드레인 전극은 달라질 수 있다.
제1 소스 전극(11) 및 제1 드레인 전극(12)은 제1 절연층(INS1), 층간 절연층(IL), 및 게이트 절연층(GI)에 형성된 컨택홀을 통해 제1 액티브 패턴(ACT1)의 소스 영역 및 드레인 영역에 각각 접촉할 수 있다. 제1 소스 전극(11), 제1 드레인 전극(12), 제1 게이트 전극(GE1), 및 제1 액티브 패턴(ACT1)은 제1 화소 트랜지스터(T1)를 구성할 수 있다.
제2 소스 전극(13) 및 제2 드레인 전극(14)은 제1 절연층(INS1), 층간 절연층(IL), 및 게이트 절연층(GI)에 형성된 컨택홀을 통해 제2 액티브 패턴(ACT2)의 소스 영역 및 드레인 영역에 각각 접촉할 수 있다. 제2 소스 전극(13), 제2 드레인 전극(14), 제2 게이트 전극(GE2), 및 제2 액티브 패턴(ACT2)은 제3 센서 트랜지스터(M3)를 구성할 수 있다.
소스 전극들(11, 13) 및 드레인 전극들(12, 14)은 금속으로 이루어질 수 있다. 예를 들어, 소스 전극들(11, 13) 및 드레인 전극들(12, 14)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다.
일 실시예에서, 소스 전극들(11, 13) 및 드레인 전극들(12, 14) 상에는 패시베이션층(미도시됨)이 제공될 수 있다. 패시베이션층은 무기 재료로 이루어진 무기 절연층일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
소스 전극들(11, 13) 및 드레인 전극들(12, 14)(또는, 패시베이션층) 상에는 제2 절연층(INS2)이 제공될 수 있다. 일 실시예에서, 제2 절연층(INS2)은 유기 재료로 이루어진 유기 절연층일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다. 또는, 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연층일 수도 있다.
도 5에는 제1 절연층(INS1) 상에 제2 절연층(INS2)이 제공되는 것으로 도시되었으나, 절연층의 배치는 달라질 수 있다. 예를 들어, 소스 및 드레인 전극들(11, 12, 13, 14) 상에 패시베이션층만 제공되고 패시베이션층 상에 제1 화소 전극(PEL1) 및 제1 센서 전극(SEL1)이 제공될 수 있다. 또는, 제2 절연층(INS2) 상에 추가적인 도전층 및 이를 커버하는 제3 절연층이 제공되고, 제3 절연층 상에 제1 화소 전극(PEL1) 및 제1 센서 전극(SEL1)이 제공될 수 있다.
백플레인 구조물(BP) 상에는 화소층(PXL)이 제공될 수 있다. 화소층(PXL)은 화소 회로(PXC1)에 연결되는 발광 소자(LED) 및 센서 회로(SSC1)에 연결되는 수광 소자(LRD)를 포함할 수 있다.
일 실시예에서, 발광 소자(LED)는 제1 화소 전극(PEL1), 정공 수송층(HTL), 발광층(EML), 전자 수송층(ETL), 및 제2 화소 전극(PEL2)을 포함할 수 있다. 일 실시예에서, 수광 소자(LRD)는 제1 센서 전극(SEL1), 정공 수송층(HTL), 전자 차단층(EBL), 수광층(LRL), 전자 수송층(ETL), 및 제2 센서 전극(SEL2)을 포함할 수 있다.
일 실시예에서, 제1 화소 전극(PEL1) 및 제1 센서 전극(SEL1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금 등의 금속층 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다. 제1 화소 전극(PEL1)은 컨택홀을 통해 제1 드레인 전극(12)에 접속될 수 있다. 제1 센서 전극(SEL1)은 컨택홀을 통해 제2 드레인 전극(14)에 접속될 수 있다.
제1 화소 전극(PEL1) 및 제1 센서 전극(SEL1)은 마스크를 이용한 패터닝을 통해 동시에 형성될 수 있다.
제1 화소 전극(PEL1) 및 제1 센서 전극(SEL1)이 형성된 제2 절연층(INS2) 상에는 발광 영역(EA) 및 수광 영역(RA)을 구획하는 뱅크층(BK, 또는, 화소 정의막)이 제공될 수 있다. 뱅크층(BK)은 유기 재료로 이루어진 유기 절연층일 수 있다. 유기 재료로는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등이 포함될 수 있다.
또한, 뱅크층(BK)은 광 흡수 물질을 포함하거나, 광 흡수제가 도포되어 외부로부터 유입된 광을 흡수하는 역할을 할 수 있다. 예를 들어, 뱅크층(BK)은 카본 계열의 블랙 안료를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 뱅크층(BK)은 광 흡수율이 높은 크롬(Cr), 몰리브덴(Mo), 몰리브덴과 티타늄의 합금(MoTi), 텅스텐(W), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 망간(Mn), 코발트(Co) 또는 니켈(Ni)과 같은 불투명 금속 물질을 포함할 수도 있다.
뱅크층(BK)은 제1 화소 전극(PEL1)의 상면 및 제1 센서 전극(SEL1)의 상면을 노출하며 발광 영역(EA)의 둘레 및 수광 영역(RA)의 둘레를 따라 제2 절연층(INS2)으로부터 돌출될 수 있다. 즉, 뱅크층(BK)은 발광 영역(EA) 및 수광 영역(RA)에 대응하는 개구들을 포함할 수 있다.
뱅크층(BK)에 의해 노출된 제1 화소 전극(PEL1)의 상면에는 제1 정공 수송층(HTL1)이 제공되고, 노출된 제1 센서 전극(SEL1)의 상면에는 제2 정공 수송층(HTL2)이 제공될 수 있다. 제1 정공 수송층(HTL1)을 통해 정공이 발광층(EML)으로 이동되고, 제2 정공 수송층(HTL2)을 통해 정공이 수광층(LRL)으로 이동될 수 있다.
일 실시예에서, 발광층(EML) 및 수광층(LRL)의 물질에 따라 제1 정공 수송층(HTL1)과 제2 정공 수송층(HTL2)은 동일할 수도 있고, 상이할 수도 있다.
뱅크층(BK)에 의해 둘러싸인 발광 영역(EA)에는 제1 정공 수송층(HTL1) 상에 발광층(EML)이 제공될 수 있다. 일 실시예에서, 발광층(EML)은 유기 발광층으로 구성될 수 있다. 발광층(EML)에 포함되는 유기 물질에 따라 발광층(EML)은 적색광, 녹색광, 또는 청색광 등의 빛을 발광할 수 있다.
일 실시예에서, 도 5에 도시된 바와 같이, 뱅크층(BK)에 의해 둘러싸인 수광 영역(RA)에는 제2 정공 수송층(HTL2) 상에 전자 차단층(EBL)이 제공될 수 있다. 전자 차단층(EBL)은 수광층(LRL)의 전하가 정공 수송층(HTL)으로 이동되는 것을 막을 수 있다. 일 실시예에서, 전자 차단층(EBL)은 발광 영역의 제1 정공 수송층(HTL1)과 동일한 물질을 포함할 수 있다.
일 실시예에서, 도 6에 도시된 바와 같이(LRD'로 도시됨), 전자 차단층(EBL)은 생략될 수도 있다.
전자 차단층(EBL) 또는 제2 정송 수송층(HTL2) 상에는 수광층(LRL)이 배치될 수 있다. 수광층(LRL)은 특정 파장 대역의 광에 대응하여 전자를 방출함으로써 광의 세기를 감지할 수 있다.
일 실시예에서, 수광층(LRL)은 저분자 유기 물질을 포함할 수 있다. 예를 들어, 수광층(LRL)은 구리(Cu), 철(Fe), 니켈(Ni), 코발트(Co), 망간(Mn), 알루미늄(Al), 팔라듐(Pd), 주석 (Sn), 인듐(In), 납(Pb), 티타늄(Ti), 루비듐(Rb), 바나듐(V), 갈륨(Ga), 테르븀(Tb), 세륨(Ce), 란탄(La) 및 아연(Zn)으로 이루어진 군에서 선택된 하나 이상의 금속을 포함하는 프탈로시아닌(phthalocyanines) 화합물로 구성된다.
또는, 수광층(LRL)에 포함되는 저분자 유기 물질은, 구리(Cu), 철(Fe), 니켈(Ni), 코발트(Co), 망간(Mn), 알루미늄(Al), 팔라듐(Pd), 주석(Sn), 인듐(In), 납(Pb), 티타늄(Ti), 루비듐(Rb), 바나듐(V), 갈륨(Ga), 테르븀 (Tb), 세륨(Ce), 란탄(La) 및 아연(Zn)으로 이루어진 군에서 선택된 하나 이상의 금속을 포함하는 프탈로시아닌 (phthalocyanines) 화합물을 포함하는 층 및 C60을 포함하는 층을 포함하는 두 개의 층(bi-layer)으로 구성되거나, 프탈로시아닌 화합물 및 C60가 혼합된 하나의 혼합층(mixing layer)로 구성될 수도 있다.
다만, 이는 예시적인 것으로서, 수광층(LRL)은 고분자 유기층을 구비할 수도 있다.
일 실시예에서, 수광층(LRL)은 프탈로시아닌 화합물에 포함되는 금속 성분의 선택을 제어함에 따라, 광 센서의 광 검출 대역을 결정할 수 있다. 예를 들어, 구리를 포함하는 프탈로시아닌 화합물의 경우, 대략 600 ~ 800 nm 대역의 가시 광선 파장 흡수하고, 주석(Sn)을 포함하는 프탈로시아닌 화합물의 경우, 대략 800 ~ 1000 nm 대역의 근 적외선 파장을 흡수한다. 따라서, 상기의 프탈로시아닌 화합물에 포함되는 금속의 선택을 제어함에 따라, 사용자가 원하는 대역의 파장을 검출할 수 있는 광 센서를 구현할 수 있다. 예를 들어, 수광층(LRL)은 통해 적색 광 대역의 파장, 녹색 광 대역의 파장, 또는 청색 광 대역의 파장을 선택적으로 흡수하도록 형성될 수 있다.
한편, 수광 영역(RA)의 면적은 발광 영역(EA)의 면적보다 작을 수 있다. 따라서, 수광 영역(RA)의 존재가 영상 표시를 위한 화소들(PX1 내지 PX4)의 발광에 큰 영향을 주지 않으며, 일정 수준 이상의 영상 품질이 보장될 수 있다.
일 실시예에서, 발광층(EML) 및 수광층(LRL) 상에는 전자 수송층(ETL)이 제공될 수 있다. 전자 수송층(ETL)은 표시 영역(AA) 상에 일체로 형성될 수 있다. 따라서, 전자 수송층(ETL)은 뱅크층(BK)의 상면에 접촉될 수 있다.
다만, 이는 예시적인 것으로서, 제1 정공 수송층(HTL1), 제2 정공 수송층(HTL2), 전자 차단층(EBL), 전자 수송층(ETL) 중 적어도 하나의 구성은 생략될 수 있다. 또한, 정공 주입층, 전자 주입층 등의 기능층이 추가될 수도 있다.
발광 영역(EA)의 전자 수송층(ETL) 상에 제2 화소 전극(PEL2)이 제공되고, 수광 영역(RA)의 전자 수송층(ETL) 상에 제2 센서 전극(SEL2)이 제공될 수 있다. 일 실시예에서, 제2 화소 전극(PEL2) 및 제2 센서 전극(SEL2)은 표시 영역(AA) 상에 일체로 형성되는 공통 전극(CD)일 수 있다. 제2 화소 전극(PEL2) 및 제2 센서 전극(SEL2)으로 제2 전원(VSS)의 전압이 공급될 수 있다.
제2 화소 전극(PEL2) 및 제2 센서 전극(SEL2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속층 및/또는 ITO, IZO, ZnO, ITZO 등의 투명 도전성층으로 이루어질 수 있다. 일 실시예에서, 공통 전극(CD)은 금속 박층을 포함하는 이중층 이상의 다중층으로 이루어질 수 있으며, 예를 들어, ITO/Ag/ITO의 삼중층으로 이루어질 수 있다.
제2 화소 전극(PEL2) 및 제2 센서 전극(SEL2)을 포함하는 공통 전극(CD) 상에는 봉지층(TFE)이 제공될 수 있다. 봉지층(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수 있다. 일 실시예에서, 봉지층(TFE)은 무기 재료, 유기 재료, 및 무기 재료 순으로 증착된 적층 구조를 가질 수 있다. 봉지층(TFE)의 최상층은 무기 재료로 형성될 수 있다.
일 실시예에서, 봉지층(TFE) 상에 터치 센서층(TSL)이 배치될 수 있다. 터치 센서층(TSL)은 터치 감지를 위한 도전 패턴 및 절연층을 포함할 수 있다. 터치 센서층(TSL)의 도전 패턴은 단일층 또는 절연층을 사이에 두고 형성되는 이중층으로 구성될 수 있다.
일 실시예에서, 영상 품질 및 수광량을 확보하기 위해 터치 센서층(TSL)의 도전 패턴은 발광 영역(EA) 및 수광 영역(RA)을 회피하여 배치될 수 있다.
블랙 매트릭스(BM)는 봉지층(TFE) 또는 터치 센서층(TSL) 상에 제공될 수 있다. 블랙 매트릭스(BM)는 외부로부터 유입되는 빛을 흡수 또는 차단할 수 있다. 블랙 매트릭스(BM)는 유기 차광 재료를 포함할 수 있다. 예를 들어, 유기 차광 재료는 카본 블랙(carbon black; CB) 및 티탄 블랙(titan black; TiBK) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다.
블랙 매트릭스(BM)는 복수의 개구들(OP1, OP2)을 포함할 수 있다. 일 실시예에서, 블랙 매트릭스(BM)는 마스크를 이용한 패터닝 공정 또는 프린팅 공정 등으로 형성될 수 있다.
일 실시예에서, 블랙 매트릭스(BM)는 뱅크층(BK)에 중첩하여 제공될 수 있다. 또한, 블랙 매트릭스(BM)는 터치 센서층(TSL)의 도전 패턴들 커버하도록 배치될 수 있다. 블랙 매트릭스(BM)는 발광 영역(EA)을 회피하여 배치된다. 예를 들어, 블랙 매트릭스(BM)는 발광 영역(EA)에 중첩하는 제1 개구(OP1)를 포함하는 패턴 형태로 제공될 수 있다.
블랙 매트릭스(BM)의 제2 개구(OP2)는 수광 영역(RA)에 중첩할 수 있다. 일 실시예에서, 제2 개구(OP2)에 대응하는 개구 영역(OA)의 면적은 이에 중첩하는 수광 영역(RA)의 면적보다 작을 수 있다. 블랙 매트릭스(BM)의 개구 영역(OA)은 외광이 수광층(LRL)으로 입사되는 광학적 통로를 제공할 수 있다.
예를 들어, 외광의 수직광 성분이 제2 개구(OP2)의 개구 영역(OA)을 통해 수광층(LRL)에 전달될 수 있다. 또는, 개구 영역(OA)을 지나 수광층(LRL)에 맺히는 상의 위상은 외광으로부터 180도 반전될 수 있다. 다만, 이는 예시적인 것으로서, 제2 개구(OP2)의 개구 영역(OA)의 광학계로서의 기능은 제2 개구(OP2)의 폭, 블랙 매트릭스(BM)의 두께, 블랙 매트릭스(BM)와 수광층(LRL) 사이의 거리, 블랙 매트릭스(BM)와 상부 구조물(윈도우 등) 사이의 거리 등에 의해 결정될 수 있다.
터치 센서층(TSL) 및 블랙 매트릭스(BM) 상에는 컬러 필터들(CF1, CF2)이 배치될 수 있다. 발광 영역(EA)에서 발광되는 광의 색상에 따라 제1 컬러 필터(CF1)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 하나일 수 있다. 예를 들어, 발광 영역(EA)에서 녹색 광이 출력되는 경우, 제1 컬러 필터(CF1)는 녹색 컬러 필터일 수 있다.
일 실시예에서, 컬러 필터들(CF1, CF2)은 블랙 매트릭스(BM)의 상면 및 측면 중 적어도 일부에 직접 접촉할 수 있다. 예를 들어, 컬러 필터들(CF1, CF2)은 블랙 매트릭스(BM) 상에 직접 배치될 수 있다. 또는, 컬러 필터들(CF1, CF2)과 블랙 매트릭스(BM) 사이에는 이들을 접합하는 접합 부재 이외의 다른 물질이 개재되지 않는다.
제1 컬러 필터(CF1)는 발광 소자(LED)로부터 방출되는 광을 파장 또는 색상에 따라 선택적으로 통과시킬 수 있다. 터치 센서층(TSL) 상에 블랙 매트릭스(BM)와 컬러 필터들(CF1, CF2)이 배치되는 경우, 일반적으로 80㎛ 이상의 두께를 갖는 편광층 없이도 외광 반사를 충분히 방지할 수 있다. 또한, 편광층에 비해 높은 투과율을 갖기 때문에, 콘트라스트 및 광효율이 향상될 수 있다.
일 실시예에서, 수광 영역(RA)에 중첩하여 제2 컬러 필터(CF2)가 제공될 수 있다. 제2 컬러 필터(CF2)는 수광층(LRL)에서 감지되는 색광에 따라 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 하나일 수 있다. 예를 들어, 수광층(LRL)이 녹색 파장대의 광을 흡수하는 경우, 제2 컬러 필터(CF2)는 녹색 필터일 수 있다. 즉, 제2 컬러 필터(CF2)는 인접한 화소들(PX1, PX2, PX3, PX4)의 발광 색상과 무관하게 설정될 수 있다.
한편, 블랙 매트릭스(BM) 및 컬러 필터들(CF1, CF2)은 외광 반사를 차단하는 반사 방지층으로서 기능할 수 있다. 표시 패널(100)은 반사 방지층으로서 기능하는 블랙 매트릭스(BM) 및 컬러 필터들(CF1, CF2)을 포함하므로, 별도의 편광층이 포함되지 않는다(제거됨). 이에 따라, 휘도 저하가 방지됨과 동시에 표시 패널(100)의 두께가 최소화될 수 있다.
또한, 수광 소자(LRD)가 발광 소자(LED)와 동일한 층에 형성되므로, 표시 패널(100)의 두께가 더욱 감소될 수 있으며, 외광의 수광 소자(LRD)로의 입사량이 증가되어 광 감지 성능이 향상될 수 있다. 나아가, 제1 센서 회로(SSC1)는 제1 화소 회로(PXC1)의 제조 공정 시에 동시에 형성되고, 수광 소자(LRD)는 발광 소자(LED)의 제조 공정 시에 동시에 형성되므로, 공정 시간 및 제조 비용이 저감될 수 있다.
도 7은 도 2의 표시 영역에 포함되는 배선들, 트랜지스터들, 발광 영역, 및 수광 영역의 일 예를 나타내는 도면이다.
도 7에서는 도 4를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 1, 도 2, 도 3, 도 5, 및 도 7을 참조하면, 표시 패널(100)의 백플레인 구조물(BP) 상에 발광 소자(LED)들에 대응하는 발광 영역들(EA1 내지 EA4) 및 수광 소자(LRD)들에 대응하는 수광 영역들(RA1, RA2)이 정의될 수 있다.
제1 화소(PX1)의 제1 발광 영역(EA1)은 제1 화소 회로(PXC1)의 일부 및 제2 화소 회로(PXC2)의 일부에 중첩할 수 있다. 제2 화소(PX2)의 제2 발광 영역(EA2)은 제2 화소 회로(PXC2)의 일부 및 제1 센서 회로(SSC1)의 일부에 중첩할 수 있다. 제3 화소(PX3)의 제3 발광 영역(EA3)은 제3 화소 회로(PXC3)의 일부 및 제4 화소 회로(PXC4)의 일부에 중첩할 수 있다. 제4 화소(PX4)의 제4 발광 영역(EA4)은 제4 화소 회로(PXC4)의 일부 및 제2 센서 회로(SSC2)의 일부에 중첩할 수 있다.
일 실시예에서, 제1 수광 영역(RA1)은 제2 화소 회로(PXC2)의 일부에 중첩하고, 제2 수광 영역(RA2)은 제4 화소 회로(PXC4)의 일부에 중첩할 수 있다. 제1 수광 영역(RA1)과 이에 인접한 발광 영역들(EA1, EA2, EA3) 사이의 거리들 각각은 서로 동일할 수 있다.
또한, 제1 수광 영역(RA1)의 면적 및 제2 수광 영역(RA2)의 면적은 제1 내지 제4 발광 영역들(EA1 내지 EA4)의 면적들보다 작을 수 있다.
도 8은 도 5의 표시 영역에서의 블랙 매트릭스와 수광층의 중첩 관계의 일 예를 나타내는 평면도이고, 도 9는 도 5의 표시 영역에서의 블랙 매트릭스와 수광층의 중첩 관계의 다른 일 예를 나타내는 평면도이다.
도 5, 도 7, 도 8, 및 도 9를 참조하면, 수광 영역(RA)과 블랙 매트릭스(BM)의 개구(OP)는 중첩할 수 있다.
일 실시예에서, 수광 영역(RA)에 중첩하는 블랙 매트릭스(BM)의 개구(OP)의 면적은 수광 영역(RA)의 면적보다 작을 수 있다. 따라서, 블랙 매트릭스(BM)의 개구(OP)는 외광이 수광층(LRL)으로 입사되는 광학적 통로를 제공하며, 광학계로 기능할 수 있다. 예를 들어, 개구(OP)의 면적은 수광 영역(RA)의 면적의 75% 이하일 수 있다. 다만, 이는 예시적인 것으로서, 상기 면적비가 이에 한정되는 것은 아니다.
반면, 발광 영역(EA)에 중첩하는 블랙 매트릭스(BM)의 개구(도 6의 OP1)는 발광 영역(EA)과 일치하거나 발광 영역(EA)의 면적보다 넓을 수도 있다. 즉, 도 7을 참조하여 설명된 바와 같이, 발광 영역들(EA1 내지 ES4)의 면적들이 수광 영역들(RA1, RA2)의 면적들보다 크므로, 도 6의 제1 개구(OP1)의 면적은 제2 개구(OP2)의 면적보다 크다.
일 실시예예서, 블랙 매트릭스(BM)의 개구(OP)의 평면 형상은 사각형일 수 있다. 다만, 이는 예시적인 것으로서, 개구(OP)의 평면 형상은 원형, 타원형, 다각형 등 다양한 형태를 가질 수 있다.
일 실시예에서, 도 8에 도시된 바와 같이, 블랙 매트릭스(BM)의 개구(OP)는 수광 영역(RA)에 1대1로 대응할 수 있다.
다른 실시예에서, 도 9에 도시된 바와 같이, 수광 영역(RA)에 블랙 매트릭스(BM)의 복수의 개구(OP)들이 중첩할 수 있다. 도 9의 개구(OP)들의 총 면적은 수광 영역(RA)의 면적의 75% 이하일 수 있다.
도 10은 도 2의 표시 영역에 포함되는 화소 및 광 센서의 다른 일 예를 나타내는 회로도이다.
도 10에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 12의 회로는 제7 화소 트랜지스터(T7), 제2 센서 트랜지스터(M2), 제4 주사선(S4i)을 제외하면, 도 3의 회로 구조와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2 및 도 10을 참조하면, 화소(PX)는 화소 회로(PXC) 및 이에 연결된 발광 소자(LED)를 포함하고, 광 센서(PHS)는 센서 회로(SSC) 및 이에 연결된 수광 소자(LRD)를 포함할 수 있다.
화소 회로(PXC)는 제1 내지 제7 화소 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 일 실시예에서, 제7 화소 트랜지스터(T7)의 게이트 전극 및 제3 화소 트랜지스터(T3)의 게이트 전극은 제2 주사선(S2i)에 공통으로 접속될 수 있다.
센서 회로(SSC)는 제1 내지 제3 센서 트랜지스터들(M1 내지 M3)을 포함할 수 있다. 일 실시예에서, 제2 센서 트랜지스터(M2)의 게이트 전극은 i번째 제4 주사선(S4i, 이하, 제4 주사선이라 함)에 접속될 수 있다. 제2 센서 트랜지스터(M2)의 게이트 전극으로는 제4 주사선(S4i) 통한 제4 주사 신호가 공급될 수 있다. 즉, 제3 화소 트랜지스터(T3)의 게이트 전극에 공급되는 제2 주사 신호와 제2 센서 트랜지스터(M2)의 게이트 전극으로 공급되는 제4 주사 신호는 서로 상이하게 제어될 수 있다.
일반적인 영상을 표시하는 일반 모드에서, 제1 주사 신호 및 제2 주사 신호는 동일한 구동 주파수로 화소 회로(PXC) 및 센서 회로(SSC)에 공급될 수 있다. 제4 주사 신호 또한 제2 주사 신호와 동일한 주파수 및 타이밍으로 공급될 수 있다. 예를 들어, 일반 모드에서의 구동 주파수는 60Hz, 90Hz, 120Hz 등으로 설정될 수 있다. 일 실시예에서, 일반 모드에서 제4 주사 신호는 공급되지 않을 수도 있다.
지문 검출을 위한 지문 감지 모드에서는, 일반 모드의 구동 주파수보다 낮은 주파수로 주사 신호들이 공급될 수 있다. 특히, 지문 감지 모드에서, 지문 검출 신뢰도 및 정밀도 향상을 위해, 센서 회로(SSC)로 공급되는 제4 주사 신호의 주파수는 화소 회로(PXC)로 공급되는 제1 및 제2 주사 신호들보다 낮을 수 있다. 예를 들어, 지문 감지 모드에서 제1 및 제2 주사 신호들은 60Hz로 공급되고, 제4 주사 신호는 30Hz로 공급될 수 있다.
이와 같이, 제4 주사선(S4i)이 화소 회로(PXC)에 접속되는 다른 주사선들(예를 들어, 제1 및 제2 주사선들(S1i, S2i)과 별도로 형성됨으로써, 제4 주사 신호의 주파수가 제1 및 제2 주사 신호들의 주파수와 분리되어 구동되고, 지문 감지 모드에서의 지문 검출 신뢰도 및 정밀도가 개선될 수 있다.
도 11은 도 10의 화소 및 광 센서를 구성하는 배선들 및 트랜지스터들의 일 예를 나타내는 도면이다.
도 11에서는 도 4를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 11의 회로는 제4 주사선(S4i), 제1 센서 트랜지스터(M1) 및 제2 센서 트랜지스터(M2)의 구성을 제외하면, 4의 백플레인 구조와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 10 및 도 11을 참조하면, 표시 패널(100)의 백플레인 구조물에 있어서, i번째 화소행은 복수의 화소 회로들(PXC1 내지 PXC4) 및 복수의 센서 회로들(SSC1, SSC2)을 포함할 수 있다.
초기화 전원선(IPL), 제1 주사선(S1i), 제2 주사선(S2i), 및 발광 제어선(Ei)은 제1 방향(DR1)으로 연장될 수 있다. 초기화 전원선(IPL), 제1 주사선(S1i), 제2 주사선(S2i), 및 발광 제어선(Ei)은 제2 방향(DR2)에 대하여 이격하여 배열될 수 있다.
일 실시예에서, 제3 화소 트랜지스터(T3)의 게이트 전극 및 제4 화소 트랜지스터(T4)의 게이트 전극은 동일한 제2 주사선(S2i)에 공통으로 접속될 수 있다.
일 실시예에서, 제4 주사선(S4i)이 발광 제어선(Ei)에 인접하여 추가적으로 제공되고, 제1 방향(DR1)으로 연장될 수 있다. 일 실시예에서, 제2 센서 트랜지스터(M2)의 게이트 전극이 제4 주사선(S4i)과 접속되기 위해, 제2 센서 트랜지스터(M2)는 제4 주사선(S4i)에 중첩할 수 있다. 또한, 제1 센서 트랜지스터(M1)는 제2 센서 트랜지스터(M2)와 접속되므로, 제1 센서 트랜지스터(M1)와 제2 센서 트랜지스터(M2)는 제1 방향(DR1)에 대하여 인접하여 제공될 수 있다.
이와 같이, 제4 주사선(S4i)이 화소 회로(PXC)에 접속되는 다른 주사선들(예를 들어, 제1 및 제2 주사선들(S1i, S2i)과 별도로 제공됨으로써, 지문 검출 신뢰도가 향상될 수 있다.
도 12는 도 2의 표시 영역에 포함되는 화소 및 광 센서의 또 다른 일 예를 나타내는 회로도이다.
도 12에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 12의 회로는 제3 화소 트랜지스터(T3), 제4 화소 트랜지스터(T4), 제3 센서 트랜지스터(M3), 및 일부 주사선들(S4i, S5i)을 제외하면, 도 3의 회로 구조와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 12를 참조하면, 화소(PX)는 화소 회로(PXC) 및 이에 연결된 발광 소자(LED)를 포함하고, 광 센서(PHS)는 센서 회로(SSC) 및 이에 연결된 수광 소자(LRD)를 포함할 수 있다.
화소 회로(PXC) 및 센서 회로(SSC) 각각은 P형 트랜지스터 및 N형 트랜지스터를 포함할 수 있다. 일 실시예에서, 제3 화소 트랜지스터(T3), 제4 화소 트랜지스터(T4), 및 제3 센서 트랜지스터(M3)는 산화물 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제3 화소 트랜지스터(T3), 제4 화소 트랜지스터(T4), 및 제3 센서 트랜지스터(M3)는 N형 산화물 반도체 트랜지스터일 수 있고, 액티브층으로서 산화물 반도체층을 포함할 수 있다.
산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리실리콘 반도체 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 즉, 산화물 반도체 트랜지스터는 오프 전류 특성이 우수하다. 따라서, 제3 화소 트랜지스터(T3), 제4 화소 트랜지스터(T4), 및 제3 센서 트랜지스터(M3)에서의 누설전류가 최소화될 수 있다.
제3 화소 트랜지스터(T3)의 게이트 전극은 제2 주사선(S2i)에 접속되고, 제7 화소 트랜지스터(T7)의 게이트 전극은 제3 주사선(S3i)에 접속되며, 제4 화소 트랜지스터(T4)의 게이트 전극은 제4 주사선(S4i)에 접속될 수 있다. 일 실시예에서, 제3 센서 트랜지스터(M3)의 게이트 전극은 제4 화소 트랜지스터(T4)의 게이트 전극과 함께 제4 주사선(S4i)에 공통으로 접속될 수 있다.
제1 주사선(S1i)으로 공급되는 제1 주사 신호의 게이트-온 레벨 및 제3 주사선(S3i)으로 공급되는 제3 주사 신호의 게이트-온 레벨은 논리 로우 레벨일 수 있다. 제2 주사선(S2i)으로 공급되는 제2 주사 신호의 게이트-온 레벨 및 제4 주사선(S4i)으로 공급되는 제4 주사 신호의 게이트-온 레벨은 논리 하이 레벨일 수 있다.
한편, 제4 주사 신호와 제1 주사 신호가 공급되는 타이밍은 실질적으로 동일할 수 있다. 또한, 지문 감지 모드에서, 제5 주사 신호가 공급된 후에 제4 주사 신호가 공급될 수 있다.
일 실시예에서, 제3 화소 트랜지스터(T3), 제4 화소 트랜지스터(T4), 및 제3 센서 트랜지스터(M3)를 제외한 나머지 트랜지스터들(T1, T2, T5, T6, T7, M1, M2)은 폴리 실리콘 트랜지스터로 형성되고, 액티브층(채널)으로서 폴리 실리콘 반도체층을 포함할 수 있다. 예를 들어, 액티브층은 저온 폴리 실리콘 공정(예를 들어, LTPS(low-temperature poly-silicon) 공정)을 통해 형성될 수 있다. 예를 들어, 폴리 실리콘 트랜지스터는 P형 폴리실리콘 트랜지스터일 수 있다.
폴리실리콘 반도체 트랜지스터는 빠른 응답 속도의 장점이 있으므로, 빠른 스위칭이 요구되는 스위칭 소자에 적용될 수 있다.
도 13은 도 12의 화소 및 광 센서의 백플레인 구조물의 일 예를 나타내는 단면도이다.
도 13에서는 도 5를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 1, 도 12, 및 도 13을 참조하면, 백플레인 구조물(BP)에 화소 트랜지스터들(T1 내지 T7) 및 센서 트랜지스터들(M1 내지 M3)이 포함될 수 있다.
도 13은 제1 화소 트랜지스터(T1), 제3 화소 트랜지스터(T3), 제1 센서 트랜지스터(M1), 제2 센서 트랜지스터(M2), 및 제3 센서 트랜지스터(M3)를 보여준다.
버퍼층(BF) 상에 제1 내지 제3 액티브 패턴들(ACT11, ACT12, ACT13)이 제공될 수 있다. 일 실시예에서, 제1 내지 제3 액티브 패턴들(ACT11, ACT12, ACT13)은 폴리 실리콘 반도체로 형성될 수 있다. 예를 들어, 제1 내지 제3 액티브 패턴들(ACT11, ACT12, ACT13)은 저온 폴리 실리콘 공정(예를 들어, LTPS(low-temperature poly-silicon) 공정)을 통해 형성될 수 있다.
제1 내지 제3 액티브 패턴들(ACT11, ACT12, ACT13) 상에 제1 게이트 절연층(GI1)이 제공될 수 있다.
제1 게이트 절연층(GI1) 상에는 제1 내지 제3 게이트 전극들(GE11, GE12, GE13)이 제공될 수 있다. 제1 게이트 전극(GE11)은 제1 액티브 패턴(ACT11)의 채널 영역에 중첩하고, 제2 게이트 전극(GE12)은 제2 액티브 패턴(ACT12)의 채널 영역에 중첩하며, 제3 게이트 전극(GE13)은 제3 액티브 패턴(ACT13)의 채널 영역에 중첩할 수 있다.
제1 내지 제3 게이트 전극들(GE11, GE12, GE13) 상에는 층간 절연층(IL)이 제공될 수 있다.
층간 절연층(IL) 상에는 도전 패턴들(CL1, CL2, CL3)이 제공될 수 있다. 도전 패턴들(CL1, CL2, CL3)은 스토리지 커패시터(Cst)의 일 전극, 주사선들(S1i 내지 S5i), 데이터선(Dj), 리드아웃선(RXk), 및 초기화 전원선(IPL) 중 적어도 하나를 형성할 수 있다.
도전 패턴들(CL1, CL2, CL3) 상에는 제1 절연층(INS1)이 제공될 수 있다.
제1 절연층(INS1) 상에는 제4 액티브 패턴(ACT21) 및 제5 액티브 패턴(ACT22)이 제공될 수 있다. 일 실시예에서, 제4 및 제5 액티브 패턴들(ACT21, ACT22)은 산화물 반도체로 형성될 수 있다. 예를 들어, 제 제4 및 제5 액티브 패턴들(ACT21, ACT22)은 금속 산화물 반도체 형성 공정을 통해 형성될 수 있다.
제4 액티브 패턴(ACT21) 및 제5 액티브 패턴(ACT22) 상에는 제2 게이트 절연층(GI2)이 제공될 수 있다.
제2 게이트 절연층(GI2) 상에는 제4 및 제5 게이트 전극들(GE21, GE22)이 제공될 수 있다. 제4 게이트 전극(GE21)은 제4 액티브 패턴(ACT21)의 채널 영역에 중첩하고, 제5 게이트 전극(GE22)은 제5 액티브 패턴(ACT22)의 채널 영역에 중첩할 수 있다.
제4 및 제5 게이트 전극들(GE21, GE22) 상에는 제2 절연층(INS2)이 제공될 수 있다. 예를 들어, 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연층일 수 있다.
제2 절연층(INS2) 상에는 제1 소스/드레인 전극(21, 22), 제2 소스/드레인 전극(23, 24), 제3 소스/드레인 전극(25, 26), 제4 소스/드레인 전극(31, 32), 및 제5 소스/드레인 전극(33, 34)이 제공될 수 있다. 제1 내지 제5 소스/드레인 전극들(21, 22, 23, 24, 25, 26, 31, 32, 33, 34)은 각각 컨택홀들을 통해 이에 대응하는 제1 내지 제5 액티브 패턴들(ACT11, ACT12, ACT13, AC21, ACT22)에 접속될 수 있다.
제1 내지 제5 소스/드레인 전극들(21, 22, 23, 24, 25, 26, 31, 32, 33, 34) 상에는 제3 절연층(INS3)이 제공될 수 있다. 예를 들어, 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연층일 수 있다.
제3 절연층(INS3) 상에는 연결 패턴들(CNP1, CNP2)이 제공될 수 있다. 제1 연결 패턴(CNP1)은 제3 절연층(INS3)을 관통하는 컨택홀을 통해 제1 드레인 전극(22)에 접속될 수 있다. 제2 연결 패턴(CNP2)은 제3 절연층(INS3)을 관통하는 컨택홀을 통해 제5 소스 전극(34, 또는 드레인 전극)에 접속될 수 있다.
연결 패턴들(CNP1, CNP2)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다.
연결 패턴들(CNP1, CNP2) 상에는 제4 절연층(INS4)이 배치될 수 있다. 제4 절연층(INS4)은 유기 재료로 이루어진 유기 절연층이거나, 무기 재료로 이루어진 무기 절연층일 수도 있다. 일 실시예에서, 제4 절연층(INS4)은 평탄화층의 역할을 할 수 있다.
제4 절연층(INS4) 상에는 제1 화소 전극(PEL1), 제1 센서 전극(SEL1), 및 뱅크층(BK)을 포함하는 화소층이 제공될 수 있다. 화소층의 구성은 도 5 및 도 6을 참조하여 상술하였으므로, 중복되는 내용의 설명은 생략하기로 한다.
도 14는 도 12의 화소 및 광 센서의 백플레인 구조물의 다른 일 예를 나타내는 단면도이고, 도 15는 도 14의 백플레인 구조물에 포함되는 리드아웃선과 전원선의 일 예를 나타내는 도면이다.
도 14 및 도 15에서는 도 4 및 도 13을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 1, 도 12, 도 14, 및 도 15를 참조하면, 백플레인 구조물(BP)에 화소 트랜지스터들(T1 내지 T7) 및 센서 트랜지스터들(M1 내지 M3)이 포함될 수 있다.
일 실시예에서, 제3 절연층(INS3) 상에 제1 및 제2 연결 패턴들(CNP1, CNP2) 및 리드아웃선(RXk)에 대응하는 리드아웃 도전층(RX)이 제공될 수 있다. 리드아웃 도전층(RX)은 주사선들(S1i 내지 S5i), 데이터선(Dj), 전원선들(PL1, PL2), 및 초기화 전원선(IPL)보다 상층에 배치될 수 있다.
제1 및 제2 연결 패턴들(CNP1, CNP2) 및 리드아웃 도전층(RX) 상에는 제4 절연층(INS4)이 배치될 수 있다.
제4 절연층(INS4) 상에는 제3 및 제4 연결 패턴들(CNP3, CNP4)이 제공될 수 있다. 제3 연결 패턴(CNP3)은 제4 절연층(INS4)을 관통하는 컨택홀을 통해 제1 연결 패턴(CNP1)에 접속될 수 있다. 제4 연결 패턴(CNP4)은 제4 절연층(INS4)을 관통하는 컨택홀을 통해 제2 연결 패턴(CNP2)에 접속될 수 있다.
제3 및 제4 연결 패턴들(CNP3, CNP4) 상에는 제5 절연층(INS5)이 배치될 수 있다. 제5 절연층(INS5)은 유기 재료로 이루어진 유기 절연층이거나, 무기 재료로 이루어진 무기 절연층일 수도 있다. 일 실시예에서, 제5 절연층(INS5)은 평탄화층의 역할을 할 수 있다.
제5 절연층(INS5) 상에는 제1 화소 전극(PEL1), 제1 센서 전극(SEL1), 및 뱅크층(BK)을 포함하는 화소층이 제공될 수 있다.
일 실시예에서, 도 15에 도시된 바와 같이, 리드아웃 도전층(RX)으로 형성되는 리드아웃선(RXk)은 이에 인접한 제2 전원선(PL2)의 전부 또는 일부와 중첩할 수 있다. 따라서, 제1 방향(DR1)에 대하여 센서 회로(SSC)가 차지하는 면적이 감소될 수 있다. 이에 따라, 표시 영역(AA)의 영상의 품질이 개선될 수 있다.
도 16은 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 다른 일 예를 나타내는 도면이다.
도 1 및 도 16을 참조하면, 표시 패널(100)의 표시 영역(AA)에는 복수의 화소들(PX1, PX2, PX3, PX4) 및 복수의 광 센서들(PHS1, PHS2)이 배치될 수 있다.
설명의 편의상, 도 16의 화소들(PX1, PX2, PX3, PX4) 및 광 센서들(PHS1, PHS2)은 각각 발광층에 대응하는 발광 영역 및 수광층에 대응하는 수광 영역으로 이해될 수 있으며, 도 2에서 설명된 동일한 참조 부호의 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
일 실시예에서, 제1 화소행(R1)에는 제1 방향(DR1)으로 제1 유닛(PU1)이 반복될 수 있다. 제1 유닛(PU1)은 제1 화소(PX1), 제2 화소(PX2), 및 제1 광 센서(PHS1)를 포함할 수 있다. 제1 유닛(PU1) 내에서, 제1 방향(DR1)에 대하여 제1 화소(PX1), 제2 화소(PX2), 및 제1 광 센서(PHS1)가 순서대로 배열될 수 있다.
일 실시예에서, 제2 화소행(R2)에는 제1 방향(DR1)으로 제2 유닛(PU2)이 반복될 수 있다. 제2 유닛(PU2)은 제3 화소(PX3), 제4 화소(PX4), 및 제2 광 센서(PHS2)를 포함할 수 있다. 제2 유닛(PU2) 내에서, 제1 방향(DR1)에 대하여 제4 화소(PX4), 제3 화소(PX3), 및 제2 광 센서(PHS2)가 순서대로 배열될 수 있다.
제1 광 센서(PHS1)의 수광층(또는, 수광 영역)으로부터 이에 인접한 화소들(PX1, PX2, PX3, PX4)의 발광층들(또는, 발광 영역들)까지의 거리(D)들은 실질적으로 동일할 수 있다. 이와 마찬가지로, 제2 광 센서(PHS2)의 수광층(또는, 수광 영역)으로부터 이에 인접한 화소들(PX1, PX2, PX3, PX4)의 발광층들(또는, 발광 영역들)까지의 거리들은 실질적으로 동일할 수 있다.
한편, 제1 유닛(PU1) 및 제2 유닛(PU2)은 제2 방향(DR2)에 대하여 교번하여 제공될 수 있다.
도 17은 도 1의 표시 장치에 포함되는 표시 패널의 표시 영역의 또 다른 일 예를 나타내는 도면이다.
도 1 및 도 17을 참조하면, 표시 패널(100)의 표시 영역(AA)에는 복수의 화소들(PX1, PX2, PX3, PX4) 및 복수의 광 센서들(PHS1, PHS2)이 배치될 수 있다.
일 실시예에서, 제1 유닛(PU1)과 제2 유닛(PU2)이 제1 방향(DR1) 및 제2 방향(DR2)으로 각각 교번하여 배치될 수 있다.
제1 유닛(PU1)은 제1 화소(PX1), 제2 화소(PX2), 및 광 센서(PHS)를 포함할 수 있다. 일 실시예에서, 광 센서(PHS)는 제1 화소(PX1)와 제2 화소(PX2) 사이에 배치될 수 있다. 예를 들어, 제1 화소(PX1)의 발광층은 광 센서(PHS)의 수광층의 상측에 이격하여 배치되고, 제2 화소(PX2)의 발광층은 광 센서(PHS)의 수광층의 우측에 이격하여 배치될 수 있다.
제2 유닛(PU2)은 제3 화소(PX3), 제4 화소(PX4), 및 광 센서(PHS)를 포함할 수 있다. 일 실시예에서, 광 센서(PHS)는 제3 화소(PX3)와 제4 화소(PX4) 사이에 배치될 수 있다. 예를 들어, 제3 화소(PX3)의 발광층은 광 센서(PHS)의 수광층의 상측에 이격하여 배치되고, 제4 화소(PX4)의 발광층은 광 센서(PHS)의 수광층의 우측에 이격하여 배치될 수 있다.
광 센서(PHS)의 수광층(또는, 수광 영역)으로부터 이에 인접한 화소들(PX1, PX2, PX3, PX4)의 발광층들(또는, 발광 영역들)까지의 거리(D)들은 실질적으로 동일할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는 발광 소자와 동일한 층에 제공되는 수광 소자를 포함할 수 있다. 또한, 수광 소자로 공급되는 입사 광의 통로(즉, 광학계)로서 기능하며 외광 반사를 차단하는 블랙 매트릭스 및 컬러 필터들이 봉지층 또는 터치 센서층 상에 직접 배치될 수 있다. 따라서, 수광 소자로 제공되는 광의 입사량이 증가되고, 표시 장치의 두께가 감소됨으로써 광 센서의 광 감지 성능이 향상될 수 있다.
또한, 화소 회로가 형성되는 백플레인 구조물에 센서 회로가 함께 제공됨으로써 화소 회로 및 센서 회로가 적어도 일부의 신호선들(예를 들어, 주사선들 및 초기화 전원선)을 공유할 수 있다. 따라서, 표시 장치의 제조 비용이 저감될 수 있으며, 소비 전력이 개선될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000: 표시 장치 100: 표시 패널
PX: 화소 PHS: 광 센서
PXC: 화소 회로 SSC: 센서 회로
T1~T7: 화소 트랜지스터 M1~M3: 센서 트랜지스터
LED: 발광 소자 LRD: 수광 소자
S1i~S4i: 주사선 RXk: 리드아웃선
Dj: 데이터선 PL1~PL6: 전원선
IPL: 초기화 전원선 BL: 베이스층
BP: 백플레인 구조물 PXL: 화소층
TFE: 봉지층 BM: 블랙 매트릭스
CF1, CF2: 컬러 필터 OP, OP1, OP2: 개구
EML: 발광층 LRL: 수광층
PEL1: 제1 화소 전극 SEL1: 제1 센서 전극
HTL1, HTL2: 정공 수송층 ETL: 전자 수송층
PEL2: 제2 화소 전극 SEL2: 제2 센서 전극
EA: 발광 영역 RA: 수광 영역
OA: 개구 영역

Claims (20)

  1. 베이스층;
    상기 베이스층 상에 제공되는 화소 회로들 및 센서 회로를 포함하는 백플레인 구조물;
    상기 백플레인 구조물 상에 제공되고, 상기 화소 회로들에 각각 연결되는 발광 소자들 및 상기 센서 회로에 연결되는 수광 소자를 포함하는 화소층;
    상기 화소층을 커버하는 봉지층;
    상기 봉지층 상에 제공되고, 상기 발광 소자들 및 상기 수광 소자에 중첩하는 개구들을 포함하는 블랙 매트릭스; 및
    상기 봉지층 상에 상기 블랙 매트릭스를 커버하도록 제공되는 컬러 필터를 포함하고,
    상기 발광 소자들은 발광층들을 포함하고, 상기 수광 소자는 수광층을 포함하며, 상기 블랙 매트릭스의 상기 개구들 중 적어도 하나는 상기 발광층들 및 상기 수광층 중 하나에 중첩하는, 표시 장치.
  2. 제 1 항에 있어서, 상기 개구들 각각의 면적은 상기 수광층의 면적보다 작은, 표시 장치.
  3. 제 2 항에 있어서,
    상기 봉지층과 상기 블랙 매트릭스 사이에 제공되는 터치 센서층을 더 포함하는, 표시 장치.
  4. 제 1 항에 있어서, 상기 발광 소자들 각각은,
    상기 백플레인 구조물 상에 제공되는 제1 화소 전극;
    상기 제1 화소 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 화소 전극을 포함하는, 표시 장치.
  5. 제 4 항에 있어서, 상기 수광 소자는,
    상기 제1 화소 전극과 동일한 층에 배치되는 제1 센서 전극;
    상기 제1 센서 전극 상에 배치되는 수광층; 및
    상기 발광층 상에 배치되는 제2 센서 전극을 포함하고,
    상기 제2 화소 전극 및 상기 제2 센서 전극은 일체로 형성되는, 표시 장치.
  6. 제 5 항에 있어서, 상기 화소층은,
    상기 제1 화소 전극의 일부 및 상기 제1 센서 전극의 일부를 커버하며, 상기 발광층 및 상기 수광층의 측면에 접하여 발광 영역 및 수광 영역을 정의하는 뱅크층을 더 포함하는, 표시 장치.
  7. 제 6 항에 있어서, 상기 발광 소자들 중 상기 수광 소자에 인접하는 발광 소자들의 발광층들 각각으로부터 상기 수광층까지의 거리들은 동일한, 표시 장치.
  8. 제 7 항에 있어서, 상기 수광 소자에 인접한 상기 발광층들은 제1 발광층, 제2 발광층, 제3 발광층, 및 제4 발광층이고,
    제1 발광층 및 제4 발광층은 제1 색을 방출하고, 제2 발광층은 제2 색을 방출하며, 제3 발광 발광층은 제4 색을 방출하는, 표시 장치.
  9. 제 8 항에 있어서, 평면상에서 볼 때, 상기 제1 발광층 및 상기 제4 발광층은 상기 수광층을 중심으로 상호 대향하는, 표시 장치.
  10. 제 6 항에 있어서, 상기 수광 영역의 면적은 상기 발광 영역의 면적보다 작은, 표시 장치.
  11. 제 5 항에 있어서, 상기 발광 소자들 각각은,
    상기 제1 화소 전극과 상기 발광층 사이에 배치되는 정공 수송층; 및
    상기 발광층과 상기 제2 화소 전극 사이에 배치되는 전자 수송층을 더 포함하는, 표시 장치.
  12. 제 5 항에 있어서, 상기 수광 소자는,
    상기 제1 센서 전극과 상기 수광층 사이에 배치되는 정공 수송층; 및
    상기 수광층과 상기 제2 센서 전극 사이에 배치되는 전자 수송층을 더 포함하고,
    상기 전자 수송층은 상기 발광층 상으로 일체로 연장되는, 표시 장치.
  13. 제 12 항에 있어서, 상기 수광층은 저분자 유기 물질을 포함하는, 표시 장치.
  14. 제 1 항에 있어서, 상기 화소 회로들 중 i번째(단, i는 자연수) 화소행에 배치되는 화소 회로는,
    제1 전원선으로부터 제1 전원의 전압을 수신하고, 상기 발광 소자들 각각에 공급되는 구동 전류를 생성하는 제1 화소 트랜지스터;
    데이터선 및 상기 제1 화소 트랜지스터의 제1 전극 사이에 접속되고, 게이트 전극이 제1 주사선에 접속되는 제2 화소 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 초기화 전원선 사이에 접속되고, 게이트 전극이 제2 주사선에 접속되는 제3 화소 트랜지스터를 포함하고,
    상기 i번째 화소행에 배치되는 상기 센서 회로는,
    상기 제1 전원이 공급되는 제2 전원선과 리드아웃선 사이에 직렬로 접속되는 제1 센서 트랜지스터 및 제2 센서 트랜지스터; 및
    상기 초기화 전원선과 상기 수광 소자 사이에 접속되는 제3 센서 트랜지스터를 포함하는, 표시 장치.
  15. 제 14 항에 있어서, 상기 제3 센서 트랜지스터의 게이트 전극은 상기 제2 화소 트랜지스터의 상기 게이트 전극과 함께 상기 제1 주사선에 접속되는, 표시 장치.
  16. 제 15 항에 있어서, 상기 제2 센서 트랜지스터의 게이트 전극은 상기 제3 화소 트랜지스터의 상기 게이트 전극과 함께 상기 제2 주사선에 접속되는, 표시 장치.
  17. 제 14 항에 있어서, 상기 화소 회로는,
    상기 제1 화소 트랜지스터의 제2 전극과 상기 제1 화소 트랜지스터의 상기 게이트 전극 사이에 접속되고, 게이트 전극이 제3 주사선에 접속되는 제4 트랜지스터를 더 포함하고,
    상기 제3 센서 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 상기 게이트 전극과 함께 상기 제3 주사선에 접속되는, 표시 장치.
  18. 제 14 항에 있어서, 상기 i번째 화소행에 대응하는 영역에서 상기 초기화 전원선은 제1 방향으로 연장되고,
    상기 i번째 화소행에 대응하는 영역에서 상기 제1 전원선, 상기 제2 전원선, 및 상기 리드아웃선은 서로 이격하여 제2 방향으로 연장되는, 표시 장치.
  19. 제 18 항에 있어서, 상기 리드아웃선은 상기 제2 전원선의 상부에 배치되며, 상기 제2 전원선과 중첩하여 연장되는, 표시 장치.
  20. 제 14 항에 있어서, 상기 i번째 화소행에 대응하는 영역에서, 서로 인접한 리드아웃선들 사이에 2개의 상기 화소 회로들이 배치되는, 표시 장치.
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