KR20220125825A - 표시 장치 - Google Patents

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김원태
이재한
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Abstract

일 실시예에 따른 표시 장치는 화소가 배치된 표시 패널, 상기 표시 패널에 제1 구동 신호를 제공하는 제1 회로 기판 및 상기 표시 패널과 상기 제1 회로 기판을 연결하고, 상기 표시 패널에 제2 구동 신호를 제공하는 구동칩이 배치된 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역이 정의된 제2 회로 기판을 포함하고, 상기 제2 회로 기판은 상기 구동칩과 전기적으로 연결된 제1 배선 및 상기 구동칩과 전기적으로 절연된 제2 배선을 포함하고, 상기 제2 배선은 상기 제1 영역에 배치된 공통 배선을 포함하고, 상기 공통 배선의 폭은 평면상에서 상기 제1 회로 기판으로부터 멀어질수록 감소한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 배선 배치 효율성이 개선된 표시 장치에 관한 것이다.
일반적으로, 표시 패널이 제조된 후 표시 패널에 회로기판을 연결한다. 예컨대, TAB(Tape Automated Bonding) 실장 방식은 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 이용하여 회로기판을 표시 패널에 본딩한다.
최근 들어, 베젤영역(또는 비표시영역)이 감소되면서도, 강한 내구성을 갖는 표시장치에 대한 설계안들이 활발하게 연구되고 있다.
본 발명의 일 실시예는 표시 패널에 입력되는 전원 배선이 회로 기판 상에서 공간 효율적으로 배치되는 표시 장치를 제공하는 것을 목적으로 한다.
일 실시예에 따른 표시 장치는 화소가 배치된 표시 패널, 상기 표시 패널에 제1 구동 신호를 제공하는 제1 회로 기판 및 상기 표시 패널과 상기 제1 회로 기판을 연결하고, 상기 표시 패널에 제2 구동 신호를 제공하는 구동칩이 배치된 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역이 정의된 제2 회로 기판을 포함하고, 상기 제2 회로 기판은 상기 구동칩과 전기적으로 연결된 제1 배선 및 상기 구동칩과 전기적으로 절연된 제2 배선을 포함하고, 상기 제2 배선은 상기 제1 영역에 배치된 공통 배선을 포함하고, 상기 공통 배선의 폭은 평면상에서 상기 제1 회로 기판으로부터 멀어질수록 감소한다.
상기 공통 배선은, 상기 제1 회로 기판과 인접하고 제1 방향으로 연장되는 제1 부분, 상기 제1 부분과 일단이 연결되고, 상기 제1 부분으로부터 상기 제1 방향과 직교하는 제2 방향에서 상기 제1 회로 기판과 멀어지는 방향으로 연장되는 제2 부분 및 상기 제2 부분의 상기 일단과 반대인 타단으로부터 상기 제1 방향으로 연장되고 상기 표시 패널과 인접한 제3 부분을 포함하고, 상기 제1 부분의 제1 폭은 상기 제2 부분의 제2 폭보다 크고, 상기 제2 폭은 상기 제3 부분의 제3 폭보다 클 수 있다.
상기 제2 배선은 상기 표시 패널에 전원을 제공하는 적어도 하나의 전원 배선을 포함할 수 있다.
상기 제2 배선은 상기 공통 배선으로부터 상기 제2 영역으로 연장되는 복수의 출력 배선들을 더 포함하고, 상기 복수의 출력 배선들의 폭은 모두 동일할 수 있다.
상기 출력 배선들은 상기 제1 부분에 연결된 n개의 제1 출력 배선, 상기 제2 부분에 연결된 m개의 제2 출력 배선 및 상기 제3 부분에 연결된 l개의 제3 출력 배선을 포함할 수 있다.
상기 공통 배선에 연결된 상기 복수의 출력 배선들의 개수와 상기 공통 배선의 폭은 비례할 수 있다.
상기 제1 부분의 상기 제1 폭은 상기 제1 출력 배선의 개수, 상기 제2 출력 배선의 개수 및 상기 제3 출력 배선의 개수의 총 합과 비례하고, 상기 제2 부분의 상기 제2 폭은 상기 제2 출력 배선의 개수 및 상기 제3 출력 배선의 개수의 합과 비례하고, 상기 제3 부분의 상기 제3 폭 상기 제3 출력 배선의 개수와 비례할 수 있다.
상기 복수의 출력 배선들 각각의 폭은 x um이고, 상기 제1 폭은 A이고, 상기 제2 폭은 B이고, 상기 제3 폭은 C이며, 여기에서, 상기 A=(n+m+l)x+a um, 상기 B=(m+l)x+a um, 상기 C=lx+a um일 수 있다.
상기 a는 0일 수 있다.
상기 a는 안정화 상수로서 상기 출력 배선들 각각의 폭 x의 약 두배일 수 있다.
상기 제1 배선은 상기 제1 영역에 배치되고 상기 구동칩과 연결되는 패드부 및 상기 제2 영역에 배치되는 라인부를 포함할 수 있다.
상기 공통 배선은 상기 패드부를 우회하도록 상기 제1 영역에 배치될 수 있다.
상기 제2 배선은 상기 공통 배선에 연결되어 상기 제2 영역으로 연장되는 z개의 출력 배선들을 포함하고, 상기 공통 배선의 폭은 상기 제1 회로 기판에서 멀어지는 방향으로 상기 출력 배선들 각각을 통과할 때마다 y um만큼 줄어들 수 있다.
상기 출력 배선들 각각의 폭은 x um이고 상기 y는 상기 x와 동일할 수 있다.
상기 출력 배선들 각각의 폭은 x um이고, 상기 y는 상기 x보다 a만큼 크고, 상기 a는 상기 x의 약 두배일 수 있다.
상기 공통 배선의 폭의 최대값은 xz um이고, 상기 공통 배선의 폭의 최소값은 x um일 수 있다.
일 실시예에 따른 표시 장치는 표시 패널, 상기 표시 패널에 제1 구동 신호를 제공하는 제1 회로 기판 및 상기 표시 패널과 상기 제1 회로 기판을 연결하고, 상기 표시 패널에 제2 구동 신호를 제공하는 구동칩이 배치된 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역이 정의된 제2 회로 기판을 포함하고, 상기 제2 회로 기판은 상기 구동칩과 전기적으로 연결된 제1 배선 및 상기 구동칩과 전기적으로 절연된 제2 배선을 포함하고, 상기 제2 배선은 상기 제1 영역에 배치되고 제1 방향에서 일방향으로 연장되는 제1 공통 부분 및 상기 일방향과 반대되는 타방향으로 연장되는 제2 공통 부분을 포함하는 공통 배선을 포함하고, 상기 제1 공통 부분의 폭 및 상기 제2 공통 부분의 폭은 서로 멀어질수록 각각 감소한다.
상기 제2 배선은 상기 공통 배선과 연결되고 상기 제2 영역에 배치되는 복수의 출력 배선들을 포함하고, 상기 공통 배선의 폭의 최대값과 최소값의 차이는 상기 출력 배선들의 개수와 비례할 수 있다.
상기 복수의 출력 배선들은 상기 제1 공통 부분에 연결된 복수의 제1 출력 배선들 및 상기 제2 공통 부분에 연결된 복수의 제2 출력 배선들을 포함하고, 상기 제1 출력 배선들의 개수와 상기 제2 출력 배선들의 개수는 동일할 수 있다.
상기 제1 공통 부분의 폭은 상기 제2 공통 부분으로부터 멀어지는 방향에서 상기 제1 출력 배선들을 통과할 때마다 상기 제1 출력 배선들 각각의 폭만큼 감소하고, 상기 제2 공통 부분의 폭은 상기 제1 공통 부분에서 멀어지는 방향에서 상기 제2 출력 배선들을 통과할 때마다 상기 제2 출력 배선들 각각의 폭만큼 감소할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 패널에 입력되는 전원 배선을 구동칩 상에서 공간적으로 효율적으로 배치할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 전원 배선의 폭을 줄이고 다른 배선들이 배치되는 공간을 늘릴 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명이 일 실시예에 따른 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 확대된 단면도이다.
도 6a는 본 발명의 일 실시예에 다른 제2 회로 기판의 평면도이다.
도 6b는 본 발명의 일 실시예에 다른 제2 회로 기판의 사시도이다.
도 7은 본 발명의 일 실시예에 다른 제2 회로 기판의 칩 실장 영역의 평면도이다.
도 8은 일 실시예에 따른 도 7의 칩 실장 영역의 일부 영역을 확대한 확대도이다.
도 9a 및 도 9b는 일 실시예에 따른 도 7의 칩 실장 영역의 일부 영역을 확대한 확대도들이다.
도 10a 및 도 10b는 일 실시예에 따른 도 7의 칩 실장 영역의 일부 영역을 확대한 확대도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 1a 및 도 1b를 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시 장치(DD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시 장치(DD)는 스마트 워치, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등의 표시 장치에 적용될 수 있다.
표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 표시 장치(DD)의 전면(front surface)과 대응될 수 있다. 영상(IM)은 동적인 영상을 포함하거나 정지 영상을 포함할 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다.
제3 방향(DR3)에서의 전면과 배면 사이의 이격 거리는 표시 장치(DD)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
표시 장치(DD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 표시 장치(DD)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 본 발명의 일 실시예에 따른 표시 장치(DD)는 외부에서 인가되는 사용자 터치(US)를 감지할 수 있다. 사용자 터치(US)는 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들 중 어느 하나 또는 그들의 조합일 수 있다. 본 실시예에서, 사용자 터치(US)는 전면에 인가되는 사용자의 손에 의한 터치 입력인 것을 예로 들어 설명하나, 이는 예시적인 것이며, 상술한 바와 같이 사용자 터치(US)의 제1 입력(TC1)은 다양한 형태로 제공될 수 있다. 또한, 표시 장치(DD)는 표시 장치(DD)의 구조에 따라 표시 장치(DD)의 측면이나 배면에 인가되는 사용자 터치(US)를 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
또한, 본 발명의 일 실시예에 따른 표시 장치(DD)는 사용자 터치(US) 이외의 입력 장치(예를 들어, 스타일러스 펜, 액티브 펜, 터치 펜, 전자 펜, e-펜 등)에 의한 입력들을 포함할 수 있다.
표시 장치(DD)의 전면은 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 영상(IM)이 표시되는 영역일 수 있다. 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인한다. 본 실시예에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 따라, 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 표시 장치(DD)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 1b에 도시된 바와 같이, 표시 장치(DD)는 윈도우(WM) 및 표시 패널(DP)을 포함할 수 있다. 윈도우(WM)는 표시 패널(DP) 상에 배치될 수 있다. 표시 패널(DP) 상에는 입력 센서(미도시)가 배치될 수 있다. 입력 센서(ISP)는 연속공정에 의해 표시 패널(DP) 상에 형성될 수 있다. 표시 패널(DP)은 영상(IM)을 출력하고, 입력 센서는 외부 입력의 좌표 정보를 획득한다.
윈도우(WM)는 표시 패널(DP)의 영상을 투과시킨다. 즉, 윈도우(WM)에는 표시 패널(DP)에서 생성된 영상이 통과하는 투과 영역(TA) 및 투과 영역(TA)을 에워싸는 베젤 영역(BA)이 정의될 수 있다.
윈도우(WM)는 영상(IM)을 출사할 수 있는 투명한 물질로 이루어질 수 있다. 예를 들어, 유리, 사파이어, 플라스틱 등으로 구성될 수 있다. 윈도우(WM)는 단일층으로 도시되었으나, 이에 한정하는 것은 아니며 복수 개의 층들을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시 패널 또는 퀀텀닷(quantum dot) 발광 표시 패널일 수 있다. 유기발광 표시 패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
도 1a 및 도 1b에서는 표시 장치(DD)가 플랫한 구조를 갖는 것을 도시하였으나, 본 발명은 이에 한정되지 않는다. 표시 장치(DD)는 폴딩축을 기준으로 휘어지거나 폴딩될 수 있으며, 또한 슬라이딩 가능한 구조를 가질 수 있다.
일 실시예에서, 윈도우(WM)와 표시 패널(DP) 사이에는 반사방지층(미도시)이 더 배치될 수 있다. 반사방지층은 윈도우(WM)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 하나의 편광필름으로 구현될 수 있다.
표시 패널(DP)은 전기적 신호에 따라 영상을 표시하고, 외부 입력에 대한 정보를 송/수신할 수 있다. 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(NDA)으로 정의될 수 있다. 표시 영역(DA)은 표시 패널(DP)에서 제공되는 영상을 출사하는 영역으로 정의될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접한다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 비표시 영역(NDA)은 다양한 형상으로 정의될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 일 실시예에 따르면, 표시 패널(DP)의 표시 영역(DA)은 투과 영역(TA)의 적어도 일부와 대응될 수 있다.
표시 장치(DD)는 메인회로기판(MPCB), 연성회로필름(FPCB) 및 구동칩(DC)을 더 포함할 수 있다. 메인회로기판(MPCB)은 연성회로필름(FPCB)과 접속되어 표시 패널(DP)과 전기적으로 연결될 수 있다. 메인회로기판(MPCB)은 복수의 구동 소자들을 포함할 수 있다. 복수의 구동 소자들은 표시 패널(DP)을 구동하기 위한 회로부를 포함할 수 있다. 연성회로필름(FPCB)은 표시 패널(DP)에 접속되어 표시 패널(DP)과 메인회로기판(MPCB)을 전기적으로 연결한다. 연성회로필름(FPCB) 상에는 구동칩(DC)이 실장될 수 있다.
구동칩(DC)은 표시 패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 본 발명의 일 실시예에 따른 연성회로필름(FPCB)은 하나로 도시되어 있으나, 이에 한정하는 것은 아니며 복수 개로 제공되어 표시 패널(DP)에 접속될 수 있다. 이하, 메인회로기판(MPCB)은 제1 회로 기판(MPCB)이고, 연성회로필름(FPCB)은 제2 회로 기판(FPCB)으로 설명한다.
도 1b를 참조하면, 표시 장치(DD)는 표시 패널(DP)을 수용하는 외부케이스(EDC)를 더 포함한다. 외부케이스(EDC)는 윈도우(WM)와 결합되어 표시 장치(DD)의 외관을 정의할 수 있다. 외부케이스(EDC)는 외부로부터 가해지는 충격을 흡수하며 표시 패널(DP)로 침투되는 이물질/수분 등을 방지하여 외부케이스(EDC)에 수용된 구성들을 보호한다. 한편, 본 발명의 일 예로, 외부케이스(EDC)는 복수의 수납 부재들이 결합된 형태로 제공될 수 있다.
일 실시예에 따른 표시 장치(DD)는 표시 패널(DP)을 동작시키기 위한 다양한 기능성 모듈을 포함하는 전자 모듈, 표시 장치(DD)의 전반적인 동작에 필요한 전원을 공급하는 전원공급모듈, 표시 모듈(DM) 및/또는 외부케이스(EDC)와 결합되어 표시 장치(DD)의 내부 공간을 분할하는 브라켓 등을 더 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 2에 도시된 것과 같이, 표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함한다. 별도로 도시되지 않았으나, 표시 패널(DP)은 반사 방지층, 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 표시 패널(DP)의 제조시에 이용되는 작업기판 상에 합성수지층을 형성한다. 이후 합성수지층 상에 도전층 및 절연층 등을 형성한다. 작업기판이 제거되면 합성수지층은 베이스층(BL)에 대응한다. 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 이하, 회로 소자층(DP-CL)에 포함된 절연층은 중간 절연층으로 지칭된다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층층의 패터닝 공정을 통해 회로 소자층(DP-CL)이 형성될 수 있다.
표시 소자층(DP-OLED)은 발광소자를 포함한다. 표시 소자층(DP-OLED)은 유기발광 다이오드들을 포함할 수 있다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기막을 더 포함할 수 있다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED)을 밀봉한다. 박막 봉지층(TFE)은 적어도 하나의 절연층을 포함한다. 본 발명의 일 실시예에 따른 박막 봉지층(TFE)은 적어도 하나의 무기막(이하, 봉지 무기막)을 포함할 수 있다. 본 발명의 일 실시예에 따른 박막 봉지층(TFE)은 적어도 하나의 유기막(이하, 봉지 유기막) 및 적어도 하나의 봉지 무기막을 포함할 수 있다.
봉지 무기막은 수분/산소로부터 표시 소자층(DP-OLED)을 보호하고, 봉지 유기막은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 봉지 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 봉지 유기막은 아크릴 계열 유기막을 포함할 수 있고, 특별히 제한되지 않는다.
도 3은 표시 패널(DP), 제1 회로 기판(MPCB) 및 제2 회로 기판(FPCB)을 도시한다.
도 3에 도시된 것과 같이, 표시 패널(DP)은 평면상에서 표시 영역(DA)과 비표시 영역(NDA)을 포함한다. 본 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 테두리를 따라 정의될 수 있다.
표시 패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL, 이하 신호라인들), 복수 개의 신호패드들(DP-PD, 이하 신호패드들) 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다. 화소들(PX)은 표시영역(DA)에 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC), 신호라인들(SGL), 신호패드들(DP-PD) 및 화소 구동회로는 도 3에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로는 복수 개의 주사 신호들(이하, 주사 신호들)을 생성하고, 주사 신호들을 후술하는 복수 개의 주사 라인들(GL, 이하 주사 라인들)에 순차적으로 출력한다.　주사 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
주사 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
신호라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 주사 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
신호라인들(SGL)은 표시 영역(DA) 및 비표시 영역(NDA)에 중첩한다. 신호라인들(SGL)은 패드부 및 라인부를 포함할 수 있다. 라인부는 표시 영역(DA) 및 비표시 영역(NDA)에 중첩한다. 패드부는 라인부의 말단에 연결된다. 패드부는 비표시 영역(NDA)에 배치되고, 신호 패드들(DP-PD) 중 대응하는 신호 패드에 중첩한다. 비표시 영역(NDA) 중 신호 패드들(DP-PD)이 배치된 영역은 패드 영역(NDA-PD)으로 정의될 수 있다.
실질적으로 화소(PX)에 연결된 라인부가 신호라인들(SGL)의 대부분을 구성한다. 라인부는 화소(PX)의 트랜지스터들(T1, T2, 도 5 참조)에 연결된다. 라인부는 단층/다층 구조를 가질 수 있고, 라인부는 일체의 형상(single body)이거나, 2 이상의 부분들을 포함할 수 있다. 2 이상의 부분들은 서로 다른 층 상에 배치되고, 2 이상의 부분들 사이에 배치된 절연층을 관통하는 컨택홀을 통해 서로 연결될 수 있다.
표시 패널(DP)은 패드 영역(NDA-PD)에 배치된 더미 패드들(미도시)을 더 포함할 수 있다. 더미 패드들은 신호라인들(SGL)과 동일한 공정을 통해 형성되므로 신호라인들(SGL)과 동일한 층 상에 배치될 수 있다. 더미 패드들은 플로팅 전극일 수 있다.
도 3에는 표시 패널(DP)에 전기적으로 연결되는 제1 회로 기판(MPCB) 및 제2 회로 기판(FPCB)이 도시된다.
제1 및 제2 회로 기판들(MPCB, FPCB)은 리지드 회로기판 또는 플렉서블 회로기판일 수 있다. 제1 회로 기판(MPCB)은 제2 회로 기판(FPCB)을 통해서 표시 패널(DP)에 연결될 수 있다. 제2 회로 기판(FPCB)은 표시 패널(DP)의 패드부(DP-PD)를 통해 표시 패널(DP)과 전기적으로 연결된다.
제1 회로 기판(MPCB)은 표시 패널(DP)의 동작을 제어하기 위한 제1 구동 신호를 제공하는 다양한 구동 소자들을 포함할 수 있다. 예를 들어, 제1 회로 기판(MPCB)은 전원 소자 등을 포함할 수 있다. 제2 회로 기판(FPCB)에는 표시 패널(DP)의 동작을 제어하는 구동칩(DC)이 배치될 수 있다. 구동칩(DC)은 타이밍 제어회로 등 표시 패널(DP)의 제어를 위한 다양한 소자들이 실장되어 표시 패널(DP)에 제2 구동 신호를 제공할 수 있다.
도 4는 본 발명이 일 실시예에 따른 화소(PX, 도 3 참조)의 등가회로도이다. 도 5는 본 발명의 일 실시예에 따른 표시 패널의 확대된 단면도이다.
도 4에는 어느 하나의 주사 라인(GL), 어느 하나의 데이터 라인(DL), 전원 라인(PL), 및 이들에 연결된 화소(PX)를 도시하였다. 화소(PX)의 구성은 도 4에 제한되지 않고 변형되어 실시될 수 있다.
유기발광 다이오드(OLED)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 화소(PX)는 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동회로로써 제1 트랜지스터(T1, 또는 스위칭 트랜지스터), 제2 트랜지스터(T2, 또는 구동 트랜지스터), 및 커패시터(Cst)를 포함한다. 전원 라인(PL)을 통해, 제1 전원 전압(ELVDD)은 제2 트랜지스터(T2)에 제공되고, 제2 전원 전압(ELVSS)은 유기발광 다이오드(OLED)에 제공된다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD) 보다 낮은 전압일 수 있다.
제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)은 제2 회로 기판(FPCB)의 전원 배선을 통해 제1 회로 기판(MPCB)으로부터 제공될 수 있다. 관련하여 후술한다.
제1 트랜지스터(T1)는 주사 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 커패시터(Cst)는 제1 트랜지스터(T1)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다. 제2 트랜지스터(T2)는 유기발광 다이오드(OLED)에 연결된다. 제2 트랜지스터(T2)는 커패시터(Cst)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어한다.
등가회로는 하나의 일 실시예에 불과하며 이에 제한되지 않는다. 화소(PX)는 복수 개의 트랜지스터들을 더 포함할 수 있고, 더 많은 개수의 커패시터들을 포함할 수 있다. 유기발광 다이오드(OLED)는 전원 라인(PL)과 제2 트랜지스터(T2) 사이에 접속될 수도 있다.
도 5는 도 4에 도시된 등가회로에 대응하는 표시 패널(DP)의 부분 단면을 도시하였다.
베이스층(BL) 상에 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(TFE)이 순차적으로 배치된다. 본 실시예에서 회로 소자층(DP-CL)은 무기막인 버퍼막(BFL), 제1 중간 무기막(IL1) 및 제2 중간 무기막(IL2)을 포함하고, 유기막인 중간 유기막(IL3)을 포함할 수 있다. 무기막 및 유기막의 재료는 특별히 제한되지 않고, 본 발명의 일 실시예에서 버퍼막(BFL)은 선택적으로 배치/생략될 수 있다.
버퍼막(BFL) 상에 제1 트랜지스터(T1)의 반도체 패턴(OSP1: 이하 제1 반도체 패턴), 제2 트랜지스터(T2)의 반도체 패턴(OSP2: 이하 제2 반도체 패턴)이 배치된다. 제1 반도체 패턴(OSP1) 및 제2 반도체 패턴(OSP2)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 선택될 수 있다.
제1 반도체 패턴(OSP1) 및 제2 반도체 패턴(OSP2) 상에 제1 중간 무기막(IL1)이 배치된다. 제1 중간 무기막(IL1) 상에는 제1 트랜지스터(T1)의 제어전극(GE1: 이하, 제1 제어전극) 및 제2 트랜지스터(T2)의 제어전극(GE2: 이하, 제2 제어전극)이 배치된다. 제1 제어전극(GE1) 및 제2 제어전극(GE2)은 주사 라인들(GL, 도 5a 참조)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다.
제1 중간 무기막(IL1) 상에는 제1 제어전극(GE1) 및 제2 제어전극(GE2)을 커버하는 제2 중간 무기막(IL2)이 배치된다. 제2 중간 무기막(IL2) 상에 제1 트랜지스터(T1)의 입력전극(DE1: 이하, 제1 입력전극) 및 출력전극(SE1: 제1 출력전극), 제2 트랜지스터(T2)의 입력전극(DE2: 이하, 제2 입력전극) 및 출력전극(SE2: 제2 출력전극)이 배치된다.
제1 입력전극(DE1)과 제1 출력전극(SE1)은 제1 중간 무기막(IL1) 및 제2 중간 무기막(IL2)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 제1 반도체 패턴(OSP1)에 각각 연결된다. 제2 입력전극(DE2)과 제2 출력전극(SE2)은 제1 중간 무기막(IL1) 및 제2 중간 무기막(IL2)을 관통하는 제3 관통홀(CH3)과 제4 관통홀(CH4)을 통해 제2 반도체 패턴(OSP2)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 일부는 바텀 게이트 구조로 변형되어 실시될 수 있다.
제2 중간 무기막(IL2) 상에 제1 입력전극(DE1), 제2 입력전극(DE2), 제1 출력전극(SE1), 및 제2 출력전극(SE2)을 커버하는 중간 유기막(IL3)이 배치된다. 중간 유기막은 평탄면을 제공할 수 있다.
중간 유기막(IL3) 상에는 표시 소자층(DP-OLED)이 배치된다. 표시 소자층(DP-OLED)은 화소 정의막(PDL) 및 유기발광 다이오드(OLED)를 포함할 수 있다. 화소 정의막(PDL)은 유기물질을 포함할 수 있다. 중간 유기막(IL3) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 중간 유기막(IL3)을 관통하는 제5 관통홀(CH5)을 통해 제2 출력전극(SE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 발명의 일 실시예에서 화소 정의막(PDL)은 생략될 수도 있다.
화소(PX)는 표시 영역(DA)에 배치될 수 있다. 표시 영역(DA)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.
본 발명의 일 실시예에서 발광영역(PXA)은 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나에 중첩할 수 있다. 개구부(OP)가 더 넓어지고, 제1 전극(AE), 및 후술하는 발광층(EML)도 더 넓어질 수 있다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 화소들(PX, 도 4 참조)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들(PX) 각각에 분리되어 형성될 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 발광층(EML)은 소정의 유색 컬러광을 생성할 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색 광을 생성할 수도 있다. 또한, 발광층(EML)은 텐덤(tandem)이라 지칭되는 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 별도로 도시되지 않았으나, 전자 제어층(ECL)은 화소들(PX, 도 4 참조)에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)을 직접 커버한다. 본 발명의 일 실시예에서, 박막 봉지층(TFE)과 제2 전극(CE) 사이에는, 제2 전극(CE)을 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.
본 발명의 일 실시예에서 유기발광 다이오드(OLED)는 발광층(EML)에서 생성된 광의 공진 거리를 제어하기 위한 공진 구조물을 더 포함할 수 있다. 공진 구조물은 제1 전극(AE)과 제2 전극(CE) 사이에 배치되며, 공진 구조물의 두께는 발광층(EML)에서 생성된 광의 파장에 따라 결정될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 제2 회로 기판의 평면도이다. 도 6b는 본 발명의 일 실시예에 따른 제2 회로 기판의 사시도이다. 도 7은 본 발명의 일 실시예에 다른 제2 회로 기판의 칩 실장 영역의 평면도이다. 이하 도 6a 내지 도 7을 참조하여 설명한다.
도 6a 및 도 6b에서, 제2 회로 기판(FPCB)은 평면상에서 제1 회로 기판(MPCB)과 표시 패널(DP) 사이에 배치되어 제1 회로 기판(MPCB)과 표시 패널(DP)을 전기적으로 연결할 수 있다.
제2 회로 기판(FPCB)에는 구동칩(DC)이 실장되는 칩실장 영역인 제1 영역(ICA) 및 제1 영역(ICA)을 에워싸는 액티브 영역인 제2 영역(ACA)이 정의될 수 있다. 제2 회로 기판(FPCB)의 제2 영역(ACA)에는 복수의 배선들과 복수의 패드들이 배치될 수 있다. 일 실시예에서, 제2 영역(ACA)에는 제1 배선(1L) 및 제2 배선(2L)이 배치될 수 있다. 구동칩(DC)은 제1 영역(ICA) 상에 실장될 수 있다.
제1 배선(1L)은 구동칩(DC)과 전기적으로 연결되어 구동칩(DC)에 전원을 공급하는 구동칩 전원 배선에 해당할 수 있다. 제1 배선(1L)은 라인부(1L-L) 및 패드부(1L-P, 도 8 참조)를 포함할 수 있다. 라인부는 제1 영역(ACA)에 배치되고 패드부(1L-P)는 제2 영역(ICA)에 배치된다. 제1 배선(1L)은 패드부(1L-P)를 통해 구동칩(DC)과 전기적으로 연결될 수 있다.
제2 배선(2L)은 표시 패널(DP)과 전기적으로 연결되고 구동칩(DC)과는 전기적으로 연결되지 않는다. 제2 배선(2L)은 표시 패널(DP)에 전원을 제공하는 복수 개의 전원 배선들을 포함할 수 있다. 예를 들어, 제2 배선(2L)은 제1 전원 배선(2L-1) 및 제2 전원 배선(2L-2)을 포함할 수 있다. 제1 전원 배선(2L-1) 및 제2 전원 배선(2L-2) 중 어느 하나는 제1 전원 전압(ELVDD)을, 다른 하나는 제2 전원 전압(ELVSS)을 표시 패널(DP)의 화소(PX, 도 4 참조)에 제공할 수 있다.
일 실시예에서, 제2 회로 기판(FPCB)은 입력 패드(PI) 및 출력 패드(PO)를 포함할 수 있다. 입력 패드(PI)는 제1 회로 기판(MPCB)과 제2 회로 기판(FPCB)을 전기적으로 연결할 수 있다. 출력 패드(PO)는 제2 회로 기판(FPCB)을 표시 패널(DP)과 전기적으로 연결시킬 수 있다.
일 실시예에서, 제2 회로 기판(FPCB)은 제1 전원 전압(ELVDD, 도 4 참조) 및 제2 전원 전압(ELVSS, 도 4 참조)을 입력 패드(PI)를 통해 제1 회로 기판(MPCB)으로부터 수신하여 제2 배선(2L)을 거쳐서 출력 패드(PO)를 통해 표시 패널(DP)에 제공할 수 있다.
도 7을 더 참조하면, 제2 배선(2L)은 공통 배선(100, 200) 및 출력 배선들(SL)을 포함할 수 있다. 출력 배선들(SL)은 제1 출력 배선(SL1) 내지 제4 출력 배선(SL4)을 포함할 수 있다. 제1 전원 배선(2L-1)은 공통 배선(100) 및 출력 배선들(SL1 내지 SL3)을 포함할 수 있다. 제2 전원 배선(2L-2)은 공통 배선(200) 및 출력 배선들(SL4)을 포함할 수 있다.
공통 배선들(100, 200)은 제1 영역(ICA)에 배치될 수 있다. 출력 배선들(SL)은 공통 배선(100, 200)과 연결되고 제2 영역(ACA)으로 연장된다.
제1 배선(1L) 및 제2 배선(2L)은 칩실장 영역인 제1 영역(ICA)을 지나서 표시 패널(DP)로 연결될 수 있다. 제1 영역(ICA)에는 제2 배선(2L)의 공통 배선들(100, 200)이 배치될 수 있다. 제1 배선(1L)은 제1 영역(ICA)에서 구동칩(DC)과 전기적으로 연결되고, 제2 배선(2L)은 제1 영역(ICA)에서 제1 배선(IL)을 우회하는 공통 배선(100, 200)을 지나 출력 배선들(SL)을 통해 표시 패널(DP)로 연결될 수 있다. 도 8 내지 도 10b를 통해 더 자세히 설명한다.
도 8은 일 실시예에 따른 도 7의 칩 실장 영역의 일부 영역을 확대한 확대도이다. 도 8은 도 7의 AA' 영역을 확대한 확대도이다.
도 8은 제2 배선(2L) 중 제1 전원 배선(2L-1)의 공통 배선(100) 및 출력 배선들(SL1 내지 SL3)을 보여준다.
도 8을 참조하면, 제1 배선(1L)은 제1 영역(ICA) 내에 복수의 패드부들(1L-P)을 포함할 수 있다. 제1 배선(1L)은 제1 영역(ICA)에서 제2 영역(ACA)으로 연장되는 복수의 라인부들(1L-L)을 포함할 수 있다. 라인부들(1L-L)은 복수 개로 제공되고, 복수 개의 라인부들(1L-L)의 사이사이에는 제2 배선(2L)의 출력부들(SL1 내지 SL3)이 배치될 수 있다.
제2 배선(2L)은 제1 영역(ICA) 내에 공통 배선(100) 및 출력 배선들(SL1 내지 SL3)을 포함할 수 있다. 공통 배선(100)은 구동칩(DC)과 전기적으로 절연된다. 공통 배선(100)은 복수의 패드부들(1L-P)을 우회하도록 배치된다.
공통 배선(100)은 제1 부분(110), 제2 부분(120) 및 제3 부분(130)을 포함할 수 있다. 제1 부분(110)은 제1 회로 기판(MPCB, 도 6a 참조)과 인접하고 제1 방향(DR1)으로 연장된다. 제2 부분(120)은 제1 부분(110)에서 수직 연장된다. 즉, 제2 부분(120)은 제1 부분(110)의 말단으로부터 제2 방향(DR2)으로 연장된다. 제3 부분(130)은 제2 부분(120)의 제1 부분(110)과 연결되지 않은 말단 부분으로부터 수직 연장된다 즉, 제3 부분(130)은 표시 패널(DP, 도 6a 참조)과 인접하고 제1 방향(DR1)으로 연장될 수 있다.
제1 회로 기판(MPCB)으로부터 표시 패널(DP)에 전원을 공급하기 위해 전류는 제1 부분(110)으로부터 제2 부분(120)을 지나 제3 부분(130)으로 흐른다. 전류는 공통 배선(100)과 연결된 복수의 출력 배선들(SL1 내지 SL3)로 출력되어 표시 패널(DP)까지 흐를 수 있다.
공통 배선(100)의 폭은 제1 부분(110)에서 제3 부분(130)으로 갈수록 작아진다. 여기에서, 폭(width)은 배선의 길이 방향과 수직한 방향의 길이에 해당할 수 있다. 즉, 제1 부분(110)의 제1 폭(WT1)은 제2 부분(120)의 제2 폭(WT2)보다 크고, 제2 부분(120)의 제2 폭(WT2)은 제3 부분(130)의 제3 폭(WT3)보다 클 수 있다.
공통 배선(100)에는 제2 영역(ACA)으로 연장되어 표시 패널(DP)과 연결되는 복수의 출력 배선들(SL1 내지 SL3)이 연결될 수 있다. 일 실시예에서, 제1 부분(110)에는 4개의 제1 출력 배선들(SL1-1 내지 SL1-4)이 연결될 수 있다. 제2 부분(120)에는 1개의 제2 출력 배선(SL2-1)이 연결될 수 있다. 제3 부분(130)에는 3개의 제3 출력 배선들(SL3-1 내지 SL3-3)이 연결될 수 있다. 복수의 출력 배선들(SL1 내지 SL3)의 폭(WT-X)은 동일할 수 있다.
이하, 출력 배선들(SL1 내지 SL3) 각각의 폭(WT-X)이 10um라고 가정한다.
공통 배선(100)의 폭은 복수의 출력 배선들(SL1 내지 SL3)의 개수에 비례할 수 있다. 예를 들어, 복수의 출력 배선들(SL1 내지 SL3)의 개수가 8개라면 공통 배선(100)의 폭은 80um이고, 복수의 출력 배선들(SL1 내지 SL4)의 개수가 16개라면 공통 배선(100)의 폭은 160um일 수 있다. 축력 배선들(SL1 내지 SL3)의 개수가 4개라면 공통 배선(100)의 폭은 40um일 수 있다. 즉, 공통 배선(100)의 폭은 복수의 출력 배선들(SL1 내지 SL3)의 개수와 10(um): 1개로 제공될 수 있다.
공통 배선(100)의 폭은 전원 안정화를 위해 넉넉하게 설계될 수 있다. 공통 배선(100)의 폭: 출력 배선들(SL1 내지 SL3)의 개수는 10+a(um): 1개일 수 있다. 예를 들어, 복수의 출력 배선들(SL1 내지 SL3)의 개수가 8개인 경우에 공통 배선(100)의 폭은 100um일 수 있다. 이 경우, a는 20이다. 즉, 공통 배선(100)에 연결된 출력 배선들(SL1 내지 SL3)의 개수가 증가하면 공통 배선(100)의 폭은 증가할 수 있다.
본 실시예에서, 공통 배선(100)의 폭은 제1 회로 기판(MCPB, 도 6a참조)와 멀어지고 표시 패널(DP, 도 6a 참조)과 가까워질수록 작아진다.
일 실시예에서, 제1 출력 배선(SL1)의 개수는 n개이고, 제2 출력 배선(SL2)의 개수는 m개이고, 제3 출력 배선(SL3)의 개수는 l개일 수 있다.
이하, 출력 배선들(SL1 내지 SL3) 각각의 폭(WT-X)을 x라고 한다. 공통 배선(100)의 제1 부분(110)의 제1 폭(WT1)은 제1 내지 제3 출력 배선들(SL1 내지 SL3)의 개수에 비례할 수 있다. 제1 내지 제3 출력 배선들(SL1 내지 SL3)의 개수인 n+m+l이 늘어나면, 제1 폭(WT1)은 n+m+l에 x를 곱한 값만큼 커진다.
도 8에서, 제1 출력 배선들(SL1-1 내지 SL1-4)의 개수 n이 4, 제2 출력 배선들(SL2-1)의 개수가 m이 1이고, 제3 출력 배선들(SL3-1 내지 SL3-3)의 개수 l이 3이라면, 제1 폭(WT1)은 80 um일 수 있다.
제2 부분(120)의 제2 폭(WT2)은 제1 폭(WT1)보다 작다. 제2 폭(WT2)은 제2 부분(120) 및 제3 부분(130)에 연결된 제2 및 제3 출력 배선들(SL2, SL3) 각각의 개수의 합에 비례할 수 있다. 즉, 제2 및 제3 출력 배선들(SL3 및 SL3)의 개수인 m+l이 늘어나면, 제1 폭(WT1)은 m+l에 x를 곱한 값만큼 커진다.
도 8에서, 제2 출력 배선들(SL2)의 개수가 m이 1이고, 제3 출력 배선들(SL3)의 개수 l이 3이다. 제2 폭(WT2)은 40um일 수 있다.
제3 부분(130)의 제3 폭(WT3)은 제2 폭(WT2)보다 작다. 제3 폭(WT3)은 제3 부분(130)에 연결된 제3 출력 배선들(SL3)의 개수에 비례할 수 있다. 즉, 제3 출력 배선들(SL3)의 개수인 l이 늘어나면, 제3 폭(WT3)은l에 x를 곱한 값만큼 커진다.
도 8에서, 제3 출력 배선들(SL3)의 개수 l이 3이다. 제3 폭(WT2)은 30um일 수 있다.
제1 폭(WT1), 제2 폭(WT2) 및 제3 폭(WT3)은 전원 안정화를 위해 각각 +a um 만큼 넉넉하게 설계될 수 있다. a는 전원 안정화를 위한 안정화 상수일 수 있다. 안정화 상수 a는 출력 배선들(SL1 내지 SL3) 각각의 폭(WT-X)의 두배에 해당할 수 있다. 즉, 출력 배선들(SL1 내지 SL3) 각각의 폭(WT-X)이 10 um이면 a는 20일 수 있다.
즉, 도 8 에서, n이 4, m이 1, l이 3 일 때, 제1 폭(WT1)은 100um 제2 폭(WT2)은 60um, 제3 폭(WT3)은 50um일 수 있다. 이 경우, a는 20 um 이다.
도 9a 및 도 9b는 일 실시예에 따른 도 7의 칩 실장 영역의 일부 영역을 확대한 확대도들이다. 도 9a는 도 7의 AA' 영역을 확대하여 보여준다. 도 9b는 도 9a의 XX' 영역을 확대하여 보여준다.
도 9a를 참조하면, 공통 배선(100)의 폭은 제1 회로 기판(MPCB, 도 6a 참조)으로부터 멀어지고, 표시 패널(DP)에 가까워질수록 단계적으로 감소할 수 있다.
공통 배선(100)의 폭은 연결된 복수의 출력 배선들(SL1 내지 SL3) 각각을 지날 때 마다 출력 배선들(SL1 내지 SL3) 각각의 폭(WT-X)만큼 감소할 수 있다.
일 실시예에서, 출력 배선들(SL1 내지 SL3) 각각의 폭(WT-X)은 x이고, 복수의 출력 배선들(SL1 내지 SL3)의 개수는 z개일 수 있다. 공통 배선(100)의 폭의 최대값은 x와 z의 곱에 해당할 수 있다. 공통 배선(100)의 폭은 출력 배선들(SL1 내지 SL3)을 전혀 통과하지 않은 경우 최대값을 가진다. 즉, 제1 영역(ICA)에서 공통 배선(100) 내에서 제1 회로 기판(MPCB)에 가장 인접한 부분의 폭이 가장 클 수 있다.
공통 배선(100)이 출력 배선들(SL1 내지 SL3)을 통과하는 방향은 진행 방향이라 하고 진행 방향은 전류가 흐르는 방향으로 정의한다. 전류가 흐르는 방향은 제1 회로 기판(MPCB)에서 멀어지고 표시 패널(DP)에서 가까워지는 방향에 해당한다.
도 8을 참조하여 설명하면, 출력 배선들(SL1 내지 SL3) 각각의 폭(WT-X)은 x이고, 공통 배선(100)의 최대폭(WT1-1)은 제1 내지 제4 출력 배선들(SL1 내지 SL3)의 개수를 (n+m+l)이라고 할 때, (n+m+l)와 x를 곱한 값에 해당할 수 있다. 예를 들어, 즉, 공통 배선(100)의 첫번째 폭(WT1-1)은 80 um에 해당할 수 있고, 안정화 상수 a를 더하면 공통 배선(100)의 첫번째 폭(WT1-1)은 80um 내지 100um일 수 있다. 즉, 최대폭은 80um 내지 100um일 수 있다.
공통 배선(100)의 첫번째 폭(WT1-1)에서 첫번째 제1 출력 배선(SL1-1)을 통과하면 공통 배선(100)의 폭은 제1 출력 배선(SL1-1)의 폭(WT-X)만큼 줄어들 수 있다. 따라서, 두번째 폭(WT1-2)은 70um 내지 90um일 수 있다. 세번째 폭(WT1-3)은 두번째 제1 출력 배선(SL1-2)을 통과하여 60um 내지 80um일 수 있다. 네번재 폭(WT1-4)은 세번째 제1 출력 배선(SL1-3)을 통과하여 50um 내지 70um일 수 있다. 다섯번째 폭(WT1-5)은 네번째 제1 출력 배선(SL1-4)을 통과하여 40um 내지 60um일 수 있다. 여섯번째 폭(WT2-1)은 첫번째 제2 출력 배선(SL2-1)을 통과하여 30um 내지 50um일 수 있다. 일곱번째 폭(WT3-1)은 첫번째 제3 출력 배선(SL3-1)을 통과하여 20um 내지 40um일 수 있다. 여덟번째 폭(WT3-2)은 두번째 제3 출력 배선(SL3-2)을 통과하여 10um 내지 30um일 수 있다. 마지막 폭(WT3-3)은 세번째 제3 출력 배선(SL3-3)을 통과하고 10um 내지 30um일 수 있다. 즉, 공통 배선(100)의 최소폭은 10um 내지 30um일 수 있다. 마지막 폭(WT3-3) 이후에는 출력 배선이 존재하지 않기 때문에 마지막 폭(WT3-3)은 여덟번째 폭(WT3-2)과 동일할 수 있다.
일 실시예에서 공통 배선(100)의 최소폭은 출력 배선들 각각의 폭(WT-X)과 동일할 수 있다.
공통 배선의 폭들(WT1-1 내지 WT3-3)은 진행 방향에서 다음에 배치되는 출력 배선들의 총 개수와 비례한다. 공통 배선의 폭들(WT1-1 내지 WT3-3)은 출력 배선들 각각의 폭(WT-X)에 다음에 배치되는 출력 배선들의 총 개수를 곱한 값일 수 있다.
예를 들어, 두번째 폭(WT1-2)은 이후에 7개의 출력 배선들을 가지기 때문에 7개와 출력 배선들 각각의 폭(WT-X)인 10um를 곱하여 70um일 수 있다.
마지막 폭(WT3-3)은 이후에 출력 배선을 가지지 않기 때문에 여덟번째 폭(WT3-2)과 동일할 수 있다.
도 9b를 참조하면, 공통 배선(100)의 감소폭(WT-Y)은 출력 배선들 각각의 폭(WT-X)과 동일할 수 있다. 두번째 폭(WT1-2)에서 두번째 제1 출력 배선(SL1-2)의 폭(WT-X)과 동일한 감소폭(WT-Y)을 빼면 세번째 폭(WT1-3)이 될 수 있다.
도 9b에서, 두번째 제1 출력 배선(SL1-2)은 제2 영역(ACA)에 배치된 제1 배선의 라인부들(1L-L) 사이에 배치될 수 있다. 즉, 복수의 출력 배선들(SL, 도 7 참조)은 제2 영역(ACA)으로 연장되고 제1 배선(1L)의 라인부들(1L-L) 사이에 배치될 수 있다.
도 10a 및 도 10b는 일 실시예에 따른 도 7의 칩 실장 영역의 일부 영역을 확대한 확대도들이다. 도 10a는 도 7의 BB' 영역을 확대하여 보여준다. 도 10b는 도 10a의 YY' 영역을 확대하여 보여준다.
제2 배선(2L)은 제1 전원 배선(2L-1, 도 6a 참조) 및 제2 전원 배선(2L-2, 도 6a 참조)을 포함할 수 있다. 제1 전원 배선(2L-1, 도 6a 참조) 및 제2 전원 배선(2L-2, 도 6a 참조)은 제1 배선(1L)의 패드부(1L-P)를 사이에 두고 서로 인접하게 배치될 수 있다.
도 10a를 참조하면, 제1 전원 배선(2L-1, 도 6a 참조) 및 제2 전원 배선(2L-2, 도 6a 참조) 중 어느 하나의 공통 배선(200)은 제1 방향(DR1)에서 양방향으로 연장되는 제1 공통 부분(210) 및 제2 공통 부분(220)을 포함할 수 있다. 이하, 제2 전원 배선(2L-2)을 설명한다.
제2 전원 배선(2L-2)의 제1 공통 부분(210)과 제2 공통 부분(220)은 서로 대칭적으로 배치된다. 제1 공통 부분(210)의 폭과 제2 공통 부분(220)의 폭은 서로 멀어지면서 각각 감소할 수 있다.
제2 배선(2L)은 공통 배선(200)에 연결되고 제2 영역(ACA)으로 연장되는 복수의 출력 배선들(SL4)을 포함할 수 있다.
일 실시예에서, 출력 배선들(SL4)은 연장되는 제1 공통 부분(210) 및 제2 공통 부분(220)에 각각 연결될 수 있다. 서로 대칭이기 때문에, 제1 공통 부분(210)에 배치된 제1 출력 배선들(SL4)의 개수와 제2 공통 부분(220)에 배치된 제2 출력 배선들의 개수는 동일할 수 있다.
도 10a에서는 제1 공통 부분(210)의 출력 배선들(SL4-1 내지 SL4-4)을 설명한다.
공통 배선(200)의 제1 공통 부분(210)의 폭들(WT4-1 내지 WT4-4)은 첫번째 출력 배선(SL4-1)부터 네번째 출력 배선(SL4-4)으로 가면서 점차 감소할 수 있다.
일 실시예에서, 첫번째폭(WT4-1)은 최대값을 가진다. 공통 배선(200)은 제1 공통 부분(210) 및 제2 공통 부분(220)을 포함하고, 제1 공통 부분(210) 및 제2 공통 부분(220)의 폭은 각각 최대값 40um를 가질 수 있다. 두번째폭(WT4-2)은 첫번째 폭(WT4-1)에서 출력 배선(SL4)의 폭을 뺀 값을 가질 수 있다. 즉, 두번째폭(WT4-2)은 30um일 수 있다. 세번째폭(WT4-3은 20um이고 네번째폭(WT4-4)은 10um이다. 네번째폭(WT4-4)은 출력 배선들(SL4-1 내지 SL4-4) 각각의 폭과 동일하다.
공통 배선(200)의 폭은 출력 배선들(SL4)의 개수와 비례할 수 있다. 즉, 공통 배선(200)의 전체적인 폭은 출력 배선들(SL4)의 개수가 커질수록 커질 수 있다.
공통 배선의 폭(WT4-1 내지 WT4-4)의 최대값과 최소값의 차이는 출력 배선들(SL4-1 내지 SL4-4)의 개수와 비례할 수 있다. 도 10a에서 출력 배선(SL4)이 4개인 경우, 제1 공통 부분(210)의 폭의 최대값은 40um 이고 최소값은 10um이다 차이값은 30um이다. 만약 출력 배선(SL4)이 3개라면, 최대값은 40um이고 최소값은 20um이며 이 경우, 차이값은 20um이다. 즉, 출력 배선(SL4)의 개수와 공통 배선(200)의 폭의 최대값과 최소값의 차이는 비례할 수 있다.
제1 공통 부분(210)의 폭 및 제2 공통 부분(220)의 폭을 합치면 80um에 해당한다. 제1 전원 배선(2L-1)의 공통 배선(100)의 폭의 최대값은 80um에 해당할 수 있다.
도 10b를 참조하면, 제1 공통 부분(210)의 첫번째폭(WT4-1)과 두번째폭(WT4-2)은 감소폭(WT-Y)만큼의 차이를 가진다. 감소폭(WT-Y)은 첫번째 제1 출력 배선(SL4-1)의 폭(WT-X)과 동일할 수 있다.
제1 영역(ICA)의 제1 공통 부분(210)에서 제2 영역(ACA)으로 연장되는 출력 배선(SL4-1)은 복수의 제1 배선의 라인부들(1L-L)의 사이에 배치될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
DD: 표시 장치
DP: 표시 패널
MPCB: 제1 회로 기판
FPCB: 제2 회로 기판
DC: 구동칩
ICA: 제1 영역
ACA: 제2 영역
1L: 제1 배선
2L: 제2 배선
100, 200: 공통 배선
SL: 출력 배선

Claims (20)

  1. 화소가 배치된 표시 패널;
    상기 표시 패널에 제1 구동 신호를 제공하는 제1 회로 기판; 및
    상기 표시 패널과 상기 제1 회로 기판을 연결하고, 상기 표시 패널에 제2 구동 신호를 제공하는 구동칩이 배치된 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역이 정의된 제2 회로 기판을 포함하고,
    상기 제2 회로 기판은 상기 구동칩과 전기적으로 연결된 제1 배선 및 상기 구동칩과 전기적으로 절연된 제2 배선을 포함하고,
    상기 제2 배선은 상기 제1 영역에 배치된 공통 배선을 포함하고, 상기 공통 배선의 폭은 평면상에서 상기 제1 회로 기판으로부터 멀어질수록 감소하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 공통 배선은,
    상기 제1 회로 기판과 인접하고 제1 방향으로 연장되는 제1 부분;
    상기 제1 부분과 일단이 연결되고, 상기 제1 부분으로부터 상기 제1 방향과 직교하는 제2 방향에서 상기 제1 회로 기판과 멀어지는 방향으로 연장되는 제2 부분; 및
    상기 제2 부분의 상기 일단과 반대인 타단으로부터 상기 제1 방향으로 연장되고 상기 표시 패널과 인접한 제3 부분을 포함하고,
    상기 제1 부분의 제1 폭은 상기 제2 부분의 제2 폭보다 크고, 상기 제2 폭은 상기 제3 부분의 제3 폭보다 큰 표시 장치.
  3. 제1항에 있어서, 상기 제2 배선은 상기 표시 패널에 전원을 제공하는 적어도 하나의 전원 배선을 포함하는 표시 장치.
  4. 제2항에 있어서, 상기 제2 배선은 상기 공통 배선으로부터 상기 제2 영역으로 연장되는 복수의 출력 배선들을 더 포함하고,
    상기 복수의 출력 배선들의 폭은 모두 동일한 표시 장치.
  5. 제4항에 있어서, 상기 출력 배선들은 상기 제1 부분에 연결된 n개의 제1 출력 배선, 상기 제2 부분에 연결된 m개의 제2 출력 배선 및 상기 제3 부분에 연결된 l개의 제3 출력 배선을 포함하는 표시 장치.
  6. 제5항에 있어서, 상기 공통 배선에 연결된 상기 복수의 출력 배선들의 개수와 상기 공통 배선의 폭은 비례하는 표시 장치.
  7. 제5항에 있어서, 상기 제1 부분의 상기 제1 폭은 상기 제1 출력 배선의 개수, 상기 제2 출력 배선의 개수 및 상기 제3 출력 배선의 개수의 총 합과 비례하고, 상기 제2 부분의 상기 제2 폭은 상기 제2 출력 배선의 개수 및 상기 제3 출력 배선의 개수의 합과 비례하고, 상기 제3 부분의 상기 제3 폭 상기 제3 출력 배선의 개수와 비례하는 표시 장치.
  8. 제5항에 있어서, A=(n+m+l)x+a um, B=(m+l)x+a um, C=lx+a um이고, 여기에서, 상기 복수의 출력 배선들 각각의 폭은 x um이고, 상기 A는 상기 제1 폭이고, 상기 B는 상기 제2 폭이고, 상기 C는 상기 제3 폭이며, 상기 a는 안정화 상수인 표시 장치.
  9. 제8항에 있어서, 상기 안정화 상수는 0인 것을 특징으로 하는 표시 장치.
  10. 제8항에 있어서, 상기 안정화 상수는 상기 출력 배선들 각각의 폭인 상기 x의 약 두배인 것을 특징으로 하는 표시 장치.
  11. 제1항에 있어서, 상기 제1 배선은 상기 제1 영역에 배치되고 상기 구동칩과 연결되는 패드부 및 상기 제2 영역에 배치되는 라인부를 포함하는 표시 장치.
  12. 제11항에 있어서, 상기 공통 배선은 상기 패드부를 우회하도록 상기 제1 영역에 배치되는 것을 특징으로 하는 표시 장치.
  13. 제1항에 있어서, 상기 제2 배선은 상기 공통 배선에 연결되어 상기 제2 영역으로 연장되는 z개의 출력 배선들을 포함하고,
    상기 공통 배선의 폭은 상기 제1 회로 기판에서 멀어지는 방향으로 상기 출력 배선들 각각을 통과할 때마다 y um만큼 줄어드는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서, 상기 출력 배선들 각각의 폭은 x um이고 상기 y는 상기 x와 동일한 것을 특징으로 하는 표시 장치.
  15. 제13항에 있어서, 상기 출력 배선들 각각의 폭은 x um이고, 상기 y는 상기 x 보다 a um만큼 크고, 상기 a는 상기 x의 약 두배인 것을 특징으로 하는 표시 장치.
  16. 제14항에 있어서, 상기 공통 배선의 폭의 최대값은 xz um이고, 상기 공통 배선의 폭의 최소값은 x um인 표시 장치.
  17. 표시 패널;
    상기 표시 패널에 제1 구동 신호를 제공하는 제1 회로 기판; 및
    상기 표시 패널과 상기 제1 회로 기판을 연결하고, 상기 표시 패널에 제2 구동 신호를 제공하는 구동칩이 배치된 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역이 정의된 제2 회로 기판을 포함하고,
    상기 제2 회로 기판은 상기 구동칩과 전기적으로 연결된 제1 배선 및 상기 구동칩과 전기적으로 절연된 제2 배선을 포함하고,
    상기 제2 배선은 상기 제1 영역에 배치되고 제1 방향에서 일방향으로 연장되는 제1 공통 부분 및 상기 일방향과 반대되는 타방향으로 연장되는 제2 공통 부분을 포함하는 공통 배선을 포함하고,
    상기 제1 공통 부분의 폭 및 상기 제2 공통 부분의 폭은 서로 멀어질수록 각각 감소하는 표시 장치.
  18. 제17항에 있어서, 상기 제2 배선은 상기 공통 배선과 연결되고 상기 제2 영역에 배치되는 복수의 출력 배선들을 포함하고,
    상기 공통 배선의 폭의 최대값과 최소값의 차이는 상기 출력 배선들의 개수와 비례하는 표시 장치.
  19. 제18항에 있어서, 상기 복수의 출력 배선들은 상기 제1 공통 부분에 연결된 복수의 제1 출력 배선들 및 상기 제2 공통 부분에 연결된 복수의 제2 출력 배선들을 포함하고,
    상기 제1 출력 배선들의 개수와 상기 제2 출력 배선들의 개수는 동일한 표시 장치.
  20. 제19항에 있어서, 상기 제1 공통 부분의 폭은 상기 제2 공통 부분으로부터 멀어지는 방향에서 상기 제1 출력 배선들을 통과할 때마다 상기 제1 출력 배선들 각각의 폭만큼 감소하고,
    상기 제2 공통 부분의 폭은 상기 제1 공통 부분에서 멀어지는 방향에서 상기 제2 출력 배선들을 통과할 때마다 상기 제2 출력 배선들 각각의 폭만큼 감소하는 표시 장치.
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