KR20220125598A - 전압 트리밍 회로 - Google Patents

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Abstract

기준 전압을 고 전압에 맞게 트리밍하는 전압 트리밍 회로가 제공된다. 전압 트리밍 회로는 제1 전압 트리밍 및 제2 전압 트리밍을 수행한다, 제1 전압 트리밍은 메모리 장치의 웨이퍼 레벨 성능 테스트에서 목표 전압 레벨로 제공되는 고 전압에 대하여 업 코드들 및 다운 코드들을 조정한다. 제2 전압 트리밍은 메모리 장치의 패키지 레벨 성능 테스트에서 목표 전압 레벨 기준으로 양(+) 또는 음(-) 범위를 갖는 목표 전압 레벨 범위로 제공되는 고 전압에 대하여 업 코드들 및 다운 코드들을 조정한다. 전압 트리밍 회로의 총 저항 값은 제1 전압 트리밍 및 제2 전압 트리밍에서 동일하다.

Description

전압 트리밍 회로{Voltage trimming circuit}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 테스트 신뢰도를 개선할 수 있는 전압 트리밍 회로, 그 전압 트리밍 회로를 포함하는 메모리 장치 및 그 메모리 장치의 테스트 방법에 관한 것이다.
메모리를 포함하는 반도체 장치는 많은 회로들로 구성되고, 회로들은 다양한 내부 전압들로 구동될 수 있다. 반도체 장치는 다양한 내부 전압들을 생성하는 전압 발생 회로를 포함한다. 전압 발생 회로에서 생성된 내부 전압들은 목표 전압 레벨들로 정확하게 설정되지 않을 수 있다. 이에 따라, 내부 전압들을 조정하는 동작 즉, 트리밍이 필요하다. 내부 전압들을 트리밍하기 위해, 테스트 장치는 반도체 장치의 패드들 또는 핀들을 통해 내부 전압들을 읽고 내부 전압 레벨들을 조정하기 위한 트리밍 코드를 반도체 장치에 제공할 수 있다.
테스트 장치는 반도체 장치가 웨이퍼 상태일 때, 반도체 장치 각각이 갖는 공정 변동에 따라 목표 전압 레벨로 설정되도록 내부 전압을 트리밍할 수 있다. 이러한 웨이퍼 상태의 반도체 장치 각각에는 서로 다른 트리밍 코드가 제공되고 서로 다른 트리밍 코드에 대응하는 안티 퓨즈들이 럽쳐(rupture) 될 수 있다. 이 후, 테스트 장치는 패키지 상태의 반도체 장치에 대해서 목표 전압 레벨의 범위를 평가 및 가속하기 위하여 내부 전압을 트리밍할 수 있다. 패키지 상태의 반도체 장치 각각에는 테스트 생산성을 위해 동일한 트리밍 코드가 제공될 수 있다. 이러한 패키지 테스트 결과로 인해, 반도체 장치의 내부 전압의 산포가 넓게 나타날 수 있는데, 넓은 내부 전압 산포는 테스트 신뢰도를 저하시킬 수 있다.
테스트 시 반도체 장치들의 내부 전압 산포가 좁게 나타나도록 전압 트리밍을 할 수 있다면, 이러한 기능(facility)이 가능하다면, 테스트 신뢰도를 개선하는 데 유익할 것이다.
본 발명의 목적은 테스트 시 내부 전압 산포가 좁게 나타나도록 구성되는 전압 트리밍 회로, 그 전압 트리밍 회로를 포함하는 메모리 장치 및 그 메모리 장치의 테스트 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 기준 전압을 제1 전압에 맞게 트리밍하는 전압 트리밍 회로는, 상기 기준 전압의 라인과 기준 전압 트리밍 노드 사이에 연결되는 제1 저항 회로부, 상기 제1 저항 회로부는 업 코드들 및 다운 코드들에 의해 상기 제1 저항 회로부의 제1 저항 값이 결정되고; 상기 기준 전압 트리밍 노드와 접지 전압 라인 사이에 연결되는 제2 저항 회로부, 상기 제2 저항 회로부는 상기 업 코드들 및 상기 다운 코드들에 의해 상기 제2 저항 회로부의 제2 저항 값이 결정되고; 및 상기 기준 전압 트리밍 노드의 전압 레벨과 상기 제1 전압에서 분배된 피이드백 노드의 전압 레벨을 비교하여 전압 검출 신호를 출력하는 비교기를 포함하고, 상기 전압 검출 신호는 상기 기준 전압 트리밍 노드의 전압 레벨이 상기 피이드백 노드의 전압 레벨보다 높으면 상기 제1 저항 값을 올리고 상기 제2 저항 값을 낮추는 상기 업 코드들 및 상기 다운 코드들이 조정되도록 구성되고, 상기 기준 전압 트리밍 노드의 전압 레벨이 상기 피이드백 노드의 전압 레벨보다 낮으면 상기 제1 저항 값을 낮추고 상기 제2 저항 값을 올리는 상기 업 코드들 및 상기 다운 코드들이 조정되도록 구성된다.
본 발명의 실시예들에 따른 전압 트리밍 동작을 수행하는 메모리 장치는, 기준 전압과 제1 전압을 생성하는 전압 발생 회로; 상기 기준 전압을 상기 제1 전압에 맞게 트리밍하는 전압 트리밍 회로, 상기 전압 트리밍 회로는 제1 저항 회로부의 제1 저항 값과 제2 저항 회로의 제2 저항 값에 의해 결정되는 기준 전압 트리밍 노드의 전압 레벨과 상기 제1 전압에서 분배되는 피이드백 노드의 전압 레벨을 비교하여 전압 검출 신호를 출력하고; 및 상기 전압 트리밍 회로에 의해 조정된 업 코드들 및 다운 코드들을 저장하는 불휘발성 저장부를 포함하고, 상기 전압 트리밍 회로는 상기 메모리 장치의 웨이퍼 레벨 성능 테스트에서 제1 전압 트리밍을 수행하고, 상기 메모리 장치의 패키지 레벨 성능 테스트에서 제2 전압 트리밍을 수행하고, 제1 전압 트리밍은 상기 전압 검출 신호에 응답하여 목표 전압 레벨로 제공되는 상기 제1 전압에 대하여 상기 업 코드들 및 상기 다운 코드들을 조정하고, 상기 제2 전압 트리밍은 상기 전압 검출 신호에 응답하여 상기 목표 전압 레벨 기준으로 양(+) 또는 음(-) 범위를 갖는 목표 전압 레벨 범위로 제공되는 상기 제1 전압에 대하여 상기 업 코드들 및 상기 다운 코드들을 조정한다.
본 발명의 실시예들에 따른 전압 트리밍 동작을 수행하는 메모리 장치의 테스트 방법은, 테스트 장치에 의해 상기 메모리 장치의 웨이퍼 레벨 성능을 테스트하는 단계, 상기 웨이퍼 레벨 성능 테스트에서 상기 메모리 장치의 전압 트리밍 회로를 이용하여 제1 전압 트리밍을 수행하고, 상기 전압 트리밍 회로는 제1 저항 회로부의 제1 저항 값과 제2 저항 회로부의 제2 저항 값에 의해 결정되는 기준 전압 트리밍 노드의 전압 레벨과 제1 전압에서 분배되는 피이드백 노드의 전압 레벨을 비교하여 전압 검출 신호를 출력하고, 상기 제1 전압 트리밍은 상기 전압 검출 신호에 응답하여 목표 전압 레벨로 제공되는 상기 제1 전압에 대하여 업 코드들 및 다운 코드들을 조정하고; 및 상기 테스트 장치에 의해 상기 메모리 장치의 패키지 레벨 성능을 테스트하는 단계를 포함하고, 상기 패키지 레벨 성능 테스트에서 상기 전압 트리밍 회로를 이용하여 제2 전압 트리밍을 수행하고, 상기 제2 전압 트리밍은 상기 전압 검출 신호에 응답하여 상기 목표 전압 레벨 기준으로 양(+) 또는 음(-) 범위를 갖는 목표 전압 레벨 범위로 제공되는 상기 제1 전압에 대하여 상기 업 코드들 및 상기 다운 코드들을 조정한다.
본 발명의 전압 트리밍 회로는 웨이퍼 테스트 시 기준 전압 트리밍 노드의 전압 레벨을 결정하는 총 저항 값이 안티 퓨즈들의 럽쳐 전 후에 동일하기 때문에, 패키지 테스트시 동일한 트리밍 코드를 제공하여도 내부 전압 산포가 좁게 나타남으로써 테스트 신뢰도를 개선할 수 있다.
도 1은 본 발명의 일실시예에 따른 전압 트리밍 회로를 포함하는 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 전압 트리밍 회로를 개념적으로 설명하는 회로 다이어그램이다.
도 3은 도 2의 제1 저항 회로부를 구체적으로 설명하는 회로 다이어그램이다.
도 4는 도 2의 제2 저항 회로부를 구체적으로 설명하는 회로 다이어그램이다.
도 5는 도 1의 메모리 장치를 테스트하는 방법을 보여주는 순서도이다.
도 6은 도 5의 제1 전압 트리밍 이전의 동작 타이밍도를 예시적으로 보여주는 도면이다.
도 7은 도 5의 제1 전압 트리밍 동작의 순서도를 예시적으로 보여주는 도면이다.
도 8은 도 5의 제1 전압 트리밍 동작의 타이밍도를 예시적으로 보여주는 도면이다.
도 9는 도 5의 제2 전압 트리밍 동작의 순서도를 예시적으로 보여주는 도면이다.
도 10은 도 5의 제2 전압 트리밍 동작의 타이밍도를 예시적으로 보여주는 도면이다.
도 11 내지 도 12b는 도 2의 전압 트리밍 회로의 비교 예로서 설명되는 도면들이다.
도 1은 본 발명의 일실시예에 따른 전압 트리밍 회로를 포함하는 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 메모리 장치(20)는 테스트 장치(10)에 의해 테스트될 수 있다. 테스트 장치(10)는 더트(DUT(Device Under Test))인 메모리 장치(20)를 테스트하는 테스트 호스트(12)를 포함할 수 있다. 테스트 호스트(12)는 메모리 장치(20)에 대한 테스트 동작을 수행하도록 하드웨어, 소프트웨어, 펌웨어를 제어할 수 있다. 테스트 호스트(12)는 테스트 신호를 메모리 장치(20)로 전송하거나 메모리 장치(20)의 테스트 신호에 대한 수행 결과 값을 수신할 수 있다.
테스트 호스트(12)는 테스트 프로그램으로 구현될 수 있다. 테스트 프로그램은 테스트 동작을 수행하기 위한 테스트 알고리즘 또는 패턴을 포함할 수 있다. 예를 들어, 테스트 호스트(12)는 메모리 장치(20)의 메모리 영역에 특정 데이터를 저장한 후, 이를 읽은 후에 읽혀진 데이터가 특정 데이터와 동일한 지 여부에 따라 테스트 동작의 패스/페일(pass/fail)를 판정할 수 있다. 테스트 호스트(402)는 다양한 구동 조건에서 전압/전류/주파수의 변화를 측정하여 변화의 범위가 허용 범위인지 테스트할 수 있다. 테스트 호스트(12)는 메모리 장치(20)의 전압 트리밍 회로(23)에 대하여 트리밍 동작을 수행할 수 있다. 테스트 호스트(12)는 전압 트리밍 결과로 얻어지는 업 코드들(FUSE_UP_CODE, TMRS_UP_CODE) 및/또는 다운 코드들(FUSE_DN_CODE, TMRS_DN_CODE)을 메모리 장치(20)로 제공할 수 있다.
메모리 장치(20)는 전압 발생 회로(21), 전압 트리밍 회로(23) 및 안티-퓨즈 어레이(25)를 포함할 수 있다.
전압 발생 회로(21)는 메모리 장치(20)의 회로들을 구동하는 다양한 내부 전압들을 생성할 수 있다. 예시적으로, 전압 발생 회로는 메모리 장치(20)의 회로들에 의해 사용되는 기준 전압(VREF) 및 전원 전압(power supply voltage) 보다 높은 전압 레벨을 갖는 고 전압(high voltage, VPP)을 생성할 수 있다. 메모리 장치(20)가 DRAM(Dynamic Random Access Memory)인 경우, 고 전압(VPP)은 워드라인들에 연결되는 NMOS 셀 트랜지스터를 턴온시키기 위하여 워드라인을 구동하는 워드라인 구동 회로(word line driver circuit)에 사용될 수 있다.
전압 트리밍 회로(23)는 기준 전압(VREF) 및 고 전압(VPP)을 수신하고, 테스트 호스트(12)에 의한 기준 전압(VREF) 트리밍 동작을 수행할 수 있다. 전압 트리밍 회로(23)는 기준 전압(VREF)의 레벨이 고 전압(VPP) 레벨 특성에 맞게 트리밍되도록 테스트 호스트(12)에 의해 조정될 수 있다.
안티-퓨즈 어레이(25)는 전압 트리밍 회로(23)의 기준 전압(VREF) 트리밍을 위하여 테스트 호스트(12)에 의해 조정된 업 코드들(FUSE_UP_CODE, TMRS_UP_CODE) 및/또는 다운 코드들(FUSE_DN_CODE, TMRS_DN_CODE)을 저장할 수 있다. 안티 퓨즈(anti-fuse)는 전기적 신호에 의해 고 저항 상태에서 저 저항 상태로 변경될 수 있다.
다른 실시 예에 있어서, 안티 퓨즈 어레이(25) 대신에 불휘발성 저장부(non-volatile storage)가 이용될 수 있다. 불휘발성 저장부는 낸드 플래시(nand flash), 노어 플래시(nor flash), MRAM(magnetic random access memory), PRAM(phase-change random access memory), RRAM(resistive random access memory), FRAM(ferroelectric random access memory) 및 TRAM(thyristor random access memory) 중 어느 하나를 포함할 수 있다. 안티-퓨즈 어레이(25)와 불휘발성 저장부 용어는 혼용되어 사용될 수 있다.
실시예에 따라, 테스트 호스트(12)는 업 코드들(FUSE_UP_CODE, TMRS_UP_CODE) 및 다운 코드들(FUSE_DN_CODE, TMRS_DN_CODE) 중 메모리 장치(20)의 패키지 테스트 시 조정된 커맨드 업 코드(TMRS_UP_CODE) 및 커맨드 다운 코드(TMRS_DN_CODE)를 메모리 장치(20)로 제공하지 않을 수 있다. 이 경우, 안티 퓨즈 어레이(25)는 메모리 장치(20)의 웨이퍼 테스트 시 조정된 퓨즈 업 코드(FUSE_UP_CODE) 및 퓨즈 다운 코드(FUSE_DN_CODE)를 저장할 수 있다.
도 2는 도 1의 전압 트리밍 회로를 개념적으로 설명하는 회로 다이어그램이다.
도 2를 설명하면, 전압 트리밍 회로(23)는 제1 저항 회로부(210), 제2 저항 회로부(220), 비교기(230) 및 전압 생성기(240)를 포함할 수 있다. 제1 저항 회로부(210)와 제2 저항 회로부(220)는 기준 전압(VREF) 라인과 접지 전압(VSS) 라인 사이에 직렬 연결되고, 제1 저항 회로부(210)와 제2 저항 회로부(220) 사이의 연결 노드는 기준 전압 트리밍 노드(REF)로 설정될 수 있다.
제1 저항 회로부(210)는 기준 전압(VREF) 라인과 기준 전압 트리밍 노드(REF) 사이에 연결될 수 있다. 제1 저항 회로부(210)는 제1 커맨드 업 저항 회로(310), 제1 커맨드 다운 저항 회로(320), 제1 퓨즈 업 저항 회로(330), 제1 퓨즈 다운 저항 회로(340) 및 제1 저항(350)을 포함할 수 있다.
제1 커맨드 업 저항 회로(310)는 제1 커맨드 업 저항 값(R1TMRS_UP)을 갖도록, 제1 커맨드 다운 저항 회로(320)는 제1 커맨드 다운 저항 값(R1TMRS_DN)을 갖도록, 제1 퓨즈 업 저항 회로(330)는 제1 퓨즈 업 저항 값(R1FUSE_UP)을 갖도록, 제1 퓨즈 다운 저항 회로(340)는 제1 퓨즈 다운 저항 값(R1FUSE_DN)을 갖도록, 그리고 제1 저항(350)은 제1 저항 값(R1)을 갖도록 설정될 수 있다. 제1 저항 값(R1)은 일정하지만, 제1 커맨드 업 저항 값(R1TMRS_UP), 제1 커맨드 다운 저항 값(R1TMRS_DN), 제1 퓨즈 업 저항 값(R1FUSE_UP) 및/또는 제1 퓨즈 다운 저항 값(R1FUSE_DN)은 트리밍을 위해 가변될 수 있다.
제1 커맨드 업 저항 회로(310)는 커맨드 업 코드(TMRS_UP_CODE)에 의해 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍할 수 있다. 커맨드 업 코드(TMRS_UP_CODE)는 메모리 장치(120)의 패키지 테스트에서 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍하기 위해 제공되는 트리밍 코드이다. 제1 커맨드 업 저항 회로(310)는 커맨드 업 코드(TMRS_UP_CODE)에 의해 결정되는 제1 커맨드 업 저항 값(R1TMRS_UP)을 트리밍할 수 있다. 커맨드 업 코드(TMRS_UP_CODE)는 개념적으로 제1 커맨드 업 저항 회로(310)의 내부 스위치(SW310)를 온시켜 제1 커맨드 업 저항 값(R1TMRS_UP)을 낮추도록 제공되어 기준 전압 트리밍 노드(REF)의 전압 레벨을 올릴 수 있다.
제1 커맨드 다운 저항 회로(320)는 커맨드 다운 코드(TMRS_DN_CODE)에 의해 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍할 수 있다. 커맨드 다운 코드(TMRS_DN_CODE)는 메모리 장치(120)의 패키지 테스트에서 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍하기 위해 제공되는 트리밍 코드이다. 제1 커맨드 다운 저항 회로(320)는 커맨드 다운 코드(TMRS_DN_CODE)에 의해 결정되는 제1 커맨드 다운 저항 값(R1TMRS_DN)을 트리밍할 수 있다. 커맨드 다운 코드(TMRS_DN_CODE)는 개념적으로 제1 커맨드 다운 저항 회로(320)의 내부 스위치(SW320)를 오프시켜 제1 커맨드 다운 저항 값(R1TMRS_DN)을 높이도록 제공되어 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮출 수 있다.
제1 퓨즈 업 저항 회로(330)는 퓨즈 업 코드(FUSE_UP_CODE)에 의해 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍할 수 있다. 퓨즈 업 코드(FUSE_UP_CODE)는 메모리 장치(120)의 웨이퍼 테스트에서 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍하기 위해 제공되는 트리밍 코드이다. 제1 퓨즈 업 저항 회로(330)는 퓨즈 업 코드(FUSE_UP_CODE)에 의해 결정되는 제1 퓨즈 업 저항 값(R1FUSE_UP)을 트리밍할 수 있다. 퓨즈 업 코드(FUSR_UP_CODE)는 개념적으로 제1 퓨즈 업 저항 회로(330)의 내부 스위치(SW330)를 온시켜 제1 퓨즈 업 저항 값(R1FUSE_UP)을 낮추도록 제공되어 기준 전압 트리밍 노드(REF)의 전압 레벨을 올릴 수 있다.
제1 퓨즈 다운 저항 회로(340)는 퓨즈 다운 코드(FUSE_DN_CODE)에 의해 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍할 수 있다. 퓨즈 다운 코드(FUSE_DN_CODE)는 메모리 장치(120)의 웨이퍼 테스트에서 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍하기 위해 제공되는 트리밍 코드이다. 제1 퓨즈 다운 저항 회로(340)는 퓨즈 다운 코드(FUSE_DN_CODE)에 의해 결정되는 제1 퓨즈 다운 저항 값(R1FUSE_DN)을 트리밍할 수 있다. 퓨즈 다운 코드(FUSE_DN_CODE)는 개념적으로 제1 퓨즈 다운 저항 회로(340)의 내부 스위치(SW340)를 오프시켜 제1 퓨즈 다운 저항 값(R1FUSE_DN)을 높이도록 제공되어 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮출 수 있다.
제2 저항 회로부(220)는 기준 전압 트리밍 노드(REF)와 접지 전압(VSS) 사이에 연결될 수 있다. 제2 저항 회로부(220)는 제2 저항(450), 제2 퓨즈 다운 저항 회로(440), 제2 퓨즈 업 저항 회로(430), 제2 커맨드 다운 저항 회로(420) 및 제2 커맨드 업 저항 회로(410)를 포함할 수 있다. 본 실시예에서, 제2 저항 회로부(220)는 제1 저항 회로부(210)와 대칭적 구조를 갖도록 설정될 수 있다.
제2 커맨드 업 저항 회로(410)는 제2 커맨드 업 저항 값(R2TMRS_UP)을 갖도록, 제2 커맨드 다운 저항 회로(420)는 제2 커맨드 다운 저항 값(R2TMRS_DN)을 갖도록, 제2 퓨즈 업 저항 회로(430)는 제2 퓨즈 업 저항 값(R2FUSE_UP)을 갖도록, 제2 퓨즈 다운 저항 회로(440)는 제2 퓨즈 다운 저항 값(R2FUSE_DN)을 갖도록, 그리고 제2 저항(450)은 제2 저항 값(R2)을 갖도록 설정될 수 있다. 제2 저항 값(R2)은 일정하지만, 제2 커맨드 업 저항 값(R2TMRS_UP), 제2 커맨드 다운 저항 값(R2TMRS_DN), 제2 퓨즈 업 저항 값(R2FUSE_UP) 및/또는 제2 퓨즈 다운 저항 값(R2FUSE_DN)은 트리밍을 위해 가변될 수 있다.
제2 퓨즈 다운 저항 회로(440)는 퓨즈 다운 코드(FUSE_DN_CODE)에 의해 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍할 수 있다. 제2 퓨즈 다운 저항 회로(440)는 퓨즈 다운 코드(FUSE_DN_CODE)에 의해 결정되는 제2 퓨즈 다운 저항 값(R2FUSE_DN)을 트리밍할 수 있다. 퓨즈 다운 코드(FUSE_DN_CODE)는 개념적으로 제2 퓨즈 다운 저항 회로(440)의 내부 스위치(SW440)를 온시켜 제2 퓨즈 다운 저항 값(R2FUSE_DN)이 낮아지도록 제공되어 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮출 수 있다.
제2 퓨즈 업 저항 회로(430)는 퓨즈 업 코드(FUSE_UP_CODE)에 의해 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍할 수 있다. 제2 퓨즈 업 저항 회로(430)는 퓨즈 업 코드(FUSE_UP_CODE)에 의해 결정되는 제2 퓨즈 업 저항 값(RFUSE_UP)을 트리밍할 수 있다. 퓨즈 업 코드(FUSR_UP_CODE)는 개념적으로 제2 퓨즈 업 저항 회로(430)의 내부 스위치(SW430)를 오프시켜 제2 퓨즈 업 저항 값(R2FUSE_UP)이 높아지도록 제공되어 기준 전압 트리밍 노드(REF)의 전압 레벨을 올릴 수 있다.
제2 커맨드 다운 저항 회로(420)는 커맨드 다운 코드(TMRS_DN_CODE)에 의해 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍할 수 있다. 제2 커맨드 다운 저항 회로(420)는 커맨드 다운 코드(TMRS_DN_CODE)에 의해 결정되는 제2 커맨드 다운 저항 값(R2TMRS_DN)을 트리밍할 수 있다. 커맨드 다운 코드(TMRS_DN_CODE)는 개념적으로 제2 커맨드 다운 저항 회로(420)의 내부 스위치(SW420)를 온시켜 제2 커맨드 다운 저항 값(R2TMRS_DN)을 낮추도록 제공되어 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮출 수 있다.
제2 커맨드 업 저항 회로(410)는 커맨드 업 코드(TMRS_UP_CODE)에 의해 기준 전압 트리밍 노드(REF)의 전압 레벨을 트리밍할 수 있다. 제2 커맨드 업 저항 회로(410)는 커맨드 업 코드(TMRS_UP_CODE)에 의해 결정되는 제2 커맨드 업 저항 값(R2TMRS_UP)을 트리밍할 수 있다. 커맨드 업 코드(TMRS_UP_CODE)는 개념적으로 제2 커맨드 업 저항 회로(410)의 내부 스위치(SW410)를 오프시켜 제2 커맨드 업 저항 값(R2TMRS_UP)을 높이도록 제공되어 기준 전압 트리밍 노드(REF)의 전압 레벨을 올릴 수 있다.
상술한 바와 같이, 제2 퓨즈 다운 저항 회로(440), 제2 퓨즈 업 저항 회로(430), 제2 커맨드 다운 저항 회로(420) 및 제2 커맨드 업 저항 회로(410) 각각은, 퓨즈 다운 코드(FUSE_DN_CODE), 퓨즈 업 코드들(FUSE_UP_CODE), 커맨드 다운 코드(TMRS_DN_CODE) 및 커맨드 업 코드(TMRS_UP_CODE)에 의해 트리밍될 때 제1 퓨즈 다운 저항 회로(340) 제1 퓨즈 업 저항 회로(330), 제1 커맨드 다운 저항 회로(320) 및 제1 커맨드 업 저항 회로(310)와 서로 반대로 동작할 수 있다. 예시적으로, 커맨드 업 코드(TMRS_UP_CODE)에 의해 제2 커맨드 업 저항 회로(410)의 제2 커맨드 업 저항(R2TMRS_UP)이 제공되면, 제1 커맨드 업 저항 회로(310)의 제1 커맨드 업 저항(R1TMRS_UP)은 단락될 것이다. 퓨즈 업 코드(FUSE_UP_CODE)에 의해 제2 퓨즈 업 저항 회로(430)의 제2 퓨즈 업 저항(R2FUSE_UP)이 제공되면, 제1 퓨즈 업 저항 회로(330)의 제1 퓨즈 업 저항(R1FUSE_UP)저항은 단락될 것이다.
제1 저항 회로부(210)와 제2 저항 회로부(220)에 의해 결정되는 기준 전압 트리밍 노드(REF)의 전압 레벨은 비교기(230)로 제공될 수 있다. 전압 생성기(240)는 고 전압(VPP)을 수신하고 고 전압(VPP)을 분배하여 피이드 백 노드(FB)의 전압을 생성할 수 있다. 예시적으로, 전압 생성기(240)는 고 전압(VPP) 라인과 접지 전압(VSS) 라인 사이에 연결되는 복수의 저항들(Ra-Re)을 포함하고, Rd 저항과 Re 저항 사이의 연결 노드는 피이드백 노드(FB)로 설정될 수 있다. 전압 생성기(240)는 피이드 백 노드(FB)의 전압 레벨을 VPP X (Re / (Ra+Rb+Rc+Rd+Re))로 생성할 수 있다. 고 전압(VPP)은 메모리 장치(20)의 웨이퍼 테스트 시 목표 전압 레벨로 수신되고, 패키지 테스트 시 목표 전압 레벨 기준으로 소정의 양(+) 및/또는 음(-) 범위를 갖는 목표 전압 레벨 범위로 수신될 수 있다. 이러한 고 전압(VPP) 레벨로부터 생성되는 피이드 백 노드(FB)의 전압 레벨도 웨이퍼 테스트와 패키지 테스트에서 다를 수 있다.
비교기(230)는 기준 전압 트리밍 노드(REF)의 전압 레벨과 피이드 백 노드(FB)의 전압 레벨을 비교하고 전압 검출 신호(VPPDET)를 출력할 수 있다. 비교기(230)는 비반전 단자(non-inverting terminal)에 기준 전압 트리밍 노드(REF)가 연결되고 반전 단자(inverting terminal)에 피이드 백 노드(FB)가 연결될 수 있다. 기준 전압 트리밍 노드(REF)의 전압 레벨이 피이드 백 노드(FB)의 전압 레벨보다 높으면 전압 검출 신호(VPPDET)는 로직 하이 레벨로 출력되고, 기준 전압 트리밍 노드(REF)의 전압 레벨이 피이드 백 노드(FB)의 전압 레벨보다 낮으면 전압 검출 신호(VPPDET)는 로직 로우 레벨로 출력될 수 있다.
비교기(230)의 전압 검출 신호(VPPDET)는 테스트 장치(10)로 제공될 수 있다. 테스트 호스트(12)는 전압 검출 신호(VPPDET)에 기초하여 기준 전압 트리밍 노드(REF)의 전압 레벨이 피이드 백 노드(FB)의 전압 레벨로 설정될 수 있도록 업 코드들(FUSE_UP_CODE, TMRS_UP_CODE) 및 다운 코드들(FUSE_DN_CODE, TMRS_DN_CODE)을 조정할 수 있다.
좀 더 구체적으로, 업 코드들(FUSE_UP_CODE, TMRS_UP_CODE) 및 다운 코드들(FUSE_DN_CODE, TMRS_DN_CODE)은 N 비트들로 구성될 수 있다. 여기서, N은 1 이상의 자연수이다. 이하에서, 퓨즈 업 코드(FUSE_UP_CODE) 및 퓨즈 다운 코드(FUSE_DN_CODE) 각각은 4 비트들로 구성되고, 커맨드 업 코드(TMRS_UP_CODE) 및 커맨드 다운 코드(TMRS_UP_CODE, TMRS_DN_CODE) 각각은 3 비트들로 구성되는 예가 도 3에서 설명될 것이다.
도 3 및 도 4는 도 2의 제1 및 제2 저항 회로부들을 구체적으로 설명하는 회로 다이어그램들이다. 도 3은 제1 저항 회로부(210)를 보여주고, 도 4는 제2 저항 회로부(220)를 보여준다.
도 2 및 도 3을 참조하면, 제1 저항 회로부(210)는 기준 전압(VREF) 라인과 기준 전압 트리밍 노드(REF) 사이에 직렬 연결된 제1 커맨드 업 저항 회로(310), 제1 커맨드 다운 저항 회로(320), 제1 퓨즈 업 저항 회로(330), 제1 퓨즈 다운 저항 회로(340) 및 제1 저항(350)을 포함할 수 있다.
제1 커맨드 업 저항 회로(310)는 직렬 연결된 저항들(R110~R115) 및 트랜지스터들(T110~T112)을 포함할 수 있다. T110 트랜지스터는 R110 저항 양단에 연결되고, T111 트랜지스터는 직렬 연결된 R111-R112 저항들 양단에 연결되고, T112 트랜지스터는 직렬 연결된 R113-R114-R115 저항들 양단에 연결될 수 있다. 트랜지스터들(T110~T112)의 게이트에는 커맨드 업 코드(TMRS_UP_CODE[3:1])가 제공될 수 있다. 커맨드 업 코드(TMRS_UP_CODE[3:1])의 초기 값은 000이다.
테스트 호스트(12)가 커맨드 업 코드(TMRS_UP_CODE[3:1])를 조정하면, 커맨드 업 코드(TMRS_UP_CODE[3:1]) 중 값이 1인 코드에 대응하는 트랜지스터(들)가 턴온 된다. 턴온된 트랜지스터(들)은 도 2에서 개념적으로 설명된 제1 커맨드 업 저항 회로(310)의 내부 스위치(SW310)가 온되는 것을 나타낸다. 턴온된 트랜지스터(들) 양단의 저항(들)이 단락되어 제1 커맨드 업 저항 회로(310)의 제1 커맨드 업 저항 값(R1TMRS_UP)이 낮아짐에 기준 전압 트리밍 노드(REF)의 전압 레벨을 올릴 수 있다.
커맨드 업 코드(TMRS_UP_CODE[3:1]) 각각은 기준 전압 트리밍 노드(REF) 전압 레벨을 올리는 크기를 서로 다르게 설정할 수 있다. 본 실시예에서, 최상위 비트인 커맨드 업 코드(TMRS_UP_CODE[3])는 기준 전압 트리밍 노드(REF) 전압 레벨을 올리는 크기가 가장 크고, 최하위 비트(TMRS_UP_CODE[1])는 기준 전압 트리밍 노드(REF) 전압 레벨을 올리는 크기가 가장 작다.
제1 커맨드 다운 저항 회로(320)는 직렬 연결된 저항들(R120~R125), 랜지스터들(T120~T122) 및 인버터들(I120~I122)을 포함할 수 있다. T120 트랜지스터는 R120 저항 양단에 연결되고, T121 트랜지스터는 직렬 연결된 R121-R122 저항들 양단에 연결되고, T122 트랜지스터는 직렬 연결된 R123-R124-R125 저항들 양단에 연결될 수 있다. 트랜지스터들(T120~T122) 각각 게이트에는 인버터들(I120~I122) 각각의 출력에 연결될 수 있다. 인버터들(I120~I122)의 입력에는 커맨드 다운 코드(TMRS_DN_CODE[3:1])가 제공될 수 있다. 커맨드 다운 코드(TMRS[3:1])의 초기 값은 000이다.
테스트 호스트(12)가 커맨드 다운 코드(TMRS_DN_CODE[3:1])를 조정하면, 커맨드 다운 코드(TMRS_DN_CODE[3:1]) 중 값이 1인 코드에 대응하는 트랜지스터(들)가 턴오프 된다. 턴오프된 트랜지스터(들)은 도 2에서 개념적으로 설명된 제1 커맨드 다운 저항 회로(320)의 내부 스위치(SW320)가 오프되는 것을 나타낸다. 턴오프된 트랜지스터(들) 양단의 저항(들)에 의해 제1 커맨드 다운 저항 회로(320)의 제1 커맨드 다운 저항 값(R1TMRS_DN)이 높아짐에 기준 전압 트리밍 노드(REF)의 전압 레벨을 내릴 수 있다.
커맨드 다운 코드(TMRS_DN_CODE[3:1]) 각각은 기준 전압 트리밍 노드(REF) 전압 레벨을 내리는 크기를 서로 다르게 설정할 수 있다. 본 실시예에서, 최상위 비트인 커맨드 업 코드(TMRS_DN_CODE[3])는 기준 전압 트리밍 노드(REF) 전압 레벨을 내리는 크기가 가장 크고, 최하위 비트(TMRS_DN_CODE[1])는 기준 전압 트리밍 노드(REF) 전압 레벨을 내리는 크기가 가장 작다.
제1 퓨즈 업 저항 회로(330)는 직렬 연결된 저항들(R130~R139) 및 트랜지스터들(T130~T133)을 포함할 수 있다. T130 트랜지스터는 R130 저항 양단에 연결되고, T131 트랜지스터는 직렬 연결된 R131-R132 저항들 양단에 연결되고, T132 트랜지스터는 직렬 연결된 R133-R134-R135 저항들 양단에 연결되고, T133 트랜지스터는 직렬 연결된 R136-R137-R138-R139 저항들 양단에 연결될 수 있다. 트랜지스터들(T130~T133)의 게이트에는 퓨즈 업 코드(FUSE_UP_CODE[4:1])가 제공될 수 있다. 퓨즈 업 코드(FUSE_UP_CODE[4:1])의 초기 값은 0000이다.
테스트 호스트(12)가 퓨즈 업 코드(FUSE_UP_CODE[4:1])를 조정하면, 퓨즈 업 코드(FUSE_UP_CODE[4:1]) 중 값이 1인 코드에 대응하는 트랜지스터(들)가 턴온 된다. 턴온된 트랜지스터(들)은 도 2에서 개념적으로 설명된 제1 퓨즈 업 저항 회로(330)의 내부 스위치(SW330)가 온되는 것을 나타낸다. 턴온된 트랜지스터(들) 양단의 저항(들)이 단락되어 제1 퓨즈 업 저항 회로(330)의 제1 퓨즈 업 저항 값(R1FUSE_UP)이 낮아짐에 기준 전압 트리밍 노드(REF)의 전압 레벨을 올릴 수 있다.
퓨즈 업 코드(FUSE_UP_CODE[4:1]) 각각은 기준 전압 트리밍 노드(REF) 전압 레벨을 올리는 크기를 서로 다르게 설정할 수 있다. 본 실시예에서, 최상위 비트인 퓨즈 업 코드(FUSE_UP_CODE[4])는 기준 전압 트리밍 노드(REF) 전압 레벨을 올리는 크기가 가장 크고, 최하위 비트(FUSE_UP_CODE[1])는 기준 전압 트리밍 노드(REF) 전압 레벨을 올리는 크기가 가장 작다.
제1 퓨즈 다운 저항 회로(340)는 직렬 연결된 저항들(R140~R149), 랜지스터들(T140~T143) 및 인버터들(I140~I143)을 포함할 수 있다. T140 트랜지스터는 R140 저항 양단에 연결되고, T141 트랜지스터는 직렬 연결된 R141-R142 저항들 양단에 연결되고, T142 트랜지스터는 직렬 연결된 R143-R144-R145 저항들 양단에 연결되고, T143트랜지스터는 직렬 연결된 R146-R147-R148-R149 저항들 양단에 연결될 수 있다. 트랜지스터들(T140~T143) 각각 게이트에는 인버터들(I140~I143) 각각의 출력에 연결될 수 있다. 인버터들(I140~I143)의 입력에는 퓨즈 다운 코드(FUSE_DN_CODE[4:1])가 제공될 수 있다. 퓨즈 다운 코드(FUSE[4:1])의 초기 값은 0000이다.
테스트 호스트(12)가 퓨즈 다운 코드(FUSE_DN_CODE[4:1])를 조정하면, 퓨즈 다운 코드(FUSE_DN_CODE[4:1]) 중 값이 1인 코드에 대응하는 트랜지스터(들)가 턴오프 된다. 턴오프된 트랜지스터(들)은 도 2에서 개념적으로 설명된 제1 퓨즈 다운 저항 회로(340)의 내부 스위치(SW340)가 오프되는 것을 나타낸다. 턴오프된 트랜지스터(들) 양단의 저항(들)에 의해 제1 퓨즈 다운 저항 회로(340)의 제1 퓨즈 다운 저항 값(R1FUSE_DN)이 높아짐에 기준 전압 트리밍 노드(REF)의 전압 레벨을 내릴 수 있다.
퓨즈 다운 코드(FUSE_DN_CODE[4:1]) 각각은 기준 전압 트리밍 노드(REF) 전압 레벨을 내리는 크기를 서로 다르게 설정할 수 있다. 본 실시예에서, 최상위 비트인 퓨즈 업 코드(FUSE_DN_CODE[4])는 기준 전압 트리밍 노드(REF) 전압 레벨을 내리는 크기가 가장 크고, 최하위 비트(FUSE_DN_CODE[1])는 기준 전압 트리밍 노드(REF) 전압 레벨을 내리는 크기가 가장 작다.
도 2 및 도 4를 참조하면, 제2 저항 회로부(220)는 기준 전압 트리밍 노드(REF)와 접지 전압(VSS) 사이에 직렬 연결된 제2 저항(450), 제2 퓨즈 다운 저항 회로(440), 제2 퓨즈 업 저항 회로(430), 제2 커맨드 다운 저항 회로(420), 및 제2 커맨드 업 저항 회로(410)를 포함할 수 있다.
제2 퓨즈 다운 저항 회로(440)는 직렬 연결된 저항들(R240~R249) 및 트랜지스터들(T240~T243)을 포함할 수 있다. T240 트랜지스터는 R240 저항 양단에 연결되고, T241 트랜지스터는 직렬 연결된 R241-R242 저항들 양단에 연결되고, T242 트랜지스터는 직렬 연결된 R243-R244-R245 저항들 양단에 연결되고, T243트랜지스터는 직렬 연결된 R246-R247-R248-R249 저항들 양단에 연결될 수 있다. 트랜지스터들(T240~T243) 각각의 게이트에는 퓨즈 다운 코드(FUSE_DN_CODE[4:1])가 제공될 수 있다.
테스트 호스트(12)가 퓨즈 다운 코드(FUSE_DN_CODE[4:1])를 조정하면, 퓨즈 다운 코드(FUSE_DN_CODE[4:1]) 중 값이 1인 코드에 대응하는 트랜지스터(들)가 턴온 된다. 턴온된 트랜지스터(들)은 도 2에서 개념적으로 설명된 제2 퓨즈 다운 저항 회로(440)의 내부 스위치(SW440)가 온되는 것을 나타낸다. 턴온된 트랜지스터(들) 양단의 저항(들)이 단락되어 제2 퓨즈 다운 저항 회로(440)의 제2 퓨즈 다운 저항 값(R2FUSE_DN)이 낮아짐에 기준 전압 트리밍 노드(REF)의 전압 레벨을 내릴 수 있다.
제2 퓨즈 업 저항 회로(430)는 직렬 연결된 저항들(R230~R239), 트랜지스터들(T230~T233) 및 인버터들(I230~I233) 을 포함할 수 있다. T230 트랜지스터는 R230 저항 양단에 연결되고, T231 트랜지스터는 직렬 연결된 R231-R232 저항들 양단에 연결되고, T232 트랜지스터는 직렬 연결된 R233-R234-R235 저항들 양단에 연결되고, T233 트랜지스터는 직렬 연결된 R236-R237-R238-R239 저항들 양단에 연결될 수 있다. 트랜지스터들(T230~T233) 각각의 게이트에는 인버터들(I230~I233) 각각의 출력에 연결될 수 있다. 인버터들(I230~I233)의 입력에는 퓨즈 업 코드(FUSE_UP_CODE[4:1])가 제공될 수 있다.
테스트 호스트(12)가 퓨즈 업 코드(FUSE_UP_CODE[4:1])를 조정하면, 퓨즈 업 코드(FUSE_UP_CODE[4:1]) 중 값이 1인 코드에 대응하는 트랜지스터(들)가 턴오프 된다. 턴오프된 트랜지스터(들)은 도 2에서 개념적으로 설명된 제2 퓨즈 업 저항 회로(430)의 내부 스위치(SW430)가 오프되는 것을 나타낸다. 턴오프된 트랜지스터(들) 양단의 저항(들)에 의해 제2 퓨즈 업 저항 회로(430)의 제2 퓨즈 업 저항 값(R2FUSE_UP)이 높아짐에 기준 전압 트리밍 노드(REF)의 전압 레벨을 올릴 수 있다.
제2 커맨드 다운 저항 회로(420)는 직렬 연결된 저항들(R220~R225) 및 트랜지스터들(T220~T222)을 포함할 수 있다. T220 트랜지스터는 R220 저항 양단에 연결되고, T221 트랜지스터는 직렬 연결된 R221-R222 저항들 양단에 연결되고, T222 트랜지스터는 직렬 연결된 R223-R224-R225 저항들 양단에 연결될 수 있다. 트랜지스터들(T220~T222) 각각의 게이트에는 커맨드 다운 코드(TMRS_DN_CODE[3:1])가 제공될 수 있다.
테스트 호스트(12)가 커맨드 다운 코드(TMRS_DN_CODE[3:1])를 조정하면, 커맨드 다운 코드(TMRS_DN_CODE[3:1]) 중 값이 1인 코드에 대응하는 트랜지스터(들)가 턴온 된다. 턴온된 트랜지스터(들)은 도 2에서 개념적으로 설명된 제2 커맨드 다운 저항 회로(420)의 내부 스위치(SW420)가 온되는 것을 나타낸다. 턴온된 트랜지스터(들) 양단의 저항(들)이 단락되어 제2 커맨드 다운 저항 회로(420)의 제2 커맨드 다운 저항 값(R2MRS_DN)이 낮아짐에 기준 전압 트리밍 노드(REF)의 전압 레벨을 내릴 수 있다.
제2 커맨드 업 저항 회로(410)는 직렬 연결된 저항들(R210~R215), 트랜지스터들(T210~T212) 및 인버터들(I210~I212)을 포함할 수 있다. T210 트랜지스터는 R210 저항 양단에 연결되고, T211 트랜지스터는 직렬 연결된 R211-R212 저항들 양단에 연결되고, T212 트랜지스터는 직렬 연결된 R213-R214-R215 저항들 양단에 연결될 수 있다. 트랜지스터들(T210~T212) 각각의 게이트에는 인버터들(I210~I212) 각각의 출력에 연결될 수 있다. 인버터들(I210~I212)의 입력에는 커맨드 업 코드(TMRS_UP_CODE[3:1])가 제공될 수 있다.
테스트 호스트(12)가 커맨드 업 코드(TMRS_UP_CODE[3:1])를 조정하면, 커맨드 업 코드(TMRS_UP_CODE[3:1]) 중 값이 1인 코드에 대응하는 트랜지스터(들)가 턴오프 된다. 턴오프된 트랜지스터(들)은 도 2에서 개념적으로 설명된 제2 커맨드 업 저항 회로(410)의 내부 스위치(SW410)가 오프되는 것을 나타낸다. 턴오프된 트랜지스터(들) 양단의 저항(들)에 의해 제2 커맨드 업 저항 회로(410)의 제2 커맨드 업 저항 값(R2TMRS_UP)이 높아짐에 기준 전압 트리밍 노드(REF)의 전압 레벨을 올릴 수 있다.
도 5는 도 1의 메모리 장치를 테스트하는 방법을 보여주는 순서도이다.
도1, 도 2 및 도 5를 참조하면, 단계 S510에서 테스트 장치(10)는 웨이퍼 레벨의 메모리 장치(20)를 테스트할 수 있다. 테스트 장치(10)의 테스트 호스트(12)는 메모리 장치(20)의 웨이퍼 레벨 성능을 테스트하고 전압 트리밍 회로(23)를 이용하여 제1 전압 트리밍 동작을 수행할 수 있다. 웨이퍼 레벨 성능 테스트에는 메모리 장치(20)에 대해 누설 전류 테스트, 쓰기/읽기 테스트, 전압/전류/주파수 테스트 등을 포함할 수 있다. 테스트 호스트(12)는 전압 트리밍 회로(23)에서 출력되는 전압 검출 신호(VPPDET)에 기초하여 기준 전압 트리밍 노드(REF)의 전압 레벨이 피이드 백 노드(FB)의 전압 레벨로 설정될 수 있도록 퓨즈 업 코드(FUSE_UP_CODE) 및/또는 퓨즈 다운 코드(FUSE_DN_CODE)을 조정할 수 있다. 이 때, 피이드 백 노드(FB)의 전압 레벨은 전압 발생 회로(21)에서 생성된 목표 전압 레벨의 고 전압(VPP)에서 분배된 전압 레벨을 갖는다.
단계 S520에서, 메모리 장치(20)는 단계 S510의 제1 전압 트리밍 결과로 얻어지는 퓨즈 업 코드(FUSE_UP_CODE) 및/또는 퓨즈 다운 코드(FUSE_DN_CODE)를 수신하고 안티 퓨즈 어레이(25)에 저장할 수 있다.
단계 S530에서, 테스트 장치(10)는 패키지 레벨의 메모리 장치(20)를 테스트할 수 있다. 테스트 장치(10)의 테스트 호스트(12)는 메모리 장치(20)의 패키지 레벨 성능을 테스트하고 전압 트리밍 회로(23)를 이용하여 제2 전압 트리밍 동작을 수행할 수 있다. 패키지 레벨 성능 테스트에는 메모리 장치(20)에 대해 저주파수 성능 테스트, 고주파수 성능 테스트 등을 포함할 수 있다. 테스트 호스트(12)는 전압 트리밍 회로(23)에서 출력되는 전압 검출 신호(VPPDET)에 기초하여 기준 전압 트리밍 노드(REF)의 전압 레벨이 피이드 백 노드(FB)의 전압 레벨로 설정될 수 있도록 커맨드 업 코드(TMRS_UP_CODE) 및/또는 커맨드 다운 코드(TMRS_DN_CODE)을 조정할 수 있다. 이 때, 피이드 백 노드(FB)의 전압 레벨은 전압 발생 회로(21)에서 생성된 목표 전압 레벨 기준으로 소정의 양(+) 및/또는 음(-) 범위를 갖는 목표 전압 레벨 범위의 고 전압(VPP)에서 분배된 전압 레벨을 갖는다.
단계 S540에서, 테스트 장치(10)는 단계 S530의 제2 전압 트리밍 결과로 얻어지는 커맨드 업 코드(TMRS_UP_CODE) 및/또는 커맨드 다운 코드(TMRS_DN_CODE)를 메모리 장치(20)로 선택적으로 전송할 수 있다. 메모리 장치(20)는 커맨드 퓨즈 업 코드(TMRS_UP_CODE) 및/또는 커맨드 다운 코드(TMRS_DN_CODE)를 수신하고 안티 퓨즈 어레이(25)에 선택적으로 저장할 수 있다.
도 6 내지 도 8은 도 5의 제1 전압 트리밍 동작을 설명하는 도면들이다.
도 6은 제1 전압 트리밍 동작을 수행하기 전에 업 코드들(FUSE_UP_CODE[N:1], TMRS_UP_CODE[N:1]) 및 다운 코드들(FUSE_DN_CODE[N:1], TMRS_DN_CODE[N:1])이 초기 값일 때의 전압 트리밍 회로(23)의 타이밍도이다. 도 6에서 가로 축은 시간을 의미한다. 이하, 설명의 편의를 위하여 업 코드들(FUSE_UP_CODE[N:1], TMRS_UP_CODE[N:1]) 및 다운 코드들(FUSE_DN_CODE[N:1], TMRS_DN_CODE[N:1])의 N은 7로 가정한다. 그리고, 업 코드들(FUSE_UP_CODE[N:1], TMRS_UP_CODE[N:1]) 각각이 기준 전압 트리밍 노드(REF)의 전압 레벨을 올리는 크기는 각각 2의 N 제곱에 비례한다고 가정하고, 다운 코드들(FUSE_DN_CODE[N:1], TMRS_DN_CODE[N:1]) 각각이 기준 전압 트리밍 노드(REF)의 전압 레벨을 내리는 크기는 각각 2의 N 제곱에 비례한다고 가정한다.
도 1, 도 2 및 도 6을 참조하면, 업 코드들(FUSE_UP_CODE[N:1], TMRS_UP_CODE[N:1]) 및 다운 코드들(FUSE_DN_CODE[N:1], TMRS_DN_CODE[N:1])의 초기값 0000000일 때, 기준 전압 트리밍 노드(REF)의 전압 레벨은 제1 전압 레벨(REF1)이다. 고 전압(VPP)은 전압 발생 회로(21)에 의해 상승하여 T3i 시점에서 목표 전압 레벨로 생성될 수 있다.
T1i 시점 내지 T2i 시점에서, 피이드백 노드(FB)의 전압 레벨은 상승하는 고 전압(VPP)에서 분배되는데, 기준 전압 트리밍 노드(REF)의 전압 레벨 보다 낮을 수 있다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 하이 레벨일 수 있다.
T2i 시점 내지 T3i 시점에서, 고 전압(VPP)에서 분배된 피이드백 노드(FB)의 전압 레벨은 기준 전압 트리밍 노드(REF)의 전압 레벨 보다 높다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 로우 레벨일 수 있다.
도 7은 제1 전압 트리밍 동작의 순서도를 예시적으로 보여주는 도면이다. 웨이퍼 상태의 메모리 장치(20) 각각이 갖는 공정 변동에 따라 고 전압(VPP)의 목표 전압 레벨이 변동되어 피이드 백 노드(FB)의 전압 레벨도 변동될 것이다. 도 7에서는 웨이퍼 테스트 시 기준 전압 트리밍 노드(REF)의 전압 레벨이 변동된 피이드 백 노드(FB)의 전압 레벨로 설정되도록 하기 위한 제1 전압 트리밍 동작을 보여준다.
도 1, 도 2 및 도 7을 참조하면, 단계 S710에서, 테스트 장치(10)의 테스트 호스트(12)는 전압 트리밍 회로(23)의 비교기(230)로부터 전압 검출 신호(VPPDET)를 수신할 수 있다.
단계 S720 에서, 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨(V(REF))이 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높은 경우(YES), 단계 S730을 수행한다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨(V(REF))이 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮은 경우(NO), 단계 S740을 수행한다.
단계 S730에서, 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨(V(REF))이 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높으므로, 퓨즈 다운 코드(FUSE_DN_CODE[N])를 1로 설정할 수 있다. 단계 S740에서, 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨(V(REF))이 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮으므로, 퓨즈 업 코드(FUSE_UP_CODE[N])를 1로 설정할 수 있다.
단계 S750에서, 테스트 호스트(12)는 단계 S730 및 단계 S740에서 N 번째 퓨즈 다운 코드(FUSE_DN_CODE[N]) 및 퓨즈 업 코드(FUSE_UP_CODE[N])가 설정되었으므로, N-1번째 퓨즈 다운 코드(FUSE_DN_CODE[N-1]) 및 퓨즈 업 코드(FUSE_UP_CODE[N])를 설정할 준비를 할 수 있다.
단계 S760에서, 테스트 호스트(12)는 퓨즈 다운 코드(FUSE_DN_CODE[N:1]) 및 퓨즈 업 코드(FUSE_UP_CODE[N:1])가 모두 사용되었는지(즉, N = 0)를 판단할 수 있다. 퓨즈 다운 코드(FUSE_DN_CODE[N:1]) 및 퓨즈 업 코드(FUSE_UP_CODE[N:1])가 모두 사용되었으면(YES), 설정된 퓨즈 다운 코드(FUSE_DN_CODE[N:1]) 및 퓨즈 업 코드(FUSE_UP_CODE[N:1])이 메모리 장치(20)의 안티 퓨즈 어레이(25)에 저장된 후 제1 전압 트리밍 동작은 종료된다. 퓨즈 다운 코드(FUSE_DN_CODE[N:1]) 및 퓨즈 업 코드(FUSE_UP_CODE[N:1])가 모두 사용되지 않았으면(NO), 제1 전압 트리밍 동작은 계속해서 진행된다. 즉, 테스트 호스트(12)는 단계 S710 내지 S750 단계를 반복해서 수행할 수 있다.
도 8은 제1 전압 트리밍 동작의 타이밍도를 예시적으로 보여주는 도면이다. 도 8에서 가로 축은 시간을 의미한다.
도 1, 도 2, 도 7 및 도 8을 참조하면, T1w 시점 내지 T2w 시점에서, 기준 전압 트리밍 노드(REF)의 최초 전압 레벨은 제 1 전압 레벨(V1w)일 수 있다. 기준 전압 트리밍 노드(REF)의 제1 전압 레벨(V1w)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 하이 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮추기 위해, 퓨즈 다운 코드(FUSE_DN_CODE[7:1])를 조정할 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮추는 크기가 가장 큰 최상위 비트인 퓨즈 다운 코드(FUSE_DN_CODE[7])를 먼저 제어할 수 있다. 테스트 호스트(12)는 T2w 시점 이전에 퓨즈 다운 코드(FUSE_DN_CODE[7:1]) 중 최상위 비트인 퓨즈 다운 코드(FUSE_DN_CODE[7])를 1로 설정할 수 있다(S730). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 1 전압 레벨(V1w)에서 제 2 전압 레벨(V2w)로 하강할 수 있다.
T2w 시점 내지 T3w 시점에서, 기준 전압 트리밍 노드(REF)의 제2 전압 레벨(V2w)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 로우 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 올리기 위해 퓨즈-업 코드(FUSE_UP_CODE[7:1])를 조정할 수 있다. 이 때, 최상위 비트인 퓨즈-업 코드(FUSE_UP_CODE[7])를 1로 설정하면, 기준 전압 트리밍 노드(REF)의 전압 레벨이 T1w 시점 내지 T2w 시점의 전압 레벨 근처로 되돌아갈 수 있다. 따라서, 테스트 호스트(12)는 최상위 비트인 퓨즈-업 코드(FUSE_UP_CODE[7]) 대신에 퓨즈-업 코드(FUSE_UP_CODE[6])를 1로 설정할 수 있다(S740). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 2 전압 레벨(V2w)에서 제 3 전압 레벨(V3w)로 상승할 수 있다.
T3w 시점 내지 T4w 시점에서, 기준 전압 트리밍 노드(REF)의 제3 전압 레벨(V3w)은 테스트 호스트(12)의 조정에도 불구하고 피이드백 노드(FB)의 전압 레벨(VFB) 보다 여전히 낮다. 따라서 비교기(110)의 전압 검출 신호(VPPDET)는 계속해서 로직 로우 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 올리기 위해, 퓨즈-업 코드(FUSE_UP_CODE[7:1])을 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 퓨즈-업 코드(FUSE_UP_CODE[5])를 1로 설정할 수 있다(S740). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 3 전압 레벨(V3w)에서 제 4 전압 레벨(V4w)로 상승할 수 있다.
T4w 시점 내지 T5w 시점에서, 기준 전압 트리밍 노드(REF)의 제4 전압 레벨(V4w)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 하이 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮추기 위해, 퓨즈 다운 코드(FUSE_DN_CODE[7:1])를 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 퓨즈 다운 코드(FUSE_DN_CODE[4])를 1로 설정할 수 있다(S730). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 4 전압 레벨(V4w)에서 제 5 전압 레벨(V5w)로 하강할 수 있다.
T5w 시점 내지 T6w 시점에서, 기준 전압 트리밍 노드(REF)의 제5 전압 레벨(V5w)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 로우 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 올리기 위해, 퓨즈 업 코드(FUSE_UP_CODE[7:1])를 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 퓨즈 업 코드(FUSE_UP_CODE[3])를 1로 설정할 수 있다(S740). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 5 전압 레벨(V5w)에서 제 6 전압 레벨(V6w)로 상승할 수 있다.
T6w 시점 내지 T7w 시점에서, 기준 전압 트리밍 노드(REF)의 제6 전압 레벨(V6w)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 하이 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮추기 위해, 퓨즈 다운 코드(FUSE_DN_CODE[7:1])를 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 퓨즈 다운 코드(FUSE_DN_CODE[2])를 1로 설정할 수 있다(S730). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 6 전압 레벨(V6w)에서 제 7 전압 레벨(V7w)로 하강할 수 있다.
T7w 시점 내지 T8w 시점에서, 기준 전압 트리밍 노드(REF)의 제7 전압 레벨(V7w)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 로우 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 올리기 위해, 퓨즈 업 코드(FUSE_UP_CODE[7:1])를 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 퓨즈 업 코드(FUSE_UP_CODE[1])를 1로 설정할 수 있다(S740). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 7 전압 레벨(V7w)에서 피이드백 노드(FB)의 전압 레벨(VFB)로 상승할 수 있다.
T1w 시점 내지 T8w 시점까지, 테스트 호스트(12)는 퓨즈 다운 코드(FUSE_DN_CODE[7:1]) 및 퓨즈 업 코드(FUSE_UP_CODE[7:1])를 조정할 수 있다. T8w 시점 이후, 퓨즈 다운 코드(FUSE_DN_CODE[7:1] = 1001010) 및 퓨즈 업 코드(FUSE_UP_CODE[7:1] = 0110101)는 안티 퓨즈 어레이(25)에 저장될 수 있다. 퓨즈 다운 코드(FUSE_DN_CODE[7:1] = 1001010) 및 퓨즈 업 코드(FUSE_UP_CODE[7:1] = 0110101)는 안티 퓨즈 어레이(25)에 프로그램될 수 있다. 여기서, 프로그램은 안티 퓨즈가 전기적 신호에 의해 고 저항 상태에서 저 저항 상태로 변경되는 럽처 동작을 포함할 수 있다. 좀 더 구체적으로, 퓨즈 다운 코드(FUSE_DN_CODE[7:1]) 및 퓨즈 업 코드(FUSE_UP_CODE[7:1]) 중 값이 1인 코드에 대응하는 안티 퓨즈들은 럽처될 수 있고, 퓨즈 다운 코드(FUSE_DN_CODE[7:1]) 및 퓨즈 업 코드(FUSE_UP_CODE[7:1]) 중 값이 0인 코드들에 대응하는 안티퓨즈들은 럽처되지 않을 수 있다.
도 9 및 도 10은 도 5의 제2 전압 트리밍 동작을 설명하는 도면들이다.
도 9는 제2 전압 트리밍 동작의 순서도를 예시적으로 보여주는 도면이다. 메모리 장치(20)의 패키지 레벨 성능 테스트에서 목표 전압 레벨의 범위를 평가 및 가속하기 위하여, 고 전압(VPP)이 목표 전압 레벨 기준으로 소정의 양(+) 및/또는 음(-) 범위를 갖는 목표 전압 레벨 범위로 변동되어 피이드 백 노드(FB)의 전압 레벨도 변동될 것이다. 도 9에서는 패키지 테스트 시 기준 전압 트리밍 노드(REF)의 전압 레벨이 변동된 피이드 백 노드(FB)의 전압 레벨로 설정되도록 하기 위한 제2 전압 트리밍 동작을 보여준다.
도 1, 도 2 및 도 9를 참조하면, 단계 S910에서, 테스트 장치(10)의 테스트 호스트(12)는 전압 트리밍 회로(23)의 비교기(230)로부터 전압 검출 신호(VPPDET)를 수신할 수 있다.
단계 S920 에서, 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨(V(REF))이 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높은 경우(YES), 단계 S930을 수행한다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨(V(REF))이 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮은 경우(NO), 단계 S940을 수행한다.
단계 S930에서, 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨(V(REF))이 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높으므로, 커맨드 다운 코드(TMRS_DN_CODE[N])를 1로 설정할 수 있다. 단계 S940에서, 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨(V(REF))이 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮으므로, 커맨드 업 코드(TMRS_UP_CODE[N])를 1로 설정할 수 있다.
단계 S950에서, 테스트 호스트(12)는 단계 S930 및 단계 S940에서 N 번째 커맨드 다운 코드(TMRS_DN_CODE[N]) 및 커맨드 업 코드(TMRS_UP_CODE[N])가 설정되었으므로, N-1번째 커맨드 다운 코드(TMRS_DN_CODE[N-1]) 및 커맨드 업 코드(TMRS_UP_CODE[N])를 설정할 준비를 할 수 있다.
단계 S960에서, 테스트 호스트(12)는 커맨드 다운 코드(TMRS_DN_CODE[N:1]) 및 커맨드 업 코드(TMRS_UP_CODE[N:1])가 모두 사용되었는지(즉, N = 0)를 판단할 수 있다. 커맨드 다운 코드(TMRS_DN_CODE[N:1]) 및 커맨드 업 코드(TMRS_UP_CODE[N:1])가 모두 사용되었으면(YES), 제2전압 트리밍 동작은 종료된다. 실시예에 따라, 제2 전압 트리밍 동작에 따른 커맨드 다운 코드(TMRS_DN_CODE[N:1]) 및 커맨드 업 코드(TMRS_UP_CODE[N:1])는 메모리 장치(20)의 안티 퓨즈 어레이(25)에 선택적으로 저장될 수 있다. 커맨드 다운 코드(TMRS_DN_CODE[N:1]) 및 커맨드 업 코드(TMRS_UP_CODE[N:1])가 모두 사용되지 않았으면(NO), 제2 전압 트리밍 동작은 계속해서 진행된다. 즉, 테스트 호스트(12)는 단계 S910 내지 S950 단계를 반복해서 수행할 수 있다.
도 10은 제2 전압 트리밍 동작의 타이밍도를 예시적으로 보여주는 도면이다. 도 10에서 가로 축은 시간을 의미한다.
도 1, 도 2, 도 9 및 도 10을 참조하면, T1p 시점 내지 T2p 시점에서, 기준 전압 트리밍 노드(REF)의 최초 전압 레벨은 제 1 전압 레벨(V1p)일 수 있다. 기준 전압 트리밍 노드(REF)의 제1 전압 레벨(V1p)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 로우 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 올리기 위해, 커맨드 업 코드(TMRS_UP_CODE[7:1])를 조정할 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 올리는 크기가 가장 큰 최상위 비트인 커맨드 업 코드(TMRS_UP_CODE[7])를 먼저 제어할 수 있다. 테스트 호스트(12)는 T2p 시점 이전에 커맨드 업 코드(TMRS_UP_CODE[7:1]) 중 최상위 비트인 커맨드 업 코드(TMRS_UP_CODE[7])를 1로 설정할 수 있다(S940). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 1 전압 레벨(V1p)에서 제 2 전압 레벨(V2p)로 상승할 수 있다.
T2p 시점 내지 T3p 시점에서, 기준 전압 트리밍 노드(REF)의 제2 전압 레벨(V2p)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 하이 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮추기 위해 커맨드-다운 코드(TMRS_DN_CODE[7:1])를 조정할 수 있다. 따라서, 테스트 호스트(12)는 커맨드-다운 코드(TMRS_DN_CODE[6])를 1로 설정할 수 있다(S930). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 2 전압 레벨(V2p)에서 제 3 전압 레벨(V3p)로 하강할 수 있다.
T3p 시점 내지 T4p 시점에서, 기준 전압 트리밍 노드(REF)의 제3 전압 레벨(V3p)은 테스트 호스트(12)의 조정에도 불구하고 피이드백 노드(FB)의 전압 레벨(VFB) 보다 여전히 높다. 따라서, 비교기(110)의 전압 검출 신호(VPPDET)는 계속해서 로직 하이 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮추기 위해, 커맨드-다운 코드(TMRS_DN_CODE[7:1])을 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 커맨드-다운 코드(TMRS_DN_CODE[5])를 1로 설정할 수 있다(S930). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 3 전압 레벨(V3p)에서 제 4 전압 레벨(V4p)로 하강할 수 있다.
T4p 시점 내지 T5p 시점에서, 기준 전압 트리밍 노드(REF)의 제4 전압 레벨(V4p)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 로우 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 올리기 위해, 커맨드 업 코드(TMRS_UP_CODE[7:1])를 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 커맨드 업 코드(TMRS_UP_CODE[4])를 1로 설정할 수 있다(S940). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 4 전압 레벨(V4p)에서 제 5 전압 레벨(V5p)로 상승할 수 있다.
T5p 시점 내지 T6p 시점에서, 기준 전압 트리밍 노드(REF)의 제5 전압 레벨(V5p)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 하이 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮추기 위해, 커맨드 다운 코드(TMRS_DN_CODE[7:1])를 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 커맨드 다운 코드(TMRS_DN_CODE[3])를 1로 설정할 수 있다(S930). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 5 전압 레벨(V5p)에서 제 6 전압 레벨(V6p)로 하강할 수 있다.
T6p 시점 내지 T7p 시점에서, 기준 전압 트리밍 노드(REF)의 제6 전압 레벨(V6p)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 낮다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 로우 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 올리기 위해, 커맨드 업 코드(TMRS_UP_CODE[7:1])를 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 커맨드 업 코드(TMRS_UP_CODE[2])를 1로 설정할 수 있다(S940). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 6 전압 레벨(V6p)에서 제 7 전압 레벨(V7p)로 상승할 수 있다.
T7p 시점 내지 T8p 시점에서, 기준 전압 트리밍 노드(REF)의 제7 전압 레벨(V7p)는 피이드백 노드(FB)의 전압 레벨(VFB) 보다 높다. 따라서, 비교기(230)의 전압 검출 신호(VPPDET)는 로직 하이 레벨일 수 있다. 테스트 호스트(12)는 기준 전압 트리밍 노드(REF)의 전압 레벨을 낮추기 위해, 커맨드 다운 코드(TMRS_DN_CODE[7:1])를 다시 조정할 수 있다. 예시적으로, 테스트 호스트(12)는 커맨드 다운 코드(TMRS_DN_CODE[1])를 1로 설정할 수 있다(S930). 기준 전압 트리밍 노드(REF)의 전압 레벨은 제 7 전압 레벨(V7p)에서 피이드백 노드(FB)의 전압 레벨(VFB)로 하강할 수 있다.
T1p 시점 내지 T8p 시점까지, 테스트 호스트(12)는 커맨드 업 코드(TMRS_UP_CODE[7:1]) 및 커맨드 다운 코드(TMRS_DN_CODE[7:1])를 조정할 수 있다. T8p 시점 이후, 커맨드 업 코드(TMRS_UP_CODE[7:1] = 1001010) 및 커맨드 다운 코드(TMRS_DN_CODE[7:1] = 0110101)는 안티 커맨드 어레이(25)에 선택적으로 프로그램될 수 있다. 커맨드 업 코드(TMRS_UP_CODE[7:1]) 및 커맨드 다운 코드(TMRS_DN_CODE[7:1]) 중 값이 1인 코드에 대응하는 안티 퓨즈들은 럽처될 수 있고, 커맨드 업 코드(TMRS_UP_CODE[7:1]) 및 커맨드 다운 코드(TMRS_DN_CODE[7:1]) 중 값이 0인 코드들에 대응하는 안티 퓨즈들은 럽처되지 않을 수 있다.
도 11 내지 도 12b는 도 2의 전압 트리밍 회로의 비교 예로서 설명되는 도면들이다. 도11은 비교 예인 전압 트리밍 회로(1100)의 회로 다이어그램을 보여주고, 도 12a 및 도 12b는 도 2 및 도 11의 전압 트리밍 회로들에 의한 전압 트리밍 산포들을 보여준다.
도 11을 참조하면, 전압 트리밍 회로(1100)는 도 2의 전압 트리밍 회로(23)와 비교하여 제1 저항 회로부(1110) 및 제2 저항 회로부(1120)의 구성이 다르다. 제1 저항 회로부(1110)는 퓨즈 다운 코드(FUSE_DN_CODE)에 의해 결정되는 퓨즈 다운 저항 값(RFUSE_DN)을 갖는 퓨즈 다운 저항 회로(1111), 커맨드 업 코드(TMRS_UP_CODE)에 의해 결정되는 커맨드 업 저항 값(RTMRS_UP)을 갖는 커맨드 업 저항 회로(1112) 및 제1 저항 값(R1)을 갖는 제1 저항(1113)을 포함한다. 제2 저항 회로부(1120)는 퓨즈 업 코드(FUSE_UP_CODE)에 의해 결정되는 퓨즈 업 저항 값(RFUSE_UP)을 갖는 퓨즈 업 저항 회로(1121), 커맨드 다운 코드(TMRS_DN_CODE)에 의해 결정되는 커맨드 다운 저항 값(RTMRS_DN)을 갖는 커맨드 다운 저항 회로(1122) 및 제2 저항 값(R2)을 갖는 제2 저항(1123)을 포함한다.
전압 트리밍 회로(1100)는 퓨즈 다운 코드(FUSE_DN_CODE) 및 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 전에 커맨드 업 코드(TMRS_UP_CODE)에 의한 트리밍으로 결정되는 수학식 3과 같은 총 저항 값과 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 후에 커맨드 업 코드(TMRS_UP_CODE)에 의한 트리밍으로 결정되는 수학식 6과 같은 총 저항 값이 다르다.
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
Figure pat00005
Figure pat00006
여기에서, 수학식 1은 퓨즈 다운 코드(FUSE_DN_CODE) 및 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 전의 저항 값을 보여주고, 수학식 2는 퓨즈 다운 코드(FUSE_DN_CODE) 및 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 전에 커맨드 업 코드(TMRS_UP_CODE)에 의한 트리밍 후의 저항 값을 보여준다. 수학식 4는 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 후의 저항 값을 보여주고, 수학식 5는 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 후에 커맨드 업 코드(TMRS_UP_CODE)에 의한 트리밍 후의 저항 값을 보여준다. 수학식 5에서, 커맨드 업 코드(TMRS_UP_CODE)에 의한 RTMRS_UP 저항이 단락될 것이다.
도 11의 전압 트리밍 회로(1100)는 웨이퍼 레벨 테스트에서 수행되는 퓨즈 다운 코드(FUSE_DN_CODE) 및/또는 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 전 후의 저항 값이 다르게 나타난다. 이 때문에, 도 12a 에 도시된 바와 같이, 웨이퍼 테스트 후 수행되는 패키지 테스트에서 전압 트리밍 산포가 넓게(W1) 나타남을 볼 수 있다.
이에 반하여, 도 2의 전압 트리밍 회로(23)는 퓨즈 다운 코드(FUSE_DN_CODE) 및 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 전에 커맨드 업 코드(TMRS_UP_CODE)에 의한 트리밍으로 결정되는 수학식 9와 같은 총 저항 값과 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 후에 커맨드 업 코드(TMRS_UP_CODE)에 의한 트리밍으로 결정되는 수학식 12와 같은 총 저항 값이 같다.
Figure pat00007
Figure pat00008
Figure pat00009
Figure pat00010
Figure pat00011
Figure pat00012
여기에서, 수학식 7은 퓨즈 다운 코드(FUSE_DN_CODE) 및 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 전의 저항 값을 보여주고, 수학식 8는 퓨즈 다운 코드(FUSE_DN_CODE) 및 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 전에 커맨드 업 코드(TMRS_UP_CODE)에 의한 트리밍 후의 저항 값을 보여준다. 수학식 8에서 커맨드 업 코드(TMRS_UP_CODE)에 의해 제1 저항 회로부(210)의 제1 커맨드 업 저항 회로(310)의 R1TMRS_UP 저항이 단락될 것이다. 수학식 10는 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 후의 저항 값을 보여주고, 수학식 11는 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 후에 커맨드 업 코드(TMRS_UP_CODE)에 의한 트리밍 후의 저항 값을 보여준다. 수학식 10에서 퓨즈 업 코드(FUSE_UP_CODE)에 의해 제1 퓨즈 업 저항 회로(330)의 R1FUSE_UP 저항이 단락되고, 수학식 11에서 퓨즈 업 코드(FUSE_UP_CODE)에 의해 제1 퓨즈 업 저항 회로(330)의 R1FUSE_UP 저항 및 커맨드 업 코드(TMRS_UP_CODE)에 의해 제1 커맨드 업 저항 회로(310)의 R1TMRS_UP 저항이 단락될 것이다.
도 2의 전압 트리밍 회로(23)는 웨이퍼 레벨 테스트에서 수행되는 퓨즈 다운 코드(FUSE_DN_CODE) 및/또는 퓨즈 업 코드(FUSE_UP_CODE)에 의한 트리밍 전 후의 저항 값이 동일하게 나타난다. 이 때문에, 도 12b 에 도시된 바와 같이, 웨이퍼 테스트 후 수행되는 패키지 테스트에서 전압 트리밍 산포가 좁게(W2) 나타남을 볼 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 기준 전압을 제1 전압에 맞게 트리밍하는 전압 트리밍 회로에 있어서,
    상기 기준 전압의 라인과 기준 전압 트리밍 노드 사이에 연결되는 제1 저항 회로부, 상기 제1 저항 회로부는 업 코드들 및 다운 코드들에 의해 상기 제1 저항 회로부의 제1 저항 값이 결정되고;
    상기 기준 전압 트리밍 노드와 접지 전압 라인 사이에 연결되는 제2 저항 회로부, 상기 제2 저항 회로부는 상기 업 코드들 및 상기 다운 코드들에 의해 상기 제2 저항 회로부의 제2 저항 값이 결정되고; 및
    상기 기준 전압 트리밍 노드의 전압 레벨과 상기 제1 전압에서 분배된 피이드백 노드의 전압 레벨을 비교하여 전압 검출 신호를 출력하는 비교기를 포함하고,
    상기 전압 검출 신호는 상기 기준 전압 트리밍 노드의 전압 레벨이 상기 피이드백 노드의 전압 레벨보다 높으면 상기 제1 저항 값을 올리고 상기 제2 저항 값을 낮추는 상기 업 코드들 및 상기 다운 코드들이 조정되도록 구성되고, 상기 기준 전압 트리밍 노드의 전압 레벨이 상기 피이드백 노드의 전압 레벨보다 낮으면 상기 제1 저항 값을 낮추고 상기 제2 저항 값을 올리는 상기 업 코드들 및 상기 다운 코드들이 조정되도록 구성되는 전압 트리밍 회로.
  2. 제1항에 있어서,
    상기 제1 전압은 전원 전압 보다 높은 고 전압으로 설정되고,
    상기 전압 트리밍 회로는 상기 고 전압의 라인과 상기 접지 전압 라인 사이에 직렬 연결되는 복수의 저항들을 포함하고, 상기 복수의 저항들 사이의 연결 노드를 상기 피이드 백 노드로 설정하는 전압 생성기를 더 포함하는 전압 트리밍 회로.
  3. 제1항에 있어서, 상기 제1 저항 회로부는,
    커맨드 업 코드에 의해 상기 제1 저항 값을 낮추어 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 제1 커맨드 업 저항 회로;
    커맨드 다운 코드에 의해 상기 제1 저항 값을 높여 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 제1 커맨드 다운 저항 회로;
    퓨즈 업 코드에 의해 상기 제1 저항 값을 낮추어 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 제1 퓨즈 업 저항 회로; 및
    퓨즈 다운 코드에 의해 상기 제1 저항 값을 높여 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 제1 퓨즈 다운 저항 회로를 포함하는 전압 트리밍 회로.
  4. 제3항에 있어서, 상기 제2 저항 회로부는,
    상기 커맨드 업 코드에 의해 상기 제2 저항 값을 높여 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 제2 커맨드 업 저항 회로;
    상기 커맨드 다운 코드에 의해 상기 제2 저항 값을 낮추어 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 제2 커맨드 다운 저항 회로;
    상기 퓨즈 업 코드에 의해 상기 제2 저항 값을 높여 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 제2 퓨즈 업 저항 회로; 및
    상기 퓨즈 다운 코드에 의해 상기 제2 저항 값을 낮추어 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 제2 퓨즈 다운 저항 회로를 포함하는 전압 트리밍 회로.
  5. 제4항에 있어서,
    상기 제1 저항 회로부와 상기 제2 저항 회로부는 상기 기준 전압 트리밍 노드를 기준으로 대칭적으로 배치되는 전압 트리밍 회로.
  6. 제4항에 있어서,
    상기 퓨즈 업 코드 및 상기 커맨드 업 코드의 비트들 각각은 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 크기가 서로 다르고,
    상기 퓨즈 업 코드 및 상기 커맨드 업 코드의 비트들은 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 크기가 높은 것부터 낮은 것의 순서대로 조정되는 전압 트리밍 회로.
  7. 제4항에 있어서,
    상기 퓨즈 다운 코드 및 상기 커맨드 다운 코드의 비트들 각각은 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 크기가 서로 다르고,
    상기 퓨즈 다운 코드 및 상기 커맨드 다운 코드의 비트들은 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 크기가 높은 것부터 낮은 것의 순서대로 조정되는 전압 트리밍 회로.
  8. 전압 트리밍 동작을 수행하는 메모리 장치에 있어서,
    기준 전압과 제1 전압을 생성하는 전압 발생 회로;
    상기 기준 전압을 상기 제1 전압에 맞게 트리밍하는 전압 트리밍 회로, 상기 전압 트리밍 회로는 제1 저항 회로부의 제1 저항 값과 제2 저항 회로의 제2 저항 값에 의해 결정되는 기준 전압 트리밍 노드의 전압 레벨과 상기 제1 전압에서 분배되는 피이드백 노드의 전압 레벨을 비교하여 전압 검출 신호를 출력하고; 및
    상기 전압 트리밍 회로에 의해 조정된 업 코드들 및 다운 코드들을 저장하는 불휘발성 저장부를 포함하고,
    상기 전압 트리밍 회로는 상기 메모리 장치의 웨이퍼 레벨 성능 테스트에서 제1 전압 트리밍을 수행하고, 상기 메모리 장치의 패키지 레벨 성능 테스트에서 제2 전압 트리밍을 수행하고,
    제1 전압 트리밍은 상기 전압 검출 신호에 응답하여 목표 전압 레벨로 제공되는 상기 제1 전압에 대하여 상기 업 코드들 및 상기 다운 코드들을 조정하고,
    상기 제2 전압 트리밍은 상기 전압 검출 신호에 응답하여 상기 목표 전압 레벨 기준으로 양(+) 또는 음(-) 범위를 갖는 목표 전압 레벨 범위로 제공되는 상기 제1 전압에 대하여 상기 업 코드들 및 상기 다운 코드들을 조정하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 전압은 상기 메모리 장치의 전원 전압 보다 높은 고 전압으로 설정되고,
    상기 전압 트리밍 회로는 상기 고 전압의 라인과 상기 접지 전압 라인 사이에 직렬 연결되는 복수의 저항들을 포함하고, 상기 복수의 저항들 사이의 연결 노드를 상기 피이드 백 노드로 설정하는 전압 생성기를 더 포함하는 메모리 장치.
  10. 제8항에 있어서, 상기 전압 트리밍 회로는,
    상기 기준 전압의 라인과 상기 기준 전압 트리밍 노드 사이에 연결되는 상기 제1 저항 회로부, 상기 제1 저항 회로부는 상기 업 코드들 및 상기 다운 코드들에 의해 상기 제1 저항 값이 결정되고;
    상기 기준 전압 트리밍 노드와 접지 전압 라인 사이에 연결되는 상기 제2 저항 회로부, 상기 제2 저항 회로부는 상기 업 코드들 및 상기 다운 코드들에 의해 상기 제2 저항 값이 결정되고; 및
    상기 기준 전압 트리밍 노드의 전압 레벨과 상기 피이드백 노드의 전압 레벨을 비교하여 상기 전압 검출 신호를 출력하는 비교기를 포함하고,
    상기 전압 검출 신호는 상기 기준 전압 트리밍 노드의 전압 레벨이 상기 피이드백 노드의 전압 레벨보다 높으면 상기 제1 저항 값을 높이고 상기 제2 저항 값을 낮추는 상기 업 코드들 및 상기 다운 코드들이 조정되도록 구성되고, 상기 기준 전압 트리밍 노드의 전압 레벨이 상기 피이드백 노드의 전압 레벨보다 낮으면 상기 제1 저항 값을 낮추고 상기 제2 저항 값을 높이는 상기 업 코드들 및 상기 다운 코드들이 조정되도록 구성되는 메모리 장치.
  11. 제10항에 있어서, 상기 제1 저항 회로부는,
    커맨드 업 코드에 의해 상기 제1 저항 값을 낮추어 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 제1 커맨드 업 저항 회로;
    커맨드 다운 코드에 의해 상기 제1 저항 값을 높여 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 제1 커맨드 다운 저항 회로;
    퓨즈 업 코드에 의해 상기 제1 저항 값을 낮추어 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 제1 퓨즈 업 저항 회로; 및
    퓨즈 다운 코드에 의해 상기 제1 저항 값을 높여 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 제1 퓨즈 다운 저항 회로를 포함하는 메모리 장치.
  12. 제11항에 있어서, 상기 제2 저항 회로부는,
    상기 커맨드 업 코드에 의해 상기 제2 저항 값을 높여 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 제2 커맨드 업 저항 회로;
    상기 커맨드 다운 코드에 의해 상기 제2 저항 값을 낮추어 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 제2 커맨드 다운 저항 회로;
    상기 퓨즈 업 코드에 의해 상기 제2 저항 값을 높여 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 제2 퓨즈 업 저항 회로; 및
    상기 퓨즈 다운 코드에 의해 상기 제2 저항 값을 낮추어 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 제2 퓨즈 다운 저항 회로를 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 저항 회로부와 상기 제2 저항 회로부는 상기 기준 전압 트리밍 노드를 기준으로 대칭적으로 배치되는 메모리 장치.
  14. 제12항에 있어서,
    상기 퓨즈 업 코드 및 상기 커맨드 업 코드의 비트들 각각은 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 크기가 서로 다르고,
    상기 퓨즈 업 코드 및 상기 커맨드 업 코드의 비트들은 상기 기준 전압 트리밍 노드의 전압 레벨을 올리는 크기가 높은 것부터 낮은 것의 순서대로 조정되는 메모리 장치.
  15. 제12항에 있어서,
    상기 퓨즈 다운 코드 및 상기 커맨드 다운 코드의 비트들 각각은 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 크기가 서로 다르고,
    상기 퓨즈 다운 코드 및 상기 커맨드 다운 코드의 비트들은 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추는 크기가 높은 것부터 낮은 것의 순서대로 조정되는 메모리 장치.
  16. 제12항에 있어서,
    상기 퓨즈 업 코드 및 상기 퓨즈 다운 코드는 상기 메모리 장치의 웨이퍼 테스트 시 테스트 장치로부터 제공되고, 상기 커맨드 다운 코드 및 상기 커맨드 업 코드는 상기 메모리 장치의 패키지 테스트 시 상기 테스트 장치로부터 제공되는 메모리 장치.
  17. 제16항에 있어서,
    상기 퓨즈 업 코드, 상기 퓨즈 다운 코드, 상기 커맨드 다운 코드 및 상기 커맨드 업 코드는 상기 전압 검출 신호에 응답하는 상기 테스트 장치에 의해 조정되는 메모리 장치.
  18. 제8항에 있어서,
    상기 불휘발성 저장부는 복수의 안티 퓨즈를 포함하는 안티 퓨즈 어레이로 구성되고, 상기 업 코드들 및 상기 다운 코드들에 따라 상기 안티 퓨즈 어레이를 프로그램하는 메모리 장치.
  19. 전압 트리밍 동작을 수행하는 메모리 장치의 테스트 방법에 있어서,
    테스트 장치에 의해 상기 메모리 장치의 웨이퍼 레벨 성능을 테스트하는 단계, 상기 웨이퍼 레벨 성능 테스트에서 상기 메모리 장치의 전압 트리밍 회로를 이용하여 제1 전압 트리밍을 수행하고, 상기 전압 트리밍 회로는 제1 저항 회로부의 제1 저항 값과 제2 저항 회로부의 제2 저항 값에 의해 결정되는 기준 전압 트리밍 노드의 전압 레벨과 제1 전압에서 분배되는 피이드백 노드의 전압 레벨을 비교하여 전압 검출 신호를 출력하고, 상기 제1 전압 트리밍은 상기 전압 검출 신호에 응답하여 목표 전압 레벨로 제공되는 상기 제1 전압에 대하여 업 코드들 및 다운 코드들을 조정하고; 및
    상기 테스트 장치에 의해 상기 메모리 장치의 패키지 레벨 성능을 테스트하는 단계를 포함하고, 상기 패키지 레벨 성능 테스트에서 상기 전압 트리밍 회로를 이용하여 제2 전압 트리밍을 수행하고, 상기 제2 전압 트리밍은 상기 전압 검출 신호에 응답하여 상기 목표 전압 레벨 기준으로 양(+) 또는 음(-) 범위를 갖는 목표 전압 레벨 범위로 제공되는 상기 제1 전압에 대하여 상기 업 코드들 및 상기 다운 코드들을 조정하는 테스트 방법.
  20. 제19항에 있어서,
    상기 테스트 장치는 상기 전압 검출 신호에 기초하여 상기 기준 전압 트리밍 노드의 전압 레벨이 상기 피이드백 노드의 전압 레벨보다 높으면 상기 제1 저항 값을 높이고 상기 제2 저항 값을 낮추어 상기 기준 전압 트리밍 노드의 전압 레벨을 낮추도록 상기 업 코드들 및 상기 다운 코드들이 조정하는 테스트 방법.
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