KR20220124110A - 마이크로 발광소자 - Google Patents
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Abstract
실시예는, 제1 도전형 반도체층; 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층; 및 상기 제2 도전형 반도체층과 상기 활성층 사이에 배치되는 광학층을 포함하고, 상기 광학층은 가장자리에 형성되는 전류 차단 영역 및 중앙에 형성되는 전류 패스 영역을 포함하는 마이크로 발광소자를 개시한다.
Description
실시예는 마이크로 발광소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
GaN, AlGaN 등의 화합물을 포함하는 발광소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
최근에는 발광 다이오드의 크기를 마이크로 사이즈로 제작하여 디스플레이의 픽셀로 사용하는 기술에 대한 연구가 진행되고 있다.
실시예는 누설 전류를 줄일 수 있는 마이크로 발광소자를 제공할 수 있다.
실시예는 발광 효율이 개선된 마이크로 발광소자를 제공할 수 있다.
실시예는 광 추출 효율이 개선된 마이크로 발광소자를 제공할 수 있다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 마이크로 발광소자는, 제1 도전형 반도체층; 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층; 및 상기 제2 도전형 반도체층과 상기 활성층 사이에 배치되는 광학층을 포함하고, 상기 광학층은 가장자리에 형성되는 산화 영역을 포함한다.
상기 광학층은 중앙 영역에 형성된 비산화 영역을 포함할 수 있다.
상기 산화 영역은 발광소자의 외측면으로 노출되고, 상기 발광소자의 폭과 상기 산화 영역의 두께의 비는 1: 0.002 내지 1: 0.98일 수 있다.
상기 발광소자에 전류 주입시 발광소자의 측면으로 흐르는 전류량은 발광소자에 주입되는 전체 전류량의 6% 내지 50%일 수 있다.
상기 광학층은 전자 차단층일 수 있다.
상기 광학층은 두께 방향으로 알루미늄 조성이 상이할 수 있다.
상기 산화 영역은 두께 방향으로 산화도가 상이한 영역을 가질 수 있다.
상기 산화 영역은 이웃한 제2 반도체층보다 굴절률이 낮을 수 있다.
상기 제1 도전형 반도체층과 상기 활성층 사이에 배치된 제2 광학층을 더 포함하고, 상기 제2 광학층은 가장자리에 형성되는 산화 영역을 포함할 수 있다.
상기 제2 광학층의 산화 영역의 폭은 상기 광학층의 산화 영역의 폭과 상이할 수 있다.
본 발명의 다른 특징에 따른 마이크로 발광소자는, 제1 도전형 반도체층; 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층; 및 상기 제2 도전형 반도체층과 상기 활성층 사이에 배치되는 광학층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 발광 구조물의 폭은 100㎛ 이하이고, 상기 발광 구조물에 전류 주입시 상기 발광 구조물의 측면으로 흐르는 전류량은 상기 발광 구조물의 내부로 주입되는 전류량보다 작을 수 있다.
상기 제2 도전형 반도체층과 상기 활성층 사이의 영역에 배치되는 광학층을 포함하고, 상기 광학층은 중앙 영역 및 가장자리 영역을 포함하고, 상기 가장자리 영역은 상기 중앙 영역보다 저항이 높고 굴절율은 낮을 수 있다.
실시예에 따르면, 마이크로 발광소자의 누설전류가 저감되어 발광 효율이 개선될 수 있다. 또한, 광 추출 효율이 개선될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 마이크로 발광소자의 단면도이다.
도 2는 마이크로 발광소자의 사이즈 변화에 따른 발광 효율 변화를 보여주는 그래프이다.
도 3은 전류 주입시 측면 전류 밀도 및 유효 전류 밀도를 보여주는 시뮬레이션 결과이다.
도 4는 마이크로 발광소자의 사이즈 변화에 따른 측면 누설 전류의 변화를 보여주는 시뮬레이션 결과이다.
도 5는 일반적인 마이크로 발광소자에 전류 주입시 캐리어의 흐름을 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 마이크로 발광소자에 전류 주입시 캐리어의 흐름을 보여주는 도면이다.
도 7a는 산화 영역의 폭 변화에 따른 유효 주입 전류의 변화를 보여주는 시뮬레이션 결과이다.
도 7b는 광학층의 평면도이다.
도 8은 산화 영역의 폭 변화에 따른 측면 누설 전류의 변화를 보여주는 도면이다.
도 9는 산화 영역의 폭 변화에 따른 유효 주입 전류의 변화를 보여주는 도면이다.
도 10은 일반적인 마이크로 발광소자의 광 추출 효율을 보여주는 도면이다.
도 11은 본 발명의 일 실시예에 따른 마이크로 발광소자의 광 추출 효율을 보여주는 도면이다.
도 12는 도 1의 변형예이다.
도 13은 본 발명의 다른 실시예에 따른 마이크로 발광소자의 도면이다.
도 14a 내지 도 14e는 본 발명의 다른 실시예에 따른 마이크로 발광소자를 제조하는 순서를 보여주는 도면이다.
도 15는 본 발명의 또 다른 실시예에 따른 마이크로 발광소자의 도면이다.
도 16a 내지 도 16f는 본 발명의 또 다른 실시예에 따른 마이크로 발광소자를 제조하는 순서를 보여주는 도면이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 도면이다.
도 2는 마이크로 발광소자의 사이즈 변화에 따른 발광 효율 변화를 보여주는 그래프이다.
도 3은 전류 주입시 측면 전류 밀도 및 유효 전류 밀도를 보여주는 시뮬레이션 결과이다.
도 4는 마이크로 발광소자의 사이즈 변화에 따른 측면 누설 전류의 변화를 보여주는 시뮬레이션 결과이다.
도 5는 일반적인 마이크로 발광소자에 전류 주입시 캐리어의 흐름을 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 마이크로 발광소자에 전류 주입시 캐리어의 흐름을 보여주는 도면이다.
도 7a는 산화 영역의 폭 변화에 따른 유효 주입 전류의 변화를 보여주는 시뮬레이션 결과이다.
도 7b는 광학층의 평면도이다.
도 8은 산화 영역의 폭 변화에 따른 측면 누설 전류의 변화를 보여주는 도면이다.
도 9는 산화 영역의 폭 변화에 따른 유효 주입 전류의 변화를 보여주는 도면이다.
도 10은 일반적인 마이크로 발광소자의 광 추출 효율을 보여주는 도면이다.
도 11은 본 발명의 일 실시예에 따른 마이크로 발광소자의 광 추출 효율을 보여주는 도면이다.
도 12는 도 1의 변형예이다.
도 13은 본 발명의 다른 실시예에 따른 마이크로 발광소자의 도면이다.
도 14a 내지 도 14e는 본 발명의 다른 실시예에 따른 마이크로 발광소자를 제조하는 순서를 보여주는 도면이다.
도 15는 본 발명의 또 다른 실시예에 따른 마이크로 발광소자의 도면이다.
도 16a 내지 도 16f는 본 발명의 또 다른 실시예에 따른 마이크로 발광소자를 제조하는 순서를 보여주는 도면이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 실시예에 따른 마이크로 발광소자는 마이크로 사이즈 또는 나노 사이즈를 갖는 발광소자일 수 있다. 마이크로 발광소자는 사이즈가 1㎛ 내지 100㎛ 일 수 있으나, 반드시 이에 한정하는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 마이크로 발광소자의 단면도이다.
도 1을 참조하면, 실시예에 따른 마이크로 발광소자는 발광구조물(ES1) 및 전극(71, 72)을 포함할 수 있다. 발광구조물(ES1)은 제1 도전형 반도체층(30), 활성층(40), 제2 도전형 반도체층(60)을 포함할 수 있다.
발광구조물(ES1)은 제1 도전형 반도체층(30), 활성층(40), 제2 도전형 반도체층(60)이 순서대로 적층된 구조일 수 있다. 또한, 발광구조물(ES1)의 하부에는 기판(10) 및 버퍼층(20)이 형성될 수도 있다.
기판(10)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼로 형성될 수 있으며, 열 전도성이 뛰어난 물질로 형성될 수 있고, 전도성 기판 또는 절연성 기판을 포함할 수 있다. 예컨대, 사파이어(Al2O3), SiO2, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga203 중 적어도 하나를 사용할 수 있다.
버퍼층(20)은 기판(10)과 발광구조물(ES1) 사이에 배치될 수 있다. 기판(10) 상에 발광구조물(ES1)이 배치될 때, 결정성을 악화시키는 전위(dislocation), 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등을 방지할 수 있다. 버퍼층(20)은 InP, GaAs, GaN, AlGaN, AlN 중 적어도 하나일 수 있다.
발광구조물(ES1)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
제1 도전형 반도체층(30)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(30)에 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(30)은 AxByC(1-x-y)DzE(1-z) (0≤x≤1, 0≤y≤1, 0≤x+y≤1, 0≤z≤1)의 조성식을 갖는 반도체 물질일 수 있다. 여기에서 A, B, C는 Al, Ga, In 중 하나이며, D, E는 As, P, N, Sb 중 하나일 수 있다.
예시적으로 제1 도전형 반도체층(30)은 GaN, InGaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, InGaAsP, InAlGaAs, InAlGaAsP, InGaAsSb 중 어느 하나 이상으로 형성될 수 있으나, 이에 한정하지 않는다. 제1 도펀트가 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트인 경우, 제1 도전형 반도체층(30)은 n형 반도체층일 수 있다.
활성층(40)은 제1 도전형 반도체층(30)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(60)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(40)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(40)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(40)의 구조는 이에 한정하지 않는다. 예시적으로 활성층(40)은 우물층(41)과 장벽층(42)이 교번 배치된 구조일 수 있다.
활성층(40)은 가시광 파장대의 광을 생성할 수 있다. 예시적으로 활성층(40)은 청색, 녹색, 및 적색 중 어느 하나의 파장대의 광을 출력할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 활성층(40)은 자외선 파장대의 광 또는 적외선 파장대의 광을 생성할 수도 있다.
제2 도전형 반도체층(60)은 활성층(40) 상에 배치될 수 있다. 제2 도전형 반도체층(60)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(60)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(60)은 AxByC(1-x-y)DzE(1-z) (0≤x≤1, 0≤y≤1, 0≤x+y≤1, 0≤z≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 여기에서 A, B, C는 Al, Ga, In 중 하나이며, D, E는 As, P, N, Sb 중 하나일 수 있다.
예시적으로 제2 도전형 반도체층(60)은 GaN, InGaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, InGaAsP, InAlGaAs, InAlGaAsP, InGaAsSb 중 어느 하나 이상으로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(60)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(60)과 활성층(40) 사이에는 광학층(50)이 배치될 수 있다. 광학층(50)은 상대적으로 높은 Al 조성비(Al 조성비 80% 이상)를 갖으면서 AxByC(1-x-y)DzE(1-z) (0≤x≤1, 0≤y≤1, 0≤x+y≤1, 0≤z≤1)의 조성식(여기에서 A, B, C는 Al, Ga, In 중 하나이며, D, E는 As, P, N, Sb 중 하나)을 갖는 반도체 물질일 수 있다. 광학층(50)은 AlGaN, InAlGaN, AlGaAs, AlAsP, AlGaP, AlGaAsP, AlGaInP, InAlGaAs, InAlGaAsP, AlInGaAsSb 중 어느 하나 이상으로 형성될 수 있다. 또한, 광학층(50)은 제2 도전형 반도체층(60)과 동일한 도펀트를 포함할 수 있다.
광학층(50)은 제1 도전형 반도체층(30), 활성층(40) 및 제2 도전형 반도체층(60)에 비해 알루미늄의 조성이 높을 수 있다. 알루미늄의 조성은 80% 내지 100%일 수 있다. 따라서, 수증기와 접촉하면 광학층(50)의 측면부터 산화가 진행될 수 있다.
실시예에 따르면 광학층(50)의 측면을 수증기에 노출시켜 산화되지 않은 중앙 영역(52) 및 산화된 가장자리 영역(51)을 형성할 수 있다. 가장자리 영역(51)은 산화가 진행되어 중앙 영역(52)에 비해 저항이 높고 굴절률은 낮을 수 있다. 따라서, 가장자리 영역(51)은 전류 차폐 영역으로 기능할 수 있고, 중앙 영역(52)은 전류 패스 영역으로 기능할 수 있다.
제1 전극(71)은 제1 도전형 반도체층(30)과 전기적으로 연결될 수 있다. 제1 전극(71)은 기판의 하부에 배치되는 것으로 도시되었으나 반드시 이에 한정하는 것은 아니고, 제1 전극(71)은 식각에 의해 노출된 제1 도전형 반도체층(30) 상에 배치될 수도 있다. 이때, 광학층(50)은 제1 도전형 반도체층(30)의 노출면보다 높게 배치될 수 있다.
제2 전극(72)은 제2 도전형 반도체층(60) 상에 배치되어 제2 도전형 반도체층(60)과 전기적으로 연결될 수 있다.
제1 전극(71)과 제2 전극(72)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, Ni/AuGe/Au, Ti/Pt/Au 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로 제1 전극(71)과 제2 전극(72)은 Ni/AuGe/Au, Ti/Pt/Au 일 수 있으나 이에 한정하지 않는다.
도 2는 마이크로 발광소자의 사이즈 변화에 따른 발광 효율 변화를 보여주는 그래프이고, 도 3은 전류 주입시 측면 전류 밀도 및 유효 전류 밀도를 보여주는 시뮬레이션 결과이고, 도 4는 마이크로 발광소자의 사이즈 변화에 따른 측면 누설 전류의 변화를 보여주는 시뮬레이션 결과이다.
도 2를 참조하면, 한 변의 길이가 262㎛인 마이크로 발광소자의 경우 주입되는 전류밀도가 50A/cm2 이상이 되면 약 5% 발광 효율을 갖는 반면, 한 변의 길이가 32㎛인 마이크로 발광소자의 경우 주입되는 전류밀도가 높아져도 발광 효율이 약 2% 정도인 것을 알 수 있다. 즉, 마이크로 발광소자의 사이즈가 작아질수록 발광효율은 감소하는 것을 알 수 있다.
도 3 및 도 4의 시뮬레이션 결과는 하기 반도체 적층 구조를 기초로 시뮬레이션한 결과이다. 이러한 반도체 적층 구조는 적색 발광소자일 수 있으나 청색 발광소자 및 녹색 발광소자도 동일한 결과를 가질 수 있다.
| Layer ID | 물질 | 두께(㎛) | 반복 횟수 |
| p-contact layer | p-GaAs | 0.02 | 1 |
| p-cladding layer | p-AlGaAs | 1~10 | 1 |
| 10 MQW for 940nm | i-GaAs/i-InGaAs/i-GaAs | 0.015/0.008/0.015 | 10/10/10 |
| n-cladding layer | n-AlGaAs | 1~10 | 1 |
| n-buffer | n-GaAs | 0.3 | 1 |
| n-substrate | n-GaAs | 100~500 | 1 |
도 3을 참조하면, 한 변의 길이가 30㎛인 마이크로 발광소자에 전류를 주입하였을 때 마이크로 발광소자의 측면으로 누설되는 전류(이하 측면 누설 전류라 함)와 마이크로 발광소자의 내부에 주입되어 발광에 참여하는 전류(이하 유효 주입 전류라 함)가 존재하는 것을 알 수 있다. 측면 누설 전류와 유효 주입 전류의 합은 마이크로 발광소자에 인가된 전류의 총량일 수 있다. 측면 누설 전류란 인가된 전류가 마이크로 발광소자의 내부로 주입되지 않고 마이크로 발광소자의 측면을 따라 흐르게 되어 발광에 참여하지 않는 전류일 수 있다. 따라서, 인가된 전류 중 상당부분이 누설되기 때문에 마이크로 발광소자의 사이즈가 작아질수록 발광효율이 감소할 수 있다.
도 4를 참조하면, 마이크로 발광소자의 사이즈가 작아질수록 인가된 전류 중 측면 누설 전류의 비율이 높아짐을 알 수 있다. 마이크로 발광소자의 사이즈가 200㎛인 경우 측면 누설 전류의 비율은 약 10% 정도에 불과하나 마이크로 발광소자의 사이즈가 100㎛인 경우 측면 누설 전류의 비율은 약 20%로 2배 가까이 증가하는 것을 알 수 있다.
더욱이 마이크로 발광소자의 사이즈가 50㎛인 경우 측면 누설 전류의 비율은 약 35%로 증가하고, 마이크로 발광소자의 사이즈가 20㎛인 경우 측면 누설 전류의 비율은 약 85%로 급격히 증가하는 것을 알 수 있다.
표시장치의 해상도를 높이기 위해서는 마이크로 발광소자의 사이즈는 더 작아질 필요가 있다. 마이크로 발광소자를 고해상도 디스플레이의 픽셀 광원으로 사용하기 위해서는 마이크로 발광소자의 사이즈가 50㎛ 이하로 제작하는 것이 유리할 수 있다. 따라서, 마이크로 발광소자의 크기가 작아짐에 따라 발광효율이 저하되는 것을 방지하는 것이 매우 중요하다.
실시예에서는 전술한 바와 같이 마이크로 발광소자의 내부에 광학층을 형성하여 측면 누설 전류를 줄임으로써 마이크로 발광소자의 발광 효율을 효과적으로 개선할 수 있다.
도 5는 일반적인 마이크로 발광소자에 전류 주입시 캐리어의 흐름을 보여주는 도면이고, 도 6은 본 발명의 일 실시예에 따른 마이크로 발광소자에 전류 주입시 캐리어의 흐름을 보여주는 도면이다.
도 5를 참조하면, 일반적인 마이크로 발광소자는 전압 인가시 캐리어(전자 또는 정공)의 일부(CL1)가 발광소자의 측면을 따라 이동함으로써 발광에 참여하지 않을 수 있다. 발광소자의 크기가 작아질수록 측면을 따라 이동하는 캐리어의 밀도는 높아질 수 있다. 따라서, 발광소자의 크기가 작아질수록 측면 누설 전류가 증가할 수 있다.
도 6을 참조하면, 실시예에 따른 마이크로 발광소자는 제2 도전형 반도체층(60)과 활성층(40) 사이에 광학층(50)이 형성될 수 있다.
광학층(50)은 활성층(40) 및 제2 도전형 반도체층(60)에 비해 알루미늄의 조성이 높을 수 있다. 예시적으로 광학층(50)은 높은 Al조성비를 갖는 AlGaN, InAlGaN, AlGaAs, AlGaP, AlAsP, AlGaAsP, AlGaInP, InAlGaAs, InAlGaAsP 또는 AlInGaAsSb 중 어느 하나 이상으로 구성될 수 있다.
광학층(50)은 알루미늄 조성이 높으므로 발광구조물(ES1) 내에서 에너지 밴드갭이 가장 클 수 있다. 따라서, 제1 도전형 반도체층(30)에서 공급된 전자가 제2 도전형 반도체층(60)으로 빠져나가는 흐름을 차단하여, 활성층(40) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 즉 광학층(50)은 전자 차단층의 역할을 수행할 수 있다.
광학층(50)은 전자 차단층의 기능을 위해 복수 개의 서브층(미도시)으로 구성될 수 있으며, 각 서브층은 알루미늄 조성이 상이할 수 있다. 따라서, 동일한 산화 조건에서도 각 서브층의 산화 정도는 상이할 수도 있다.
광학층(50)은 산화되지 않은 중앙 영역(52) 및 산화된 가장자리 영역(51)을 포함할 수 있다. 가장자리 영역(51)은 산화가 진행되어 중앙 영역(52)에 비해 저항이 높고 굴절률은 낮을 수 있다. 따라서, 주입된 캐리어(CL1)는 저항이 높은 가장자리 영역에 막혀 발광소자의 측면을 따라 이동하지 못하고 저항이 낮은 중앙 영역(52)으로 휘어질 수 있다. 따라서, 실시예에 다르면 측면으로 누설되는 전류를 줄일 수 있다.
산화된 가장자리 영역(51)의 두께는 1㎛ 내지 10㎛일 수 있다. 가장자리 영역(51)의 두께가 1㎛ 보다 작으면 두께가 너무 얇기 때문에 캐리어가 가장자리 영역(51)을 통과하여 발광소자의 측면을 따라 이동할 수 있으며, 가장자리 영역의 두께가 10㎛보다 커지면 산화 시간이 증가하게 되어 다른 반도체층까지 산화될 위험이 있다.
발광소자의 폭(W2)과 가장자리 영역의 두께의 비는 1: 0.01 내지 1: 0.9일 수 있다. 발광소자의 폭은 1㎛ 내지 100㎛일 수 있다. 발광소자의 폭과 가장자리 영역의 두께의 비가 1: 0.01 내지 1: 0.9를 만족하지 못하면 캐리어가 발광소자의 측면을 따라 이동하여 누설 전류가 커지거나, 산화 시간이 증가하고 발광소자의 두께가 두꺼워지는 문제가 있다.
실시예에 따르면, 광학층의 가장자리 영역을 산화시킴으로써 저항과 굴절률을 변화시키는 것을 예시하였으나 반드시 이에 한정하는 것은 아니고 중앙 영역과 가장자리 영역의 저항과 굴절률이 달라지도록 제어할 수 있는 방법이 다양하게 적용될 수 있다. 예시적으로 중앙 영역과 가장자리 영역의 조성을 다르게 제어하거나 중앙 영역을 제거하여 개구부를 형성할 수도 있다.
광학층(50)과 활성층(40) 사이에는 중간층(61)이 배치될 수 있다. 중간층(61)은 광학층(50)의 중앙 영역(52)을 제거하는 경우 활성층(40)이 외부에 노출되는 것을 방지할 수 있다.
도 7a는 산화 영역의 폭 변화에 따른 유효 주입 전류의 변화를 보여주는 시뮬레이션 결과이고, 도 7b는 광학층의 평면도이다. 도 8은 산화 영역의 폭 변화에 따른 측면 누설 전류의 변화를 보여주는 도면이다. 도 9는 산화 영역의 폭 변화에 따른 유효 주입 전류의 변화를 보여주는 도면이다.
도 7a 및 도 7b를 참조하면, 산화된 가장자리 영역(51)의 폭(W1)이 증가할수록 유효 주입 전류의 밀도는 증가하는 것을 알 수 있다. 산화된 가장자리 영역(51)의 폭이 1㎛인 경우 주입된 전류 밀도는 약 1A/cm2 인 반면, 산화된 가장자리 영역(51)의 폭이 5㎛인 경우 전류 밀도는 약 1.25A/cm2 로 증가하였다. 산화된 가장자리 영역(51)의 폭이 10㎛인 경우 전류 밀도는 약 1.8A/cm2 로 증가하였고, 산화된 가장자리 영역(51)의 폭이 12㎛인 경우 전류 밀도는 약 2.4A/cm2 로 증가한 것을 알 수 있다.
그러나, 산화된 가장자리 영역(51)의 폭이 12㎛인 경우 광학층(50)의 중앙 영역에 전류가 집중되어 구동 전압이 높아지는 문제가 발생할 수 있다. 따라서, 산화된 가장자리 영역(51)의 폭을 5㎛ 내지 11㎛로 제어하는 경우 광학층(50)의 중앙 영역(52)에서 구동 전압을 과도하게 높이지 않으면서 전류 밀도를 증가시켜 발광 효율을 개선할 수 있다.
실시예에 따르면, 광학층(50)의 가장자리 영역(51)의 면적이 중앙 영역(52)의 면적보다 넓을 수 있다. 예시적으로 폭(W2)이 30㎛인 정사각형 형상의 광학층에서 가장자리 영역(51)의 폭(W1)이 모두 5㎛인 경우, 중앙 영역(52)의 폭은 20㎛일 수 있다. 따라서, 광학층(50)의 전체 면적이 900㎛2이고 중앙 영역(52)의 면적은 400㎛2이므로 가장자리 영역(51)의 면적은 500㎛2 일 수 있다. 즉, 측면 누설 전류를 차단하기 위해서 가장자리 영역(51)의 면적이 중앙 영역(52)의 면적보다 넓어질 수 있다.
예시적으로 중앙 영역(52)의 면적은 광학층 전체 면적의 9% 내지 45%일 수 있고, 가장자리 영역(51)의 면적은 광학층 전체 면적의 55% 내지 91%일 수 있다.
전술한 바와 같이 광학층(50)의 두께는 1㎛ 내지 10㎛일 수 있으므로, 광학층의 가장자리 영역의 두께와 폭의 비(두께:폭)는 1:0.1 내지 1:11일 수 있다. 이 조건을 만족하는 경우 중앙 영역의 전류밀도를 증가시켜 발광 효율을 개선할 수 있다.
도 8을 참조하면, 가장자리 영역(51)의 길이가 증가할수록 측면 누설 전류와 내부 주입 전류의 비가 점차 작아지는 것을 확인할 수 있다. 전술한 바와 같이 산화된 가장자리 영역(51)의 폭이 5㎛ 내지 11㎛인 경우 측면 누설 전류의 비율은 17.4% 내지 6.4%로 감소하는 것을 알 수 있다.
예시적으로 측면 누설 전류의 비율이 17.4%인 경우 내부 주입 전류는 82.6%일 수 있고, 측면 누설 전류의 비율이 6.4%인 경우 내부 주입 전류는 93.6%일 수 있다.
따라서, 발광소자에 전류 주입시 발광소자의 측면으로 흐르는 측면 누설 전류는 발광소자에 인가되는 총 전류량의 6% 내지 20%일 수 있다.
도 9를 참조하면, 산화된 가장자리 영역이 없는 경우의 발광효율을 100%로 할 때, 가장자리 영역의 폭이 5um일 경우 발광효율은 191.3%로 증가하였고, 가장자리 영역의 폭이 12um일 경우 발광효율은 217%로 증가하였음을 알 수 있다.
도 10은 일반적인 마이크로 발광소자의 광 추출 효율을 보여주는 도면이고, 도 11은 본 발명의 일 실시예에 따른 마이크로 발광소자의 광 추출 효율을 보여주는 도면이다.
도 10을 참조하면, 종래 마이크로 발광소자의 경우 각 반도체층이 AlGaAs로 구성되어 굴절률은 약 3.3이고 공기의 굴절률 1이므로 스넬의 법칙에 의해 임계각은 약 17.6도이다. 따라서, 대부분의 광이 임계각보다 크므로 전반사되어 광 추출 효율이 매우 낮은 문제가 있다. 또한, 반도체층이 GaN인 경우에도 굴절률이 2.44이므로 임계각이 24.2도 이므로 광 추출 효율이 상대적으로 낮다.
그러나, 도 11과 같이 실시예에 따르면, 산화된 가장자리 영역(51)은 AlOx의 조성을 가지므로 굴절률이 1.55로 작아지므로 공기와의 임계각은 40.2도로 커지게 된다. 따라서, 활성층(40)에서 출사된 광의 일부(L2)는 가장자리 영역(51)을 통해 외부로 출사될 수 있다. 따라서, 실시예에 따르면 가장자리 영역에 의해 누설 전류를 감소하는 동시에 광 추출 효율이 개선될 수 있다.
실시예에 따르면 발광 소자의 측면에 요철이 형성될 수 있다. 요철은 반도체 마스크 공정을 이용하여 제작할 수 있다. 따라서, 광학층의 외측면의 러프니스가 증가하여 광 추출 효율이 향상될 수 있다.
도 12는 도 1의 변형예이다.
도 12를 참조하면, 실시예에 따른 마이크로 발광소자는 발광구조물(ES1) 및 전극을 포함할 수 있다. 발광구조물(ES1)은 제1 도전형 반도체층(30), 활성층(40), 제2 도전형 반도체층(60)을 포함할 수 있다.
발광구조물(ES1)은 제1 도전형 반도체층(30), 활성층(40), 제2 도전형 반도체층(60)이 순서대로 적층된 구조일 수 있다. 이때, 제1 도전형 반도체층(30)과 활성층(40) 사이에는 제1 광학층(50)이 배치될 수 있고, 제2 도전형 반도체층(60)과 활성층(40) 사이에는 제2 광학층(80)이 배치될 수 있다.
제1 광학층(50)과 제2 광학층(80)은 전술한 바와 같이 활성층(40) 및 제2 도전형 반도체층(60)에 비해 알루미늄의 조성이 높을 수 있다. 예시적으로 제1 광학층(50)과 제2 광학층(80)은 높은 Al조성비를 갖는 AlGaN, InAlGaN, AlGaAs, AlGaP, AlAsP, AlGaAsP, AlGaInP, InAlGaAs, InAlGaAsP 또는 AlInGaAsSb 중 어느 하나 이상으로 구성될 수 있다. 이때, 알루미늄의 조성은 80% 내지 100%일 수 있다. 따라서, 수증기와 접촉하면 제1 광학층(50)과 제2 광학층(80)은 측면에서부터 산화될 수 있다.
제1 광학층(50)과 제2 광학층(80)은 산화되지 않은 중앙 영역(52, 82) 및 산화된 가장자리 영역(51, 81)을 포함할 수 있다. 가장자리 영역(51, 81)은 산화가 진행되어 중앙 영역(52, 82)에 비해 저항이 높고 굴절률은 낮을 수 있다. 따라서, 주입된 캐리어는 상대적으로 저항이 낮은 중앙 영역(52, 82)으로 집중되므로 측면으로 누설되는 전류를 줄일 수 있다.
이때 제1 광학층(50)의 가장자리 영역(51)의 폭과 제2 광학층(80)의 가장자리 영역(81)의 폭은 동일할 수도 있으나 반드시 이에 한정하는 것은 아니고 제2 광학층(80)의 가장자리 영역(81)의 폭이 제1 광학층(50)의 가장자리 영역(51)의 폭보다 작을 수 있다. 이와 같은 구조에서는 제 2 도전형 반도체층(60)으로부터 활성층으로 주입되는 캐리어(정공)의 흐름 뿐 아니라 제1 도전형 반도체층(30)에서 주입되는 캐리어(전자)의 흐름을 중앙 영역으로 집중시킬 수 있어 활성층(40) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다.
도 13은 본 발명의 다른 실시예에 따른 마이크로 발광소자의 도면이고, 도 14a 내지 도 14e는 본 발명의 다른 실시예에 따른 마이크로 발광소자를 제조하는 순서를 보여주는 도면이다.
도 13을 참조하면, 마이크로 발광소자는 기판(110), 기판(110) 상에 배치되는 제1 도전형 반도체층(130), 활성층(140) 및 제2 도전형 반도체층(160)을 포함하고, 활성층(140)과 제2 도전형 반도체층(160) 사이에는 광학층(182)이 배치될 수 있다.
기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼로 형성될 수 있으며, 열 전도성이 뛰어난 물질로 형성될 수 있고, 전도성 기판 또는 절연성 기판을 포함할 수 있다. 예컨대, 사파이어(Al2O3), SiO2, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga203 중 적어도 하나를 사용할 수 있다.
제1 도전형 반도체층(130), 활성층(140), 및 제2 도전형 반도체층(160)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, GaN, InGaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, InGaAsP, InAlGaAs, InAlGaAsP, InGaAsSb 중 어느 하나 이상으로 형성될 수 있으나, 이에 한정하지 않는다.
활성층(140)은 우물층과 장벽층이 교대로 배치되어 가시광을 출력할 수 있다. 활성층(140)은 청색, 녹색, 적색 파장대의 광을 출사할 수 있으나 반드시 이에 한정하는 것은 아니고 자외선 파장대 또는 적외선 파장대의 광을 출사할 수도 있다.
광학층(182)은 활성층(140)과 제2 도전형 반도체층(160) 사이에 배치될 수 있다. 광학층(182)은 내부에 개구 영역(182a)이 형성될 수 있다. 따라서, 발광 구조물의 가장자리에 배치되는 광학층(182)은 전류 차단 영역으로 기능하고 광학층(182)의 중앙에 형성된 개구 영역(182a)은 전류 패스 영역으로 기능할 수 있다.
광학층(182)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)을 포함할 수 있으나 반드시 이에 한정하는 것은 아니고 다양한 절연 재질을 포함할 수도 있다. 또한 광학층(182)은 알루미늄을 포함하는 산화 가능한 반도체층(예: AlGaAs)으로 구성되고 중앙에 개구 영역이 형성된 구조일 수도 있다.
광학층(182)의 두께는 1㎛ 내지 10㎛일 수 있다. 광학층(182)의 두께가 1㎛ 보다 작으면 두께가 너무 얇아 캐리어가 발광소자의 측면을 따라 이동할 수 있으며, 광학층(182)의 두께가 10㎛보다 커지면 광학층(182)에 의해 발광소자의 두께가 증가하고 단차가 커져 광학적 또는 전기적 특성이 저하될 수 있다.
광학층(182)의 폭은 5㎛ 내지 11㎛일 수 있다. 광학층(182)의 폭을 5㎛ 내지 11㎛로 제어하는 경우 광학층(182)의 중앙에 배치된 개구 영역에서 구동 전압을 과도하게 높이지 않으면서 전류 밀도를 증가시켜 발광 효율을 개선할 수 있다.
발광소자의 최대폭과 광학층(182)의 두께의 비는 1: 0.01 내지 1: 0.9일 수 있다. 발광소자의 최대폭은 제1 도전형 반도체층(130)의 최대폭일 수 있다. 발광소자의 최대폭은 1㎛ 내지 100㎛일 수 있다. 발광소자의 폭과 광학층(182)의 두께의 비가 1: 0.01 내지 1: 0.9를 만족하지 못하면 캐리어가 발광소자의 측면을 따라 이동하여 누설 전류가 커지거나, 발광소자의 두께가 두꺼워지는 문제가 있다.
활성층(140)과 광학층(182) 사이에는 보호층(181)이 형성될 수 있다. 보호층은 광학층(182)을 형성하는 과정에서 활성층(140)이 노출되는 것을 방지할 수 있다. 보호층은 도핑되지 않은 GaN일 수 있으나 반드시 이에 한정하는 것은 아니고 다시 에피 성장이 가능한 다양한 반도체 조성을 가질 수도 있다.
전자 차단층(183)은 광학층(182) 상에 배치될 수 있다. 따라서, 전자 차단층(183)은 광학층(182) 상에 배치되는 제1 차단영역(183a) 및 광학층(182)의 개구 영역(182a)의 내부에 배치되는 제2 차단영역(183b)을 포함할 수 있다. 또한, 전자 차단층(183)은 제1 차단영역(183a)과 제2 차단영역(183b) 사이에 형성되는 단차영역(183c)을 포함할 수 있다.
제1 전극(171)은 제1 도전형 반도체층(130)의 노출면(130a) 상에 배치될 수 있고, 제2 전극(172)은 제2 도전형 반도체층(160) 상에 배치될 수 있다.
도 14a 내지 도 14c를 참조하면, 기판(110) 상에 핵생성층(121), 버퍼층(122), 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(160), 보호층(181) 및 광학층(182)을 순차적으로 형성할 수 있다. 이후, 광학층(182)의 중앙에 개구 영역(182a)을 형성하여 보호층(181)을 일부 노출시킬 수 있다.
도 14d를 참조하면, 노출된 보호층(181) 상에 다시 에피를 성장시켜 전자 차단층(183)과 제2 도전형 반도체층(160)을 형성할 수 있다. 전자 차단층(183)은 보호층(181) 상에서 재성장하여 광학층(182)의 상부로 연장 형성될 수 있다. 성장 조건에 따라 광학층(182)의 상면 일부에는 전자 차단층(183)이 형성되지 않을 수도 있다.
도 14e를 참조하면, 메사 식각을 통해 복수 개의 발광 구조물(ES1, ES2)를 분리할 수 있다. 이후, 제1 도전형 반도체층(130)의 노출면(130a)을 형성하고 제1 전극(171)을 형성할 수 있다. 또한, 제2 도전형 반도체층(160) 상에는 제2 전극(172)을 형성할 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 마이크로 발광소자의 도면이고, 도 16a 내지 도 16f는 본 발명의 또 다른 실시예에 따른 마이크로 발광소자를 제조하는 순서를 보여주는 도면이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 발광소자는 활성층(140)의 폭이 광학층(182)의 폭보다 작게 형성되고 활성층(140)의 양단에 광학층(191)이 배치될 수 있다.
제1 도전형 반도체층(130)은 활성층(140)이 배치되는 돌출부(130b)를 포함하고, 돌출부(130b)의 폭은 활성층(140)의 폭보다 클 수 있다. 또한, 돌출부(130b)의 폭은 전자 차단층(183)의 폭과 동일하거나 더 클 수 있다.
실시예에 따르면, 광학층(191)이 활성층(140)을 둘러싸도록 배치되므로 전류 인가시 활성층(140)의 측면으로 누설되는 전류를 억제할 수 있다. 광학층(191)은 발광 구조물을 둘러싸는 절연층(190)의 일부 영역일 수 있다. 절연층(190)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)을 포함할 수 있으나 반드시 이에 한정하는 것은 아니고 다양한 절연 재질을 포함할 수도 있다.
도 16a 및 도 16b를 참조하면, 기판(110) 상에 핵생성층(121), 버퍼층(122), 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(160)을 순차적으로 형성할 수 있다. 이후 식각을 통해 활성층(140)과 제2 도전형 반도체층(160)을 복수 개의 발광 구조물로 분리할 수 있다.
도 16c를 참조하면, 각 발광 구조물의 활성층(140)의 측면을 일부 식각하여 오목부(ET1)를 형성할 수 있다. 활성층(140)의 측면을 식각하는 방법은 특별히 한정하지 않는다. 다양한 포토 마스크 및 반도체 식각 공정을 이용하여 활성층(140)의 측면을 식각할 수 있다. 예시적으로 언더컷 공정을 이용하여 활성층(140)의 측면을 선택적으로 식각할 수 있다. 이 과정에서 활성층(140)의 폭(W31)은 제1 도전형 반도체층(130)의 돌출부(130b) 및/또는 제2 도전형 반도체층(160)의 폭보다 작아질 수 있다.
도 16d를 참조하면, 발광 구조물에 절연층(190)을 코팅할 수 있다. 이때, 활성층(140)의 측면에 배치되는 절연 영역은 광학층의 기능을 수행할 수 있다.
도 16e 및 도 16f를 참조하면, 절연층(190)에 제2 도전형 반도체층(160)의 상면을 노출시키는 관통홀 및 제1 도전형 반도체층(130)의 상면을 노출시키는 관통홀을 형성하고, 제1 전극(171)과 제2 전극(172)을 각각 형성할 수 있다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 도면이다.
도 17을 참조하면, 실시예로 발광소자를 포함하는 표시장치는 패널 기판(410), 구동 박막 트랜지스터(T2), 평탄화층(430), 공통전극(CE), 화소전극(AE) 및 마이크로 발광소자(10)를 포함할 수 있다.
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
구동 박막 트랜지스터(T2)는 구동 소자로, 발광소자와 전기적으로 연결되어 발광소자를 구동할 수 있다.
게이트 전극(GE)은 게이트 라인과 함께 형성될 수 있다. 이러한, 게이트 전극(GE)은 게이트 절연층(440)로 덮일 수 있다.
게이트 절연층(440)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(440) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있으나, 이에 한정되지 않는다.
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것일 수 있다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 타측 상에 형성된다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 함께 형성될 수 있다.
평탄화막은 제2 패널 기판(410) 상에 배치될 수 있다. 평탄화막의 내부에 구동 박막 트랜지스터(T2)가 배치될 수 있다. 일 예에 따른 평탄화막은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질을 포함할 수 있으나, 이에 한정되지 않는다.
그루브(450)는 소정의 발광 영역으로, 발광소자가 배치될 수 있다. 여기서, 발광 영역은 디스플레이 장치에서 회로 영역을 제외한 나머지 영역으로 정의될 수 있다.
그루브(450)는 평탄화층(430)에서 오목하게 형성될 수 있다, 다만, 이에 한정되지 않는다.
마이크로 발광소자(10)는 그루브(450)에 배치될 수 있다. 마이크로 발광소자(10)의 제 1 전극 및 제 2 전극은 디스플레이 장치의 회로(미도시됨)와 연결될 수 있다.
마이크로 발광소자(10)의 제 2 전극은 화소전극(AE)을 통해 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결될 수 있다. 그리고 발광소자의 제1 전극은 공통전극(CE)을 통해 공통 전원 라인(CL)에 연결될 수 있다.
화소전극(AE)은 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 발광소자의 제2 전극을 전기적으로 연결할 수 있다.
공통전극(CE)은 공통 전원 라인(CL)과 발광소자의 제1 전극을 전기적으로 연결할 수 있다.
화소전극(AE)과 공통전극(CE)은 각각 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 물질을 포함할 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예에 따른 디스플레이 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 발광소자는 해상도에 맞게 복수로 배열되고 연결될 수 있다.
또한, 디스플레이 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
실시 예에 따른 발광소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 발광소자는 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 발광소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
또한, 이동 단말의 카메라 플래시는 실시 예의 발광소자를 포함하는 광원 모듈을 포함할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (10)
- 제1 도전형 반도체층;
제2 도전형 반도체층;
상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층; 및
상기 제2 도전형 반도체층과 상기 활성층 사이에 배치되는 광학층을 포함하고,
상기 광학층은 가장자리에 형성되는 전류 차단 영역 및 중앙에 형성되는 전류 패스 영역을 포함하는 마이크로 발광소자.
- 제1항에 있어서,
상기 광학층의 전체 면적 중에서 상기 전류 차단 영역의 면적은 상기 전류 패스 영역의 면적보다 큰 마이크로 발광소자.
- 제1항에 있어서,
상기 전류 차단 영역은 발광소자의 외측면으로 노출되고,
상기 발광소자의 폭과 상기 전류 차단 영역의 두께의 비는 1: 0.01 내지 1: 0.9인 마이크로 발광소자.
- 제2항에 있어서,
상기 발광소자의 폭과 상기 전류 차단 영역의 폭의 비는 1:0.05 내지 1: 0.5인 마이크로 발광소자.
- 제1항에 있어서,
상기 발광소자에 전류 주입시 발광소자의 측면으로 흐르는 전류량은 발광소자에 주입되는 전체 전류량의 6% 내지 50%인 마이크로 발광소자.
- 제1항에 있어서,
상기 광학층은 전자 차단층인 마이크로 발광소자.
- 제1항에 있어서,
상기 광학층은 두께 방향으로 알루미늄 조성이 상이한 마이크로 발광소자.
- 제7항에 있어서,
상기 전류 차단 영역은 광학층의 알루미늄이 산화된 산화 영역인 마이크로 발광소자.
- 제8항에 있어서,
상기 전류 차단 영역은 이웃한 반도체층보다 굴절률이 낮은 마이크로 발광소자.
- 제1항에 있어서,
상기 광학층은 절연 재질을 포함하는 마이크로 발광소자.
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