KR20220123889A - 아날로그-디지털 컨버터의 동작 방법 및 이를 수행하는 아날로그-디지털 컨버터 - Google Patents

Abstract

아날로그-디지털 컨버터의 동작 방법에서, 아날로그-디지털 컨버터의 제조 과정에서 아날로그-디지털 컨버터에 대한 테스트 동작을 수행하여, 아날로그-디지털 컨버터에서 생성되는 디지털 코드에 대한 이득 오차(gain error) 및 오프셋 오차(offset error)를 획득한다. 이득 오차 및 오프셋 오차를 저장한다. 제조 과정 이후에 아날로그-디지털 컨버터의 구동 과정에서, 이득 오차 및 오프셋 오차를 기초로 입력된 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 보정 디지털 코드를 생성 및 출력한다.

Description

아날로그-디지털 컨버터의 동작 방법 및 이를 수행하는 아날로그-디지털 컨버터{METHOD OF OPERATING ANALOG-TO-DIGITAL CONVERTER AND ANALOG-TO-DIGITAL CONVERTER PERFORMING THE SAME}

본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 아날로그-디지털 컨버터의 동작 방법 및 상기 동작 방법을 수행하는 아날로그-디지털 컨버터에 관한 것이다.

시스템 온 칩(system on chip; SOC)은 컴퓨팅 시스템 또는 다른 전자 시스템을 구현하기 위해 CPU(central processing unit), 메모리, 인터페이스(interface), 디지털 신호 처리 회로, 아날로그 신호 처리 회로 등 다양한 기능 블록들을 하나의 반도체 집적 회로에 집적하는 기술 또는 상기 기술에 따라 집적된 하나의 집적 회로(integrated circuit; IC)를 나타낸다.

또한, 시스템 온 칩은 아날로그 신호를 디지털 코드로 변환하기 위한 아날로그-디지털 컨버터(analog-to-digital converter; ADC)를 포함한다. 아날로그-디지털 컨버터는 아날로그 신호를 샘플링 하여 그 크기에 대응하는 디지털 코드 또는 디지털 신호로 변환한다. 반도체 공정의 특성 상 아날로그-디지털 컨버터의 출력은 일정 부분 오차를 가질 수 있으며, 이를 보정하기 위한 다양한 기술들이 연구되고 있다.

본 발명의 일 목적은 양산 과정에서의 특성 산포에 따라 발생하는 오차를 효과적으로 보상할 수 있는 아날로그-디지털 컨버터의 동작 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 동작 방법을 수행하는 아날로그-디지털 컨버터를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법에서, 아날로그-디지털 컨버터의 제조 과정에서 상기 아날로그-디지털 컨버터에 대한 테스트 동작을 수행하여, 상기 아날로그-디지털 컨버터에서 생성되는 디지털 코드에 대한 이득 오차(gain error) 및 오프셋 오차(offset error)를 획득한다. 상기 이득 오차 및 상기 오프셋 오차를 저장한다. 상기 제조 과정 이후에 상기 아날로그-디지털 컨버터의 구동 과정에서, 상기 이득 오차 및 상기 오프셋 오차를 기초로 입력된 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 보정 디지털 코드를 생성 및 출력한다.

상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 아날로그-디지털 컨버터는 저장부 및 아날로그-디지털 변환부를 포함한다. 상기 저장부는 아날로그-디지털 컨버터의 제조 과정에서 상기 아날로그-디지털 컨버터에 대한 테스트 동작을 수행하여, 상기 아날로그-디지털 컨버터에서 생성되는 디지털 코드에 대해 획득된 이득 오차(gain error) 및 오프셋 오차(offset error)를 저장한다. 상기 아날로그-디지털 변환부는 상기 제조 과정 이후에 상기 아날로그-디지털 컨버터의 구동 과정에서, 상기 이득 오차 및 상기 오프셋 오차를 기초로 입력된 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 보정 디지털 코드를 생성 및 출력한다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법에서, 아날로그-디지털 컨버터의 제조 과정에서 수행되는 테스트 동작에서, 상기 아날로그-디지털 컨버터가 제1 테스트 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 제1 테스트 디지털 코드를 생성한다. 상기 테스트 동작에서, 상기 아날로그-디지털 컨버터가 상기 제1 테스트 아날로그 신호와 다른 제2 테스트 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 제2 테스트 디지털 코드를 생성한다. 상기 테스트 동작에서, 테스트 장치가 상기 제1 테스트 디지털 코드 및 상기 제2 테스트 디지털 코드에 기초하여 상기 아날로그-디지털 컨버터에서 생성되는 디지털 코드에 대한 이득 오차(gain error)를 연산한다. 상기 테스트 동작에서, 상기 테스트 장치가 상기 제1 테스트 디지털 코드 및 상기 제2 테스트 디지털 코드 중 하나 및 상기 이득 오차에 기초하여 상기 아날로그-디지털 컨버터에서 생성되는 상기 디지털 코드에 대한 오프셋 오차(offset error)를 연산한다. 상기 제조 과정에서, 상기 이득 오차 및 상기 오프셋 오차를 상기 아날로그-디지털 컨버터의 내부 또는 외부에 배치되는 저장부에 저장한다. 상기 제조 과정 이후에 상기 아날로그-디지털 컨버터의 구동 과정에서, 상기 아날로그-디지털 컨버터가 상기 저장부에 저장된 상기 이득 오차 및 상기 오프셋 오차를 로딩한다. 상기 구동 과정에서, 상기 아날로그-디지털 컨버터가 입력된 제1 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 제1 디지털 코드를 생성한다. 상기 구동 과정에서, 상기 아날로그-디지털 컨버터가 상기 이득 오차 및 상기 오프셋 오차를 기초로 상기 제1 디지털 코드를 보정하여 제1 보정 디지털 코드를 생성 및 출력한다. 상기 이득 오차는, 상기 제1 테스트 디지털 코드에서 상기 제2 테스트 디지털 코드를 뺀 제1 차이(difference) 디지털 코드를 상기 제1 테스트 아날로그 신호에 대응하는 제1 이상(ideal) 디지털 코드에서 상기 제2 테스트 아날로그 신호에 대응하는 제2 이상 디지털 코드를 뺀 제2 차이 디지털 코드로 나눈 값에 대응한다. 상기 오프셋 오차는, 상기 제1 테스트 디지털 코드에서 상기 이득 오차와 상기 제1 이상 디지털 코드를 곱한 디지털 코드를 뺀 값에 대응한다.

상기와 같은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법 및 아날로그-디지털 컨버터에서는, 아날로그-디지털 컨버터의 제조 과정에서 테스트 동작을 수행하여, 양산 과정에서의 특성 차이에 따라 발생하는 오차를 미리 측정 및 획득하고 미리 저장할 수 있다. 또한, 아날로그-디지털 컨버터의 구동 과정에서, 미리 저장된 이득 오차 및 오프셋 오차를 기초로 아날로그-디지털 변환 동작에 대한 보정 동작을 수행하여, 보정 디지털 코드를 생성 및 출력할 수 있다. 또한, 상술한 보정 동작을 수행하기 위한 추가적인 회로 구성 및 설계 변경이 필요하지 않으며, 기존의 하드웨어 구성을 그대로 이용하여 보정 동작을 수행할 수 있다. 따라서, 추가적인 설계 오버헤드 및 추가 설계 비용 없이 정확도가 보다 향상된 아날로그-디지털 컨버터를 구현할 수 있다.

도 1은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법을 수행하는 테스트 장치를 나타내는 블록도이다.
도 3은 도 1의 이득 오차 및 오프셋 오차를 획득하는 단계의 일 예를 나타내는 순서도이다.
도 4a, 4b 및 5는 도 3의 이득 오차 및 오프셋 오차를 획득하는 동작을 설명하기 위한 도면들이다.
도 6은 도 1의 보정 디지털 코드를 생성 및 출력하는 단계의 일 예를 나타내는 순서도이다.
도 7은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.
도 8은 도 7의 아날로그-디지털 컨버터에 포함되는 아날로그-디지털 변환부의 일 예를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.
도 10 및 11은 도 6의 보정 디지털 코드를 생성하는 동작 및 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작을 설명하기 위한 도면들이다.
도 12는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 제조 방법을 나타내는 순서도이다.
도 13은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 집적 회로를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 전자 시스템을 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법을 나타내는 순서도이다.

도 1을 참조하면, 본 발명의 실시예들에 따른 아날로그-디지털 컨버터(analog-to-digital converter; ADC)의 동작 방법에서, 상기 아날로그-디지털 컨버터의 제조 과정에서 상기 아날로그-디지털 컨버터에 대한 테스트 동작을 수행하여, 상기 아날로그-디지털 컨버터에서 생성되는 디지털 코드에 대한 이득 오차(gain error) 및 오프셋 오차(offset error)를 획득한다(단계 S100). 단계 S100에 대해서는 도 3 등을 참조하여 보다 상세하게 후술하도록 한다.

일 실시예에서, 상기 테스트 동작은 상기 아날로그-디지털 컨버터를 대량 생산하는 과정에서 수행되는 양산 테스트일 수 있으며, 단계 S100은 테스트 장치에 의해 수행될 수 있다. 예를 들어, 상기 테스트 동작은 상기 아날로그-디지털 컨버터 자체의 전기적 특성을 테스트하는 동작일 수 있다. 일반적으로, 반도체 공정을 통해 반도체 웨이퍼 및/또는 반도체 칩 내에 포함되는 상기 아날로그-디지털 컨버터의 생산이 완료되면, 상기 테스트 장치를 이용하여 상기 아날로그-디지털 컨버터가 정상적으로 동작하는지를 테스트할 수 있으며, 이 때 단계 S100을 함께 수행하여 상기 이득 오차 및 상기 오프셋 오차를 획득할 수 있다.

단계 S100에서 획득된 상기 이득 오차 및 상기 오프셋 오차를 저장한다(단계 S200). 예를 들어, 상기 이득 오차 및 상기 오프셋 오차는 상기 테스트 동작을 수행한 이후에(즉, 상기 테스트 동작이 완료된 이후에) 저장부에 저장될 수 있다.

실시예에 따라서, 도 7을 참조하여 후술하는 것처럼 상기 저장부는 상기 아날로그-디지털 컨버터의 내부에 배치될 수도 있고, 도 9를 참조하여 후술하는 것처럼 상기 저장부는 상기 아날로그-디지털 컨버터의 외부에 배치될 수도 있다.

상기 아날로그-디지털 컨버터의 제조 과정 이후에 상기 아날로그-디지털 컨버터의 구동 과정에서, 상기 아날로그-디지털 컨버터는 상기 이득 오차 및 상기 오프셋 오차를 기초로 입력된 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 보정(calibration) 디지털 코드를 생성 및 출력한다(단계 S300). 단계 S300에 대해서는 도 6 등을 참조하여 보다 상세하게 후술하도록 한다.

일 실시예에서, 상기 아날로그-디지털 컨버터의 구동 과정은, 상기 아날로그-디지털 컨버터를 포함하는 반도체 칩의 실제 동작 환경에서 수행될 수 있다. 상기 반도체 칩은 다양한 용도로 상기 아날로그-디지털 컨버터를 포함할 수 있고, 상기 실제 동작 환경에서 상기 아날로그-디지털 컨버터를 이용하여 아날로그 입력을 디지털 출력으로 변환할 수 있으며, 이 때 단계 S300과 같이 상기 이득 오차 및 상기 오프셋 오차를 이용하여 상기 디지털 출력의 정확도를 향상시킬 수 있다.

반도체 공정의 특성 상, 칩 및/또는 소자마다 오프셋, 선형성(linearity) 등이 달라질 수 있고, 이에 따라 동일한 반도체 공정을 통해 생산된 복수의 아날로그-디지털 컨버터들에 동일한 아날로그 신호를 입력하더라도 복수의 아날로그-디지털 컨버터들로부터 출력되는 복수의 디지털 코드들은 서로 일정 부분 오차를 가질 수 있다. 종래에는 이러한 양산 과정에서의 특성 차이(즉, 특성 산포)에 따라 발생하는 오차를 고려하여 아날로그-디지털 컨버터를 사용하였다. 예를 들어, 약 0V 내지 1.8V의 아날로그 전압에 기초하여 동작하는 시스템 온 칩에서 12비트의 아날로그-디지털 컨버터를 사용하는 경우에, 상기 아날로그-디지털 컨버터는 이론적으로는 약 0.44mV의 차이도 구별이 가능하지만, 실제로는 상기와 같은 특성 차이에 따라서 약 10mV의 오차를 감안하여 사용될 수 있다. 또한, 보다 정확한 아날로그-디지털 컨버터가 필요한 경우에, 종래에는 아날로그-디지털 컨버터의 해상도(resolution)를 높이거나, 이미 알고 있는 기준 신호를 별도의 입력으로 수신하고 이를 이용하여 출력을 보정하였다. 다만, 상술한 종래의 방식들을 위해서는 추가적인 회로 구성 및 설계 변경이 필요하였으며, 이에 따라 추가적인 설계 오버헤드(overhead)가 발생하는 문제가 있었다.

본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법에서는, 상기 아날로그-디지털 컨버터의 제조 과정에서 상기 테스트 동작을 수행하여, 양산 과정에서의 특성 차이에 따라 발생하는 오차(즉, 상기 이득 오차 및 상기 오프셋 오차)를 미리 측정 및 획득하고 미리 저장할 수 있다. 또한, 상기 아날로그-디지털 컨버터의 구동 과정에서, 미리 저장된 상기 이득 오차 및 상기 오프셋 오차를 기초로 상기 아날로그-디지털 변환 동작에 대한 보정 동작을 수행하여, 상기 보정 디지털 코드를 생성 및 출력할 수 있다. 또한, 상술한 보정 동작을 수행하기 위한 추가적인 회로 구성 및 설계 변경이 필요하지 않으며, 기존의 하드웨어 구성을 그대로 이용하여 상기 보정 동작을 수행할 수 있다. 따라서, 추가적인 설계 오버헤드 및 추가 설계 비용 없이 정확도가 보다 향상된 아날로그-디지털 컨버터를 구현할 수 있다.

도 2는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법을 수행하는 테스트 장치를 나타내는 블록도이다.

도 2를 참조하면, 테스트 장치(또는 테스트 시스템)(1000)는 복수의 아날로그-디지털 컨버터들(ADC1, ADC2, ..., ADCK)(1200a, 1200b, ..., 1200k)(K는 2 이상의 자연수), 테스트 신호 생성기(1400) 및 테스트 결과 생성기(1500)를 포함한다. 테스트 장치(1000)는 테스트 컨트롤러(1100) 및 메모리(1300)를 더 포함할 수 있다.

테스트 장치(1000)는 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k)의 전기적 특성을 테스트할 수 있다. 예를 들어, 테스트 장치(1000)는 DC(direct current) 테스트, 신호의 전달 지연 시간, 셋업(set-up) 시간과 홀드(hold) 시간 등과 관련된 AC(alternating current) 마진(margin) 테스트 등을 수행할 수 있다. 또한, 테스트 장치(1000)는 본 발명의 실시예들에 따라 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k) 각각에 대한 상기 이득 오차 및 상기 오프셋 오차를 획득하기 위한 동작을 수행할 수 있다. 테스트 장치(1000)는 자동 테스트 장비(automatic test equipment; ATE)라고 부를 수도 있다.

아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k) 각각은 테스트 장치(1000)에 의해 수행되는 테스트 동작의 대상이며, 본 발명의 실시예들에 따른 아날로그-디지털 컨버터일 수 있다. 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k)은 피검사 장치(device under test; DUT)라고 부를 수도 있다.

실시예에 따라서, 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k)에 대해 직접적으로 테스트가 수행될 수도 있고, 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k)을 포함하는 반도체 칩(또는 반도체 소자 반도체 장치) 및/또는 집적 회로(integrated circuit; IC)에 대해 테스트가 수행될 수도 있다. 예를 들어, 도 14를 참조하여 후술하는 것처럼, 상기 반도체 칩은 시스템 온 칩(system on chip; SOC) 또는 어플리케이션 프로세서(application processor; AP)일 수 있다.

테스트 신호 생성기(1400)는 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k)에 제공되는 테스트 신호들을 생성할 수 있다. 예를 들어, 테스트 신호 생성기(1400)는 상기 이득 오차 및 상기 오프셋 오차를 생성하기 위한 테스트 아날로그 신호들을 생성할 수 있다.

테스트 결과 생성기(1500)는 테스트 신호 생성기(1400)로부터 제공되는 상기 테스트 신호들을 기초로 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k)에 의해 생성되는 출력 값들에 기초하여 테스트 결과 신호들을 생성할 수 있다. 예를 들어, 테스트 결과 생성기(1500)는 상기 출력 값들과 기준 값을 비교하여 상기 테스트 결과 신호들을 생성할 수 있다. 또한, 테스트 결과 생성기(1500)는 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k)이 상기 테스트 아날로그 신호들을 기초로 생성하는 테스트 디지털 코드들에 기초하여 상기 이득 오차 및 상기 오프셋 오차를 생성할 수 있다.

테스트 컨트롤러(1100)는 테스트 신호 생성기(1400) 및 테스트 결과 생성기(1500)의 동작을 제어하고 테스트 장치(1000)의 다른 구성요소들을 제어함으로써, 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k) 각각에 대한 테스트를 제어할 수 있다.

일 실시예에서, 테스트 컨트롤러(1100) 및 테스트 결과 생성기(1500)는 각각 연산 처리를 위한 적어도 하나의 프로세서를 포함할 수 있다. 예를 들어, 상기 프로세서는 병렬 처리를 위한 FPGA(Field Programmable Gate Array) 및/또는 직렬 처리를 위한 CPU(Central Processing Unit)를 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 상기 프로세서는 병렬 처리 및/또는 직렬 처리를 위한 임의의 프로세서 및/또는 컨트롤러를 포함할 수 있다.

메모리(1300)는 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k) 각각에 대한 테스트를 수행하는 데 필요한 데이터를 저장할 수 있다.

일 실시예에서, 메모리(1300)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 및 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 중 적어도 하나를 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 메모리(1300)는 SSD(Solid State Drive), UFS(Universal Flash Storage), MMC(Multi Media Card), eMMC(embedded MMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(memory stick), 칩 카드(chip card), USB(Universal Serial Bus) 카드, 스마트 카드(smart card), CF(Compact Flash) 카드 등을 포함할 수도 있다.

일 실시예에서, 테스트 장치(1000)의 구성요소들 사이의 인터페이스는 SCSI(Small Computer Small Interface), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(Serial Attached SCSI), PCIe(Peripheral component interconnect express), USB(Universal Serial Bus) 등과 같은 버스 포맷들 중 하나로 구현될 수 있다.

한편 도시하지는 않았으나, 테스트 장치(1000)는 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k)이 장착되는 보드(board) 및 소켓(socket), 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k)을 테스트 장치(1000)로 이송하는 핸들러(handler) 등을 더 포함할 수 있다.

도 3은 도 1의 이득 오차 및 오프셋 오차를 획득하는 단계의 일 예를 나타내는 순서도이다.

도 1 및 3을 참조하면, 상기 이득 오차 및 상기 오프셋 오차를 획득하는데 있어서(단계 S100), 2 포인트 보정(2 point calibration) 방식에 기초하여 상기 이득 오차 및 상기 오프셋 오차를 연산할 수 있다.

구체적으로, 상기 아날로그-디지털 컨버터가 제1 테스트 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 제1 테스트 디지털 코드를 생성할 수 있고(단계 S110), 상기 아날로그-디지털 컨버터가 상기 제1 테스트 아날로그 신호와 다른 제2 테스트 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 제2 테스트 디지털 코드를 생성할 수 있다(단계 S120). 예를 들어, 상기 제1 테스트 아날로그 신호 및 상기 제2 테스트 아날로그 신호는 서로 다른 전압 레벨을 가질 수 있다.

상기 제1 테스트 디지털 코드 및 상기 제2 테스트 디지털 코드에 기초하여 상기 이득 오차를 연산할 수 있고(단계 S130), 상기 제1 테스트 디지털 코드 및 상기 제2 테스트 디지털 코드 중 하나 및 상기 이득 오차에 기초하여 상기 오프셋 오차를 연산할 수 있다(단계 S140). 상기 이득 오차 및 상기 오프셋 오차를 연산하는 구체적인 과정에 대해서는 도 5를 참조하여 상세하게 후술하도록 한다.

상술한 것처럼, 단계 S110, S120, S130 및 S140은 상기 아날로그-디지털 컨버터의 제조 과정에서 수행되는 상기 테스트 동작에서 수행되며, 예를 들어 도 2의 테스트 장치(1000)에 의해 수행될 수 있다.

도 4a, 4b 및 5는 도 3의 이득 오차 및 오프셋 오차를 획득하는 동작을 설명하기 위한 도면들이다.

도 4a 및 4b를 참조하면, 아날로그-디지털 컨버터(100)가 테스트 아날로그 신호에 기초하여 테스트 디지털 코드를 생성하는 동작을 나타내고 있다. 아날로그-디지털 컨버터(100)는 전원 전압(VDD)에 기초하여 동작하며, 도 2의 아날로그-디지털 컨버터들(1200a, 1200b, ..., 1200k) 중 하나일 수 있다.

도 4a에 도시된 것처럼, 아날로그-디지털 컨버터(100)는 제1 테스트 아날로그 신호(TVIN1)에 대한 아날로그-디지털 변환 동작을 수행하여 제1 테스트 디지털 코드(TDO1_REAL)를 생성할 수 있다. 다시 말하면, 도 4a는 도 3의 단계 S110을 나타낸다. 도 2의 테스트 신호 생성기(1400)는 제1 테스트 아날로그 신호(TVIN1)를 생성하여 아날로그-디지털 컨버터(100)에 제공할 수 있고, 아날로그-디지털 컨버터(100)로부터 출력되는 제1 테스트 디지털 코드(TDO1_REAL)는 도 2의 테스트 결과 생성기(1500)로 제공될 수 있다.

또한, 도 4b에 도시된 것처럼, 아날로그-디지털 컨버터(100)는 제2 테스트 아날로그 신호(TVIN2)에 대한 아날로그-디지털 변환 동작을 수행하여 제2 테스트 디지털 코드(TDO2_REAL)를 생성할 수 있다. 다시 말하면, 도 4b는 도 3의 단계 S120을 나타낸다. 도 2의 테스트 신호 생성기(1400)는 제2 테스트 아날로그 신호(TVIN2)를 생성하여 아날로그-디지털 컨버터(100)에 제공할 수 있고, 도 2의 아날로그-디지털 컨버터(100)로부터 출력되는 제2 테스트 디지털 코드(TDO2_REAL)는 테스트 결과 생성기(1500)로 제공될 수 있다.

일 실시예에서, 제1 테스트 아날로그 신호(TVIN1)는 제1 전압 레벨을 가지고, 제2 테스트 아날로그 신호(TVIN2)는 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가질 수 있다. 예를 들어, 상기 제1 전압 레벨은 전원 전압(VDD)의 전압 레벨에 X(X는 0보다 크고 1보다 작은 실수)를 곱한 값에 대응하고, 상기 제2 전압 레벨은 전원 전압(VDD)의 전압 레벨에 Y(Y는 X보다 크고 1보다 작은 실수)를 곱한 값에 대응할 수 있다. 예를 들어, X는 1/8이고, Y는 7/8일 수 있다. 다만 본 발명은 이에 한정되지 않으며, X, Y는 실시예에 따라서 다양하게 변경될 수 있다.

도 5를 참조하면, 아날로그-디지털 컨버터(100)에 입력되는 입력 아날로그 전압과 이에 기초하여 아날로그-디지털 컨버터(100)로부터 생성되는 디지털 코드의 관계를 나타내고 있다. 도 5에서, "DO_IDEAL"은 입력 아날로그 전압과 디지털 코드 사이의 이상적인(ideal) 제1 관계를 나타내며, "DO_REAL"은 아날로그-디지털 컨버터(100)에 존재하는 오차로 인한 입력 아날로그 전압과 디지털 코드 사이의 실제(real) 제2 관계를 나타낸다.

아날로그-디지털 컨버터(100)에 제1 테스트 아날로그 신호(TVIN1)가 입력되는 경우에, 이론상으로는 제1 관계(DO_IDEAL)에 따라 제1 이상(ideal) 디지털 코드(TDO1_IDEAL)가 생성 및 출력되어야 하지만, 보정 동작이 수행되지 않는 경우에 아날로그-디지털 컨버터(100)에 존재하는 오차로 인해 실제로는 제2 관계(DO_REAL)에 따라 제1 테스트 디지털 코드(TDO1_REAL)가 생성 및 출력될 수 있다. 이와 유사하게, 아날로그-디지털 컨버터(100)에 제2 테스트 아날로그 신호(TVIN2)가 입력되는 경우에, 이론상으로는 제1 관계(DO_IDEAL)에 따라 제2 이상 디지털 코드(TDO2_IDEAL)가 생성 및 출력되어야 하지만, 실제로는 제2 관계(DO_REAL)에 따라 제2 테스트 디지털 코드(TDO2_REAL)가 생성 및 출력될 수 있다.

상술한 것처럼, 아날로그-디지털 컨버터(100)에 존재하는 오차로 인해 제1 이상 디지털 코드(TDO1_IDEAL)와 제1 테스트 디지털 코드(TDO1_REAL) 사이의 차이(DIFF_T1) 및 제2 이상 디지털 코드(TDO2_IDEAL)와 제2 테스트 디지털 코드(TDO2_REAL) 사이의 차이(DIFF_T2)가 발생할 수 있다. 이러한 차이들(DIFF_T1, DIFF_T2)을 유발하는 원인으로는 오프셋 오차, DNE(또는 DNL)(differential nonlinearity error), INE(또는 INL)(integral nonlinearity error) 등이 있을 수 있다.

오프셋 오차는 가장 낮은 입력 전압 및 가장 높은 입력 전압이 제공될 때 가장 작은 출력 코드 및 가장 큰 출력 코드가 생성되지 않는 것을 나타낼 수 있다. 예를 들어, 입력 전압의 범위가 약 0V 내지 1.8V이고 출력 코드가 12비트인 경우에, 이론적으로는 약 0V가 입력되면 0코드가 출력되고 약 1.8V가 입력되면 4095코드가 출력되어야 하지만, 실제로는 그렇지 않은 것을 나타낼 수 있다. 예를 들어, 오프셋 오차는 하부의(bottom) 오프셋 오차(B_OFFSET) 및 상부의(top) 오프셋 오차(T_OFFSET)를 포함할 수 있다.

DNE 및 INE는 아날로그-디지털 컨버터 및 디지털-아날로그 컨버터에서 일반적으로 사용되는 성능 측정 파라미터일 수 있다. DNE는 인접한 디지털 값에 해당하는 두 아날로그 값 간의 편차를 설명하는 용어일 수 있으며, INE는 아날로그-디지털 컨버터에서 이상적인 입력 임계값(threshold value)과 특정 출력 코드의 측정된 임계값 레벨 간의 편차를 설명하는 용어일 수 있다. 다시 말하면, DNE는 출력 코드가 1코드만큼 증가하는 것에 대한 입력 전압의 차이가 발생하는 오차를 나타낼 수 있고, INE는 입력 전압에 대한 이상 코드와 실제 코드 사이의 오차를 나타낼 수 있다.

본 발명의 실시예들에 따르면, 상기와 같은 제1 이상 디지털 코드(TDO1_IDEAL)와 제1 테스트 디지털 코드(TDO1_REAL) 사이의 차이(DIFF_T1) 및 제2 이상 디지털 코드(TDO2_IDEAL)와 제2 테스트 디지털 코드(TDO2_REAL) 사이의 차이(DIFF_T2)를 감소시키기 위해, 제1 테스트 디지털 코드(TDO1_REAL) 및 제2 테스트 디지털 코드(TDO2_REAL)에 기초하여 상기 이득 오차 및 상기 오프셋 오차를 연산할 수 있다.

일 실시예에서, 상기 이득 오차는 제1 테스트 디지털 코드(TDO1_REAL)에서 제2 테스트 디지털 코드(TDO2_REAL)를 뺀 제1 차이(difference) 디지털 코드를 제1 이상 디지털 코드(TDO1_IDEAL)에서 제2 이상 디지털 코드(TDO2_IDEAL)를 뺀 제2 차이 디지털 코드로 나눈 값에 대응할 수 있다. 다시 말하면, 이득 오차(GE)는 하기의 [수학식 1]에 기초하여 획득될 수 있다.

[수학식 1]

GE = (TDO1_REAL - TDO2_REAL) / (TDO1_IDEAL - TDO2_IDEAL)

일 실시예에서, 상기 오프셋 오차는 제1 테스트 디지털 코드(TDO1_REAL)에서 상기 이득 오차와 제1 이상 디지털 코드(TDO1_IDEAL)를 곱한 디지털 코드를 뺀 값에 대응할 수 있다. 다시 말하면, 오프셋 오차(OE)는 하기의 [수학식 2]에 기초하여 획득될 수 있다.

[수학식 2]

OE = TDO1_REAL - (GE * TDO1_IDEAL)

다만 본 발명은 이에 한정되지 않으며, 상기 오프셋 오차는 제2 테스트 디지털 코드(TDO2_REAL)에서 상기 이득 오차와 제2 이상 디지털 코드(TDO2_IDEAL)를 곱한 디지털 코드를 뺀 값에 대응할 수도 있다. 다시 말하면, 오프셋 오차(OE)는 하기의 [수학식 3]에 기초하여 획득될 수도 있다.

[수학식 3]

OE = TDO2_REAL - (GE * TDO2_IDEAL)

도 2의 테스트 결과 생성기(1500)는 제1 테스트 디지털 코드(TDO1_REAL) 및 제2 테스트 디지털 코드(TDO2_REAL)를 기초로 상술한 연산들을 수행하여 이득 오차(GE) 및 오프셋 오차(OE)를 획득할 수 있다.

한편, 도 2의 메모리(1300)는 제1 테스트 아날로그 신호(TVIN1), 제2 테스트 아날로그 신호(TVIN2), 제1 테스트 디지털 코드(TDO1_REAL), 제2 테스트 디지털 코드(TDO2_REAL), 이득 오차(GE) 및 오프셋 오차(OE)와 관련된 적어도 하나의 데이터를 저장할 수 있다.

한편, 2 포인트 보정 방식에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 3개 이상의 테스트 아날로그 신호들 및 3개 이상의 테스트 디지털 코드들을 이용하여 상기 이득 오차 및 상기 오프셋 오차를 연산할 수도 있고, 1개의 테스트 아날로그 신호 및 1개의 테스트 디지털 코드를 이용하여 상기 이득 오차 및 상기 오프셋 오차를 연산할 수도 있다.

도 6은 도 1의 보정 디지털 코드를 생성 및 출력하는 단계의 일 예를 나타내는 순서도이다.

도 1 및 6을 참조하면, 상기 보정 디지털 코드를 생성 및 출력하는데 있어서(단계 S300), 상기 저장부에 저장된 상기 이득 오차 및 상기 오프셋 오차를 로딩할 수 있다(단계 S310).

상기 아날로그-디지털 컨버터는 입력된 제1 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 제1 디지털 코드를 생성할 수 있고(단계 S320), 상기 이득 오차 및 상기 오프셋 오차를 기초로 상기 제1 디지털 코드를 보정하여 제1 보정 디지털 코드를 연산할 수 있다(단계 S330). 상기 제1 보정 디지털 코드를 연산하는 구체적인 과정에 대해서는 도 10을 참조하여 상세하게 후술하도록 한다.

상술한 것처럼, 단계 S310, S320 및 S330은 상기 아날로그-디지털 컨버터의 구동 과정에서 상기 아날로그-디지털 컨버터에 의해 수행될 수 있다.

도 7은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.

도 7을 참조하면, 아날로그-디지털 컨버터(100a)는 저장부(110) 및 아날로그-디지털 변환부(120)를 포함한다. 도 7은 저장부(110)가 아날로그-디지털 컨버터(100a)의 내부에 배치되는 실시예를 나타내고 있다.

저장부(110)는 이득 오차(GE) 및 오프셋 오차(OE)를 저장한다. 이득 오차(GE) 및 오프셋 오차(OE)는 도 1 내지 5를 참조하여 상술한 것처럼 획득될 수 있다. 다시 말하면, 이득 오차(GE) 및 오프셋 오차(OE)는 아날로그-디지털 컨버터(100a)의 제조 과정에서 아날로그-디지털 컨버터(100a)에 대한 테스트 동작을 수행하여, 아날로그-디지털 컨버터(100a)에서 생성되는 디지털 코드를 보상하는데 이용하도록 획득될 수 있다.

일 실시예에서, 저장부(110)는 레지스터(register)를 포함할 수 있다. 예를 들어, 이득 오차(GE) 및 오프셋 오차(OE)는 약 32비트의 데이터일 수 있으며, 따라서 저장부(110)는 상대적으로 작은 크기 및 간단한 구조를 가지는 저장 공간으로 구현될 수 있다.

아날로그-디지털 변환부(120)는 아날로그-디지털 컨버터(100a)의 제조 과정 이후에 아날로그-디지털 컨버터(100a)의 구동 과정에서, 이득 오차(GE) 및 오프셋 오차(OE)를 기초로 입력된 제1 아날로그 신호(VIN1)에 대한 아날로그-디지털 변환 동작을 수행하여 제1 보정 디지털 코드(DO1_CAL)를 생성 및 출력한다. 아날로그-디지털 변환부(120)의 구조에 대해서는 도 8을 참조하여 상세하게 후술하도록 한다.

일 실시예에서, 아날로그-디지털 변환부(120)의 일부 또는 전부는 하드웨어의 형태로 구현될 수 있다. 예를 들어, 아날로그-디지털 변환부(120)의 일부 또는 전부는 컴퓨터 기반의 전자 시스템에 포함될 수 있다. 다른 실시예에서, 아날로그-디지털 변환부(120)의 일부 또는 전부는 소프트웨어, 예를 들어 명령어 코드들 또는 프로그램 루틴들의 형태로 구현될 수도 있다. 예를 들어, 상기 명령어 코드들 또는 프로그램 루틴들은 컴퓨터 기반의 전자 시스템에 의해 실행되며 컴퓨터 기반의 전자 시스템의 내부 또는 외부에 배치되는 임의의 저장부에 저장될 수 있다.

도 8은 도 7의 아날로그-디지털 컨버터에 포함되는 아날로그-디지털 변환부의 일 예를 나타내는 블록도이다.

도 8을 참조하면, 아날로그-디지털 변환부(120a)는 변환 블록(122) 및 보정 블록(124)을 포함할 수 있다.

아날로그-디지털 변환부(120a)는 도 6을 참조하여 상술한 동작을 수행하여 제1 보정 디지털 코드(DO1_CAL)를 생성 및 출력할 수 있다.

구체적으로, 변환 블록(122)은 제1 아날로그 신호(VIN1)를 수신하는 경우에 제1 아날로그 신호(VIN1)에 대한 아날로그-디지털 변환 동작을 수행하여 제1 디지털 코드(DO1_REAL)를 생성할 수 있다. 도 10을 참조하여 후술하는 것처럼, 제1 디지털 코드(DO1_REAL)는 입력 아날로그 전압과 출력 디지털 코드 사이의 제2 관계(DO_REAL)에 따라 생성될 수 있다.

보정 블록(124)은 제1 아날로그 신호(VIN1)를 수신하는 경우에 저장부(110)에 저장된 이득 오차(GE) 및 오프셋 오차(OE)를 로딩할 수 있고, 이득 오차(GE) 및 오프셋 오차(OE)를 기초로 제1 디지털 코드(DO1_REAL)를 보정하여 제1 보정 디지털 코드(DO1_CAL)를 연산할 수 있다. 제1 보정 디지털 코드(DO1_CAL)를 연산하는 구체적인 과정에 대해서는 도 10을 참조하여 상세하게 후술하도록 한다.

일 실시예에서, 변환 블록(122)은 하드웨어의 형태로 구현될 수 있고, 보정 블록(124)은 소프트웨어, 예를 들어 명령어 코드들 또는 프로그램 루틴들의 형태로 구현될 수도 있다. 다시 말하면, 본 발명의 실시예들에 따른 이득 오차(GE) 및 오프셋 오차(OE)를 기초로 제1 디지털 코드(DO1_REAL)에 대한 보정 동작은 소프트웨어 방식으로 구현되어, 이를 수행하기 위한 추가적인 회로 구성 및 설계 변경이 필요하지 않으며, 기존의 하드웨어 구성을 그대로 이용하여 상기 보정 동작을 수행할 수 있다. 따라서, 본 발명의 실시예들을 구현하기 위해 추가적인 설계 오버헤드 및 추가 설계 비용이 필요하지 않을 수 있다.

일 실시예에서, 변환 블록(122)은 직접 변환(direct-conversion) 방식, 연속 근사(successive approximation) 방식, 램프 비교(ramp-comparing) 방식, 윌킨슨(Wilkinson) 방식, 적분(integrating) 방식, 델타 인코딩(delta-encoded) 방식, 파이프라인(pipelined) 방식, 시그마 델타(sigma-delta) 방식, 시간 인터리빙(time-interleaved) 방식 등과 같은 방식으로 구현될 수 있고, 그 밖에 다양한 방식으로 구현될 수 있다.

도 9는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다. 이하 도 7과 중복되는 설명은 생략한다.

도 9를 참조하면, 아날로그-디지털 컨버터(100b)는 아날로그-디지털 변환부(120)를 포함한다. 도 9는 저장부(200)가 아날로그-디지털 컨버터(100b)의 외부에 배치되는 실시예를 나타내고 있다.

아날로그-디지털 컨버터(100b)의 외부에 배치되는 것을 제외하면, 저장부(200)는 도 7의 저장부(110)와 실질적으로 동일할 수 있다. 아날로그-디지털 변환부(120)는 도 7의 아날로그-디지털 변환부(120)와 실질적으로 동일할 수 있다.

일 실시예에서, 도 14를 참조하여 후술하는 것처럼, 아날로그-디지털 컨버터(100b)는 시스템 온 칩 또는 어플리케이션 프로세서에 포함될 수 있고, 저장부(200)는 상기 시스템 온 칩 또는 상기 어플리케이션 프로세서의 내부에 배치될 수 있다. 예를 들어, 상기 시스템 온 칩 또는 상기 어플리케이션 프로세서에 포함되는 OTP(one time programmable) 레지스터 또는 메모리가 저장부(200)로 이용될 수 있다.

도 10 및 11은 도 6의 보정 디지털 코드를 생성하는 동작 및 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작을 설명하기 위한 도면들이다. 이하 도 5와 중복되는 설명은 생략한다.

도 10을 참조하면, 아날로그-디지털 컨버터(100a, 100b)에 입력되는 입력 아날로그 전압과 이에 기초하여 아날로그-디지털 컨버터(100a, 100b)로부터 생성되는 디지털 코드 및 보정 디지털 코드의 관계를 나타내고 있다. 도 10에서, "DO_IDEAL" 및 "DO_REAL"은 도 5를 참조하여 상술한 것과 실질적으로 동일하며, "DO_CAL"은 이득 오차(GE) 및 오프셋 오차(OE)를 기초로 수행된 보정 동작의 결과, 즉 입력 아날로그 전압과 보정 디지털 코드 사이의 제3 관계를 나타낸다.

아날로그-디지털 컨버터(100a, 100b)에 제1 아날로그 신호(VIN1)가 입력되는 경우에, 이론상으로는 제1 관계(DO_IDEAL)에 따라 제1 이상 디지털 코드(DO1_IDEAL)가 생성 및 출력되어야 하지만, 변환 블록(122)에서는 제2 관계(DO_REAL)에 따라 제1 디지털 코드(DO1_REAL)가 생성될 수 있으며, 다만 보정 블록(124)에서 이득 오차(GE) 및 오프셋 오차(OE)를 기초로 제1 디지털 코드(DO1_REAL)에 대한 보정 동작이 수행되면 최종적으로는 제3 관계(DO_CAL)에 따라 제1 보정 디지털 코드(DO1_CAL)가 생성 및 출력될 수 있다.

일 실시예에서, 제1 보정 디지털 코드(DO1_CAL)는 제1 디지털 코드(DO1_REAL)에서 오프셋 오차(OE)를 뺀 디지털 코드를 이득 오차(GE)로 나눈 값에 대응할 수 있다. 다시 말하면, 제1 보정 디지털 코드(DO1_CAL)는 하기의 [수학식 4]에 기초하여 획득될 수 있다.

[수학식 4]

DO1_CAL = (DO1_REAL - OE) / GE

일 실시예에서, 제1 이상 디지털 코드(DO1_IDEAL)와 제1 보정 디지털 코드(DO1_CAL) 사이의 제1 차이(DIFF1)는, 제1 이상 디지털 코드(DO1_IDEAL)와 제1 디지털 코드(DO1_REAL) 사이의 제2 차이(DIFF2)보다 작을 수 있다. 예를 들어, 입력 전압의 범위가 약 0V 내지 1.8V이고 출력 코드가 12비트인 경우에, 제2 차이(DIFF2)는 3코드일 수 있고 제1 차이(DIFF1)는 0.5코드일 수 있다.

본 발명의 실시예들에 따라 이득 오차(GE) 및 오프셋 오차(OE)를 이용한 보정 동작이 수행됨에 따라, 출력 코드(즉, 제1 보정 디지털 코드(DO1_CAL))에 대한 오차가 감소되며, 따라서 아날로그-디지털 컨버터(100a, 100b)의 정확도를 향상시킬 수 있다.

도 11을 참조하면, 복수의 아날로그-디지털 컨버터들의 출력 코드들에 대한 오차 분포를 나타내고 있다. 도 11에서, "CASE1"은 본 발명의 실시예들이 적용되지 않은 경우, 즉 제1 디지털 코드(DO1_REAL)를 그대로 출력하는 경우를 나타내고, "CASE2"는 본 발명의 실시예들이 적용된 경우, 즉 1 보정 디지털 코드(DO1_CAL)를 출력하는 경우를 나타낸다. 예를 들어, CASE1의 표준편차는 약 0.78일 수 있고, CASE2의 표준편차는 약 0.36일 수 있다. CASE1과 비교하여 CASE2의 표준편차가 감소한 것을 확인할 수 있으며, 이에 따라 본 발명의 실시예들이 적용되는 경우에 아날로그-디지털 컨버터(100a, 100b)의 성능 및 정확도가 향상됨을 확인할 수 있다.

한편, 실시예에 따라서, 도 6의 단계 S310, S320 및 S330을 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법으로 설명할 수도 있다. 다시 말하면, 도 1의 단계 S100 및 S200의 제조 과정에서의 동작 및 도 1의 단계 S300의 실제 구동 과정에서의 동작을 모두 포함하는 경우가 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법에 해당할 뿐만 아니라, 도 1의 단계 S300의 실제 구동 과정에서의 동작(즉, 도 도 6의 단계 S310, S320 및 S330)만을 포함하는 경우도 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 동작 방법에 해당할 수 있다.

도 12는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 제조 방법을 나타내는 순서도이다. 이하 도 1과 중복되는 설명은 생략한다.

도 12를 참조하면, 본 발명의 실시예들에 따른 아날로그-디지털 컨버터의 제조 방법에서, 상기 아날로그-디지털 컨버터에 대한 테스트 동작을 수행하여, 상기 아날로그-디지털 컨버터에서 생성되는 디지털 코드에 대한 이득 오차 및 오프셋 오차를 획득하고(단계 S1100), 단계 S1100에서 획득된 상기 이득 오차 및 상기 오프셋 오차를 저장한다(단계 S1200). 단계 S1100 및 S1200은 도 1의 단계 S100 및 S200과 각각 실질적으로 동일할 수 있다.

한편 도시하지는 않았으나, 단계 S1100 이전에 상기 아날로그-디지털 컨버터를 대량 생산하는 과정이 수행될 수 있다.

한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.

도 13은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 집적 회로를 나타내는 블록도이다.

도 13을 참조하면, 집적 회로(500)는 아날로그-디지털 컨버터(510) 및 내부 회로(520)를 포함한다.

아날로그-디지털 컨버터(510)는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터일 수 있다. 아날로그-디지털 컨버터(510)는 제조 과정에서 테스트 동작을 수행하여 획득된 이득 오차 및 오프셋 오차를 기초로 내부적으로 보정 동작(internal calibration)(ICAL)을 수행하여, 오차가 감소된 보정 디지털 코드를 생성할 수 있다. 내부 회로(520)는 아날로그-디지털 컨버터(510)에 아날로그 입력을 제공하거나, 아날로그-디지털 컨버터(510)로부터 출력되는 상기 보정 디지털 코드에 기초하여 동작하거나, 그 밖에 특정한 동작을 수행할 수 있다.

도 14는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 전자 시스템을 나타내는 블록도이다.

도 14를 참조하면, 전자 시스템(700)은 시스템 온 칩(710) 및 복수의 기능 모듈들(740, 750, 760, 770)을 포함한다. 전자 시스템(700)은 메모리 장치(720), 저장 장치(730) 및 전력 관리 장치(power management integrated circuit; PMIC)(780)를 더 포함할 수 있다.

일 실시예에서, 전자 시스템(700)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿(Tablet) PC(Personal Computer), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다. 상기 모바일 시스템(740)은 웨어러블(wearable) 기기, 사물 인터넷(Internet of Things: IoT) 기기, 만물 인터넷(Internet of Everything: IoE) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone), 오토모티브(automotive) 등을 더 포함할 수 있다.

시스템 온 칩(710)은 전자 시스템(700)의 전반적인 동작을 제어할 수 있다. 다시 말하면, 시스템 온 칩(710)은 메모리 장치(720), 저장 장치(730) 및 복수의 기능 모듈들(740, 750, 760, 770)을 제어할 수 있다. 예를 들어, 시스템 온 칩(710)은 전자 시스템(700)에 구비되는 어플리케이션 프로세서일 수 있다.

시스템 온 칩(710)은 중앙 처리 유닛(712) 및 아날로그-디지털 컨버터(714)를 포함할 수 있다.

중앙 처리 유닛(712)은 시스템 온 칩(710)의 전반적인 동작을 제어할 수 있다. 예를 들어, 중앙 처리 유닛(712)은 전자 시스템(700)을 구동하기 위한 운영 체제(Operating System; OS)를 실행할 수 있고, 인터넷 브라우저, 게임, 동영상, 카메라 등을 제공하는 다양한 어플리케이션들을 실행할 수 있다.

아날로그-디지털 컨버터(714)는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터일 수 있다. 아날로그-디지털 컨버터(714)는 제조 과정에서 테스트 동작을 수행하여 획득된 이득 오차 및 오프셋 오차를 기초로 내부적으로 보정 동작(ICAL)을 수행하여, 오차가 감소된 보정 디지털 코드를 생성할 수 있다.

메모리 장치(720) 및 저장 장치(730)는 전자 시스템(700)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(720) 및 저장 장치(730)는 전자 시스템(700)을 부팅하기 위한 부트 이미지(boot image), 전자 시스템(700)을 구동하기 위한 운영 체제와 관련된 파일 시스템(file system), 전자 시스템(700)과 연결되는 외부 장치와 관련된 장치 드라이버(device driver), 전자 시스템(700)에서 실행되는 어플리케이션 등을 저장할 수 있다.

복수의 기능 모듈들(740, 750, 760, 770)은 전자 시스템(700)의 다양한 기능들을 각각 수행할 수 있다. 예를 들어, 전자 시스템(700)은 통신 기능을 수행하기 위한 통신 모듈(740)(예를 들어, CDMA(code division multiple access) 모듈, LTE(long term evolution) 모듈, RF(radio frequency) 모듈, UWB(ultra wideband) 모듈, WLAN(wireless local area network) 모듈, WIMAX(worldwide interoperability for microwave access) 모듈 등), 카메라 기능을 수행하기 위한 카메라 모듈(750), 표시 기능을 수행하기 위한 디스플레이 모듈(760), 터치 입력 기능을 수행하기 위한 터치 패널 모듈(770) 등을 포함할 수 있다. 실시예에 따라서, 전자 시스템(700)은 GPS(global positioning system) 모듈, 마이크 모듈, 스피커 모듈, 자이로스코프(gyroscope) 모듈 등을 더 포함할 수 있다. 다만, 전자 시스템(700)에 구비되는 복수의 기능 모듈들(740, 750, 760, 770)의 종류는 그에 한정되지 않음은 자명하다.

전력 관리 장치(780)는 시스템 온 칩(710), 메모리 장치(720), 저장 장치(730) 및 복수의 기능 모듈들(740, 750, 760, 770)에 각각 구동 전압을 제공할 수 있다.

본 발명의 실시예들은 아날로그-디지털 컨버터 및 시스템 온 칩을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

1. 아날로그-디지털 컨버터의 제조 과정에서 상기 아날로그-디지털 컨버터에 대한 테스트 동작을 수행하여, 상기 아날로그-디지털 컨버터에서 생성되는 디지털 코드에 대한 이득 오차(gain error) 및 오프셋 오차(offset error)를 획득하는 단계;
   상기 이득 오차 및 상기 오프셋 오차를 저장하는 단계; 및
   상기 제조 과정 이후에 상기 아날로그-디지털 컨버터의 구동 과정에서, 상기 이득 오차 및 상기 오프셋 오차를 기초로 입력된 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 보정 디지털 코드를 생성 및 출력하는 단계를 포함하는 아날로그-디지털 컨버터의 동작 방법.
2. 제 1 항에 있어서, 상기 이득 오차 및 상기 오프셋 오차를 획득하는 단계는,
   상기 아날로그-디지털 컨버터가 제1 테스트 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 제1 테스트 디지털 코드를 생성하는 단계;
   상기 아날로그-디지털 컨버터가 상기 제1 테스트 아날로그 신호와 다른 제2 테스트 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 제2 테스트 디지털 코드를 생성하는 단계;
   상기 제1 테스트 디지털 코드 및 상기 제2 테스트 디지털 코드에 기초하여 상기 이득 오차를 연산하는 단계; 및
   상기 제1 테스트 디지털 코드 및 상기 제2 테스트 디지털 코드 중 하나 및 상기 이득 오차에 기초하여 상기 오프셋 오차를 연산하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터의 동작 방법.
3. 제 2 항에 있어서, 상기 이득 오차는,
   상기 제1 테스트 디지털 코드에서 상기 제2 테스트 디지털 코드를 뺀 제1 차이(difference) 디지털 코드를 상기 제1 테스트 아날로그 신호에 대응하는 제1 이상(ideal) 디지털 코드에서 상기 제2 테스트 아날로그 신호에 대응하는 제2 이상 디지털 코드를 뺀 제2 차이 디지털 코드로 나눈 값에 대응하는 것을 특징으로 하는 아날로그-디지털 컨버터의 동작 방법.
4. 제 3 항에 있어서, 상기 오프셋 오차는,
   상기 제1 테스트 디지털 코드에서 상기 이득 오차와 상기 제1 이상 디지털 코드를 곱한 디지털 코드를 뺀 값에 대응하는 것을 특징으로 하는 아날로그-디지털 컨버터의 동작 방법.
5. 제 1 항에 있어서, 상기 보정 디지털 코드를 생성 및 출력하는 단계는,
   저장된 상기 이득 오차 및 상기 오프셋 오차를 로딩하는 단계;
   상기 아날로그-디지털 컨버터가 입력된 제1 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 제1 디지털 코드를 생성하는 단계; 및
   상기 아날로그-디지털 컨버터가 상기 이득 오차 및 상기 오프셋 오차를 기초로 상기 제1 디지털 코드를 보정하여 제1 보정 디지털 코드를 연산하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터의 동작 방법.
6. 제 5 항에 있어서, 상기 제1 보정 디지털 코드는,
   상기 제1 디지털 코드에서 상기 오프셋 오차를 뺀 디지털 코드를 상기 이득 오차로 나눈 값에 대응하는 것을 특징으로 하는 아날로그-디지털 컨버터의 동작 방법.
7. 제 1 항에 있어서,
   상기 이득 오차 및 상기 오프셋 오차는 상기 테스트 동작을 수행한 이후에 저장부에 저장되는 것을 특징으로 하는 아날로그-디지털 컨버터의 동작 방법.
8. 제 7 항에 있어서,
   상기 저장부는 상기 아날로그-디지털 컨버터의 내부에 배치되는 것을 특징으로 하는 아날로그-디지털 컨버터의 동작 방법.
9. 제 7 항에 있어서,
   상기 저장부는 상기 아날로그-디지털 컨버터의 외부에 배치되는 것을 특징으로 하는 아날로그-디지털 컨버터의 동작 방법.
10. 아날로그-디지털 컨버터의 제조 과정에서 상기 아날로그-디지털 컨버터에 대한 테스트 동작을 수행하여, 상기 아날로그-디지털 컨버터에서 생성되는 디지털 코드에 대해 획득된 이득 오차(gain error) 및 오프셋 오차(offset error)를 저장하는 저장부; 및
    상기 제조 과정 이후에 상기 아날로그-디지털 컨버터의 구동 과정에서, 상기 이득 오차 및 상기 오프셋 오차를 기초로 입력된 아날로그 신호에 대한 아날로그-디지털 변환 동작을 수행하여 보정 디지털 코드를 생성 및 출력하는 아날로그-디지털 변환부를 포함하는 아날로그-디지털 컨버터.
    

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