KR20220117149A - 에칭 방법 및 플라즈마 처리 장치 - Google Patents

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KR20220117149A
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세이이치 와타나베
마나부 사토
마사유키 사와타이시
히로키 야마다
신지 오리모
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은, 에칭 정지층에 대한 실리콘 산화막의 에칭 선택비를 향상시키는 기술을 제공하는 것을 목적으로 한다.
에칭 방법은, (a) 챔버 내에 있어서 실리콘 산화막을 갖는 기판을 준비하는 공정을 포함한다. 기판은, 실리콘 산화막 내에 배치된 복수의 에칭 정지층을 구비한다. 실리콘 산화막의 두께 방향에 있어서의 복수의 에칭 정지층의 위치는 서로 상이하다. 복수의 에칭 정지층 각각은 텅스텐 및 몰리브덴 중 적어도 하나를 포함한다. 에칭 방법은, (b) 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 가스, 탄소 및 불소를 함유하는 가스, 그리고 산소 함유 가스를 포함하는 처리 가스를 챔버 내에 공급하는 공정과, (c) 처리 가스로부터 플라즈마를 생성하여, 실리콘 산화막을 에칭함으로써, 복수의 에칭 정지층에 각각 도달하는 복수의 오목부를 실리콘 산화막에 형성하는 공정을 포함한다.

Description

에칭 방법 및 플라즈마 처리 장치{ETCHING METHOD AND PLASMA PROCESSING APPARATUS}
본 개시의 예시적 실시형태는, 에칭 방법 및 플라즈마 처리 장치에 관한 것이다.
특허문헌 1은, 다층막에 깊이가 상이한 복수의 홀을 형성하는 플라즈마 처리 방법을 개시한다. 다층막은, 산화층과, 산화층의 상면보다 적층 방향의 아래쪽에 배치되고, 적층 방향에 있어서 상이한 위치에 배치된 텅스텐을 포함하는 복수의 에칭 정지층을 갖는다. 처리 가스로부터 플라즈마를 발생하여, 산화층의 상면으로부터 복수의 에칭 정지층에 도달할 때까지 에칭함으로써, 복수의 홀이 형성된다. 처리 가스는, 플루오로카본계 가스, 희가스 및 질소를 포함한다.
일본 특허 공개 제2014-90022호 공보
본 개시는, 에칭에 의해 실리콘 산화막에 오목부를 형성할 때에 에칭 정지층에 대한 실리콘 산화막의 에칭 선택비를 향상시키는 기술을 제공한다.
하나의 예시적 실시형태에 있어서, 에칭 방법은, (a) 챔버 내에 있어서 실리콘 산화막을 갖는 기판을 준비하는 공정이며, 상기 기판은, 상기 실리콘 산화막 내에 배치된 복수의 에칭 정지층을 구비하고, 상기 실리콘 산화막의 두께 방향에 있어서의 상기 복수의 에칭 정지층의 위치는 서로 상이하며, 상기 복수의 에칭 정지층 각각은 텅스텐 및 몰리브덴 중 적어도 하나를 포함하는 공정과, (b) 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 가스, 탄소 및 불소를 함유하는 가스, 그리고 산소 함유 가스를 포함하는 처리 가스를 상기 챔버 내에 공급하는 공정과, (c) 상기 처리 가스로부터 플라즈마를 생성하여, 상기 실리콘 산화막을 에칭함으로써, 상기 복수의 에칭 정지층에 각각 도달하는 복수의 오목부를 상기 실리콘 산화막에 형성하는 공정을 포함한다.
하나의 예시적 실시형태에 따르면, 에칭에 의해 실리콘 산화막에 오목부를 형성할 때에 에칭 정지층에 대한 실리콘 산화막의 에칭 선택비를 향상시키는 기술이 제공된다.
도 1은 하나의 예시적 실시형태에 따른 에칭 방법의 흐름도이다.
도 2는 일례의 기판의 부분 확대 단면도이다.
도 3은 에칭 후에 있어서의 일례의 기판의 부분 확대 단면도이다.
도 4는 하부 전극에 부여되는 전기 바이어스 및 상부 전극에 부여되는 전기 바이어스의 시간 변화를 나타낸 타이밍 차트의 일례이다.
도 5는 하나의 예시적 실시형태에 따른 플라즈마 처리 장치를 개략적으로 나타낸 도면이다.
이하, 여러 가지 예시적 실시형태에 대해서 설명한다.
하나의 예시적 실시형태에 있어서, 에칭 방법은, (a) 챔버 내에 있어서 실리콘 산화막을 갖는 기판을 준비하는 공정이며, 상기 기판은, 상기 실리콘 산화막 내에 배치된 복수의 에칭 정지층을 구비하고, 상기 실리콘 산화막의 두께 방향에 있어서의 상기 복수의 에칭 정지층의 위치는 서로 상이하며, 상기 복수의 에칭 정지층 각각은 텅스텐 및 몰리브덴 중 적어도 하나를 포함하는 공정과, (b) 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 가스, 탄소 및 불소를 함유하는 가스, 그리고 산소 함유 가스를 포함하는 처리 가스를 상기 챔버 내에 공급하는 공정과, (c) 상기 처리 가스로부터 플라즈마를 생성하여, 상기 실리콘 산화막을 에칭함으로써, 상기 복수의 에칭 정지층에 각각 도달하는 복수의 오목부를 상기 실리콘 산화막에 형성하는 공정을 포함한다.
복수의 오목부는 실리콘 산화막의 표면으로부터 에칭 정지층까지의 깊이가 깊을수록 개구 치수가 크다. 복수의 오목부는 오목부의 개구 치수에 대한 실리콘 산화막의 표면으로부터 에칭 정지층까지의 깊이의 비율을 나타내는 종횡비가 모두 동일하다(실질적으로 동일함).
상기 에칭 방법에 따르면, (c)에 있어서, 각 오목부가 각 에칭 정지층에 도달하면, 플라즈마 내에 있어서 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 가스로부터 생성된 물질이, 각 오목부의 바닥에 퇴적된다. 그 결과, 에칭 정지층의 에칭 레이트가 저하되므로, 에칭 정지층에 대한 실리콘 산화막의 에칭 선택비를 향상시킬 수 있다.
하나의 예시적 실시형태에 있어서, 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 상기 가스가, 육불화텅스텐 가스 및 육불화몰리브덴 가스 중 적어도 하나를 포함하여도 좋다.
하나의 예시적 실시형태에 있어서, 상기 (c)에 있어서의 상기 챔버 내의 압력은, 2.0 Pa 이상, 3.3 Pa 이하로 설정되어도 좋다.
하나의 예시적 실시형태에 있어서, 상기 처리 가스의 유량에 대한 상기 처리 가스 내의 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 상기 가스의 유량의 비율은, 5 체적% 이하여도 좋다.
하나의 예시적 실시형태에 있어서, 상기 (c)에 있어서, 상기 기판을 지지하는 기판 지지기의 온도가 0℃ 이상, 120℃ 이하의 온도로 설정되어도 좋다.
하나의 예시적 실시형태에 있어서, 상기 처리 가스는, 탄소 및 불소를 함유하는 상기 가스로서, 플루오로카본 가스를 포함하여도 좋다.
하나의 예시적 실시형태에 있어서, 상기 (c)는, 상기 기판을 지지하는 기판 지지기에 부(負)의 펄스 전압을 주기적으로 인가하는 것을 포함하여도 좋다.
하나의 예시적 실시형태에 있어서, 상기 (c)에 있어서 상기 기판 지지기에 인가되는 상기 펄스 전압의 절대값은, 150 V 이상, 1000 V 이하여도 좋다.
하나의 예시적 실시형태에 있어서, 상기 (c)에 있어서 상기 기판 지지기에 주기적으로 인가되는 상기 펄스 전압은, 50% 이상, 100% 이하의 듀티비를 가져도 좋다.
하나의 예시적 실시형태에 있어서, 상기 (c)에 있어서 상기 펄스 전압이 상기 기판 지지기에 인가되는 주기를 규정하는 주파수는, 100 kHz 이상, 1 MHz 이하여도 좋다.
하나의 예시적 실시형태에 있어서, 플라즈마 처리 장치는, 챔버와, 상기 챔버 내에 있어서 기판을 지지하기 위한 기판 지지기이고, 상기 기판은 실리콘 산화막을 가지며, 상기 기판은, 상기 실리콘 산화막 내에 배치된 복수의 에칭 정지층을 구비하고, 상기 실리콘 산화막의 두께 방향에 있어서의 상기 복수의 에칭 정지층의 위치는 서로 상이하며, 상기 복수의 에칭 정지층 각각은 텅스텐 및 몰리브덴 중 적어도 하나를 포함하는 기판 지지기와, 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 가스, 탄소 및 불소를 함유하는 가스, 그리고 산소 함유 가스를 포함하는 처리 가스를 상기 챔버 내에 공급하도록 구성된 가스 공급부와, 상기 챔버 내에서 상기 처리 가스로부터 플라즈마를 생성하도록 구성된 플라즈마 생성부와, 제어부를 구비하고, 상기 제어부는, 상기 플라즈마를 생성하여, 상기 실리콘 산화막을 에칭함으로써, 상기 복수의 에칭 정지층에 각각 도달하는 복수의 오목부를 상기 실리콘 산화막에 형성하도록, 상기 가스 공급부 및 상기 플라즈마 생성부를 제어하도록 구성된다.
이하, 도면을 참조하여 여러 가지 예시적 실시형태에 대해서 상세히 설명한다. 또한, 각 도면에 있어서 동일하거나 또는 상당하는 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
도 1은 하나의 예시적 실시형태에 따른 에칭 방법의 흐름도이다. 도 1에 도시된 에칭 방법[이하, 「방법(MT)」이라고 함]은, 기판의 실리콘 산화막을 에칭하여, 실리콘 산화막에 오목부를 형성하기 위해 행해진다.
도 2는 일례의 기판의 부분 확대 단면도이다. 방법(MT)은, 도 2에 도시된 기판(W)에 적용될 수 있다. 기판(W)은, 예컨대 3차원 NAND 디바이스를 형성하기 위한 기판이다. 도 2에 도시된 바와 같이, 기판(W)은, 실리콘 산화막(SF)을 갖는다. 기판(W)은, 마스크(MK) 및 하지(下地) 영역(UR)을 더 갖고 있어도 좋다. 실리콘 산화막(SF)은, 하지 영역(UR) 상에 형성되어 있다. 마스크(MK)는, 실리콘 산화막(SF) 상에 형성되어 있다. 마스크(MK)는, 다결정 실리콘 또는 비정질 카본과 같은 유기 재료로 형성된다. 마스크(MK)는, 에칭에 의해 실리콘 산화막(SF)에 전사되는 패턴을 갖는다. 마스크(MK)는, 복수의 개구(OP1∼OP8)를 갖는다. 개구(OP1∼OP8) 각각은 예컨대 홀 패턴을 갖는다. 도 2의 예에서는, 개구(OP1∼OP8)의 직경은, 서로 상이하지만, 개구(OP1∼OP8)의 직경은 서로 동일하여도 좋다.
실리콘 산화막(SF)은, 실리콘 및 산소를 포함하는 적어도 하나의 재료로 형성되어 있다. 실리콘 산화막(SF)은, 실리콘 산화막의 단층막으로 형성되어 있어도 좋다. 기판(W)은, 실리콘 산화막(SF) 내에 배치된 복수의 에칭 정지층(ES1∼ES8)을 구비한다. 실리콘 산화막(SF)의 두께 방향에 있어서의 복수의 에칭 정지층(ES1∼ES8)의 위치는, 서로 상이하고, 에칭 정지층(ES1∼ES8)의 순으로 깊어지고 있다. 에칭 정지층(ES1)은 마스크(MK)에 가장 가깝다. 에칭 정지층(ES1)과 마스크(MK) 사이에는 실리콘 산화막(SF)이 배치된다. 에칭 정지층(ES8)은 하지 영역(UR)에 가장 가깝다. 에칭 정지층(ES8)과 하지 영역(UR) 사이에는 실리콘 산화막(SF)이 배치된다. 실리콘 산화막(SF)의 두께 방향에 있어서 인접한 에칭 정지층[예컨대 에칭 정지층(ES1)과 에칭 정지층(ES2)] 사이에는 실리콘 산화막(SF)이 배치된다. 복수의 에칭 정지층(ES1∼ES8)은, 각각 대응하는 마스크(MK)의 복수의 개구(OP1∼OP8)와 하지 영역(UR) 사이에 위치하는 단부를 갖는다. 복수의 에칭 정지층(ES1∼ES8) 각각은 텅스텐 및 몰리브덴 중 적어도 하나를 포함한다. 복수의 에칭 정지층(ES1∼ES8) 각각은 텅스텐층이어도 좋고, 몰리브덴층이어도 좋다.
도 1에 도시된 바와 같이, 방법(MT)은, 공정 STa에서 시작한다. 공정 STa, 공정 STb 및 공정 STc는 차례로 행해진다. 공정 STc가 완료되면, 방법(MT)은 종료된다. 공정 STb 및 공정 STc는 동시에 행해져도 좋다.
공정 STa에서는, 플라즈마 처리 장치의 챔버 내에서 기판(W)이 준비된다. 기판(W)은, 챔버 내의 기판 지지기 상에 배치된다.
공정 STb에서는, 플라즈마 처리 장치의 챔버 내에 처리 가스가 공급된다. 처리 가스는, 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 가스(이하, 「W/Mo 함유 가스」라고 함), 탄소 및 불소를 함유하는 가스, 그리고 산소 함유 가스를 포함한다. 처리 가스는, 예컨대 희가스 등의 불활성 가스를 더 포함하고 있어도 좋다.
W/Mo 함유 가스는, 육불화텅스텐 가스(WF6 가스) 및 육불화몰리브덴 가스(MoF6 가스) 중 적어도 하나를 포함하여도 좋다. W/Mo 함유 가스는, 에칭 정지층(ES1∼ES8)에 포함되는 금속과 동일한 금속을 함유하여도 좋다. 예컨대, 에칭 정지층(ES1∼ES8)이 텅스텐을 포함하는 경우, W/Mo 함유 가스는 텅스텐을 함유하여도 좋다. 에칭 정지층(ES1∼ES8)이 몰리브덴을 포함하는 경우, W/Mo 함유 가스는 몰리브덴을 함유하여도 좋다. 챔버 내에 공급되는 처리 가스의 유량에 대한 W/Mo 함유 가스의 유량의 비율은, 5 체적% 이하여도 좋고, 0.5 체적% 이상, 2.0 체적% 이하여도 좋다. 탄소 및 불소를 함유하는 가스는, 플루오로카본 가스를 포함하여도 좋다. 플루오로카본 가스는, C4F6 가스, C4F8 가스, C3F8 가스, 및 CF4 가스 중 하나 이상을 포함할 수 있다. 산소 함유 가스는, O2 가스, CO 가스, 및 CO2 가스 중 하나 이상을 포함할 수 있다.
공정 STc에서는, 처리 가스로부터 플라즈마를 생성하여, 실리콘 산화막(SF)을 에칭한다. 이것에 의해, 도 3에 도시된 바와 같이, 복수의 에칭 정지층(ES1∼ES8)에 각각 도달하는 복수의 오목부(RC1∼RC8)가 실리콘 산화막(SF)에 형성된다. 도 3은 에칭 후에 있어서의 도 2의 기판(W)의 부분 확대 단면도이다. 오목부(RC1∼RC8) 각각은 예컨대 컨택트 홀이다. 오목부(RC1∼RC8) 각각은 실리콘 산화막(SF)의 두께 방향과 직교하는 단면에 있어서 예컨대 원 형상을 갖는다. 오목부(RC1∼RC8) 의 직경은, 서로 상이하고, 오목부(RC1∼RC8)의 순으로 커지고 있다. 오목부(RC1∼RC8)의 직경은, 각각 마스크(MK)의 개구(OP1∼OP8)의 직경과 동일하다.
공정 STc는, 공정 STb에 있어서의 챔버 내로의 처리 가스의 공급 중에 행해진다. 공정 STc가 행해지고 있는 기간에 있어서, 챔버 내의 압력은, 2.0 Pa 이상, 3.3 Pa 이하(15 mTorr 이상, 25 mTorr 이하)의 압력으로 설정되어도 좋다. 공정 STc가 행해지고 있는 기간에 있어서, 기판 지지기의 온도는, 0℃ 이상, 120℃ 이하의 온도로 설정되어도 좋다. 공정 STc에 있어서의 기판 지지기의 온도가 0℃보다 낮은 경우에는, 마스크(MK)에 대한 퇴적물의 부착 계수가 높기 때문에, 마스크(MK) 상의 퇴적물에 의한 폐색(클로깅)이 생겨, 에칭 불량이 발생할 수 있다. 또한, 공정 STc에 있어서의 기판 지지기의 온도가 120℃보다 높은 경우에는, 마스크(MK)에 대한 퇴적물의 부착 계수가 낮기 때문에, 오목부(RC1∼RC8) 내의 퇴적물의 양이 과잉으로 되어 에칭 불량이 발생할 수 있다.
공정 STc의 실리콘 산화막(SF)의 에칭은, 복수의 에칭 정지층(ES1∼ES8)에 있어서 정지될 수 있다. 공정 STc에서는, 오목부(RC1∼RC8)가 각각 에칭 정지층(ES1∼ES8)에 도달하면, 플라즈마 내에서 W/Mo 함유 가스로부터 생성된 물질이 오목부(RC1∼RC8)의 바닥에 퇴적된다. 그 결과, 퇴적막(DP)이 형성된다고 추정된다. 플라즈마 내에서 W/Mo 함유 가스로부터 생성된 물질은, 예컨대 텅스텐을 포함하는 라디칼 또는 몰리브덴을 포함하는 라디칼이다. 퇴적막(DP)은, 오목부(RC1∼RC8)의 바닥 근처에 있어서 오목부(RC1∼RC8)의 측벽에도 형성된다고 추정된다. 퇴적막(DP)은, 마스크(MK)의 상면 및 개구(OP1∼OP8)의 측벽에도 형성된다고 추정된다.
방법(MT)에 따르면, 에칭 정지층(ES1∼ES8)의 에칭이 억제된다. 이것은, 오목부(RC1∼RC8)의 바닥에 퇴적막(DP)이 형성되기 때문이라고 추정된다. 그 결과, 에칭 정지층(ES1∼ES8)의 에칭 레이트가 저하되므로, 에칭 정지층(ES1∼ES8)에 대한 실리콘 산화막(SF)의 에칭 선택비를 향상시킬 수 있다. 일례에 있어서, WF6 가스를 이용한 경우, 에칭 정지층에 대한 실리콘 산화막의 에칭 선택비는, WF6 가스를 이용하지 않은 경우에 비해 65% 증가한다. 또한, 마스크(MK)의 에칭이 억제된다. 이것은, 마스크(MK)의 표면에 퇴적막(DP)이 형성되기 때문이라고 추정된다. 그 결과, 마스크(MK)의 에칭 레이트가 저하되므로, 마스크(MK)에 대한 실리콘 산화막(SF)의 에칭 선택비를 향상시킬 수 있다. 일례에 있어서, WF6 가스를 이용한 경우, 마스크에 대한 실리콘 산화막의 에칭 선택비는, WF6 가스를 이용하지 않은 경우에 비해 70% 증가한다. 따라서, 에칭에 의한 마스크(MK) 및 에칭 정지층(ES1∼ES8)의 감소량을 작게 유지하면서, 실리콘 산화막(SF)의 에칭의 에칭 레이트를 크게 할 수 있다. 또한, W/Mo 함유 가스가 불소를 포함하는 경우, 플라즈마 내에서 생성된 불소 라디칼이 실리콘 산화막(SF)의 에칭을 촉진한다. 그 때문에, 실리콘 산화막(SF)의 에칭 레이트를 크게 할 수 있다. 일례에 있어서, WF6 가스를 이용한 경우, 실리콘 산화막의 에칭 레이트는, WF6 가스를 이용하지 않은 경우에 비해 8.8% 증가한다. 또한, W/Mo 함유 가스를 이용하면, 오목부(RC1∼RC8)의 바닥의 형상의 왜곡(distortion)을 작게 할 수 있다. 일례에 있어서, WF6 가스를 이용한 경우, 왜곡이 작음을 나타내는 지표는, WF6 가스를 이용하지 않은 경우에 비해 87% 증가한다. 왜곡이 작음을 나타내는 지표는, 원 형상을 갖는 오목부의 바닥의 최소 직경을 최대 직경으로 나눈 값이다.
W/Mo 함유 가스가, 에칭 정지층(ES1∼ES8)에 포함되는 금속과 동일한 금속을 함유하는 경우, 상기 금속[예컨대 퇴적막(DP)]에 의한 에칭 정지층(ES1∼ES8)의 저항값의 변화가 작아진다. 따라서, 오목부(RC1∼RC8) 내에 충전되는 도체부가 에칭 정지층(ES1∼ES8)에 포함되는 금속과 동일한 금속을 포함하는 경우, 도체부와 에칭 정지층(ES1∼ES8) 사이의 저항값을 작게 할 수 있다. 또한, 에칭 정지층(ES1∼ES8)의 에칭 손상이 상기 금속[예컨대 퇴적막(DP)]에 의해 보수된다.
도 4는 하부 전극에 부여되는 전기 바이어스 및 상부 전극에 부여되는 전기 바이어스의 시간 변화를 나타낸 타이밍 차트의 일례이다. 이 타이밍 차트는, 방법(MT)에 있어서의 공정 STc에 관련된다. 공정 STc는, 기판(W)을 지지하는 기판 지지기에 전기 바이어스(EB)(음의 펄스 전압)가 부여됨으로써, 기판(W)에 음의 전위를 주기적으로 발생시키는 것을 포함하여도 좋다. 일례에서는, 도 4에 도시된 바와 같이, 전기 바이어스(EB)로서, 음의 직류 전압이, 기판 지지기의 하부 전극에 주기(CY)에 의해 주기적으로 인가된다. 주기(CY)는, 기간(PA) 및 기간(PB)을 포함한다. 음의 직류 전압은, 기간(PA)에 있어서 기판 지지기의 하부 전극에 인가된다. 기간(PB)에서는, 기판 지지기의 하부 전극에 대한 음의 직류 전압의 인가는 정지된다. 기간(PA)에 있어서 기판 지지기의 하부 전극에 인가되는 음의 직류 전압의 절대값은, 150 V 이상, 1000 V 이하일 수 있다. 주기(CY)에 있어서 기간(PA)이 차지하는 비율, 즉 공정 STc에 있어서 하부 전극에 주기적으로 인가되는 음의 직류 전압이 갖는 듀티비는, 50% 이상, 100% 이하일 수 있다. 듀티비는, 60% 이상, 80% 이하여도 좋다. 또한, 주기(CY)를 규정하는 주파수는, 100 kHz 이상, 1 MHz 이하일 수 있다. 주기(CY)를 규정하는 주파수는, 300 kHz 이상, 800 kHz 이하여도 좋다. 또한, 주기(CY)의 시간 길이는, 주기(CY)를 규정하는 주파수의 역수이다. 전기 바이어스(EB)는, 도 4에 있어서 직사각형파를 그리고 있지만, 삼각파 또는 임펄스를 그려도 좋다.
일 실시형태에 있어서, 방법(MT)에 있어서 이용되는 플라즈마 처리 장치는, 용량 결합형의 플라즈마 처리 장치여도 좋다. 즉, 플라즈마 처리 장치는, 상부 전극을 더 구비하고 있어도 좋다. 상부 전극은, 기판 지지기의 위쪽에 설치된다. 공정 STc에서는, 상부 전극에 다른 전기 바이어스(DCS)가 부여되어도 좋다. 구체적으로는, 도 4에 도시된 바와 같이, 공정 STc에서는, 전기 바이어스(DCS)로서, 음의 직류 전압이, 주기(CY) 내의 기간(PB)에 있어서 상부 전극에 인가된다. 또한, 기간(PA)에 있어서, 상부 전극에 대한 음의 직류 전압의 인가는 정지되어도 좋다. 혹은 기간(PA)에 있어서 상부 전극에 인가되는 음의 직류 전압의 절대값은, 기간(PB)에 있어서 상부 전극에 인가되는 음의 직류 전압의 절대값보다 작아도 좋다.
이하, 방법(MT)의 실행에 이용될 수 있는 플라즈마 처리 장치에 대해서 설명한다. 도 5는 하나의 예시적 실시형태에 따른 플라즈마 처리 장치를 개략적으로 나타낸 도면이다. 도 5에 도시된 플라즈마 처리 장치(1)는, 방법(MT)에 있어서 이용될 수 있다. 플라즈마 처리 장치(1)는, 용량 결합형 플라즈마 처리 장치이다.
플라즈마 처리 장치(1)는, 챔버(10)를 구비하고 있다. 챔버(10)는, 그 안에 내부 공간(10s)을 제공하고 있다. 챔버(10)의 중심 축선은, 연직 방향으로 연장되는 축선(AX)이다. 일 실시형태에 있어서, 챔버(10)는, 챔버 본체(12)를 포함하고 있다. 챔버 본체(12)는, 대략 원통 형상을 갖고 있다. 내부 공간(10s)은, 챔버 본체(12) 안에 제공되어 있다. 챔버 본체(12)는, 예컨대 알루미늄으로 구성되어 있다. 챔버 본체(12)는, 전기적으로 접지되어 있다. 챔버 본체(12)의 내벽면 상에는, 내부식성을 갖는 막이 형성되어 있다. 내부식성을 갖는 막은, 산화알루미늄, 산화이트륨과 같은 세라믹으로 형성된 막일 수 있다.
챔버 본체(12)는, 그 측벽에 있어서 통로(12p)를 제공하고 있다. 기판(W)은, 내부 공간(10s)과 챔버(10)의 외부 사이에서 반송될 때에, 통로(12p)를 통과한다. 통로(12p)는, 게이트 밸브(12g)에 의해 개폐 가능하게 되어 있다. 게이트 밸브(12g)는, 챔버 본체(12)의 측벽을 따라 설치되어 있다.
플라즈마 처리 장치(1)는, 기판 지지기(16)를 더 구비하고 있다. 기판 지지기(16)는, 챔버(10) 내에서 기판(W)을 지지하도록 구성되어 있다. 기판(W)은, 대략 원반 형상을 가질 수 있다. 기판 지지기(16)는, 지지체(15)에 의해 지지되어 있어도 좋다. 지지체(15)는, 챔버 본체(12)의 바닥부로부터 위쪽으로 연장되어 있다. 지지체(15)는, 대략 원통 형상을 갖고 있다. 지지체(15)는, 석영과 같은 절연 재료로 형성되어 있다.
기판 지지기(16)는, 하부 전극(18)을 포함하고 있다. 기판 지지기(16)는, 정전척(20)을 더 포함하고 있어도 좋다. 또한, 기판 지지기(16)는, 전극 플레이트(19)를 더 포함하고 있어도 좋다. 전극 플레이트(19)는, 알루미늄과 같은 도전성 재료로 형성되어 있다. 전극 플레이트(19)는 대략 원반 형상을 갖고 있고, 그 중심 축선은 축선(AX)이다. 하부 전극(18)은, 전극 플레이트(19) 상에 설치되어 있다. 하부 전극(18)은, 알루미늄과 같은 도전성 재료로 형성되어 있다. 하부 전극(18)은 대략 원반 형상을 갖고 있고, 그 중심 축선은 축선(AX)이다. 하부 전극(18)은, 전극 플레이트(19)에 전기적으로 접속되어 있다.
하부 전극(18)은, 그 내부에 있어서 유로(18f)를 제공하고 있다. 유로(18f)는, 열교환 매체(예컨대 냉매)용 유로이다. 유로(18f)는, 공급 장치(예컨대, 칠러 유닛)로부터의 열교환 매체를, 배관(23a)을 통해 받는다. 이 공급 장치는, 챔버(10)의 외부에 마련되어 있다. 유로(18f)에 공급된 열교환 매체는, 유로(18f)를 흘러, 배관(23b)을 통해 공급 장치로 되돌아온다. 열교환 매체의 공급 장치는, 플라즈마 처리 장치(1)의 온도 조정 기구를 구성한다.
정전척(20)은, 하부 전극(18) 상에 설치되어 있다. 기판(W)은, 정전척(20) 의 상면 위에 배치된다. 정전척(20)은, 본체 및 전극(척 전극)을 갖는다. 정전척(20)의 본체는, 유전체로 형성되어 있다. 정전척(20) 및 그 본체 각각은 대략 원반 형상을 갖고 있고, 그 중심 축선은 축선(AX)이다. 정전척(20)의 척 전극은, 막형의 전극이며, 정전척(20)의 본체 내에 설치되어 있다. 정전척(20)의 척 전극은, 스위치를 통해 직류 전원에 접속되어 있다. 직류 전원으로부터의 전압이 정전척(20)의 전극에 인가되면, 정전척(20)과 기판(W) 사이에서 정전 인력이 발생한다. 발생한 정전 인력에 의해, 기판(W)은, 정전척(20)으로 끌어당겨져, 정전척(20)에 의해 유지된다. 또한, 후술하는 바와 같이, 정전척(20) 내에 바이어스 전극을 설치하는 경우에는, 정전척(20)의 표면[기판(W)이 배치되는 면]측에 척 전극이 설치되고, 정전척(20)의 이면[하부 전극(18)과 대향하는 면]측에 바이어스 전극이 설치되어도 좋다.
기판 지지기(16)는, 그 위에 배치되는 에지링(ER)을 더 지지하여도 좋다. 에지링(ER)은, 실리콘, 탄화실리콘, 또는 석영으로 형성될 수 있다. 기판(W)은, 정전척(20) 상 또한 에지링(ER)에 의해 둘러싸인 영역 내에 배치된다.
플라즈마 처리 장치(1)는, 가스 공급 라인(25)을 더 구비하고 있어도 좋다. 가스 공급 라인(25)은, 가스 공급 기구로부터의 전열 가스(예컨대 He 가스)를, 정전척(20)의 상면과 기판(W)의 이면(하면) 사이의 간극에 공급한다.
플라즈마 처리 장치(1)는, 통형부(28) 및 절연부(29)를 더 구비하고 있어도 좋다. 통형부(28)는, 챔버 본체(12)의 바닥부로부터 위쪽으로 연장되어 있다. 통형부(28)는, 지지체(15)의 외주를 따라 연장되어 있다. 통형부(28)는, 도전성 재료로 형성되어 있고, 대략 원통 형상을 갖고 있다. 통형부(28)는, 전기적으로 접지되어 있다. 절연부(29)는, 통형부(28) 상에 마련되어 있다. 절연부(29)는, 절연성을 갖는 재료로 형성되어 있다. 절연부(29)는, 예컨대 석영과 같은 세라믹으로 형성되어 있다. 절연부(29)는, 대략 원통 형상을 갖고 있다. 절연부(29)는, 전극 플레이트(19)의 외주, 하부 전극(18)의 외주, 및 정전척(20)의 외주를 따라 연장되어 있다.
플라즈마 처리 장치(1)는, 상부 전극(30)을 더 구비하고 있다. 상부 전극(30)은, 기판 지지기(16)의 위쪽에 설치되어 있다. 상부 전극(30)은, 부재(32)를 통해, 챔버 본체(12)의 상부에 지지되어 있다. 부재(32)는, 절연성을 갖는 재료로 형성되어 있다. 상부 전극(30)과 부재(32)는, 챔버 본체(12)의 상부 개구를 폐쇄하고 있다.
상부 전극(30)은, 천판(天板)(34) 및 지지체(36)를 포함하고 있어도 좋다. 천판(34)의 하면은, 내부 공간(10s) 측의 하면이며, 내부 공간(10s)을 구획하고 있다. 천판(34)은, 주울열이 적은 저저항의 도전체 또는 반도체로 형성될 수 있다. 일 실시형태에 있어서는, 천판(34)은, 실리콘으로 형성되어 있다. 천판(34)은, 복수의 가스 구멍(34a)을 제공하고 있다. 복수의 가스 구멍(34a)은, 천판(34)을 그 판 두께 방향으로 관통하고 있다.
지지체(36)는, 천판(34)을 착탈 가능하게 지지한다. 지지체(36)는, 알루미늄과 같은 도전성 재료로 형성된다. 지지체(36)는, 그 내부에 있어서 가스 확산실(36a)을 제공하고 있다. 지지체(36)는, 복수의 가스 구멍(36b)을 더 제공하고 있다. 복수의 가스 구멍(36b)은, 가스 확산실(36a)로부터 아래쪽으로 연장되어 있다. 복수의 가스 구멍(36b)은, 복수의 가스 구멍(34a)으로 각각 연통하고 있다. 지지체(36)는, 가스 도입구(36c)를 더 제공하고 있다. 가스 도입구(36c)는, 가스 확산실(36a)에 접속되어 있다. 가스 도입구(36c)에는, 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(41), 유량 제어기군(42), 및 밸브군(43)을 통해, 가스 소스군(40)이 접속되어 있다. 가스 소스군(40), 밸브군(41), 유량 제어기군(42), 및 밸브군(43)은, 가스 공급부(GS)를 구성하고 있다. 가스 소스군(40)은, 복수의 가스 소스를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는, 방법(MT)에서 이용되는 복수의 가스의 소스를 포함하고 있다. 밸브군(41) 및 밸브군(43) 각각은 복수의 개폐 밸브를 포함하고 있다. 유량 제어기군(42)은, 복수의 유량 제어기를 포함하고 있다. 유량 제어기군(42)의 복수의 유량 제어기 각각은 매스플로우 컨트롤러 또는 압력 제어식 유량 제어기이다. 가스 소스군(40)의 복수의 가스 소스 각각은 밸브군(41)의 대응하는 개폐 밸브, 유량 제어기군(42)의 대응하는 유량 제어기, 및 밸브군(43)의 대응하는 개폐 밸브를 통해, 가스 공급관(38)에 접속되어 있다.
플라즈마 처리 장치(1)는, 실드(46)를 더 구비하고 있어도 좋다. 실드(46)는, 챔버 본체(12)의 내벽면을 따라 착탈 가능하게 마련되어 있다. 실드(46)는, 챔버 본체(12)에 플라즈마 처리의 부생물이 부착되는 것을 방지한다. 실드(46)는, 예컨대, 알루미늄으로 형성된 부재의 표면에 내부식성을 갖는 막을 형성함으로써 구성된다. 내부식성을 갖는 막은, 산화이트륨과 같은 세라믹으로 형성된 막일 수 있다.
플라즈마 처리 장치(1)는, 배플 부재(48)를 더 구비하고 있어도 좋다. 배플 부재(48)는, 기판 지지기(16)를 둘러싸는 부재[예컨대, 통형부(28)]와 실드(46) 사이에 마련되어 있다. 배플 부재(48)는, 예컨대, 알루미늄으로 형성된 부재의 표면에 내부식성을 갖는 막을 형성함으로써 구성된다. 내부식성을 갖는 막은, 산화이트륨과 같은 세라믹으로 형성된 막일 수 있다. 배플 부재(48)는, 복수의 관통 구멍을 제공하고 있다. 배플 부재(48)의 아래쪽, 또한, 챔버 본체(12)의 바닥부에는, 배기구가 마련되어 있다. 배기구에는, 배기 장치(50)가, 배기관(52)을 통해 접속되어 있다. 배기 장치(50)는, 압력 조정 밸브 및 터보 분자 펌프와 같은 진공 펌프를 갖고 있다.
플라즈마 처리 장치(1)는, 고주파 전원(61) 및 펄스 전원(62)을 더 구비하고 있다. 고주파 전원(61)은, 고주파 전력[이하, 「고주파 전력(HF)」이라고 함]을 발생하도록 구성되어 있다. 고주파 전력(HF)은, 플라즈마의 생성에 알맞은 주파수를 갖는다. 고주파 전력(HF)의 주파수는, 예컨대 27 MHz 이상, 100 MHz 이하이다. 고주파 전원(61)은, 정합기(61m)를 통해 하부 전극(18)에 접속되어 있다. 정합기(61m)는, 고주파 전원(61)의 부하측[하부 전극(18)측]의 임피던스를, 고주파 전원(61)의 출력 임피던스에 정합시키기 위한 회로를 갖고 있다. 고주파 전원(61)은, 일 실시형태에 있어서, 플라즈마 생성부를 구성하고 있다. 또한, 고주파 전원(61)은, 정합기(61m)를 통해, 상부 전극(30)에 접속되어 있어도 좋다.
펄스 전원(62)은, 전술한 전기 바이어스(EB)를 하부 전극(18)에 부여하도록 구성되어 있다. 즉, 펄스 전원(62)은, 방법(MT)의 공정 STc에 있어서, 전기 바이어스(EB)로서, 기판(W)에 음의 전위가 발생하도록 구성되어 있다. 펄스 전원(62)은, 그 자체가 전기 바이어스(EB)를 하부 전극(18)에 주기적으로 인가하도록 구성되어도 좋고, 펄스 전원(62)의 하류측에 전기 바이어스(EB)를 펄스화하기 위한 디바이스를 구비하도록 구성되어도 좋다. 펄스 전원(62)으로부터의 전기 바이어스(EB)는, 전술한 바와 같이, 주기(CY) 내의 기간(PA)에 있어서 하부 전극(18)에 인가된다. 주기(CY) 내의 기간(PB)에 있어서, 펄스 전원(62)으로부터의 전기 바이어스(EB)의 하부 전극(18)에 대한 인가는, 정지된다. 또한, 펄스 전원(62)은, 하부 전극(18) 대신에, 정전척(20) 내에 설치된 바이어스 전극에 전기 바이어스(EB)를 부여하도록 구성되어도 좋다.
일 실시형태에 있어서, 플라즈마 처리 장치(1)는, 직류 전원(70)을 더 구비하고 있어도 좋다. 직류 전원(70)은, 전술한 전기 바이어스(DCS)를 상부 전극(30)에 부여하도록 구성되어 있다. 즉, 직류 전원(70)은, 전기 바이어스(DCS)로서, 음의 직류 전압을 상부 전극(30)에 주기적으로 인가하도록 구성되어 있다. 직류 전원(70)으로부터의 음의 직류 전압은, 전술한 바와 같이, 주기(CY) 내의 기간(PB)에 있어서 상부 전극(30)에 인가된다. 주기(CY) 내의 기간(PA)에 있어서, 직류 전원(70)으로부터의 음의 직류 전압의 상부 전극(30)에 대한 인가는, 정지되어도 좋다. 혹은, 기간(PA)에 있어서 상부 전극에 인가되는 음의 직류 전압의 절대값은, 기간(PB)에 있어서 상부 전극에 인가되는 음의 직류 전압의 절대값보다 작아도 좋다.
플라즈마 처리 장치(1)는, 제어부(80)를 더 구비하고 있어도 좋다. 제어부(80)는, 프로세서, 기억 장치, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(1)의 각부를 제어한다. 구체적으로, 제어부(80)는, 기억 장치에 기억되어 있는 제어 프로그램을 실행하고, 상기 기억 장치에 기억되어 있는 레시피 데이터에 기초하여 플라즈마 처리 장치(1)의 각부를 제어한다. 제어부(80)에 의한 제어에 의해, 레시피 데이터에 의해 지정된 프로세스가 플라즈마 처리 장치(1)에 있어서 실행된다. 방법(MT)은, 제어부(80)에 의한 플라즈마 처리 장치(1)의 각부의 제어에 의해, 플라즈마 처리 장치(1)에 있어서 실행될 수 있다.
플라즈마 처리 장치(1)를 이용하여 기판(W)에 방법(MT)이 적용되는 경우에는, 공정 STa에 있어서, 기판(W)이 기판 지지기(16) 상에 배치된다. 계속되는 공정 STb에서는, 제어부(80)는, 전술한 처리 가스를 챔버(10) 내에 공급하도록, 가스 공급부(GS)를 제어한다. 계속되는 공정 STc에서는, 제어부(80)는, 챔버(10) 내의 압력을 지정된 압력으로 설정하도록, 배기 장치(50)를 제어한다. 또한, 공정 STc에서는, 제어부(80)는, 챔버(10) 내에서 처리 가스로부터 플라즈마를 생성하도록, 플라즈마 생성부를 제어한다. 구체적으로, 제어부(80)는, 고주파 전력(HF)을 공급하도록, 고주파 전원(61)을 제어한다. 또한, 공정 STc에서는, 제어부(80)는, 전기 바이어스(EB)로서 음의 직류 전압을 하부 전극(18)에 주기적으로 인가하도록, 펄스 전원(62)을 제어하여도 좋다. 제어부(80)는, 공정 STc에 있어서, 전술한 전기 바이어스(DCS)로서, 음의 직류 전압을 주기적으로 상부 전극(30)에 인가하도록, 직류 전원(70)을 제어하여도 좋다.
이상, 여러 가지 예시적 실시형태에 대해서 설명하였으나, 전술한 예시적 실시형태에 한정되지 않고, 다양한 추가, 생략, 치환, 및 변경이 행해져도 좋다. 또한, 다른 실시형태에 있어서의 요소를 조합하여 다른 실시형태를 형성하는 것이 가능하다.
예컨대, 방법(MT)에 있어서 이용되는 플라즈마 처리 장치는, 용량 결합형 이외의 다른 타입의 플라즈마 처리 장치여도 좋다. 그와 같은 플라즈마 처리 장치는, 예컨대, 유도 결합형 플라즈마 처리 장치, 전자 사이클로트론 공명(ECR) 플라즈마 처리 장치, 또는 마이크로파와 같은 표면파를 이용하여 플라즈마를 생성하는 플라즈마 처리 장치이다.
이상의 설명으로부터, 본 개시의 여러 가지 실시형태는, 설명의 목적으로 본 명세서에서 설명되어 있고, 본 개시의 범위 및 주지에서 벗어나지 않고 여러 가지 변경을 행할 수 있는 것이 이해될 것이다. 따라서, 본 명세서에 개시한 여러 가지 실시형태는 한정하는 것을 의도하고 있지 않으며, 진정한 범위와 주지는, 첨부한 특허청구범위에 의해 나타내어진다.

Claims (19)

  1. 에칭 방법으로서,
    (a) 챔버 내에 있어서 실리콘 산화막을 갖는 기판을 준비하는 공정으로서, 상기 기판은, 상기 실리콘 산화막 내에 배치된 복수의 에칭 정지층을 구비하고, 상기 실리콘 산화막의 두께 방향에 있어서의 상기 복수의 에칭 정지층의 위치는 서로 상이하며, 상기 복수의 에칭 정지층 각각은 텅스텐 및 몰리브덴 중 적어도 하나를 포함하는, 기판 준비 공정과,
    (b) 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 가스, 탄소 및 불소를 함유하는 가스, 그리고 산소 함유 가스를 포함하는 처리 가스를 상기 챔버 내에 공급하는 공정과,
    (c) 상기 처리 가스로부터 플라즈마를 생성하여, 상기 실리콘 산화막을 에칭함으로써, 상기 복수의 에칭 정지층에 각각 도달하는 복수의 오목부를 상기 실리콘 산화막에 형성하는 공정
    을 포함하는, 에칭 방법.
  2. 제1항에 있어서,
    텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 상기 가스는, 육불화텅스텐 가스 및 육불화몰리브덴 가스 중 적어도 하나를 포함하는 것인, 에칭 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 (c)에 있어서의 상기 챔버 내의 압력은, 2.0 Pa 이상, 3.3 Pa 이하로 설정되는 것인, 에칭 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 처리 가스의 유량에 대한 상기 처리 가스 내의 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 상기 가스의 유량의 비율은, 5 체적% 이하인 것인, 에칭 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 (c)에 있어서, 상기 기판을 지지하는 기판 지지기의 온도가 0℃ 이상, 120℃ 이하의 온도로 설정되는, 에칭 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 처리 가스는, 탄소 및 불소를 함유하는 가스로서, 플루오로카본 가스를 포함하는 것인, 에칭 방법.
  7. 제6항에 있어서,
    상기 플루오로카본 가스는, C4F6 가스, C4F8 가스, C3F8 가스, 및 CF4 가스로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것인, 에칭 방법.
  8. 제6항에 있어서,
    상기 처리 가스는 산소 함유 가스를 더 포함하는 것인, 에칭 방법.
  9. 제8항에 있어서,
    상기 산소 함유 가스는, O2 가스, CO 가스, 및 CO2 가스로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것인, 에칭 방법.
  10. 제1항에 있어서,
    상기 텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 가스는, 상기 에칭 정지층과 동일한 금속을 함유하는 것인, 에칭 방법.
  11. 제1항에 있어서,
    상기 복수의 오목부는 상기 실리콘 산화막의 표면으로부터 상기 에칭 정지층까지의 깊이가 깊을수록 개구 치수가 큰 것인, 에칭 방법.
  12. 제11항에 있어서,
    상기 복수의 오목부는 상기 오목부의 개구 치수에 대한 상기 실리콘 산화막의 표면으로부터 상기 에칭 정지층까지의 깊이의 비율을 나타내는 종횡비가 모두 동일한 것인, 에칭 방법.
  13. 제1항에 있어서,
    상기 기판은, 상기 실리콘 산화막 상에 패턴이 형성된 유기 재료제의 마스크를 갖는 것인, 에칭 방법.
  14. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 (c)는, 상기 기판을 지지하는 기판 지지기에 펄스 전압을 주기적으로 인가하는 것을 포함하는 것인, 에칭 방법.
  15. 제14항에 있어서,
    상기 (c)에서, 상기 기판 지지기에 주기적으로 인가되는 상기 펄스 전압은 음의 펄스 전압인 것인, 에칭 방법.
  16. 제14항에 있어서,
    상기 (c)에 있어서 상기 기판 지지기에 주기적으로 인가되는 상기 펄스 전압의 절대값은, 150 V 이상, 1000 V 이하인 것인, 에칭 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 (c)에 있어서 상기 기판 지지기에 주기적으로 인가되는 상기 펄스 전압은, 50% 이상, 100% 이하의 듀티비를 갖는 것인, 에칭 방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 (c)에 있어서 상기 펄스 전압이 상기 기판 지지기에 인가되는 주기를 규정하는 주파수는, 100 kHz 이상, 1 MHz 이하인 것인, 에칭 방법.
  19. 플라즈마 처리 장치로서,
    챔버와,
    상기 챔버 내에 있어서 기판을 지지하기 위한 기판 지지기로서, 상기 기판은 실리콘 산화막을 가지며, 상기 기판은, 상기 실리콘 산화막 내에 배치된 복수의 에칭 정지층을 구비하고, 상기 실리콘 산화막의 두께 방향에 있어서의 상기 복수의 에칭 정지층의 위치는 서로 상이하며, 상기 복수의 에칭 정지층 각각은 텅스텐 및 몰리브덴 중 적어도 하나를 포함하는 기판 지지기와,
    텅스텐 및 몰리브덴 중 적어도 하나를 함유하는 가스, 탄소 및 불소를 함유하는 가스, 그리고 산소 함유 가스를 포함하는 처리 가스를 상기 챔버 내에 공급하도록 구성된 가스 공급부와,
    상기 챔버 내에서 상기 처리 가스로부터 플라즈마를 생성하도록 구성된 플라즈마 생성부와,
    제어부
    를 구비하고,
    상기 제어부는, 상기 플라즈마를 생성하여, 상기 실리콘 산화막을 에칭함으로써, 상기 복수의 에칭 정지층에 각각 도달하는 복수의 오목부를 상기 실리콘 산화막에 형성하도록, 상기 가스 공급부 및 상기 플라즈마 생성부를 제어하도록 구성되는 것인, 플라즈마 처리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101952945B (zh) * 2007-11-29 2013-08-14 朗姆研究公司 控制微负载的脉冲式偏置等离子体工艺
US8475673B2 (en) * 2009-04-24 2013-07-02 Lam Research Company Method and apparatus for high aspect ratio dielectric etch
US10741407B2 (en) * 2018-10-19 2020-08-11 Lam Research Corporation Reduction of sidewall notching for high aspect ratio 3D NAND etch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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