KR20220117146A - 반도체 칩의 제조 방법, 및 보호막 형성제 - Google Patents

반도체 칩의 제조 방법, 및 보호막 형성제 Download PDF

Info

Publication number
KR20220117146A
KR20220117146A KR1020220016341A KR20220016341A KR20220117146A KR 20220117146 A KR20220117146 A KR 20220117146A KR 1020220016341 A KR1020220016341 A KR 1020220016341A KR 20220016341 A KR20220016341 A KR 20220016341A KR 20220117146 A KR20220117146 A KR 20220117146A
Authority
KR
South Korea
Prior art keywords
protective film
semiconductor wafer
semiconductor chip
forming agent
water
Prior art date
Application number
KR1020220016341A
Other languages
English (en)
Inventor
다츠오 고토
데츠로 기노시타
아스카 오쿠보
Original Assignee
도오꾜오까고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2021201189A external-priority patent/JP2022125002A/ja
Application filed by 도오꾜오까고오교 가부시끼가이샤 filed Critical 도오꾜오까고오교 가부시끼가이샤
Publication of KR20220117146A publication Critical patent/KR20220117146A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • B23K26/364—Laser etching for making a groove or trench, e.g. for scribing a break initiation groove
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08K—Use of inorganic or non-macromolecular organic substances as compounding ingredients
    • C08K5/00—Use of organic ingredients
    • C08K5/04—Oxygen-containing compounds
    • C08K5/15—Heterocyclic compounds having oxygen in the ring
    • C08K5/151—Heterocyclic compounds having oxygen in the ring having one oxygen atom in the ring
    • C08K5/1545—Six-membered rings
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08K—Use of inorganic or non-macromolecular organic substances as compounding ingredients
    • C08K5/00—Use of organic ingredients
    • C08K5/16—Nitrogen-containing compounds
    • C08K5/17—Amines; Quaternary ammonium compounds
    • C08K5/18—Amines; Quaternary ammonium compounds with aromatically bound amino groups
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D101/00—Coating compositions based on cellulose, modified cellulose, or cellulose derivatives
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D129/00—Coating compositions based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by an alcohol, ether, aldehydo, ketonic, acetal, or ketal radical; Coating compositions based on hydrolysed polymers of esters of unsaturated alcohols with saturated carboxylic acids; Coating compositions based on derivatives of such polymers
    • C09D129/02—Homopolymers or copolymers of unsaturated alcohols
    • C09D129/04—Polyvinyl alcohol; Partially hydrolysed homopolymers or copolymers of esters of unsaturated alcohols with saturated carboxylic acids
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D139/00—Coating compositions based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by a single or double bond to nitrogen or by a heterocyclic ring containing nitrogen; Coating compositions based on derivatives of such polymers
    • C09D139/04—Homopolymers or copolymers of monomers containing heterocyclic rings having nitrogen as ring member
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D7/00—Features of coating compositions, not provided for in group C09D5/00; Processes for incorporating ingredients in coating compositions
    • C09D7/40—Additives
    • C09D7/60—Additives non-macromolecular
    • C09D7/63—Additives non-macromolecular organic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Wood Science & Technology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Medicinal Chemistry (AREA)
  • Polymers & Plastics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)

Abstract

(과제) 반도체 웨이퍼를 절단하는 반도체 칩의 제조 방법으로서, 반도체 웨이퍼 상에 형성하는 보호막 및 반도체 웨이퍼에, 레이저광의 조사에 의해 높은 가공 정밀도로 가공홈을 형성할 수 있는 반도체 칩의 제조 방법과, 당해 반도체 칩의 제조 방법에 사용할 수 있는 보호막 형성제를 제공하는 것.
(해결 수단) 반도체 웨이퍼 (2) 를 절단함으로써 실시되는, 반도체 칩의 제조 방법으로서, 반도체 웨이퍼 (2) 상에, 수용성 수지 (A) 와, 흡광제 (B) 와, 용매 (S) 를 포함하는 보호막 형성제를 도포하여 보호막 (24) 을 형성하는 것과, 반도체 웨이퍼 (2) 상에 있어서의 보호막 (24) 을 포함하는 1 이상의 층의 소정의 위치에 파장 515 ㎚ 의 광을 포함하는 레이저광을 조사하여, 반도체 웨이퍼의 표면이 노출되고, 또한 반도체 칩의 형상에 따른 패턴의 가공홈을 형성하는 것을 포함하고, 보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상이다.

Description

반도체 칩의 제조 방법, 및 보호막 형성제{METHOD FOR PRODUCING SEMICONDUCTOR CHIP AND PROTECTIVE FILM FORMING AGENT}
본 발명은, 반도체 칩의 제조 방법, 및 보호막 형성제에 관한 것이다.
반도체 디바이스 제조 공정에 있어서 형성되는 웨이퍼는, 실리콘 등의 반도체 기판의 표면에 절연막과 기능막이 적층된 적층체를, 스트리트라고 불리는 격자상의 분할 예정 라인에 의해 구획한 것이며, 스트리트로 구획되어 있는 각 영역이, IC, LSI 등의 반도체 칩으로 되어 있다.
이 스트리트를 따라 웨이퍼를 절단함으로써 복수의 반도체 칩이 얻어진다. 또, 광 디바이스 웨이퍼에서는, 질화갈륨계 화합물 반도체 등이 적층된 적층체가 스트리트에 의해 복수의 영역으로 구획된다. 이 스트리트를 따른 절단에 의해, 광 디바이스 웨이퍼는, 발광 다이오드, 레이저 다이오드 등의 광 디바이스로 분할된다. 이들 광 디바이스는, 전기 기기에 널리 이용되고 있다.
이와 같은 웨이퍼의 스트리트를 따른 절단은, 과거에는, 다이서라고 칭해지고 있는 절삭 장치에 의해 행해지고 있었다. 그러나, 이 방법에서는, 적층 구조를 갖는 웨이퍼가 고취성 재료이기 때문에, 웨이퍼를 절삭 블레이드 (절삭날) 에 의해 반도체 칩 등으로 재단 분할할 때에, 상처나 결손 등이 발생하거나, 칩 표면에 형성되어 있는 회로 소자로서 필요한 절연막이 박리되거나 하는 문제가 있었다.
이와 같은 문제를 해소하기 위해서, 반도체 웨이퍼의 표면에, 수용성 수지와 흡광제와 용매를 포함하는 보호막 형성제를 도포하여 보호막을 형성하고, 보호막에 대해 레이저를 조사하여, 보호막의 일부를 분해 제거함으로써 반도체 웨이퍼의 표면을 노출시켜 가공홈을 형성한 후, 플라즈마 에칭에 의해 반도체 웨이퍼를 절단하여, 반도체 웨이퍼를 반도체 칩 (IC) 으로 분할하는 반도체 칩의 제조 방법이 제안되어 있다 (특허문헌 1 을 참조.).
국제 공개 제2020/100403호 일본 공표특허공보 2014-523112호
특허문헌 1 의 기술에 의하면, 보호막의 원하는 위치에 레이저광의 조사에 의해 원하는 형상의 개구 (가공홈) 를 형성할 수 있다. 보호막의 원하는 위치에 원하는 형상의 개구 (가공홈) 를 형성함으로써, 반도체 웨이퍼를 절단하여 원하는 형상의 반도체 칩을 제조할 수 있다.
한편, 반도체 기판을 다이싱하는 기술로는, 특허문헌 2 에 기재되어 있는 기술도 알려져 있다. 즉, 특허문헌 2 에 기재된 다이싱 방법에 있어서는, 530 나노미터 이하의 파장과 500 펨토초 이하의 레이저 펄스폭을 갖는 레이저를 사용하여 마스크를 패터닝하는 수법이 채용되고 있다.
또, 이러한 방법에 의하면 치핑이나, 미소 균열, 및 박리가 억제되는 것이 제언되어 있다.
그러나, 특허문헌 1 등에 개시된 종래 기술에 의해 반도체 칩을 제조하면, 레이저 조사에 의해, 반도체 웨이퍼나 보호막에서 유래하는 데브리가 보호막의 개구부 부근 (예를 들어 가공홈의 단부 근방) 등에 퇴적하거나 하기 때문에, 보호막 및 반도체 웨이퍼에 형성되는 가공홈을 원하는 형상으로 하기 어려운 경우가 있다.
이 때문에, 레이저광의 조사에 의한 가공 정밀도를 보다 높여, 보호막 및 반도체 웨이퍼에 형성되는 가공홈을 보다 원하는 형상으로 하는 것이 요망된다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 반도체 웨이퍼를 절단하는 반도체 칩의 제조 방법으로서, 반도체 웨이퍼 상에 형성되는 보호막 및 반도체 웨이퍼에, 레이저광의 조사에 의해 높은 가공 정밀도로 가공홈을 형성할 수 있는 반도체 칩의 제조 방법과, 당해 반도체 칩의 제조 방법에 사용할 수 있는 보호막 형성제를 제공하는 것을 목적으로 한다.
본 발명자들은, 반도체 웨이퍼를 절단하는 반도체 칩의 제조 방법에 있어서, 반도체 웨이퍼 상에 수용성 수지 (A) 와 흡광제 (B) 와 용매 (S) 를 포함하는 보호막 형성제를 도포하여 보호막을 형성하는 것과, 반도체 웨이퍼 상에 있어서의 보호막을 포함하는 1 이상의 층의 소정의 위치에 파장 515 ㎚ 의 광을 포함하는 레이저광을 조사하여, 반도체 웨이퍼의 표면이 노출되고, 또한 반도체 칩의 형상에 따른 패턴의 가공홈을 형성하는 것을 포함하고, 보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도를 0.05 이상으로 함으로써, 상기 과제를 해결할 수 있는 것을 알아내어, 본 발명을 완성하기에 이르렀다. 보다 구체적으로는, 본 발명은 이하의 것을 제공한다.
본 발명의 제 1 양태는, 반도체 웨이퍼를 절단함으로써 실시되는, 반도체 칩의 제조 방법으로서,
반도체 웨이퍼 상에, 수용성 수지 (A) 와, 흡광제 (B) 와, 용매 (S) 를 포함하는 보호막 형성제를 도포하여 보호막을 형성하는 것과,
반도체 웨이퍼 상에 있어서의 보호막을 포함하는 1 이상의 층의 소정의 위치에 파장 515 ㎚ 의 광을 포함하는 레이저광을 조사하여, 반도체 웨이퍼의 표면이 노출되고, 또한 반도체 칩의 형상에 따른 패턴의 가공홈을 형성하는 것을 포함하고,
보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상인, 반도체 칩의 제조 방법이다.
본 발명의 제 2 양태는, 반도체 웨이퍼의 다이싱에 있어서, 반도체 웨이퍼의 표면에 보호막을 형성하기 위해서 사용되는 보호막 형성제로서,
수용성 수지 (A) 와, 흡광제 (B) 와, 용매 (S) 를 포함하고,
보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상인, 보호막 형성제이다.
본 발명의 제 3 양태는, 반도체 웨이퍼를 절단함으로써 실시되는, 반도체 칩의 제조 방법으로서,
반도체 웨이퍼 상에, 수용성 수지 (A) 와, 흡광제 (B) 와, 용매 (S) 를 포함하는 보호막 형성제를 도포하여 보호막을 형성하는 것과,
반도체 웨이퍼 상에 있어서의 보호막을 포함하는 1 이상의 층의 소정의 위치에 녹색 레이저광을 조사하여, 반도체 웨이퍼의 표면이 노출되고, 또한 반도체 칩의 형상에 따른 패턴의 가공홈을 형성하는 것과,
보호막을 제거하는 것을 포함하고,
보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상인, 반도체 칩의 제조 방법이다.
본 발명에 의하면, 반도체 웨이퍼를 절단하는 반도체 칩의 제조 방법으로서, 반도체 웨이퍼 상에 형성하는 보호막 및 반도체 웨이퍼에, 레이저광의 조사에 의해 높은 가공 정밀도로 가공홈을 형성할 수 있는 반도체 칩의 제조 방법과, 당해 반도체 칩의 제조 방법에 사용할 수 있는 보호막 형성제를 제공할 수 있다.
도 1 은, 본 발명의 반도체 칩의 제조 방법에 의해 가공되는 반도체 웨이퍼를 나타내는 사시도.
도 2 는, 도 1 에 나타내는 반도체 웨이퍼의 단면 확대도.
도 3 은, 보호막이 형성된 반도체 웨이퍼의 주요부 확대 단면도.
도 4 는, 보호막이 형성된 반도체 웨이퍼가 고리형의 프레임에 보호 테이프를 개재하여 지지된 상태를 나타내는 사시도.
도 5 는, 레이저광 조사를 실시하는 레이저 가공 장치의 주요부 사시도.
도 6 은, 보호막과 레이저광 조사에 의해 형성된 가공홈을 구비하는 반도체 웨이퍼의 단면 확대도.
도 7 은, 도 6 에 나타내는 반도체 웨이퍼에 대한 플라즈마 조사를 나타내는 설명도.
도 8 은, 플라즈마 조사에 의해, 반도체 웨이퍼가 반도체 칩으로 분할된 상태를 나타내는 단면 확대도.
도 9 는, 반도체 칩 상의 보호막이 제거된 상태를 나타내는 단면 확대도.
도 10 은, 가공홈의 평가 (레이저 가공성의 평가) 방법을 설명하는 평면도.
≪반도체 칩의 제조 방법 및 보호막 형성제≫
반도체 칩의 제조 방법은, 반도체 웨이퍼를 절단함으로써 실시된다.
그리고, 반도체 칩의 제조 방법은,
반도체 웨이퍼 상에, 수용성 수지 (A) 와, 흡광제 (B) 와, 용매 (S) 를 포함하는 보호막 형성제를 도포하여 보호막을 형성하는 것과,
반도체 웨이퍼 상에 있어서의 보호막을 포함하는 1 이상의 층의 소정의 위치에 파장 515 ㎚ 의 광을 포함하는 레이저광 또는 녹색 레이저광을 조사하여, 반도체 웨이퍼의 표면이 노출되고, 또한 반도체 칩의 형상에 따른 패턴의 가공홈을 형성하는 것을 포함하고,
보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상인 방법이다.
이하, 보호막을 형성하는 것에 대하여「보호막 형성 공정」이라고도 기재하고, 가공홈을 형성하는 것에 대하여「가공홈 형성 공정」이라고도 기재하고, 반도체 웨이퍼에 있어서의 스트리트의 위치를 절단하는 것을「절단 공정」이라고도 기재한다.
반도체 칩의 제조 방법에 있어서의 각 공정, 및 당해 제조 방법에 있어서 사용할 수 있는 보호막 형성제에 대해, 이하에 구체적으로 설명한다.
＜＜보호막 형성 공정＞＞
보호막 형성 공정에서는, 반도체 웨이퍼 상에, 보호막 형성제를 도포하여 보호막이 형성된다.
반도체 웨이퍼의 가공면의 형상은, 반도체 웨이퍼에 대해 원하는 가공을 실시할 수 있는 한 특별히 한정되지 않는다. 전형적으로는, 반도체 웨이퍼의 가공면은, 다수의 요철을 가지고 있다. 그리고, 스트리트에 상당하는 영역에 오목부가 형성되어 있다.
반도체 웨이퍼의 가공면에서는, 반도체 칩에 상당하는 복수의 영역이, 스트리트에 의해 구획된다.
제작되는 반도체 칩의 크기나 성능 등에 따라 다르기도 하지만, 보호막의 막두께는, 전형적으로는, 0.1 ㎛ 이상 100 ㎛ 이하가 바람직하고, 0.5 ㎛ 이상 10 ㎛ 이하가 보다 바람직하다.
이하에, 도면을 참조하면서, 격자상의 스트리트로 구획된 복수의 반도체 칩을 구비하는 반도체 웨이퍼에 대해, 보호막 형성제를 사용하여 다이싱 가공 (절단) 을 실시하는 반도체 칩의 제조 방법에 대해, 반도체 칩의 제조 방법의 바람직한 일 양태로서 설명한다.
도 1 에는, 가공 대상인 반도체 웨이퍼의 사시도를 나타낸다. 도 2 에는, 도 1 에 나타내는 반도체 웨이퍼의 주요부 확대 단면도를 나타낸다. 도 1 및 도 2 에 나타내는 반도체 웨이퍼 (2) 에서는, 실리콘 등의 반도체 기판 (20) 의 표면 (20a) 상에, 절연막과 회로를 형성하는 기능막이 적층된 적층체 (21) 가 형성되어 있다. 적층체 (21) 에 있어서는, 복수의 IC, LSI 등의 반도체 칩 (22) 이 매트릭스상으로 형성되어 있다.
여기서, 반도체 칩 (22) 의, 형상, 및 사이즈는 특별히 한정되지 않고, 반도체 칩 (22) 의 설계에 따라, 적절히 설정될 수 있다.
각 반도체 칩 (22) 은, 격자상으로 형성된 스트리트 (23) 에 의해 구획되어 있다. 또한, 도시되는 실시형태에 있어서는, 적층체 (21) 로서 사용되는 절연막은, SiO2 막, 또는 SiOF, BSG (SiOB) 등의 무기물계의 막이나, 폴리이미드계, 파릴렌계 등의 폴리머막인 유기물계의 막으로 이루어지는 저유전율 절연체 피막 (Low-k 막) 으로 이루어진다.
상기 적층체 (21) 의 표면이, 가공면인 표면 (2a) 에 해당한다. 상기 표면 (2a) 상에, 보호막 형성제를 사용하여, 보호막이 형성된다.
보호막 형성 공정에서는, 예를 들어, 스핀 코터에 의해 반도체 웨이퍼 (2) 의 표면 (2a) 에 보호막 형성제를 도포하여 보호막이 형성된다. 또한, 보호막 형성제의 도포 방법은, 원하는 막두께의 보호막을 형성할 수 있는 한 특별히 한정되지 않는다.
보호막 형성 공정에서 형성되는 보호막은, 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상이다. 이와 같은 흡광도를 갖는 보호막을 형성함으로써, 상세하게는 후술하겠지만, 높은 가공 정밀도로 가공홈을 형성할 수 있다.
보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도는, 0.10 이상인 것이 바람직하고, 0.20 이상인 것이 보다 바람직하고, 0.40 이상인 것이 더욱 바람직하다.
또, 보호막은, 495 ㎚ 이상 566 ㎚ 이하의 파장 영역내에, 흡수 극대 파장을 갖는 것이 바람직하다. 흡수 극대 파장이란, 흡수 스펙트럼으로, 최대의 흡광도를 나타내는 파장이다.
보호막 형성 공정에서 보호막을 형성할 수 있는 보호막 형성제는, 수용성 수지 (A) 와, 흡광제 (B) 와, 용매 (S) 를 포함한다.
이하, 보호막 형성제가 포함하는, 필수, 또는 임의의 성분에 대해 설명한다. 보호막 형성제가 포함하는 각 성분의 종류나 양을 조정함으로써, 보호막의 흡광도를 원하는 값으로 할 수 있다.
＜수용성 수지 (A)＞
수용성 수지 (A) 는, 보호막 형성제를 사용하여 형성되는 보호막의 기재이다. 수용성 수지의 종류는, 물 등의 용제에 용해시켜 도포·건조시켜 막을 형성할 수 있는 수지이면 특별히 제한되지 않는다.
본 명세서에 있어서, 수용성 수지 (A) 의 수용성이란, 25 ℃ 의 물 100 g 에 대해, 용질 (수용성 수지) 이 0.5 g 이상 용해되는 것을 말한다.
수용성 수지 (A) 의 종류의 구체예로는, 비닐계 수지, 셀룰로오스계 수지, 폴리에틸렌옥사이드, 폴리글리세린, 및 수용성 나일론 등을 들 수 있다.
비닐계 수지로는, 비닐기를 갖는 단량체의 단독 중합체, 또는 공중합체로서, 수용성의 수지이면 특별히 한정되지 않는다. 비닐계 수지로는, 폴리비닐알코올, 폴리비닐아세탈 (아세트산비닐 공중합체도 포함함), 폴리비닐피롤리돈, 폴리아크릴아미드, 폴리(N-알킬아크릴아미드), 폴리알릴아민, 폴리(N-알킬알릴아민), 부분 아미드화 폴리알릴아민, 폴리(디알릴아민), 알릴아민·디알릴아민 공중합체, 폴리아크릴산, 폴리비닐알코올폴리아크릴산 블록 공중합체, 및 폴리비닐알코올폴리아크릴산에스테르 블록 공중합체를 들 수 있다.
셀룰로오스계 수지로는, 수용성의 셀룰로오스 유도체이면 특별히 한정되지 않는다. 셀룰로오스계 수지로는, 메틸셀룰로오스, 에틸셀룰로오스, 및 하이드록시프로필셀룰로오스 등을 들 수 있다.
이들은, 1 종 단독으로 사용할 수도 있고, 2 종 이상을 조합하여 사용할 수도 있다.
상기 수용성 수지 (A) 의 구체예 중에서는, 보호막의 열 흘러내림에 의한 가공홈의 형상 악화 등이 생기기 어려운 점에서, 비닐계 수지, 및 셀룰로오스계 수지가 바람직하고, 폴리비닐피롤리돈, 폴리비닐알코올, 및 하이드록시프로필셀룰로오스가 보다 바람직하다.
수용성 수지 (A) 는, 열중량 측정에 있어서, 500 ℃ 까지 승온했을 경우에 70 중량％ 이상의 중량 감소율을 나타내는 수지인 것이 바람직하다. 열중량 측정에 있어서, 500 ℃ 까지 승온했을 경우에 70 중량％ 이상의 중량 감소율을 나타내는 수지는, 500 ℃ 정도로 가열될 때에, 그 대부분이 분해되어, 소실되는 수지이다. 500 ℃ 까지 승온했을 경우의 중량 감소율은, 80 질량％ 이상이 보다 바람직하고, 90 중량％ 이상이나 95 중량％ 이상이 더욱 바람직하다.
500 ℃ 까지 승온했을 경우의 중량 감소율이 상기 범위 내인 수용성 수지 (A) 를 포함하는 보호막 형성제를 사용하는 경우, 보호막중에서 레이저광의 에너지에 의한 수용성 수지 (A) 의 분해가 양호하게 진행되는 점에서, 레이저광의 조사에 의해 보호막에 있어서 보다 양호하게 개구된 가공홈을 형성하기 쉽다.
수용성 수지 (A) 에 대해, 열중량 측정에 있어서, 350 ℃ 까지 승온했을 경우의 중량 감소율은, 10 중량％ 이상이 바람직하고, 15 중량％ 이상이 보다 바람직하다.
이러한 수용성 수지 (A) 를 사용하는 경우, 레이저광에 의해 부여되는 에너지량이 적어도, 수용성 수지 (A) 가 양호하게 분해되기 쉽고, 저출력의 레이저를 조사하는 경우여도, 보호막에 있어서 보다 양호하게 개구된 가공홈을 형성하기 쉽다.
중량 감소율을 구하기 위한 열중량 측정은, 일반적인 열중량 측정 방법에 따라서 실시할 수 있다.
수용성 수지 (A) 에 대해, 중량 감소율을 조정하는 방법은 특별히 한정되지 않는다. 일반적으로는, 동종의 수지라면, 평균 분자량이 작을수록, 수용성 수지 (A) 의 중량 감소율이 높다.
레이저광이 조사되었을 때의 분해성과 성막성의 양립의 관점에서, 수용성 수지 (A) 의 중량 평균 분자량은, 15,000 이상 300,000 이하가 바람직하고, 20,000 이상 200,000 이하가 보다 바람직하다.
반도체 웨이퍼 표면에 형성되는 보호막은, 통상, 보호막과 가공홈을 구비하는 반도체 웨이퍼를 반도체 칩으로 절단하는 방법에 따른, 가공홈의 형성 후의 적절한 시점에 있어서, 반도체 웨이퍼 또는 반도체 칩의 표면으로부터, 예를 들어 수세에 의해 제거된다. 이 때문에, 보호막의 수세성의 점에서, 반도체 웨이퍼 표면과의 친화성이 낮은 수용성 수지가 바람직하다. 반도체 웨이퍼 표면과의 친화성이 낮은 수용성 수지로는, 극성 기로서 에테르 결합, 수산기, 아미드 결합만을 갖는 수지, 예를 들어 폴리비닐알코올, 폴리에틸렌글리콜, 폴리비닐피롤리돈, 및 하이드록시프로필셀룰로오스가 바람직하다.
보호막에 대해 레이저광을 조사하여 가공홈을 형성할 때의 개구 불량이나, 보호막의 열 흘러내림에 의한 가공홈의 형상 악화 등이 생기기 어려운 점에서, 보호막 형성제에 있어서의, 수용성 수지 (A) 의 질량과, 흡광제 (B) 의 질량의 총량에 대한, 수용성 수지 (A) 의 질량의 비율은, 60 질량％ 이상 99 질량％ 이하가 바람직하고, 80 질량％ 이상 95 질량％ 이하가 보다 바람직하다.
＜흡광제 (B)＞
보호막 형성제는, 보호막에 레이저광의 에너지를 효율적으로 흡수시켜, 보호막의 열분해를 촉진시키는 목적으로, 흡광제 (B) 를 포함한다.
그리고, 흡광제 (B) 는, 파장 515 ㎚ 의 광의 흡수능을 갖는 흡수제를 포함한다.
파장 515 ㎚ 의 광의 흡수능을 갖는 흡수제로는, 유기 화합물이 바람직하다. 또, 파장 515 ㎚ 의 광의 흡수능을 갖는 흡수제로는, 예를 들어, 수용성 염료, 수용성 색소, 및 수용성 자외선 흡수제 등을 사용할 수 있다. 이들은 모두 수용성이며, 보호막중에 균일하게 존재시키는 데에 있어서 유리하다. 또, 이들은, 반도체 웨이퍼 표면에 대해 높은 친화성을 나타낸다. 이 때문에, 이들 흡광제 (B) 를 포함하는 보호막 형성제를 사용하면 반도체 웨이퍼 표면에 대해 접착성이 높은 보호막을 형성하기 쉽다.
수용성의 흡광제 (B) 를 사용하는 경우, 보호막 형성제의 보존 안정성이 높고, 보호막 형성제의 보존중에, 보호막 형성제의 상분리나 흡광제 (B) 의 침강 등의 문제를 일으키는 경우가 없기 때문에, 보호막 형성제의 양호한 도포성을 장기간 유지하기 쉬운 점에서도 유리하다.
또한, 안료 등의 수불용성의 흡광제를 사용할 수도 있다. 수불용성의 흡광제를 사용하는 경우, 보호막 형성제의 사용에 치명적인 지장이 생기는 것은 아니지만, 보호막의 레이저 흡수능에 편차가 생기거나, 보존 안정성이나 도포성이 우수한 보호막 형성제를 얻기 어렵거나, 균일한 두께의 보호막을 형성하기 어렵거나 하는 경우가 있다.
파장 515 ㎚ 의 광의 흡수능을 갖는 흡수제 (B) 의 구체예로는, 베이직 레드 2, 베이직 레드 5, 로다민 6G, 애시드 레드 1, 애시드 레드 18, 애시드 레드 27, 애시드 레드 114, 아조루빈, 테트라브로모플루오레세인을 들 수 있다. 흡수제 (B) 로서 로다민, 플루오레세인 및 이들의 유도체에서 선택되는 적어도 1 종을 포함하는 것이 바람직하고, 수용성이 높고, 파장 515 ㎚ 에 있어서의 광의 흡수능이 우수한 점에서, 로다민 6G 나 테트라브로모플루오레세인을 포함하는 것이 특히 바람직하다.
또, 흡광제 (B) 로는, 파장 515 ㎚ 에 있어서의 광의 흡수능을 향상시키기 쉬운 관점에서, 3 이상의 방향 고리가 서로 공액하는 모핵 (화학 구조) 을 갖는 것이 바람직하다.
또한, 흡광제 (B) 는, 파장 515 ㎚ 의 광의 흡수능을 갖는 흡수제와, 파장 515 ㎚ 의 광의 흡수능을 갖지 않는 흡수제를 포함하고 있어도 된다.
흡광제 (B) 의 질량에 대한, 파장 515 ㎚ 의 광의 흡수능을 갖는 흡수제의 질량의 비율은, 70 질량％ 이상이 바람직하고, 80 질량％ 이상이 보다 바람직하고, 95 질량％ 이상이 더욱 바람직하고, 100 질량％ 가 특히 바람직하다.
보호막에 대해 레이저광을 조사하여 가공홈을 형성할 때의 개구 불량이나, 보호막의 열 흘러내림에 의한 가공홈의 형상 악화 등이 생기기 어려운 점에서, 보호막 형성제에 있어서의, 수용성 수지 (A) 의 질량과 흡광제 (B) 의 질량의 총량에 대한, 흡광제 (B) 의 질량의 비율은, 1 질량％ 이상 40 질량％ 이하가 바람직하고, 5 질량％ 이상 20 질량％ 이하가 보다 바람직하다.
＜염기성 화합물 (C)＞
보호막 형성제는, 염기성 화합물 (C) 을 포함하지 않아도 되지만 포함하고 있어도 된다. 염기성 화합물 (C) 로는, 무기 화합물과 유기 화합물 중 어느 것도 사용할 수 있다. 염기성 화합물 (C) 로는, 유기 화합물이 바람직하다.
염기성 화합물 (C) 의 구체예로는, 수산화나트륨, 수산화칼륨, 탄산나트륨, 탄산칼륨, 규산나트륨, 메타규산나트륨, 및 암모니아 등의 염기성 무기 화합물이나, 에틸아민, n-프로필아민, 모노에탄올아민, 디에틸아민, 디-n-프로필아민, 디에탄올아민, 트리에틸아민, 메틸디에틸아민, 디메틸에탄올아민, 트리에탄올아민, 테트라메틸암모늄하이드록사이드, 테트라에틸암모늄하이드록사이드, 피롤, 피페리딘, 1,8-디아자비시클로[5,4,0]-7-운데센, 및 1,5-디아자비시클로[4,3,0]-5-노난 등의 염기성 유기 화합물을 들 수 있다.
염기성 화합물 (C) 의 사용량은, 본 발명의 목적을 저해하지 않는 범위에서 특별히 한정되지 않는다. 염기성 화합물 (C) 의 사용량은, 흡광제 (B) 1 몰에 대해, 1 몰 이상이 바람직하고, 1 몰 이상 20 몰 이하가 보다 바람직하다. 염기성 화합물 (C) 의 사용량의 하한은, 흡광제 (B) 1 몰에 대해, 1.5 몰 이상이어도 되고, 2 몰 이상이어도 되고, 3 몰 이상이어도 된다. 염기성 화합물 (C) 의 사용량의 상한은, 흡광제 (B) 에 대해, 15 몰 이하여도 되고, 10 몰 이하여도 되고, 5 몰 이하여도 된다.
＜그 밖의 첨가제＞
보호막 형성제는, 수용성 수지 (A), 및 흡광제 (B) 이외에도, 본 발명의 목적을 저해하지 않는 한에 있어서, 다른 배합제를 포함하고 있어도 된다. 다른 배합제로는, 예를 들어, 방부제, 및 계면 활성제 등을 사용할 수 있다.
방부제로는, 벤조산, 부틸파라벤, 에틸파라벤, 메틸파라벤, 프로필파라벤, 벤조산나트륨, 프로피온산나트륨, 염화벤잘코늄, 염화벤제토늄, 벤질알코올, 염화세틸피리디늄, 클로로부탄올, 페놀, 페닐에틸알코올, 2-페녹시에탄올, 질산페닐제 2 수은, 티메로살, 메타크레졸, 라우릴디메틸아민옥사이드 또는 그들의 조합을 사용할 수 있다.
보호막 형성제의 방부의 점뿐만이 아니라, 반도체 웨이퍼 세정 후의 폐액의 처리의 부하 저감의 점에서도, 방부제를 사용하는 것이 바람직하다. 반도체 웨이퍼의 세정을 위해서 대량의 세정수가 사용되는 것이 일반적이다. 그러나, 전술한 보호막 형성제를 사용하는 프로세스에서는, 보호막 형성제에 포함되는 수용성 수지 (A) 에서 기인하는, 폐액 속에서의 잡균의 번식이 우려된다. 그 때문에, 전술한 보호막 형성제를 사용하는 프로세스에서 유래하는 폐액은, 보호막 형성제를 사용하지 않는 프로세스에서 유래하는 폐액과는 별도로 처리되는 것이 바람직하다. 그러나, 보호막 형성제에 방부제를 함유시키는 경우, 수용성 수지 (A) 에서 기인하는 잡균의 번식이 억제되므로, 보호막 형성제를 사용하는 프로세스에서 유래하는 폐액과, 보호막 형성제를 사용하지 않는 프로세스에서 유래하는 폐액을, 동일하게 처리할 수 있다. 이 때문에, 폐수 처리 공정의 부하를 줄일 수 있다.
계면 활성제는, 예를 들어, 보호막 형성제 제조시의 소포성, 보호막 형성제의 안정성, 및 보호막 형성제의 도포성 등을 높이기 위해서 사용된다. 특히 보호막 형성제 제조시의 소포성의 점에서 계면 활성제를 사용하는 것이 바람직하다.
일반적으로 보호막은 보호막 형성제를 스핀 코트함으로써 형성된다. 그러나, 보호막을 형성할 때에 기포에서 기인하는 요철이 발생하는 경우가 있다. 이와 같은 요철의 발생을 억제하기 위해서, 계면 활성제 등의 소포제를 사용하는 것이 바람직하다.
계면 활성제로는, 수용성의 계면 활성제를 바람직하게 사용할 수 있다. 계면 활성제로는, 논이온계 계면 활성제, 카티온계 계면 활성제, 아니온계 계면 활성제, 및 양쪽성 계면 활성제 중 어느 것도 사용할 수 있다. 계면 활성제는, 실리콘계여도 된다. 세정성의 점에서 논이온계 계면 활성제가 바람직하다.
＜용매 (S)＞
보호막 형성제는, 통상, 수용성 수지 (A) 나 흡광제 (B) 를 용해시키기 위해서, 용매 (S) 를 포함한다. 용매 (S) 로는, 물, 유기 용제, 및 유기 용제의 수용액 중 어느 것도 사용할 수 있다. 사용시의 인화 등의 위험이 적은 점이나, 비용면 등에서, 용매 (S) 로서 물, 및 유기 용제의 수용액이 바람직하다.
보호막 형성제가 포함할 수 있는 유기 용제의 예로는, 메틸알코올, 에틸알코올, 알킬렌글리콜, 알킬렌글리콜모노알킬에테르, 알킬렌글리콜모노알킬에테르아세테이트 등을 들 수 있다.
알킬렌글리콜로는, 에틸렌글리콜, 및 프로필렌글리콜 등을 들 수 있다. 알킬렌글리콜모노알킬에테르로는, 에틸렌글리콜모노메틸에테르, 에틸렌글리콜모노에틸에테르, 프로필렌글리콜모노메틸에테르, 및 프로필렌글리콜모노에틸에테르 등을 들 수 있다. 알킬렌글리콜모노알킬에테르아세테이트로는, 에틸렌글리콜모노메틸에테르아세테이트, 에틸렌글리콜모노에틸에테르아세테이트, 프로필렌글리콜모노메틸에테르아세테이트, 및 프로필렌글리콜모노에틸에테르아세테이트 등을 들 수 있다.
보호막 형성제는, 2 종 이상의 유기 용제를 조합하여 포함하고 있어도 된다.
보호막 형성제가, 용매 (S) 로서 물과 유기 용제를 포함하는 경우, 용매 (S) 에 있어서의 유기 용매의 농도는, 예를 들어, 50 질량％ 이하여도 되고, 30 질량％ 이하여도 되고, 20 질량％ 이하여도 된다.
보호막 형성제의 고형분 농도는, 본 발명의 목적을 저해하지 않는 범위에서 특별히 한정되지 않는다. 고형분 농도는, 예를 들어, 5 질량％ 이상 60 질량％ 이하가 바람직하고, 5 질량％ 이상 50 질량％ 이하가 보다 바람직하고, 10 질량％ 이상 40 질량％ 이하가 더욱 바람직하다. 본 명세서에 있어서, 고형분이란, 용매 (S) 이외의 성분이다.
이어서, 표면 (2a) 을 피복하는 액상의 보호막 형성제를, 필요에 따라 건조시킨다. 이로써, 도 3 에 나타내는 바와 같이 반도체 웨이퍼 (2) 상의 표면 (2a) 에, 보호막 (24) 이 형성된다.
이와 같이 하여 반도체 웨이퍼 (2) 의 표면 (2a) 에 보호막 (24) 이 형성된 후, 반도체 웨이퍼 (2) 의 이면에, 도 4 에 나타내는 바와 같이, 고리형의 프레임 (5) 에 장착된 보호 테이프 (6) 가 첩착된다.
＜가공홈 형성 공정＞
가공홈 형성 공정에서는, 반도체 웨이퍼 (2) 상에 있어서의 보호막 (24) 을 포함하는 1 이상의 층의 소정의 위치에 레이저광을 조사하여, 반도체 기판 (20) 의 표면 (20a) 이 노출되고, 또한 반도체 칩 (22) 의 형상에 따른 패턴의 가공홈이 형성된다.
구체적으로는, 반도체 웨이퍼 (2) 상의 표면 (2a) (스트리트 (23)) 에, 보호막 (24) 을 통해 레이저광이 조사된다. 이 레이저광의 조사는, 도 5 에 나타내는 바와 같이 레이저광 조사 수단 (72) 을 사용하여 실시된다.
그리고, 본 실시형태에 있어서는, 조사하는 레이저광은, 파장 515 ㎚ 의 광을 포함하는 레이저광, 또는, 녹색 레이저광이다.
또한, 이 레이저광은 이른바 펨토초 레이저광인 것이 바람직하다.
본 명세서에 있어서, 펨토초 레이저광이란, 펄스 레이저광이 1 펨토초 (fs) 이상 300 펨토초 (fs) 이하의 펄스폭을 갖는 극단 펄스 레이저광이다.
또, 녹색 레이저광은, 파장 500 ㎚ 이상 560 ㎚ 이하의 광을 포함하는 레이저광이며, 예를 들어, 그린 레이저 (파장 532 ㎚) 나, SHG (Second Harmonic Generation) 레이저 (기본파 (1064 ㎚) 의 절반에 해당하는 532 ㎚ 의 파장) 등이 있다.
반도체 웨이퍼 (2) 상에 형성된 상기 서술한 보호막 (24) 에, 파장 515 ㎚ 의 광을 포함하는 레이저광이나 녹색 레이저광을 조사함으로써, 보호막 (24) 및 반도체 웨이퍼 (2) 에 대해, 단파장으로 펄스폭이 좁고 열 영향이 억제된 레이저 가공이 실시된다. 또, 보호막 (24) 은, 상기 서술한 바와 같이 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상으로 높기 때문에, 파장 515 ㎚ 의 광을 포함하는 레이저광이나 녹색 레이저광이 기판에 도달했을 때의 반사광을 흡수하여, 양호한 가공 형상을 유지한다.
따라서, 양호하게 보호막 (24) 이나 반도체 웨이퍼 (2) 에 가공홈 (25) 을 형성하면서, 반도체 웨이퍼 (2) 나 보호막 (24) 에서 유래하는 데브리가 억제되어, 높은 정밀도로 보호막 (24) 및 반도체 웨이퍼 (2) 에 가공홈 (25) 을 형성할 수 있다. 이 때문에, 보호막 (24) 및 반도체 웨이퍼 (2) 에 형성되는 가공홈 (25) 을 원하는 형상으로 할 수 있고, 그 후의 절단 공정에 의해, 원하는 형상의 반도체 칩을 제조할 수 있다.
가공홈 형성 공정에 있어서의 상기 레이저광 조사는, 예를 들어 이하의 가공 조건으로 실시된다. 또한, 집광 스폿 직경은 가공홈 (25) 의 폭을 감안하여, 적절히 선택된다.
레이저광 : 파장 515 ㎚ 의 광을 포함하는 레이저 또는 녹색 레이저
펄스폭 : 100 펨토초 이상 300 펨토초 이하
반복 주파수 : 50 kHz 이상 400 kHz 이하
출력 : 0.1 W 이상 10.0 W 이하
가공 이송 속도 : 1 ㎜/초 이상 800 ㎜/초 이하
상기 서술한 가공홈 형성 공정을 실시함으로써, 도 6 에 나타내는 바와 같이, 반도체 웨이퍼 (2) 에 있어서의 스트리트 (23) 를 구비하는 적층체 (21) 에 있어서, 스트리트 (23) 를 따라 가공홈 (25) 이 형성된다.
상기 서술한 바와 같이 소정의 스트리트 (23) 를 따라 레이저광의 조사를 실행하면, 척 테이블 (71) 에 유지되어 있는 반도체 웨이퍼 (2) 를 화살표 Y 로 나타내는 방향으로 스트리트의 간격만큼 산출 이동시키고, 다시 레이저광의 조사를 수행한다.
이와 같이 하여 소정 방향으로 연장되는 모든 스트리트 (23) 에 대해 레이저광의 조사와 산출 이동을 수행한 후, 척 테이블 (71) 에 유지되고 있는 반도체 웨이퍼 (2) 를 90 도 회동 (回動) 시켜, 상기 소정 방향에 대해 직각으로 연장되는 각 스트리트 (23) 를 따라, 상기와 동일하게 레이저광의 조사와 산출 이동을 실행한다. 이와 같이 하여, 반도체 웨이퍼 (2) 상의 적층체 (21) 에 형성되어 있는 모든 스트리트 (23) 를 따라, 가공홈 (25) 을 형성할 수 있다.
＜절단 공정＞
절단 공정에서는, 스트리트 (23) 의 위치에 대응하는 위치에 가공홈 (25) 을 구비하는 반도체 웨이퍼 (2) 를 절단한다.
절단하는 방법으로는, 보호막 (24) 을 구비하는 반도체 웨이퍼 (2), 또는 보호막 (24) 이 박리된 반도체 웨이퍼 (2) 를 블레이드에 의해 절단하는 방법이나, 보호막 (24) 과 가공홈 (25) 을 구비하는 반도체 웨이퍼 (2) 에 레이저 또는 플라즈마를 조사함으로써 반도체 웨이퍼 (2) 를 절단하는 방법을 들 수 있다.
블레이드에 의해 절단을 실시하는 경우, 예를 들어, 절단 지점에 순수를 공급하면서, 가공홈 (25) 의 위치를 따라, 블레이드에 의해 반도체 웨이퍼 (2) 가 절단된다.
레이저를 조사하는 경우, 반도체 웨이퍼 (2) 를 절단하고자, 가공홈 (25) 에 대해 레이저가 조사된다. 절단 공정에 있어서 조사하는 레이저는, 가공홈 형성 공정에 있어서 조사하는 레이저광과 동일해도 되고 상이해도 된다.
플라즈마를 조사하는 경우, 가공홈 (25) 의 표면에 플라즈마가 노출되도록, 반도체 웨이퍼 (2) 의 보호막을 구비하는 면의 일부 또는 전면에 플라즈마가 조사된다.
플라즈마 조사에 의한 절단의 경우, 도 7 에 나타내는 바와 같이, 보호막 (24) 과 가공홈 (25) 을 구비하는 반도체 웨이퍼 (2) 에 플라즈마를 조사한다. 그렇게 함으로써, 도 8 에 나타내는 바와 같이 반도체 웨이퍼 (2) 에 있어서의 가공홈 (25) 의 위치가 절단된다.
구체적으로는, 보호막 (24) 으로 피복된 반도체 웨이퍼 (2) 에 있어서, 상기와 같이, 가공홈 (25) 을 형성한 후, 보호막 (24) 과, 가공홈 (25) 으로부터 노출되는 반도체 기판 (20) 의 표면 (20a) 에 대해, 플라즈마 조사를 실시함으로써, 반도체 웨이퍼 (2) 가, 반도체 칩 (22) 의 형상에 따라서 절단되어, 반도체 웨이퍼 (2) 가 반도체 칩 (22) 으로 분할된다.
플라즈마 조사 조건에 대해서는, 가공홈 (25) 의 위치에 있어서의 반도체 웨이퍼 (2) 의 절단을 양호하게 실시할 수 있으면 특별히 한정되지 않는다. 플라즈마 조사 조건은, 반도체 웨이퍼 (2) 의 재질이나 플라즈마종 등을 감안하여, 반도체 기판에 대한 플라즈마 에칭의 일반적인 조건의 범위 내에서 적절히 설정된다
플라즈마 조사에 있어서 플라즈마를 생성시키기 위해서 사용되는 가스로는, 반도체 웨이퍼 (2) 의 재질에 따라 적절히 선택된다. 전형적으로는, 플라즈마의 생성에는 SF6 가스가 사용된다.
또, 소위 BOSCH 프로세스에 따라, C4F6 또는 C4F8 가스 등의 공급에 의한 측벽 보호와, 플라즈마 조사에 의한 반도체 웨이퍼 (2) 의 에칭을 교대로 실시함으로써, 반도체 웨이퍼 (2) 의 절단을 실시해도 된다. BOSCH 프로세스에 의하면, 고애스펙트비에 의한 에칭이 가능하고, 반도체 웨이퍼 (2) 가 두꺼운 경우에도, 반도체 웨이퍼 (2) 의 절단이 용이하다.
다음으로, 도 9 에 나타내는 바와 같이, 반도체 칩 (22) 의 표면을 피복하는 보호막 (24) 이 제거된다. 상기 서술한 바와 같이 보호막 (24) 은, 수용성 수지 (A) 를 포함하는 보호막 형성제를 사용하여 형성되어 있으므로, 물 (혹은 온수) 에 의해 보호막 (24) 을 씻어낼 수 있다.
이상, 반도체 웨이퍼의 다이싱 가공에 의한 반도체 칩의 제조 방법을 실시형태에 기초하여 설명하였다. 본 발명에 관련된 보호막 형성제와 반도체 칩의 제조 방법은, 반도체 웨이퍼 표면에 보호막을 형성하고, 반도체 웨이퍼의 보호막을 구비하는 면에 있어서 스트리트에 상당하는 위치에 가공홈을 형성하는 것을 포함하는 방법이면, 여러 가지의 반도체 칩의 제조 방법에 대해 적용할 수 있다.
실시예
이하, 본 발명을 실시예에 의해 더욱 상세하게 설명하지만, 본 발명이 이들 실시예로 한정되는 것은 아니다.
＜수용성 수지 (A)＞
실시예, 및 비교예에 있어서, 하이드록시프로필셀룰로오스 (HPC-SSL (닛폰 소다 제조)), 폴리비닐피롤리돈 (피츠콜 K-90 (다이이치 공업제약사 제조)), 폴리비닐알코올 (PVA-505C (쿠라레사 제조)) 을 수용성 수지 (A) 로서 사용하였다.
사용한 각 수용성 수지 (A) 에 대해, 하기 방법으로 열중량 측정을 실시한 결과, 하이드록시프로필셀룰로오스의 중량 감소율은, 500 ℃ 까지 승온한 경우에는 99 중량％, 350 ℃ 까지 승온한 경우에는 50 질량％ 이며, 폴리비닐피롤리돈의 중량 감소율은, 500 ℃ 까지 승온한 경우에는 70 중량％, 350 ℃ 까지 승온한 경우에는 25 질량％ 이며, 폴리비닐알코올의 중량 감소율은, 500 ℃ 까지 승온한 경우에는 90 중량％, 350 ℃ 까지 승온한 경우에는 50 질량％ 였다.
열중량 측정은, TG/DTA 장치 (시차열-열중량 동시 측정 장치, (주) 히타치 하이테크 사이언스 제조, TG/DTA6200R) 를 사용하여, 이하의 조건에서 실시하였다.
측정 온도 : 40 ℃ ∼ 500 ℃
승온 속도 : 10 ℃/분
분위기 : 공기 (유량 200 NmL/분)
＜흡광제 (B)＞
실시예, 및 비교예에 있어서, 베이직 레드 2, 베이직 레드 5, 로다민 6G, 애시드 레드 1, 애시드 레드 18, 애시드 레드 27, 애시드 레드 114, 아조루빈, 테트라브로모플루오레세인, 페룰산 (모두 도쿄 화성공업 주식회사 제조) 을 흡광제 (B) 로서 사용하였다.
＜염기성 화합물 (C)＞
일부의 실시예에 있어서, 모노에탄올아민을 염기성 화합물 (C) 로서 사용하였다.
＜유기 용제＞
실시예 및 비교예에 있어서, 용매 (S) 로서 이온 교환수와 유기 용제의 혼합 용매를 사용하였다. 용매 (S) 중의 유기 용제로서 프로필렌글리콜모노메틸에테르 (PGME) 를 사용하였다.
〔실시예 1 ∼ 11, 및 비교예 1〕
표 1 에 기재된 종류 및 질량부의 수용성 수지 (A) 와, 표 1 에 기재된 종류 및 질량부의 흡광제 (B) 와, 표 1 에 기재된 질량부의 염기성 화합물 (C) 을, 고형분 농도 10 질량％ 가 되도록, 용매 (S) 에 균일하게 용해시키고, 각 실시예, 및 각 비교예의 보호막 형성제를 얻었다.
[보호막의 파장 515 ㎚ 에서의 막두께 1 ㎛ 당 흡광도의 측정]
얻어진 보호막 형성제를, 투명한 유리 기판 상에 스핀 코트법에 의해 도포하였다. 도포 후에 도포막을 70 ℃ 에서 5 분간 건조시켜, 표 2 에 기재된 막두께 (두께) 의 보호막을 형성하였다.
형성된 보호막에 대해, 분광 광도계 (MCPD-3000 (오오츠카 전자 제조)) 를 사용하여 투과율을 측정하였다. 파장 515 ㎚ 에서의 투과율의 측정 결과로부터, 하기 식을 이용하여, 보호막의 파장 515 ㎚ 에서의 막두께 1 ㎛ 당 흡광도를 측정하였다. 결과를 표 2 에 기재한다.
흡광도 = -Log10 (투과율/100)
두께 1 ㎛ 당 흡광도 = 흡광도/막두께 (Å) × 10000
상기 시험의 결과, 표 2 에 나타내는 바와 같이, 실시예의 보호막 형성제를 사용하여 형성한 보호막의 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도는, 0.05 이상으로 높았다. 이 때문에, 실시예의 보호막을 반도체 웨이퍼 상에 형성하고, 파장 515 ㎚ 의 광을 포함하는 레이저광이나 녹색 레이저광을 조사함으로써, 보호막의 가공홈의 단부 부근의 레이저광을 흡수하여 산란을 억제하는 점에서, 가공홈의 형상이 양호해진다. 또, 그 레이저광이 기판으로부터 반사하여 가공홈 근방의 보호막에 예기치 못한 가공 불량을 일으키는 것을 억제하고, 보호막 및 반도체 웨이퍼에 딜라미네이션의 발생을 억제하여, 높은 가공 정밀도로 가공홈을 형성할 수 있다.
[흡광제 (B) 의 용매 용해성의 평가)]
실시예 1 ∼ 11, 및 비교예 1 의 보호막 형성제에 있어서, 실시예 3, 9, 10 및 11 에서는, 신속하게 흡광제 (B) 가 용해되었다.
[가공홈의 평가 (레이저 가공성의 평가)]
＜레이저 조사에 의한 가공홈의 형성＞
얻어진 실시예 3 및 9 ∼ 11 그리고 비교예 1 의 보호막 형성제를, 8 인치의 실리콘 기판 상에 스핀 코트법에 의해 도포하여, 표 3 에 기재된 막두께 (두께) 의 보호막을 형성하였다.
보호막을 구비하는 실리콘 기판의 보호막측의 면에 대해, 이하의 조건으로 직선상으로 레이저 조사를 실시하여 가공홈을 형성한 후, 수세 (샤워 : 3 분간) 하여 보호막을 제거하였다.
<레이저 조사 조건>
레이저광 : 피크 파장 514.355 ㎚ (파장 515 ㎚ 를 포함하는 펨토초 레이저광)
주파수 : 100 kHz
이송 속도 : 100 ㎜/sec
가공 횟수 (Pass 수) : 1 회
가공 강도 : 100 ％
가공 강도에 대해, 실시예 3 의 보호막 형성제를 사용하여 형성되고 표 3 에 나타내는 막두께의 보호막에 대해, 주파수 : 100 kHz, 이송 속도 : 100 ㎜/sec, 가공 횟수 : 1 회로, 실리콘 기판이 레이저 조사 방향으로 2 ㎛ 깎이는 조건에서의 가공 강도를, 100 ％ 로 설정하였다.
또, 비교예 1 에서는, 조사하는 레이저광을, 피크 파장 355 ㎚ 의 나노초 레이저광으로 하였다.
＜평가＞
보호막을 제거한 실리콘 기판에 대해, 레이저 조사된 지점을, 광학 현미경 (올림푸스사 제조 MX-50, 배율 : 100 배) 에 의해 관찰한 결과, 비교예 1 에서는 가공홈 근방 (가공홈의 폭방향의 양단부 근방) 에 데브리가 많이 부착되어 있었다. 한편, 실시예 3 및 9 ∼ 11 에서는, 비교예 1 보다 현저하게 데브리가 적었다.
부착된 데브리에 관해서, 가공홈의 평가 (레이저 가공성의 평가) 방법을 설명하는 평면도인 도 10 에 나타내는 바와 같이, 실리콘 기판 (80) 을 레이저 조사된 측 (보호막이 형성된 측) 에서 보았을 때의, 가공홈 (81) 의 폭 (가공 폭 x) 과, 데브리 (82) 및 가공홈 (81) 전체의 폭 (딜라미네이션 폭 y) 을 측정하고, 딜라미네이션 폭 y 와 가공 폭 x 의 차 y - x 를 구하였다. 데브리의 부착이 넓을수록, y - x 는 큰 값이 된다. 결과를 표 3 에 나타낸다.
이들 결과로부터, 실시예의 보호막 형성제를 사용하여 형성한 특정한 보호막을 기판 상에 형성하고, 파장 515 ㎚ 의 광을 포함하는 레이저광이나 녹색 레이저광을 조사함으로써, 양호하게 가공홈을 형성하면서, 데브리가 억제되어, 높은 정밀도로 가공홈을 형성할 수 있는 것을 알 수 있다. 또한, 비교예 1 에 있어서 데브리가 많이 광범위하게 부착된 원인은, 기판에 도달한 레이저광의 반사를 보호막이 흡수할 수 없고, 보호막이 밀어 올려져 기판으로부터 박리되었기 (딜라미네이션) 때문이라고 추측할 수 있다.
Figure pat00001
Figure pat00002
Figure pat00003
2 : 반도체 웨이퍼
20 : 기판
21 : 적층체
22 : 반도체 칩
23 : 스트리트
24 : 보호막
25 : 레이저 가공홈
26 : 절삭 홈
5 : 고리형의 프레임
6 : 보호 테이프
7 : 레이저 가공 장치
71 : 레이저 가공 장치의 척 테이블
72 : 레이저광 조사 수단

Claims (8)

  1. 반도체 웨이퍼를 절단함으로써 실시되는, 반도체 칩의 제조 방법으로서,
    상기 반도체 웨이퍼 상에, 수용성 수지 (A) 와, 흡광제 (B) 와, 용매 (S) 를 포함하는 보호막 형성제를 도포하여 보호막을 형성하는 것과,
    상기 반도체 웨이퍼 상에 있어서의 상기 보호막을 포함하는 1 이상의 층의 소정의 위치에 파장 515 ㎚ 의 광을 포함하는 레이저광을 조사하여, 상기 반도체 웨이퍼의 표면이 노출되고, 또한 반도체 칩의 형상에 따른 패턴의 가공홈을 형성하는 것을 포함하고,
    상기 보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상인, 반도체 칩의 제조 방법.
  2. 제 1 항에 있어서,
    상기 흡광제 (B) 가, 로다민, 플루오레세인 및 이들의 유도체에서 선택되는 적어도 1 종을 포함하는, 반도체 칩의 제조 방법.
  3. 제 1 항에 있어서,
    상기 수용성 수지 (A) 의 열중량 측정에 있어서, 500 ℃ 까지 승온했을 경우의 중량 감소율이 70 중량％ 이상인, 반도체 칩의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼에 있어서의 상기 가공홈의 위치를 블레이드에 의해 절단하는 것을 포함하는, 반도체 칩의 제조 방법.
  5. 반도체 웨이퍼의 다이싱에 있어서, 반도체 웨이퍼의 표면에 보호막을 형성하기 위해서 사용되는 보호막 형성제로서,
    수용성 수지 (A) 와, 흡광제 (B) 와, 용매 (S) 를 포함하고,
    상기 보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상인, 보호막 형성제.
  6. 제 5 항에 있어서,
    상기 흡광제 (B) 가, 로다민, 플루오레세인 및 이들의 유도체에서 선택되는 적어도 1 종을 포함하는, 보호막 형성제.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 수용성 수지 (A) 의 열중량 측정에 있어서, 500 ℃ 까지 승온했을 경우의 중량 감소율이 70 중량％ 이상인, 보호막 형성제.
  8. 반도체 웨이퍼를 절단함으로써 실시되는, 반도체 칩의 제조 방법으로서,
    상기 반도체 웨이퍼 상에, 수용성 수지 (A) 와, 흡광제 (B) 와, 용매 (S) 를 포함하는 보호막 형성제를 도포하여 보호막을 형성하는 것과,
    상기 반도체 웨이퍼 상에 있어서의 상기 보호막을 포함하는 1 이상의 층의 소정의 위치에 녹색 레이저광을 조사하여, 상기 반도체 웨이퍼의 표면이 노출되고, 또한 반도체 칩의 형상에 따른 패턴의 가공홈을 형성하는 것과,
    상기 보호막을 제거하는 것을 포함하고,
    상기 보호막의 파장 515 ㎚ 에 있어서의 두께 1 ㎛ 당 흡광도가 0.05 이상인, 반도체 칩의 제조 방법.
KR1020220016341A 2021-02-16 2022-02-08 반도체 칩의 제조 방법, 및 보호막 형성제 KR20220117146A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2021-022426 2021-02-16
JP2021022426 2021-02-16
JP2021201189A JP2022125002A (ja) 2021-02-16 2021-12-10 半導体チップの製造方法、及び保護膜形成剤
JPJP-P-2021-201189 2021-12-10

Publications (1)

Publication Number Publication Date
KR20220117146A true KR20220117146A (ko) 2022-08-23

Family

ID=82905772

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220016341A KR20220117146A (ko) 2021-02-16 2022-02-08 반도체 칩의 제조 방법, 및 보호막 형성제

Country Status (3)

Country Link
KR (1) KR20220117146A (ko)
CN (1) CN114944328A (ko)
TW (1) TW202239514A (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014523112A (ja) 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド レーザ・プラズマエッチングによる基板のダイシング用水溶性マスク
WO2020100403A1 (ja) 2018-11-15 2020-05-22 東京応化工業株式会社 プラズマダイシング用保護膜形成剤、及び半導体チップの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014523112A (ja) 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド レーザ・プラズマエッチングによる基板のダイシング用水溶性マスク
WO2020100403A1 (ja) 2018-11-15 2020-05-22 東京応化工業株式会社 プラズマダイシング用保護膜形成剤、及び半導体チップの製造方法

Also Published As

Publication number Publication date
CN114944328A (zh) 2022-08-26
TW202239514A (zh) 2022-10-16

Similar Documents

Publication Publication Date Title
CN112300637B (zh) 保护膜形成剂、及半导体芯片的制造方法
KR102157242B1 (ko) 웨이퍼 다이싱을 위한, 레이저, 플라즈마 에칭 및 배면 그라인딩 프로세스
JP7181899B2 (ja) ハイブリッドレーザスクライビングおよびプラズマエッチングウエハ個片化プロセスのための光吸収マスク
JP7017648B2 (ja) プラズマダイシング用保護膜形成剤、及び半導体チップの製造方法
KR101147720B1 (ko) 레이저 다이싱용 보호막제 및 상기 보호막제를 사용한웨이퍼의 가공방법
US9502295B2 (en) Protective film material for laser processing and wafer processing method using the protective film material
TWI638870B (zh) 用以形成作為皮秒雷射加工之保護層的溶液與其製造方法
JP2018174310A (ja) ダイシング用保護膜剤
KR20220119634A (ko) 보호막 형성제, 및 반도체 칩의 제조 방법
KR20180111677A (ko) 다이싱용 보호막제
KR20220117146A (ko) 반도체 칩의 제조 방법, 및 보호막 형성제
KR20230118140A (ko) 보호막 형성제, 및 반도체 칩의 제조 방법
JP2022125002A (ja) 半導体チップの製造方法、及び保護膜形成剤
KR20210056264A (ko) 보호막 형성제, 반도체 칩의 제조 방법, 및 (메트)아크릴 수지의 제조 방법
JP2023046873A (ja) 保護膜の形成方法、半導体チップの製造方法及び塗布液の調製方法
WO2024034345A1 (ja) 保護膜形成剤、及び半導体チップの製造方法