KR20220116142A

KR20220116142A - 양자 정보 처리 디바이스, 조립체, 배열체, 시스템 및 센서

Info

Publication number: KR20220116142A
Application number: KR1020227012727A
Authority: KR
Inventors: 마커스 윌리엄 도허티; 앤드류 제임스 호슬리; 필립 뉴먼
Original assignee: 디 오스트레일리언 내셔널 유니버시티
Priority date: 2019-09-18
Filing date: 2020-09-17
Publication date: 2022-08-22
Also published as: EP4032037A1; JP2022549424A; AU2020349591A1; TW202115625A; US20220374756A1; CA3151510A1; EP4032037A4; WO2021051163A1

Abstract

본 개시내용은 본체를 구비하는 호스트 칩을 갖는 통합 양자 정보 처리 디바이스에 관한 것이다. 각각의 본체는 제1 표면, 제1 표면 반대편에 있는 제2 표면, 결함 클러스터, 및 호스트 칩에 진입한 여기 광을 결함 클러스터를 향해 지향시키기 위한 그리고 호스트 칩을 빠져나가도록 결함 클러스터에 의해 방출되는 형광 광을 지향시키기 위한 광학적 구조물을 구비한다. 베이스 칩은 각각의 호스트 칩의 제2 표면에 커플링되는 제1 측, 제2 측, 결함 클러스터를 향해 전자기 제어 신호를 안내하기 위한 전자기 신호 안내 구조물을 구비한다. 자기장은 결함 클러스터의 컬러 중심에서 스핀 축과 정렬되며 컬러 중심의 핵 스핀 상태를 초기화 및 판독을 가능하게 한다. 각각의 호스트 칩에 대해, 결함 클러스터는 제1 표면에 비해 각각의 제2 표면에 근접하게 위치된다.

Description

양자 정보 처리 디바이스, 조립체, 배열체, 시스템 및 센서

관련 출원에 대한 상호 참조

본 출원은 2019년 9월 18일자로 출원된 호주 특허 가출원 제2019903476호로부터의 우선권을 주장하며, 상기 가출원의 내용은 이의 전문이 참조에 의해 본 명세서에 원용된다.

기술 분야

본 발명은 양자 정보 처리에 관한 것이다.

결함 중심 양자 정보 프로세서(defect centre quantum information processor)는 호스트 재료의 하나 이상의 결함 클러스터에 기초한다. 그러한 결함 클러스터는 광학적으로 주소 지정 가능한 전자 스핀(optically addressable electronic spin), 및 인근의 핵 스핀을 갖는 결함으로 구성된다. 핵 스핀 및 전자 스핀은, 양자 정보 처리(quantum information processing: QIP) 유닛을 형성하는데, 전자 스핀은, 큐비트(qubit)로서 역할을 하는 핵 스핀 상태를 초기화하고 판독하기 위한 양자 버스로서 역할을 한다. 하나 이상의 QIP 유닛은 양자 컴퓨터로서 사용될 수 있다. 전자 스핀은, 감지 성능을 향상시키기 위해 사용되는 인근의 핵 스핀과 함께, 자신의 환경의 센서로서 또한 사용될 수 있다. 결함 중심 양자 정보 프로세서의 하나의 특정한 실현은 호스트 재료로서 다이아몬드를 사용한다. 결함 클러스터는, 전자 스핀 및 질소 핵 스핀 둘 모두를 갖는 질소 공공(nitrogen-vacancy: NV) 중심, 및 다이아몬드 격자의 ¹³C 원자로부터의 것들과 같은, 인근의 핵 스핀으로 구성된다. 다른 잠재적인 실현은, 전자 스핀이 SiC 격자에서 인근의 핵 스핀에 의해 둘러싸이는 다이아몬드 NV 중심과 유사하게 거동하는 실리콘 탄화물(silicon-carbide: SiC)의 복공공 중심(divacancy centre)을 사용한다.

핵 스핀 상태의 고충실도(high-fidelity) 단일 샷 판독은 양자 정보 처리에 대해 중요하다. 단일 샷 판독의 충실도는 판독 동안의 핵 T₁ 수명에 크게 의존한다. 높은 충실도를 달성하기 위해, 판독 동안의 핵 T₁ 수명은 자기장을 적용하는 것에 의해 연장 가능하다. 전자 스핀의 양자화 축에 대한 이 자기장의 정렬은 단일 샷 판독 충실도에 대해 중요하다.

도 1을 참조하면, 표준 다이아몬드 양자 컴퓨터(100)를 예시하는 블록도가 도시되어 있다. 표준 다이아몬드 양자 컴퓨터는, 광학 장치(130)에 동작 가능하게 커플링되는 컨트롤러(120), 마이크로파 및 무선 주파수 소스(140) 및 자기 장치(magnetic apparatus)(150)를 포함한다. 광학 장치(130)는 하나 이상의 펄스식 레이저 시스템(pulsed laser system), 현미경 대물 렌즈, 광자 검출기, 및 양자 프로세서(110) 내의 결함 클러스터에 대한 광학 경로를 정렬하기 위한 위치 결정 시스템(positioning system)을 포함한다. 광학 장치(130)의 위치 결정 시스템은 XYZ 나노 또는 마이크로 위치 결정 스테이지, 또는 XY 갈보(galvo) 미러 스캐닝 조립체와의 Z 축 나노 위치 결정 또는 마이크로 위치 결정 스테이지의 조합을 포함할 수 있다. 자기 장치(150)는 자기장 생성 장치 및 자기장 생성 장치에 의해 생성되는 불균질한 자기장을 양자 프로세서(110)의 NV 축과 정렬하기 위한 위치 결정 시스템을 포함한다. 자기 장치(150)의 위치 결정 시스템은 XYZ 마이크로 위치 결정 스테이지를 포함한다. 양자 프로세서(110)는, 광학 및 자기 장치와의 대략적인 정렬을 용이하게 하기 위해, XYZ 스테이지 상에 종종 장착된다. 이 XYZ 스테이지는 통상적으로 수동으로 동작된다.

컨트롤러(120)는, 레이저, 마이크로파 및/또는 무선 주파수 펄스의 생성, 및 양자 프로세서(110)를 향해 지향되는 불균질한 자기장을 제어하도록 구성된다. 컨트롤러(120)는, 광학 경로를 결함 클러스터에 정렬하기 위해 광학 장치의 위치 결정 시스템을 정확하게 제어하고, 자기장을 양자 프로세서(110)의 NV 축과 정렬하기 위해 자기 장치(150)의 위치 결정 시스템을 제어한다. 컨트롤러(120)는, 양자 컴퓨터(130)의 양자 상태를 판독하기 위해, 양자 프로세서(110)에 의해 방출되며 광학 장치에 의해 캡처되는 광을 분석할 수 있다.

현재의 양자 컴퓨팅 조립체의 한 가지 단점은, 양자 프로세서(110), 광학 장치(130) 및 자기 장치(150)에 대한 위치 결정 시스템이 고가이고 부피가 커서, 복잡도 및 기계적 불안정성을 부가한다는 것이다. 더구나, 현재의 양자 컴퓨팅 조립체에서는, 결함 클러스터에 대한 광학적 액세스와, 마이크로파 및/또는 무선 주파수 펄스에 의해 야기되는 전자기 제어 필드의 결함 클러스터와의 효율적인 커플링 사이에 트레이드오프(tradeoff)가 통상적으로 존재한다. 추가적으로, 현재의 양자 컴퓨팅 조립체에서는, 현미경 대물 렌즈는 부피가 크고 고가이다.

본 발명의 목적은 현존하는 장치의 하나 이상의 단점을 실질적으로 극복하는, 또는 적어도 개선하는 것이다.

제1 양태에서, 통합 양자 정보 처리 디바이스가 제공되는데, 통합 양자 정보 처리 디바이스는, 하나 이상의 호스트 칩으로서, 각각의 호스트 칩은 본체 - 각각의 본체는 제1 표면, 제1 표면 반대편에 있는 제2 표면, 결함 클러스터를 구비함 - , 및 호스트 칩에 진입한 여기 광(excitation light)을 각각의 결함 클러스터를 향해 지향시키기 위해 그리고 각각의 호스트 칩을 빠져나가도록 각각의 결함 클러스터에 의해 방출되는 형광 광(fluorescent light)을 지향시키기 위해 각각의 본체에서 형성되는 하나 이상의 광학적 구조물을 구비하는, 하나 이상의 호스트 칩; 및 복수의 호스트 칩의 각각의 호스트 칩의 제2 표면에 커플링되는 제1 측(side), 제2 측, 전자기 제어 신호를 각각의 호스트 칩의 결함 클러스터를 향해 안내하도록 구성되는 전자기 신호 안내 구조물을 구비하는 베이스 칩으로서, 전자기 제어 신호는 마이크로파 또는 무선 주파수 범위 중 적어도 하나 내의 주파수를 갖는, 베이스 칩을 포함하되; 각각의 결함 클러스터의 컬러 중심에서 스핀 축과 정렬되는 자기장은 각각의 결함 클러스터의 각각의 컬러 중심의 핵 스핀 상태의 초기화 및 판독 중 적어도 하나를 가능하게 하고, 각각의 호스트 칩에 대해 각각의 결함 클러스터는 제1 표면에 비해 각각의 제2 표면에 근접하게 위치된다.

제2 양태에서, 다음의 것을 포함하는 통합 양자 정보 처리 조립체가 제공된다: 제1 양태의 통합 양자 정보 처리 디바이스; 및 베이스 칩과 통합되는 자기 장치.

제3 양태에서, 다음의 것을 포함하는 양자 정보 처리 배열체(quantum information processing arrangement)가 제공된다: 제1 양태의 통합 양자 정보 처리 디바이스; 및 베이스 칩에 근접하고 분리되어 위치되는 자기 장치.

제4 양태에서, 양자 센서가 제공되는데, 양자 센서는: 제2 양태에 따라 구성되는 양자 정보 처리 조립체 또는 제3 양태에 따라 구성되는 양자 정보 처리 배열체를 포함하고, 샘플 구조물을 더 포함한다.

제5 양태에서, 양자 정보 처리 시스템이 제공되는데, 양자 정보 처리 시스템은: 복수의 결함 클러스터를 포함하는, 제2 양태에 따라 구성되는 통합 양자 정보 처리 조립체 또는 제3 양태에 따라 구성되는 양자 정보 처리 배열체; 변조기; 광원; 무선 주파수 범위 또는 마이크로파 주파수 범위 내의 주파수를 갖는 제어 신호를 방출하도록 구성되는 전자기 제어 신호 소스; 하나 이상의 광자 검출기; 및 광원, 전자기 제어 신호 소스, 및 하나 이상의 광자 검출기에 동작 가능하게 커플링되는 컨트롤러를 포함하고, 컨트롤러는: 여기 광의 하나 이상의 빔이, 변조시, 복수의 결함 클러스터 중 적어도 일부를 개별적으로 광학적으로 주소 지정하게끔 송신되도록, 광원을 작동시켜 변조기에 의해 변조되는 여기 광의 하나 이상의 빔을 생성하도록; 복수의 결함 클러스터 중 적어도 일부를 개별적으로 주소 지정하게끔 전자기 제어 신호 소스를 작동시키도록; 그리고 개별적으로 주소 지정된 복수의 결함 클러스터 중 적어도 일부에 의해 형광 광이 방출되는 것에 응답하여 하나 이상의 광자 검출기로부터 하나 이상의 신호를 수신하도록 구성된다.

제6 양태에서, 통합 양자 정보 처리 디바이스를 제조하는 방법이 제공되는데, 그 방법은: 호스트 기판에서 복수의 호스트 칩을 에칭하는 것; 복수의 호스트 칩으로서, 각각의 호스트 칩은 본체를 구비하고, 본체는 제1 표면, 제1 표면 반대편에 있는 제2 표면, 및 결함 클러스터를 구비하는, 복수의 호스트 칩 중 적어도 일부를 호스트 기판으로부터 분리하는 것; 및 제거된 호스트 칩을, 각각의 호스트 칩의 본체의 제2 표면에 커플링되는 제1 측, 제2 측, 전자기 제어 신호를 각각의 호스트 칩의 결함 클러스터를 향해 안내하도록 구성되는 전자기 신호 안내 구조물을 구비하는 베이스 칩에 장착하는 것을 포함하되, 각각의 호스트 칩은, 각각의 호스트 칩에 진입한 여기 광을 결함 클러스터를 향해 지향시키기 위해 그리고 각각의 호스트 칩을 빠져나가도록 결함 클러스터에 의해 방출되는 형광 광을 지향시키기 위해 본체에서 형성되는 하나 이상의 광학적 구조물을 구비하고, 그리고 각각의 호스트 칩에 대해, 각각의 결함 클러스터는 제1 표면에 비해 각각의 제2 표면에 근접하게 위치된다.

실시형태의 설명 전반에 걸쳐, 다른 양태 및 실시형태가 인식될 것이다.

예시적인 실시형태는, 첨부의 도면과 관련하여 설명되는 적어도 하나의 바람직한 그러나 비제한적인 실시형태의, 단지 예로서 주어지는 다음의 설명으로부터 명백해져야 한다.
도 1은 종래 기술의 다이아몬드 양자 컴퓨터의 일례의 블록도이다;
도 2는 통합 양자 정보 처리 디바이스를 포함하는 통합 양자 정보 처리 조립체의 일례의 개략도이다;
도 3은 도 2의 통합 양자 처리 조립체의 호스트 칩의 일례의 개략도이다;
도 4는 도 2의 통합 양자 처리 조립체의 호스트 칩의 추가적인 예의 개략도이다;
도 5는 도 2의 통합 양자 처리 조립체의 베이스 칩의 일례의 개략도이다;
도 6은 양자 정보 처리 배열체의 일례의 개략도이다;
도 7a는 도 2의 양자 정보 처리 조립체 및/또는 도 6의 양자 정보 처리 배열체의 자기 디바이스의 일례의 개략도이다;
도 7b는 도 2의 양자 정보 처리 조립체 및/또는 도 6의 양자 정보 처리 배열체의 자기 디바이스의 대안적인 예의 개략도이다;
도 8은 통합 양자 정보 처리 시스템의 일례의 개략도이다;
도 9는 통합 양자 정보 처리 조립체를 제조하기 위해 호스트 기판에 복수의 호스트 칩을 제조하는 예시적인 방법을 도시하는 블록도이다;
도 10은 베이스 칩의 전자기 제어 신호 안내 구조물과 관련되는 다수의 호스트 칩을 포함하는 양자 정보 처리 배열체 또는 통합 양자 정보 처리 조립체의 일례의 개략도이다;
도 11a 내지 도 11d는 양자 센서의 형태로 제공되는 통합 양자 정보 처리 조립체 및 배열체의 일례의 개략도이다; 그리고
도 12는 도 8의 통합 양자 정보 처리 시스템의 일부로서의 사용에 적절한 예시적인 컨트롤러의 블록도의 개략도이다.

다음의 예는 바람직한 실시형태 또는 실시형태들의 주제(subject matter)의 더욱 정확한 이해를 제공하기 위해 설명된다. 예시적인 실시형태의 특징부를 예시하기 위해 통합되는 도면에서, 도면 전체에 걸쳐 같은 부분을 식별하기 위해 같은 참조 번호가 사용된다.

도 2를 참조하면, 이 예에서, 통합 양자 정보 처리 조립체(200)의 일부를 형성하는 통합 양자 컴퓨팅 디바이스(205)의 일례가 도시되어 있다. 통합 양자 컴퓨팅 디바이스(205)는 호스트 칩(210) 및 베이스 칩(220)을 포함한다. 호스트 칩(210)은, 제1 표면(312)(도 3 참조), 제1 표면(312)(도 3 참조) 반대편에 있는 제2 표면(311)(도 3 참조), 결함 클러스터(320)(도 3 참조)를 구비하는 본체(310)(도 3 참조), 및 호스트 칩(210)에 진입한 여기 광을 결함 클러스터(320)(도 3 참조)를 향해 지향시키기 위해 그리고 광자 검출기(850)(도 8 참조)와 같은 광학 장치(260)에 의한 검출을 위해 각각의 호스트 칩을 빠져나가도록 각각의 결함 클러스터(320)에 의해 방출되는 형광 광을 지향시키기 위해 본체(310)(도 3 참조)에서 형성되는 하나 이상의 광학적 구조물(330/340)(도 3 참조)을 구비한다. 베이스 칩(220)은 본체(310)(도 3 참조)의 제2 표면에 직접적으로 또는 간접적으로 커플링되는 제1 측(511)(도 5 참조), 제2 측(512)(도 5 참조), 전자기 제어 신호(240)를 호스트 칩(210)의 결함 클러스터(320)(도 3 참조)를 향해 안내하도록 구성되는 전자기 신호 안내 구조물(520)을 구비하되, 전자기 제어 신호(240)는 마이크로파 및 무선 주파수 범위에 걸쳐 연장되는 주파수 범위 내의 주파수를 갖는다. 예를 들면, 마이크로파 및 무선 주파수 범위에 걸쳐 연장되는 주파수 범위는 약 3 kHz 내지 약 300 GHz이다. 결함 클러스터(320)의 컬러 중심에서 스핀 축과 정렬되는 자기장은, 각각의 결함 클러스터(320)의 각각의 컬러 중심의 핵 스핀 상태의 초기화 및 판독 중 적어도 하나를 가능하게 한다.

도 2에 도시된 바와 같이, 결함 클러스터(320)에서의 자기장은 자기 장치(230)에 의해 생성되거나 또는 그에 의해 기여되는데, 통합 양자 정보 처리 조립체(200)는, 베이스 칩(220)과 통합되어 결함 클러스터(320)에서 자기장을 생성하도록 또는 결함 클러스터에서의 자기장에 기여하는 자기 장치(230)를 포함한다. 통합 양자 정보 처리 조립체(200)는 통합 양자 프로세서를 형성한다. 추가적인 예에서 논의될 바와 같이, 자기 장치(230)는 통합 양자 정보 처리 디바이스(205)와 반드시 통합될 필요는 없다.

통합 양자 정보 처리 디바이스(205)는 하나 이상의 중요한 이점을 제공한다. 호스트 칩(210) 상에서의 하나 이상의 광학적 구조물의 통합은 큐비트 초기화 및 판독 충실도를 향상시킨다. 더구나, 현미경 대물 렌즈와 같은 (호스트 칩과 관련하여) 별개의 광학 엘리먼트 및 관련된 스캐닝 시스템의 사용은 제거되고, 그에 의해, 기계적 안정성을 개선시키고, 비용을 절감시키며, 통합 양자 정보 처리 디바이스(205)를 활용하는 양자 정보 처리 조립체, 장치, 배열체 및 시스템의 사이즈를 감소시킨다. 또한, 제한된 시야를 갖는 높은 개구수 현미경 대물 렌즈에 대한 필요성을 제거하는 것에 의해, 다수의 클러스터가 넓은 영역에 걸쳐 높은 충실도를 가지고 광학적으로 주소 지정될 수 있다.

호스트 칩(210)은 광학적으로 주소 지정 가능한 전자 스핀 및 인근의 핵 스핀을 갖는 결함 클러스터(320)를 포함하는 다양한 재료로 제조될 수도 있다. 예를 들면, 호스트 칩(210)은 문헌[Waldherr, G. et al., Quantum error correction in a solid-state hybrid spin register, Nature 506, 204-207 (2014)]에서 논의되는 바와 같이, 결함 클러스터(320)가 NV(질소 공공) 중심 및 인근의 ¹³C 원자의 형태로 제공되는 컬러 중심을 포함하는 다이아몬드일 수도 있다. 다른 형태에서, 호스트 칩(210)은, 문헌[Christle, D.J. et al., Isolated Spin Qubits in SiC with a High Fidelity Infrared Spin-to-Photon Interface, Phys. Rev. X 7 021046 (2017), 및 Christle, D.J. et al., Isolated electron spins in silicon carbide with millisecond coherence times, Nat. Mater. 14, 160-163 (2014)]에서 논의되는 바와 같은 실리콘 탄화물일 수도 있는데, 이들 문헌 둘 모두의 내용은 참조에 의해 그들 전체가 본원에 통합된다.

통합 양자 처리 디바이스(205)로부터의 큐비트 초기화 및 판독 충실도는 다양한 방식으로 개선될 수 있다. 하나의 구현예에서, 큐비트 초기화 및 판독 충실도는, 컬러 중심으로부터 형광의 수집 효율성을 향상시키는 것에 의해 개선될 수 있다. 추가적인 또는 대안적인 구현예에서, 큐비트 초기화 및 판독 충실도는 본체(310)에 밀접하게 포커싱된 광학적 여기 및 형광 수집 볼륨을 형성하는 것에 의해 배경 형광 검출을 감소시키는 것에 의해 개선될 수 있다. 이들 개선 중 하나 이상을 제공하려고 시도하는 특징부가 하기에서 논의된다.

도 3을 참조하면, 결함 클러스터(320)에 대한 광학적 액세스는 호스트 칩(210)의 제1 표면(312)(즉, 후면(backside))을 통해 달성될 수 있다. 그러한 만큼, 결함 클러스터(320)는, 베이스 칩(220)에 의해 제공되는 전자기 신호 안내 구조물(520)(도 5 참조)에 또한 근접하는 제1 표면(312)에 비해 제2 표면(311)에 근접하게 위치될 수 있고, 그에 의해, 전자기 제어 신호의 펄스를 통해 결함 클러스터(320)에서의 스핀의 효율적인 제어를 가능하게 하지만, 그러나 전면(frontside)(즉, 제2 표면(311))으로부터의 광학적 액세스를 금지한다. 광학적 왜곡 및 배경 형광을 최소화하기 위해, 호스트 칩(210) 두께는 최소화되는 것이 바람직하다.

도 3에 도시된 바와 같이, 하나 이상의 광학적 구조물 중 적어도 일부는 호스트 칩(210)의 제2 표면(311)(즉, 전면) 상에 패턴화되는 반사 광학적 구조물(330)을 포함할 수도 있다. 광학적 구조물(330)은 포커싱 렌즈로서 역할을 하도록, 호스트 칩(210)에 입사하는 시준된 광(collimated light)을 결함 클러스터(320) 상으로 포커싱하도록, 그리고 광학 장치(260)에 의한 검출을 위해 호스트 칩(210)을 빠져나가도록 결함 클러스터(320)에 의해 방출되는 형광 광을 시준하도록 설계될 수도 있다. 광학적 구조물(330)은 표면(312)에 도포될 수도 있는 반사 코팅 또는 필름, 또는 본체(310)로부터 호스트 재료를 제거하는 것에 의해, 및/또는 표면(312) 상으로 (예를 들면, 증발 또는 결정 성장을 통해) 재료를 추가하는 것에 의해 형성되는 반사 구조물의 형태로 제공될 수도 있다.

도 3에 도시된 바와 같이, 하나 이상의 광학적 구조물 중 적어도 일부는, 호스트 칩(210)의 제1 표면(312)(즉, 후면)이 반사를 최소화하도록 패턴화될 수 있는 반사 방지 광학적 구조물(340)을 포함할 수 있다. 하나의 형태에서, 반사 방지 광학적 구조물(340)은 호스트 칩(210)에 입력된 광을 결함 클러스터(320) 상으로 포커싱하도록 그리고 광학 장치(260)에 의한 검출을 위해 호스트 칩(210)을 빠져나가게끔 컬러 중심에 의해 방출되는 형광 광을 포커싱하도록 구성된다. 광학적 구조물(330)은 표면(312)에 도포될 수도 있는 비반사(non-reflective) 코팅 또는 필름, 또는 본체(310)로부터 호스트 재료를 제거하는 것에 의해, 및/또는 표면(312) 상으로 (예를 들면, 증발 또는 결정 성장을 통해) 재료를 추가하는 것에 의해 형성되는 반사 방지 구조물의 형태로 제공될 수도 있다. 반사 방지 광학적 구조물(340)은 SiO2 또는 다른 적절한 코팅 재료의 코팅의 형태로 제공될 수도 있다. 그 경우, SiO2 코팅은, 다이아몬드가 호스트 칩에 대해 사용되는 경우 대략 100㎚ +/- 20㎚ 두께일 수 있다. 대안적인 배열체에서, 하나 이상의 광학적 구조물은, 패턴화되지 않은 호스트 칩(210) 전면 표면(frontside surface)(311)을 포함할 수 있는데, 이것은, 반사 표면을 생성하는 호스트 재료-공기 굴절률 미스매치에 기인하여, 반사 광학적 구조물로서 사용될 수 있다.

도 4를 참조하면, 하나 이상의 광학적 구조물 중 적어도 일부가 제2 표면(311) 안으로 제조되는 호스트 칩(210)의 특정한 구현예가 도시되어 있다. 하나의 형태에서, 제2 표면(311) 안으로 제조되는 하나 이상의 광학적 구조물은, 만곡된 마이크로 미러 또는 결합된 마이크로 미러 및 포커싱 엘리먼트와 같은 만곡된 반사 표면의 형태로 제공될 수 있다. 또 다른 예에서, 광학적 구조물은, 결함 클러스터(320)에 자신의 초점이 배치된 포물면 미러(parabolic mirror)(410)를 포함할 수도 있다. 포물면 미러(410)와 같은 만곡된 반사 표면은 호스트 칩(210) 본체의 제2 표면(311)을 부분적으로 정의한다. 결함 클러스터(320)는 포물면 미러(410)의 초점 포인트(focal point)에 위치된다. 포물면 미러(410)와 같은 만곡된 반사 표면은, 여기 광을 결함 클러스터(320) 상으로 반사 및 포커싱하도록 그리고 광학 장치(260)에 의한 검출을 위해 호스트 칩(210)을 빠져나가게끔 컬러 중심의 방출된 형광 광을 반사 및 포커싱하도록 구성된다. 포물면 미러(410)는, 40 % 이상의 입증된 효율성, 및 75 % 이상의 시뮬레이팅된 수집 효율성을 갖는 유리한 형광 수집 효율성을 제공한다. 하나의 형태에서, 만곡된 반사 표면은, 내부 전반사되지 않는 각도에서 입사하는 광에 대한 반사를 향상시키기 위한 반사 코팅 또는 필름을 가질 수 있다. 그러나, 다른 배열체에서, 만곡된 반사 표면은 코팅 또는 필름 없이 동작하기 위해 호스트-공기 경계에서 내부 전반사를 활용할 수 있다.

다른 형태에서, 호스트 칩(210)의 후면(즉, 제1 표면(312)) 안으로 제조되는 하나 이상의 광학적 구조물의 적어도 일부는 고체 침지 렌즈(solid immersion lens), 프레넬 고체 침지 렌즈(Fresnel solid immersion lens)(굴절 또는 회절), 또는 공기/호스트 재료 충전 비율을 변경하는 것에 의해 유효 굴절률이 변조되는 구조물(예를 들면, 나노 기둥(nanopillar))을 포함하는 회절 렌즈 중 하나를 포함할 수 있다.

도 5를 참조하면, 통합 양자 정보 처리 디바이스(205)의 베이스 칩(220)의 일례가 도시되어 있다. 호스트 칩(210)의 전면 표면(311)이 베이스 칩(220)에 직접적으로 커플링된다는 것이 도 2와 관련하여 논의되는 예로부터 인식될 것이다. 그러나, 나중의 예에서 논의될 바와 같이, 베이스 칩(220)은 하나 이상의 중간 디바이스를 통해 호스트 칩(210)에 커플링될 수 있다.

도 5에 도시된 바와 같이, 베이스 칩(220)은 전면(511) 및 후면(512) 둘 모두를 갖는 기판(510)을 포함한다. 기판 전면(511)은 하나 이상의 전자기 소스(870)(도 8 참조)에 의해 방출되는 외부 생성 전자기 제어 신호(240)를 결함 클러스터(320)로 안내하기 위한 하나 이상의 전자기 제어 신호 안내 구조물(520)을 포함한다. 기판(510)은, 높은 기계적 강도, 높은 열전도율, 및 저렴한 비용을 갖는 재료로 제조되는 것이 바람직하다. 기판 두께를 최소화하고, 따라서 결함 클러스터(320)와 자기 장치(230) 사이의 분리 거리를 최소화하기 위해서는, 기계적 강도가 요구된다. 전자기 제어 신호(240)에 의해 생성되는 열을 분산시키기 위해서는, 높은 열 전도도가 요구된다. 베이스 칩(220)에 대한 하나의 적절한 기판 재료는, 높은 기계적 강도 및 열 전도도를 나타내지만, 그러나 다이아몬드와 같은 다른 적절한 재료보다 훨씬 저렴한 사파이어이다.

베이스 칩(220)은 결함 클러스터(320)와의 전자기 제어 신호(240)의 커플링 효율성을 최대화하도록 설계된다. 베이스 칩(220)은, 더 적은 마이크로파/무선 주파수 전력의 사용이, 고충실도 양자 계산에 필요한 결함 클러스터(320)의 스핀에 대한 고속 양자 게이트를 구동하는 것을 허용한다. 감소된 전자기 전력 요건은 전자기 유도 가열에 의해 야기되는 양자 계산 충실도의 저하를 최소화하고, 전자기 전자기기의 비용 및 사이즈를 최소화한다. 효율적인 전자기 커플링은 전자기 제어 신호 안내 구조물(520)에 의해 달성된다. 간단한 제조를 위해 단일의 안내 구조물(520)이 사용될 수 있거나, 또는 마이크로파 및 무선 주파수(예를 들면, 3 kHz 내지 300 GHz의 주파수 범위 이내)에 대해 별개의 안내 구조물(520)이 사용되어 개별적으로 최적화될 수 있다. 다이아몬드 후면(311)을 통해 결함 클러스터(320)를 광학적으로 주소 지정하는 것에 의해, 생성된 전자기장이 강할 뿐만 아니라 컬러 중심의 스핀 축과 정렬되게끔 최적으로 배향되는 곳에 결함 클러스터(320)가 위치되도록 전자기 제어 신호 안내 구조물(520)을 배치하는 것이 가능하다.

하나의 구현예에서, 전자기 제어 신호 안내 구조물(520)은 마이크로스트립 및 동일 평면 상의(coplanar) 도파관(CPW)의 형태로 제공될 수 있다. 컬러 중심(320)의 스핀 축에 대한 자기장의 최적의 방위를 보장하기 위해, 마이크로스트립 또는 CPW 신호 라인에 의해 생성되는 선형적으로 편광된 전자기장이, 결함 클러스터(320)에서의 순 자기장으로 하여금, 결함 클러스터(320)에서 스핀 축에 대해 실질적으로 수직으로, 그리고 바람직하게는 수직으로 배향되게 하도록, 마이크로스트립 또는 CPW 신호 라인의 중심은 결함 클러스터(320) 바로 아래에 배치된다. 금속성 안내 구조물의 존슨 노이즈(Johnson noise)는 수백 나노미터의 결함 클러스터(320)와 안내 구조물(520) 사이의 최소 분리 거리를 제공한다. 전자기장 진폭을 최대화하기 위해, 결함 클러스터(320)와 마이크로스트립 또는 CPW 사이의 거리를 마이크로스트립 또는 CPW 신호 라인의 폭에 비해 작게 유지하면서, 마이크로스트립 또는 CPW 신호 라인의 폭은 작게 유지된다.

하나의 변형예에서, 베이스 칩(220)의 전자기 신호 안내 구조물(520)은, 호스트 칩(210)을 빠져나온 광을 반사하고 바람직하게는 결함 클러스터(320)를 향해 다시 포커싱하기 위한 반사 구조물을 구비할 수 있고, 그 결과, 향상된 여기 및 판독 효율성으로 귀결된다.

도 6을 참조하면, 양자 정보 처리 배열체(600)의 일례가 도시되어 있다. 양자 정보 처리 배열체(600)는 도 2 내지 도 4와 관련하여 논의되는 통합 양자 정보 처리 디바이스(205)를 포함한다. 양자 정보 처리 배열체(600)의 호스트 칩(210) 및 베이스 칩(220)은 도 5와 관련하여 예시화되고 논의되는 것과 동일한 방식으로 구성된다. 따라서, 명료함의 목적을 위해 그리고 콘텐츠를 복제하는 것을 방지하기 위해, 따라서, 호스트 칩(210) 및 베이스 칩(220)과 관련하여 설명된 실시형태가 도 6과 관련하여 논의되는 실시형태에 적용된다는 것이 인식될 것이다. 그러나, 자기 장치(230)가 베이스 칩(220)에 고정되는 양자 정보 처리 조립체(200)와는 대조적으로, 양자 정보 처리 배열체(600)의 자기 장치(230)는, 결함 클러스터(320)와 정렬되는 자기장을 생성하기 위해 베이스 칩(220)에 근접하고 분리되어 위치된다.

자기 장치(230)는, 베이스 칩(220)에 고정되든 또는 그로부터 분리되든 간에, 고투자율 재료(532)에 커플링되는 영구 자석 재료(531)를 포함할 수 있다.

다이아몬드 후면(311)에 대한 광학적 액세스를 보존하기 위해, 단면 자기 장치(230)가 사용될 수 있고 호스트 칩(210)의 전면(311) 근처에 그리고 베이스 칩(220) 후방에 위치된다. 하나 이상의 영구 자석과 같은 하나 이상의 자기 컴포넌트가 사용될 수 있다. 자석의 상단에서의 자속(magnetic flux)은, 고자기 투자율 재료(high-magnetic-permeability material), 예를 들면, 고투자율 강철로 만들어지는 구조물을 자기 배열체에 포함시키는 것에 의해 향상될 수 있다. 이러한 자기 배열체는 결함 클러스터(320)에서 더 큰 자기장을 가능하게 하여, 큐비트 초기화 및 판독 충실도를 개선할 수 있다. 대안적으로, 그러한 자기 배열체는 결함 클러스터(320)에서 주어진 자기장을 생성하는 데 필요한 자석의 사이즈에서의 감소를 가능하게 할 수 있다.

도 7a를 참조하면, 하나 이상의 자기 컴포넌트(710, 730)를 포함하는 자기 장치(230)의 일례가 도시되어 있다. 도 7a의 자기 장치(230)는, 자기 장치(230)가 베이스 칩(220)에 고정된다는 의미에서 베이스 칩(220)과 통합되는 통합 양자 정보 처리 조립체(200)의 일부일 수 있다. 대안적으로, 도 7a의 자기 장치(230)는 양자 정보 처리 배열체(600)의 일부를 형성할 수 있는데, 자기 장치(230)는 베이스 칩(220)에 근접하고 분리되어 위치되고 각각의 결함 클러스터(320)의 각각의 컬러 중심에서 자기장을 생성하도록 또는 그 자기장에 기여하도록 구성된다. 어느 양태에서든, 자기 장치(230)는, 큰 직경의 베이스(750) 및 작은 직경의 피크(760)를 갖는 원추 축(740)을 따라 자화되는 원추 형상의 자석(710)을 포함한다. 이러한 기하학적 형상은, 원추 축(740)에 실질적으로 평행하게 또는 평행하게 배향되는 원추 형상의 자석(710)의 피크에서 강한 자기장을 생성한다. 결함 클러스터(320)는, 자기 장치(230)가 베이스 칩(220)에 고정되든 또는 베이스 칩에 근접하지만 그러나 그로부터 분리되어 배치되든 간에도 불구하고 어느 한 양태에서든 원추(710)의 피크(760) 짧은 거리에 위에 배치된다. 원추(710)의 피크에서의 자속은, 30° 내지 40°, 바람직하게는 35.3° 사이의 원추 베이스(750)와 변 사이의 각도(720)를 정의하는 원추 기하학적 형상을 사용하여 확대될 수 있다. 원추(710)의 피크(760)에서의 자속은, 원추(710)의 베이스(750)에 고투자율 재료(730), 예를 들면, 고투자율 강철의 디스크를 부착하는 것에 의해 향상될 수 있다. 도 7a에서 예시되는 구성을 사용하여 수행된 실험에서, 자기 장치(230)의 질량은 3165g에서부터 220g까지 소형화되었다.

도 7b를 참조하면, 상단 면 및 저부 면(771 및 772)을 갖는 한 쌍의 자석(780, 790)을 포함하는 자기 장치(230)의 대안적인 구현예가 도시되어 있다. 도 7b의 자기 장치(230)는, 더 앞선 양태에서 논의되는 바와 같이, 베이스 칩에 고정될 수 있거나 또는 베이스 칩으로부터 분리될 수 있다. 마그넷(780, 790)은 각각의 자석의 반대 극성이 서로 인접하게 위치되도록 함께 커플링된다. 제1 자석(780)은 저부-상단 방향(795)을 따라 자화되고, 제2 자석(790)은 상단-저부(796)를 따라 자화된다. 제2 자석(790)에 대한 제1 자석(780)의 방위는, 큰 범위의 장 방위(field orientation)와 함께, 자석(780, 790) 위에 강한 자기장을 생성한다. 자석의 상단에서의 자속은, 자석 쌍(780, 790)의 베이스에 고투자율 재료(799), 예를 들면, 고투자율 강철의 블록을 부착하는 것에 의해, 향상될 수 있다. 도 7b에서 예시되는 구성을 사용하여 수행된 실험에서, 자기 장치(230)의 질량은 720g으로부터 170g으로 소형화되었다.

호스트 칩(210), 베이스 칩(220), 및 자기 장치(230)의 고투자율 재료에 의해 제공되는 소형화는, 통합 양자 정보 처리 조립체(200)와 관련하여 상기에서 논의되는 바와 같이 베이스 칩(220)과의 자기 장치(230)의 커플링을 가능하게 한다. 이 커플링은 비싸고 부피가 큰 정밀 XYZ 위치 결정 스테이지에 대한 필요성을 없애고, 여러 가지 추가적인 이점을 가져온다. 예를 들면, 자기 장치(230)와 결함 클러스터(320) 사이의 기계적 모션은, 자기장에서의 공간적 불균일성에 기인하여, 결함 클러스터(320)에서의 자기장 진폭 및/또는 방위에서 변동을 초래할 수 있다. 통합 양자 정보 처리 조립체(200)는 자기 장치(230)와 결함 클러스터(320) 사이의 기계적 모션을 방지하고, 따라서 결함 클러스터(320)에서의 자기장의 개선된 안정성으로부터 이익을 얻는다. 더구나, 베이스 칩(220)의 기판(510)의 후면(512)과 자기 층(230) 사이의 에어 갭을 최소화하는 것에 의해, 자기 장치(230)와 결함 클러스터(320) 사이의 거리는 최소화된다. 이 최소화된 거리는 자기 장치(230)의 주어진 기하학적 형상에 대해 결함 클러스터(320)에서 자기장 강도를 증가시켜, 자석 사이즈에서의 감소, 또는 더 큰 자기장(및 따라서 향상된 큐비트 단일 샷 판독 충실도) 중 어느 하나를 가능하게 한다. 온도 안정화에 더하여, 소형화는 양자 정보 처리 디바이스(205)의 (냉각제가 없는) 냉각의 가능성을 가능하게 한다. 냉각은 큐비트 코히어런스 시간을 증가시켜, (1) 큐비트 코히어런스 시간 동안 더 많은 양자 게이트가 적용되는 것; 또는 (2) 더 긴 양자 게이트 지속 기간을 대가로, 클러스터 내의 더 많은 큐비트 중 어느 하나를 허용한다(약하게 커플링된 핵은 주파수 공간에서 덜 잘 분리되어, 선택도를 위해 더 느린 게이트를 필요로 함). 하나의 구현예에서, 양자 정보 처리 디바이스(205)를 전기적으로 냉각시키기 위해, 펠티어(Peltier) 엘리먼트, 또는 펠티어 엘리먼트의 스택이 사용될 수 있다. 냉각된 양자 정보 처리 디바이스(205) 상의 응축을 방지하기 위해, 양자 정보 처리 디바이스(205)는 제어된 분위기 또는 진공에서 패키징되는 것이 바람직하다.

영구 자석에 의해 생성되는 자기장은 온도에 의존한다. 자기장 강도의 압도적인 드리프트를 방지하기 위해, 적어도 몇 분의 시간 척도에 걸쳐 자기 장치(230)의 안정적인 자석 온도를 수십 밀리켈빈(millikelvin) 이내로 유지하는 것이 바람직하다. 통합 양자 정보 처리 디바이스(205)에 의해 제공되는 소형화는 감소된 열 부하로 이어지고, 그에 의해, 수동 및 능동 온도 안정화를 단순화한다. 또한, 소형화된 통합 양자 정보 처리 디바이스(205)는 본질적으로 열 팽창에 의해 유도되는 드리프트에 덜 민감하다.

자기 장치(230)에 의해 생성되는 자기장의 방위는 통합 양자 정보 처리 조립체(200)의 조립 프로세스 동안 정렬될 수 있다. 자기 장치(230)는 초기에 정밀 위치 결정 스테이지 상에 장착될 수 있고, 결함 중심을 모니터링하는 동안 자신의 포지션이 스캐닝될 수 있다. 최적의 자기 장치 포지션은 큐비트 판독 충실도를 최적화한다. 자기 층이 최적으로 위치된 상태에서, 자기 장치(230)는 베이스 칩(220)에 부착될 수 있고 정밀 위치 결정 스테이지로부터 분리될 수 있다. 접착제 또는 다른 공지된 고정 기술을 사용하여 부착이 달성될 수 있다.

대안적인 조립 방법에서, 결함 중심과 잘 정렬된 자기장을 달성하기 위해 자기 장치(230)의 포지션을 스캐닝하는 대신, 자기 장치(230)를 최적의 방향에서 영구적으로 재자화하기 위해 큰 외부 전자기장을 사용하는 것에 의해 결함 클러스터(320)에 대한 자기장의 고정밀 정렬이 달성될 수 있다. 이것은 통합 양자 정보 처리 조립체(200)를 초전도 벡터 자석의 보어(bore)에 배치하는 것 및 큐비트 스핀의 단일 샷 판독 충실도를 최적화하도록 자기장 방위를 조정하는 것에 의해 실현될 수 있다. 이 단계 이전에, 영구 자석은 순 자기 모멘트(net magnetic moment)를 필요로 하지 않는다(즉, 최종 자화 단계가 필요로 되지 않는다). 이어서, 통합 양자 정보 처리 조립체(200)는, 사용 준비가 된 초전도 벡터 자석의 보어로부터 제거될 수 있다.

하나의 실시형태에서, 베이스 칩(220)은, 컬러 중심에서의 순 자기장(즉, 자기 장치에 의해 생성되는 자기장 및 튜닝 가능한 전자기장 생성 디바이스(1280)에 의해 생성되는 전자기장)이 스핀 축과 정렬되도록, 컬러 중심의 스핀 축에서의 자기장의 정렬을 튜닝하도록 구성 가능한 튜닝 가능한 전자기장 생성 디바이스(1280)(도 12 참조)를 더 포함한다. 하나의 형태에서, 튜닝 가능한 전자기장 생성 디바이스(1280)는, 서로 전기적으로 절연되고 호스트 칩 내의 결함 클러스터(320)의 포지션에 가깝게 교차하는 교차된 와이어의 하나 이상의 쌍을 포함할 수 있다. 스핀 축과 정렬되도록 컬러 중심에서 순 자기장의 방위를 튜닝하도록 작용하는 자기장을 결함 클러스터(320)에서 생성하기 위해 하나의 배선 또는 두 배선 모두에 직류(DC)가 인가될 수 있다.

하나의 형태에서, 호스트 칩(210)은 다중 양자 프로세서를 형성하는 다수의 결함 클러스터(320)를 포함할 수도 있다. 광학적 구조물은 각각의 적절한 결함 클러스터(320)에 대해 제조될 수 있고, 구조화된 광은 다중 양자 프로세서의 하나 이상의 큐비트의 임의의 조합을 광학적으로 주소 지정하기 위해 사용될 수 있다. 전자기 제어 신호(240)를 사용하여 개개의 양자 프로세서를 주소 지정하기 위해, 전자기장은 공간적으로 국소화될 수 있거나, 또는 양자 프로세서의 스핀 공명은 주파수 공간에서 분리될 수 있고 공간적으로 비편재화될(delocalised) 수도 있는 전자기장에 의해 주소 지정될 수 있다. 두 기술 모두의 조합도 또한 가능하다.

도 8을 참조하면, 복수의 결함 클러스터(320)를 갖는 단일의 호스트 칩(210)에 의해 제공되는 다수의 양자 프로세서를 광학적으로 주소 지정하기 위한 양자 정보 처리 시스템(800)이 도시되어 있다. 특히, 양자 정보 처리 시스템(800)은 복수의 결함 클러스터(830)를 갖는 통합된 양자 정보 처리 조립체(200) 또는 양자 정보 처리 배열체(600), 변조기(810), 광원(865), 전자기 제어 신호 소스(870), 하나 이상의 광자 검출기(850), 및 광원(865), 전자기 제어 신호 소스(870), 및 광자 검출기(850) 중 하나 이상에 동작 가능하게 커플링되는 컨트롤러(860)를 포함한다. 여기 광의 하나 이상의 빔이, 변조시, 복수의 결함 클러스터(830) 중 적어도 일부를 개별적으로 주소 지정하게끔 통합 양자 정보 처리 조립체(200) 또는 양자 정보 처리 배열체(600)를 향해 송신되도록, 컨트롤러(860)는 광원(865)을 작동시켜 변조기(810)에 의해 변조되는 여기 광의 하나 이상의 빔을 생성하도록 구성된다. 컨트롤러(860)는, 복수의 결함 클러스터(830) 중 적어도 일부를 개별적으로 주소 지정하게끔 전자기 제어 신호 소스(870)를 작동시키도록 또한 구성된다. 개별적으로 주소 지정된 복수의 결함 클러스터(830) 중 적어도 일부에 의해 형광 광이 방출되는 것에 응답하여, 컨트롤러(860)는 하나 이상의 광자 검출기(850)로부터 하나 이상의 신호(890)를 수신하도록 또한 구성된다.

변조기(810)는 공간 광 변조기(spatial light modulator) 또는 음향 광학 변조기(acousto-optical modulator)의 형태로 제공될 수 있다. 구조화된 광은 동일한 호스트 칩(210)에서 호스팅되는 다수의 결함 클러스터(830)로서 제공되는 다양한 양자 프로세서를 주소 지정하기 위해 다이크로익 미러(dichroic mirror) 또는 빔 스플리터(820)의 형태로 제공되는 광학 엘리먼트(820)에 의해 반사될 수 있다. 이어서, 컬러 중심(830)으로부터의 형광은, 광학 엘리먼트(820)를 통해 투과되고, 하나 이상의 광자 검출기(850)에 의해 검출된다.

상이한 시점에서 개개의 결함 클러스터(830)를 주소 지정하는 것에 의해, 형광 광의 수집물(collection)이 특정한 결함 클러스터(831)와 시간적으로 관련될 수 있고, 따라서, 단일 광자 검출기(single photon detector)만이 필요로 될 수도 있다는 것이 인식될 것이다. 예를 들면, 광의 제1 여기 빔이 호스트 칩(210)에 먼저 진입하여 제1 결함 클러스터(831)를 주소 지정하고, 후속하여, 광의 제2 여기 빔이 호스트 칩(210)에 진입하여 제2 결함 클러스터(832)를 주소 지정한다. 이것은, 제1 형광 광이 제1 결함 클러스터(831)에 의해 방출되는 것, 후속하여, 제2 형광 광이 제2 결함 클러스터(832)에 의해 방출되는 것으로 귀결될 것이다. 광의 여기 빔의 이러한 시간적 작동에 기인하여, 단일 광자 검출기가 사용되어 제1 및 제2 형광 광을 차례차례로 캡처할 수 있다. 다수의 결함 클러스터(830)가 동시에 주소 지정되어야 하는 경우, 다수의 단일 광자 검출기(850)를 사용할 필요가 있다.

개개의 프로세서에서 국소화되는 전자기장은, 이온 트랩 양자 컴퓨팅을 위해 개발되는 것과 유사한 다중 세그먼트 회로부(multi-segment circuitry)를 사용하여 실현될 수 있다. 이 방법의 이점은, 공간적으로 국소화된 필드를 사용하여 임의의 수의 양자 프로세서가 주소 지정될 수 있고, 반면 실제로 (유한 자기 그래디언트(finite magnetic gradient)의 경우), 주파수 공간의 혼잡은 개별적으로 주소 지정 가능한 주파수 분리 큐비트의 개수를 제한할 수 있다는 것이다. 상기에서 논의되는 바와 같이, 튜닝 가능한 전자기장 생성 디바이스(1280)는 각각의 컬러 중심에서 순 자기장을 튜닝하기 위해 활용될 수도 있다. 주파수 공간에서 양자 프로세서의 스핀 공명을 분리하기 위해, (예를 들면, X 및 Y 방향을 따르는) 자기장 그래디언트가 양자 프로세서의 어레이에 걸쳐 적용될 수 있다. 이것은, 까다로운 기술적 오버헤드를 필요로 하는, 공간적으로 국소화된 마이크로파 및 무선 주파수 필드를 생성할 필요성을 방지하기 때문에 유리하다. 양자 정보 처리 시스템(800)의 하나의 구현예에서, 자기장 그래디언트는 쐐기 형상과 같은 다양한 두께의 자성 재료를 사용하여 실현될 수 있다.

현재의 제조 기술을 사용하여, 다수의 소수 큐비트(few-qubit) 양자 프로세서를 갖는 호스트 칩의 제조는 대규모로 달성하기 어렵다는 것이 인식될 것이다. 다수의 소수 큐비트 양자 프로세서(즉, 다수 큐비트(many-qubit) 프로세서)를 갖는 통합 양자 정보 처리 디바이스(1000)(도 10 참조)를 생성하기 위한 스케일링 방법(scaling method)이 도 9와 관련하여 설명된다. 특히, 단일의 컬러 중심(320)(또는 적은 수의 컬러 중심)을 각각 갖는 복수의 호스트 칩(210)은 호스트 기판(910) 안으로의 에칭(930)에 의해 제조된다. 호스트 칩(210)이 하나 이상의 호스트 브리지(920)에 의해 메인 호스트 기판(910)에만 연결되도록 각각의 호스트 칩(210) 주변으로부터 호스트 재료를 제거하는 것에 의해 호스트 칩이 호스트 기판으로부터 쉽게 제거될 수 있도록, 호스트 칩(210)은 호스트 기판(910) 안으로의 에칭(930)에 의해 제조될 수 있다. 호스트 칩(210)은 특성 묘사될 수 있고(즉, 결함 클러스터(320)가 존재하는지를 결정하기 위해 검사될 수 있고), 예를 들면, 적절한 마이크로 조작기(micromanipulator)를 사용하여, 적절한 결함 클러스터(320)를 갖는 호스트 칩(210)은 호스트 기판(910)으로부터 분리될 수 있고 베이스 구조물(220) 상에 조립될 수 있다.

다수의 호스트 칩을 갖는 통합 양자 정보 처리 디바이스(1000)의 하나의 구현예가 도 10에서 도시되어 있는데, 여기서 복수의 호스트 칩(210)은 베이스 칩(220)의 안내 구조물(520) 상에 장착된다. 안내 구조물(520)은 매트릭스 구조물의 형태로 제공될 수 있다. 하나 이상의 자기 장치(230)가 베이스 칩(220)의 베이스 표면(512)에 커플링된다. 도 10의 통합 양자 정보 처리 디바이스(1000)는, 도 8과 관련하여 논의되는 바와 같이, 양자 정보 처리 시스템(800)에서 사용되는 통합 양자 정보 처리 조립체(200) 또는 통합 양자 정보 처리 조립체 디바이스(600)를 교체할 수 있다. 특히, 여기 광의 하나 이상의 빔이, 변조시, 복수의 호스트 칩의 복수의 결함 클러스터(320) 중 적어도 일부를 개별적으로 주소 지정하게끔 통합 양자 정보 처리 디바이스(1000)를 향해 송신되도록, 컨트롤러(860)는 광원(865)을 작동시켜 변조기(810)에 의해 변조되는 여기 광의 하나 이상의 빔을 생성하도록 구성된다. 컨트롤러(860)는, 복수의 결함 클러스터(320) 중 적어도 일부를 개별적으로 주소 지정하게끔 전자기 제어 신호 소스(870)를 작동시키도록 또한 구성된다. 개별적으로 주소 지정된 복수의 결함 클러스터(320) 중 적어도 일부에 의해 형광 광(250)이 방출되는 것에 응답하여, 컨트롤러(860)는 하나 이상의 광자 검출기(850)로부터 하나 이상의 신호(890)를 수신하도록 또한 구성된다.

도 11a 내지 도 11d를 참조하면, 양자 센서(1100)의 형태로 제공되는 통합 양자 정보 처리 조립체(200) 또는 양자 정보 처리 배열체(600)의 개략도가 도시되어 있다. 특히, 조립체(200) 또는 배열체(600)의 양자 정보 처리 디바이스(205)는 샘플링 구조물(1110)을 더 포함하고, 그에 의해, 양자 센서(1100)를 형성한다. 샘플링 구조물은 결함 클러스터(320)에 매우 근접한 관심 샘플(sample of interest)을 전달하도록 구성된다. 이어서, 결함 클러스터(320)는 샘플과 관련되는 전자기장을 측정하기 위한, 또는 샘플에 의해 호스트 재료에서 유도되는 변형 또는 온도에서의 변화를 측정하기 위한 양자 센서(1100)로서 사용될 수 있다. 결함 클러스터(320)의 큐비트는 컬러 중심의 감지 성능을 향상시키는 역할을 한다. 큐비트에 의해 제공하는 개선은, 신호 대 노이즈를 개선하기 위한 큐비트 지원 판독, 및 향상된 코히어런트 상호 작용 시간을 포함한다. 감지는, 핵 자기 공명(nuclear magnetic resonance: NMR) 분광법, 및/또는 전자 상자성 공명 분광법(electron paramagnetic resonance spectroscopy: EPR)을 포함할 수 있다.

관심 샘플과 결함 클러스터(320) 사이의 최소 거리를 보장하기 위해(따라서 감도 및 공간 해상도/선택도를 최대화하기 위해), 샘플링 층(1110)은 호스트 칩(210)에 바로 인접하게 배치될 수 있다. 이 거리를 추가로 최소화하기 위해, 결함 클러스터(320)는 호스트 칩(210)의 동일한 표면에 근접하게, 예를 들면, 대략 10㎚의 깊이에서 제조될 수 있다. 이어서, 결함 클러스터(320) 주변의 광학적 구조물의 설계는 결함 클러스터(320)의 손상을 방지하도록, 예를 들면, 결함 클러스터(320) 근처의(예를 들면, 100㎚ 이내) 표면으로부터 호스트 재료(예를 들면, 다이아몬드)를 밀링하는 것을 방지하는 것에 의해 조정될 수 있다.

하나의 실시형태에서, 샘플링 구조물(1110)은 조립체(200) 또는 배열체(600) 구성을 위해 도 11a 및 도 11b에 도시되는 바와 같이 호스트 칩(210)의 표면(312)에서 또는 그 표면에 기대게 배치된다. 이어서, 결함 클러스터(320)는 표면(312)에 가깝게 제조된다. 샘플링 구조물(1110)을 통한 결함 클러스터(320)에 대한 광학적 액세스를 허용하기 위해, 샘플링 구조물(1110)은 컬러 중심에 의해 방출되는 여기 광 및 형광(250)에 대해 적어도 부분적으로 투명하다. 이러한 기하학적 형상은 샘플링 구조물(1110)의 간단한 교체를 허용하고, 따라서 샘플의 간단한 교환 또는 샘플링 구조물(1110)의 세정을 허용한다. 여기 광의 강도 및/또는 듀티 사이클은 샘플에 대한 손상을 방지하기 위해 제한되는 것을 필요로 할 수도 있다.

대안적인 구성에서, 샘플링 구조물(1110)은 조립체 또는 배열 구성을 위해 도 11c 및 도 11d에 도시된 바와 같이 호스트 칩(210)과 베이스 칩(220) 사이에서 배치된다. 결함 클러스터(320)는 호스트 칩(210)의 전면 표면에 비해 호스트 칩(210)의 후면 표면에 근접하게 제조된다. 이러한 기하학적 형상은 결함 클러스터(320)에 대한 방해받지 않는 광학적 액세스를 보장하고, 잠재적으로 손상을 주는 여기 광에 대한 샘플의 노출을 최소화한다. 베이스 칩(220)의 전자기 제어 신호 안내 구조물(520)과 결함 클러스터(320) 사이에 샘플을 배치하는 것에 의해, 샘플은 강한 전자기장에 잠재적으로 노출된다. 샘플 손상을 방지하기 위해, 전자기 제어 신호(240)의 진폭 및/또는 듀티 사이클이 감소될 수 있다.

대안적으로, 샘플링 구조물(1110)은, 샘플과 결함 클러스터(320) 사이의 증가된 분리를 대가로, 임의의 편리한 포지션에 배치될 수도 있다.

양자 센서(1100)의 하나의 실시형태에서, 샘플링 구조물(1110)은 하나 이상의 마이크로 유체 채널의 형태로 제공될 수 있다. 하나 이상의 마이크로 유체 채널은, 단일 분자 레벨에 이르기까지 매우 작은 볼륨(예를 들면, 젭토리터 미만(sub-zeptolitre))의 기체 또는 액체 샘플의 양자 감지를 가능하게 한다. 관심 샘플과 결함 클러스터(320) 사이의 거리를 최소화하기 위해, 하나 이상의 마이크로 유체 채널은 샘플과 호스트 칩(210) 사이의 제한 벽(confining wall)의 두께를 최소화한다. 대안적으로, 호스트 칩(210)은, 샘플이 호스트 칩(210)과 직접 접촉하도록, 제한 벽 중 하나로서 사용될 수 있다. 하나의 형태에서, 샘플 구조물(1110)은 양자 정보 처리 조립체(200)의 호스트 칩(210) 상으로 직접적으로 제조될 수도 있다. 하나의 옵션에서, 샘플링 구조물(1110)은, 유리 샘플링 구조물 및 호스트 칩의 산을 사용한 세정이 가능한 제조에서 유리한 유리일 수 있다. 그러나, 샘플링 구조물에 대해 다른 재료가 사용될 수 있다는 것이 인식되어야 한다.

다른 대안적인 실시형태에서, 샘플은, 단지, 양자 정보 처리 조립체(200)의 호스트 칩(210) 상으로 퇴적될 수 있는데, 여기서 양자 정보 처리 조립체(200)는 양자 센서(1100)로서 역할을 한다. 이 실시형태에서, 샘플은, 예를 들면, 액체 액적 또는 고체일 수 있다.

하나의 형태에서, 양자 센서(1100)의 양자 정보 처리 조립체(200) 또는 배열체(600)는 복수의 결함 클러스터(320)를 포함할 수 있다. 특히, 호스트 칩 중 하나 이상은 다수의 결함 클러스터(320)를 포함할 수 있거나, 또는 다수의 호스트 칩은 다수의 결함 클러스터(320)를 함께 포함하는 베이스 칩(220)에 장착된다. 이러한 배열체에서, 양자 센서(1100)는 양자 센서 어레이를 형성한다.

양자 센서(1100)의 하나 이상의 자기 장치(230)는 샘플에 걸쳐 충분한 자기장 균질성을 제공하도록 설계된다. 대안적으로, 자기장의 그래디언트가 널리 공지되어 있고/있거나 하나 이상의 튜닝 가능한 전자기장 생성 디바이스(1280)를 통해 제어되는 경우, 그러면, 그것이 샘플의 상이한 부분이 주소 지정되는 것을 허용하기 때문에, 이것은 상당한 이점이다.

도 12를 참조하면, 처리 시스템의 형태로 제공되는 컨트롤러(1200)의 일례가 도시되어 있다. 컨트롤러(1200)는, 버스(1240)를 통해 함께 커플링되는 프로세서(1210), 메모리(1220) 및 입력/출력(input/output: i/o) 인터페이스(1230)를 포함한다. 메모리(1220)는 휘발성 및 불휘발성 메모리를 포함한다. 불휘발성 메모리는 도 8 및 도 10과 관련하여 상기에서 설명되는 단계를 수행하기 위해 프로세서(1210)에 의해 실행 가능한 실행 가능 명령어(1250)를 내부에 저장할 수 있다. i/o 인터페이스(1230)는, 입력 명령어를 제공하기 위한 입력 디바이스(1260) 및 출력 결과를 출력하기 위한 출력 디바이스(1270)에 커플링되는 것이 바람직하다. 컨트롤러(1200)는 광원(865), 전자기 제어 신호 소스(870), 하나 이상의 광자 검출기(850), 및 옵션 사항으로 (도 12에서 파선에 의해 나타내어지는 바와 같이) i/o 인터페이스(1230)를 통해 튜닝 가능한 전자기장 생성 디바이스(1280)에 동작 가능하게 커플링된다.

본 발명의 범위로부터 벗어나지 않으면서 많은 수정예가 기술 분야의 숙련된 자에게는 명백할 것이다.

본 명세서 및 후속하는 청구범위 전체에 걸쳐, 문맥이 달리 요구하지 않는 한, 단어 "포함한다(comprise)", 및 "포함한다(comprises)" 또는 "포함하는(comprising)"과 같은 변형어는, 언급된 정수 또는 단계 또는 정수 또는 단계의 그룹의 포함을 암시하도록 그러나 임의의 다른 정수 또는 단계 또는 정수 또는 단계의 그룹의 배제를 암시하지 않도록 이해될 것이다.

Claims

통합 양자 정보 처리 디바이스(integrated quantum information processing device)로서,
하나 이상의 호스트 칩으로서, 각각의 호스트 칩은, 제1 표면, 상기 제1 표면 반대편에 있는 제2 표면, 결함 클러스터를 각각 구비하는 본체, 및 상기 호스트 칩에 진입한 여기 광(excitation light)을 상기 각각의 결함 클러스터를 향해 지향시키기 위해 그리고 상기 각각의 호스트 칩을 빠져나가도록 상기 각각의 결함 클러스터에 의해 방출되는 형광 광(fluorescent light)을 지향시키기 위해 상기 각각의 본체에서 형성되는 하나 이상의 광학적 구조물을 구비하는, 상기 하나 이상의 호스트 칩; 및
상기 복수의 호스트 칩의 각각의 호스트 칩의 상기 제2 표면에 커플링되는 제1 측(side), 제2 측, 전자기 제어 신호를 각각의 호스트 칩의 상기 결함 클러스터를 향해 안내하도록 구성되는 전자기 신호 안내 구조물을 구비하는 베이스 칩으로서, 상기 전자기 제어 신호는 마이크로파 또는 무선 주파수 범위 중 적어도 하나 내의 주파수를 갖는, 상기 베이스 칩
을 포함하되;
각각의 결함 클러스터의 컬러 중심에서 스핀 축과 정렬되는 자기장은 상기 각각의 결함 클러스터의 상기 각각의 컬러 중심의 핵 스핀 상태의 초기화 및 판독 중 적어도 하나를 가능하게 하고, 그리고
각각의 호스트 칩에 대해, 상기 각각의 결함 클러스터는 상기 제1 표면에 비해 상기 각각의 제2 표면에 근접하게 위치되는, 통합 양자 정보 처리 디바이스.
제1항에 있어서, 각각의 호스트 칩에 대해, 상기 하나 이상의 광학적 구조물은 상기 여기 광을 상기 각각의 결함 클러스터 상으로 반사 및 포커싱하도록 그리고 상기 호스트 칩을 빠져나가게끔 상기 형광 광을 반사 또는 포커싱하도록 구성되는 만곡된 반사 표면을 포함하는, 통합 양자 정보 처리 디바이스.
제2항에 있어서, 각각의 호스트 칩의 상기 각각의 만곡된 반사 표면은 반사 코팅을 갖는, 통합 양자 정보 처리 디바이스.
제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 호스트 칩에 대해, 상기 하나 이상의 반사 광학적 구조물은 상기 각각의 본체의 상기 각각의 제2 표면에서 반사 광학적 구조물을 포함하되, 각각의 호스트 칩에 대해 상기 각각의 반사 광학적 구조물은 상기 각각의 본체의 상기 각각의 제2 표면을 패턴화하는 것 및 상기 각각의 제2 표면에 코팅 또는 필름을 도포하는 것 중 적어도 하나에 의해 형성되는, 통합 양자 정보 처리 디바이스.
제1항 내지 제4항 중 어느 한 항에 있어서, 각각의 호스트 칩에 대해 상기 각각의 제1 표면은 상기 각각의 제1 표면에서의 광 반사를 최소화하기 위한 반사 방지 광학적 구조물을 구비하되, 각각의 호스트 칩에 대해 상기 각각의 반사 방지 광학적 구조물은 상기 각각의 제1 표면을 패턴화하는 것 및 상기 각각의 제1 표면에 코팅 또는 필름을 도포하는 것 중 적어도 하나에 의해 형성되는, 통합 양자 정보 처리 디바이스.
제5항에 있어서, 각각의 호스트 칩에 대해, 상기 각각의 반사 방지 광학적 구조물은 상기 호스트 칩에 진입하는 상기 여기 광을 상기 각각의 제1 표면으로부터 상기 각각의 결함 클러스터로 포커싱하도록 그리고 상기 호스트 칩을 빠져나가게끔 상기 형광 광을 포커싱하도록 구성되는 상기 하나 이상의 광학적 구조물 중 하나인, 통합 양자 정보 처리 디바이스.
제1항 내지 제6항 중 어느 한 항에 있어서, 각각의 호스트 칩은,
다이아몬드; 또는
실리콘 탄화물
로 제조되는, 통합 양자 정보 처리 디바이스.
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 베이스 칩은, 상기 각각의 스핀 축과 정렬되도록 각각의 결함 클러스터의 상기 각각의 컬러 중심에서의 상기 자기장을 튜닝하도록 구성되는 하나 이상의 튜닝 가능한 자기장 생성 디바이스를 더 포함하는, 통합 양자 정보 처리 디바이스.
통합 양자 정보 처리 조립체(integrated quantum information processing assembly)로서,
제1항 내지 제8항 중 어느 한 항의 통합 양자 정보 처리 디바이스; 및
상기 베이스 칩과 통합되며 각각의 결함 클러스터의 상기 각각의 컬러 중심에서 상기 자기장을 생성하도록 또는 상기 자기장에 기여하도록 구성되는 자기 장치
를 포함하는, 통합 양자 정보 처리 조립체.
제9항에 있어서, 상기 자기 장치는 제2 영구 자석에 커플링되는 제1 영구 자석을 포함하되, 상기 제1 및 제2 영구 자석의 반대 극성이 함께 커플링되는, 통합 양자 정보 처리 조립체.
제9항에 있어서, 상기 자기 장치는 베이스 및 피크를 포함하는 원추 형상의 프로파일을 갖는 영구 자석 재료를 포함하되, 상기 영구적 자기 재료는 상기 영구 자석 재료의 상기 원추 형상의 프로파일의 축을 따라 자화되는, 통합 양자 정보 처리 조립체.
제10항 또는 제11항에 있어서, 상기 자기 장치는 상기 영구 자석 재료의 상기 베이스에 커플링되는 투과성 재료 베이스 부분을 포함하는, 통합 양자 정보 처리 조립체.
양자 정보 처리 배열체(quantum information processing arrangement)로서,
제1항 내지 제8항 중 어느 한 항의 상기 통합 양자 정보 처리 디바이스; 및
상기 베이스 칩에 근접하고 분리되어 위치되며 각각의 결함 클러스터의 상기 각각의 컬러 중심에서 상기 자기장을 생성하도록 또는 상기 자기장에 기여하도록 구성되는 자기 장치
를 포함하는, 양자 정보 처리 배열체.
제13항에 있어서, 상기 자기 장치는 제1 자기 방위를 갖는 제1 영구 자석 및 제2 자기 방위를 갖는 제2 영구 자석을 포함하되, 상기 제1 자기 방위는 상기 제2 자기 방위에 반대인, 양자 정보 처리 배열체.
제14항에 있어서, 상기 자기 장치는 베이스 및 피크를 포함하는 원추 형상의 프로파일을 갖는 영구 자석 재료를 포함하되, 상기 피크는 상기 베이스보다 더 작고, 상기 영구적 자기 재료는 상기 영구 자석 재료의 상기 원추 형상의 프로파일의 축을 따라 자화되는, 양자 정보 처리 배열체.
제14항 또는 제15항에 있어서, 상기 자기 장치는 상기 영구 자석 재료의 상기 베이스에 커플링되는 투과성 재료 베이스 부분을 포함하는, 양자 정보 처리 배열체.
제9항 내지 제12항 중 어느 한 항의 양자 정보 처리 조립체 또는 제13항 내지 제16항 중 어느 한 항의 양자 정보 처리 배열체를 포함하는 양자 센서로서, 샘플 구조물을 더 포함하는, 양자 정보 처리 배열체.
제17항에 있어서, 상기 샘플 구조물은 상기 호스트 칩의 상기 제1 또는 제2 표면에 위치되는, 양자 정보 처리 배열체.
제18항에 있어서, 상기 샘플 구조물은 상기 호스트 칩의 상기 제1 또는 제2 표면에서 제공되는 마이크로 유체 배열체(microfluidic arrangement)를 포함하는, 양자 정보 처리 배열체.
양자 정보 처리 시스템으로서,
복수의 결함 클러스터를 포함하는, 제9항 내지 제12항 중 어느 한 항의 통합 양자 정보 처리 조립체 또는 제13항 내지 제16항 중 어느 한 항의 양자 정보 처리 배열체;
변조기;
광원;
무선 주파수 범위 또는 마이크로파 주파수 범위 내의 주파수를 갖는 제어 신호를 방출하도록 구성되는 전자기 제어 신호 소스;
하나 이상의 광자 검출기;
상기 광원, 상기 전자기 제어 신호 소스, 및 상기 하나 이상의 광자 검출기에 동작 가능하게 커플링되는 컨트롤러
를 포함하되, 상기 컨트롤러는,
여기 광의 하나 이상의 빔이, 변조시, 상기 복수의 결함 클러스터 중 적어도 일부를 개별적으로 광학적으로 주소 지정하게끔 송신되도록, 상기 광원을 작동시켜 상기 변조기에 의해 변조되는 여기 광의 하나 이상의 빔을 생성하도록;
상기 복수의 결함 클러스터 중 상기 적어도 일부를 개별적으로 주소 지정하게끔 상기 전자기 제어 신호 소스를 작동시키도록; 그리고
개별적으로 주소 지정된 상기 복수의 결함 클러스터 중 상기 적어도 일부에 의해 형광 광이 방출되는 것에 응답하여 상기 하나 이상의 광자 검출기로부터 하나 이상의 신호를 수신하도록
구성되는, 양자 정보 처리 시스템.
제20항에 있어서, 여기 광의 상기 변조된 하나 이상의 빔을 상기 하나 이상의 호스트 칩을 향해 송신하도록, 그리고 상기 형광 광을 상기 하나 이상의 광자 검출기를 향해 송신하도록 구성되는 광학 엘리먼트를 더 포함하는, 양자 정보 처리 시스템.
제21항에 있어서, 상기 광학 엘리먼트는 다이크로익 미러(dichroic mirror) 또는 빔 스플리터(beam splitter)인, 양자 정보 처리 시스템.
제20항 내지 제22항 중 어느 한 항에 있어서, 상기 변조기는 공간 광 변조기(spatial light modulator) 또는 음향 광학 변조기(acousto-optical modulator) 중 하나인, 양자 정보 처리 시스템.
통합 양자 정보 처리 디바이스를 제조하는 방법으로서,
호스트 기판에서 복수의 호스트 칩을 에칭하는 단계;
상기 복수의 호스트 칩으로서, 각각의 호스트 칩은 본체를 구비하고, 상기 본체는 제1 표면, 제1 표면 반대편에 있는 제2 표면, 및 결함 클러스터를 구비하는, 상기 복수의 호스트 칩 중 적어도 일부를 상기 호스트 기판으로부터 분리하는 단계; 및
상기 제거된 호스트 칩을, 각각의 호스트 칩의 상기 본체의 상기 제2 표면에 커플링되는 제1 측, 제2 측, 전자기 제어 신호를 각각의 호스트 칩의 상기 결함 클러스터를 향해 안내하도록 구성되는 전자기 신호 안내 구조물을 구비하는 베이스 칩에 장착하는 단계
를 포함하되, 각각의 호스트 칩은, 상기 각각의 호스트 칩에 진입한 여기 광을 상기 결함 클러스터를 향해 지향시키기 위해 그리고 상기 각각의 호스트 칩을 빠져나가도록 상기 결함 클러스터에 의해 방출되는 형광 광을 지향시키기 위해 상기 본체에서 형성되는 하나 이상의 광학적 구조물을 구비하고, 그리고
각각의 호스트 칩에 대해, 상기 각각의 결함 클러스터는 상기 제1 표면에 비해 상기 각각의 제2 표면에 근접하게 위치되는, 방법.
제24항에 있어서, 상기 방법은 분리를 위해 상기 복수의 호스트 칩의 일부를 식별하는 단계를 포함하는, 방법.
제24항에 있어서, 상기 방법은 상기 호스트 칩을 에칭하기 이전에 상기 각각의 복수의 결함 클러스터의 상기 기판에서의 복수의 위치를 식별하는 단계를 포함하되, 상기 호스트 칩은 상기 각각의 복수의 결함 클러스터의 상기 복수의 위치의 상기 식별에 기초하여 상기 기판 안으로 에칭되는, 방법.
제24항 내지 제26항 중 어느 한 항에 있어서, 상기 호스트 칩의 적어도 일부는 에칭 이후에 브리지 부분을 통해 상기 호스트 기판에 연결되되, 상기 호스트 칩의 적어도 일부는 상기 브리지 부분에서 상기 호스트 기판으로부터 분리되는, 방법.
제24항 내지 제27항 중 어느 한 항에 있어서, 상기 방법은, 상기 호스트 칩의 적어도 일부에 대한 상기 본체의 상기 제2 표면에서, 상기 여기 광을 상기 각각의 결함 클러스터 상으로 반사 및 포커싱하도록 그리고 상기 각각의 호스트 칩을 빠져나가게끔 상기 형광 광을 반사 및 포커싱하도록 구성되는 만곡된 반사 표면의 형태로 상기 하나 이상의 광학적 구조물의 적어도 일부를 제조하는 단계를 포함하는, 방법.
제28항에 있어서, 상기 방법은 각각의 만곡된 반사 표면에 반사 코팅 또는 필름을 도포하는 단계를 포함하는, 방법.
제24항 내지 제29항 중 어느 한 항에 있어서, 상기 방법은 상기 각각의 제2 표면에서 광 반사를 증가시키기 위해 상기 호스트 칩의 적어도 일부의 상기 본체의 상기 제2 표면에서 반사 광학적 구조물의 형태로 상기 하나 이상의 광학적 구조물을 제조하는 단계를 포함하되, 상기 방법은 상기 각각의 본체의 상기 각각의 제2 표면에서 각각의 반사 광학적 구조물을 패턴화하는 단계 및/또는 상기 본체의 상기 각각의 제2 표면에 코팅 또는 필름을 도포하는 단계를 더 포함하는, 방법.
제24항 내지 제30항 중 어느 한 항에 있어서, 상기 호스트 칩 중 상기 적어도 일부의 각각의 호스트 칩에 대해, 상기 방법은 상기 본체의 상기 제1 표면에서 광 반사를 최소화하기 위해 상기 각각의 본체의 상기 각각의 제1 표면에서 반사 방지 광학적 구조물을 제조하는 단계를 더 포함하되, 상기 방법은 상기 호스트 칩의 상기 본체의 상기 제1 표면을 패턴화하는 단계 및/또는 상기 호스트 칩의 상기 본체의 상기 제1 표면에 코팅 또는 필름을 도포하는 단계를 더 포함하는, 방법.
제24항 내지 제31항 중 어느 한 항에 있어서, 각각의 호스트 칩은,
다이아몬드; 또는
실리콘 탄화물
로 제조되는, 방법.