KR20220104719A - 안정화된 정방정계 바륨 티타네이트의 형성 방법 및 시스템 - Google Patents

안정화된 정방정계 바륨 티타네이트의 형성 방법 및 시스템 Download PDF

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마크 지 톰슨
치아-밍 창
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Abstract

전기-광학 디바이스는 기판과 기판 위의 도파관을 포함한다. 도파관은, 복수의 중간층과 인터리브된 복수의 전기-광학 물질층, 층 스택에 인접한 도파관 코어, 도파관 클래딩층, 및 복수의 전기-광학 물질층과 전기적으로 접촉하는 한 쌍의 전극을 포함하는 층 스택을 포함한다. 복수의 중간층은 실온 및 극저온에서 제1 격자 구조를 유지한다. 복수의 전기-광학 물질층은 실온 및 극저온에서 제2 격자 구조 및 결정학적 위상을 유지한다.

Description

안정화된 정방정계 바륨 티타네이트의 형성 방법 및 시스템
관련 출원에 대한 상호 참조
본 출원은 2019년 10월 29일자로 출원된 미국 가특허 출원 제62/927,373호("Method And System For Formation Of Stabilized Tetragonal Barium Titanate")의 우선권을 주장하며, 그 개시 내용은 모든 목적을 위해 그 전체가 참고로 여기에 포함된다.
전기-광학(Electro-Optical, EO) 변조기 및 스위치와 같은 EO 디바이스는 광통신 및 광컴퓨팅 시스템과 같은 다양한 광학 시스템에서 사용되어 왔다. 예를 들어, 광 위상 변조기는 집적 광학 시스템(integrated optics systems), 광 통신 송신기 또는 트랜시버(transceiver) 등에 사용될 수 있다. EO 변조기 또는 스위치는 자유 캐리어 전기 굴절, 자유 캐리어 전기 흡수, 포켈스(Pockels) 효과, 커(Kerr) 효과 등과 같은 다양한 EO 효과를 활용하여, EO 변조기 또는 스위치의 특정 경로를 통해 전파되는 빛의 위상 또는 진폭 변경과 같은 작동 중 빛 속성의 수정을 수행할 수 있다. 더 높은 EO 효과를 가진 물질을 사용하는 EO 디바이스는 더 낮은 제어 전압, 더 낮은 전력 소비로 작동할 수 있으며 종종 더 빠른 속도로 작동할 수 있다.
본 명세서에 개시된 기술은 일반적으로 전기-광학(EO) 디바이스에 관한 것이다. 보다 구체적으로, 본 명세서에 개시된 실시예는 극저온(cryogenic temperatures)과 같은 저온에서 EO 디바이스(예를 들어, 광 스위치 또는 광 변조기)에서 높은 EO 효과를 달성하기 위한 기술에 관한 것이다. 하나의 특정 실시예에서, 저온(예를 들어, 극저온)에서 높은 전기-광학 계수를 특징으로 하는 EO 물질 스택(material stack)을 포함하는 EO 디바이스는 저온에서 EO 디바이스의 변조 및/또는 스위칭 성능을 개선하기 위해 이용된다. EO 물질 스택은 인터리브(interleave) 및 인터록(interlock)된 얇은 EO 물질층 및 중간층(interlayer)을 포함할 수 있다. EO 물질층의 EO 물질은, 벌크(bulk)로 사용되는 경우, 서로 다른 작동 온도에서 그 결정 구조가 변경될 수 있는 한편, 중간층은 작동 온도에서 변경되지 않는 격자 구조를 가질 수 있다. 따라서, 중간층에 인터록된 얇은 EO 물질층은 격자 구조를 유지할 수 있고 따라서 작동 온도가 변할 때 EO 계수를 유지할 수 있다. 본 명세서에 개시된 기술은 저온에서 동작하는 매우 다양한 광자(photonic) 및 광전자(optoelectronic) 디바이스에 사용될 수 있다.
특정 실시예에 따르면, 전기-광학 디바이스는 기판 및 기판 상의 도파관(waveguide)을 포함할 수 있다. 도파관은 복수의 중간층과 인터리브된 복수의 전기-광학 물질층을 포함하는 층 스택(layer stack)을 포함할 수 있다. 도파관은 또한 층 스택에 인접한 도파관 코어(waveguide core), 도파관 클래딩층(cladding layer), 및 복수의 전기-광학 물질층과 전기적으로 접촉하는 한 쌍의 전극(electrode)을 포함할 수 있다. 복수의 중간층은 실온 및 극저온에서 제1 격자 구조를 유지하도록 구성될 수 있다. 복수의 전기-광학 물질층은 실온 및 극저온에서 제2 격자 구조 및 결정학적 위상(crystallographic phase)을 유지할 수 있다. 일부 실시예에서, 복수의 중간층 및 복수의 전기-광학 물질층은 극저온에서 정방격자 구조를 특징으로 할 수 있다. 일부 실시예에서, 복수의 전기-광학 물질층은 극저온에서 면내 분극(in-plane polarization)을 특징으로 할 수 있다.
전기-광학디바이스의 일부 실시예에서, 복수의 전기-광학 물질층은 강유전성(ferroelectric) 결정 또는 강유전성 박막을 포함할 수 있다. 강유전체 결정은 BaTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb, La)(Zr,Ti)O3 중 적어도 하나를 포함할 수 있다. 일부 실시양태에서, 복수의 전기-광학 물질층은 극저온에서 300 pm/V보다 큰 포켈스 계수(Pockels coefficient)를 특징으로 할 수 있다. 상기 복수의 중간층은 MgO, LaAlO3, (Ba,Sr)TiO3, BaHfO3, BaMoO3, BaNbO3, BaZrO3, SrHfO3, SrTiO3, SrMoO3, SrNbO3, or SrZrO3 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 복수의 전기-광학 물질층 각각의 두께와 복수의 중간층 각각의 두께의 비율은 20:1 이하일 수 있다.
전기-광학 디바이스의 일부 실시예에서, 도파관 코어는 복수의 전기-광학 물질층에 하나 이상의 전기-광학 물질층을 포함할 수 있다. 도파관 클래딩층은, 복수의 전기-광학 물질층 중 전기-광학 물질층과 물리적으로 접하고 있을 수 있으며, 전기-광학 물질층의 열팽창 계수(thermal expansion coefficient) 및 광학 굴절률(optical refraction index)과 다른 열팽창 계수 및 광학 굴절률을 특징으로 할 수 있다. 도파관 클래딩층은, 예를 들어, Si3N4, SiO2, Al2O3, MgO, SiCN, SiON, SiCO, SiOCN, 또는 HfO2 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, EO 디바이스는 기판과 도파관 사이에 에피택셜 시드층(epitaxial seed layer)을 더 포함할 수 있다. 에피택셜 시드층은, 예를 들어, MgO, LaAlO3, BaHfO3, BaZrO3, SrHfO3, SrTiO3, SrMoO3, 또는 SrZrO3 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, EO 디바이스는 에피택셜 시드층과 기판 사이에 버퍼층(buffer layer)을 더 포함할 수 있다. 한 쌍의 전극의 각각은 복수의 전기-광학 물질층의 각각과 물리적으로 접촉할 수 있다. 일부 실시예에서, 도파관 클래딩층은 기판과 층 스택 사이에 있을 수 있다. 도파관은 마하-젠더 간섭계(Mach-Zehnder interferometer), 공진기, 광 스위치, 전기-광학 변조기 등의 섹션(section)일 수 있다.
특정 실시예에 따르면, 웨이퍼는 기판 및 기판 상의 층 스택을 포함할 수 있다. 층 스택은 복수의 전기-광학 물질층과, 복수의 전기-광학 물질층과 인터리브된 복수의 중간층을 포함할 수 있다. 복수의 중간층은 실온 및 극저온에서 제1 격자 구조를 유지하고, 복수의 전기-광학 물질층은 실온 및 극저온에서 제2 격자 구조 및 결정학적 위상을 유지할 수 있다. 일부 실시예에서, 제1 격자 구조와 제2 격자 구조는, 예를 들어 정방 격자(tetragonal lattice) 구조와 같은, 동일한 격자 구조일 수 있다. 일부 실시예에서, 웨이퍼는 또한 기판과 층 스택 사이에 에피택셜 시드층을 포함할 수 있으며, 여기서 에피택셜 시드층은, 예를 들어, MgO, LaAlO3, BaHfO3, BaZrO3, SrHfO3, SrTiO3, 또는 SrZrO3 중 적어도 하나를 포함할 수 있다. . 일부 실시예에서, 웨이퍼는 또한 에피택셜 시드층과 기판 사이에 기판의 산화층(oxidized layer)을 포함할 수 있다.
웨이퍼의 일부 실시예에서, 복수의 전기-광학 물질층은 BaTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, 또는 (Pb, La)(Zr,Ti)O3 중 적어도 하나를 포함할 수 있다. . 복수의 중간층은 MgO, LaAlO3, (Ba,Sr)TiO3, BaHfO3, BaZrO3, SrHfO3, SrZrO3, 또는 SrNbO3 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 복수의 전기-광학 물질층 각각의 두께와 복수의 중간층 각각의 두께의 비율은 20:1 이하일 수 있다.
특정 실시예에 따르면, 방법은, 기판 상에 시드층을 적층(deposit)하는 단계, 시드층 상에 제1 전기-광학 물질층을 에피택셜 적층하는 단계, 기판, 시드층 및 제1 전기-광학 물질층을 산소 환경에서 어닐링(anealing)하여 기판과 시드층 사이에 산화물 버퍼층을 형성하는 단계, 제1 전기-광학 물질층 상에 실온(room temperature) 및 극저온(cryogenic temperature)에서 제1 격자 구조를 유지하는 물질을 포함하는 제1 중간층을 적층하는 단계, 제1 중간층 상에 제2 전기-광학 물질층을 적층하는 단계, 및 제2 전기-광학 물질층 및 제1 중간층을 어닐링하는 단계를 포함한다. 제1 전기-광학 물질층 및 제2 전기-광학 물질층은 실온에서의 제3 격자 구조와 상이한 극저온에서의 제2 격자 구조를 특징으로 하는 전기-광학 물질을 포함할 수 있다. 일부 실시예에서, 제3 격자 구조와 제1 격자 구조는, 예를 들어 정방 격자 구조와 같은, 동일한 격자 구조일 수 있다. 몇몇 실시예에서, 제1 전기-광학 물질층의 두께와 제1 중간층의 두께의 비율은 20:1 이하일 수 있다.
일부 실시예에서, 기판, 시드층 및 제1 전기-광학 물질층을 어닐링하는 단계는 산화물 버퍼층의 연화점(softening temperature) 이상의 온도에서 어닐링하는 단계를 포함할 수 있다. 방법은 또한, 제2 전기-광학 물질층 상에 실온 및 극저온에서 제1 격자 구조를 유지하는 물질을 포함하는 제2 중간층을 적층하는 단계, 제2 중간층 상에 제3 전기-광학 물질층을 적층하는 단계, 및 제3 전기-광학 물질층 및 상기 제2 중간층을 어닐링하는 단계를 더 포함할 수 있다.
일부 실시예에서, 방법은 또한 도파관 코어(waveguide core)를 형성하기 위해 제3 전기-광학 물질층을 패터닝하는 단계, 및 도파관 코어 상에 유전체 클래딩층(dielectric cladding layer)을 적층하는 단계를 더 포함할 수 있다. 제3 전기-광학물질층을 패터닝하는 단계는, 제2 중간층을 에칭 정지층으로 사용하여 제3 전기-광학물질층을 에칭하는 단계를 포함할 수 있다. 일부 실시예에서, 방법은 또한 제1, 제2, 및 제3 전기-광학 물질층과 제1 및 제2 중간층에 트렌치를 에칭하는 단계, 및 트렌치를 도전성 물질로 채우는 단계를 포함할 수 있다. 트렌치를 에칭하는 단계는 산화물 버퍼층을 에칭 정지층으로 사용하여 제1, 제2 및 제3 전기-광학 물질층을 에칭하는 단계를 포함할 수 있다.
일부 실시예에서, 방법은 제3 전기-광학 물질층 상에 도파관을 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 제3 전기-광학 물질층 상에 도파관을 형성하는 단계는, 제3 전기-광학 물질층 상에 도파관 코어를 형성하는 단계, 및 도파관 코어 상에 유전체 클래딩층을 적층하는 단계를 포함할 수 있다. 일부 실시예에서, 제3 전기-광학 물질층 상에 도파관 코어를 형성하는 단계는, 제3 전기-광학 물질층 상에 고굴절률 물질층을 적층하는 단계, 및 고굴절률 물질층을 패터닝하는 단계를 포함할 수 있다. 일부 실시예에서, 제3 전기-광학 물질층 상에 도파관 코어를 형성하는 단계는, 제3 전기-광학 물질층 상에 유전층을 적층하는 단계, 유전층 상에 고굴절률 물질층을 적층하는 단계, 및 고굴절률 물질층을 패터닝하는 단계를 포함할 수 있다. 일부 실시예에서, 제3 전기-광학 물질층 상에 도파관을 형성하는 단계는, 도파관을 포함하는 웨이퍼를 제3 전기-광학 물질층에 접합하는 단계를 포함할 수 있다.
다수의 이점이 종래 기술에 비해 본 개시내용에 의해 달성된다. 예를 들어, 여기에 개시된 방법, 디바이스 및 시스템의 예는 극저온과 같은 저온에서 격자 구조 및 이에 따른 강유전성 물질의 EO 계수(예: BaTiO3의 정방정상(tetragonal phase) 및 포켈스 계수)를 유지할 수 있으며, 이에 따라 극저온에서 EO 스위치 또는 EO 변조기와 같은 EO 디바이스의 성능을 개선한다. 이와 같이, 감소된 전기장 또는 바이어스 신호는 광 변조 또는 스위칭을 위한 원하는 굴절률 변조 및/또는 위상 변조를 달성하기 위해 사용될 수 있으며, 이에 의해 전력 소비를 감소시키고 디바이스의 효율 및/또는 속도를 증가시킨다. 더욱이, 본 명세서에 개시된 실시예는 통상적인 기술을 사용하는 것보다 저온에서 유효 굴절률(effective refraction index)의 더 큰 변화를 가능하게 한다. 결과적으로 디바이스 길이가 줄어들 수 있으며, 이는 다시 EO 디바이스의 광학 손실과 물리적 치수를 줄이다. 많은 이점 및 특징과 함께 이들 및 다른 실시예는 아래의 텍스트 및 첨부된 도면과 함께 더 자세히 설명된다.
도 1a는 특정 실시예에 따른, 마하-젠더 간섭계를 포함하는 광 스위치의 예를 도시하는 단순화된 도면이다. 도 1b는 특정 실시예에 따른, 도 1a에 도시된 광 스위치의 구현에서 위상 조정 섹션(phase adjustment section)의 예의 단면도이다.
도 2는 특정 실시예에 따른, 약 4K 내지 약 340K의 온도에서 상이한 결정 격자 배향(crystal lattice orientation)을 갖는 ABO3 페로브스카이트 결정(perovskite crystal)(예를 들어, BaTiO3 결정)에 대한 유효 포켈스 계수(effective Pockels coefficient)를 도시한 도면이다.
도 3a 내지 도 3d는 특정 실시예에 따른 상이한 온도에서의 BaTiO3의 상 전이(phase transition)를 예시한 도면이다.
도 4는 특정 실시예에 따른, 실온에서 극저온까지 실질적으로 일정한 EO 계수를 특징으로 하는 EO 물질층을 포함하는 EO 디바이스를 제조하기 위한 방법의 예를 도시한 단순화된 흐름도이다.
도 5a는 특정 실시예에 따른, 성장된 시드층이 그 위에 있는 기판의 예를 도시한 도면이다.
도 5b는 특정 실시예에 따른, 시드층 상에 에피택셜하게 적층된 강유전성 물질층의 내부 응력(internal stress) 및 결정 격자 배향을 도시한 도면이다.
도 5c는 특정 실시예에 따른, 고온 산화 어닐링 후에 시드층 상에 에피택셜하게 적층된 강유전성 물질층의 내부 응력 및 결정 격자 배향을 도시한 도면이다.
도 5d는 특정 실시예에 따른, 엔지니어링된 웨이퍼에서 중간층과 인터리브된 강유전성 물질층의 내부 응력 및 결정 격자 배향을 도시한 도면이다.
도 5e는 특정 실시예에 따른, 도파관 구조에서 중간층과 인터리브된 강유전성 물질층의 내부 응력 및 결정 격자 배향을 도시한 도면이다.
도 6은 특정 실시예에 따른, 어닐링 전후의 에피택셜 층의 예에 대해 이온 채널링(ion channeling)에 의해 도시된 어닐링 후의 결정 품질 개선을 도시한 도면이다.
도 7은 특정 실시예에 따른, 고온에서 에피택셜 층의 예에서 이위상(out-of-phase) 격자 상수(lattice constant) 이완을 나타내는 x-선 회절 데이터의 예를 도시한 도면이다.
도 8은 특정 실시예에 따른, 극저온에서 정방정상을 유지하는 EO 물질층을 포함하는 도파관 구조의 예의 단순화된 단면도이다.
도 9는 특정 실시예에 따른, 극저온에서 정방정상을 유지하는 EO 물질층을 포함하는 도파관 구조의 다른 예의 단순화된 단면도이다.
도 10은 특정 실시예에 따른, 극저온에서 정방정상을 유지하는 EO 물질층을 포함하는 도파관 구조의 또 다른 예의 단순화된 단면도이다.
도 11은 특정 실시예에 따른, 실온에서 극저온까지 실질적으로 일정한 EO 계수를 특징으로 하는 EO 물질층을 포함하는 엔지니어링 웨이퍼(engineered wafer) 및/또는 EO 디바이스를 제조하기 위한 방법의 예를 도시한 단순화된 흐름도이다.
도 12는 특정 실시예에 따른, 전기-광학 디바이스를 포함하는 하이브리드 양자 컴퓨팅 시스템의 예의 단순화된 시스템 블록도이다.
본 명세서에 개시된 기술은 일반적으로 전기-광학(EO) 디바이스에 관한 것이다. 보다 구체적으로, 본 명세서에 개시된 실시예는, 극저온과 같은 저온에서 EO 재료(예를 들어, 강유전성 재료)에서 높은 EO 효과를 달성하고, 광 변조기 및 스위치와 같은 EO 장치에서 EO 재료의 높은 EO 효과를 활용하여, 낮은 온도에서 EO 장치 작동 중에 전력 소비를 줄이고 효율성과 속도를 개선하기 위한 기술에 관한 것이다. 단지 예로서, 능동 광학 디바이스를 포함하는 집적 광학 시스템과 관련하여 실시예가 제공되지만, 본 명세서에 개시된 기술은 이 예에 제한되지 않고 다양한 광학 및 광전자 시스템에 폭넓게 적용할 수 있다. 방법, 프로세스, 물질, 웨이퍼, 시스템, 디바이스 등을 포함하는 다양한 본 발명의 실시예가 여기에서 설명된다.
EO 효과가 높은 물질을 사용하는 EO 디바이스는 EO 계수가 상대적으로 낮은 물질을 사용하는 디바이스에 비해 더 낮은 제어 전압, 더 낮은 전력 소비 및 더 빠른 속도로 작동할 수 있다. 선형 광학 양자 컴퓨팅(linear optical quantum computing) 응용과 같은 일부 응용에서 EO 디바이스는 극저온(예: 약 4K)과 같은 매우 낮은 온도에서 작동할 수 있다. 일부 EO 물질의 포켈스 계수와 같은 EO 효과는 저온에서 크게 저하될 수 있다. 예를 들어 BaTiO3(BTO)는 높은 포켈스 계수(예를 들어, 실온에서 약 900 피코미터/V 이상)와 실리콘 CMOS 공정과의 호환성으로 인해 EO 스위치에 사용될 수 있다. 그러나 약 4K에서 BTO의 포켈스 계수는 실온에서의 포켈스 계수의 약 1/3 미만으로 저하될 수 있다. 따라서 EO 스위치의 효율은 극저온에서 크게 감소할 수 있다. 본 명세서에 정의된 바와 같이, 실온은 대략 20 ℃에서의 온도이고, 보다 구체적으로 18 ℃ 내지 22 ℃ 사이의 온도로서 정의된다. 본 명세서에 정의된 바와 같이, 극저온은 -150 ℃ 아래의 온도이며, 보다 구체적으로 -150 ℃ 내지 -273 ℃ 사이의 온도로 정의된다.
특정 실시예에 따르면, 저온에서의 일부 EO 물질의 EO 효과(예를 들어, 포켈스 계수)의 저하가 상이한 온도에서의 EO 물질 결정 격자의 결정학적 상전이에 의해 야기될 수 있는 것으로 판단된다. 예를 들어, BTO는 실온의 정방정상에서 실온 아래의 사방정상(orthorhombic phase)으로, 그 다음 극저온으로 가면서 능면체상(rhombohedral phase)으로 결정학적 상전이를 겪을 수 있다. 정방정상에서 능면체상으로의 결정학적 상 전이는 실온에서 극저온으로의 포켈스 효과 저하에 기여할 수 있다. 이와 같이, 특정 실시예에 따르면, EO 물질의 EO 효과는 저온에서 EO 물질의 정방 격자 구조를 유지함으로써 저온에서 높은 수준(예를 들어, 실온에서의 수준에 가깝게)으로 유지될 수 있다. 일부 실시예에서, 이것은, 예를 들어 EO 재료의 얇은 층을, 작동 온도가 실온에서 극저온으로 떨어질 때 격자 구조(또는 결정학적 위상) 및 분극 변화를 겪지 않거나 또는 EO 물질과 다른 온도에서 결정학적 상전이를 겪지 않는 중간층과 인터록함으로써, 그리하여 EO 물질의 결정학적 상전이를 방해함으로써 달성될 수 있다. 중간층은 EO 물질의 응력을 유지하는 데 도움이 될 수 있으며 작동 온도가 감소할 때 EO 물질층이 격자 구조 및 분극을 변경하는 것을 방지할 수 있다. 그 결과, EO 물질의 EO 계수는 실온에서의 EO 계수에 가까운 수준으로 유지될 수 있다. 따라서, 인터리브된 구조를 포함하는 EO 디바이스는 극저온에서 높은 효율과 속도를 유지할 수 있다.
특정 실시예에 따르면, 본 명세서에 기술된 능동 광자 디바이스는 낮은 온도에서 광 신호를 효율적으로 변조 및/또는 스위칭하기 위해 포켈스 효과와 같은 높은 전기-광학 효과를 이용할 수 있다. 예를 들어, 본 명세서에 개시된 기술은, 광이 하나 이상의 입력 포트중 어느 하나의 입력 포트(예를 들어, 도파관)로부터 선택되어 하나 이상의 출력 포트중 어느 하나의 출력 포트(예를 들어, 도파관)로 출력될 수 있는 광 스위치 뿐만 아니라, 투과된 광의 강도가 예를 들어 사인파 함수(sinusoidal function) 또는 제곱 함수(square function)에 따라 변조될 수 있는 광 변조기에 적용 가능하다.
특정 실시예에 따르면, EO 물질은 상이한 도파관 구조 및/또는 상이한 프로세스에 의해 제조된 도파관 구조를 갖는 디바이스에서 사용될 수 있다. 예를 들어, EO 물질은 도파관 구조에서 도파관 코어, 하부-클래딩층(under-cladding layer) 및/또는 상부-클래딩층(upper-cladding layer)으로 사용될 수 있다. 다양한 실시예에서, 도파관 코어는 EO 물질층 상에 적층되거나 EO 물질층에서 에칭될 수 있거나, 또는 반도체 기판 상에 형성된 후 EO 물질층을 포함하는 웨이퍼 또는 디바이스에 본딩될 수 있다.
본 명세서의 일부를 형성하는 첨부 도면과 관련하여 몇몇 예시적인 실시예가 이제 설명될 것이다. 이어지는 설명은 실시예(들)만을 제공하며 본 개시의 범위, 적용 가능성 또는 구성을 제한하도록 의도되지 않는다. 오히려, 이어지는 실시예(들)의 설명은 하나 이상의 실시예를 구현하기 위해 실시 가능한 설명을 당업자에게 제공할 것이다. 본 개시내용의 정신 및 범위를 벗어나지 않으면서 구성 요소들의 기능 및 배열에 다양한 변경이 이루어질 수 있음을 이해해야 한다. 다음 설명에서, 설명의 목적을 위해 특정 발명의 실시예의 완전한 이해를 제공하기 위해 특정 세부사항이 제시된다. 그러나, 이러한 특정 세부사항 없이 다양한 실시예가 실시될 수 있음이 명백할 것이다. 수치 및 설명은 제한하려는 의도가 아니다. "예시" 또는 "예시적인"이라는 단어는 본 명세서에서 "예시, 예 또는 도시로 제공되는"을 의미하는 데 사용된다. 본 명세서에서 "예시적인" 또는 "예시"로 설명된 임의의 실시예 또는 설계는 다른 실시예 또는 설계보다 반드시 바람직하거나 유리한 것으로 해석되어서는 안 된다.
실리콘 광자 집적 회로는 전기 집적 회로보다 더 나은 성능(예: 더 낮은 손실, 더 높은 속도, 더 높은 대역폭 및 단열)을 제공할 수 있고, 또한 양자 통신 또는 양자 컴퓨팅에 사용될 수 있으며, 여기서 광자는 양자 특성으로 인해 큐비트로 사용될 수 있고 광학 상호 연결(optical interconnect)은 극저온 프로세서와 실온 환경 간의 디지털 데이터 전송을 위해 더 높은 대역폭을 제공하는 데 사용될 수 있다. 그러나 극저온에서 PIC의 성능은 낮은 온도에서 광 스위칭 및/또는 광 변조를 위한 효율적인 EO 변조가 없기 때문에 부분적으로 개선해야 할 수도 있다. 예를 들어, 극저온에서 작동하는 일부 집적 광 스위치는 열광학 위상 시프터(thermo-optic phase shifters) 또는 플라즈마 분산 스위치(plasma-dispersion switch)를 사용할 수 있으며, 이는 몇 가지 본질적인 제한을 겪을 수 있다. 열을 사용하여 물질의 굴절률을 변경하는 열광학 스위치는 상당한 냉각 능력이 필요할 수 있으며 낮은 대역폭과 낮은 스위칭 속도를 가질 수 있다. 플라즈마 분산 스위치는 낮은 온도에서 전하 캐리어 동결을 보상하기 위해 높은 도핑 레벨을 사용할 수 있으며, 따라서 플라즈마 분산 스위치에 작은 공진기를 사용할 수 있으며, 이는 높은 저항, 높은 삽입 손실(insertion loss) 및 낮은 대역폭을 가질 수 있다.
일부 EO 물질은 선형 전기-광학 효과를 나타낼 수 있으며, 여기서 물질의 굴절률은 물질에 적용된 전기장의 강도에 비례하여 변할 수 있다. 이러한 선형 전기-광학 효과는 포켈스 효과(Pockels effect)라고 하며, 예를 들어 니오브산리튬(LiNbO3), 탄탈산리튬(LiTaO3), 인산이중수소칼륨(KDP),
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-붕산바륨(BBO), 인산티타늄칼륨(KTP)과 같은 결정 물질과 같은 비중심대칭 물질(non-centrosymmetric materials)과, 비화갈륨 및 인화인듐(InP)과 같은 일부 화합물 반도체에서 발생할 수 있다. 포켈스 효과를 기반으로 하는 EO 스위치는 실온에서 낮은 전파 손실, 높은 대역폭 및 낮은 정적 전력 소비를 가질 수 있다. 또한 EO 포켈스 효과를 기반으로 하는 EO 스위치는 극저온에서 열광학 및 플라즈마 분산 효과의 본질적인 한계를 겪지 않을 수 있다.
도 1a는 특정 실시예에 따른, 마하-젠더 간섭계(120)를 포함하는 광 스위치(100)의 예를 도시하는 단순화된 도면이다. 도 1에 도시된 예에서, 광 스위치(100)는 2개의 입력 포트(입력 포트 1 및 입력 포트 2) 및 2개의 출력 포트(출력 포트 1 및 출력 포트 2)를 포함한다. 광 스위치(100)의 입력 포트 및 출력 포트는, 예를 들어 단일 모드 또는 다중 모드 광 빔(optical beam)을 지원하도록 작동 가능한 광 도파관을 사용하여 구현될 수 있다. 광 스위치(100)는 제1 50/50 빔 스플리터(beam splitter)(105) 및 제2 50/50 빔 스플리터(107)와 같은 50/50 빔 스플리터(또는 방향성 커플러(directional coupler)) 세트와 함께 집적된 마하-젠더 간섭계(120)를 사용하여 구현될 수 있다. 도 1에 도시된 바와 같이, 입력 포트 1 및 입력 포트 2는 제1 50/50 빔 스플리터(105)에 광학적으로 결합될 수 있으며, 제1 50/50 빔 스플리터(105)는 입력 포트 1 또는 입력 포트 2로부터 광을 수신할 수 있다. 제1 50/50 빔 스플리터(105)는 소산 결합(evanescent coupling)을 통해 입력 포트 1로부터의 입력 광의 약 50%를 제1 도파관(110)으로 향하게 하고 입력 포트 1로부터의 입력 광의 약 50%를 제2 도파관(112)으로 향하게 할 수 있다. 유사하게, 제1 50/50 빔 스플리터(105)는 입력 포트 2로부터의 입력 광의 약 50%를 제1 도파관(110)으로 향하게 하고 입력 포트 2로부터의 입력 광의 약 50%를 제2 도파관(112)으로 향하게 할 수 있다. 따라서, 입력 포트로부터의 입력 광은 대략 균일하게 분할되어 제1 도파관(110) 및 제2 도파관(112)으로 지향될 수 있다.
마하-젠더 간섭계(120)는 도파관(124) 및 전극(126)을 포함하는 위상 조정 섹션(122)을 포함할 수 있다. 전압 신호 V0는 위상 조정 섹션(122)의 전극(126)을 통해 도파관(124)을 가로질러 인가되어 도파관(124)의 굴절률을 조정하고 따라서 위상 조정 섹션(122)을 통과한 후 광의 위상 지연을 조정할 수 있다. 제1 도파관(110) 및 제2 도파관(112)의 광은 제1 50/50 빔 스플리터(105)를 통한 전파 후에 동위상이기 때문에, 위상 조정 섹션(122)의 위상 조정은 도파관(130 및 132)에서 전파하는 광 사이에 미리 결정된 위상차를 도입할 수 있다. 당업자에게 명백한 바와 같이, 도파관(130 및 132)에서 전파하는 광 사이의 위상 관계는 출력 포트 1(예를 들어, 광 빔이 동위상일 때) 또는 출력 포트 2(예: 광 빔의 위상이 다를 때)에 출력 광이 존재하도록 할 수 있으며, 그리하여 위상 조정 섹션(122)에 인가된 전압 신호 V0에 기초하여 광이 출력 포트 1 또는 출력 포트 2로 향하게 하므로 스위치 기능을 제공한다. 단일 활성 암(active arm)이 도 1에 예시되어 있지만, 마하-젠더 간섭계(120)의 양 암은 일부 다른 실시예에서 위상 조정 섹션을 포함할 수 있다.
도 1에 도시되어 있는 바와 같이, 전기-광학 스위치 기술은, 전광 스위치(all-optical switch) 기술과 비교하여, 스위치의 활성 영역에 전기 바이어스(예: 도 1의 전압 신호 V0)를 인가하여 광학적 변화를 생성한다. 바이어스 전압의 적용으로 인한 전기장 또는 전류는, 활성 영역의 굴절률 또는 광 흡수와 같은 하나 이상의 광학 특성에 변화를 일으킬 수 있다. 전류 흐름에 의해 소산되는 전력(전류가 바이어스 전압의 인가로 인해 발생하는 경우)에 추가하여, 에너지는 전기장의 생성에 의하여 소산될 수 있으며, 그 전기장은 E2
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/8
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(cgs 단위)의 에너지 밀도를 가지며, 여기서 E는 전기장이고
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는 유전 상수이다.
마하-젠더 간섭계 구현의 한 예가 도 1에 도시되어 있지만, 링 공진기 설계, 디스크 공진기 설계, 마하-젠더 변조기, 일반화된 마하-젠더 변조기 등을 포함하는 다양한 실시예에서 다른 스위치 아키텍처 및/또는 다른 위상 조정 디바이스가 사용될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
위에서 설명한 위상 조정은 포켈스 효과 및/또는 커(Kerr) 효과와 같은 EO 효과를 사용하여 달성할 수 있다. 포켈스 효과는 전기장을 경험하는 광학 매체에서 복굴절을 변경하거나 생성하며, 여기서 복굴절은 인가된 전기장에 비례한다. 포켈스 효과는 페로브스카이트 결정(perovskite crystal), 강유전성 결정, 또는 전기장 분극성 폴리머(electric-field poled polymer)나 유리와 같은 다른 비중심대칭 매체와 같이, 반전 대칭(inversion symmetry)이 부족한 결정에서 발생할 수 있다. 커 효과에서, 굴절률 변화(또는 복굴절)는 인가된 전기장의 전력(예: 제곱)에 비례한다. 모든 물질이 커 효과를 가질 수 있지만, 일부 물질은 다른 물질보다 더 높은 커 효과를 가질 수 있다. 일반적으로 포켈스 효과는 커 효과보다 EO 효과가 훨씬 더 높을 수 있다.
강유전성 결정은 일반적으로 전기장 또는 스트레스에 의해 재배향될 수 있는 자발적 분극을 갖는다. 자발적 분극은 특정 온도 범위에서 안정적일 수 있는 비중심대칭 결정 구조에 의해 유도될 수 있다. 포켈스효과가 있는 강유전성 결정의 몇 가지 예는 BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), (Pb(Zr,Ti)O3 (PZT), (Pb, La)(Zr,Ti)O3 , (Sr,Ba)Nb2O6 (SBN) 등을 들 수 있다. 예를 들어, 바륨 티타네이트(BTO)는 실온에서 비교적 큰 포켈스 계수를 갖다. 또한 BTO는 대형 Si 기판에서 성장될 수 있으며, 실리콘 CMOS 프로세스를 사용하여 Si 포토닉 플랫폼(photonic platform)에 통합될 수 있다. 따라서 BTO는 우수한 강유전체 특성, 높은 유전 상수, 낮은 유전 손실, 화학적 및 기계적 안정성 및 CMOS 공정 호환성으로 인해 다양한 전자 응용 분야에 사용할 수 있다.
도 1b는 특정 실시예에 따른, 도 1a에 도시된 광 스위치(100)의 구현에서 위상 조정 섹션(150)(예를 들어, 위상 조정 섹션(122))의 예의 단면도이다. 위상 조정 섹션(150)은 상기한 포켈스 효과와 같은, EO 효과를 사용할 수 있다. 위상 조정 섹션(150)은 기판(152), 선택적 버퍼층(154), 시드층(156), EO 물질층(158), 도파관 코어(162), 도파관 클래딩층(160), 및 전극(164)을 포함할 수 있다. EO 물질층(158)은 높은 포켈스 계수를 가질 수 있고, 예를 들어 페로브스카이트 강유전체 또는 본 명세서에 기재된 바륨 티타네이트(BaTiO3또는 BTO)와 같은 다른 강유전체 결정을 포함할 수 있다.
기판(152)은 실리콘 웨이퍼, 게르마늄 웨이퍼, 게르마늄-온-실리콘 웨이퍼, SOI(silicon-on-insulator) 웨이퍼 등과 같은 반도체 기판을 포함할 수 있다. 시드층(156)은 EO 물질층(158)의 격자 구조와 유사한 격자 구조를 가질 수 있으며, 예를 들어, MgO, BaHfO3, BaZrO3, LaAlO3, SrHfO3, SrTiO3, SrMoO3, 또는 SrZrO3를 포함할 수 있다. 시드층(156)은 기판(152) 상에 적층(예를 들어, 에피택셜 성장)될 수 있다. 일부 실시예에서, 버퍼층(154)은 시드층(156)과 기판(152) 사이에 위치할 수 있다. 버퍼층(154)은 예를 들어, SiO2층과 같은 기판의 산화층을 포함할 수 있다. 일례에서, 버퍼층(154)(예를 들어, SiO2)은 산소 환경에서 시드층(156)(예를 들어, SrTiO3) 및 기판(152)(예를 들어, Si)의 고온 산화 어닐링에 의해 형성될 수 있다.
EO 물질층(158)은 시드층(156) 상에 에피택셜 적층될 수 있다. 도파관 코어(162)는, 예를 들어 적층 및 포토리소그래피(photolithography)를 통해 EO 물질층(158)의 상부에 직접 형성되거나, 또는 EO 물질층(158)과 도파관 코어(162) 사이에 버퍼층을 갖는 EO 물질층(158) 상에 간접적으로 형성될 수 있다. 이 버퍼층은 EO 물질층(158)과 도파관 코어(162) 사이의 상호작용을 방지하기 위해 사용될 수 있고/있거나, 도파관 코어(162)의 형성을 위한 에칭-정지층의 역할을 할 수 있다. 도파관 코어(162)는 예를 들어, Si, SiN, SiGe, EO 물질(예를 들어, BTO) 등을 포함할 수 있다. 도파관 클래딩층(160)은, 산화물, 질화물, 또는 산질화물, 산탄화물 등(예를 들어, SiO2, Si3N4, SiON, SiCO, 등)과 같은, 도파관 코어(162)의 굴절률보다 낮은 굴절률을 갖는 유전 물질을 포함할 수 있으며, 도파관 코어(162) 상에 적층될 수 있다. 트렌치는 도파관 클래딩층(160)에서 에칭될 수 있고, 금속과 같은, 전도성 물질로 채워져 전극(164)을 형성할 수 있다. 전극(164)은 바이어스 전압을 인가하여 위상 조정을 위한 굴절률을 변조하기 위해 EO 물질층(158)에 걸쳐 전기장을 인가하는 데 사용될 수 있다.
위에서 설명한 바와 같이, 바륨 티타네이트와 같은 일부 페로브스카이트 강유전체는 실온에서 큰 포켈스 계수를 가질 수 있다. 페로브스카이트 강유전체 물질의 포켈스 계수는 상이한 결정 격자 배향에 따라 다를 수 있다. 또한, 페로브스카이트 강유전체 물질의 포켈스 계수는 상이한 작동 온도에 따라 다를 수 있다. 예를 들어, 저온에서는 강유전체 물질의 포켈스 계수가 크게 감소할 수 있다.
도 2는, 예를 들어 펠릭스 엘테스 등(Felix Eltes et al.)의 "An integrated Cryogenic Optical Modulator", J. App. Phys.에 보고된 바와 같이, 약 4K 내지 약 340K의 온도에서 상이한 결정 격자 배향을 갖는 BaTiO3에 대한 유효 포켈스 계수를 도시한 도면이다. 도 2에서 x축은 4K와 340K 사이의 작동 온도에 해당하고, y축은 포켈스 계수(pm/V 단위)에 해당한다. 곡선(210)은 45° 격자 배향을 갖는 BTO 층에 대한 상이한 온도에서의 대응하는 포켈스 계수를 나타낸다. 곡선(220)은 22.5° 격자 배향을 갖는 BTO 층에 대한 상이한 온도에서의 대응하는 포켈스 계수를 나타낸다. 곡선(230)은 67.5° 격자 배향을 갖는 BTO 층에 대해 상이한 온도에서의 대응하는 포켈스 계수를 나타낸다. 곡선(240)은 90° 격자 배향을 갖는 BTO 층에 대한 상이한 온도에서의 대응하는 포켈스 계수를 나타낸다. 곡선 210 내지 240은 BTO의 포켈스 효과가 이방성(anisotropic)이며, 따라서 EO 효과가 EO 디바이스에서 BTO 층의 결정 격자 배향의 함수일 수 있음을 보여준다.
곡선 210 내지 240은 또한 포켈스 계수의 온도 의존성을 보여준다. 예를 들어, 도 2는, BTO 층에서 결정 격자의 배향이 약 45°일 때, 포켈스 계수가 약 200K 내지 약 260K 사이에서 가장 높을 수 있음을 보여주며, 여기서 약 240K과 같은 온도에서 포켈스 계수는 700pm/V보다 클 수 있다. 약 240K 미만에서, 포켈스 계수의 크기는 점진적으로 감소하여 4K에서 약 200 pm/V까지 감소할 수 있으며, 이는 실온에서의 포켈스 계수의 1/3 미만이다. 또한, 약 140K 내지 약 100K에서 포켈스 계수의 급격한 감소가 있을 수 있다.
BaTiO3의 포켈스 계수는 실온에서의 포켈스 계수와 비교하여 4K에서 크게 감소할 수 있지만, 그 값(예: 약 200 pm/V)은 실온에서의 다른 물질보다 여전히 클 수 있다. 감소된 포켈스 계수가 EO 스위칭의 에너지 효율에 미치는 영향은 저온에서의 BaTiO3의 유전율(permittivity)의 감소로 부분적으로 보상될 수 있다. 또한, BaTiO3의 전도도는 저온에서 감소할 수 있으며, 이는 극저온 환경에서 BaTiO3 디바이스의 정적 전력 소비(static power consumption)를 줄이는 데 도움이 될 수 있다.
극저온에서 포켈스 효과 기반 EO 디바이스의 성능을 개선하려면, 극저온에서 EO 물질의 높은 실온 포켈스 계수를 유지하는 것이 바람직할 수 있다. 특정 실시양태에 따르면, 위에서 설명한 바와 같이, 포켈스 효과는 반전 대칭(예: 비중심대칭)이 없는 결정에서 발생할 수 있고 포켈스 텐서의 영(0)이 아닌 요소는 결정 대칭에 의존할 수 있기 때문에, 포켈스 효과의 감소는 온도 변화에 따른 결정 변형 및 분극의 변화와 특정 온도에서 결정의 결정학적 위상 및 편광 전이로 인해 적어도 부분적으로 발생할 수 있다고 결정되었다. 이와 같이, EO 물질이 극저온에서 실온 결정 구조를 유지할 수 있다면 극저온에서 EO 물질의 포켈스 계수가 향상될 수 있다.
도 3a 내지 3d는 서로 다른 온도에서 ABO3 페로브스카이트 결정(예: BaTiO3)의 결정학적 상전이를 보여준다. 바륨 티타네이트(BaTiO3)는 일반적으로 퀴리 온도(Curie temperature)(예: 약 120 °C) 이상에서 순 분극(net polarization)이 없는 상유전상(paraelectric phase)일 수 있다. 도 3a는 퀴리 온도 이상의 BaTiO3에서 입방정계 결정 구조(cubic crystal structure)(310)를 도시한다. 크기가 큰 바륨 이온(A 이온)은 일반적으로 모서리 사이트를 차지한다. 크기가 작은 티타네이트 이온(B 이온)은 일반적으로 입방체의 중앙에 위치한다. 산소 음이온(anion)은 일반적으로 면 중심(face center)에 있다. 다른 많은 산화물 결정과 달리 페로브스카이트 결정의 산소 음이온은 긴밀한 패킹 구조(packing structure)를 형성하지 않을 수 있다. 따라서, 페로브스카이트 결정(예: BaTiO3)의 결정 구조는 페로브스카이트 결정의 온도 변화 및 응력으로 인해 변경될 수 있다. 대략 퀴리 온도에서, 결정은 상전이(변위 상전이(displacement phase transition)라고도 함)를 겪을 수 있고 약 5 ℃ 내지 약 120 ℃의 온도 범위 내에서 극성 정방정상(polar tetragonal phase)을 채택할 수 있다.
도 3b는 약 5 ℃ 내지 약 120 ℃의 온도 범위 내에서 BaTiO3의 극성 정방정계 결정 구조(320)를 도시한다. 퀴리 온도로부터 냉각되면, 극성 정방정계 구조(320)가 형성될 수 있다. 정방정계 구조의 형성은 단위 셀을 영구적으로 분극화할 수 있으며, 이는 입방정계 결정 구조(310)에서 6개의 균등한 <100> 축 중 어느 하나에 평행할 수 있는 c-축을 따라 자발적 분극을 유발할 수 있다. 따라서, 극성 정방정상은 단위 셀(unit cell)의 가장자리에 평행한 6개의 안정적인 분극 방향을 가질 수 있으며, 결과적으로 6개의 별개의 결정 이형(variant)이 생성된다.
도 3c는 약 -90 ℃ 내지 약 5 ℃의 온도 범위 내에서 BaTiO3의 사방정계 결정 구조(330)를 예시한다. 도 3c에 도시된 바와 같이, 약 5 ℃ 이하로 추가 냉각되면, BaTiO3의 단위 셀은 면 대각선(<110>) 방향(332)을 따라 연장되어 더 왜곡될 수 있고, 정방정계 결정 구조(320)는 사방정계 결정 구조(330)로 변화할 수 있다. 입방정계 결정 구조(310)에는 12개의 균등한 <110> 방향이 있을 수 있으며, 이는 사방정상에서 12개의 가능한 극성 방향을 초래할 수 있다. 사방정상은 약 5 ℃에서 약 - 90℃까지 안정적일 수 있다.
도 3d는 약 -90 ℃ 아래의 온도에서 BaTiO3의 능면체 결정 구조(340)를 예시한다. 도 3d에 도시된 바와 같이, 약 -90 ℃ 이하로 추가 냉각시, BaTiO3의 단위 셀은 본체 대각선(<111>) 방향(342)을 따라 또 다른 왜곡을 겪을 수 있고, 그 결과 능면체 대칭 구조(rhombohedral symmetry structure)가 생성될 수 있다. 입방정계 결정 구조(310)에서 <111> 방향을 따라 능면체상에 8개의 균등한 극성 방향이 있을 수 있다.
따라서, 벌크 BaTiO3 결정은 실온의 정방정상으로부터 약 270K 이하의 사방정상으로 전이될 수 있으며, 그런 다음 약 180K 이하에서 능면체상으로 전이될 수 있다. 이러한 결정 구조 및 상 전이는 많은 페로브스카이트 강유전체에서 찾을 수 있다. 위상 전이는 포켈스 텐서(tensor)의 요소를 변경하고 유효 포켈스 계수의 크기를 수정할 수 있다.
위에서 설명한 바와 같이, 결정 구조와 상 전이도 사용 가능한 분극 방향에 영향을 줄 수 있다. 미세 구조 수준(microstructural level)에서, 균일한 전기 분극을 갖는 영역(region)은 도메인(domain)을 형성할 수 있으며, 여기서 각 도메인은 단결정 이형(single crystal variant)을 포함하는 영역이다. 도메인 간의 인터페이스(interface)는 도메인 벽(domain wall)이라고 할 수 있다. 강유전성 결정은 도메인과 도메인 벽의 안정적인 최소 에너지 배열(stable, minimum-energy arrangement)을 채택할 수 있다. 많은 경우에, 전체 최소값(global minimum)이 달성되지 않을 수 있고 안정 상태가 국부 에너지 최소값(local energy minimum)이 될 수 있으며, 에너지의 최소화는, 벽을 가로질러 변형 및 분극의 호환성을 유지함으로써 에너지를 최소화하도록 배향된 도메인 벽에 의해 분리된 다중 도메인을 갖는 결정을 초래할 수 있다.
따라서, 극저온에서 실온의 결정 구조와 분극 방향을 유지함으로써 극저온에서 EO 물질의 포켈스 계수를 향상시킬 수 있다. 예를 들어, 특정 실시예에 따르면, EO 물질층은 인터리브 및 인터록된 얇은 EO 물질층 및 중간층을 포함할 수 있다. 중간층은 작동 온도에서 변하지 않는 격자 구조를 가질 수 있다. 따라서, 중간층에 인터록된 얇은 EO 물질층은, 도 3a 내지 3d와 관련하여 위에서 설명한 바와 같이 작동 온도가 변화할 때의 상전이를 겪지 않고, 격자 구조와 분극 방향 및 따라서 EO 계수를 유지할 수 있다.
도 4는 특정 실시예에 따라, 실온으로부터 극저온까지 실질적으로 일정한 EO 계수를 특징으로 하는 EO 물질층을 포함하는 EO 디바이스를 제조하기 위한 방법의 예를 예시하는 단순화된 흐름도(400)이다. 도 4에서는 순차적 흐름의 작동을 설명하지만, 일부 작동은 병렬로 또는 동시에 수행될 수 있다. 일부 작동은 다른 순서로 수행될 수 있다. 작동에는 도면에 포함되지 않은 추가 단계가 있을 수 있다. 일부 작동은 선택 사항일 수 있으므로, 다양한 실시예에서 생략될 수 있다. 일부 작동은 다른 작동과 함께 수행될 수 있다.
블록(410)에서, 시드층(예를 들어, 시드층(156))이 기판(예를 들어, 기판(152)) 상에 적층될 수 있다. 상기한 바와 같이, 기판은 단결정 실리콘 웨이퍼, 게르마늄 웨이퍼, 게르마늄-온-실리콘 웨이퍼, SOI(silicon-on-insulator) 웨이퍼 등과 같은 반도체 웨이퍼일 수 있다. 기판은 4 인치, 6 인치, 8 인치, 10 인치, 12 인치 또는 그 이상과 같은 다양한 크기의 반도체 웨이퍼를 포함할 수 있다. 일반적으로, 생산성 향상을 위해서는 대형 웨이퍼를 사용하는 것이 바람직하다. 예를 들어, 12 인치 실리콘 웨이퍼가 기판으로 사용될 수 있다.
시드층은 EO 디바이스에 사용되는 EO 물질의 격자 구조와 유사한 격자 구조를 가질 수 있으며, 예를 들어, SrTiO3(STO), MgO 또는 LaAlO3를 포함할 수 있다. 시드층은 예를 들어 분자 빔 에피택시(molecular-beam epitaxy, MBE)를 사용하여 기판 상에 에피택셜 적층 또는 성장될 수 있다. 일 실시예에서, Sr 및 Ti는 산소 환경에서 실리콘 웨이퍼의 표면에 적층되어 비정질 SrTiO3층을 형성할 수 있고, 비정질 SrTiO3층은 더 높은 온도에서 결정화되어 에피택셜 결정질 SrTiO3층을 형성할 수 있다. Si와 STO 사이의 격자 불일치는 약 2%일 수 있고, 고품질 STO는 STO 층의 두께가, 예를 들어 약 5 nm 미만일 때, 대부분 실리콘에 코히어런트(coherent)할 수 있다.
도 5a는 특정 실시예에 따른, 에피택셜 시드층(520)을 갖는 기판(510)(예를 들어, 반도체 웨이퍼)의 예를 도시한 도면이다. 도 5에 도시된 예에서, 기판(510)은 실리콘 또는 SOI 웨이퍼를 포함할 수 있다. 에피택셜 시드층(520)은 코히어런트 에피택셜 STO 층을 포함할 수 있으며, 이는, 예를 들어 약 8 nm 미만 또는 약 5 nm 미만과 같이, 수 나노미터 또는 수십 나노미터의 두께를 가질 수 있다.
도 4를 다시 참조하면, 블록(420)에서, 제1 얇은 EO 물질층이, 예를 들어 에피택셜 적층에 의해 시드층 상에 적층될 수 있다. 제1 얇은 EO 물질층은, 예를 들어 BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), (Pb(Zr,Ti)O3 (PZT), (Pb,La)(Zr,Ti)O3 등과 같은 강유전성 또는 페로브스카이트 강유전성 물질을 포함할 수 있다. 제1 얇은 EO 물질층은, 예를 들어 100 nm 미만의 두께를 가질 수 있다. BTO와 실리콘 사이의 격자 불일치는 약 4%일 수 있으며, BTO 층의 두께가 약 100 nm 미만일 때 BTO 층은 Si/STO에 부분적으로 코히어런트하여 BTO 층에 압축 응력이 초래될 수 있다. 따라서, 시드층 상에 적층된 제1 얇은 EO 물질층(예를 들어, BTO)은 압축 응력으로 인해 면외 분극(out-of-plane polarization)을 가질 수 있다.
도 5b는 특정 실시예에 따라 시드층(520) 상에 에피택셜 적층된 EO 물질의 층(530)의 내부 응력 및 결정 격자 배향을 도시한다. 상술한 바와 같이, EO 물질은, 예를 들어 BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), (Pb(Zr,Ti)O3 (PZT), (Pb, La)(Zr,Ti)O3 등을 포함할 수 있다. 적층됨에 따라, 도 5b에 도시된 바와 같은 압축 응력으로 인해, EO 물질의 층(530)(예를 들어, STO/Si 상의 BTO)은 대부분 정방정계 구조(525)를 갖는 도메인을 포함할 수 있으며, 여기서 정방정계 구조(525)의 c-방향은 층(530)에 수직(즉, 평면외 분극)이다.
층(530)은, 층(530)의 강유전성 물질이 저온에서 정방정계 구조를 갖는 중간층에 고정(lock)되도록 하기 위해, 예를 들어 100 nm 미만 또는 그보다 더 얇은 것과 같은, 얇은 층일 수 있다.
도 4의 블록(430)에서, 기판, 시드층, 및 제1 얇은 EO 물질층은 SiO2의 융점 이상과 같은 더 높은 온도의 산소 환경에서 어닐링(annealing)될 수 있다. 예를 들어, 어닐링 온도는 600 ℃ 이상, 예를 들어 750 ℃ 이상일 수 있다. 고온 어닐링은 응력을 해제하고 기판(예: Si)과 시드층(예: STO) 사이의 인터페이스에서 버퍼층을 형성하는 데 도움이 될 수 있다. 버퍼층은 SiO2층과 같은 산화물층을 포함할 수 있다. 예를 들어, 기판과 시드(예를 들어, STO) 층 사이의 인터페이스에 있는 실리콘은 SiO2 층을 형성하기 위해 높은 어닐링 온도 및 산소 환경에서 산화될 수 있다. 어닐링 온도가 버퍼층의 융점보다 높을 때(예: 약 600 ℃), 버퍼층(예: SiO2)이 연화될 수 있고, 이에 따라 시드층과 제1 얇은 EO 물질층이 기판으로부터 분리될 수 있으며 또한 시드층 및 제1 얇은 EO 물질층에서 응력을 해제하도록 허용될 수 있다. 따라서, EO 물질(예를 들어, BTO)의 응력은 고온 어닐링 동안의 SiO2 연화로 인해 압축 응력에서 자연 응력으로 변할 수 있고, 시드층 및 제1 얇은 EO 물질층의 품질이 향상될 수 있다.
고온에서 BTO(예: 약 3.5E-6/°C)와 실리콘(예: 약 2.6E-6/°C) 사이의 열팽창 계수(CTE)에는 큰 차이가 있을 수 있다. 따라서, 냉각 중에 버퍼층(예: SiO2)이 550°C 미만에서 경화되면, 실리콘과 BTO 사이의 큰 CTE 차이로 인해 BTO의 응력이 자연 응력에서 인장 응력(tensile stress)으로 전환될 수 있다. 이와 같이, 실온에서, BTO의 순(net) 또는 지배적(dominant) 응력은 압축 응력에서 인장 응력으로 변경될 수 있으며, 이로 인해 분극이 면외 분극에서 면내 배향(in-plane orientation)으로 변경될 수 있다. 따라서, BTO와 실리콘 사이의 큰 CTE 차이로 야기된 응력으로 인해 냉각 후 BTO가 인장 응력을 받고 면내 분극을 가질 수 있도록 어닐링 온도를 선택할 수 있다.
도 5c는 특정 실시예에 따른, 고온 산화 어닐링 후에 시드층(520) 상에 에피택셜 적층된 EO 물질의 층(530)의 내부 응력 및 결정 격자 배향을 도시한 도면이다. 도시된 바와 같이, 상술한 바와 같은 어닐링 후 층(530)의 인장 응력으로 인해, 강유전성 물질의 층(530)(예를 들어, STO/Si 상의 BTO)은 대부분 정방정계 구조(535)를 갖는 도메인을 포함할 수 있고, 여기서 정방정계 구조(535)의 c-방향은 층(530)에 평행하다(즉, 면내 분극). 도 5c는 또한 고온 산화 어닐링 동안 기판의 산화에 의해 형성된 산화물 층(예를 들어, SiO2)과 같은 버퍼 층(540)을 도시한다.
도 6은 특정 실시예에 따른, 어닐링 전 및 후에 에피택셜 층(예를 들어, SrTiO3 에피택셜 층)의 예에 대해 러더포드 후방 산란 분광법(Rutherford backscattering spectroscopy, RBS)/채널링을 사용하여 측정된 이온 채널링에 의해 나타낸 어닐링 후의 결정 품질의 개선을 도시한 도면이다. RBS/채널링에서, 격자 사이트(lattice site)로부터 변위된 원자는 채널링된 빔(channeled beam)과 상호 작용하여 산란 수율(scattering yield)이 증가할 수 있다. 도 6의 곡선(610)은 어닐링 전에 SrTiO3 에피택셜 층에 의해 후방산란된 서로 다른 채널(후방산란 입자의 에너지)에서 검출된 후방산란 입자(예를 들어, 이온)의 총 수를 나타낸다. 도시된 바와 같이, 어닐링 전에 SrTiO3 에피택셜 층은 많은 변위된 Sr 및 Ti 원자를 포함한다. 도 6의 곡선(620)은 어닐링 후 SrTiO3 에피택셜 층에 의해 후방산란된 서로 다른 채널에서 검출된 후방산란 입자의 총 수를 나타낸다. 곡선(620)은 변위된 Sr 및 Ti 원자의 수 또는 백분율이 상당히 감소되었으며 따라서 결정질 SrTiO3 에피택셜 층의 품질이 상당히 개선되었음을 나타낸다. 도 6에 도시되지는 않았지만, BTO 에피택셜 층의 품질은 어닐링 프로세스에 의해 유사하게 개선될 수 있다.
도 7은 고온에서 에피택셜 층(예를 들어, SrTiO3 에피택셜 층)의 예에 있어서의 이위상 격자 상수 이완(out-of-phase lattice constant relaxing)을 나타낸 x-선 회절 데이터의 예를 도시한 도면이다. SrTiO3 에피택셜 층은 예를 들어 MBE를 사용하여 실리콘 웨이퍼 상에 적층될 수 있다. 도 7은 약 600 °C 아래의 온도에서 이위상 열 격자 팽창(out-of-phase thermal lattice expansion)이 온도의 선형 함수일 수 있음을 보여준다. 이위상 격자 상수는 약 600 °C에서 이완되기 시작할 수 있으며, 이는 STO가 약 600 °C 아래의 온도에서 압축 응력을 받으며 600 °C 이상의 온도에서 압축 응력이 해제될 수 있음을 나타낸다.
도 4를 다시 참조하면, 블록(440)에서, 얇은 중간층이 제1 EO 물질층(예를 들어, BTO 층) 상에 적층될 수 있고, 얇은 EO 물질층(예를 들어, 다른 BTO 층)이 중간층 상에 적층될 수 있다. 중간층 및 EO 물질층은 또한, BTO를 완화하고, 결정 품질을 개선하며, 얇은 BTO 층에서 면내 분극을 보장하기 위해, 상술한 바와 같이 고온 산화 어닐링을 사용하여 어닐링될 수 있다. 얇은 중간층 및 얇은 EO 물질층은, EO 물질층의 총 두께가 목표 두께에 도달할 때까지, 인터리브 및 인터록된 중간층 및 EO 물질층의 스택을 형성하기 위해 다중 프로세스 사이클 각각에서 교대로 적층되고 어닐링될 수 있다.
다양한 실시예에서, 중간층은 EO 물질의 결정 구조와 유사한 결정 구조를 포함할 수 있으며, 저온에서 상 전이를 겪지 않을 수 있다. 따라서, 극저온에서, 중간층은 EO 물질의 실온 결정 구조와 유사한 결정 구조를 가질 수 있다. 중간층은, 예를 들어 MgO, BST, BaHfO3, BaZrO3, SrHfO3, SrNbO3, SrZrO3, 또는 BTO의 정방정계 결정 구조의 격자 상수에 가까운 격자 상수를 갖는 다른 산화물과 같은, 특정 산화물을 포함할 수 있다. 중간층은 실온의 정방정상으로부터 더 낮은 온도의 다른 상으로 BTO의 전이를 제한할 수 있다.
도 5d는 특정 실시예에 따른, 엔지니어링된 웨이퍼(500)의 예에서 중간층과 인터리브된 EO 물질층의 내부 응력 및 결정 격자 배향을 도시한 도면이다. 도 5d에 도시된 예에서, 엔지니어링된 웨이퍼(500)는 기판(510)(예를 들어, 실리콘 웨이퍼), 버퍼층(540)(예를 들어, SiO2 버퍼층), 시드층(520)(예를 들어, 약 8 nm 미만의 두께를 갖는 STO 층), 및, 각각 약 100 nm 미만의 두께를 갖는 얇은 BTO 층과 같은, 복수의 얇은 EO 물질층(530, 532, 534) 등을 포함할 수 있다. 복수의 얇은 EO 물질층(530, 532, 및 534) 사이에는, MgO, BST, BaHfO3, BaZrO3, SrHfO3, SrZrO3, SrNbO3, 또는 다른 산화물 층과 같은, 복수의 중간층(550, 552) 등이 있다. 각각의 중간층(550 또는 552)은, 예를 들어 약 10 nm 미만의 두께를 가질 수 있고, 얇은 BTO 층을 서로 분리하고 얇은 BTO 층에 인장 응력을 부과하는 데 사용될 수 있다. 일부 실시예에서, 각각의 EO 물질층의 두께와 각각의 중간층의 두께 사이의 비는 약 20:1, 10:1, 8:1, 5:1 또는 그 미만일 수 있다. EO 물질층의 순 응력 또는 지배적 응력은 인장 응력일 수 있다. 상기한 바와 같이, 인터리브된 중간층 및 얇은 EO 물질층을 포함하는 층의 스택은, EO 물질을 이완시키고, 물질의 품질을 개선하고, 정방정계 구조(535)에 의해 도시된 바와 같이, EO 물질층에서 면내 분극을 보장하기 위해(예를 들어, 결정 구조의 c-축은 EO 물질층에 평행하다.), 고온 어닐링으로 어닐링될 수 있다.
또한 위에서 설명된 바와 같이, 인터리브 및 인터록된 얇은 EO 물질층 및 중간층의 스택(예를 들어, BTO/MgO 스택)은 저온에서 EO 물질의 인장 응력을 유지할 수 있고, 따라서 인장 응력으로 인해 저온(예: 극저온)에서 EO 물질의 정방정계 구조(535)를 유지할 수 있다. 이와 같이, 극저온에서 포켈스 효과와 같은 EO 물질의 EO 효과는 실온에서의 EO 물질의 포켈스 효과에 가까울 수 있다.
블록(450)에서, 도파관은 인터리브된 얇은 EO 물질층 및 중간층의 스택에 형성되거나 본딩될 수 있다. 예를 들어, 일부 실시예에서, 실리콘, SiGe, 또는 Si3N4 층과 같은 도파관 층은 스택 상에 직접 적층될 수 있고, 실리콘, SiGe, 또는 Si3N4 층은 도파관 코어를 형성하기 위해 포토리소그래피를 사용하여 패터닝될 수 있고, 클래딩층(캡핑층(capping layer)으로도 지칭됨)은 도파관을 형성하기 위해 도파관 코어 상에 적층될 수 있다. 실리콘, SiGe, 또는 Si3N4 층은 버퍼층을 사이에 두고 스택 상에 간접적으로 적층될 수 있다. 버퍼층은 도파관 코어와 EO 물질 사이의 상호작용을 방지할 수 있고/있거나 도파관 층을 패터닝하기 위한 에칭 정지층의 역할을 할 수 있다. 일부 실시예에서, 도파관 코어 및 상부 및/또는 하부 클래딩층은 제2 기판 상에 형성될 수 있고, 그 다음 인터리브된 얇은 EO 물질층 및 중간층의 스택(예를 들어, 가공된 웨이퍼(500))에 접합될 수 있으며, 여기서 가공된 웨이퍼(500)의 기판은, 예를 들어 수평 습식 에칭(예를 들어, 희생층(sacrificial layer)을 사용) 또는 레이저 리프트-오프 기술(laser lift-off technique)과 같은 다른 리프트-오프 기술에 의해 나중에 제거될 수 있다. 일부 실시예들에서, 얇은 EO 물질층들 중 일부는 도파관 코어를 형성하기 위해 사용될 수 있다.
도파관의 클래딩층은 도파관 코어의 굴절률보다 낮은 굴절률을 갖는 유전 물질 또는 EO 물질을 포함할 수 있다. 클래딩층은, 예를 들어 Si3N4, 산화물(예: SiO2, Al2O3, 및 MgO), 높은
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의 물질(예: 하프늄 산화물(hafnium oxide) 등)을 포함할 수 있다. 일부 실시예에서, 압축 응력을 갖는 비정질 유전체 클래딩층(예를 들어, Si3N4, SiO2, Al2O3 등)이 약 550 °C 미만의 온도에서 인터리브된 얇은 EO 물질층과 중간층의 스택에 적층될 수 있다. 클래딩층은 EO 물질의 정방정상을 추가로 유지하기 위해 인터리브된 얇은 EO 물질층 및 중간층의 스택에 인장 응력을 인가할 수 있다. 클래딩층은 또한 웨이퍼 대 웨이퍼 본딩 또는 다이 대 웨이퍼 본딩을 위한 유전체 층으로 사용될 수 있다. 일부 실시예에서, 클래딩층은 특정 에칭 프로세스를 위한 에칭 정지층으로 사용될 수 있다. 인터리브된 얇은 EO 물질층 및 중간층의 스택을 사용하는 도파관 구조 및 EO 디바이스 구성의 일부 예는 아래에 자세히 설명되어 있다.
도 5e는 특정 실시예에 따른, 도파관 구조(505)에서 중간층과 인터리브된 EO 물질의 층의 내부 응력 및 결정 격자 배향을 도시한 도면이다. 예시된 바와 같이, 도파관 코어(560)는 엔지니어링 웨이퍼(500)에 인접할 수 있고 도파관 클래딩층(570)에 의해 덮일 수 있다. 도파관 클래딩층(570)은 비정질 유전체 클래딩층(예를 들어, Si3N4, SiO2, Al2O3 등)을 포함할 수 있으며 낮은 온도에서 EO 물질의 정방정상을 유지하기 위해 얇은 EO 물질층의 스택에 인장 응력을 가할 수 있다. 예를 들어, SiO2와 BTO는 저온(예: 극저온)에서 매우 다른 CTE 특성을 가질 수 있으며, 여기서 SiO2의 CTE는 저온에서 음이 될 수 있다(즉, 온도가 감소함에 따라 팽창). 따라서, 극저온으로 냉각될 때, SiO2 클래딩층은 BTO 층과 SiO2 클래딩층 사이의 큰 CTE 차이로 인해 BTO 층에 인장 응력을 가할 수 있다. 따라서 EO 물질층에서 지배적인 응력은 실온으로부터 극저온까지의 온도에서 인장 응력일 수 있다. 이와 같이, EO 물질층은 정방정계 결정 구조 및 면내 분극을 유지할 수 있으며, 여기서 결정 구조의 c축은 EO 물질층과 평행할 수 있다.
블록(460)에서, EO 물질층에 전압 신호를 인가하기 위해 스택의 EO 물질층에 전기적 연결이 이루어질 수 있다. 예를 들어, 트렌치는 클래딩층에서 에칭될 수 있고 스택의 EO 물질층을 통해 TiN 또는 Ti 및 TiN과 같은 얇은 전도성 라이너(liner) 물질층이 접착을 촉진하고 확산을 방지하도록 먼저 트렌치 측벽에 코팅되며, 그리고 나서 전도성 전극 물질(예를 들어, W 또는 Co)이 트렌치를 채워 EO 디바이스용 전극을 형성할 수 있다. 대안적으로, 전도성 장벽 물질(예를 들어, TaN) 및 라이너(예를 들어, Ta, Co 또는 Ru)가 먼저 트렌치 측벽에 코팅되어 Cu 전도성 전극을 적층한다. 이러한 방식으로, 각각의 EO 물질층은 전극과 접촉할 수 있고, 전압 신호를 수신하여 전압 신호에 의해 유도된 전기장으로 인해 그의 굴절률을 변경할 수 있다.
도 8은 특정 실시예에 따른, 극저온에서 정방정상을 유지할 수 있는 EO 물질층을 포함하는 도파관 구조(800)의 예의 단순화된 단면도이다. 도파관 구조(800)는, 예를 들어 웨이퍼-대-웨이퍼 융합 본딩에 의해 함께 본딩되는, 제1 부분(802) 및 제2 부분(804)을 포함할 수 있다. 제1 부분(802)은 얇은 중간층(840, 842, 및 844)과 인터리브된 얇은 EO 물질층(830, 832, 834, 및 836)의 스택을 포함할 수 있다. 도 4 및 도 5b 내지 5d와 관련하여 위에서 설명한 바와 같이, EO 물질층(830, 832, 834, 및 836)은 BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), (Pb( Zr,Ti)O3 (PZT), (Pb, La)(Zr,Ti)O3 등과 같은 강유전체 결정을 포함할 수 있다. 중간층(840, 842, 및 844)은 예를 들어, MgO, BST, BaHfO3, BaZrO3, SrHfO3, SrNbO3, SrTiO3, SrZrO3, 또는 다른 산화물을 포함할 수 있다.
EO 물질층과 중간층은 교대로 형성되어 EO 물질층과 중간층이 상호 인터리브 및 인터록되어 인터리브된 층들의 스택을 형성할 수 있다. EO 물질층 및 중간층은 얇은 층일 수 있으며, 여기서 각 EO 물질층의 두께와 각 중간층의 두께 사이의 비율은 약 20:1, 10:1, 8:1, 5:1, 또는 그보다 더 낮다. 일 예에서, 각 EO 물질층의 두께는 약 100 nm 이하일 수 있고, 각 중간층의 두께는 약 10 nm 이하일 수 있다. 스택 내의 다수의 EO 물질층의 총 두께는, 약 300 nm 초과와 같이, 특정 값보다 클 수 있다. 위에서 설명된 바와 같이 인터리브된 층들의 스택은 시드층(820) 상에 형성될 수 있고, 이는 다시 예를 들어 반도체 기판(예를 들어, 실리콘 기판)(도 8에 도시되지 않음) 상에 적층될 수 있다. 버퍼층(810)은, 예를 들어 상술한 고온 산화 어닐링 공정을 이용하여 시드층(820)과 반도체 기판 사이에 형성될 수 있다.
제2 부분(804)은 기판(860) 상에 형성된 도파관을 포함할 수 있으며, 상기 기판(860)은 반도체 기판(예를 들어, 실리콘 핸들 웨이퍼) 또는 유리, 석영, 세라믹, 또는 금속 기판일 수 있다. 도파관은 도파관 코어(870) 및 도파관 클래딩층(880)을 포함할 수 있다. 도파관 코어(870)는 실리콘, SiN, SiGe 등과 같이 굴절률이 높은 물질을 포함할 수 있다. 도파관 클래딩층(880)은 도파관 코어(870)의 굴절률보다 낮은 굴절률을 가질 수 있는 유전 물질을 포함할 수 있다. 도파관 클래딩층(880)은, 예를 들어 Si3N4, SiO2, Al2O3, MgO, SiON, SiCN, SiCON, SiCO 등의, 비정질 유전체 클래딩층을 포함할 수 있다. 도파관 클래딩층(880)은 웨이퍼 대 웨이퍼 본딩 및 다이 트랜스퍼(die transfer)를 위한 유전체 층으로 사용될 수 있다. 제1 부분(802)에 접합될 때, 도파관 클래딩층(880)은 상술한 바와 같이 저온에서 EO 물질의 정방정상을 유지하기 위해 인터리브된 얇은 EO 물질층 및 중간층의 스택에 인장 응력을 가할 수 있다. 도파관 구조(800)의 제2 부분(804)은 또한 기판(860)의 상부에 형성된 다른 수동 또는 능동 디바이스를 포함할 수 있다.
제1 부분(802) 및 제2 부분(804)이 함께 본딩된 후, 얇은 EO 물질층(830, 832, 834, 및 836)과 얇은 중간층(840, 842, 및 844)의 스택이 형성된 반도체 기판은, 예를 들어 백 래핑(back lapping), 백 그라인딩(back grinding), 수평 습식 에칭, 리프트 오프 기술(예: 레이저 리프트 오프 기술) 등에 의해 얇아지거나 제거될 수 있다. 그 다음, 트렌치가 버퍼층(810) 측에서 아래로 제1 부분(802)과 제2 부분(804) 사이의 인터페이스까지 제1 부분(802)에서 에칭될 수 있으며, 여기서 도파관 클래딩층(880)은 에칭 프로세스를 위한 에칭 정지층으로서 사용될 수 있다. Ti, TiN 및 TaN과 같은 전도성 물질은 전극 금속(예: Cu, W, Co 등)과 함께 적층되거나 그렇지 않으면 트렌치를 채우고 전극(850)을 형성할 수 있다.
전극(850)은 표면 콘택(surface contact)보다는 에지 콘택(edge contact)을 통해 얇은 EO 물질층(830, 832, 834, 및 836)에 전압 신호를 인가하는 데 사용될 수 있다. 에지 콘택은, EO 물질의 유전 상수와 다른 유전 상수를 가질 수 있는 중간층을 통하지 않고, EO 물질층에 직접 전압 신호를 인가할 수 있다. 예를 들어, MgO는 BTO보다 낮은 유전 상수를 가질 수 있다. 따라서 에지 콘택은 유전 상수의 차이로 인해 중간층에 의해 야기되는 필드 간섭(field interference)을 제거하는 데 도움이 될 수 있다. 일부 실시예에서, 중간층(예를 들어, BST 층)은 EO 물질(예를 들어, BTO)의 유전 상수와 유사한 유전 상수를 가질 수 있고, 표면 콘택은 EO 물질층에 전압 신호를 인가하기 위해 사용될 수 있다.
도 9는 특정 실시예에 따른, 극저온에서 정방정상을 유지할 수 있는 EO 물질층을 포함하는 도파관 구조(900)의 다른 예의 단순화된 단면도이다. 도파관 구조(900)는 상술한 기판(152 또는 510)과 유사할 수 있는 기판(910)을 포함할 수 있다. 일 예에서, 기판(910)은 대형(예를 들어, 12") 실리콘 웨이퍼를 포함한다. 도파관 구조(900)는 또한 기판(910) 상의 버퍼층(922) 및 시드층(920)을 포함할 수 있다. 버퍼층(922)은 상술한 버퍼층(154, 540, 또는 810)과 유사할 수 있다. 버퍼층(922)의 일례는 SiO2층이다. 시드층(920)은 상술한 시드층(156, 520, 또는 820)과 유사할 수 있다. 시드층(920)의 일례는 STO층이다. 상술한 바와 같이, 버퍼층(922)은 기판(910)(예를 들어, 실리콘 웨이퍼) 상에 적층된 시드층(920)의 고온 산화 어닐링에 의해 형성될 수 있으며, 여기서 기판(910)은 시드층(920)과 기판(910) 사이의 버퍼층(922)을 형성하기 위해 시드층(920)과 기판(910) 사이의 인터페이스에서 산화될 수 있다.
도파관 구조(900)는 다수의 EO 물질층(930, 932, 934 등), 및 다수의 중간층(940, 942 등)을 포함할 수 있다. 상술한 바와 같이, EO 물질층(930, 932, 및 934)은 BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), (Pb(Zr,Ti)O3 (PZT), (Pb, La)(Zr,Ti)O3 등의 강유전체 결정을 포함할 수 있다. 중간층(940, 942)은 예를 들어, MgO, BST, BaHfO3, BaZrO3, SrHfO3, SrNbO3, SrTiO3, SrZrO3, 또는 다른 산화물을 포함할 수 있다. EO 물질층 및 중간층은 시드층(920)의 상부에 교대로 적층될 수 있어, EO 물질층 및 중간층은 인터리브 및 인터록되어 인터리브된 층들의 스택을 형성할 수 있다. EO 물질층 및 중간층은 얇은 층일 수 있으며, 여기서 각 EO 물질층의 두께와 각 중간층의 두께 사이의 비율은 약 20:1, 10:1, 8:1, 5:1, 또는 그보다 더 낮을 수 있다. 일 예에서, 각 EO 물질층의 두께는 약 100 nm 이하일 수 있고, 각 중간층의 두께는 약 10 nm 이하일 수 있다. 스택 내의 다수의 EO 물질층의 총 두께는, 약 300 nm 초과와 같이, 특정 값보다 클 수 있다.
도파관 코어(950) 및 클래딩층(960)을 포함하는 도파관은, 예를 들어 도 4 및 도 5e의 블록(450)과 관련하여 위에서 설명된 바와 같이 인터리브된 층들의 스택 상에 형성될 수 있다. 도파관 코어(950)는, 예를 들어 Si, SiGe, 또는 SiN을 포함할 수 있고, 클래딩층(960)은, 예를 들어 Si3N4, SiO2, Al2O3, MgO, SiCN, SiON, SiCO, HfO2 등을 포함할 수 있다.
그 다음, 트렌치가 클래딩층(960)으로부터 시드층(920) 또는 버퍼층(922)까지 클래딩층(960) 및 인터리브된 층 스택에서 에칭될 수 있으며, 시드층(920) 또는 버퍼층(922)은 에칭 프로세스를 위한 에칭 정지층으로 사용될 수 있다. 금속(예를 들어, Cu, W, Co 등)과 같은 전도성 물질이 적층되거나 그렇지 않으면 트렌치를 채우고 전극(970)을 형성할 수 있다. 도 8과 관련하여 위에서 설명된 바와 같이, EO 물질층(930, 932, 및 934)의 유전 상수와 다른 유전 상수를 가질 수 있는 중간층(940 및 942)에 의해 야기되는 필드 간섭을 피하기 위해, 전극(970)은 표면 콘택보다는 에지 콘택을 통해 EO 물질층(930, 932, 및 934)에 전압 신호를 인가하는데 사용될 수 있다.
도 10은 특정 실시예에 따른, 극저온에서 정방정상을 유지할 수 있는 EO 물질층을 포함하는 도파관 구조(1000)의 또 다른 예의 단순화된 단면도이다. 도파관 구조(1000)는 상술한 기판(152, 510, 또는 910)과 유사할 수 있는 기판(1010)을 포함할 수 있다. 도파관 구조(1000)는 또한 기판(1010) 상의 버퍼층(1022) 및 시드층(1020)을 포함할 수 있다. 버퍼층(1022)은 상술한 버퍼층(154, 540, 810, 또는 922)과 유사할 수 있다. 버퍼층(1022)의 일례는 SiO2층이다. 시드층(1020)은 상술한 시드층(156, 520, 820, 또는 920)과 유사할 수 있다. 시드층(1020)의 일례는 STO층이다. 상술한 바와 같이, 버퍼층(1022)은 기판(1010)(예를 들어, 실리콘 웨이퍼) 상에 적층된 시드층(1020)의 고온 산화 어닐링에 의해 형성될 수 있으며, 여기서 기판(1010)은 시드층(1020)과 기판(1010) 사이의 버퍼층(1022)을 형성하기 위해 시드층(1020)과 기판(1010) 사이의 인터페이스에서 산화될 수 있다.
도파관 구조(1000)는 다수의 EO 물질층(1030, 1032, 1034, 1036 등), 및 다수의 중간층(1040, 1042, 1044 등)을 포함할 수 있다. 상술한 바와 같이, EO 물질층(1030, 1032, 1034, 및 1036)은 BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), (Pb(Zr,Ti)O3 (PZT), Pb, La)(Zr,Ti)O3 등과 같은 강유전체 결정을 포함할 수 있다. 중간층(1040, 1042, 및 1044)은, 예를 들어 MgO, BST, BaHfO3, BaZrO3, SrHfO3, SrNbO3, SrTiO3, SrZrO3, 또는 다른 산화물을 포함할 수 있다. EO 물질층 및 중간층은 시드층(1020)의 상부에 교대로 적층될 수 있어, EO 물질층 및 중간층은 인터리브 및 인터록되어 인터리브된 층들의 스택을 형성할 수 있다. EO 물질층 및 중간층은 얇은 층일 수 있으며, 여기서 각 EO 물질층의 두께와 각 중간층의 두께 사이의 비율은 약 20:1, 10:1, 8:1, 5:1, 또는 그보다 더 낮을 수 있다. 일 예에서, 각 EO 물질층의 두께는 약 100 nm 이하일 수 있고, 각 중간층의 두께는 약 10 nm 이하일 수 있다. 스택 내의 다수의 EO 물질층의 총 두께는, 약 300 nm 초과와 같이, 특정 값보다 클 수 있다.
도파관 구조(1000)는 클래딩층(1050) 및 인터리브된 층의 일부 층을 포함하는 도파관 코어를 포함하는 도파관을 더 포함할 수 있다. 도 10에 도시된 예에서, 도파관 코어는, 예를 들어 포토리소그래피에 의해 패터닝될 수 있는 EO 물질층(1034 및 1036) 및 중간층(1042 및 1044)을 포함할 수 있다. 일부 실시예에서, 중간층(1044 및 1042)은 EO 물질층(1034 및 1036)을 에칭하기 위한 에칭 정지층으로서 사용될 수 있다. 예를 들어, 중간층(1044)은 제1 레시피(recipe)를 사용하여 EO 물질층(1036)을 에칭하기 위한 에칭 정지층으로서 사용될 수 있고, 중간층(1044)은 제2 레시피를 사용하여 에칭될 수 있고, 중간층(1042)은 제1 레시피를 사용하여 EO 물질층(1034)을 에칭하기 위한 에칭 정지층으로서 사용될 수 있다. 이러한 방식으로, 도파관 코어는 일부 EO 물질층 및 중간층을 포함하는 메사 구조(mesa structure)로 형성될 수 있다.
클래딩층(1050)은, 예를 들어 도 4 및 도 5e의 블록(450)과 관련하여 위에서 설명된 바와 같이, 도파관 코어 상에 형성될 수 있다. 클래딩층(1050)은 예를 들어, Si3N4, SiO2, Al2O3, MgO, SiCN, SiON, SiCO, SiOCN, HfO2 등을 포함할 수 있다. 트렌치는 클래딩층(1050)으로부터 시드층(1020) 또는 버퍼층(1022)까지 클래딩층(1050) 및 인터리브된 층 스택의 일부 층에서 에칭될 수 있으며, 시드층(1020) 또는 버퍼층(1022)은 트렌치를 에칭하기 위한 에칭 정지층으로서 사용될 수 있다. 금속(예를 들어, Cu, W, Co 등)과 같은 전도성 물질은 적층되거나 그렇지 않으면 트렌치를 채우고 전극(1060)을 형성할 수 있다. 상술한 바와 같이, 전극(1060)은 에지 콘택을 통해 EO 물질층(1030 및 1032)에 전압 신호를 인가하고/하거나 EO 물질층(1034 및 1036)에 전압 신호를 인가하는데 사용될 수 있다.
위에서 설명된 도파관 구조(800, 900, 및 1000)는 각각, 교대하는 EO 물질층 및 중간층을 포함하는 인터리브된 층의 스택을 포함할 수 있다. EO 물질층 및 중간층은 얇을 수 있고 실온에서 유사한 격자 구조를 가질 수 있어, 제조 프로세스 후에 인터록될 수 있다. 중간층은 작동 온도가 변할 때 상전이를 겪지 않을 수 있는 물질을 포함할 수 있다. 따라서, 얇은 EO 물질층과 중간층 사이의 인터록은, 작동 온도가 예를 들어 극저온으로 변할 때, EO 물질층이 상 전이되는 것을 방지할 수 있다. 따라서, EO 물질층은 그의 실온 격자 구조(예: 정방정상) 및 분극(예: 동상 분극), 그리고 따라서 극저온에서 EO 효과(예: 포켈스 계수)를 실질적으로 유지할 수 있다. 도파관 구조(800, 900, 및 1000)는 광 스위치, EO 변조기, 또는 위에서 설명된 마하-젠더 간섭계(120) 또는 광 스위치(100)와 같이 위상 조정 또는 굴절률 변조를 사용하여 저온에서 작동하는 다른 능동 광자 디바이스(active photonic device)에 사용될 수 있다.
본 명세서에 개시된 도파관 구조 및 EO 디바이스의 다양한 실시예에서, 단일 횡단 모드(single transverse mode) 도파관(예를 들어, 서브미크론에서 미크론 범위의 도파관 코어의 폭을 가짐) 또는 다중 모드(multimode) 도파관(2개 이상의 횡단 모드를 지원하는 더 넓은 도파관 코어를 가짐)을 사용할 수 있다. 다양한 물질, 층 및 구조는, 예를 들어 에피택셜 성장, 적층, 층 전달 등을 사용하여 형성되어 EO 디바이스를 제조할 수 있다. 극저온에서 포켈스 효과를 개선하기 위한 기술이 일부 실시예에서 설명되지만, 본원에 개시된 기술을 사용하여 상이한 온도에서 다른 EO 효과를 개선할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
도 11은 특정 실시예에 따른, 실온에서 극저온까지 실질적으로 일정한 EO 계수를 특징으로 하는 EO 물질층을 포함하는 엔지니어링 웨이퍼 및/또는 EO 디바이스를 제조하기 위한 방법의 예를 도시한 단순화된 흐름도(1100)이다. 도 11에서는 순차적 흐름의 작업을 설명하지만 일부 작업은 병렬로 또는 동시에 수행될 수 있다. 일부 작업은 다른 순서로 수행될 수 있다. 작업에는 도면에 포함되지 않은 추가적인 단계가 있을 수 있다. 일부 동작은 선택 사항일 수 있으며, 따라서 다양한 실시예에서 생략될 수 있다. 일부 작업은 다른 작업과 함께 수행될 수 있다.
블록(1110)에서, 작동은 기판 상에 시드층을 적층하는 단계를 포함할 수 있다. 상기 기판은, 예를 들어 상술한 바와 같은 반도체 기판(예를 들어, 실리콘 웨이퍼), 유리 기판, 석영 기판, 세라믹 기판 등을 포함할 수 있다. 시드층은, 예를 들어 MBE 기술을 사용하여, 기판 상에 에피택셜 성장될 수 있고, 예를 들어, SrTiO3 (STO), MgO, 또는 LaAlO3를 포함할 수 있다.
블록(1120)에서, 작동은, 예를 들어 MBE 기술을 사용하여, 시드층 상에 제1 전기-광학 물질층을 에피택셜 적층하는 단계를 포함할 수 있다. 시드층은 제1 EO 물질층의 격자 구조 및/또는 기판의 격자 구조와 유사한 격자 구조를 가질 수 있으며, 예를 들어, BTO, BST, PZT, PLZT 등과 같은 강유전체 또는 페로브스카이트 강유전체 물질을 포함할 수 있다. 제1 EO 물질층의 물질은 실온에서 정방정계 격자 구조를 가질 수 있으며, 벌크(bulk)로 사용되는 경우, 낮은 온도에서 격자 구조 및 결정학적 위상을 변화시킬 수 있다. 제1 EO 물질층은, 예를 들어 100 nm 미만의 두께를 가질 수 있다.
블록(1130)에서, 작동은 기판과 시드층 사이에 산화물 버퍼층을 형성하기 위해 산소 환경에서 기판, 시드층, 및 제1 전기-광학 물질층을 어닐링하는 단계를 포함할 수 있다. 어닐링은, 예를 들어 600 ℃ 초과(예를 들어, 750 ℃ 이상)와 같은, 산화물 버퍼층의 연화 온도를 초과하는 온도에서 수행될 수 있다. 고온 어닐링은 기판(예: Si)과 시드층(예: STO) 사이의 인터페이스에서 산화물 버퍼층(예: SiO2)을 형성하는 데 도움이 될 수 있다. 어닐링 온도가 산화물 버퍼층의 연화 온도보다 높을 때, 산화물 버퍼층이 연화될 수 있고, 이에 따라 시드층과 제1 EO 물질층이 기판으로부터 분리될 수 있고 시드층 및 제1 EO 물질층의 응력이 완화될 수 있다.
블록(1140)에서, 작동은 제1 전기-광학 물질층 상에 제1 중간층을 적층하는 단계를 포함할 수 있다. 제1 중간층은 제1 EO 물질층의 결정 구조와 유사한 결정 구조를 포함할 수 있으며, 저온에서 상전이가 일어나지 않을 수 있다. 따라서, 제1 중간층은 실온 및 극저온(예를 들어, 약 4K)에서 제1 격자 구조를 유지할 수 있는 물질을 포함할 수 있다. 제1 중간층은, 예를 들어, MgO, (Ba,Sr)TiO3, BaHfO3, BaZrO3, SrHfO3, SrNbO3, SrTiO3, SrZrO3 등의 적어도 하나를 포함할 수 있다.
블록(1150)에서, 작동은 제1 중간층 상에 제2 전기-광학 물질층을 적층하는 단계를 포함할 수 있다. 제2 전기-광학 물질층은 제1 전기-광학 물질층과 유사할 수 있다. 블록(1160)에서, 작동은 제2 EO 물질층을 완화하고, 물질의 품질을 개선하며 제2 EO 물질층에서 면내 분극을 보장하기 위하여 고온 어닐링에서 제2 전기-광학 물질층 및 제1 중간층을 어닐링하는 단계를 포함할 수 있다.
일부 실시예에서, EO 물질층의 총 두께가 원하는 값보다 클 때까지 추가적인 중간층 및 EO 물질층이 교대로 적층될 수 있다. 일부 실시예에서, 인터리브된 중간층 및 EO 물질층을 포함하는 추가적인 층이 고온 어닐링에서 어닐링될 수 있다. 제1, 제2 및 추가적인 중간층은, 예를 들어 약 10 nm 미만의 두께를 가질 수 있으며, EO 물질층을 서로 분리하고 EO 물질층에 인장 응력을 가하여 EO 물질층의 상전이를 제한하는 데 사용될 수 있다. 일부 실시예에서, 각각의 EO 물질층의 두께와 각각의 중간층의 두께 사이의 비는 약 20:1, 10:1, 8:1, 5:1 또는 그 미만일 수 있다. 중간층은 낮은 온도(예: 극저온 온도)에서 격자 구조와 결정학적 위상을 변경하지 않을 수 있기 때문에, 중간층은 EO 물질층이 더 낮은 온도에서 실온의 격자 구조와 결정학적 위상을 변경하는 것을 제한할 수 있다. 따라서 EO 물질층은 더 낮은 온도에서 높은 EO 효과(예: 포켈스 효과)를 가질 수 있다. 예를 들어, EO 물질층은 BTO를 포함할 수 있고 극저온에서 300 pm/V보다 큰 포켈스 계수를 가질 수 있다.
선택적으로, 블록(1170)에서, 도파관이 인터리브된 중간층 및 EO 물질층의 스택 상에 형성될 수 있다. 도파관은 마하-젠더 간섭계, 공진기, 광 스위치, 전기-광학 변조기 등의 섹션일 수 있다. 일부 실시예에서, 도파관은 유전 물질 또는 반도체 물질, 또는 전기-광학 물질층 내의 하나 이상의 전기-광학 물질층을 포함하는 도파관 코어를 포함할 수 있다. 일부 실시예에서, 도파관은 복수의 전기-광학 물질층에서 전기-광학 물질층과 물리적으로 접촉하는 도파관 클래딩층을 포함할 수 있고, 전기-광학 물질층의 열팽창 계수와 상이한 열팽창 계수를 특징으로 할 수 있다. 도파관 클래딩층은, 예를 들어 Si3N4, SiO2, Al2O3, MgO, SiCN, SiON, SiCO, SiOCN, 또는 HfO2 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, 도파관을 형성하는 단계는 도파관 코어를 형성하기 위해 하나 이상의 전기-광학 물질층을 패터닝하는 단계, 및 도파관 코어 상에 유전체 클래딩층을 적층하는 단계를 포함할 수 있다. 하나 이상의 전기-광학 물질층을 패터닝하는 단계는 에칭 정지층으로서 중간층을 사용하여 하나 이상의 전기-광학 물질층을 에칭하는 단계를 포함할 수 있다. 일부 실시예들에서, 도파관을 형성하는 단계는, 중간층들 및 EO 물질층들을 포함하는 층들의 스택 상에 고굴절률 물질의 층을 적층하는 단계, 도파관 코어를 형성하기 위해 고굴절률 물질의 층을 패터닝하는 단계, 및 도파관 코어 상에 유전체 클래딩층을 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 도파관을 형성하는 단계는 도파관을 포함하는 웨이퍼를 중간층 및 EO 물질층을 포함하는 층의 스택에 본딩하는 단계를 포함할 수 있다. 일부 실시예들에서, 방법은 또한 중간층 및 EO 물질층을 포함하는 층들의 스택에서 트렌치를 에칭하는 단계, 및 도전성 물질로 트렌치를 채우는 단계를 포함할 수 있다. 일부 실시예들에서, 층들의 스택에서 트렌치를 에칭하는 단계는 에칭 정지층으로서 산화물 버퍼층을 사용하는 단계를 포함할 수 있다.
도 12는 특정 실시예에 따른, 전기-광학 디바이스(예를 들어, 스위치)를 포함하는 하이브리드 양자 컴퓨팅 시스템(1200)의 예의 단순화된 시스템 블록도이다. 낮은 온도, 예를 들어 액체 헬륨 온도에서 작동하기 위해, 본 발명의 실시예는 냉각 시스템을 포함하는 시스템에 본원에서 논의된 전기-광학 스위치를 집적한다. 따라서, 본 발명의 실시예는 예를 들어 도 12에 도시된 바와 같은 하이브리드 컴퓨팅 시스템을 제공한다. 하이브리드 양자 컴퓨팅(hybrid quantum computing, QC) 시스템(1200)은 하이브리드 양자 컴퓨팅 서브시스템(1206)에 통신 가능하게 결합된 사용자 인터페이스 디바이스(1204)를 포함한다. 사용자 인터페이스 디바이스(1204)는 임의의 유형의 사용자 인터페이스 디바이스, 예를 들어 디스플레이, 키보드, 마우스, 터치스크린 등을 포함하는 단말일 수 있다. 또한, 사용자 인터페이스 디바이스는 그 자체가 개인용 컴퓨터(PC), 랩톱, 태블릿 컴퓨터 등과 같은 컴퓨터일 수 있다.
일부 실시예에서, 사용자 인터페이스 디바이스(1204)는 사용자가 하이브리드 QC 서브시스템(1206)과 상호작용할 수 있는 인터페이스를 제공한다. 예를 들어, 사용자 인터페이스 디바이스(1204)는, 사용자가 하나 이상의 양자 알고리즘을 실행하기 위해 QC 서브시스템을 프로그래밍하거나 그와 상호작용할 수 있도록, 텍스트 편집기, 대화형 개발 환경(IDE), 명령 프롬프트, 그래픽 사용자 인터페이스 등과 같은 소프트웨어를 실행할 수 있다. 다른 실시예에서, 하이브리드 QC 서브시스템(1206)은 사전 프로그래밍될 수 있고 사용자 인터페이스 디바이스(1204)는 단순히 사용자가 양자 계산을 개시하고, 진행을 모니터링하고, 하이브리드 QC 서브시스템(1206)으로부터 결과를 수신할 수 있는 인터페이스일 수 있다. 하이브리드 QC 서브시스템(1206)은 하나 이상의 양자 컴퓨팅 칩(1210)에 연결된 고전적 컴퓨팅 시스템(1208)을 더 포함한다. 일부 예에서, 고전적 컴퓨팅 시스템(1208) 및 양자 컴퓨팅 칩(1210)은 다른 전자 부품(1212), 예를 들어 펄스 펌프 레이저, 마이크로파 발진기, 전원, 네트워킹 하드웨어 등에 결합될 수 있다.
극저온 작동을 활용하는 일부 실시예에서, 양자 컴퓨팅 시스템(1209)은 저온 유지 디바이스, 예를 들어 저온 유지 디바이스(1214) 내에 수용될 수 있다. 일부 실시예에서, 양자 컴퓨팅 칩(1210)은 여기에 개시된 다양한 도파관 구조 및/또는 EO 디바이스를 포함할 수 있는 하나 이상의 구성 칩(constituent chip), 예를 들어 하이브리드 전자 칩(hybrid electronic chip)(1216) 및 집적 포토닉스 칩(integrated photonics chip)(1218)을 포함할 수 있다. 신호는, 예를 들어 광학 상호접속(1220) 및 다른 전자 상호접속(1222)을 통해, 다양한 방식으로 온칩(on-chip) 및 오프칩(off-chip) 라우팅(routing)될 수 있다. 또한, 하이브리드 양자 컴퓨팅 시스템(1200)은 양자 컴퓨팅 프로세스, 예를 들어 큐비트(qubit)의 하나 이상의 클러스터 상태(cluster state)를 채용하는 측정 기반 양자 컴퓨팅(measurement-based quantum computing)을 사용할 수 있다.
특정 구현에 따라 실질적인 변형이 이루어질 수 있음이 당업자에게 명백할 것이다. 예를 들어, 맞춤형 하드웨어도 사용될 수 있고/있거나, 특정 요소가 하드웨어, 소프트웨어(애플릿 등과 같은 포터블 소프트웨어 포함) 또는 둘 다에서 구현될 수 있다. 또한, 네트워크 입/출력 디바이스와 같은 다른 컴퓨팅 디바이스에 대한 연결이 사용될 수 있다.
첨부된 도면을 참조하면, 메모리를 포함할 수 있는 구성요소는 비일시적 기계 판독 가능 매체(non-transitory machine-readable media)를 포함할 수 있다. 본 명세서에서 사용되는 용어 "기계 판독 가능 매체" 및 "컴퓨터 판독 가능 매체"는 기계가 특정 방식으로 작동하게 하는 데이터 제공에 참여하는 임의의 저장 매체를 지칭한다. 위에서 제공된 실시예에서, 다양한 기계 판독 가능 매체는 실행을 위해 프로세서 및/또는 다른 디바이스(들)에 명령어/코드를 제공하는 데 포함될 수 있다. 추가적으로 또는 대안적으로, 기계 판독 가능 매체는 이러한 명령/코드를 저장 및/또는 운반하는 데 사용될 수 있다. 많은 구현에서, 컴퓨터 판독가능 매체는 물리적 및/또는 유형의 저장 매체이다. 그러한 매체는 비휘발성 매체, 휘발성 매체 및 전송 매체를 포함하지만 이에 제한되지 않는 많은 형태를 취할 수 있다. 컴퓨터 판독 가능 매체의 일반적인 형태는, 예를 들어 자기 및/또는 광학 매체, 펀치 카드, 종이 테이프, 구멍 패턴이 있는 기타 물리적 매체, RAM, 프로그램 가능한 읽기 전용 메모리, 삭제 가능 프로그램 가능 읽기 전용 메모리(EPROM), FLASH-EPROM, 기타 메모리 칩 또는 카트리지, 이하 설명되는 반송파, 또는 컴퓨터가 명령 및/또는 코드를 읽을 수 있는 기타 매체를 포함한다.
여기에서 논의된 방법, 시스템 및 디바이스는 예이다. 다양한 실시예는 다양한 절차 또는 구성요소를 적절하게 생략, 대체 또는 추가할 수 있다. 예를 들어, 특정 실시예와 관련하여 설명된 특징은 다양한 다른 실시예에서 결합될 수 있다. 실시예의 상이한 측면 및 요소는 유사한 방식으로 결합될 수 있다. 여기에 제공된 도면의 다양한 구성요소는 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 또한, 기술은 발전하고, 따라서 많은 요소는 본 개시의 범위를 그러한 특정 예에 제한하지 않는 예이다.
비트, 정보, 값, 요소, 기호, 문자, 변수, 용어, 숫자, 수치 등과 같은 신호를 참조하는 것이 주로 일반적인 사용을 위해 때때로 편리한 것으로 입증되었다. 그러나 이들 또는 유사한 용어 모두는 적절한 물리량과 연관되어야 하며 단지 편리한 라벨일 뿐이라는 것을 이해해야 한다. 달리 구체적으로 언급되지 않는 한, 위의 논의에서 명백한 바와 같이, 본 명세서 전반에 걸쳐 "처리", "연산", "계산", "결정", "확인", "식별", " 연관", "측정", "수행" 등은, 특수 목적 컴퓨터 또는 유사한 특수 목적 전자 컴퓨팅 디바이스와 같은, 특정 디바이스의 동작(action) 또는 프로세스(process)를 지칭한다. 따라서, 이 명세서의 맥락에서, 특수 목적 컴퓨터 또는 이와 유사한 특수 목적 전자 컴퓨팅 디바이스는, 일반적으로 메모리, 레지스터 또는 기타 정보 저장 디바이스, 전송 디바이스, 또는 특수 목적 컴퓨터 또는 유사한 특수 목적 전자 컴퓨팅 디바이스의 디스플레이 디바이스 내에서 물리적 전자적, 전기적 또는 자기적 양으로 표시되는 신호를 조작하거나 변환할 수 있다.
당업자는 여기에 설명된 메시지를 전달하는 데 사용되는 정보 및 신호가 다양한 상이한 기술 및 테크닉 중 임의의 것을 사용하여 표현될 수 있음을 이해할 것이다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 기호 및 칩은, 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 임의의 이들의 조합에 의해 표현될 수 있다.
본 명세서에 사용된 용어 "및", "또는" 및 "및/또는"은 그러한 용어가 사용되는 문맥에 적어도 부분적으로 의존할 것으로 예상되는 다양한 의미를 포함할 수 있다. 일반적으로 "또는"은 A, B 또는 C와 같은 목록을 연결하는 데 사용되는 경우, 배타적인 의미로 사용되어 A, B 또는 C를 의도할 뿐만 아니라, 포괄적인 의미로 사용되어 A, B 및 C를 의도하기도 한다. 또한, 본 명세서에서 사용된 용어 "하나 이상"은 임의의 특징, 구조 또는 특성을 단수로 설명하는 데 사용될 수 있거나, 또는 특징, 구조 또는 특성의 일부 조합을 설명하는 데 사용될 수 있다. 그러나 이것은 단지 예시적인 예일 뿐이며 청구된 주제는 이 예에 제한되지 않는다는 점에 유의해야 한다. 또한, A, B 또는 C와 같은 목록을 연관시키는 데 사용되는 경우 용어 "다음 중 하나 이상"은, A, B, C, AB, AC, BC, AA, AAB, ABC, AABBCCC 등과 같이, A, B 및/또는 C의 임의의 조합을 의미하는 것으로 해석될 수 있다.
본 명세서 전반에 걸쳐 "일 예", "예", "특정 예" 또는 "예시적인 구현"에 대한 참조는, 특징 및/또는 예와 관련하여 설명된 특정 특징, 구조 또는 특성이 청구된 발명의 적어도 하나의 특징 및/또는 예에 포함될 수 있음을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치에 있는 "일 예에서", "예에서", "특정 예에서", "특정 구현에서" 또는 기타 유사한 구의 출현이 반드시 모두 동일한 특징, 예 및/또는 제한을 지칭하는 것은 아니다. 더욱이, 특정 특징, 구조, 또는 특성은 하나 이상의 예 및/또는 특징에서 조합될 수 있다.
일부 구현에서, 동작 또는 처리는 물리량의 물리적 조작을 수반할 수 있다. 일반적으로, 반드시 그런 것은 아니지만, 그러한 양은 저장, 전송, 결합, 비교 또는 달리 조작될 수 있는 전기 또는 자기 신호의 형태를 취할 수 있다. 주로 일반적인 사용을 위해 비트, 데이터, 값, 요소, 기호, 문자, 용어, 숫자, 수치 등과 같은 신호를 참조하는 것이 때때로 편리한 것으로 입증되었다. 그러나 이들 또는 유사한 용어 모두는 적절한 물리량과 연관되어야 하며 단지 편리한 라벨일 뿐이라는 것을 이해해야 한다. 달리 구체적으로 언급되지 않는 한, 여기의 논의에서 명백한 바와 같이, "처리", "연산", "계산", "결정" 등과 같은 용어를 사용하는 본 명세서 전반에 걸친 논의는, 특수 목적 컴퓨터, 특수 목적 컴퓨팅 디바이스 또는 유사한 특수 목적 전자 컴퓨팅 디바이스와 같은, 특정 장치의 동작(action) 또는 프로세스(process)를 지칭한다. 따라서 이 명세서의 맥락에서 특수 목적 컴퓨터 또는 이와 유사한 특수 목적 전자 컴퓨팅 디바이스는 신호를 조작하거나 변환할 수 있으며, 일반적으로 메모리, 레지스터 또는 기타 정보 저장 디바이스, 전송 디바이스, 또는 특수 목적 컴퓨터 또는 이와 유사한 특수 목적 전자 컴퓨팅 디바이스의 디스플레이 디바이스 내에서 물리적 전자 또는 자기 양으로 표시된다.
상기의 상세한 설명에서, 청구된 발명에 대한 철저한 이해를 제공하기 위해 다수의 특정 세부사항이 제시되었다. 그러나, 청구된 발명이 이러한 특정 세부사항 없이 실시될 수 있다는 것이 당업자에 의해 이해될 것이다. 다른 예에서, 통상의 기술자에게 알려진 방법 및 디바이스는 청구된 발명을 모호하게 하지 않기 위해 상세하게 설명되지 않았다. 따라서, 청구된 발명은 개시된 특정 예에 제한되지 않고, 그러한 청구된 발명은 또한 첨부된 특허청구범위 및 그 균등물의 범위 내에 속하는 모든 양태를 포함할 수 있는 것으로 의도된다.

Claims (20)

  1. 웨이퍼에 있어서,
    기판; 및
    상기 기판 상의 층 스택(layer stack) - 상기 층 스택은,
    복수의 전기-광학 물질층; 및
    상기 복수의 전기-광학 물질층과 인터리브(interleave)된 복수의 중간층(interlayer)을 포함함 -;
    을 포함하되,
    상기 복수의 중간층은 실온(room temperature) 및 극저온(cryogenic temperature)에서 제1 격자 구조를 유지하고; 또한
    상기 복수의 전기-광학 물질층은 실온 및 극저온에서 제2 격자 구조 및 결정학적 위상(crystallographic phase)을 유지하는,
    웨이퍼.
  2. 제1항에 있어서,
    상기 기판과 상기 층 스택 사이에 에피택셜 시드층(epitaxial seed layer)을 더 포함하는 웨이퍼.
  3. 제2항에 있어서,
    상기 에피택셜 시드층은 SrTiO3, LaAlO3, 또는 MgO 중 적어도 하나를 포함하는, 웨이퍼.
  4. 제2항에 있어서,
    상기 에피택셜 시드층과 상기 기판 사이에 상기 기판의 산화층을 더 포함하는 웨이퍼.
  5. 제1항에 있어서,
    상기 복수의 전기-광학 물질층은 극저온에서 정방격자 구조(tetragonal lattice structure)를 특징으로 하는, 웨이퍼.
  6. 제1항에 있어서,
    상기 복수의 전기-광학 물질층은 BaTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3 또는 (Pb, La)(Zr,Ti)O3중 적어도 하나를 포함하는, 웨이퍼.
  7. 제1항에 있어서,
    상기 복수의 중간층은 MgO, (Ba,Sr)TiO3, BaHfO3, BaZrO3, SrHfO3, SrZrO3, 또는 SrNbO3 중 적어도 하나를 포함하는, 웨이퍼.
  8. 제1항에 있어서,
    상기 복수의 전기-광학 물질층 각각의 두께와 상기 복수의 중간층 각각의 두께의 비율은 20:1 이하인, 웨이퍼.
  9. 방법에 있어서,
    기판 상에 시드층을 적층(deposit)하는 단계;
    상기 시드층 상에 제1 전기-광학 물질층을 에피택셜 적층(epitaxially deposit)하는 단계;
    상기 기판, 상기 시드층 및 상기 제1 전기-광학 물질층을 산소 환경에서 어닐링(anealing)하여 상기 기판과 상기 시드층 사이에 산화물 버퍼층을 형성하는 단계;
    상기 제1 전기-광학 물질층 상에 제1 중간층을 적층하는 단계 - 상기 제1 중간층은 실온(room temperature) 및 극저온(cryogenic temperature)에서 제1 격자 구조를 유지하는 물질을 포함함 -;
    상기 제1 중간층 상에 제2 전기-광학 물질층을 적층하는 단계; 및
    상기 제2 전기-광학 물질층 및 상기 제1 중간층을 어닐링하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 전기-광학 물질층 및 상기 제2 전기-광학 물질층은 실온에서의 제3 격자 구조와 상이한 극저온에서의 제2 격자 구조를 특징으로 하는 전기-광학 물질을 포함하는, 방법.
  11. 제10항에 있어서,
    상기 제3 격자 구조는 상기 제1 격자 구조와 동일한 결정 구조인, 방법.
  12. 제9항에 있어서,
    상기 기판, 상기 시드층 및 상기 제1 전기-광학 물질층을 어닐링하는 단계는 상기 산화물 버퍼층의 연화점(softening temperature) 이상의 온도에서 열처리하는 단계를 포함하는, 방법.
  13. 제9항에 있어서,
    상기 제2 전기-광학 물질층 상에 제2 중간층을 적층하는 단계 - 상기 제2 중간층은 실온 및 극저온에서 상기 제1 격자 구조를 유지하는 물질을 포함함 -;
    상기 제2 중간층 상에 제3 전기-광학 물질층을 적층하는 단계; 및
    상기 제3 전기-광학 물질층 및 상기 제2 중간층을 어닐링하는 단계
    를 더 포함하는 방법.
  14. 제13항에 있어서,
    도파관 코어(waveguide core)를 형성하기 위해 상기 제3 전기-광학 물질층을 패터닝(patterning)하는 단계; 및
    상기 도파관 코어 상에 유전체 클래딩층(dielectric cladding layer)을 적층하는 단계
    를 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 제3 전기-광학 물질층을 패터닝하는 단계는, 상기 제2 중간층을 에칭 정지층(etch stop layer)으로 사용하여 상기 제3 전기-광학 물질층을 에칭하는 단계를 포함하는, 방법.
  16. 제13항에 있어서,
    상기 제3 전기-광학 물질층 상에 도파관을 형성하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 제3 전기-광학 물질층 상에 상기 도파관을 형성하는 단계는,
    상기 제3 전기-광학 물질층 상에 도파관 코어를 형성하는 단계; 및
    상기 도파관 코어 상에 유전체 클래딩층을 적층하는 단계를 포함하는, 방법
  18. 제16항에 있어서,
    상기 제3 전기-광학 물질층 상에 상기 도파관을 형성하는 단계는, 상기 도파관을 포함하는 웨이퍼를 상기 제3 전기-광학 물질층에 접합하는 단계를 포함하는, 방법.
  19. 제16항에 있어서,
    상기 제1, 제2, 및 제3 전기-광학 물질층과 상기 제1 및 제2 중간층에 트렌치(trench)를 에칭하는 단계; 및
    상기 트렌치를 전도성 물질로 채우는 단계
    를 더 포함하는 방법.
  20. 제9항에 있어서,
    상기 제1 전기-광학 물질층의 두께와 상기 제1 중간층의 두께의 비율은 20:1 이하인, 방법.
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