KR20220103805A - 고선형 입력 및 출력 레일-투-레일 증폭기 - Google Patents

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Abstract

증폭기는 입력 신호를 수신하는 트랜스컨덕터를 포함하고, 상기 입력 신호는 전압 스윙을 갖는다. 공급측 전류 미러는 입력 신호 전압 함수로서 게이트 전압을 생성하고 상기 입력 신호에 걸쳐 일정한 바이어스 전류를 유지하기 위해 상기 게이트 전압 함수로서 입력 트랜스컨덕터의 바이어스 전류를 제공하는 전원을 생성한다. 저항은 평균 소스 전압을 제공하기 위해 트랜스컨덕턴스-상쇄 트랜스컨덕터의 소스 전압을 평균화하고 역바이어스 효과를 줄이기 위해 상기 트랜스컨덕턴스-상쇄 트랜스컨덕터의 입력 장치의 웰에 상기 평균 소스 전압을 인가한다. 상기 입력 장치는 동일한 웰에 배치되고 프로세스 불일치를 상쇄하기 위해 공통 중심을 갖는다. 레일-투-레일 입력 공통 모드 범위에 걸쳐 낮은 오프셋을 달성하기 위해 제 1 I-DAC는 제 1 트랜스컨덕터의 오프셋을 트리밍하고 제 2 I-DAC는 제 2 트랜스컨덕터의 오프셋을 트리밍한다.

Description

고선형 입력 및 출력 레일-투-레일 증폭기{HIGHLY LINEAR INPUT AND OUTPUT RAIL-TO-RAIL AMPLIFIER}
모든 목적을 위해 본원에 참조로 통합된 J. M. Carrillo, J. F. Deque-Carrillo, G. Torelli 및 J.L. Austin의 논문, "VLSI 셀라이브러리를 위한 정-정-저속 고대역폭 저전압 레일-투-레일 CMOS 입력단", IEEE J. 고체 회로, vol. 38, no.8, pp. 1364-1372, 2003년 8월 (이하 "Carrillo 논문")은 "고주파 동작에 상당한 제약을 가하지 않으면서 전체 입력 공통 모드 전압 범위에 걸쳐 일정한 소 신호 및 대 신호 동작을 제공하는" "범용 저전압 레일-투-레일 입력단"을 기술한다. Carrillo 논문에 기술된 회로의 단점은 일부 응용에 있어 필요한 선형성 성능을 제공하지 않을 수 있다는 것이다.
일 양태에서, 본 개시는 증폭기의 입력 트랜스컨덕터에 의해 수신된 입력 신호의 전압 스윙에 걸쳐 일정한 바이어스 전류를 유지하기 위한 방법을 제공한다. 상기 방법은 입력 신호 전압 함수로서 공급측 전류 미러 게이트 전압을 생성하는 단계 및 상기 입력 트랜스컨덕터에 대한 바이어스 전류 소스를 제어하기 위해 상기 게이트 전압을 사용하는 단계를 포함한다.
또 다른 양태에서, 본 개시는 입력 신호를 수신하는 입력 트랜스컨덕터를 포함하는 증폭기를 포함하는 장치를 제공하며, 상기 입력 신호는 전압 스윙을 갖는다. 상기 증폭기는 또한 입력 신호 전압 함수로서 게이트 전압을 생성하는 공급측 전류 미러 및 상기 입력 신호의 전압 스윙에 걸쳐 일정한 바이어스 전류를 유지하기 위한 상기 게이트 전압 함수로서 상기 입력 트랜스컨덕터의 바이어스 전류를 제공하는 전류 소스를 포함한다.
또 다른 양태에서, 본 개시는 트랜스컨덕턴스-상쇄 트랜스컨덕터를 갖는 증폭기의 선형성을 증가하기 위한 방법을 제공한다. 상기 방법은 평균 소스 전압을 제공하기 위해 트랜스컨덕턴스-상쇄 트랜스컨덕터의 소스 전압을 평균화하는 단계 및 역바이어스 효과를 줄이기 위해 상기 트랜스컨덕턴스-상쇄 트랜스컨덕터의 입력 장치의 웰에 상기 평균 소스 전압을 인가하는 단계를 포함한다. 상기 입력 장치는 동일한 웰에 배치되고 프로세스 불일치를 상쇄하기 위해 공통 중심을 갖는다.
또 다른 양태에서, 본 개시는 트랜스컨덕턴스-상쇄 트랜스컨덕터 및 평균 소스 전압을 제공하기 위해 상기 트랜스컨덕턴스-상쇄 트랜스컨덕터의 소스 전압을 평균화하고 역바이어스 효과를 줄이기 위해 상기 트랜스컨덕턴스-상쇄 트랜스컨덕터의 입력 장치 웰에 상기 평균 소스 전압을 인가하는 저항을 제공한다. 상기 입력 장치는 동일한 웰에 배치되고 프로세스 불일치를 상쇄하기 위해 공통 중심을 갖는다.
또 다른 양태에서, 본 개시는 레일-투-레일 입력 공통 모드 범위에 걸쳐 선형성을 증가시키기 위해 증폭기의 트랜스컨덕터의 오프셋을 트리밍하는 방법을 제공하며, 여기서 상기 증폭기는 입력 전압을 수신하고 상기 입력 전압이 높을 때 상기 입력 전압을 처리하는 제 1 하나 이상의 트랜스컨덕터 및 상기 입력 전압이 낮을 때 상기 입력 전압을 처리하는 제 2 하나 이상의 트랜스컨덕터를 포함한다. 상기 방법은 고 입력 전압을 처리하는 상기 제 1 하나 이상의 트랜스컨덕터의 오프셋을 트리밍하기 위해 제 1 전류 디지털-아날로그 변환기(I-DAC)를 사용하는 단계를 포함한다. 상기 방법은 또한 저 입력 전압을 처리하는 상기 제 2 하나 이상의 트랜스컨덕터의 오프셋을 트리밍하기 위해 제 2 I-DAC를 사용하는 단계를 포함한다. 상기 제 1 및 제 2 I-DACs의 사용은 상기 레일-투-레일 입력 공통 범위에 걸쳐 낮은 오프셋을 달성한다.
또 다른 양태에서, 본 개시는 입력 전압이 높을 때 상기 입력 전압을 처리하는 제 1 하나 이상의 트랜스컨덕터, 상기 입력 전압이 낮을 때 상기 입력 전압을 처리하는 제 2 하나 이상의 트랜스컨덕터, 상기 제 1 하나 이상의 트랜스컨덕터의 오프셋을 트리밍하는 데 사용되는 제 1 전류 디지털-아날로그 변환기(I-DAC), 및 상기 제 2 하나 이상의 트랜스컨덕터의 오프셋을 트리밍하는 데 사용되는 제 2 I-DAC를 포함하는 증폭기를 제공한다. 상기 제 1 및 제 2 I-DACs의 사용은 상기 증폭기가 작동하는 레일-투-레일 입력 공통 모드 범위에 걸쳐 낮은 오프셋을 달성한다.
도 1은 본 개시의 양태에 따른 고선형 레일-투-레일 특성을 나타내는 증폭기를 사용하는 하위시스템을 도시하는 도면이다.
도 2는 본 개시의 양태에 따른 고선형 입력 및 출력 레일-투-레일 증폭기의 부분을 도시하는 회로도이다.
도 3은 본 개시의 양태에 따른 고선형 입력 및 출력 레일-투-레일 증폭기의 부분을 도시하는 회로도이다.
도 4는 본 개시의 양태에 따른 트랜스컨덕터 입력 장치가 배열되고 공통 중심을 갖는 동일한 웰을 도시하는 도면이다.
도 5는 본 개시의 양태에 따른 고선형 입력 및 출력 레일-투-레일 증폭기의 부분을 도시하는 회로도이다.
도 6은 본 개시의 양태에 따른 증폭기를 보호하기 위한 입력 보호 회로를 도시하는 도면이다.
도 7은 본 개시의 양태에 따른 트랜스임피던스 이득 부재의 디지털 보정을 도시하는 도면이다.
이제 도 1을 참조하면, 본 개시의 양태에 따른 고선형 입력 및 출력 레일-투-레일 특성을 나타내는 증폭기(102)를 사용하는 하위시스템(100)을 도시하는 도면을 나타낸다. 응용 프로세서(미도시)는 디지털-아날로그 변환기(DAC)(104)에 대한 펄스 코드 변조(PCM) 데이터를 구동한다. DAC(104)는 PCM 데이터를 증폭기(106)가 아날로그 단일단 여기 출력 전압(VEXO)으로 변환하는 아날로그 차동 전압으로 변환한다. 여기 출력 전압(VEXO)은 제 1 아날로그-디지털 변환기(ADC1)(108) 및 핀(EXOUT)에 제공되고, 이는 또한 저항(R1) 및 캐퍼시터(C1)의 병렬 조합에 의해 모델링될 수 있는 외부 부하에 연결된다. 여기 출력 전압(VEXO) 값은 ADC1(108)로부터 판독될 수 있고 원하는 대로 처리될 수 있다. 여기 출력 전압(VEXO)은 증폭기(102)의 비반전 입력에 연결되고, 이는 여기 출력 전압(VEXO)을 증폭시킨다. 여기 출력 전압(VEXO)은 증폭기(102)에 의해 증폭되고 증폭기(102)의 반전 입력 및 핀(SENSE)에 연결된 노드(VSNS)에 복사된다. 커패시터(CP)는 핀(SENSE)과 접지 사이에 연결된다.
여기 출력 전압(VEXO)은 전류(ISNS)를 생성하는 수동 센서(112)를 여기시킨다. 전류(ISNS)는 노드(VSNS)에서 핀(SENSE)을 통해 감지될 수 있고 원하는 대로 처리될 수 있다. 저항 네트워크는 노드(VSNS)와 노드(VTIAO) 사이에 연결된다. 노드(VTIAO)는 증폭기(102)의 출력 및 핀(TIAOUT)에 연결된다. 노드(VTIAO)는 제 2 ADC(118)에 의해 감지된다. 여기 출력 전압(VEXO)은 노드(VTIAO) 상으로 증폭된다. 피드백 저항 네트워크를 통해 증폭기(102)로부터 생성된 전류의 흐름은 노드(VTIAO)에서 전압을 생성한다.
유리하게는, 하기에서 더 상세히 설명되는 바와 같이, 증폭기(102)는 고선형 입력 및 출력 레일-투-레일 증폭기이다. 보다 구체적으로, 증폭기(102)는 선형성을 개선하기 위해 종래의 증폭기에 비해 (예컨대, Carrillo의 증폭기에 비해) 개선되었고, 이에 의해 총 고조파 왜곡(THD)을 감소시킨다. 일 양태에서, 증폭기(102) 입력 범위는 0 내지 3 볼트이고 증폭기(102)의 개방 루프 이득은 대략 80 dB이다. 도 1의 실시 양태에서, 저항 네트워크는 가변 커패시터(CEXT)와 병렬로 가변 저항(Rf)을 포함한다. 일 양태에서, 수동 센서(112)는 접지와 노드(VSNS) 사이에 연결된 커패시터(CSNS)와 병렬로 저항(RSNS)을 포함한다. 도 1의 양태는 또한 수동 센서(112)와 노드(VSNS) 사이에 연결된 커패시터(CS)를 포함한다. 일 양태에서, 수동 센서(112)는 하위시스템(100)의 나머지 부분에 비해 칩 외부에 있다.
*도 1의 양태에서, 센서(112) 및 증폭기(102)의 조합은 출력 전압(VTIAO)이 전류(ISNS)에 고선형적으로 비례하도록 트랜스임피던스 증폭기(TIA)로서 작동하고, 피드백 저항(Rf)은 출력전압(VTIAO) 대 전류(ISNS)의 비, 즉, TIA의 트랜스임피던스 이득을 결정하기 위해 트랜스임피던스 이득 부재로서 작동한다. 일 양태에서, 증폭기(102)는 트랜스임피던스가 정확하게 1% 이내 이도록, 하기에서 보다 상세하게 설명되는 바와 같이, 트랜스임피던스 이득 부재(Rf)의 값을 결정하기 위해 온-칩(on-chip) ADC1(108) 및 ADC2(118)를 사용하여 보정된다.
이제 도 2를 참조하면, 본 개시의 양태에 따른 고선형 입력 및 출력 레일-투-레일 증폭기(102)(예컨대, 도 1의 증폭기(102))의 부분을 도시하는 회로도를 나타낸다. 증폭기(102)는 Carrillo 논문에 기술된 입력단에 기초하여 구축되지만, 선형성 성능을 개선할 수 있는 개선을 포함하며, 이에 의해 THD를 감소시킨다. 증폭기(102)는 전류 가산기(222) 또는 출력단을 포함하고, 이는 공급 전압(VDD)을 수신하고 각각의 노드 A 및 B 상에서 입력 트랜스컨덕터(GM1)에 바이어스 전류를 제공하는 일정한 전류 소스(IB5 및 IB6)를 포함한다. 일 양태에서, 전류 가산기(222)는 접혀진 연속(folded cascade) 부하이며 전류 소스(IB5 및 IB6) 또한 여기에 바이어스 전류를 제공한다.
트랜스컨덕터(GM1)는 한 쌍의 n-채널(MOSDETs)(M11 및 M12)을 포함하고 이의 소스 단자가 노드(NBIAS)에서 전압에 의해 제어되는 접지측 전류 소스(MNTAIL0B)와 함께 공통 노드를 공유하고, 이는 하기에서 보다 상세하게 설명된다. 일 양태에서, 전류 소스(MNTAIL0B)는 n-채널(MOSFET)을 포함하고 이의 게이트가 전압(NBIS)을 유지하는 노드에 연결된다. 트랜지스터(M11)의 게이트는 입력 신호 전압(VIP)을 수신하고, 트랜지스터(M12)의 게이트는 입력 신호 전압(VIN)을 수신한다. 일 양태에서, 입력 신호 전압(VIP 및 VIN)은 차동 입력 신호 전압의 각각의 양의 부분 및 음의 부분을 포함한다. 일 양태에서, 입력 신호 전압(VIP 및 VIN)은 트랜지스터(M9 및 M10)를 포함하는 단일 이득 소스 팔로워 증폭기의 입력에 연결된다. 트랜지스터(M11)의 드레인은 노드(B)에 연결된다. 노드(A 및 B)는 집합적으로 가산 노드로 지칭된다. 하기에서 보다 상세하게 설명되는 바와 같이, 도 2의 양태는 증폭기(102)의 선형성을 유리하게 개선하고 종래의 증폭기에 비해 THD를 감소시키기 위해 입력 신호 전압의 큰 스윙이 존재하는 경우에도 가산 노드에서 효과적으로 일정한 DC 바이어스 전류를 유지한다.
증폭기(102)는 또한 p-채널(MOSFET)(M9)을 포함하고 이의 게이트가 양의 입력 신호 전압(VIP)을 수신하고, 이의 드레인이 접지에 연결되며, 이의 소스가 일정한 공급측 전류 소스(I2)에 연결된다. 트랜지스터(M9)는 소스 상에서 양의 입력 전압(VIP)의 레벨-시프트된 버전인 전압(VIP_LS)을 생성한다. 증폭기(102)는 또한 p-채널(MOSFET)(M10)을 포함하고 이의 게이트가 음의 입력 신호 전압(VIN)을 수신하고, 이의 드레인이 접지에 연결되며, 이의 소스가 일정한 공급측 전류 소스(I3)에 연결된다. 트랜지스터(M10)는 소스 상에서 입력 신호 전압(VIN)의 레벨-시프트된 버전인 전압(VIN_LS)을 생성한다.
트랜스컨덕터(GM2)는 한 쌍의 n-채널(MOSFETs)(M5 및 M6)을 포함하고 이의 소스 단자가 일정한 접지측 전류 소스(MNTAIL1)와 함께 공통 노드를 공유한다. 트랜지스터(M5)의 게이트는 양의 레벨-시프트된 입력 신호 전압(VIP_LS)을 수신하고, 트랜지스터(M6)는 음의 레벨-시프트된 입력 신호 전압(VIN_LS)을 수신한다. 트랜지스터(M)는 노드(A)에 연결되고, 트랜지스터(M6)의 드레인은 노드(B)에 연결된다.
트랜스컨덕터(GM3)는 한 쌍의 n-채널(MOSFETs)(M7 및 M8)을 포함하고 이의 소스 단자가 전압(NBAS)에 의해 제어되는 접지측 전류 소스(MNTAIL0A)와 함께 공통 노드를 공유한다. 트랜지스터(M7)의 게이트는 양의 레벨-시프트된 입력 신호 전압(VIP_LS)을 수신하고, 트랜지스터(M8)의 게이트는 음의 레벨-시프트된 입력 신호 전압(VIN_LS)을 수신한다. 트랜지스터(M7)의 드레인은 노드(B)에 연결되고, 트랜지스터(M8)의 드레인은 노드(A)에 연결된다.
증폭기(102)는 또한 한 쌍의 p-채널(MOSFETs)(M2 및 M3)을 포함하고 이의 게이트가 노드(PBIAS)에서 서로 연결된다. 트랜지스터(M2 및 M3)의 소스는 공급 전압(VDD)에 연결된다. n-채널(MOSFETs)(M4)의 소스는 접지에 연결되고 및 이의 드레인은 트랜지스터(M4)의 게이트 또한 연결된 노드(NBIAS)에서 트랜지스터(M3)의 드레인에 연결된다. 상술한 바와 같이, 전압(NBIAS)은 전류 소스(MNTAIL0A 및 MNTAIL0B)를 제어한다.
증폭기(102)는 또한 한 쌍의 n-채널(MOSFETs)(M0 및 M1)을 포함하고 이의 드레인이 서로 연결되고 노드(PBIAS)에서 트랜지스터(M2)의 드레인에 연결된다. 트랜지스터(M0 및 M1)의 소스는 서로 연결되고 일정한 접지-측 전류 소스(I1)에 연결된다. 트랜지스터(M0)의 게이트는 양의 입력 신호 전압(VIP)을 수신하고 트랜지스터(M1)의 게이트는 음의 입력 신호 전압(VIN)을 수신한다. 트랜지스터(M2 및 M3)는 입력 신호 전압(VIP 및 VIN)의 함수로서 노드(PBIAS)에서 게이트 전압을 생성하는 공급측 전류 미러로서 작동한다. 게이트 전압(PBAIS)은 공급측 전류 소스(IB1, IB2, IB3 및 IB4)를 제어하는 데 사용된다. 전류 소스(IB1 및 IB2)는 트랜스컨덕터(GM2)의 바이어스 전류를 제공하고, 전류 소스(IB3 및 IB4)는 트랜스컨덕터(GM3)의 바이어스 전류를 제공한다. 전압(PBIAS)의 제어 하에, 전류 소스(IB1 내지 IB4)는 입력 신호 전압(VIP 및 VIN)의 전압 스윙에 걸쳐 가산 노드에서 일정한 DC 바이어스 전류를 유지하도록 작동하며, 이는 증폭기(102)의 선형성을 유리하게 개선하고 THD를 감소시킨다. 보다 구체적으로, 전류 소스(IB1)는 입력 신호 전압(VIP 및 VIN)의 전압 스윙에 걸쳐 일정한 바이어스 전류를 유지하도록 트랜지스터(M5)의 드레인에 바이어스 전류를 제공하기 위해 공급 전압(VDD)과 노드(A) 사이에 연결되고; 전류 소스(IB2)는 입력 신호 전압(VIP 및 VIN)의 전압 스윙에 걸쳐 일정한 바이어스 전류를 유지하도록 트랜지스터(M6)의 드레인에 바이어스 전류를 제공하기 위해 공급 전압(VDD)과 노드(B) 사이에 연결되고; 전류 소스(IB3)는 입력 신호 전압(VIP 및 VIN)의 전압 스윙에 걸쳐 일정한 바이어스 전류를 유지하도록 트랜지스터(M11)의 드레인에 바이어스 전류를 제공하기 위해 공급 전압(VDD)과 노드(A) 사이에 연결되고; 그리고 전류 소스(IB4)는 입력 신호 전압(VIP 및 VIN)의 전압 스윙에 걸쳐 일정한 바이어스 전류를 유지하도록 트랜지스터(M12)의 드레인에 바이어스 전류를 제공하기 위해 공급 전압(VDD)과 노드(B) 사이에 연결된다. 바람직하게는, 전류 소스(IB1, IB2, IB3 및 IB4)는 동일한 크기의 트랜지스터를 포함하고, 동일한 공급 전압(VDD)에 연결되어 트랜지스터(M5, M6, M11 및 M12)에 동일한 전류를 각각 제공한다. 일 양태에서, 전류 소스(IB1 내지 IB4) 각각은 p-채널(MOSFET)을 포함하고 이의 게이트는 노드(PBIAS)에 연결된다. 하기에서 보다 상세하게 설명되는 바와 같이 PBIAS의 전압은 전류 소스(IB1 내지 IB4)를 제어하는 데 사용된다.
일반적으로, 증폭기(102)는 다음과 같이 작동한다. 입력 신호 전압(즉, VIP 및 VIN)이 낮을 때(예컨대, 0.8 볼트 미만), 트랜스컨덕터(GM1 및 GM3)는 비활성화되고, 트랜스컨덕터(GM2)는 활성화되어 노드(A 및 B) 상에서 출력 신호 전류를 제공한다. NBIAS 전압이 전류 소스(MNTAIL0A 및 MNTAIL0B)를 제어하여 트랜스컨덕터(GM1 및 GM3)로부터 후미 전류를 보류하기 때문에 트랜스컨덕터(GM1 및 GM3)는 비활성화된다. 제어 전압(NBIAS)은 다음과 같이 전류 소스(MNTAIL0B 및 MNTAIL0A)를 턴 오프시키도록 작동한다. 입력 신호 전압이 낮을 때(예컨대, 0.8 볼트 미만), 트랜지스터(M0 및 M1)는 턴 오프되고, 트랜지스터(M2 및 M3)에 의해 형성된 전류 미러가 차단되어 트랜지스터(M4)로 흐르는 전류는 턴 오프되며, 전압(MBIAS)은 0 볼트에 근접하다. 입력 신호 전압이 높을 때(예컨대, 2.2 볼트 초과), 트랜스컨덕터(GM2 및 GM3)는 비활성화되고, 트랜스컨덕터(GM1)는 활성화되어 노드(A 및 B) 상에서 출력 신호 전류를 제공한다. 트랜지스터(M9 및 M10)의 소스는 - VIP 및 VIN을 각각 레벨 시프트 함 - 전류 소스(I2 및 I3)가 차단될 정도로 너무 높아지기 때문에 트랜스컨덕터(GM2 및 GM3)는 턴 오프된다. 따라서, 트랜스컨덕터(GM2 및 GM3)의 입력에 존재하는 신호 내용이 없고, 이는 트랜스컨덕터(GM2 및 GM3)가 신호 전류를 생성하지 못하게 한다. 입력 신호 전압이 입력 전압 범위(예컨대, 0.8 및 2.2 볼트 사이)의 중간에 있을 때, 3개의 이러한 트랜스컨덕터 모두는 활성화되고; 다만, 트랜스컨덕터(GM1)가 노드(A 및 B) 상에서 출력 신호 전류를 제공하도록 (출력이 노드(A 및 B)에 역으로 연결되기 때문에, 도 3과 관련하여 하기에서 추가로 설명되는 바와 같이) 트랜스컨덕터(G2 및 G3)는 효과적으로 서로를 상쇄한다. 따라서, 임의의 주어진 입력 전압에 대해, 단 하나의 트랜스컨덕터만이 신호 전류를 생성하기 때문에 일반적으로 고선형 입력 및 출력 레일-투-레일 특성을 제공하기 위해 3개의 트랜스컨덕터는 함께 작동한다.
일반적으로, 입력 트랜스컨덕터(GM2 및 GM3)에 대한 공급측 바이어스 전류는 입력 신호 레벨로 전환된다. 입력 신호 레벨이 낮을 때(예컨대, 0.8 볼트 미만), 트랜지스터(M0 및 M1)는 턴 오프되고, 트랜지스터(M2 및 M3)에 의해 형성된 전류 미러가 차단되며, 전압(PBIAS)은 공급 전압(VDD)에 근접하고 전압(NBIAS)은 0 볼트에 근접하며, 이는 전류 소스(IB1, IB2, IB3 IB4, MNTAIL0A 및 MNTAIL0B)를 턴 오프시킨다. 이러한 조건 중, 노드(A 및 B)로 흐르는 전류는 전류 소스(IB5 및 IB6)에 의해 설정되고, 노드(A 및 B)로 흐르는 전류는 전류 소스(MNTAIL1)로 흐르는 전류와 동일하다. 입력 신호 전압이 낮지 않을 때(예컨대, 0.8 볼트 초과), 트랜지스터(M0 및 M1)는 턴 온되고, 트랜지스터(M2 및 M3)에 의해 형성된 전류 미러를 턴 온시키고 전압(PBIAS)은 원하는 작동 전압으로 설정되며, 이는 전류 소스(IB1, IB2, IB3 IB4, MNTAIL0A 및 MNTAIL0B)를 턴 온시키게 된다. 이러한 작동 조건 중, 전류(IB1 및 IB2)는 전류 소스(MNTAIL0A)로 흐르는 전류와 같고, 전류(IB3 및 IB4)는 전류 소스(MNTAIL0B)로 흐르는 전류와 동일하다. 동시에, MNTAIL1으로 흐르는 전류는 IB5 및 IB6에 의해 설정된다. 따라서, 모든 입력 전압 레벨에서, 가산 노드(A 및 B)로 흐르는 전류는 일정하게 유지되고, 가산 노드(A 및 B) 상에서 전압 스윙을 감소시킨다. 이러한 방식으로, 가산 노드(A 및 B)로부터 도입된 전압 비선형성이 감소된다. 그 결과, 출력단의 바이어스 전류는 입력단의 스윙에 따라 변화하지 않으며, 증폭기(102)는 일정한 바이어스 전류를 유지하지 않는 종래의 증폭기에 비해 개선된 선형성 또는 더 낮은 THD를 갖게 된다. 일 양태에서, 증폭기(102)는 입력 신호 스윙에 걸쳐 80 dB 초과의 선형성을 유지하면서 0 내지 3 볼트의 피크-투-피크 단일단 입력 신호를 입력할 수 있다.
이제 도 3을 참조하면, 본 개시의 양태에 따른 고선형 입력 및 출력 레일-투-레일 증폭기(102)(예컨대, 도 2의 증폭기(102))의 부분을 도시하는 회로도를 나타낸다. 도 3은 예컨대, 도 2의 트랜스컨덕터(GM2 및 GM3), 전류 소스(I2 및 I3), 트랜지스터(M9 및 M10), 그리고 전류 소스(MNTAIL0A 및 MNTAIL1)를 도시한다. 트랜스컨덕터(GM2 및 GM3)는 트랜스컨덕턴스-상쇄 트랜스컨덕터 쌍으로 작동한다. 도 3의 양태에서, 트랜스컨덕터(GM2)의 입력 장치(M5 및 M6) 및 트랜스컨덕터(GM3)의 입력 장치(M7 및 M8)는 n-채널(MOSFETs)이고; 다만, 입력 장치가 다른 유형인 다른 양태가 고려된다. 하나의 트랜스컨덕터에 의해 형성된 신호 전류가 다른 트랜스컨덕터에 의해 상쇄되며, 전류가 출력으로 효과적으로 흐르지 않도록 미세 전류를 생성하는 2개의 트랜스컨덕터가 출력에서 서로 연결될 때, 트랜스컨덕턴스-상쇄 트랜스컨덕터 쌍이 형성된다. 노드(C)의 전압이 트랜스컨덕터(GM2 및 GM3)의 소스 전압의 평균이 되도록 트랜스컨덕터(GM2)의 소스, 즉, 입력 장치(M5 및 M6)의 소스는 저항(R2)을 통해 노드(C)에 연결되고, 트랜스컨덕터(GM3)의 소스, 즉, 입력 장치(M7 및 M8)의 소스는 저항(R3)을 통해 노드(C)에 연결된다. 노드(C)의 전압이 웰에 인가되도록 노드(C)는 M8을 통해 입력 장치(M5)의 웰에 연결되며, 이는 역바이어스 효과를 유리하게 제거하는 경향이 있고, 이는 증폭기(102)의 선형성을 증가시키고 THD를 감소시킨다. 또한, 입력 장치(M5 내지 M8)는 동일한 웰(예컨대, P-기판(406)) 상에서 깊은 N-웰(DNW)(404)로 둘러싸인 도 4의 P-웰(402))에 배치되고 (도 4에서 도시한 바와 같이) 공통 중심을 가지며, 이는 프로세스 불일치를 유리하게 상쇄하고, 이는 증폭기(102)의 선형성을 증가시키고 THD를 감소시킨다. CMOS 프로세스에서 제조된 MOS 트랜지스터는 네 개의 단자: 게이트, 드레인, 소스 및 벌크를 갖는다. 게이트 및 벌크 단자는 각각 관련 게이트 트랜스컨덕턴스 및 바디 트랜스컨덕턴스를 갖는다. 벌크/바디 트랜스컨덕턴스에 의해 생성된 전류가 0이 되도록 벌크 및 소스 전압이 서로 추적하게 하는 것이 필수적이다. 그렇지 않으면, 바디 단자와 관련된 트랜스컨덕턴스는 벌크 및 소스 단자 사이의 전압에 비례하는 전류를 주입할 것이다. 주입된 전류는 신호에 따라 달라지므로, 비선형이다. 정상 작동에서, 증폭기(102)는 VIP 및 VIN이 동일하도록 강제하기 때문에, 트랜지스터(M5 내지 M8)의 소스 단자는 VIP/VIN으로부터 레벨-시프트된 전압을 인지한다. VIP 및 VIN의 전압은 0 내지 3 볼트 사이에서 스윙할 수 있기 때문에, 트랜지스터(M5 내지 M8)의 소스 단자는 큰 전압 변동을 인지한다. 상기 방식으로 저항을 연결함으로써, VIP 및 VIN 상에서 평균 전압을 추적하는 공통 노드가 생성된다. 노드(C)를 트랜지스터의 웰/바디/벌크에 연결함으로써, 바디 트랜스컨덕턴스는 무효가 된다. 또한, 벌크 터미널을 공통 네트에 연결함으로써, 트랜지스터(M5 내지 M8)는 동일한 웰에서 곤봉화(Clubbed)될 수 있으며, 이는 트랜지스터(M5 내지 M8)의 공통 중심화를 가능하게 한다. 그 결과, 임의의 프로세스 변동이 유리하게 상쇄되며, GM2 및 GM3의 트랜스임피던스는 매우 유사하고 드레인 연결로 인해 상쇄된다.
추가적으로, 노드(D)의 제 2 전압이 입력 장치(M9 및 M10)의 소스 전압의 평균이 되도록 입력 장치(M9)의 소스는 저항(R4)을 통해 노드(D)에 연결되고, 입력 장치(M10)의 소스는 R4와 동일한 값의 저항(R5)을 통해 노드(D)에 연결된다. 노드(D)의 전압이 웰에 인가되도록 노드(D)는 입력 장치(M9 및 M10)의 웰에 연결되며, 이는 역바이어스 효과를 유리하게 제거하는 효과가 있다. 또한, 입력장치(M9 및 M10)는 동일한 웰에 배치되어 공통 중심을 가지며, 이는 프로세스 불일치를 유리하게 상쇄하는 경향이 있다.
이제 도 5를 참조하면, 본 개시의 양태에 따른 고선형 입력 및 출력 레일-투-레일 증폭기(102)(예컨대, 도 2의 증폭기(102))의 부분을 도시하는 회로도를 나타낸다. 보다 구체적으로, 도 5는 완전한 레일-투-레일 입력 공통 모드 전압 범위에 걸쳐 선형성을 개선하기 위해 증폭기(102) 내의 트랜스컨덕터(GM1 내지 GM3)에 대한 오프셋을 트리밍하는 시스템 및 방법을 도시한다. 도 5에 도시된 증폭기(102)의 부분은 도 2에 도시된 것과 유사하다. 다만, 도 5의 양태는 또한 출력이 가산 노드(즉, 도 1의 노드(A 및 B))와 연결된 제 1 전류 디지털-아날로그 변환기(I-DAC)(502) 및 출력이 각각의 레벨-시프트된 입력 전압(VIP_LS 및 VIN_LS)을 생성하는 PMOS 트랜지스터(M9 및 M10)의 각각의 드레인에 연결된 제 1 I-DAC(504)를 포함한다.
상술한 바와 같이, 레일-투-레일 입력 공통 모드 범위에 걸쳐 고선형 방식으로 작동하도록 출력 전류를 생성하는 입력 전압을 처리하기 위해, 입력 신호 레벨에 따라, 증폭기(102)는 트랜스컨덕터(GM1, GM2 및 GM3)의 다른 조합을 사용한다. 일 양태에서, 레일-투-레일 입력 공통 모드 범위는 0 볼트의 하부 레일에서 3 볼트의 상부 레일까지이다. 구체적으로, 증폭기(102)는 입력 전압이 하부 레일에 근접할 때, GM2이 출력 전류를 제공하고; 입력 전압이 상부 레일에 근접할 때, GM1이 출력 전류를 제공하며; 그리고 입력 전압이 중간에 있을 때, 3개의 트랜스컨덕터 모두는 출력 전류를 제공하지만, GM1이 출력 전류를 효과적으로 제공하도록 GM2 및 GM3가 서로를 상쇄하는: 3가지 다른 모드에서 작동할 수 있다.
증폭기(102)의 제조 중, 프로세스 구배는 트랜스컨덕터 내의 오프셋 또는 전류 불일치를 생성할 수 있다. 예를 들어, NMOS 트랜지스터(M1 및 M2)의 임계 전압이 약간 다르다면, 트랜스컨덕터(GM1)는 오프셋을 포함하는 전류를 생성할 수 있다. NMOS 트랜지스터(M5 및 M6)의 임계 전압이 약간 다른 경우, 트랜스컨덕(GM2)에 의해 유사한 전류 오프셋이 생성될 수 있고, NMOS 트랜지스터(M7 및 M8)의 임계 전압이 약간 다른 경우, 트랜스컨덕터(GM3)에 의해 전류 오프셋이 생성될 수 있다. 추가적으로, PMOS 트랜지스터(M9 및 M10)의 임계 전압이 약간 다르다면, 레벨-시프트된 입력 전압(VIP_LS 및 VIN_LS) 상에 전압 오프셋이 나타날 수 있고 이는 트랜스컨덕터(GM2 및 GM3)에 의해 전류 출력 상에서 오프셋을 유발할 수 있다. I-DAC1(502) 및 I-DAC2(504)를 사용하는 증폭기(102)의 작동 중에 트리밍될 수 있도록 오프셋은 증폭기(102)의 제조 중에 측정되고 저장될 수 있다.
동작 중, 제어 회로(미도시)는 I-DAC1(502)에 디지털 값을 제공하며, 이에 응답하여, 제어 회로가 디지털 값에 대응하는 가산 노드 상에 아날로그 전류를 생성하도록 지시할 때, I-DAC1(502)은 그렇게 한다. I-DAC1(502)에 의해 생성된 전류는 측정된 오프셋을 무효화하기 위해, 즉, 오프셋을 트리밍하기 위해 제조 중 측정된 오프셋의 크기와 같고 이의 부호와 반대이다. 유사하게, 제어 회로는 전류값을 나타내는 I-DAC2(502)에 디지털값을 제공하고 I-DAC2(504)는 응답하여 오프셋을 트리밍하기 위해 제조 중 측정된 오프셋의 크기와 같고 이의 부호와 반대인 대응하는 아날로그 전류를 생성한다. 유리하게, 제어 회로는 I-DAC1(502) 및 I-DAC2(504)가 증폭기(102)의 동작하는 모드에 따라 적절한 시간에 각각의 오프셋을 트리밍하게 한다. 보다 구체적으로, I-DAC1(502)는 일부 작동 모드 중(예컨대, 입력 전압이 중간 범위에 근접하거나 또는 초과할 때, 예컨대 0.8 볼트를 초과) 활성화되는 NMOS 장치(M5, M6, M7, M8, M11 및 M12)에 의해 형성되는 트랜스컨덕터(GM1, GM2 및 GM3)와 관련된 오프셋을 트리밍하는 반면, I-DAC2(504)는 다른 작동 모드 중(예컨대, 입력 전압이 접지, 예컨대 중간-범위 미만에 근접할 때) 활성화되는 PMOS 장치(M9 및 M10) 및 트랜스컨덕터(GM2 및 GM3)와 관련된 오프셋을 트리밍한다. 이러한 방식으로, 오프셋은 증폭기(102)의 작동 중에 레일-투-레일 공통 모드 입력 전압 범위에 걸쳐 트리밍되고, 이에 의해 유리하게 증폭기의 선형성을 증가시키고 THD를 감소시킨다. 보다 구체적으로, 전체 레일-투-레일 공통 모드 입력 전압 범위에서 오프셋을 트리밍하는 I-DACs 모두의 이점이 없다면, 유의미한 비선형성이 관찰될 수 있다. 예를 들어, I-DAC1(502)만 존재하고 I-DAC2(504)는 부재한다고 가정하자. 이러한 경우, I-DAC1(502)는 고 입력 전압 범위에서 작동과 관련된 오프셋을 보상할 것이고; 다만, 입력 전압이 접지(예컨대, 0.8 볼트 미만)에 접근할 때, PMOS 장치와 관련된 오프셋에 대한 보상이 없기 때문에 출력 전압의 오프셋이 관찰될 수 있으며, 이는 2차 비선형성을 유발할 수 있다. 즉, 입력 전압이 특정 레벨을 교차할 때마다, 출력 전류에서 단차가 발생할 수 있고, 이는 바람직하지 않은 톤으로 나타날 수 있다.
이제 도 6을 참조하면, 본 개시의 양태에 따른 증폭기를 보호하기 위한 입력 보호 회로(600)를 도시하는 도면을 나타낸다. 보호된 증폭기는 도 1의 하위시스템(100)에 사용된 증폭기(102)와 같은 증폭기일 수 있다. 보호 회로(600)는 한 쌍의 스위치(601)를 포함한다. 각각 스위치(601)의 한 측은 증폭기(102)의 입력 장치의 게이트, 예컨대 도 2의 트랜지스터의 게이트(M0, M1, M9, M10, M11 및 M12)에 연결된다. 스위치(601)의 다른 측은 입력에 연결되며; 보다 구체적으로, 스위치(601) 중 하나는 핀(SENSE)을 통해 외부 센서에 연결되고, 다른 스위치(601)는 핀(EXOUT)을 통해 외부 부하에 연결된다. 스위치(601)의 게이트는 AND 게이트(605)의 출력에 의해 제어되는 스위치 드라이버(608)에 연결된다. AND 게이트(605)의 하나의 입력은 주로 참이고 시스템(100)의 전원 감소를 수행해야 할 때 거짓이 되는 PWRDWNB 신호를 수신한다. AND 게이트(605)의 다른 입력은 비교기(606)의 출력의 부정 버전이다. 비교기(606)는 하나의 입력 상에서 접지와 전류 소스(Ibg) 사이에 연결된 저항(R6)에 의해 생성되는 기준 전압(예컨대, 대략 1.25 볼트)을 수신한다. 비교기(606)는 다른 입력 상에서 도 1의 SENSE 핀의 전압(VSNS)의 강압 버전을 수신한다. 접지에 연결된 저항(R5) 및 저항(R5)과 SENSE 핀 사이에 직렬로 연결된 저항(R4)은 전압 강압(예컨대, SENSE 핀의 대략 0.35 전압)를 달성한다. 도 1과 관련하여 상술한 바와 같이, SENSE 핀은 여기 출력 전압(VEXO)에 응답하여 수동 센서(112)에 의해 생성된 전류(ISNS)를 감지하는 데 사용될 수 있다.
주로, 비교기(606) 출력은 거짓이고, PWRDWNB 신호는 주로 참이기 때문에, AND 게이트(605)의 출력은 주로 참이 되고, 이는 스위치(601)를 폐쇄시킨다. 다만, SENSE 핀 상에서 전압이 임계값(예컨대, 3.6 볼트)을 초과하여 상승하도록 잘못된 거짓 단락이 SENSE 핀에서 발생하면, 비교기(606)는 출력 상에서 참 신호를 생성하고, 이는 AND 게이트(605)가 거짓 출력을 생성하게 하고, 이는 스위치(601)가 개방되게 하고, 이에 의해 증폭기(102)로부터 단락된 SENSE 핀을 단절시키고 증폭기(102)의 입력 장치를 보호한다. 추가적으로, 비교기(606)의 출력은 인터럽트로서 디지털 회로(예컨대, 제어 프로세서)에 제공된다.
이제 도 7을 참조하면, 본 개시의 양태에 따른 트랜스임피던스 이득 부재의 디지털 보정을 도시하는 도면을 나타낸다. 도 1의 시스템(100)의 부분, 즉 증폭기(102), ADC1(108), ADC2(118), 외부 전류 소스(ISNS), SENSE 핀 그리고 트랜스임피던스 이득 부재(Rf)가 도시되어 있다. 추가적으로, 보정 엔진(702)은 ADC1(108) 및 ADC2(118)의 출력을 수신한다. 보정 엔진(702)은 다음과 같이 ADCs(108/118)를 사용하여 트랜스임피던스 이득 부재(Rf)를 보정한다.
출력 전압(VTIAO)은 식(1)에서 나타낸 바와 같이 감지된 전류(ISNS) 및 트랜스임피던스 이득 부재(Rf)의 곱으로 연산 가능하다.
Figure pat00001
보정 엔진(702)은 하기 식(2) 내지(5)와 관련하여 설명된 바와 같이, 일 양태에 따른 디지털 보정 루프를 수행할 수 있다. NRf는 트랜스임피던스 이득 부재(Rf)의 디지털 표현을 의미한다. NTIAO는 ADC2(118)의 출력을 나타낸다. NEXO는 ADC1(108)의 출력을 나타낸다. k는 출력(NTIAO)을 생성하는 전류(Isns)의 디지털 표현을 나타내고, 이는 식(2)에서 나타낸 바와 같이 연산 가능하다.
*
Figure pat00002
시스템(100)의 제조 중, 외부 전류 소스(ISNS)를 사용하여 전류(k)를 인가할 수 있고, 디지털 출력, NTIAO-1,을 읽어낼 수 있으며, 식(3) 및 (4)를 사용하여 Rf의 실제 값을 계산할 수 있다.
Figure pat00003
Figure pat00004
그런 다음 식(5)에 따라 여기 출력의 존재 하에 보정된 출력을 얻을 수 있다.
Figure pat00005
ADC2(118)의 각 출력 샘플은 보정될 수 있다. 이러한 방식으로, 트랜스임피던스 이득 부재(Rf) 보정의 높은 정확도를 달성할 수 있다. 정확도는 오직 외부 전류 소스 및 ADCs(108/118)의 정밀도에 의해 효과적으로 제한된다. 일 양태에서, 교류는 시스템(100)에서 임의의 직류 오프셋에 대한 의존성을 제거하는 데 사용될 수 있다. 일 양태에서, ±1 %의 트랜스임피던스 이득 부재 정확도가 달성된다.
구체적으로 도면과 관련하여, 본원에 기재된 다양한 작동은 다른 회로 또는 다른 하드웨어 구성요소에 의해 구현될 수 있다는 것이 - 특히 본 개시의 이점을 갖는 당업자에 의해 - 이해되어야 한다.
주어진 방법의 각 작동이 수행되는 순서는 달리 명시하지 않는 한 변경될 수 있으며, 본원에 도시된 시스템의 다양한 구성요소가 추가, 재정렬, 조합, 생략, 수정될 수 있다. 본 개시 그러한 수정 및 변경 모두를 포함하는 것으로 의도되며, 따라서, 상기 설명은 제한적인 의미가 아니라 예시적인 것으로 간주되어야 한다.
유사하게, 본 개시는 특정 양태를 언급하지만, 본 개시의 범주 및 적용 내에서 이러한 양태에 대해 특정 수정 및 변경이 이루어질 수 있다. 더욱이, 특정 양태와 관련하여 본원에 기재된 임의의 이점, 장점 또는 문제 해결책은 중요하거나, 요구되거나 또는 필수적인 특징 또는 구성요소로 해석되는 것을 의도하지 않는다.
마찬가지로 본 개시의 이점을 포함하는 추가 양태는 당업자에게 명백할 것이며 이러한 양태는 본원에 포함되는 것으로 간주되어야 한다. 본원에 인용된 모든 예시 및 조건부 언어는 발명자가 기술을 발전시키는 데 기여한 개시 및 개념을 독자가 이해하는데 도움을 주기 위한 교육 목적으로 의도되고 이러한 특정하여 인용된 예시 및 조건에 제한되지 않는 것으로 해석된다.
본 개시는 당업자가 이해하게 될 본원의 예시적 양태에 대해 모든 변경, 치환, 변형, 대체 및 수정을 포함한다. 유사하게, 적절한 경우, 첨부된 청구범위는 당업자가 이해하게 될 본원의 예시적 양태에 대해 모든 변경, 치환, 변형, 대체 및 수정을 포함한다. 또한, 첨부된 청구범위에서
측정 기능을 수행하기 위해 사용되고, 이를 위해 배열되고, 이를 수행할 능력이 있고, 이를 수행하도록 구성되며, 이를 수행할 수 있고, 이를 수행하도록 작동 가능하며 또는 작동하는 장치 또는 시스템 또는 장치 또는 시스템의 구성요소에 대한 참조는 해당 장치, 시스템, 또는 구성요소가 그렇게 사용되고, 배열되며, 수행 능력이 있고, 구성되고, 가능하고, 작동 가능 또는 작동하는 한, 이 또는 해당 특정 기능의 활성화, 턴 온, 잠금 해제 여부와 상관없이 해당 장치, 시스템, 또는 구성요소를 포함한다.

Claims (6)

  1. 레일-투-레일 입력 공통 모드 범위에 걸쳐 선형성을 증가시키기 위해 증폭기의 트랜스컨덕터의 오프셋을 트리밍하는 방법에 있어서,
    상기 증폭기는 입력 전압을 수신하고 상기 입력 전압이 높을 때, 상기 입력전압을 처리하는 제 1 하나 이상의 트랜스컨덕터 및 상기 입력 전압이 낮을 때, 상기 입력 전압을 처리하는 제 2 하나 이상의 트랜스컨덕터를 포함하고;
    상기 고입력 전압을 처리하는 상기 제 1 하나 이상의 트랜스컨덕터의 오프셋을 트리밍하기 위해 제 1 전류 디지털-아날로그 변환기(I-DAC)를 사용하는 단계; 및
    상기 저입력 전압을 처리하는 상기 제 2 하나 이상의 트랜스컨덕터의 오프셋을 트리밍하기 위해 제 2 I-DAC를 사용하는 단계:를 포함하고;
    상기 제 1 및 제 2 I-DACs의 사용은 상기 레일-투-레일 입력 공통 모드 범위에 걸쳐 낮은 오프셋을 달성하는것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    입력신호 전압 함수로서 공급측 전류 미러 게이트 전압을 생성하는 단계; 및
    상기 트랜스컨덕터의 바이어스 전류를 제공하기 위해 상기 게이트 전압을 사용하는 단계:를 더 포함하고,
    상기 바이어스 전류는 일정하게 유지되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    평균 소스 전압을 제공하기 위해 상기 제 1 하나 이상의 트랜스컨덕터의 소스 전압을 평균화하고, 상기 제 1 하나 이상의 트랜스컨덕터는 트랜스컨덕턴스-상쇄 트랜스컨덕터를 포함하는 단계; 및
    역바이어스 효과를 감소시키기 위해서 상기 트랜스컨덕턴스-상쇄 트랜스컨덕터의 트랜지스터의 웰에 상기 평균 소스 전압을 인가하는 단계:를 더 포함하고;
    상기 트랜지스터는 동일한 웰에 배치되고 그리고 프로세스 불일치를 상쇄하기 위해 공통 중심을 갖는 것을 특징으로 하는 방법.
  4. 입력 전압이 높을 때, 상기 입력 전압을 처리하는 제1 하나 이상의 트랜스컨덕터;
    상기 입력 전압이 낮을 때, 상기 입력 전압을 처리하는 제 2 하나 이상의 트랜스컨덕터;
    상기 제 1 하나 이상의 트랜스컨덕터의 오프셋을 트리밍하기 위해 사용되는 제 1 전류 디지털-아날로그 변환기(I-DAC); 및
    상기 제 2 하나 이상의 트랜스컨덕터의 오프셋을 트리밍하기 위해 사용되는 제 2 I-DAC:를 포함하고;
    상기 제 1 및 제 2 I-DACs의 사용은 증폭기가 작동하는 레일-투-레일 입력 공통 모드 범위에 걸쳐 낮은 오프셋을 달성하는 것을 특징으로 하는 증폭기.
  5. 제 4 항에 있어서,
    상기 트랜스컨덕터는 입력 신호를 수신하고, 상기 입력 신호는 전압 스윙을 가지며;
    상기 입력 신호 전압 함수로서 게이트 전압을 생성하는 공급측 전류 미러; 및
    상기 입력 신호의 상기 전압 스윙에 걸쳐 일정한 바이어스 전류를 유지하기 위해 상기 게이트 전압 함수로서 상기 트랜스컨덕터의 바이어스 전류를 제공하는 전류 소스:를 더 포함하는 것을 특징으로 하는 증폭기.
  6. 제 4 항에 있어서,
    상기 제 1 하나 이상의 트랜스컨덕터는 트랜스컨덕턴스-상쇄 트랜스컨덕턴스를 포함하고;
    평균 소스 전압을 제공하기 위해 상기 제 1 하나 이상의 트랜스컨덕터의 소스 전압을 평균화하고 그리고 역바이어스 효과를 감소시키기 위해 상기 트랜스컨덕턴스-상쇄 트랜스컨덕터의 트랜지스터의 웰에 평균 소스 전압을 인가하는 저항:을 더 포함하고;
    상기 트랜지스터는 동일한 웰에 배치되고 그리고 프로세스 불일치를 상쇄하기 위해 공통 중심을 갖는 것을 특징으로 하는 증폭기.
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