KR20220096586A

KR20220096586A - Gate driving circuit and display device including gate driving circuit

Info

Publication number: KR20220096586A
Application number: KR1020200189164A
Authority: KR
Inventors: 장민준
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-12-31
Filing date: 2020-12-31
Publication date: 2022-07-07

Abstract

The present specification relates to a gate driving circuit and a display device including the gate driving circuit, and more particularly, to a gate driving circuit having a reduced size and a display device including the gate driving circuit. The gate driving circuit according to an embodiment of the present specification comprises a plurality of stage circuits supplying a gate signal to each gate line and including node Q, node QB, and node Bi. In one embodiment of the present specification, each stage circuit includes a reset unit, a node Q control unit, a node Q stabilization unit, an inverter unit, a node QB stabilization unit, a node Bi stabilization unit, a node Bi control unit, a carry signal output unit, and a gate signal output unit.

Description

A display device including a gate driving circuit and a gate driving circuit

본 명세서는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 감소된 사이즈를 갖는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것이다.The present specification relates to a gate driving circuit and a display device including the gate driving circuit, and more particularly, to a gate driving circuit having a reduced size and a display device including the gate driving circuit.

최근 액정 표시 장치, 유기 발광 표시 장치, 발광 다이오드 디스플레이 장치, 전기 영동 표시 장치 등 평판 표시 패널을 이용한 표시 장치가 널리 사용되고 있다.Recently, a display device using a flat panel display such as a liquid crystal display device, an organic light emitting diode display device, a light emitting diode display device, and an electrophoretic display device has been widely used.

표시 장치는 발광 소자와 발광 소자를 구동하기 위한 픽셀 회로를 갖는 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 회로는 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 게이트 신호에 따라 구동 트랜지스터의 게이트-소스 전압을 제어(또는 프로그래밍)하는 적어도 하나의 스위칭 트랜지스터를 포함한다. 픽셀 회로의 스위칭 트랜지스터는 표시 패널의 기판에 배치되는 게이트 구동 회로에서 출력되는 게이트 신호에 의해 스위칭될 수 있다.The display device may include a light emitting element and pixels having a pixel circuit for driving the light emitting element. For example, the pixel circuit includes a driving transistor for controlling a driving current flowing through the light emitting device, and at least one switching transistor for controlling (or programming) a gate-source voltage of the driving transistor according to a gate signal. The switching transistor of the pixel circuit may be switched by a gate signal output from a gate driving circuit disposed on a substrate of the display panel.

표시 장치는 영상이 표시되는 영역인 표시 영역 및 영상이 표시되지 않는 영역인 비표시 영역을 포함한다. 비표시 영역의 크기가 줄어들수록 표시 장치의 테두리 또는 베젤의 크기가 감소하고 표시 영역의 크기가 증가한다.The display device includes a display area that is an area in which an image is displayed and a non-display area that is an area in which an image is not displayed. As the size of the non-display area decreases, the size of the border or bezel of the display device decreases and the size of the display area increases.

표시 장치에서 게이트 구동 회로는 비표시 영역에 배치되므로, 게이트 구동 회로의 크기가 감소할수록 표시 영역의 크기가 증가한다.In the display device, since the gate driving circuit is disposed in the non-display area, the size of the display area increases as the size of the gate driving circuit decreases.

게이트 구동 회로는 다수의 스테이지 회로를 포함한다. 각각의 스테이지 회로는 게이트 신호를 생성하기 위한 다수의 트랜지스터를 포함한다. 각각의 스테이지 회로에 포함되는 트랜지스터의 수가 많을수록 스테이지 회로의 크기 및 게이트 구동 회로의 크기가 커진다. 따라서 게이트 구동 회로의 크기를 줄이고 표시 영역의 크기를 증가시키기 위해서는 각각의 스테이지 회로에 포함되는 트랜지스터의 수를 줄일 필요가 있다.The gate driving circuit includes a plurality of stage circuits. Each stage circuit includes a number of transistors for generating a gate signal. As the number of transistors included in each stage circuit increases, the size of the stage circuit and the size of the gate driving circuit increase. Accordingly, in order to reduce the size of the gate driving circuit and increase the size of the display area, it is necessary to reduce the number of transistors included in each stage circuit.

본 명세서는 전술한 기술적 문제를 해결하기 위한 실시예들을 제공한다.The present specification provides embodiments for solving the above-described technical problem.

본 명세서의 목적은 스테이지 회로를 구성하는 트랜지스터 및 트랜지스터와 연결되는 배선의 수를 줄임으로써 크기가 감소되는 게이트 구동 회로 및 표시 영역의 크기가 증가되는 표시 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present specification is to provide a gate driving circuit in which the size is reduced by reducing the number of transistors constituting a stage circuit and wirings connected to the transistors, and a display device in which the size of a display area is increased.

본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved according to an embodiment of the present specification are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 명세서의 일 실시예에 따른 게이트 구동 회로는, 각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QB 노드, Bi 노드를 포함하는 다수의 스테이지 회로를 포함한다.A gate driving circuit according to an exemplary embodiment of the present specification includes a plurality of stage circuits that supply a gate signal to each gate line and include a Q node, a QB node, and a Bi node.

본 명세서의 일 실시예에서, 각각의 스테이지 회로는 리셋부, Q 노드 제어부, Q 노드 안정화부, 인버터부, QB 노드 안정화부, Bi 노드 안정화부, Bi 노드 제어부, 캐리 신호 출력부, 게이트 신호 출력부를 포함한다.In one embodiment of the present specification, each stage circuit includes a reset unit, a Q node control unit, a Q node stabilization unit, an inverter unit, a QB node stabilization unit, a Bi node stabilization unit, a Bi node control unit, a carry signal output unit, and a gate signal output unit. includes wealth.

리셋부는 리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 저전위 전압 레벨로 방전시킨다.The reset unit discharges the Q node to a first low potential voltage level in response to the input of the reset signal.

Q 노드 제어부는 스타트 신호의 입력에 응답하여 상기 Q 노드에 포워드 구동 전압을 공급하고, 넥스트 신호의 입력에 응답하여 상기 Q 노드에 리버스 구동 전압을 공급한다.The Q node controller supplies a forward driving voltage to the Q node in response to an input of a start signal, and supplies a reverse driving voltage to the Q node in response to an input of a next signal.

Q 노드 안정화부는 상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Q 노드를 상기 제1 저전위 전압 레벨로 방전시킨다.The Q node stabilizing unit discharges the Q node to the first low potential voltage level when the QB node is charged to the driving voltage level.

인버터부는 상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경한다.The inverter unit changes the voltage level of the QB node according to the voltage level of the Q node.

QB 노드 안정화부는 상기 Bi 노드가 상기 포워드 구동 전압 또는 상기 리버스 구동 전압으로 충전될 때 상기 QB 노드를 상기 제1 저전위 전압 레벨로 방전시킨다.The QB node stabilizing unit discharges the QB node to the first low potential voltage level when the Bi node is charged with the forward driving voltage or the reverse driving voltage.

Bi 노드 안정화부는 상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Bi 노드를 상기 제1 저전위 전압 레벨로 방전시킨다.The Bi node stabilizing unit discharges the Bi node to the first low potential voltage level when the QB node is charged to the driving voltage level.

Bi 노드 제어부는 상기 스타트 신호 또는 상기 넥스트 신호의 입력에 응답하여 상기 Bi 노드에 상기 포워드 구동 전압 또는 상기 리버스 구동 전압을 공급한다.The Bi node controller supplies the forward driving voltage or the reverse driving voltage to the Bi node in response to an input of the start signal or the next signal.

캐리 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 클럭 신호 또는 제2 저전위 전압을 기초로 캐리 신호를 출력한다.The carry signal output unit outputs a carry signal based on a clock signal or a second low potential voltage according to the voltage level of the Q node or the voltage level of the QB node.

게이트 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 상기 클럭 신호 또는 상기 제2 저전위 전압을 기초로 게이트 신호를 출력한다.The gate signal output unit outputs a gate signal based on the clock signal or the second low potential voltage according to the voltage level of the Q node or the voltage level of the QB node.

또한 본 명세서의 일 실시예에 따른 표시 장치는, 게이트 라인들 및 데이터 라인들의 교차 영역에 형성되는 서브 픽셀들을 포함하는 표시 패널, 각각의 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로, 각각의 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로 및 상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동을 제어하는 타이밍 컨트롤러를 포함한다.In addition, the display device according to the exemplary embodiment of the present specification includes a display panel including sub-pixels formed in a cross region of gate lines and data lines, a gate driving circuit for supplying a scan signal to each gate line, and each data and a data driving circuit for supplying a data voltage to a line, and a timing controller for controlling driving of the gate driving circuit and the data driving circuit.

본 명세서의 일 실시예에서, 상기 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QB 노드, Bi 노드를 포함하는 다수의 스테이지 회로를 포함한다.In one embodiment of the present specification, the gate driving circuit supplies a gate signal to each gate line and includes a plurality of stage circuits including a Q node, a QB node, and a Bi node.

본 명세서의 일 실시예에 따르면 게이트 구동 회로의 스테이지 회로를 구성하는 트랜지스터 및 트랜지스터와 연결되는 배선의 수가 감소하면서도 게이트 구동 회로의 안정적인 구동이 보장된다. 스테이지 회로를 구성하는 트랜지스터 수의 감소하면 게이트 구동 회로의 크기가 감소하며, 게이트 구동 회로의 크기 감소로 인하여 표시 장치의 표시 영역의 크기가 증가한다. 또한 스테이지 회로를 구성하는 트랜지스터 및 배선 수의 감소로 인하여 스테이지 회로 구성 및 설계가 보다 단순해지는 장점이 있다.According to the exemplary embodiment of the present specification, the number of transistors constituting the stage circuit of the gate driving circuit and the number of wirings connected to the transistors is reduced while ensuring stable driving of the gate driving circuit. When the number of transistors constituting the stage circuit decreases, the size of the gate driving circuit decreases, and the size of the display area of the display device increases due to the decrease in the size of the gate driving circuit. In addition, there is an advantage in that the stage circuit configuration and design becomes simpler due to the reduction in the number of transistors and wirings constituting the stage circuit.

도 1은 본 명세서의 일 실시예에 따른 표시 장치의 구성을 나타내는 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 패널에 포함되는 서브 픽셀 어레이의 구성을 나타낸다.
도 3은 본 명세서의 일 실시예에 따른 서브 픽셀의 회로 구성 및 타이밍 컨트롤러, 데이터 구동회로 및 서브 픽셀 간 접속 구조를 나타낸다.
도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로에 포함되는 다수의 스테이지 회로들의 구성을 나타낸다.
도 5는 본 명세서의 일 실시예에 따른 스테이지 회로의 회로도이다.
도 6은 도 5의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 7은 본 명세서의 다른 실시예에 따른 스테이지 회로의 회로도이다.
도 8은 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 9는 제2 저전위 전압의 크기가 -5V로 설정된 상태에서 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 QB 노드 및 Bi 노드의 전압 파형을 나타낸다.
도 10은 제2 저전위 전압의 크기가 -15V로 설정된 상태에서 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 QB 노드 및 Bi 노드의 전압 파형을 나타낸다.1 is a block diagram illustrating a configuration of a display device according to an exemplary embodiment of the present specification.
2 illustrates a configuration of a sub-pixel array included in a display panel according to an exemplary embodiment of the present specification.
3 illustrates a circuit configuration of a sub-pixel, a timing controller, a data driving circuit, and a connection structure between the sub-pixels according to an exemplary embodiment of the present specification.
4 illustrates a configuration of a plurality of stage circuits included in a gate driving circuit according to an exemplary embodiment of the present specification.
5 is a circuit diagram of a stage circuit according to an embodiment of the present specification.
6 shows waveforms of an input signal and an output signal when the stage circuit of FIG. 5 outputs a gate signal for image display.
7 is a circuit diagram of a stage circuit according to another embodiment of the present specification.
8 shows waveforms of an input signal and an output signal when the stage circuit of FIG. 7 outputs a gate signal for image display.
FIG. 9 shows voltage waveforms of the QB node and the Bi node when the stage circuit of FIG. 7 outputs a gate signal for image display in a state where the magnitude of the second low potential voltage is set to -5V.
FIG. 10 shows voltage waveforms of the QB node and the Bi node when the stage circuit of FIG. 7 outputs a gate signal for image display in a state where the magnitude of the second low potential voltage is set to -15V.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present specification, and a method for achieving them, will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present specification is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only these embodiments allow the disclosure of the present specification to be complete, and common knowledge in the technical field to which this specification belongs It is provided to fully inform the possessor of the scope of the invention, and the present specification is only defined by the scope of the claims.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present specification are exemplary, and thus the present specification is not limited to the illustrated matters. Like reference numerals refer to like elements throughout. In addition, in the description of the present specification, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present specification, the detailed description thereof will be omitted. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, cases including the plural are included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is construed as including an error range even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as 'on', 'on', 'on', 'beside', etc., 'right' Alternatively, one or more other parts may be positioned between two parts unless 'directly' is used.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, when the temporal relationship is described as 'after', 'following', 'after', 'before', etc., 'immediately' or 'directly' Unless ' is used, cases that are not continuous may be included.

신호의 흐름 관계에 대한 설명일 경우, 예를 들어, 'A 노드에서 B 노드로 신호가 전달된다'는 경우에도 '바로' 또는 '직접'이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.In the case of a description of the signal flow relationship, for example, even in the case of 'a signal is transmitted from node A to node B', unless 'directly' or 'directly' is used, node A goes through another node. A case in which a signal is transmitted to node B may be included.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various elements, these elements are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present specification.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시될 수도 있고, 2 이상의 실시예들이 함께 실시될 수도 있다.Each feature of the various embodiments of the present specification may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, each embodiment may be practiced independently with respect to each other, and two or more embodiments may be It may be carried out together.

본 명세서에서 표시 패널의 기판 상에 형성되는 서브 픽셀 회로와 게이트 구동 회로는 n 타입 MOSFET 구조의 트랜지스터로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 트랜지스터로 구현될 수도 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함할 수 있다. 트랜지스터에서, 캐리어(carrier)는 소스로부터 드레인으로 흐를 수 있다. n 타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압은 드레인 전압보다 낮은 전압을 갖는다. n 타입 트랜지스터에서는 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압은 드레인 전압보다 높은 전압을 갖는다. p 타입 트랜지스터에서는 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 소스로부터 드레인 쪽으로 흐른다. MOSFET 구조의 트랜지스터에서 소스와 드레인은 고정된 것이 아니라 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서에서는 소스와 드레인 중 어느 하나가 제 1 소스/드레인 전극, 소스와 드레인 중 나머지 하나가 제 2 소스/드레인 전극으로 지칭된다.In the present specification, the sub-pixel circuit and the gate driving circuit formed on the substrate of the display panel may be implemented as transistors of an n-type MOSFET structure, but is not limited thereto, and may be implemented as transistors of a p-type MOSFET structure. A transistor may include a gate, a source, and a drain. In a transistor, a carrier can flow from a source to a drain. In the case of an n-type transistor, the source voltage is lower than the drain voltage so that electrons can flow from the source to the drain because carriers are electrons. In an n-type transistor, since electrons flow from the source to the drain, the current flows from the drain to the source. In the case of the p-type transistor, since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type transistor, since holes flow from the source to the drain, the current flows from the source to the drain. In a transistor having a MOSFET structure, the source and drain are not fixed, but can be changed according to an applied voltage. Accordingly, in this specification, any one of the source and the drain is referred to as a first source/drain electrode, and the other one of the source and the drain is referred to as a second source/drain electrode.

이하에서는 본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 비록 다른 도면상에 표시되더라도 동일한 구성 요소들은 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다. Hereinafter, a preferred example of a gate driving circuit according to the present specification and a display device including the same will be described in detail with reference to the accompanying drawings. Even if shown in different drawings, the same components may have the same reference numerals. And, since the scales of the components shown in the accompanying drawings have different scales from the actual for convenience of description, the scales shown in the drawings are not limited thereto.

도 1은 본 명세서의 일 실시예에 따른 표시 장치의 구성을 나타내는 블록도이다. 또한 도 2는 본 명세서의 일 실시예에 따른 표시 패널에 포함되는 서브 픽셀 어레이의 구성을 나타낸다.1 is a block diagram illustrating a configuration of a display device according to an exemplary embodiment of the present specification. Also, FIG. 2 shows a configuration of a sub-pixel array included in a display panel according to an exemplary embodiment of the present specification.

도 1 및 도 2를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(1)는 표시 패널(10), 데이터 구동회로(12), 게이트 구동회로(13), 타이밍 컨트롤러(11)를 포함한다.1 and 2 , a display device 1 according to an exemplary embodiment of the present specification includes a display panel 10 , a data driving circuit 12 , a gate driving circuit 13 , and a timing controller 11 . do.

표시 패널(10)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(16)이 교차되어 배치된다. 또한 데이터 라인들(14)과 게이트 라인들(16)의 교차 영역마다 서브 픽셀들(SP)이 매트릭스 형태로 배치된다.A plurality of data lines 14 and a plurality of gate lines 16 are disposed to cross each other on the display panel 10 . In addition, sub-pixels SP are arranged in a matrix form at each intersection of the data lines 14 and the gate lines 16 .

데이터 라인들(14)은 m(m은 양의 정수)개의 데이터 전압 공급라인들(14A_1 내지 14A_m), m개의 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)을 포함한다. 그리고, 게이트 라인들(15)은 n(n은 양의 정수)개의 제1 게이트 라인들(15A_1 내지 15A_n)과 n개의 제2 게이트 라인들(15B_1 내지 15B_n)을 포함한다.The data lines 14 include m (m is a positive integer) data voltage supply lines 14A_1 to 14A_m and m sensing voltage readout lines 14B_1 to 14B_m. In addition, the gate lines 15 include n (n is a positive integer) first gate lines 15A_1 to 15A_n and n second gate lines 15B_1 to 15B_n.

각 서브 픽셀(SP)은 데이터 전압 공급라인들(14A_1 내지 14A_m) 중 어느 하나에, 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m) 중 어느 하나에, 제1 게이트 라인들(15A_1 내지 15A_n) 중 어느 하나에, 그리고 제2 게이트 라인들(15B_1 내지 15B_n) 중 어느 하나에 접속된다. 각 서브 픽셀(SP)은 서로 다른 색상을 표시할 수 있고, 일정 개수의 서브 픽셀(SP)들이 모여 하나의 픽셀(P)을 구성할 수 있다.Each sub-pixel SP is connected to any one of the data voltage supply lines 14A_1 to 14A_m, any one of the sensing voltage readout lines 14B_1 to 14B_m, and any one of the first gate lines 15A_1 to 15A_n. to one, and to any one of the second gate lines 15B_1 to 15B_n. Each sub-pixel SP may display a different color, and a predetermined number of sub-pixels SP may be gathered to form one pixel P.

각 서브 픽셀(SP)은 데이터 전압 공급라인을 통해 데이터 전압을 입력받고, 제1 게이트 라인을 통해 제1 게이트 신호를 입력받고, 제2 게이트 라인을 통해 제2 게이트 신호를 입력받으며, 센싱 전압 리드아웃 라인을 통해 센싱 전압을 출력한다. Each sub-pixel SP receives a data voltage through a data voltage supply line, receives a first gate signal through a first gate line, receives a second gate signal through a second gate line, and reads a sensing voltage. The sensed voltage is output through the outline.

즉, 도 2에 도시된 서브 픽셀 어레이에서, 서브 픽셀들(SP)은 제1 게이트 라인들(15A_1 내지 15A_n)로부터 수평라인 단위로 공급되는 제1 게이트 신호 및 제2 게이트 라인들(15B_1 내지 15B_n)로부터 수평라인 단위로 공급되는 제2 게이트 신호에 응답하여 1 수평라인씩(L#1~L#n) 동작한다. 센싱 동작이 활성화되는 동일 수평라인 상의 서브 픽셀들(SP)은 데이터 전압 공급라인들(14A_1 내지 14A_m)로부터 문턱 전압 센싱용 데이터 전압을 공급받고 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)에 센싱 전압을 출력한다. 제1 게이트 신호 및 제2 게이트 신호는 각각 문턱 전압 센싱용 게이트 신호 또는 영상 표시용 게이트 신호일 수 있으나, 이에 한정되는 것은 아니다.That is, in the sub-pixel array shown in FIG. 2 , the sub-pixels SP include the first gate signal and the second gate lines 15B_1 to 15B_n supplied in units of horizontal lines from the first gate lines 15A_1 to 15A_n. ), in response to the second gate signal supplied in units of horizontal lines, operates by one horizontal line (L#1 to L#n). The sub-pixels SP on the same horizontal line on which the sensing operation is activated receive a threshold voltage sensing data voltage from the data voltage supply lines 14A_1 to 14A_m, and receive a sensing voltage from the sensing voltage readout lines 14B_1 to 14B_m. to output Each of the first gate signal and the second gate signal may be a gate signal for sensing a threshold voltage or a gate signal for displaying an image, but is not limited thereto.

각 서브 픽셀(SP)은 전원 관리 회로(16)로부터 고전위 전압(EVDD)과 저전위 전압(EVSS)을 공급받는다. 서브 픽셀(SP)은 OLED, 구동 트랜지스터, 제1 및 제2 스위칭 트랜지스터, 스토리지 커패시터를 포함할 수 있다. 실시예에 따라서는 OLED가 아닌 다른 광원이 서브 픽셀(SP)에 포함될 수도 있다.Each sub-pixel SP receives a high potential voltage EVDD and a low potential voltage EVSS from the power management circuit 16 . The sub-pixel SP may include an OLED, a driving transistor, first and second switching transistors, and a storage capacitor. According to an embodiment, a light source other than the OLED may be included in the sub-pixel SP.

서브 픽셀(SP)을 구성하는 트랜지스터들은 p 타입으로 구현되거나 n 타입으로 구현될 수 있다. 또한, 서브 픽셀(SP)을 구성하는 트랜지스터들의 반도체층은 아몰포스 실리콘 또는 폴리 실리콘 또는 산화물을 포함할 수 있다.Transistors constituting the sub-pixel SP may be implemented as p-type or n-type transistors. In addition, the semiconductor layers of the transistors constituting the sub-pixel SP may include amorphous silicon, polysilicon, or oxide.

영상 표시 동작 시, 데이터 구동회로(12)는 데이터 제어신호(DDC)를 기반으로 타이밍 컨트롤러(11)로부터 입력되는 보상된 영상 데이터(MDATA)를 영상 표시용 데이터 전압으로 변환하여 데이터 전압 공급라인들(14A_1 내지 14A_m)에 공급한다.During the image display operation, the data driving circuit 12 converts the compensated image data MDATA input from the timing controller 11 based on the data control signal DDC into a data voltage for image display, so that the data voltage supply lines (14A_1 to 14A_m) are supplied.

구동 트랜지스터의 문턱 전압을 센싱하기 위한 센싱 동작 시, 데이터 구동회로(12)는 수평라인 단위로 공급되는 문턱 전압 센싱용 제1 게이트 신호에 따라 문턱 전압 센싱용 데이터 전압을 서브 픽셀들(SP)에 공급하고, 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)을 통해 표시 패널(10)로부터 입력되는 센싱 전압들을 디지털 값으로 변환하여 생성되는 센싱값을 타이밍 컨트롤러(11)에 공급한다.During the sensing operation for sensing the threshold voltage of the driving transistor, the data driving circuit 12 applies the threshold voltage sensing data voltage to the sub-pixels SP according to the first gate signal for threshold voltage sensing supplied in units of horizontal lines. is supplied, and a sensing value generated by converting sensing voltages input from the display panel 10 through the sensing voltage readout lines 14B_1 to 14B_m into digital values is supplied to the timing controller 11 .

게이트 구동회로(13)는 게이트 제어신호(GDC)를 기반으로 게이트 신호를 생성한다. 게이트 신호는 문턱 전압 센싱용 제1 게이트 신호, 문턱 전압 센싱용 제2 게이트 신호, 영상 표시용 제1 게이트 신호, 영상 표시용 제2 게이트 신호를 포함할 수 있다.The gate driving circuit 13 generates a gate signal based on the gate control signal GDC. The gate signal may include a first gate signal for sensing a threshold voltage, a second gate signal for sensing a threshold voltage, a first gate signal for displaying an image, and a second gate signal for displaying an image.

게이트 구동회로(13)는 센싱 동작 시 문턱 전압 센싱용 제1 게이트 신호를 수평라인 단위로 제1 게이트 라인들(15A_1 내지 15A_n)에 공급하고, 문턱 전압 센싱용 제2 게이트 신호를 수평라인 단위로 제2 게이트 라인들(15B_1 내지 15B_n)에 공급할 수 있다. 게이트 구동회로(13)는 영상 표시를 위한 영상 표시 동작 시 영상 표시용 제1 게이트 신호를 수평라인 단위로 제1 게이트 라인들(15A_1 내지 15A_n)에 공급함과 아울러, 영상 표시용 제2 게이트 신호를 수평라인 단위로 제2 게이트 라인들(15B_1 내지 15B_n)에 공급할 수 있다. 본 명세서의 일 실시예에서 게이트 구동회로(13)는 GIP(Gate-driver In Panel) 방식으로 표시 패널(10) 상에 배치될 수 있다.During the sensing operation, the gate driving circuit 13 supplies the first gate signal for sensing the threshold voltage to the first gate lines 15A_1 to 15A_n in units of horizontal lines, and supplies the second gate signal for sensing the threshold voltage in units of horizontal lines. It may be supplied to the second gate lines 15B_1 to 15B_n. The gate driving circuit 13 supplies a first gate signal for image display to the first gate lines 15A_1 to 15A_n in units of horizontal lines during an image display operation for image display and supplies a second gate signal for image display It may be supplied to the second gate lines 15B_1 to 15B_n in units of horizontal lines. In an exemplary embodiment of the present specification, the gate driving circuit 13 may be disposed on the display panel 10 in a gate-driver in panel (GIP) method.

타이밍 컨트롤러(11)는 호스트 시스템(2)으로부터 전송되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK), 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성한다. 또한 타이밍 컨트롤러(11)는 데이터 구동회로(12)로부터 공급되는 센싱값을 이용하여 호스트 시스템(2)으로부터 전송되는 영상 데이터(DATA)를 보상함으로써 구동 트랜지스터의 문턱 전압 편차를 보상하기 위한 보상된 영상 데이터(MDATA)를 생성하고, 보상된 영상 데이터(MDATA)를 데이터 구동회로(12)에 공급한다.The timing controller 11 based on timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a dot clock signal DCLK, and a data enable signal DE transmitted from the host system 2 . The data control signal DDC for controlling the operation timing of the data driving circuit 12 and the gate control signal GDC for controlling the operation timing of the gate driving circuit 13 are generated. In addition, the timing controller 11 compensates for the image data DATA transmitted from the host system 2 using the sensed value supplied from the data driving circuit 12 , thereby compensating for a threshold voltage deviation of the driving transistor. The data MDATA is generated, and the compensated image data MDATA is supplied to the data driving circuit 12 .

전원 관리 회로(16)는 호스트 시스템(2)으로부터 공급되는 전력을 기초로 표시 장치(1)의 구동에 필요한 전압을 생성하여 공급한다. 본 명세서의 일 실시예에서, 전원 관리 회로(16)는 호스트 시스템(2)으로부터 공급되는 입력 전압(Vin)을 기초로 각 서브 픽셀(SP)의 구동에 필요한 구동 전압(EVDD) 및 기저 전압(EVSS)을 생성하고, 구동 전압(EVDD) 및 기저 전압(EVSS)을 표시 패널(10)로 공급한다. 또 다른 예로, 전원 관리 회로(16)는 게이트 구동 회로(13)의 구동에 필요한 게이트 구동 전압(GVDD) 및 게이트 기저 전압(GVSS)을 생성하고, 게이트 구동 전압(GVDD) 및 게이트 기저 전압(GVSS)을 게이트 구동 회로(13)에 공급할 수 있다.The power management circuit 16 generates and supplies a voltage necessary for driving the display device 1 based on the power supplied from the host system 2 . In one embodiment of the present specification, the power management circuit 16 provides a driving voltage EVDD and a base voltage (EVDD) necessary for driving each sub-pixel SP based on the input voltage Vin supplied from the host system 2 . EVSS) and supply the driving voltage EVDD and the base voltage EVSS to the display panel 10 . As another example, the power management circuit 16 generates a gate driving voltage GVDD and a gate base voltage GVSS necessary for driving the gate driving circuit 13 , and a gate driving voltage GVDD and a gate base voltage GVSS ) may be supplied to the gate driving circuit 13 .

도 3은 본 명세서의 일 실시예에 따른 서브 픽셀의 회로 구성 및 타이밍 컨트롤러, 데이터 구동회로 및 서브 픽셀 간 접속 구조를 나타낸다.3 illustrates a circuit configuration of a sub-pixel, a timing controller, a data driving circuit, and a connection structure between the sub-pixels according to an exemplary embodiment of the present specification.

도 3을 참조하면, 서브 픽셀(SP)은 OLED, 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 제1 스위칭 트랜지스터(ST), 제2 스위칭 트랜지스터(ST2)를 포함한다.Referring to FIG. 3 , the sub-pixel SP includes an OLED, a driving transistor DT, a storage capacitor Cst, a first switching transistor ST, and a second switching transistor ST2.

OLED는 제2 노드(N2)에 접속된 애노드 전극과 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드 전극과 애노드 전극과 캐소드 전극 사이에 위치하는 유기화합물층을 포함한다.The OLED includes an anode electrode connected to the second node N2 , a cathode electrode connected to an input terminal of the low potential driving voltage EVSS, and an organic compound layer positioned between the anode electrode and the cathode electrode.

구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 도통되어 OLED에 흐르는 전류(Ioled)를 제어한다. 구동 트랜지스터(DT)는 제1 노드(N1)에 접속된 게이트 전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인 전극, 제2 노드(N2)에 접속된 소스 전극을 포함한다.The driving transistor DT conducts according to the gate-source voltage Vgs to control the current Ioled flowing through the OLED. The driving transistor DT includes a gate electrode connected to the first node N1 , a drain electrode connected to the input terminal of the high potential driving voltage EVDD, and a source electrode connected to the second node N2 .

스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다.The storage capacitor Cst is connected between the first node N1 and the second node N2 .

센싱 동작시 제1 스위칭 트랜지스터(ST1)는 문턱 전압 센싱용 제1 게이트 신호(SCAN)에 응답하여 데이터 전압 공급라인(14A)에 충전된 문턱 전압 센싱용 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. During the sensing operation, the first switching transistor ST1 applies the threshold voltage sensing data voltage Vdata charged in the data voltage supply line 14A in response to the first gate signal SCAN for threshold voltage sensing to the first node N1. ) is approved.

영상 표시 동작시 제1 스위칭 트랜지스터(ST1)는 영상 표시용 제1 게이트 신호(SCAN)에 응답하여 데이터 전압 공급라인(14A)에 충전된 영상 표시용 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 스위칭 트랜지스터(ST1)는 제1 게이트라인(15A)에 접속된 게이트 전극, 데이터 전압 공급라인(14A)에 접속된 드레인 전극, 제1 노드(N1)에 접속된 소스 전극을 포함한다.During the image display operation, the first switching transistor ST1 applies the image display data voltage Vdata charged in the data voltage supply line 14A to the first node N1 in response to the image display first gate signal SCAN. accredit to The first switching transistor ST1 includes a gate electrode connected to the first gate line 15A, a drain electrode connected to the data voltage supply line 14A, and a source electrode connected to the first node N1 .

센싱 동작시 제2 스위칭 트랜지스터(ST2)는 문턱 전압 센싱용 제2 게이트 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(14B) 간의 전류 흐름을 스위칭함으로써, 제1 노드(N1)의 게이트전압을 추종하여 변하는 제2 노드(N2)의 소스전압을 센싱 전압 리드아웃라인(14B)의 센싱 커패시터(Cx)에 저장한다. During the sensing operation, the second switching transistor ST2 switches the current flow between the second node N2 and the sensing voltage readout line 14B in response to the second gate signal SEN for sensing the threshold voltage, thereby switching the first node The source voltage of the second node N2, which changes by following the gate voltage of N1, is stored in the sensing capacitor Cx of the sensing voltage readout line 14B.

영상 표시 동작시 제2 스위칭 트랜지스터(ST2)는 영상 표시용 제2 게이트 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(14B) 간의 전류 흐름을 스위칭함으로써, 구동 트랜지스터(DT)의 소스전압을 초기화전압(Vpre)으로 리셋한다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제2 게이트라인(15B)에 접속되고, 제2 스위칭 트랜지스터(ST2)의 드레인 전극은 제2 노드(N2)에 접속되며, 제2 스위칭 트랜지스터(ST2)의 소스 전극은 센싱 전압 리드아웃라인(14B)에 접속된다.During the image display operation, the second switching transistor ST2 switches the current flow between the second node N2 and the sensing voltage readout line 14B in response to the second gate signal SEN for displaying the image, so that the driving transistor ( DT) resets the source voltage to the initialization voltage Vpre. The gate electrode of the second switching transistor ST2 is connected to the second gate line 15B, the drain electrode of the second switching transistor ST2 is connected to the second node N2, and the second switching transistor ST2 is connected to the second node N2. A source electrode of , is connected to the sensing voltage readout line 14B.

데이터 구동회로(12)는 데이터 전압 공급라인(14A) 및 센싱 전압 리드아웃 라인(14B)을 통해 서브 픽셀(SP)과 연결된다. 센싱 전압 리드아웃 라인(14B)에는 제2 노드(N2)의 소스 전압을 센싱 전압(Vsen)으로 저장하기 위한 센싱 커패시터(Cx)가 연결된다. 데이터 구동회로(12)는 디지털-아날로그 컨버터(DAC), 아날로그-디지털 컨버터(ADC), 초기화 스위치(SW1), 샘플링 스위치(SW2)를 포함한다.The data driving circuit 12 is connected to the sub-pixel SP through a data voltage supply line 14A and a sensing voltage readout line 14B. A sensing capacitor Cx for storing the source voltage of the second node N2 as the sensing voltage Vsen is connected to the sensing voltage readout line 14B. The data driving circuit 12 includes a digital-to-analog converter (DAC), an analog-to-digital converter (ADC), an initialization switch (SW1), and a sampling switch (SW2).

DAC는 타이밍 컨트롤러(11)의 제어하에 센싱 구간의 제1 및 제2 구간에서 문턱 전압 센싱용 데이터 전압(Vdata)을 동일 레벨 또는 서로 다른 레벨로 생성하여 데이터 전압 공급라인(14A)에 출력할 수 있다. DAC는 타이밍 컨트롤러(11)의 제어하에 영상 디스플레이 구간에서 보상된 영상 데이터(MDATA)를 영상 표시용 데이터 전압(Vdata)으로 변환하여 데이터 전압 공급라인(14A)에 출력할 수 있다.The DAC may generate the threshold voltage sensing data voltage Vdata at the same level or different levels in the first and second sections of the sensing section under the control of the timing controller 11 and output it to the data voltage supply line 14A. have. The DAC may convert the compensated image data MDATA in the image display section into an image display data voltage Vdata under the control of the timing controller 11 and output the converted image data to the data voltage supply line 14A.

초기화 스위치(SW1)는 초기화전압(Vpre) 입력단과 센싱 전압 리드아웃 라인(14B) 사이의 전류 흐름을 스위칭한다. 샘플링 스위치(SW2)는 센싱 전압 리드아웃 라인(14B)과 ADC 사이의 전류 흐름을 스위칭한다. ADC는 센싱 커패시터(Cx)에 저장된 아날로그 센싱 전압(Vsen)을 디지털 값인 센싱값으로 변환하여 타이밍 컨트롤러(11)에 공급한다.The initialization switch SW1 switches a current flow between the initialization voltage Vpre input terminal and the sensing voltage readout line 14B. The sampling switch SW2 switches the current flow between the sensing voltage readout line 14B and the ADC. The ADC converts the analog sensing voltage Vsen stored in the sensing capacitor Cx into a sensing value that is a digital value and supplies it to the timing controller 11 .

타이밍 컨트롤러(11)의 제어 하에 수행되는 센싱 동작 과정은 아래와 같다. 센싱 동작을 위해 문턱 전압 센싱용 제1 및 제2 게이트 신호(SCAN, SEN)가 온 레벨(Lon)로 서브 픽셀(SP)에 인가되면, 제1 스위칭 트랜지스터(ST1) 및 제2 스위칭 트랜지스터(ST2)는 턴 온 된다. 이때, 데이터 구동회로(12) 내의 초기화 스위치(SW1)도 턴 온 된다.The sensing operation process performed under the control of the timing controller 11 is as follows. When the first and second gate signals SCAN and SEN for threshold voltage sensing are applied to the sub-pixel SP at the on level Lon for the sensing operation, the first switching transistor ST1 and the second switching transistor ST2 ) is turned on. At this time, the initialization switch SW1 in the data driving circuit 12 is also turned on.

제1 스위칭 트랜지스터(ST1)가 턴 온 되면 문턱 전압 센싱용 데이터 전압(Vdata)이 제1 노드(N1)에 공급된다. 초기화 스위치(SW1)와 제2 스위칭 트랜지스터(ST2)가 턴 온 되면 초기화전압(Vpre)이 제2 노드(N2)에 공급된다. 이때, 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)은 문턱 전압(Vth)보다 크게 되어 구동 트랜지스터(DT)의 드레인-소스 사이에는 전류(Ioled)가 흐른다. 이러한 전류(Ioled)에 의해 제2 노드(N2)에 충전되는 구동 트랜지스터(DT)의 소스전압(VN2)은 점점 증가하게 되고, 그에 따라 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)이 문턱 전압(Vth)이 될 때까지 구동 트랜지스터(DT)의 소스전압(VN2)은 구동 트랜지스터(DT)의 게이트전압(VN1)을 추종한다.When the first switching transistor ST1 is turned on, the threshold voltage sensing data voltage Vdata is supplied to the first node N1. When the initialization switch SW1 and the second switching transistor ST2 are turned on, the initialization voltage Vpre is supplied to the second node N2. At this time, the gate-source voltage Vgs of the driving transistor DT is greater than the threshold voltage Vth, and a current Ioled flows between the drain and the source of the driving transistor DT. The source voltage VN2 of the driving transistor DT charged in the second node N2 by the current Ioled gradually increases, and accordingly, the gate-source voltage Vgs of the driving transistor DT decreases. The source voltage VN2 of the driving transistor DT tracks the gate voltage VN1 of the driving transistor DT until the threshold voltage Vth is reached.

제2 노드(N2)에서 증가되는 구동 트랜지스터(DT)의 소스전압(VN2)은 제2 스위칭 트랜지스터(ST2)를 경유하여 센싱 전압 리드아웃 라인(14B)에 형성된 센싱 커패시터(Cx)에 센싱 전압(Vsen)으로 저장된다. 센싱 전압(Vsen)은 문턱 전압 센싱용 제2 게이트 신호(SEN)가 온 레벨로 유지되는 센싱 구간 내에서 데이터 구동회로(12) 내의 샘플링 스위치(SW2)가 턴 온 될 때 검출되어 ADC로 공급된다.The source voltage VN2 of the driving transistor DT increased at the second node N2 is applied to the sensing capacitor Cx formed in the sensing voltage readout line 14B via the second switching transistor ST2 to the sensing voltage ( Vsen). The sensing voltage Vsen is detected and supplied to the ADC when the sampling switch SW2 in the data driving circuit 12 is turned on within a sensing period in which the threshold voltage sensing second gate signal SEN is maintained at the on level. .

ADC는 센싱 커패시터(Cx)에 저장된 아날로그 센싱 전압(Vsen)을 디지털 값인 센싱값으로 변환하여 타이밍 컨트롤러(11)에 공급한다.The ADC converts the analog sensing voltage Vsen stored in the sensing capacitor Cx into a sensing value that is a digital value and supplies it to the timing controller 11 .

본 명세서의 일 실시예에서, 타이밍 컨트롤러(11)는 영상 표시 동작에 의해서 영상 데이터의 1프레임이 표시되는 구간, 즉 영상 표시 구간과 다음 1프레임이 표시되는 영상 표시 구간 사이의 구간, 즉 블랭크(blank) 구간에 1개의 수평라인에 대한 센싱 동작이 수행되도록 데이터 구동 회로(12) 및 게이트 구동 회로(13)를 제어할 수 있다.In one embodiment of the present specification, the timing controller 11 controls a section in which one frame of image data is displayed by an image display operation, that is, a section between an image display section and an image display section in which the next one frame is displayed, that is, a blank ( blank), the data driving circuit 12 and the gate driving circuit 13 may be controlled so that a sensing operation for one horizontal line is performed.

타이밍 컨트롤러(11)는 데이터 구동 회로(12)에 의해서 획득된 센싱값에 기초하여 영상 데이터(DATA)를 보상하여 보상된 영상 데이터(MDATA)를 생성한다. 보상된 영상 데이터(MDATA)가 데이터 구동 회로(12)에 공급됨으로써 표시 패널(10)에는 보상된 영상 데이터(MDATA)에 기초한 영상이 표시된다.The timing controller 11 compensates the image data DATA based on the sensed value obtained by the data driving circuit 12 to generate the compensated image data MDATA. As the compensated image data MDATA is supplied to the data driving circuit 12 , an image based on the compensated image data MDATA is displayed on the display panel 10 .

도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로에 포함되는 다수의 스테이지 회로들의 구성을 나타낸다.4 illustrates a configuration of a plurality of stage circuits included in a gate driving circuit according to an exemplary embodiment of the present specification.

도 4를 참조하면, 본 명세서의 일 실시예에 따른 게이트 구동 회로(13)는 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)), 게이트 구동 전압 라인(131), 클럭 신호 라인(132)을 포함한다. 또한 게이트 구동 회로(128)는 제1 스테이지 회로(ST(1))의 전단에 배치되는 제1 더미 스테이지 회로(DST1) 및 제n 스테이지 회로(ST(n))의 후단에 배치되는 제2 더미 스테이지 회로(DST2)를 더 포함할 수 있다.Referring to FIG. 4 , the gate driving circuit 13 according to the exemplary embodiment of the present specification includes first to n-th stage circuits ST(1) to ST(n), a gate driving voltage line 131 , and a clock signal. line 132 . In addition, the gate driving circuit 128 includes a first dummy stage circuit DST1 disposed at a front end of the first stage circuit ST( 1 ) and a second dummy disposed at a rear end of the n-th stage circuit ST(n). A stage circuit DST2 may be further included.

게이트 구동 전압 라인(131)은 전원 공급 회로(미도시)로부터 공급되는 고전위 전압(VDD) 및 저전위 전압(VSS)을 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)), 제1 더미 스테이지 회로(DST1), 제2 더미 스테이지 회로(DST2)에 각각 공급한다.The gate driving voltage line 131 applies the high potential voltage VDD and the low potential voltage VSS supplied from the power supply circuit (not shown) to the first to nth stage circuits ST(1) to ST(n)). , respectively, are supplied to the first dummy stage circuit DST1 and the second dummy stage circuit DST2 .

본 명세서의 일 실시예에서 게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 다수의 고전위 전압(예컨대, 포워드 구동 전압, 리버스 구동 전압, 기수 구동 전압, 우수 구동 전압 등)을 공급하는 다수의 고전위 전압 라인 및 서로 다른 전압 레벨을 갖는 다수의 저전위 전압(예컨대, 제1 저전위 전압, 제2 저전위 전압 등)을 공급하는 다수의 저전위 전압 라인을 포함할 수 있다.In one embodiment of the present specification, the gate driving voltage line 131 is a plurality of supplying a plurality of high potential voltages (eg, a forward driving voltage, a reverse driving voltage, an odd driving voltage, an even driving voltage, etc.) having different voltage levels. and a plurality of low-potential voltage lines supplying a plurality of low-potential voltages (eg, a first low-potential voltage, a second low-potential voltage, etc.) having different voltage levels.

클럭 신호 라인(132)은 타이밍 컨트롤러(11)로부터 공급되는 다수의 클럭 신호들(CLKs)을 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)), 제1 더미 스테이지 회로(DST1), 제2 더미 스테이지 회로(DST2)에 각각 공급한다.The clock signal line 132 transmits the plurality of clock signals CLKs supplied from the timing controller 11 to the first to n-th stage circuits ST(1) to ST(n) and the first dummy stage circuit DST1 . ) and the second dummy stage circuit DST2, respectively.

도시되지는 않았으나, 도 4에 도시된 라인들(131, 132) 이외에 다른 신호들을 공급하기 위한 라인이 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)), 제1 더미 스테이지 회로(DST1), 제2 더미 스테이지 회로(DST2)와 추가적으로 연결될 수 있다.Although not shown, lines for supplying signals other than the lines 131 and 132 shown in FIG. 4 are first to n-th stage circuits ST(1) to ST(n) and a first dummy stage circuit. DST1 and the second dummy stage circuit DST2 may be additionally connected.

제1 더미 스테이지 회로(DST1)는 타이밍 컨트롤러(11)로부터 공급되는 게이트 스타트 신호(VST)의 입력에 응답하여 제1 더미 캐리 신호(C)를 출력한다. 제1 더미 캐리 신호(C)는 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)) 중 어느 하나에 공급될 수 있다.The first dummy stage circuit DST1 outputs a first dummy carry signal C in response to an input of the gate start signal VST supplied from the timing controller 11 . The first dummy carry signal C may be supplied to any one of the first to nth stage circuits ST(1) to ST(n).

제2 더미 스테이지 회로(DST2)는 제2 더미 캐리 신호(C)를 출력한다. 제2 더미 캐리 신호(C)는 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)) 중 어느 하나에 공급될 수 있다.The second dummy stage circuit DST2 outputs the second dummy carry signal C. The second dummy carry signal C may be supplied to any one of the first to nth stage circuits ST( 1 ) to ST(n).

제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))는 서로 계단식으로 또는 종속적으로(cascaded) 연결될 수 있다.The first to nth stage circuits ST( 1 ) to ST(n) may be connected to each other in a cascaded fashion or cascaded.

도 4에 도시된 실시예에서, 각각의 스테이지 회로는 1개의 게이트 신호(SCOUT) 및 1개의 캐리 신호(C)를 출력한다. 예컨대 제1 스테이지 회로(ST(1))는 제1 게이트 신호(SCOUT(1)), 제1 캐리 신호(CS(1))를 출력하고, 제2 스테이지 회로(ST(2))는 제2 게이트 신호(SCOUT(2)), 제2 캐리 신호(CS(2))를 출력한다.In the embodiment shown in Fig. 4, each stage circuit outputs one gate signal SCOUT and one carry signal C. As shown in Figs. For example, the first stage circuit ST( 1 ) outputs the first gate signal SCOUT( 1 ) and the first carry signal CS( 1 ), and the second stage circuit ST( 2 ) outputs the second A gate signal SCOUT(2) and a second carry signal CS(2) are output.

또한 도 4에 도시된 실시예에서, 2개의 스테이지 회로는 QB_o 노드 및 QB_e 노드를 공유한다. 예컨대 제1 스테이지 회로(ST(1))와 제2 스테이지 회로(ST(2))는 QB_o 노드 및 QB_e 노드를 공유하고, 제3 스테이지 회로(ST(2))와 제4 스테이지 회로(ST(4))는 QB_o 노드 및 QB_e 노드를 공유한다.Also in the embodiment shown in Figure 4, the two stage circuits share a QB_o node and a QB_e node. For example, the first stage circuit ST( 1 ) and the second stage circuit ST( 2 ) share a node QB_o and a node QB_e , and the third stage circuit ST( 2 ) and the fourth stage circuit ST( 4)) shares the QB_o node and the QB_e node.

제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))가 출력하는 게이트 신호의 수는 표시 패널(106)에 배치되는 게이트 라인(15)의 수(n)와 일치한다. 따라서 도 4에 도시된 실시예에서 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))의 수(n)는 게이트 라인(15)의 수(n)와 동일하다.The number of gate signals output from the first to n-th stage circuits ST( 1 ) to ST(n) coincides with the number n of the gate lines 15 disposed in the display panel 106 . Therefore, in the embodiment shown in FIG. 4 , the number n of the first to n-th stage circuits ST( 1 ) to ST(n) is equal to the number n of the gate lines 15 .

제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))가 출력하는 게이트 신호(SCOUT)는 문턱 전압 센싱용 게이트 신호일 수도 있고, 영상 표시용 게이트 신호일 수도 있다. 또한 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))가 출력하는 캐리 신호(C)는 각각 다른 스테이지 회로에 공급될 수 있다.The gate signal SCOUT output from the first to nth stage circuits ST( 1 ) to ST(n) may be a gate signal for sensing a threshold voltage or a gate signal for displaying an image. In addition, the carry signals C output from the first to nth stage circuits ST( 1 ) to ST(n) may be respectively supplied to different stage circuits.

한편, 도 4에 도시된 게이트 구동 회로(13)는 양방향 구동, 즉 정방향(FORWARD) 구동 및 역방향(REVERSE) 구동이 가능한 회로이다.On the other hand, the gate driving circuit 13 shown in FIG. 4 is a circuit capable of bidirectional driving, that is, FORWARD driving and REVERSE driving.

게이트 구동 회로(13)가 정방향으로 구동되면 제1 스테이지 회로(ST(1))가 가장 먼저 게이트 신호를 출력하고, 이어서 제2 스테이지 회로(ST(2)), 제3 스테이지 회로(ST(3)), ..., 제n 스테이지 회로(ST(n))의 순서로 게이트 신호를 출력한다.When the gate driving circuit 13 is driven in the forward direction, the first stage circuit ST(1) first outputs a gate signal, followed by the second stage circuit ST(2) and the third stage circuit ST(3). )), ..., the gate signal is output in the order of the n-th stage circuit ST(n).

반대로 게이트 구동 회로(13)가 역방향으로 구동되면 제n 스테이지 회로(ST(n))가 가장 먼저 게이트 신호를 출력하고, 이어서 제(n-1) 스테이지 회로(ST(n-1)), 제(n-2) 스테이지 회로(ST(n-2)), ..., 제1 스테이지 회로(ST(1))의 순서로 게이트 신호를 출력한다.Conversely, when the gate driving circuit 13 is driven in the reverse direction, the n-th stage circuit ST(n) first outputs a gate signal, followed by the (n-1)-th stage circuit ST(n-1), and the (n-2) The gate signal is output in the order of the stage circuit ST(n-2), ..., and the first stage circuit ST(1).

도 5는 본 명세서의 일 실시예에 따른 스테이지 회로의 회로도이다.5 is a circuit diagram of a stage circuit according to an embodiment of the present specification.

도 5에 도시된 제n 스테이지 회로(ST(n)) 및 제(n+1) 스테이지 회로(ST(n+1))는 도 4에 도시된 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)) 중 QB_o 노드 및 QB_e 노드를 공유하는 임의의 2개의 스테이지 회로이다. 이하에서는 Q1 노드 및 Q2 노드가 모두 Q 노드로 지칭되고, QB_o 노드 및 QB_e 노드가 모두 QB 노드로 지칭된다.The n-th stage circuit ST(n) and the (n+1)-th stage circuit ST(n+1) shown in FIG. 5 are the first to n-th stage circuits ST(1) shown in FIG. to ST(n)) any two-stage circuit that shares the QB_o node and the QB_e node. Hereinafter, both the Q1 node and the Q2 node are referred to as a Q node, and both the QB_o node and the QB_e node are referred to as a QB node.

도 5를 참조하면, 본 명세서의 일 실시예에 따른 제n 스테이지 회로(ST(n))는 리셋부(501), Q 노드 제어부(502), Q 노드 안정화부(503), 인버터부(504), QB 노드 안정화부(505), Bi 노드 안정화부(506), Bi 노드 제어부(507), 캐리 신호 출력부(508), 게이트 신호 출력부(509)를 포함한다.Referring to FIG. 5 , an n-th stage circuit ST(n) according to an embodiment of the present specification includes a reset unit 501 , a Q node control unit 502 , a Q node stabilization unit 503 , and an inverter unit 504 . ), a QB node stabilizing unit 505 , a Bi node stabilizing unit 506 , a Bi node controlling unit 507 , a carry signal output unit 508 , and a gate signal output unit 509 .

리셋부(501)는 리셋 신호(VRST)의 입력에 응답하여 Q1 노드를 저전위 전압(VSS) 레벨로 방전시킨다. 리셋부(501)는 제1 트랜지스터(T11)를 포함한다. 하이 전압 레벨의 리셋 신호(VRST)가 입력되면 제1 트랜지스터(T11)가 턴 온되어 Q1 노드가 저전위 전압(VSS) 레벨로 방전된다.The reset unit 501 discharges the Q1 node to the low potential voltage VSS level in response to the input of the reset signal VRST. The reset unit 501 includes a first transistor T11 . When the reset signal VRST of the high voltage level is input, the first transistor T11 is turned on and the Q1 node is discharged to the low voltage level VSS.

Q 노드 제어부(502)는 스타트 신호(VST1)의 입력에 응답하여 Q1 노드에 포워드 구동 전압(VDD_F)을 공급한다. 또한 Q 노드 제어부(502)는 넥스트 신호(VNEXT1)의 입력에 응답하여 Q1 노드에 리버스 구동 전압(VDD_R)을 공급한다. Q 노드 제어부(502)는 서로 직렬로 연결되는 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)를 포함한다.The Q node controller 502 supplies the forward driving voltage VDD_F to the Q1 node in response to the input of the start signal VST1 . Also, the Q node controller 502 supplies the reverse driving voltage VDD_R to the Q1 node in response to the input of the next signal VNEXT1 . The Q node controller 502 includes a first transistor T21 and a second transistor T22 connected in series with each other.

하이 전압 레벨의 스타트 신호(VST1)가 입력되면 제1 트랜지스터(T21)가 턴 온되어 Q1 노드에 포워드 구동 전압(VDD_F)이 공급된다. 또한 하이 전압 레벨의 넥스트 신호(VNEXT1)가 입력되면 제1 트랜지스터(T21)가 턴 온되어 Q1 노드에 리버스 구동 전압(VDD_R)이 공급된다.When the high voltage level start signal VST1 is input, the first transistor T21 is turned on to supply the forward driving voltage VDD_F to the Q1 node. Also, when the next signal VNEXT1 having a high voltage level is input, the first transistor T21 is turned on to supply the reverse driving voltage VDD_R to the Q1 node.

본 명세서의 일 실시예에서, 게이트 구동 회로(13)가 정방향으로 구동되면 포워드 구동 전압(VDD_F)은 하이 전압 레벨로 유지되고 리버스 구동 전압(VDD_R)은 로우 전압 레벨로 유지된다. 반대로 게이트 구동 회로(13)가 역방향으로 구동되면 포워드 구동 전압(VDD_F)은 로우 전압 레벨로 유지되고 리버스 구동 전압(VDD_R)은 하이 전압 레벨로 유지된다.In the exemplary embodiment of the present specification, when the gate driving circuit 13 is driven in the forward direction, the forward driving voltage VDD_F is maintained at a high voltage level and the reverse driving voltage VDD_R is maintained at a low voltage level. Conversely, when the gate driving circuit 13 is driven in the reverse direction, the forward driving voltage VDD_F is maintained at a low voltage level and the reverse driving voltage VDD_R is maintained at a high voltage level.

또한 본 명세서의 일 실시예에서, 스타트 신호(VST1)는 전단 캐리 신호(예컨대, C(n-4))일 수 있고, 넥스트 신호(VNEXT1)는 후단 캐리 신호(예컨대, C(n+4))일 수 있다.Also, in one embodiment of the present specification, the start signal VST1 may be a previous carry signal (eg, C(n-4)), and the next signal VNEXT1 may be a subsequent carry signal (eg, C(n+4)). ) can be

Q 노드 안정화부(503)는 QB 노드(QB_o 노드 및 QB_e 노드)가 구동 전압(VDD_O) 레벨로 충전될 때 Q1 노드를 저전위 전압(VSS) 레벨로 방전시킨다. Q 노드 안정화부(503)는 Q1 노드와 저전위 전압 라인 사이에 연결되는 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)를 포함한다.The Q node stabilizing unit 503 discharges the Q1 node to the low potential voltage (VSS) level when the QB nodes (the QB_o node and the QB_e node) are charged to the driving voltage (VDD_O) level. The Q node stabilizing unit 503 includes a first transistor T31 and a second transistor T32 connected between the Q1 node and the low potential voltage line.

QB_o 노드가 기수 구동 전압(VDD_O) 레벨로 충전되면 제1 트랜지스터(T31)가 턴 온되어 Q1 노드가 저전위 전압(VSS) 레벨로 방전된다. 또한 QB_e 노드가 우수 구동 전압(VDD_E) 레벨로 충전되면 제2 트랜지스터(T32)가 턴 온되어 Q1 노드가 저전위 전압(VSS) 레벨로 방전된다. When the QB_o node is charged to the odd driving voltage (VDD_O) level, the first transistor T31 is turned on to discharge the Q1 node to the low potential voltage (VSS) level. Also, when the QB_e node is charged to the even driving voltage (VDD_E) level, the second transistor T32 is turned on to discharge the Q1 node to the low potential voltage (VSS) level.

인버터부(504)는 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경한다. 인버터부(504)는 제1 트랜지스터(T41) 내지 제5 트랜지스터(T45)를 포함한다.The inverter unit 504 changes the voltage level of the QB node according to the voltage level of the Q node. The inverter unit 504 includes first to fifth transistors T41 to T45 .

제1 트랜지스터(T41)는 기수 구동 전압(VDD_O)이 하이 전압 레벨일 때 턴 온되어 제1 연결 노드(NC1)에 기수 구동 전압(VDD_O)을 공급한다.The first transistor T41 is turned on when the odd driving voltage VDD_O is at a high voltage level to supply the odd driving voltage VDD_O to the first connection node NC1 .

제2 트랜지스터(T42)는 Q1 노드가 하이 전압 레벨일 때 턴 온된다. 이에 따라서 제1 연결 노드(NC1)가 저전위 전압 라인과 연결되면서 기수 구동 전압(VDD_O)이 QB_o 노드에 공급되지 않는다.The second transistor T42 is turned on when the Q1 node has a high voltage level. Accordingly, while the first connection node NC1 is connected to the low potential voltage line, the odd driving voltage VDD_O is not supplied to the QB_o node.

제3 트랜지스터(T43)는 제1 연결 노드(NC1)가 하이 전압 레벨일 때 턴 온되어 기수 구동 전압(VDD_O)을 QB_o 노드에 공급한다. The third transistor T43 is turned on when the first connection node NC1 has a high voltage level to supply the odd driving voltage VDD_O to the QB_o node.

제4 트랜지스터(T44)는 Q2 노드가 하이 전압 레벨일 때 턴 온되어 제1 연결 노드(NC1)와 저전위 전압 라인을 전기적으로 연결시킨다.The fourth transistor T44 is turned on when the Q2 node has a high voltage level to electrically connect the first connection node NC1 and the low potential voltage line.

본 명세서의 일 실시예에서, Q1 노드 또는 Q2 노드가 하이 전압 레벨이면 기수 구동 전압(VDD_O)은 QB_o 노드에 공급되지 않고, Q1 노드가 로우 전압 레벨이면 기수 구동 전압(VDD_O)은 QB_o 노드에 공급된다.In one embodiment of the present specification, when the Q1 node or the Q2 node is at a high voltage level, the odd driving voltage VDD_O is not supplied to the QB_o node, and when the Q1 node is at a low voltage level, the odd driving voltage VDD_O is supplied to the QB_o node do.

제5 트랜지스터(T45)는 Q1 노드가 하이 전압 레벨일 때 턴 온되어 QB_o 노드를 저전위 전압(VSS)으로 방전시킨다.The fifth transistor T45 is turned on when the Q1 node has a high voltage level to discharge the QB_o node to the low potential voltage VSS.

QB 노드 안정화부(505)는 Bi 노드가 포워드 구동 전압(VDD_F) 또는 리버스 구동 전압(VDD_R)으로 충전될 때 QB_o 노드를 저전위 전압(VSS) 레벨로 방전시킨다. QB 노드 안정화부(505)는 제1 트랜지스터(T51)를 포함한다.The QB node stabilizing unit 505 discharges the QB_o node to a low potential voltage (VSS) level when the Bi node is charged with the forward driving voltage VDD_F or the reverse driving voltage VDD_R. The QB node stabilizing unit 505 includes a first transistor T51.

제1 트랜지스터(T51)는 Bi 노드가 하이 전압 레벨일 때 턴 온되어 QB_o 노드를 저전위 전압(VSS)으로 방전시킨다.The first transistor T51 is turned on when the Bi node has a high voltage level to discharge the QB_o node to the low potential voltage VSS.

Bi 노드 안정화부(506)는 QB 노드가 구동 전압 레벨로 충전될 때 Bi 노드를 저전위 전압(VSS) 레벨로 방전시킨다. Bi 노드 안정화부(506)는 제1 트랜지스터(T61) 및 제2 트랜지스터(T62)를 포함한다.The Bi node stabilizing unit 506 discharges the Bi node to a low potential voltage (VSS) level when the QB node is charged to the driving voltage level. The Bi node stabilizing unit 506 includes a first transistor T61 and a second transistor T62 .

제1 트랜지스터(T61)는 QB_o 노드가 기수 구동 전압(VDD_O) 레벨로 충전될 때 턴 온되어 Bi 노드를 저전위 전압(VSS)으로 방전시킨다. 제2 트랜지스터(T62)는 캐리 신호 출력부(508)로부터 출력되는 하이 전압 레벨의 캐리 신호(C(n))에 의해서 턴 온되어 Bi 노드를 저전위 전압(VSS) 레벨로 방전시킨다. The first transistor T61 is turned on when the QB_o node is charged to the odd driving voltage VDD_O level to discharge the Bi node to the low potential voltage VSS. The second transistor T62 is turned on by the carry signal C(n) of the high voltage level output from the carry signal output unit 508 to discharge the Bi node to the low potential voltage VSS level.

Bi 노드 제어부(507)는 스타트 신호(VST1) 또는 넥스트 신호(VNEXT2)의 입력에 응답하여 Bi 노드에 포워드 구동 전압(VDD_F) 또는 리버스 구동 전압(VDD_R)을 공급한다. Bi 노드 제어부(507)는 제1 트랜지스터(T71) 및 제2 트랜지스터(T72)를 포함한다.The Bi node controller 507 supplies the forward driving voltage VDD_F or the reverse driving voltage VDD_R to the Bi node in response to an input of the start signal VST1 or the next signal VNEXT2 . The Bi node controller 507 includes a first transistor T71 and a second transistor T72 .

제1 트랜지스터(T71)는 스타트 신호(VST1)가 하이 전압 레벨일 때 턴 온되어 Bi 노드에 포워드 구동 전압(VDD_F)을 공급한다.The first transistor T71 is turned on when the start signal VST1 has a high voltage level to supply the forward driving voltage VDD_F to the Bi node.

제2 트랜지스터(T72)는 넥스트 신호(VNEXT2)가 하이 전압 레벨일 때 턴 온되어 Bi 노드에 리버스 구동 전압(VDD_R)을 공급한다.The second transistor T72 is turned on when the next signal VNEXT2 has a high voltage level to supply the reverse driving voltage VDD_R to the Bi node.

캐리 신호 출력부(508)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 클럭 신호(CLK(n)) 또는 저전위 전압(VSS)을 기초로 캐리 신호(C(n))를 출력한다. 캐리 신호 출력부(508)는 제1 트랜지스터(T81) 내지 제3 트랜지스터(T83)를 포함한다.The carry signal output unit 508 outputs the carry signal C(n) based on the clock signal CLK(n) or the low potential voltage VSS according to the voltage level of the Q node or the voltage level of the QB node. . The carry signal output unit 508 includes first to third transistors T81 to T83 .

제1 트랜지스터(T81)는 Q1 노드가 하이 전압 레벨일 때 턴 온되어 클럭 신호(CLK(n))를 기초로 제1 출력 노드(NO1)를 통해서 하이 전압 레벨의 캐리 신호(C(n))를 출력한다.The first transistor T81 is turned on when the Q1 node is at the high voltage level, and the carry signal C(n) of the high voltage level is applied through the first output node NO1 based on the clock signal CLK(n). to output

제2 트랜지스터(T82)는 QB_o 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제1 출력 노드(NO1)를 통해서 로우 전압 레벨의 캐리 신호(C(n))를 출력한다.The second transistor T82 outputs the carry signal C(n) of the low voltage level through the first output node NO1 based on the low potential voltage VSS when the QB_o node is turned on at the high voltage level. .

제3 트랜지스터(T83)는 QB_e 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제1 출력 노드(NO1)를 통해서 로우 전압 레벨의 캐리 신호(C(n))를 출력한다.The third transistor T83 outputs the carry signal C(n) of the low voltage level through the first output node NO1 based on the low potential voltage VSS when the QB_e node is turned on at the high voltage level. .

게이트 신호 출력부(509)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 클럭 신호(CLK(n)) 또는 저전위 전압(VSS)을 기초로 게이트 신호(SCOUT(n))를 출력한다. 게이트 신호 출력부(509)는 제1 트랜지스터(T91) 내지 제3 트랜지스터(T93)를 포함한다.The gate signal output unit 509 outputs the gate signal SCOUT(n) based on the clock signal CLK(n) or the low potential voltage VSS according to the voltage level of the Q node or the voltage level of the QB node. . The gate signal output unit 509 includes first to third transistors T91 to T93 .

제1 트랜지스터(T91)는 Q1 노드가 하이 전압 레벨일 때 턴 온되어 클럭 신호(CLK(n))를 기초로 제2 출력 노드(NO2)를 통해서 하이 전압 레벨의 게이트 신호(SCOUT(n))를 출력한다.The first transistor T91 is turned on when the Q1 node is at the high voltage level, and the gate signal SCOUT(n) of the high voltage level is turned on through the second output node NO2 based on the clock signal CLK(n). to output

제2 트랜지스터(T92)는 QB_o 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제2 출력 노드(NO2)를 통해서 로우 전압 레벨의 게이트 신호(SCOUT(n))를 출력한다.The second transistor T92 outputs the gate signal SCOUT(n) of the low voltage level through the second output node NO2 based on the low potential voltage VSS when the QB_o node is turned on at the high voltage level. .

제3 트랜지스터(T93)는 QB_e 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제2 출력 노드(NO2)를 통해서 로우 전압 레벨의 게이트 신호(SCOUT(n))를 출력한다.The third transistor T93 outputs the low voltage level gate signal SCOUT(n) through the second output node NO2 based on the low potential voltage VSS when the QB_e node is turned on at the high voltage level. .

다시 도 5를 참조하면, 본 명세서의 일 실시예에 따른 제(n+1) 스테이지 회로(ST(n+1))는 리셋부(501'), Q 노드 제어부(502'), Q 노드 안정화부(503'), 인버터부(504'), QB 노드 안정화부(505'), Bi 노드 안정화부(506'), Bi 노드 제어부(507'), 캐리 신호 출력부(508'), 게이트 신호 출력부(509')를 포함한다.Referring back to FIG. 5 , the (n+1)th stage circuit ST(n+1) according to an embodiment of the present specification includes a reset unit 501 ′, a Q node control unit 502 ′, and a Q node stabilization unit. Unit 503', inverter unit 504', QB node stabilization unit 505', Bi node stabilization unit 506', Bi node control unit 507', carry signal output unit 508', gate signal an output unit 509'.

리셋부(501')는 리셋 신호(VRST)의 입력에 응답하여 Q2 노드를 저전위 전압(VSS) 레벨로 방전시킨다. 리셋부(501')는 제1 트랜지스터(T11')를 포함한다. 하이 전압 레벨의 리셋 신호(VRST)가 입력되면 제1 트랜지스터(T11')가 턴 온되어 Q2 노드가 저전위 전압(VSS) 레벨로 방전된다.The reset unit 501 ′ discharges the Q2 node to the low potential voltage VSS level in response to the input of the reset signal VRST. The reset unit 501' includes a first transistor T11'. When the high voltage level reset signal VRST is input, the first transistor T11 ′ is turned on and the Q2 node is discharged to the low potential voltage VSS level.

Q 노드 제어부(502')는 스타트 신호(VST2)의 입력에 응답하여 Q2 노드에 포워드 구동 전압(VDD_F)을 공급한다. 또한 Q 노드 제어부(502')는 넥스트 신호(VNEXT2)의 입력에 응답하여 Q2 노드에 리버스 구동 전압(VDD_R)을 공급한다. Q 노드 제어부(502')는 서로 직렬로 연결되는 제1 트랜지스터(T21') 및 제2 트랜지스터(T22')를 포함한다.The Q node controller 502 ′ supplies the forward driving voltage VDD_F to the Q2 node in response to the input of the start signal VST2 . Also, the Q node controller 502 ′ supplies the reverse driving voltage VDD_R to the Q2 node in response to the input of the next signal VNEXT2 . The Q node controller 502' includes a first transistor T21' and a second transistor T22' that are connected in series with each other.

하이 전압 레벨의 스타트 신호(VST2)가 입력되면 제1 트랜지스터(T21')가 턴 온되어 Q2 노드에 포워드 구동 전압(VDD_F)이 공급된다. 또한 하이 전압 레벨의 넥스트 신호(VNEXT2)가 입력되면 제1 트랜지스터(T21')가 턴 온되어 Q2 노드에 리버스 구동 전압(VDD_R)이 공급된다.When the high voltage level start signal VST2 is input, the first transistor T21 ′ is turned on to supply the forward driving voltage VDD_F to the Q2 node. Also, when the next signal VNEXT2 having a high voltage level is input, the first transistor T21 ′ is turned on to supply the reverse driving voltage VDD_R to the Q2 node.

또한 본 명세서의 일 실시예에서, 스타트 신호(VST2)는 전단 캐리 신호(예컨대, C(n-5))일 수 있고, 넥스트 신호(VNEXT2)는 후단 캐리 신호(예컨대, C(n+5))일 수 있다.Also, in one embodiment of the present specification, the start signal VST2 may be a previous carry signal (eg, C(n-5)), and the next signal VNEXT2 may be a subsequent carry signal (eg, C(n+5)). ) can be

Q 노드 안정화부(503')는 QB 노드(QB_e 노드 및 QB_o 노드)가 구동 전압(VDD_E) 레벨로 충전될 때 Q2 노드를 저전위 전압(VSS) 레벨로 방전시킨다. Q 노드 안정화부(503')는 Q2 노드와 저전위 전압 라인 사이에 연결되는 제1 트랜지스터(T31') 및 제2 트랜지스터(T32')를 포함한다.The Q node stabilizing unit 503 ′ discharges the Q2 node to the low potential voltage VSS level when the QB nodes (the QB_e node and the QB_o node) are charged to the driving voltage VDD_E level. The Q node stabilizing unit 503' includes a first transistor T31' and a second transistor T32' connected between the Q2 node and the low potential voltage line.

QB_e 노드가 우수 구동 전압(VDD_E) 레벨로 충전되면 제1 트랜지스터(T31')가 턴 온되어 Q2 노드가 저전위 전압(VSS) 레벨로 방전된다. 또한 QB_o 노드가 기수 구동 전압(VDD_O) 레벨로 충전되면 제2 트랜지스터(T32')가 턴 온되어 Q2 노드가 저전위 전압(VSS) 레벨로 방전된다. When the QB_e node is charged to the even driving voltage VDD_E level, the first transistor T31 ′ is turned on to discharge the Q2 node to the low potential voltage VSS level. Also, when the QB_o node is charged to the odd driving voltage (VDD_O) level, the second transistor T32' is turned on and the Q2 node is discharged to the low potential voltage (VSS) level.

인버터부(504')는 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경한다. 인버터부(504')는 제1 트랜지스터(T41') 내지 제5 트랜지스터(T45')를 포함한다.The inverter unit 504' changes the voltage level of the QB node according to the voltage level of the Q node. The inverter unit 504' includes first transistors T41' to fifth transistors T45'.

제1 트랜지스터(T41')는 우수 구동 전압(VDD_E)이 하이 전압 레벨일 때 턴 온되어 제1 연결 노드(NC1')에 우수 구동 전압(VDD_E)을 공급한다.The first transistor T41 ′ is turned on when the even driving voltage VDD_E is at a high voltage level to supply the even driving voltage VDD_E to the first connection node NC1 ′.

제2 트랜지스터(T42')는 Q2 노드가 하이 전압 레벨일 때 턴 온된다. 이에 따라서 제1 연결 노드(NC1')가 저전위 전우수 구동 전압(VDD_E)이 QB_e 노드에 공급되지 않는다.The second transistor T42' is turned on when the Q2 node is at a high voltage level. Accordingly, the low potential and excellent driving voltage VDD_E of the first connection node NC1 ′ is not supplied to the QB_e node.

제3 트랜지스터(T43')는 제1 연결 노드(NC1')가 하이 전압 레벨일 때 턴 온되어 우수 구동 전압(VDD_E)을 QB_e 노드에 공급한다. The third transistor T43' is turned on when the first connection node NC1' has a high voltage level to supply the even driving voltage VDD_E to the QB_e node.

제4 트랜지스터(T44')는 Q1 노드가 하이 전압 레벨일 때 턴 온되어 제1 연결 노드(NC1')와 저전위 전압 라인을 전기적으로 연결시킨다.The fourth transistor T44' is turned on when the Q1 node has a high voltage level to electrically connect the first connection node NC1' and the low potential voltage line.

본 명세서의 일 실시예에서, Q2 노드 또는 Q1 노드가 하이 전압 레벨이면 우수 구동 전압(VDD_E)은 QB_e 노드에 공급되지 않고, Q2 노드가 로우 전압 레벨이면 우수 구동 전압(VDD_E)은 QB_e 노드에 공급된다.In one embodiment of the present specification, when the Q2 node or the Q1 node is at a high voltage level, the even driving voltage VDD_E is not supplied to the QB_e node, and when the Q2 node is a low voltage level, the even driving voltage VDD_E is supplied to the QB_e node do.

제5 트랜지스터(T45')는 Q2 노드가 하이 전압 레벨일 때 턴 온되어 QB_e 노드를 저전위 전압(VSS)으로 방전시킨다.The fifth transistor T45' is turned on when the Q2 node is at the high voltage level to discharge the QB_e node to the low potential voltage VSS.

QB 노드 안정화부(505')는 Bi 노드가 포워드 구동 전압(VDD_F) 또는 리버스 구동 전압(VDD_R)으로 충전될 때 QB_e 노드를 저전위 전압(VSS) 레벨로 방전시킨다. QB 노드 안정화부(505')는 제1 트랜지스터(T51')를 포함한다.The QB node stabilizing unit 505 ′ discharges the QB_e node to the low potential voltage VSS level when the Bi node is charged with the forward driving voltage VDD_F or the reverse driving voltage VDD_R. The QB node stabilizing unit 505 ′ includes a first transistor T51 ′.

제1 트랜지스터(T51')는 Bi 노드가 하이 전압 레벨일 때 턴 온되어 QB_e 노드를 저전위 전압(VSS)으로 방전시킨다.The first transistor T51' is turned on when the Bi node is at a high voltage level to discharge the QB_e node to the low potential voltage VSS.

Bi 노드 안정화부(506')는 QB 노드가 구동 전압 레벨로 충전될 때 Bi 노드를 저전위 전압(VSS) 레벨로 방전시킨다. Bi 노드 안정화부(506')는 제1 트랜지스터(T61') 및 제2 트랜지스터(T62')를 포함한다.The Bi node stabilizing unit 506 ′ discharges the Bi node to a low potential voltage (VSS) level when the QB node is charged to the driving voltage level. The Bi node stabilizing unit 506 ′ includes a first transistor T61 ′ and a second transistor T62 ′.

제1 트랜지스터(T61')는 QB_e 노드가 우수 구동 전압(VDD_E) 레벨로 충전될 때 턴 온되어 Bi 노드를 저전위 전압(VSS)으로 방전시킨다. 제2 트랜지스터(T62')는 캐리 신호 출력부(508')로부터 출력되는 하이 전압 레벨의 캐리 신호(C(n))에 의해서 턴 온되어 Bi 노드를 저전위 전압(VSS) 레벨로 방전시킨다. The first transistor T61' is turned on when the QB_e node is charged to the even driving voltage VDD_E level to discharge the Bi node to the low potential voltage VSS. The second transistor T62' is turned on by the carry signal C(n) of the high voltage level output from the carry signal output unit 508' to discharge the Bi node to the low potential voltage VSS level.

Bi 노드 제어부(507')는 스타트 신호(VST2) 또는 넥스트 신호(VNEXT3)의 입력에 응답하여 Bi 노드에 포워드 구동 전압(VDD_F) 또는 리버스 구동 전압(VDD_R)을 공급한다. Bi 노드 제어부(507')는 제1 트랜지스터(T71') 및 제2 트랜지스터(T72')를 포함한다.The Bi node controller 507 ′ supplies the forward driving voltage VDD_F or the reverse driving voltage VDD_R to the Bi node in response to the input of the start signal VST2 or the next signal VNEXT3 . The Bi node controller 507 ′ includes a first transistor T71 ′ and a second transistor T72 ′.

제1 트랜지스터(T71')는 스타트 신호(VST2)가 하이 전압 레벨일 때 턴 온되어 Bi 노드에 포워드 구동 전압(VDD_F)을 공급한다.The first transistor T71' is turned on when the start signal VST2 has a high voltage level to supply the forward driving voltage VDD_F to the Bi node.

제2 트랜지스터(T72')는 넥스트 신호(VNEXT3)가 하이 전압 레벨일 때 턴 온되어 Bi 노드에 리버스 구동 전압(VDD_R)을 공급한다.The second transistor T72' is turned on when the next signal VNEXT3 has a high voltage level to supply the reverse driving voltage VDD_R to the Bi node.

캐리 신호 출력부(508')는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 클럭 신호(CLK(n+1)) 또는 저전위 전압(VSS)을 기초로 캐리 신호(C(n+1))를 출력한다. 캐리 신호 출력부(508')는 제1 트랜지스터(T81') 내지 제3 트랜지스터(T83')를 포함한다.The carry signal output unit 508 ′ provides a carry signal C(n+1) based on the clock signal CLK(n+1) or the low potential voltage VSS according to the voltage level of the Q node or the voltage level of the QB node. )) is printed. The carry signal output unit 508 ′ includes a first transistor T81 ′ to a third transistor T83 ′.

제1 트랜지스터(T81')는 Q2 노드가 하이 전압 레벨일 때 턴 온되어 클럭 신호(CLK(n+1))를 기초로 제3 출력 노드(NO3)를 통해서 하이 전압 레벨의 캐리 신호(C(n+1))를 출력한다.The first transistor T81' is turned on when the Q2 node is at the high voltage level, and the carry signal C( n+1)) is output.

제2 트랜지스터(T82')는 QB_e 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제3 출력 노드(NO3)를 통해서 로우 전압 레벨의 캐리 신호(C(n+1))를 출력한다.The second transistor T82' has a low voltage level carry signal C(n+1) through the third output node NO3 based on the low potential voltage VSS when the QB_e node is turned on at a high voltage level. to output

제3 트랜지스터(T83')는 QB_o 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제3 출력 노드(NO3)를 통해서 로우 전압 레벨의 캐리 신호(C(n))를 출력한다.The third transistor T83' outputs the carry signal C(n) of the low voltage level through the third output node NO3 based on the low potential voltage VSS when the QB_o node is turned on at the high voltage level. do.

게이트 신호 출력부(509')는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 클럭 신호(CLK(n+1)) 또는 저전위 전압(VSS)을 기초로 게이트 신호(SCOUT(n+1))를 출력한다. 게이트 신호 출력부(509')는 제1 트랜지스터(T91') 내지 제3 트랜지스터(T93')를 포함한다.The gate signal output unit 509 ′ receives the gate signal SCOUT(n+1) based on the clock signal CLK(n+1) or the low potential voltage VSS according to the voltage level of the Q node or the voltage level of the QB node. )) is printed. The gate signal output unit 509' includes a first transistor T91' to a third transistor T93'.

제1 트랜지스터(T91')는 Q2 노드가 하이 전압 레벨일 때 턴 온되어 클럭 신호(CLK(n+1))를 기초로 제4 출력 노드(NO4)를 통해서 하이 전압 레벨의 게이트 신호(SCOUT(n+1))를 출력한다.The first transistor T91' is turned on when the Q2 node is at the high voltage level, and the gate signal SCOUT( n+1)) is output.

제2 트랜지스터(T92')는 QB_e 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제4 출력 노드(NO4)를 통해서 로우 전압 레벨의 게이트 신호(SCOUT(n+1))를 출력한다.The second transistor T92' has a low voltage level gate signal SCOUT(n+1) through the fourth output node NO4 based on the low potential voltage VSS when the QB_e node is turned on at a high voltage level. to output

제3 트랜지스터(T93')는 QB_o 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제4 출력 노드(NO4)를 통해서 로우 전압 레벨의 게이트 신호(SCOUT(n+1))를 출력한다.The third transistor T93' has a low voltage level gate signal SCOUT(n+1) through the fourth output node NO4 based on the low potential voltage VSS when the QB_o node is turned on at a high voltage level. to output

도 6은 도 5의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.6 shows waveforms of an input signal and an output signal when the stage circuit of FIG. 5 outputs a gate signal for image display.

도 6에는 도 5의 제n 스테이지 회로(ST(n))가 정방향으로 구동될 때 각 신호의 파형이 도시되어 있다. 도 6에 도시된 바와 같이, 도 5의 스테이지 회로가 정방향으로 구동될 때, 포워드 구동 전압(VDD_F)은 하이 전압 레벨(VGH)로 유지되고, 리버스 구동 전압(VDD_R)은 로우 전압 레벨(VGL)로 유지된다. 도시되지는 않았으나, 도 5의 스테이지 회로가 역방향으로 구동될 때 포워드 구동 전압(VDD_F)은 로우 전압 레벨로 유지되고, 리버스 구동 전압(VDD_R)은 하이 전압 레벨로 유지된다. FIG. 6 shows waveforms of each signal when the n-th stage circuit ST(n) of FIG. 5 is driven in the forward direction. As shown in FIG. 6 , when the stage circuit of FIG. 5 is driven in the forward direction, the forward driving voltage VDD_F is maintained at the high voltage level VGH, and the reverse driving voltage VDD_R is the low voltage level VGL. is maintained as Although not shown, when the stage circuit of FIG. 5 is driven in the reverse direction, the forward driving voltage VDD_F is maintained at a low voltage level, and the reverse driving voltage VDD_R is maintained at a high voltage level.

또한 도 6에는 표시 패널(10)을 통해서 영상의 기수 프레임(odd frame)이 표시될 때 각 신호의 파형이 도시되어 있다. 표시 패널(10)을 통해서 영상의 기수 프레임이 표시될 때, 기수 구동 전압(VDD_O)은 하이 전압 레벨로 유지되고, 우수 구동 전압(VDD_E)은 로우 전압 레벨로 유지된다. 반대로 표시 패널(10)을 통해서 영상의 우수 프레임(even frame)이 표시될 때, 기수 구동 전압(VDD_O)은 로우 전압 레벨로 유지되고, 우수 구동 전압(VDD_E)은 하이 전압 레벨로 유지된다.Also, when an odd frame of an image is displayed through the display panel 10, the waveform of each signal is shown in FIG. 6 . When an odd frame of an image is displayed through the display panel 10 , the odd driving voltage VDD_O is maintained at a high voltage level, and the even driving voltage VDD_E is maintained at a low voltage level. Conversely, when an even frame of an image is displayed through the display panel 10 , the odd driving voltage VDD_O is maintained at a low voltage level, and the even driving voltage VDD_E is maintained at a high voltage level.

도 6을 참조하면, 구간(P2~P3)에서 Q 노드 제어부(502)의 제1 트랜지스터(T21)에 시작 신호(VST1)가 입력되면 제1 트랜지스터(T21)가 턴 온된다. 이에 따라서 하이 전압 레벨의 포워드 구동 전압(VDD_F)이 Q1 노드에 공급되어 Q1 노드가 제1 하이 전압 레벨(VGH1)로 충전된다. Q1 노드가 제1 하이 전압 레벨(VGH1)로 충전되면 캐리 신호 출력부(508)의 제1 트랜지스터(T81) 및 게이트 신호 출력부(509)의 제1 트랜지스터(T91)가 각각 턴 온된다.Referring to FIG. 6 , when a start signal VST1 is input to the first transistor T21 of the Q node controller 502 in the period P2 to P3 , the first transistor T21 is turned on. Accordingly, the forward driving voltage VDD_F of the high voltage level is supplied to the Q1 node to charge the Q1 node to the first high voltage level VGH1. When the Q1 node is charged to the first high voltage level VGH1 , the first transistor T81 of the carry signal output unit 508 and the first transistor T91 of the gate signal output unit 509 are turned on, respectively.

또한 구간(P2~P3)에서 Bi 노드 제어부(507)의 제1 트랜지스터(T71)에 시작 신호(VST1)가 입력되면 제1 트랜지스터(T71)가 턴 온된다. 이에 따라서 하이 전압 레벨의 포워드 구동 전압(VDD_F)이 Bi 노드로 전달되어 Bi 노드 안정화부(506)의 제1 트랜지스터(T61)가 턴 온된다. 이에 따라서 QB_o 노드에 저전위 전압(VSS)이 공급되어 QB_o 노드가 로우 전압 레벨로 방전된다.Also, when the start signal VST1 is input to the first transistor T71 of the Bi node controller 507 in the sections P2 to P3, the first transistor T71 is turned on. Accordingly, the forward driving voltage VDD_F of the high voltage level is transferred to the Bi node, and the first transistor T61 of the Bi node stabilizing unit 506 is turned on. Accordingly, the low potential voltage VSS is supplied to the QB_o node, and the QB_o node is discharged to a low voltage level.

구간(P3~P4)에서 게이트 신호 출력부(509)의 제1 트랜지스터(T91)를 통해서 하이 전압 레벨의 클럭 신호(CLK(n))가 제2 출력 노드(NO2)로 공급되면서 Q1 노드가 제2 하이 전압 레벨(VGH2)로 부스팅된다. 이에 따라서 제2 출력 노드(NO2)로부터 하이 전압 레벨의 게이트 신호(SCOUT(n))가 출력된다.In the period P3 to P4, the high voltage level clock signal CLK(n) is supplied to the second output node NO2 through the first transistor T91 of the gate signal output unit 509, and the Q1 node is 2 Boosted to high voltage level (VGH2). Accordingly, the gate signal SCOUT(n) of the high voltage level is output from the second output node NO2 .

또한 구간(P3~P4)에서 하이 전압 레벨의 클럭 신호(CLK(n))가 캐리 신호 출력부(508)의 제1 트랜지스터(T81)를 통해서 제1 출력 노드(NO1)로 공급된다. 이에 따라서 제1 출력 노드(NO1)로부터 하이 전압 레벨의 캐리 신호(C(n))가 출력된다. Also, in the sections P3 to P4 , the high voltage level clock signal CLK(n) is supplied to the first output node NO1 through the first transistor T81 of the carry signal output unit 508 . Accordingly, the carry signal C(n) having a high voltage level is output from the first output node NO1.

제1 출력 노드(NO1)로부터 출력된 하이 전압 레벨의 캐리 신호(C(n))가 Bi 노드 안정화부(506)의 제2 트랜지스터(T62)에 입력되면 제2 트랜지스터(T62)가 턴 온되어 Bi 노드에 저전위 전압(VSS)이 공급된다. 이에 따라서 구간(P3~P4)에서 Bi 노드는 로우 전압 레벨로 방전된다.When the carry signal C(n) of the high voltage level output from the first output node NO1 is input to the second transistor T62 of the Bi node stabilizing unit 506 , the second transistor T62 is turned on. A low potential voltage (VSS) is supplied to the Bi node. Accordingly, in the sections P3 to P4, the Bi node is discharged to a low voltage level.

구간(P4~P5)에서 Q 노드 제어부(502)의 제2 트랜지스터(T22)에 넥스트 신호(VNEXT1)가 입력되면 제2 트랜지스터(T22)가 턴 온된다. 이에 따라서 로우 전압 레벨의 리버스 구동 전압(VDD_R)이 Q1 노드에 공급되어 Q1 노드가 로우 전압 레벨로 방전된다.When the next signal VNEXT1 is input to the second transistor T22 of the Q node controller 502 in the sections P4 to P5, the second transistor T22 is turned on. Accordingly, the reverse driving voltage VDD_R of the low voltage level is supplied to the Q1 node, and the Q1 node is discharged to the low voltage level.

Q1 노드가 로우 전압 레벨로 방전됨에 따라서 인버터부(504)의 제2 트랜지스터(T42)가 턴 오프되고 제3 트랜지스터(T43)가 턴 온된다. 이에 따라서 QB_o 노드에 기수 구동 전압(VDD_O)이 공급되어 QB_o 노드가 하이 전압 레벨로 충전된다.As the Q1 node is discharged to the low voltage level, the second transistor T42 of the inverter unit 504 is turned off and the third transistor T43 is turned on. Accordingly, the odd driving voltage VDD_O is supplied to the QB_o node so that the QB_o node is charged to a high voltage level.

도 7은 본 명세서의 다른 실시예에 따른 스테이지 회로의 회로도이다.7 is a circuit diagram of a stage circuit according to another embodiment of the present specification.

도 7에 도시된 제n 스테이지 회로(ST(n)) 및 제(n+1) 스테이지 회로(ST(n+1))는 도 4에 도시된 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)) 중 QB_o 노드 및 QB_e 노드를 공유하는 임의의 2개의 스테이지 회로이다.The n-th stage circuit ST(n) and the (n+1)-th stage circuit ST(n+1) shown in FIG. 7 are the first to n-th stage circuits ST(1) shown in FIG. 4 . to ST(n)) any two-stage circuit that shares the QB_o node and the QB_e node.

도 7을 참조하면, 본 명세서의 일 실시예에 따른 제n 스테이지 회로(ST(n))는 리셋부(601), Q 노드 제어부(602), Q 노드 안정화부(603), 인버터부(604), QB 노드 안정화부(605), Bi 노드 안정화부(606), Bi 노드 제어부(607), 캐리 신호 출력부(608), 게이트 신호 출력부(609)를 포함한다.Referring to FIG. 7 , an n-th stage circuit ST(n) according to an embodiment of the present specification includes a reset unit 601 , a Q node control unit 602 , a Q node stabilization unit 603 , and an inverter unit 604 . ), a QB node stabilizing unit 605 , a Bi node stabilizing unit 606 , a Bi node controlling unit 607 , a carry signal output unit 608 , and a gate signal output unit 609 .

도 7에 도시된 제n 스테이지 회로(ST(n))의 리셋부(601), Q 노드 제어부(602), Q 노드 안정화부(603), 인버터부(604), QB 노드 안정화부(605), Bi 노드 제어부(607), 캐리 신호 출력부(608), 게이트 신호 출력부(609)의 구성은 각각 도 5에 도시된 제n 스테이지 회로(ST(n))의 리셋부(501), Q 노드 제어부(502), Q 노드 안정화부(503), 인버터부(504), QB 노드 안정화부(505), Bi 노드 제어부(507), 캐리 신호 출력부(508), 게이트 신호 출력부(509)의 구성과 동일하다.A reset unit 601 , a Q node control unit 602 , a Q node stabilization unit 603 , an inverter unit 604 , and a QB node stabilization unit 605 of the n-th stage circuit ST(n) shown in FIG. 7 . , Bi node control unit 607 , carry signal output unit 608 , and gate signal output unit 609 have the reset unit 501 and Q of the n-th stage circuit ST(n) shown in FIG. 5 , respectively. Node control unit 502, Q node stabilization unit 503, inverter unit 504, QB node stabilization unit 505, Bi node control unit 507, carry signal output unit 508, gate signal output unit 509 is identical to the composition of

다만 도 5에 도시된 Bi 노드 안정화부(506)와는 달리, 도 7에 도시된 실시예에서 Bi 노드 안정화부(606)는 제1 트랜지스터(T61)를 포함한다.However, unlike the Bi node stabilizing unit 506 shown in FIG. 5 , the Bi node stabilizing unit 606 in the embodiment shown in FIG. 7 includes the first transistor T61 .

또한 도 5에 도시된 제n 스테이지 회로(ST(n))의 리셋부(501), Q 노드 제어부(502), Q 노드 안정화부(503), 인버터부(504), QB 노드 안정화부(505), Bi 노드 안정화부(506), Bi 노드 제어부(507), 캐리 신호 출력부(508), 게이트 신호 출력부(509)에는 모두 단일한 저전위 전압(VSS)이 공급된다.In addition, the reset unit 501 , the Q node control unit 502 , the Q node stabilization unit 503 , the inverter unit 504 , and the QB node stabilization unit 505 of the n-th stage circuit ST(n) shown in FIG. 5 . ), the Bi node stabilizing unit 506 , the Bi node controlling unit 507 , the carry signal output unit 508 , and the gate signal output unit 509 are all supplied with a single low potential voltage VSS.

그러나 도 7에 도시된 제n 스테이지 회로(ST(n))에서 리셋부(601), Q 노드 제어부(602), Q 노드 안정화부(603), 인버터부(604), QB 노드 안정화부(605), Bi 노드 안정화부(606), Bi 노드 제어부(607)에는 제2 저전위 전압(VSS2)이 공급되고, 캐리 신호 출력부(608), 게이트 신호 출력부(609)에는 제2 저전위 전압(VSS2)과 다른 제1 저전위 전압(VSS1)이 공급된다.However, in the n-th stage circuit ST(n) shown in FIG. 7 , the reset unit 601 , the Q node control unit 602 , the Q node stabilization unit 603 , the inverter unit 604 , and the QB node stabilization unit 605 . ), a second low potential voltage VSS2 is supplied to the Bi node stabilizing unit 606 and the Bi node control unit 607 , and the second low potential voltage VSS2 is supplied to the carry signal output unit 608 and the gate signal output unit 609 . A first low potential voltage VSS1 different from (VSS2) is supplied.

예컨대 제1 저전위 전압(VSS1)의 크기는 -5V로 설정될 수 있고, 제2 저전위 전압(VSS2)의 크기는 제1 저전위 전압(VSS1)보다 더 작은 값인 -15로 설정될 수 있다. 그러나 제1 저전위 전압(VSS1)의 크기 및 제2 저전위 전압(VSS2)의 크기는 실시예에 따라 다르게 설정될 수 있다.For example, the level of the first low potential voltage VSS1 may be set to -5V, and the level of the second low potential voltage VSS2 may be set to −15, which is a smaller value than the first low potential voltage VSS1. . However, the magnitude of the first low potential voltage VSS1 and the magnitude of the second low potential voltage VSS2 may be set differently according to embodiments.

후술하는 바와 같이 제2 저전위 전압(VSS2)의 크기가 제1 저전위 전압(VSS1)의 크기보다 낮게 설정되면 게이트 신호 출력 과정에서 QB 노드의 전압 출력이 보다 안정화되는 장점이 있다.As will be described later, when the level of the second low potential voltage VSS2 is set to be lower than the level of the first low potential voltage VSS1, the voltage output of the QB node is more stabilized during the gate signal output process.

또한 캐리 신호 출력부(608), 게이트 신호 출력부(609)에는 도 5에 도시된 저전위 전압(VSS)과 동일한 크기의 제1 저전위 전압(VSS1)이 공급됨으로써 제2 저전위 전압(VSS2)의 크기와는 무관하게 캐리 신호(C(n)) 및 게이트 신호(SCOUT(n))의 안정적인 출력이 보장될 수 있다.In addition, the carry signal output unit 608 and the gate signal output unit 609 are supplied with the first low potential voltage VSS1 having the same magnitude as the low potential voltage VSS shown in FIG. 5 , and thus the second low potential voltage VSS2 ), stable outputs of the carry signal C(n) and the gate signal SCOUT(n) may be guaranteed.

또한 도 7에 도시된 제(n+1) 스테이지 회로(ST(n+1)) 또한 제n 스테이지 회로(ST(n))와 동일한 구조를 갖는다.Also, the (n+1)-th stage circuit ST(n+1) shown in FIG. 7 has the same structure as the n-th stage circuit ST(n).

도 7에 도시된 제n 스테이지 회로(ST(n)) 및 제(n+1) 스테이지 회로(ST(n+1))는 도 5에 도시된 제n 스테이지 회로(ST(n)) 및 제(n+1) 스테이지 회로(ST(n+1))에 비해서 보다 적은 수의 트랜지스터를 가지며, 그에 따라서 트랜지스터와 연결되는 배선도 감소한다. 예를 들어 동일한 해상도 및 크기를 갖는 표시 패널(10)이 제조될 때, 도 7에 도시된 스테이지 회로를 포함하는 게이트 구동 회로는 도 5에 도시된 스테이지 회로를 포함하는 게이트 구동회로에 비해서 9% 감소된 크기를 갖는다.The n-th stage circuit ST(n) and the (n+1)-th stage circuit ST(n+1) shown in FIG. 7 include the n-th stage circuit ST(n) and the (n+1)-th stage circuit ST(n+1) shown in FIG. It has a smaller number of transistors compared to the (n+1) stage circuit ST(n+1), and accordingly, wirings connected to the transistors are also reduced. For example, when the display panel 10 having the same resolution and size is manufactured, the gate driving circuit including the stage circuit shown in FIG. 7 is 9% higher than the gate driving circuit including the stage circuit shown in FIG. 5 . has a reduced size.

따라서 도 7에 도시된 스테이지 회로를 포함하는 게이트 구동 회로(13)는 도 5에 도시된 스테이지 회로를 포함하는 게이트 구동 회로(13)보다 감소된 크기를 가지며, 그에 따라서 표시 패널(10)의 비표시 영역의 크기가 상대적으로 감소하고 표시 영역의 크기가 상대적으로 증가된다.Accordingly, the gate driving circuit 13 including the stage circuit shown in FIG. 7 has a reduced size than the gate driving circuit 13 including the stage circuit shown in FIG. 5 , and accordingly the ratio of the display panel 10 is reduced. The size of the display area is relatively decreased and the size of the display area is relatively increased.

도 8은 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.8 shows waveforms of an input signal and an output signal when the stage circuit of FIG. 7 outputs a gate signal for image display.

도 8에는 도 5의 제n 스테이지 회로(ST(n))가 정방향으로 구동될 때 각 신호의 파형이 도시되어 있다. 도 8에 도시된 바와 같이, 도 5의 스테이지 회로가 정방향으로 구동될 때, 포워드 구동 전압(VDD_F)은 하이 전압 레벨(VGH)로 유지되고, 리버스 구동 전압(VDD_R)은 로우 전압 레벨(VGL)로 유지된다. 도시되지는 않았으나, 도 7의 스테이지 회로가 역방향으로 구동될 때 포워드 구동 전압(VDD_F)은 로우 전압 레벨로 유지되고, 리버스 구동 전압(VDD_R)은 하이 전압 레벨로 유지된다. FIG. 8 shows waveforms of each signal when the n-th stage circuit ST(n) of FIG. 5 is driven in the forward direction. As shown in FIG. 8 , when the stage circuit of FIG. 5 is driven in the forward direction, the forward driving voltage VDD_F is maintained at the high voltage level VGH, and the reverse driving voltage VDD_R is the low voltage level VGL. is maintained as Although not shown, when the stage circuit of FIG. 7 is driven in the reverse direction, the forward driving voltage VDD_F is maintained at a low voltage level, and the reverse driving voltage VDD_R is maintained at a high voltage level.

또한 도 8에는 표시 패널(10)을 통해서 영상의 기수 프레임(odd frame)이 표시될 때 각 신호의 파형이 도시되어 있다. 표시 패널(10)을 통해서 영상의 기수 프레임이 표시될 때, 기수 구동 전압(VDD_O)은 하이 전압 레벨로 유지되고, 우수 구동 전압(VDD_E)은 로우 전압 레벨로 유지된다. 반대로 표시 패널(10)을 통해서 영상의 우수 프레임(even frame)이 표시될 때, 기수 구동 전압(VDD_O)은 로우 전압 레벨로 유지되고, 우수 구동 전압(VDD_E)은 하이 전압 레벨로 유지된다.Also, when an odd frame of an image is displayed through the display panel 10, the waveform of each signal is shown in FIG. 8 . When an odd frame of an image is displayed through the display panel 10 , the odd driving voltage VDD_O is maintained at a high voltage level, and the even driving voltage VDD_E is maintained at a low voltage level. Conversely, when an even frame of an image is displayed through the display panel 10 , the odd driving voltage VDD_O is maintained at a low voltage level, and the even driving voltage VDD_E is maintained at a high voltage level.

도 8을 참조하면, 구간(P2~P3)에서 Q 노드 제어부(602)의 제1 트랜지스터(T21)에 시작 신호(VST1)가 입력되면 제1 트랜지스터(T21)가 턴 온된다. 이에 따라서 하이 전압 레벨의 포워드 구동 전압(VDD_F)이 Q1 노드에 공급되어 Q1 노드가 제1 하이 전압 레벨(VGH1)로 충전된다. Q1 노드가 제1 하이 전압 레벨(VGH1)로 충전되면 캐리 신호 출력부(608)의 제1 트랜지스터(T81) 및 게이트 신호 출력부(609)의 제1 트랜지스터(T91)가 각각 턴 온된다.Referring to FIG. 8 , when a start signal VST1 is input to the first transistor T21 of the Q node controller 602 in the period P2 to P3 , the first transistor T21 is turned on. Accordingly, the forward driving voltage VDD_F of the high voltage level is supplied to the Q1 node to charge the Q1 node to the first high voltage level VGH1. When the Q1 node is charged to the first high voltage level VGH1 , the first transistor T81 of the carry signal output unit 608 and the first transistor T91 of the gate signal output unit 609 are turned on, respectively.

또한 구간(P2~P3)에서 Bi 노드 제어부(607)의 제1 트랜지스터(T71)에 시작 신호(VST1)가 입력되면 제1 트랜지스터(T71)가 턴 온된다. 이에 따라서 하이 전압 레벨의 포워드 구동 전압(VDD_F)이 Bi 노드로 전달되어 Bi 노드 안정화부(606)의 제1 트랜지스터(T61)가 턴 온된다. 이에 따라서 QB_o 노드에 저전위 전압(VSS)이 공급되어 QB_o 노드가 로우 전압 레벨로 방전된다.Also, when the start signal VST1 is input to the first transistor T71 of the Bi node controller 607 in the sections P2 to P3, the first transistor T71 is turned on. Accordingly, the forward driving voltage VDD_F of the high voltage level is transferred to the Bi node, and the first transistor T61 of the Bi node stabilizing unit 606 is turned on. Accordingly, the low potential voltage VSS is supplied to the QB_o node, and the QB_o node is discharged to a low voltage level.

또한 구간(P4~P5)에서 QB_o 노드가 하이 전압 레벨로 충전되면 Bi 노드 안정화부(606)의 제1 트랜지스터(T61)가 턴 온된다. 이에 따라서 Bi 노드에 제2 저전위 전압(VSS2)이 공급되어 Bi 노드가 로우 전압 레벨로 방전된다.Also, when the QB_o node is charged to a high voltage level in the sections P4 to P5 , the first transistor T61 of the Bi node stabilizing unit 606 is turned on. Accordingly, the second low potential voltage VSS2 is supplied to the Bi node to discharge the Bi node to a low voltage level.

이처럼 도 7에 도시된 스테이지 회로는 도 5에 도시된 스테이지 회로와 동일한 과정에 따라서 게이트 신호를 출력한다. 즉, 도 7에 도시된 스테이지 회로는 도 5에 도시된 스테이지 회로에 비해 보다 적은 수의 트랜지스터를 포함하지만 도 5에 도시된 스테이지 회로와 마찬가지로 안정적인 구동이 보장되는 장점이 있다.As such, the stage circuit shown in FIG. 7 outputs a gate signal according to the same process as the stage circuit shown in FIG. 5 . That is, although the stage circuit shown in FIG. 7 includes a smaller number of transistors compared to the stage circuit shown in FIG. 5 , like the stage circuit shown in FIG. 5 , stable driving is guaranteed.

도 9는 제2 저전위 전압의 크기가 -5V로 설정된 상태에서 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 QB 노드 및 Bi 노드의 전압 파형을 나타내고, 도 10은 제2 저전위 전압의 크기가 -15V로 설정된 상태에서 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 QB 노드 및 Bi 노드의 전압 파형을 나타낸다.9 shows voltage waveforms of the QB node and Bi node when the stage circuit of FIG. 7 outputs a gate signal for image display in a state where the magnitude of the second low potential voltage is set to -5V, and FIG. 10 shows the second low potential voltage. Voltage waveforms of the QB node and the Bi node are shown when the stage circuit of FIG. 7 outputs a gate signal for image display in a state where the magnitude of the potential voltage is set to -15V.

도 9 및 도 10에는 도 8에 도시된 신호들의 입출력 파형 중 구간(P2~P4)에서 QB 노드 및 Bi 노드의 전압 파형이 각각 도시되어 있다. 도 9에는 제1 저전위 전압(VSS1)의 크기 및 제2 저전위 전압(VSS2)의 크기가 -5V로 설정되고, 기수 구동 전압(VDD_O) 및 포워드 구동 전압(VDD_F)의 크기가 25V로 설정되었을 때 Bi 노드의 전압 파형(902) 및 QB 노드의 전압 파형(904)이 도시된다. 또한 도 10에는 제1 저전위 전압(VSS1)의 크기가 -5V로 설정되고, 제2 저전위 전압(VSS2)의 크기가 -15V로 설정되고, 기수 구동 전압(VDD_O) 및 포워드 구동 전압(VDD_F)의 크기가 25V로 설정되었을 때 Bi 노드의 전압 파형(1002) 및 QB 노드의 전압 파형(1004) 및 이 도시된다.9 and 10 respectively show voltage waveforms of the QB node and the Bi node in the sections P2 to P4 among the input/output waveforms of the signals shown in FIG. 8 . In FIG. 9 , the magnitude of the first low potential voltage VSS1 and the magnitude of the second low potential voltage VSS2 are set to -5V, and the magnitudes of the odd driving voltage VDD_O and the forward driving voltage VDD_F are set to 25V. A voltage waveform 902 of the Bi node and a voltage waveform 904 of the QB node are shown. Also, in FIG. 10 , the level of the first low potential voltage VSS1 is set to −5V, the level of the second low potential voltage VSS2 is set to −15V, and the odd driving voltage VDD_O and the forward driving voltage VDD_F ) is set to 25V, the voltage waveform 1002 of the Bi node and the voltage waveform 1004 of the QB node are shown.

본 명세서에서 라이징 에지 타이밍은 임의의 신호의 전압 레벨이 로우 전압 레벨에서 하이 전압 레벨로 상승하기 시작하는 시점을 의미하고, 폴링 에지 타이밍은 임의의 신호의 전압 레벨이 하이 전압 레벨에서 로우 전압 레벨로 하강하기 시작하는 시점을 의미한다.In the present specification, the rising edge timing refers to a time when the voltage level of an arbitrary signal starts to rise from a low voltage level to a high voltage level, and the falling edge timing is when the voltage level of an arbitrary signal changes from a high voltage level to a low voltage level. This is the point at which the descent begins.

또한 본 명세서에서 폴링 타임은 임의의 신호의 전압 레벨이 미리 정해진 제1 기준값에서 미리 정해진 제2 기준값에 도달하는데 소요되는 시간을 의미한다.Also, in the present specification, the polling time refers to a time required for the voltage level of an arbitrary signal to reach a predetermined second reference value from a first predetermined reference value.

예를 들어 임의의 신호의 폴링 타임은 해당 신호의 전압값이 최대값의 90%인 전압값에서 최대값의 10%인 전압값에 도달하는데 소요되는 시간으로 정의될 수 있다. 다만 임의의 신호의 폴링 타임을 측정하는데 사용되는 기준값(제1 기준값, 제2 기준값)은 실시예에 따라 달라질 수 있다. For example, the polling time of an arbitrary signal may be defined as a time required for the voltage value of the corresponding signal to reach a voltage value of 10% of the maximum value from a voltage value of 90% of the maximum value. However, reference values (first reference value, second reference value) used to measure the polling time of an arbitrary signal may vary according to embodiments.

도 9 및 도 10에 도시된 바와 같이, 시점(P2)에서 Bi 노드의 전압은 로우 전압 레벨에서 하이 전압 레벨로 변경되고 QB 노드의 전압은 하이 전압 레벨에서 로우 전압 레벨로 변경된다. 또한 도 9 및 도 10에서 Bi 노드의 전압 파형(902, 1002)의 라이징 에지 타이밍은 QB 노드의 전압 파형(904, 1004)의 폴링 에지 타이밍과 일치한다.9 and 10 , the voltage of the Bi node is changed from the low voltage level to the high voltage level at the time point P2 and the voltage of the QB node is changed from the high voltage level to the low voltage level. Also, in FIGS. 9 and 10 , the timing of the rising edge of the voltage waveforms 902 and 1002 of the Bi node coincides with the timing of the falling edge of the voltage waveforms 904 and 1004 of the QB node.

또한 도 9 및 도 10에 도시된 바와 같이, 시점(P4)에서 Bi 노드의 전압은 하이 전압 레벨에서 로우 전압 레벨로 변경되고 QB 노드의 전압은 로우 전압 레벨에서 하이 전압 레벨로 변경된다. 또한 도 9 및 도 10에서 Bi 노드의 전압 파형(902, 1002)의 폴링 에지 타이밍은 QB 노드의 전압 파형(904, 1004)의 라이징 에지 타이밍과 일치한다.Also, as shown in FIGS. 9 and 10 , the voltage of the Bi node is changed from the high voltage level to the low voltage level at the time point P4 and the voltage of the QB node is changed from the low voltage level to the high voltage level. Also, in FIGS. 9 and 10 , the timing of the falling edges of the voltage waveforms 902 and 1002 of the Bi node coincides with the timing of the rising edge of the voltage waveforms 904 and 1004 of the QB node.

이 때 Bi 노드와 QB 노드에는 제2 저전위 전압(VSS2) 라인으로부터 제2 저전위 전압(VSS2)이 공통적으로 공급된다. Bi 노드와 QB 노드에 제2 저전위 전압(VSS2)이 동시에 공급되면서, 시점(P2) 및 시점(P4)에서 Bi 노드의 전압 레벨과 Qb 노드의 전압 레벨이 동시에 변경될 때 QB 노드의 전압 레벨이 급격하게 변경되지 못하게 되어 QB 노드 전압의 라이징 타임(RT1) 및 폴링 타임(FT1)이 길어지는 현상이 발생한다.At this time, the second low potential voltage VSS2 is commonly supplied to the Bi node and the QB node from the second low potential voltage VSS2 line. The voltage level of the QB node when the voltage level of the Bi node and the voltage level of the Qb node are simultaneously changed at time points P2 and P4 while the second low potential voltage VSS2 is simultaneously supplied to the Bi node and the QB node This abrupt change is prevented, so that the rising time RT1 and the falling time FT1 of the QB node voltage are increased.

전술한 바와 같이 QB 노드의 전압은 로우 전압 레벨의 캐리 신호 및 로우 전압 레벨의 게이트 신호의 출력에 관여한다. 따라서 QB 노드 전압의 라이징 타임 및 폴링 타임이 길어지면, 다시 말해서 QB 노드 전압의 출력이 불안정해지면 캐리 신호 및 게이트 신호의 출력이 불안정해진다. 캐리 신호 및 게이트 신호의 출력 불안정은 표시 장치(1)의 영상 표시 품질 저하로 이어진다.As described above, the voltage of the QB node is involved in the output of the low voltage level carry signal and the low voltage level gate signal. Accordingly, when the rising time and the falling time of the QB node voltage are long, that is, when the output of the QB node voltage becomes unstable, the outputs of the carry signal and the gate signal become unstable. The output instability of the carry signal and the gate signal leads to deterioration of image display quality of the display device 1 .

본 명세서의 일 실시예에 따르면, 도 10에 도시된 QB 노드 전압의 폴링 타임(FT2) 및 라이징 타임(RT2)은 도 9에 도시된 QB 노드 전압의 폴링 타임(FT1) 및 라이징 타임(RT1) 보다 상대적으로 짧다.According to an embodiment of the present specification, the falling time FT2 and the rising time RT2 of the QB node voltage shown in FIG. 10 are the falling time FT1 and the rising time RT1 of the QB node voltage shown in FIG. 9 . relatively shorter.

실험에 따르면, Bi 노드와 QB 노드에 공통적으로 공급되는 제2 저전위 전압(VSS2)의 크기가 제1 저전위 전압(VSS1)의 크기보다 5V 내지 10V 만큼 작게 설정되면 도 10에 도시된 바와 같이 QB 노드 전압의 폴링 타임(FT2) 및 라이징 타임(RT2)이 짧아지는 효과가 있다. 예컨대 제1 저전위 전압(VSS1)의 크기가 -5V일 때, 제2 저전위 전압(VSS2)의 크기는 -10V 내지 -15V로 설정되는 것이 바람직하다. According to the experiment, when the magnitude of the second low potential voltage VSS2 commonly supplied to the Bi node and the QB node is set to be smaller than the magnitude of the first low potential voltage VSS1 by 5V to 10V, as shown in FIG. There is an effect that the falling time FT2 and the rising time RT2 of the QB node voltage are shortened. For example, when the level of the first low potential voltage VSS1 is -5V, the level of the second low potential voltage VSS2 is preferably set to -10V to -15V.

즉, 도 7에 도시된 스테이지 회로에서 제2 저전위 전압(VSS2)의 크기가 위와 같은 조건에 따라서 설정되면 QB 노드 전압의 라이징 타임 및 폴링 타임이 짧아지면서 캐리 신호 및 게이트 신호의 출력이 안정되는 효과가 있다.That is, when the magnitude of the second low potential voltage VSS2 in the stage circuit shown in FIG. 7 is set according to the above conditions, the rising time and the falling time of the QB node voltage are shortened, and the outputs of the carry signal and the gate signal are stabilized. It works.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present specification have been described in more detail with reference to the accompanying drawings, the present specification is not necessarily limited to these embodiments, and various modifications may be made within the scope without departing from the technical spirit of the present specification. . Accordingly, the embodiments disclosed in the present specification are for explanation rather than limiting the technical spirit of the present specification, and the scope of the technical spirit of the present specification is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. The protection scope of the present specification should be construed by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present specification.

Claims

It supplies a gate signal to each gate line and includes a plurality of stage circuits including a Q node, a QB node, and a Bi node,
Each stage circuit is
a reset unit configured to discharge the Q node to a first low potential voltage level in response to an input of a reset signal;
a Q node controller configured to supply a forward driving voltage to the Q node in response to an input of a start signal and to supply a reverse driving voltage to the Q node in response to an input of a next signal;
a Q node stabilizing unit for discharging the Q node to the first low potential voltage level when the QB node is charged to the driving voltage level;
an inverter unit configured to change the voltage level of the QB node according to the voltage level of the Q node;
a QB node stabilizing unit for discharging the QB node to the first low potential voltage level when the Bi node is charged with the forward driving voltage or the reverse driving voltage;
a Bi node stabilizing unit for discharging the Bi node to the first low potential voltage level when the QB node is charged to the driving voltage level;
a Bi node controller configured to supply the forward driving voltage or the reverse driving voltage to the Bi node in response to an input of the start signal or the next signal;
a carry signal output unit outputting a carry signal based on a clock signal or a second low potential voltage according to the voltage level of the Q node or the voltage level of the QB node; and
and a gate signal output unit for outputting a gate signal based on the clock signal or the second low potential voltage according to the voltage level of the Q node or the voltage level of the QB node
gate drive circuit.

According to claim 1,
The Bi node stabilizing unit
and a first transistor that is turned on when the QB node is charged to a driving voltage level to discharge the Bi node to the first low potential voltage level
gate drive circuit.

According to claim 1,
the level of the second low potential voltage is set to be smaller than the level of the first low potential voltage
gate drive circuit.

4. The method of claim 3,
The level of the second low potential voltage is set to be smaller than the level of the first low potential voltage by 5V to 10V.

According to claim 1,
The magnitude of the second low potential voltage is set to -10V to -15V
gate drive circuit.

According to claim 1,
During a period in which the QB node is discharged to a low voltage level, the Bi node is maintained at a high voltage level.
gate drive circuit.

According to claim 1,
The timing of the rising edge of the voltage charged in the QB node and the timing of the falling edge of the voltage charged in the Bi node are the same, the timing of the falling edge of the voltage charged in the QB node and the timing of the rising edge of the voltage charged in the Bi node timing is the same
gate drive circuit.

a display panel including sub-pixels formed in an area where gate lines and data lines intersect;
a gate driving circuit for supplying a scan signal to each gate line;
a data driving circuit for supplying a data voltage to each data line; and
a timing controller for controlling driving of the gate driving circuit and the data driving circuit;
The gate driving circuit supplies a gate signal to each gate line and includes a plurality of stage circuits including a Q node, a QB node, and a Bi node,
Each stage circuit is
a reset unit configured to discharge the Q node to a first low potential voltage level in response to an input of a reset signal;
a Q node controller configured to supply a forward driving voltage to the Q node in response to an input of a start signal and to supply a reverse driving voltage to the Q node in response to an input of a next signal;
a Q node stabilizing unit for discharging the Q node to the first low potential voltage level when the QB node is charged to the driving voltage level;
an inverter unit configured to change the voltage level of the QB node according to the voltage level of the Q node;
a QB node stabilizing unit for discharging the QB node to the first low potential voltage level when the Bi node is charged with the forward driving voltage or the reverse driving voltage;
a Bi node stabilizing unit for discharging the Bi node to the first low potential voltage level when the QB node is charged to the driving voltage level;
a Bi node controller configured to supply the forward driving voltage or the reverse driving voltage to the Bi node in response to an input of the start signal or the next signal;
a carry signal output unit outputting a carry signal based on a clock signal or a second low potential voltage according to the voltage level of the Q node or the voltage level of the QB node; and
and a gate signal output unit for outputting a gate signal based on the clock signal or the second low potential voltage according to the voltage level of the Q node or the voltage level of the QB node
display device.

9. The method of claim 8,
The Bi node stabilizing unit
and a first transistor that is turned on when the QB node is charged to a driving voltage level to discharge the Bi node to the first low potential voltage level
display device.

9. The method of claim 8,
the level of the second low potential voltage is set to be smaller than the level of the first low potential voltage
display device.

11. The method of claim 10,
The level of the second low potential voltage is set to be smaller than the level of the first low potential voltage by 5V to 10V.
display device.

9. The method of claim 8,
The magnitude of the second low potential voltage is set to -10V to -15V
gate drive circuit.

9. The method of claim 8,
During a period in which the QB node is discharged to a low voltage level, the Bi node is maintained at a high voltage level.
display device.

9. The method of claim 8,
The timing of the rising edge of the voltage charged in the QB node and the timing of the falling edge of the voltage charged in the Bi node are the same, the timing of the falling edge of the voltage charged in the QB node and the timing of the rising edge of the voltage charged in the Bi node timing is the same
display device.