KR20220094821A - 서보 드라이브 장치 - Google Patents
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Abstract
본 발명은 모터의 위치를 제어하는 위치 제어부; 상기 모터의 속도를 제어하는 속도 제어부; 상기 모터의 전류를 제어하는 전류 제어부; 상기 전류 제어부의 출력 신호에 대응하는 PWM 신호를 생성하고, 상기 PWM 신호를 파워 앰프에 전달하는 PWM 생성부; 를 포함하고, 상기 위치 제어부, 속도 제어부, 전류 제어부는 소프트웨어 형태로 구현되며, 상기 소프트웨어별로 특정된 하드웨어에 설치되는 서보 드라이브 장치가 제공될 수 있다.
Description
본 발명은 크기를 줄이고 제어 주기를 빠르게 구현할 수 있는 서보 드라이브 장치에 관한 것이다.
서보(servo)는 어떤 장치의 상태를 기준이 되는 것과 비교하고, 안정이 되는 방향으로 피드백(feedback)함으로써 가장 적합하도록 자동 제어하는 것을 일컫는다. 예를 들면, 모터의 회전수를 일정하게 하기 위해서 서보를 거는 데에는 모터의 회전을 로터리 인코더(rotary encoder) 등으로 검출하고, 기준이 되는 회전수와 이것을 비교한다.
이 기준과 차의 회전수의 분량만큼 회전수를 변화시켜 주면, 항상 기준 회전수와 같은 안정된 회전을 얻을 수 있게 된다. 이 동작을 전자 회로에 의해 자동으로 행하는 것을 서보라 한다.
드라이브(drive)는 전자 공학에서 전동기(모터)나 서보 기구에 전력을 제공하는 전기 장치이다.
최근 산업 현장에서는 다양한 종류의 자동화 기계 즉, 로봇이 사용되고 있다. 이러한 산업용 로봇 시스템은 로봇의 동작(Motion) 제어, 상세하게는 위치 제어, 속도 제어, 전류 제어 등을 통해 로봇의 동작을 제어한다. 이러한 로봇의 직접적인 제어는 로봇에 탑재된 서보 드라이브가 서보 모터 구동 동작을 수행함으로써 이루어질 수 있다.
이러한 서보 드라이브 장치는 복수의 서보 모터의 제어시 제어 속도 응답이 신속해야 하고, 장치의 크기가 커지지 않고 소형화될 필요가 있다.
본 발명은 크기가 소형화되고 제어 주기를 신속하게 하여 속도 응답이 향상될 수 있도록 한 서보 드라이브 장치를 제공하는 것이다.
본 발명의 해결 수단은 모터의 위치를 제어하는 위치 제어부; 상기 모터의 속도를 제어하는 속도 제어부; 상기 모터의 전류를 제어하는 전류 제어부; 상기 전류 제어부의 출력 신호에 대응하는 PWM 신호를 생성하고, 상기 PWM 신호를 파워 앰프에 전달하는 PWM 생성부; 를 포함하고, 상기 위치 제어부, 속도 제어부, 전류 제어부는 소프트웨어 형태로 구현되며, 상기 소프트웨어별로 특정된 하드웨어에 설치되는 서보 드라이브 장치가 제공될 수 있다.
이와 같이, 본 발명은 제1 CPU와 제2 CPU 및 FPGA부를 하나의 칩으로 구성하여 장치의 크기를 줄여서 소형화할 수 있고, 제2 CPU에는 속도 제어부가 단독으로 구비됨으로써 제어 주기를 신속하게 하여 속도 응답이 향상될 수 있다.
본 발명은 제1 CPU에 위치 제어부를 설치하고, 제2 CPU에 속도 제어부를 설치하며, FPGA부에는 전류 제어부와 PWM 생성부를 포함하고, FPGA부에서 출력되는 PWM 신호가 파워 앰프에 입력될 수 있다.
본 발명은 위치 제어부, 속도 제어부, 전류 제어부가 각각 제1 축, 제2 축, 제3 축 제어가 가능한 3축 제어부일 수 있다.
본 발명은 복수의 모터인 제1 모터, 제2 모터, 제3 모터로 구성되고, 위치 제어부, 속도 제어부 및 전류 제어부는 제1 모터 내지 제3 모터를 각각 제어할 수 있다.
본 발명은 FPGA 부에 모터의 위치를 검출하는 위치 검출부, 사용자의 제어 메시지를 입력받고 위치 지령 소스 신호로 분류하는 이더켓 메일 박스, 상기 PWM 생성부 중 적어도 하나가 설치될 수 있다.
도 1은 본 발명의 서보 드라이브 장치를 나타낸 구성도이다.
도 2는 본 발명의 서보 드라이브 장치의 개략적인 사시도이다.
도 3은 본 발명의 3축 서보 드라이브 장치를 나타낸 구성도이다.
도 2는 본 발명의 서보 드라이브 장치의 개략적인 사시도이다.
도 3은 본 발명의 3축 서보 드라이브 장치를 나타낸 구성도이다.
도 1은 본 발명의 서보 드라이브 장치를 나타낸 구성도이다.
도 1을 참조하면, 본 발명의 서보 드라이브 장치(10)는 제어 대상인 모터(20)와 연결되어 구동시킬 수 있다.
본 발명의 서보 드라이브 장치(10)는 하드웨어로서 제1 CPU(110), 제2 CPU(120) 및 FPGA부(Field Programmable Gate Array)(130)로 이루어질 수 있다.
제1 CPU(110)는 위치 지령 생성부(112)와 모터의 위치를 제어하는 위치 제어부(114)를 포함할 수 있다.
제2 CPU(120)는 모터(20)의 속도를 제어하는 속도 제어부(122)를 포함할 수 있다.
FPGA부(130)는 모터의 전류를 제어하는 전류 제어부(132), PWM(Pulse Width Modulation) 생성부(134), 위치 검출부(136) 및 이더켓 메일 박스(EtherCAT Mail Box)(138)를 포함할 수 있다.
본 발명은 모터(20)에 구동 전원을 공급할 수 있는 파워 앰프(Power Amp)(210)와 이더켓 드라이버(EtherCAT Driver)(220)를 포함하여 이루어질 수 있다.
도 1에서 본 발명에 따른 모터(20)는 편의상 1개로 도시하였으나, 복수로 마련될 수 있다. 예를 들어 3개의 서보 모터로 마련될 수 있다.
도 3은 본 발명의 3축 서보 드라이브 장치를 나타낸 구성도이다.
도 3을 참조하면, 본 발명의 실시 예에 있어서, 모터(20)는 복수의 모터 즉, 제1 모터(21), 제2 모터(22) 및 제3 모터(23)를 포함할 수 있고, 제1 CPU(110)에 마련되는 위치 지령 생성부(112)는 제1 모터(21), 제2 모터(22) 및 제3 모터(23)에 대응되도록 제1 위치 지령 생성부(112a), 제2 위치 지령 생성부(112b) 및 제3 위치 지령 생성부(112c)로 이루어질 수 있다.
또한, 위치 제어부(114)는 제1 모터(21), 제2 모터(22) 및 제3 모터(23)에 대응되도록 제1 위치 제어부(114a), 제2 위치 제어부(114b) 및 제3 위치 제어부(114c)로 이루어질 수 있다.
제2 CPU(120)에 마련되는 속도 제어부(122)는 제1 모터(21), 제2 모터(22) 및 제3 모터(23)에 대응되도록 제1 속도 제어부(122a), 제2 속도 제어부(122b) 및 제3 속도 제어부(122c)로 이루어질 수 있다.
전류 제어부(132)는 제1 모터(21), 제2 모터(22) 및 제3 모터(23)에 대응되도록 제1 전류 제어부(132a), 제2 전류 제어부(132b) 및 제3 전류 제어부(132c)로 이루어질 수 있다.
PWM 생성부(134)는 제1 PWM 생성부(134a), 제2 PWM 생성부(134b) 및 제3 PWM 생성부(134c)로 이루어질 수 있다.
FPGA부(130)에 마련되는 위치 검출부(136)는 제1 위치 검출부(136a), 제2 위치 검출부(136b) 및 제3 위치 검출부(136c)로 이루어질 수 있다.
여기서, 본 발명은 도 2에 도시된 바와 같이, 제1 CPU(110)와 제2 CPU(120) 및 FPGA부(130)는 하나의 칩(chip)(C)으로 구성함으로써 서보 드라이브 장치(10)의 크기를 감소시킬 수 있다.
또한, 제2 CPU(120)에는 속도 제어부(122)가 단독으로 구비됨으로써, 제어 주기를 신속하게 하여 속도 응답이 향상될 수 있다.
본 발명의 제1 CPU(110)에 마련되는 위치 지령 생성부(112)는 위치 지령을 생성하고, 위치 제어부(114)는 위치 지령 생성부(112)로부터 위치 지령을 입력받고 위치 출력을 산출할 수 있다.
속도 제어부(122)는 위치 제어부(114)에서 산출되는 위치 출력인 속도 지령을 입력받고 속도 출력을 산출할 수 있다.
전류 제어부(132)는 속도 제어부(122)에서 산출되는 속도 출력인 전류 지령을 입력받고 전류 출력을 산출할 수 있다.
PWM 생성부(134)에서는 전류 제어부(132)의 전류 출력인 전압 지령을 입력받아서 PWM 신호를 생성하여 파워 앰프(210)에 입력할 수 있다.
파워 앰프(210)는 제어 대상인 복수의 모터(20)에 증폭된 구동 전원을 제공해줄 수 있다.
FPGA부(130)에 마련된 위치 검출부(136)는 서보 드라이브 장치(10)에 의해 구동되는 모터(20)로부터 위치를 검출하여 복수의 위치 제어부(114), 속도 제어부(122) 및 전류 제어부(132)에 각각 제공해줄 수 있다.
FPGA부(130)에 마련된 이더켓 메일 박스(138)는 모터(20)에 대한 사용자의 제어 메시지를 입력받고 위치 지령 소스 신호로 분류할 수 있고, 이때, 이더켓 드라이버(220)는 사용자의 제어 메시지를 이더켓 통신을 통해 입수할 수 있다.
10... 서보 드라이브 장치
20... 모터
110... 제1 CPU
112... 위치 지령 생성부 114... 위치 제어부
120... 제2 CPU 122... 속도 제어부
130... FPGA부 132... 전류 제어부
134... PWM 생성부 136... 위치 검출부
138... 이더켓 메일 박스
210... 파워 앰프 220... 이더켓 드라이버
C... 칩
110... 제1 CPU
112... 위치 지령 생성부 114... 위치 제어부
120... 제2 CPU 122... 속도 제어부
130... FPGA부 132... 전류 제어부
134... PWM 생성부 136... 위치 검출부
138... 이더켓 메일 박스
210... 파워 앰프 220... 이더켓 드라이버
C... 칩
Claims (10)
- 모터의 위치를 제어하는 위치 제어부;
상기 모터의 속도를 제어하는 속도 제어부;
상기 모터의 전류를 제어하는 전류 제어부;
상기 전류 제어부의 출력 신호에 대응하는 PWM 신호를 생성하고, 상기 PWM 신호를 파워 앰프에 전달하는 PWM 생성부; 를 포함하고,
상기 위치 제어부, 속도 제어부, 전류 제어부는 소프트웨어 형태로 구현되며, 상기 소프트웨어별로 특정된 하드웨어에 설치되는 서보 드라이브 장치.
- 제1 항에 있어서,
상기 하드웨어는 FPGA부를 포함하고,
상기 전류 제어부는 상기 PWM 생성부와 함께 상기 FPGA부에 설치되며,
상기 FPGA부에서 출력되는 PWM 신호가 상기 파워 앰프에 입력되는 서보 드라이브 장치.
- 제1 항에 있어서,
상기 하드웨어는 제1 CPU, 제2 CPU 및 FPGA부를 포함하고,
상기 위치 제어부는 상기 제1 CPU에 설치되며,
상기 속도 제어부는 상기 제2 CPU에 설치되고,
상기 전류 제어부는 상기 FPGA부에 설치되며,
상기 위치 제어부, 속도 제어부, 및 전류 제어부는 제1 축, 제2 축, 및 제3 축 제어가 모두 가능한 3축 제어부인 서보 드라이브 장치.
- 제1 항에 있어서,
상기 하드웨어는 제1 CPU, 제2 CPU 및 FPGA부를 포함하고,
상기 제1 CPU, 제2 CPU 및 FPGA부는 하나의 칩 형태로 마련되는 서보 드라이브 장치.
- 제1 항에 있어서,
상기 모터는 제1 모터, 제2 모터, 제3 모터를 포함하고,
상기 위치 제어부는 제1 모터, 제2 모터, 제3 모터 제어를 각각 담당하는 제1 위치 제어부, 제2 위치 제어부, 및 제3 위치 제어부를 포함하고,
상기 속도 제어부는 제1 모터, 제2 모터, 제3 모터 제어를 각각 담당하는 제1 속도 제어부, 제2 속도 제어부, 및 제3 속도 제어부를 포함하고,
상기 전류 제어부는 제1 모터, 제2 모터, 제3 모터 제어를 각각 담당하는 제1 전류제어부, 제2 전류 제어부, 및 제3 전류 제어부를 포함하고,
상기 PWM 생성부는 제1 모터, 제2 모터, 제3 모터에 각각 대응되는 제1 PWM 생성부, 제2 PWM 생성부, 및 제3 PWM 생성부를 포함하는 서보 드라이브 장치.
- 제1 항에 있어서,
상기 하드웨어는 FPGA부를 포함하고,
상기 FPGA 부에는 상기 모터의 위치를 검출하는 위치 검출부, 사용자의 제어 메시지를 입력받고 위치 지령 소스 신호로 분류하는 이더켓 메일 박스, 상기 PWM 생성부 중 적어도 하나가 설치되는 서보 드라이브 장치.
- 제1 항에 있어서,
상기 하드웨어는 제1 CPU, 제2 CPU 및 FPGA부를 포함하고,
상기 제1 CPU, 제2 CPU 및 FPGA부에는 순차적으로 신호 전달이 이루어지며,
상기 제2 CPU에는 상기 속도 제어부가 단독으로 마련되는 서보 드라이브 장치.
- 제1 항에 있어서,
상기 하드웨어는 FPGA부를 포함하며,
상기 모터는 제1 모터, 제2 모터, 제3 모터를 포함하고,
상기 제1 모터, 제2 모터, 제3 모터 각각에 대한 사용자의 제어 메시지를 입력받고 위치 지령 소스 신호로 분류하는 이더켓 메일 박스를 구비하며,
상기 이더켓 메일 박스는 상기 FPGA부에 설치되는 서보 드라이브 장치.
- 제8 항에 있어서,
사용자의 제어 메시지를 이더켓 통신을 통해 입수하는 이더켓 드라이버가 상기 FPGA부 외부에 설치되는 서보 드라이브 장치.
- 제1 항에 있어서,
상기 하드웨어는 FPGA부를 포함하고,
상기 FPGA부에는 상기 전류 제어부, PWM 생성부가 설치되는 서보 드라이브 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020200186444A KR20220094821A (ko) | 2020-12-29 | 2020-12-29 | 서보 드라이브 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020200186444A KR20220094821A (ko) | 2020-12-29 | 2020-12-29 | 서보 드라이브 장치 |
Publications (1)
Publication Number | Publication Date |
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KR20220094821A true KR20220094821A (ko) | 2022-07-06 |
Family
ID=82400241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1020200186444A KR20220094821A (ko) | 2020-12-29 | 2020-12-29 | 서보 드라이브 장치 |
Country Status (1)
Country | Link |
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KR (1) | KR20220094821A (ko) |
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2020
- 2020-12-29 KR KR1020200186444A patent/KR20220094821A/ko not_active Application Discontinuation
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