KR20220092358A - Circuit Board - Google Patents

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KR20220092358A
KR20220092358A KR1020210138564A KR20210138564A KR20220092358A KR 20220092358 A KR20220092358 A KR 20220092358A KR 1020210138564 A KR1020210138564 A KR 1020210138564A KR 20210138564 A KR20210138564 A KR 20210138564A KR 20220092358 A KR20220092358 A KR 20220092358A
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electrode layer
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seed
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박기준
노성진
이준구
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동우 화인켐 주식회사
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Abstract

The present invention is to provide a circuit board capable of increasing the adhesion between a metal electrode layer and a glass base layer to a desired level when forming the metal electrode layer on the glass base layer. The circuit board of the present invention comprises: a base layer; a seed layer which is formed on the base layer; and a first electrode layer which is formed on the seed layer. The seed layer is formed with a metal oxide of which the thickness is 100 to 400 Å.

Description

회로 기판{Circuit Board}Circuit Board

본 발명은 회로 기판에 관한 것으로, 상세하게는 유리 재질의 기재층에 금속 전극층을 형성할 때 전극층과 유리 기재층 사이의 밀착력을 높이고 유리 기재층을 대형으로 형성할 때 가장자리 또는 꼭지점 영역에서 유리 기재층의 들뜸이나 휨(warpage)을 차단할 수 있는 회로 기판에 관한 것이다.The present invention relates to a circuit board, and specifically, when forming a metal electrode layer on a glass substrate layer, increasing the adhesion between the electrode layer and the glass substrate layer, and forming the glass substrate layer in a large size, the glass substrate in the edge or vertex region It relates to a circuit board capable of preventing layer floatation or warpage.

유리를 기재층으로 사용하는 유리 회로 기판은 LCD 패널, 유기발광 다이오드(OLED) 패널 등의 고가 제품에 널리 이용되고 있다. Glass circuit boards using glass as a base layer are widely used in expensive products such as LCD panels and organic light emitting diode (OLED) panels.

유리 회로 기판은 유리 기재층, 유리 기재층에 형성되는 금속 전극층 등을 포함하는데, 유리 재질의 특성으로 인해, 유리 기재층에 형성되는 금속 전극층이 유리 기재층에 견고하게 밀착되지 못하는 문제가 있다.The glass circuit board includes a glass substrate layer and a metal electrode layer formed on the glass substrate layer, but due to the characteristics of the glass material, there is a problem that the metal electrode layer formed on the glass substrate layer does not firmly adhere to the glass substrate layer.

한국 특허공개 제10-2019-0003025호(유리회로기판 및 그 제조방법)는 감광성 유리 공정을 이용하여 전극을 관통 전극, 즉 상부 전극과 하부 전극으로 구성하여, 유리 기재층의 열 변형을 방지하고, 전극의 밀착력을 높이고 있다.Korean Patent Laid-Open No. 10-2019-0003025 (Glass circuit board and its manufacturing method) uses a photosensitive glass process to configure the electrode as a through electrode, that is, an upper electrode and a lower electrode, to prevent thermal deformation of the glass substrate layer and , increasing the adhesion of the electrode.

한국 특허공개 제10-2019-0003025호에는 전극의 밀착력을 높이기 위해 시드층을 먼저 형성하고 그 위에 전극층을 형성하는 방법도 제시하고 있다. 여기서, 시드층은 티타늄/구리의 다층막으로 구성하고 있다.Korean Patent Laid-Open No. 10-2019-0003025 also suggests a method of first forming a seed layer and then forming an electrode layer thereon in order to increase the adhesion of the electrode. Here, the seed layer is composed of a multilayer film of titanium/copper.

그런데, 한국 특허공개 제10-2019-0003025호에서 제시하고 있는 관통 전극은 유리 기재층을 가열하거나 유리 기재층에 물리력을 가해야 하므로 유리 기재층에 손상을 줄 수 있다. 그리고, 시드층을 추가 형성하는 방법은 활용할 만한 구성이긴 하지만, 티타늄/구리의 다층막을 시드층으로 형성하면, 유리 기재층의 들뜸이나 휨의 문제를 해결하는데 효과가 있지만, 밀착력을 높이는데는 양호한 결과를 나타내지 못하였다.However, the through electrode disclosed in Korean Patent Laid-Open No. 10-2019-0003025 may damage the glass substrate layer because it is necessary to heat the glass substrate layer or apply a physical force to the glass substrate layer. And, although the method of additionally forming the seed layer is a useful configuration, forming a multilayer film of titanium/copper as the seed layer is effective in solving the problem of floating or warping of the glass substrate layer, but is good for increasing adhesion The results were not shown.

[선행특허문헌][Prior Patent Literature]

한국 특허공개 제10-2019-0003025호(유리회로기판 및 그 제조방법)Korean Patent Laid-Open No. 10-2019-0003025 (Glass circuit board and its manufacturing method)

본 발명은 이러한 종래기술의 문제점을 해결하기 위한 것으로,The present invention is to solve the problems of the prior art,

첫째, 유리 기재층의 들뜸이나 휨(warpage)을 방지할 수 있고,First, it is possible to prevent lifting or warpage of the glass substrate layer,

둘째, 유리 기재층에 금속 전극층을 형성할 때 금속 전극층과 유리 기재층 사이의 밀착력을 원하는 수준으로 높일 수 있는, 회로 기판을 제공하고자 한다.Second, an object of the present invention is to provide a circuit board capable of increasing the adhesion between the metal electrode layer and the glass substrate layer to a desired level when the metal electrode layer is formed on the glass substrate layer.

이러한 목적을 달성하기 위한 본 발명의 회로 기판은 기재층, 시드층, 제1 전극층 등을 포함하여 구성할 수 있다.The circuit board of the present invention for achieving this object may include a base layer, a seed layer, a first electrode layer, and the like.

시드층은 기재층에 형성할 수 있다.The seed layer may be formed on the base layer.

제1 전극층은 시드층에 형성할 수 있다. The first electrode layer may be formed on the seed layer.

본 발명의 회로 기판에서, 기재층은 유리 재질로 구성할 수 있다.In the circuit board of the present invention, the base layer may be made of a glass material.

본 발명의 회로 기판에서, 시드층은 금속 산화물로 구성할 수 있다.In the circuit board of the present invention, the seed layer may be formed of a metal oxide.

본 발명의 회로 기판에서, 시드층은 IZO로 구성할 수 있다.In the circuit board of the present invention, the seed layer may be composed of IZO.

본 발명의 회로 기판에서, 시드층은 100~400Å의 두께로 형성할 수 있다.In the circuit board of the present invention, the seed layer may be formed to a thickness of 100 to 400 Å.

본 발명의 회로 기판은 절연층, 제2 전극층, 비아, 패시베이션층, 유기화합물 표면처리층 등을 포함할 수 있다.The circuit board of the present invention may include an insulating layer, a second electrode layer, a via, a passivation layer, an organic compound surface treatment layer, and the like.

절연층은 제1 전극층에 형성할 수 있다. The insulating layer may be formed on the first electrode layer.

제2 전극층은 절연층에 형성할 수 있다.The second electrode layer may be formed on the insulating layer.

비아는 절연층을 관통하여 제1 전극층과 제2 전극층을 연결할 수 있다.The via may pass through the insulating layer to connect the first electrode layer and the second electrode layer.

패시베이션층은 제2 전극층의 일부를 개방하면서 제2 전극층, 절연층, 및 비아에 형성할 수 있다.The passivation layer may be formed on the second electrode layer, the insulating layer, and the via while partially opening the second electrode layer.

유기화합물 표면처리층은 제2 전극층의 개방면에 형성할 수 있다.The organic compound surface treatment layer may be formed on the open surface of the second electrode layer.

본 발명의 회로 기판에서, 표면 처리층이 형성된 제2 전극층의 개방면은 LED가 실장되는 LED 랜딩 패드로 기능할 수 있다.In the circuit board of the present invention, the open surface of the second electrode layer on which the surface treatment layer is formed may function as an LED landing pad on which the LED is mounted.

본 발명의 회로 기판에서, 제2 전극층은 LED 랜딩 패드에 공통으로 연결되는 공통 배선과 LED 랜딩 패드에 개별로 연결되는 개별 배선을 포함할 수 있다.In the circuit board of the present invention, the second electrode layer may include a common wire commonly connected to the LED landing pad and an individual wire individually connected to the LED landing pad.

본 발명의 회로 기판에서, 제1 전극층 또는 제2 전극층은 LED 랜딩 패드에 연결되지 않는 더미 배선을 포함할 수 있다.In the circuit board of the present invention, the first electrode layer or the second electrode layer may include a dummy wire not connected to the LED landing pad.

이러한 구성을 갖는 본 발명의 회로 기판은 시드층을 금속 산화물층, 예를 들어 IZO로 형성하고, 그 두께를 100~400Å의 범위로 한정함으로써, 유리 기재층의 들뜸이나 휨(warpage)을 방지할 수 있음은 물론, 동시에 금속 전극층과 유리 기재층의 밀착력을 원하는 수준(5B)까지 높일 수 있다.In the circuit board of the present invention having such a configuration, the seed layer is formed of a metal oxide layer, for example, IZO, and the thickness thereof is limited to a range of 100 to 400 Å, thereby preventing lifting or warping of the glass substrate layer. Of course, it is possible to increase the adhesion between the metal electrode layer and the glass substrate layer to a desired level (5B) at the same time.

도 1은 본 발명에 따른 회로 기판의 구조를 도시하는 단면도이다.1 is a cross-sectional view showing the structure of a circuit board according to the present invention.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 회로 기판의 구조를 도시하는 단면도이다.1 is a cross-sectional view showing the structure of a circuit board according to the present invention.

도 1에 도시한 바와 같이, 본 발명의 회로 기판은 기재층(110), 시드층(120), 제1 전극층(130), 절연층(140), 제2 전극층(150), 비아(160), 유기화합물 표면처리층(170), 패시베이션층(180) 등을 포함하여 구성할 수 있다.As shown in FIG. 1 , the circuit board of the present invention has a base layer 110 , a seed layer 120 , a first electrode layer 130 , an insulating layer 140 , a second electrode layer 150 , and a via 160 . , an organic compound surface treatment layer 170 , a passivation layer 180 , and the like.

기재층(110)은 회로 기판의 기재로서, 유리 재질로 구성할 수 있다. 기재층(110)은 예를 들어 1,100 × 1,250 ㎜의 사이즈를 구성할 수 있고, 두께는 0.4~0.7 ㎜의 범위로 구성할 수 있다.The substrate layer 110 is a substrate of the circuit board and may be made of a glass material. The base layer 110 may have a size of, for example, 1,100 × 1,250 mm, and a thickness may be configured in a range of 0.4 to 0.7 mm.

시드층(120)은 기재층(110)에 형성할 수 있다. 시드층(120)은 상부에 제1 전극층(130)이 형성되는데, 제1 전극층(130)을 기재층(110)에 견고하게 결합하는 기능을 수행할 수 있다. 시드층(120)은 제1 전극층(130)과 동일한 패턴을 가질 수 있다.The seed layer 120 may be formed on the base layer 110 . The first electrode layer 130 is formed on the seed layer 120 , and may perform a function of firmly bonding the first electrode layer 130 to the base layer 110 . The seed layer 120 may have the same pattern as the first electrode layer 130 .

시드층(120)은 금속 산화물로 구성할 수 있다. 금속 산화물은 예를 들어 인듐아연산화물(IZO), 인듐주석산화물(ITO), 알루미늄아연산화물(AZO), 아연산화물(ZnOx), 티타늄산화물(TiO2), 산화알루미늄(Al2O3) 등을 사용할 수 있다. The seed layer 120 may be formed of a metal oxide. The metal oxide is, for example, indium zinc oxide (IZO), indium tin oxide (ITO), aluminum zinc oxide (AZO), zinc oxide (ZnOx), titanium oxide (TiO 2 ), aluminum oxide (Al 2 O 3 ), etc. can be used

아래의 표 1은 종래기술(시드층으로 티타늄 사용)과 실시예(시드층으로 IZO 사용)에 대해, 시드층(120)의 두께를 변화시키면서 유리 기재층(110)의 들뜸(Glass Warpage)을 측정한 결과이다. 여기서, 유리 기재층(110)의 들뜸은 유리 기재층(110)의 꼭지점 영역에서 유리 기재층(110)이 들뜬 높이를 측정하였으며, 들뜸이 발생하지 않으면 ×로 표시하였다.Table 1 below shows the glass warpage of the glass substrate layer 110 while changing the thickness of the seed layer 120 for the prior art (titanium used as the seed layer) and the example (using IZO as the seed layer). This is the measurement result. Here, the lifting of the glass substrate layer 110 was measured by measuring the height of the lifting of the glass substrate layer 110 in the vertex region of the glass substrate layer 110, and if the lifting did not occur, it was indicated by ×.

시드층 두께(Å)Seed layer thickness (Å) 들뜬 높이(㎜)Lifting height (mm) 종래기술(Ti)Prior art (Ti) 실시예(IZO)Example (IZO) 9090 ×× ×× 100100 ×× ×× 150150 ×× ×× 200200 ×× ×× 250250 ×× ×× 300300 ×× ×× 350350 ×× ×× 400400 ×× ×× 410410 1.21.2 0.80.8 600600 2.42.4 1.91.9 800800 4.14.1 2.52.5 10001000 5.35.3 3.33.3

위의 표 1에서 보면, 종래기술(Ti)과 실시예(IZO) 모두는 시드층의 두께가 400Å에 이르기까지는 유리 기재층(110)에 들뜸(Glass Warpage)이 발생하지 않았다. 다만, 시드층(120)의 두께가 400Å를 넘어서면, 들뜬 높이의 증가 정도가 종래기술(Ti)보다 실시예(IZO)에서 조금 더 양호한 결과를 나타내었다.Referring to Table 1 above, in both the prior art (Ti) and the example (IZO), glass warpage did not occur in the glass substrate layer 110 until the thickness of the seed layer reached 400 Å. However, when the thickness of the seed layer 120 exceeds 400 Å, the increase in the excitation height showed slightly better results in the embodiment (IZO) than in the prior art (Ti).

아래의 표 2는 종래기술(시드층으로 티타늄 사용)과 실시예(시드층으로 IZO 사용)에 대해, 시드층(120)의 두께를 변화시키면서 밀착력을 측정한 결과이다. 여기서, 밀착력은 크로스 컷 테스트(Cross Cut Test)를 실시하였는데, 크로스 컷 테스트는, 격자 형태로 컷팅한 후, 브러쉬(구두솔 등)를 이용하여 대각선 방향으로 5회 문지르고, 테이프를 시험 면에 붙였다 떼는 과정을 거칠 때, 떨어지는 격자 셀이 없으면 5B, 5% 이하이면 4B, 5 초과 15% 이하이면 3B, 15 초과 35% 이하이면 2B, 그리고 35 초과 65% 이하이면 1B로 표시하였다.Table 2 below shows the results of measuring adhesion while varying the thickness of the seed layer 120 for the prior art (titanium used as the seed layer) and the example (using IZO as the seed layer). Here, the adhesion was subjected to a cross cut test. In the cross cut test, after cutting in the form of a grid, it was rubbed diagonally 5 times using a brush (shoe brush, etc.), and the tape was attached to the test surface and peeled off. During the process, if there were no falling grid cells, 5B, 5% or less, 4B, more than 5 and less than 15%, 3B, more than 15 and less than 35%, 2B, and more than 35 and less than 65% were indicated as 1B.

시드층 두께(Å)Seed layer thickness (Å) 밀착력adhesion 종래기술(Ti)Prior art (Ti) 실시예(IZO)Example (IZO) 9090 2B2B 4B4B 100100 2B2B 5B5B 150150 2B2B 5B5B 200200 3B3B 5B5B 250250 3B3B 5B5B 300300 3B3B 5B5B 350350 3B3B 5B5B 400400 3B3B 5B5B 410410 3B3B 5B5B 600600 4B4B 5B5B 800800 5B5B 5B5B 10001000 5B5B 5B5B

위의 표 2에서 보면, 종래기술(Ti)은 시드층(120)의 두께가 800Å에 이르러서야 밀착력이 5B에 도달하지만, 실시예(IZO)의 경우에는 시드층(120)의 두께가 100Å를 넘어서면서 밀착력이 5B에 도달하였다. 이와 같이, 실시예(IZO)는 시드층(120)의 두께를 얇게 하더라도 밀착력이 상당히 양호함을 확인할 수 있다.Referring to Table 2 above, in the prior art (Ti), the adhesion strength reaches 5B only when the thickness of the seed layer 120 reaches 800 Å, but in the case of the embodiment (IZO), the thickness of the seed layer 120 is 100 Å. As it crossed over, the adhesion reached 5B. As described above, it can be confirmed that in the embodiment (IZO), even when the thickness of the seed layer 120 is thin, the adhesion is quite good.

위의 표 1,2의 결과를 종합하면, 유리 기재층(110)의 들뜸(Glass Warpage)에서는 종래기술(Ti)과 실시예(IZO) 사이에 큰 차이가 발생하지 않았으나, 밀착력에서는 종래기술(Ti)보다 실시예(IZO)가 상당히 양호한 결과를 나타내었다. 다만, 실시예(IZO)를 적용하는 것이 기술적 의미를 가지려면, 유리 기재층(110)의 들뜸(Glass Warpage)과 밀착력에서 모두 양호한 결과를 나타낼 필요가 있으므로, 본 발명에서 IZO를 시드층으로 사용하는 경우 그 두께를 100~400Å로 한정하는 것이 바람직할 수 있다. Combining the results of Tables 1 and 2 above, there was no significant difference between the prior art (Ti) and the embodiment (IZO) in the glass warpage of the glass substrate layer 110, but in the adhesion force, the prior art ( Example (IZO) showed significantly better results than Ti). However, in order to have a technical meaning to apply the embodiment (IZO), since it is necessary to show good results in both glass warpage and adhesion of the glass substrate layer 110, IZO is used as a seed layer in the present invention In this case, it may be preferable to limit the thickness to 100 to 400 Å.

위의 실험에 더하여, 시드층(120)으로 ITO를 사용하여 동일한 실험을 하였는데, ITO도 IZO와 유사한 결과를 나타내었다. 따라서, 시드층(120)으로 금속 산화물을 사용하는 것에 기술적 의미를 부여할 수 있다.In addition to the above experiment, the same experiment was performed using ITO as the seed layer 120 , and ITO also showed similar results to IZO. Accordingly, a technical meaning may be given to using a metal oxide as the seed layer 120 .

시드층(120)은 회로 패턴을 형성하는 방법으로 형성할 수 있는데, 예를 들어 포토 공정, 스퍼터링 공정 등을 활용할 수 있다. The seed layer 120 may be formed by a method of forming a circuit pattern, for example, a photo process, a sputtering process, or the like may be used.

포토 공정은 기재층(110)에 금속 산화물을 형성한 후 레지스트층을 형성하고, 노광, 현상 처리, 에칭, 레지스트층 박리 등의 과정을 거칠 수 있다.In the photo process, a metal oxide is formed on the base layer 110 , a resist layer is formed, and processes such as exposure, development, etching, and peeling of the resist layer may be performed.

스퍼터링 공정은 금속 산화물을 타깃으로 하여 아르곤 등의 불활성 분위기 하에서 스퍼터링을 수행하거나, 금속을 타깃으로 하여 산소를 포함하는 분위기 하에서 스퍼터링을 수행할 수 있다.In the sputtering process, sputtering may be performed under an inert atmosphere such as argon by targeting a metal oxide, or sputtering may be performed by targeting a metal in an atmosphere containing oxygen.

제1 전극층(130)은 시드층(120)에 형성할 수 있다. 제1 전극층(130)은 도전 금속을 패터닝하여 구성할 수 있다. 도전 금속은 예를 들어 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 철(Fe), 코발트(Co), 니켈(Ni), 아연(Zn), 텔레늄(Te), 바나듐(V), 니오븀(Nb), 몰리브덴(Mo) 등을 사용할 수 있다. The first electrode layer 130 may be formed on the seed layer 120 . The first electrode layer 130 may be formed by patterning a conductive metal. The conductive metal is, for example, silver (Ag), copper (Cu), gold (Au), aluminum (Al), platinum (Pt), palladium (Pd), chromium (Cr), tungsten (W), or titanium (Ti). , tantalum (Ta), iron (Fe), cobalt (Co), nickel (Ni), zinc (Zn), telenium (Te), vanadium (V), niobium (Nb), molybdenum (Mo), etc. can be used. have.

제1 전극층(130)은 시인성을 해소하기 위해 메쉬 패턴으로 구성할 수 있다. The first electrode layer 130 may be configured in a mesh pattern to eliminate visibility.

제1 전극층(130)은 전도성 회로층으로 전원 공급, 신호 전달 등에 사용될 수 있다.The first electrode layer 130 is a conductive circuit layer and may be used for power supply, signal transmission, and the like.

제1 전극층(130)은 후술하는 제2 전극층(150)과 상하로 연결되어 다수 부품에 공통으로 연결되는 공통 배선이나 하나의 부품에 개별로 연결되는 개별 배선 등으로 기능할 수 있고, 일부는 전원 등에 연결되지 않는 더미 배선일 수 있다.The first electrode layer 130 may function as a common wiring commonly connected to a plurality of components by being vertically connected to a second electrode layer 150 to be described later or as individual wiring individually connected to one component, and some of the power supply It may be a dummy wire that is not connected to the back.

제1 전극층(130)은 회로 패턴을 형성하는 방법, 예를 들어 포토 공정, 스퍼터링, 도금 공정 등을 활용할 수 있다. The first electrode layer 130 may utilize a method of forming a circuit pattern, for example, a photo process, sputtering, plating process, or the like.

포토 공정은 기재층(110)에 금속을 형성한 후 레지스트층을 형성하고, 노광, 현상 처리, 에칭, 레지스트층 박리 등의 과정을 거칠 수 있다.In the photo process, a metal is formed on the base layer 110 , a resist layer is formed, and processes such as exposure, development, etching, and peeling of the resist layer may be performed.

스퍼터링 공정은 도전 금속을 타깃으로 하여 아르곤 등의 불활성 분위기 하에서 스퍼터링을 수행할 수 있다.The sputtering process may be performed in an inert atmosphere such as argon by targeting a conductive metal.

도금 공정은 시드층(120)을 이용하여 전해 또는 무전해 방식으로 진행하여 도금을 수행할 수 있다.The plating process may be performed using the seed layer 120 in an electrolytic or electroless manner to perform plating.

절연층(140)은 제1 전극층(130)에 형성할 수 있다.The insulating layer 140 may be formed on the first electrode layer 130 .

절연층(140)은 제1 전극층(130)과 제2 전극층(150)을 절연하는 것으로, 절연물, 예를 들어 에폭시 화합물, 아크릴 화합물, 멜라닌 화합물 등과 같은 열경화성 또는 광경화성 유기물로 구성할 수 있다.The insulating layer 140 insulates the first electrode layer 130 and the second electrode layer 150, and may be made of an insulating material, for example, a thermosetting or photocurable organic material such as an epoxy compound, an acrylic compound, or a melanin compound.

제2 전극층(150)은 절연층(140)에 형성할 수 있다.The second electrode layer 150 may be formed on the insulating layer 140 .

제2 전극층(150)은 도전 금속을 패터닝하여 구성할 수 있다. 도전 금속은, 제1 전극층(130)과 동일하게, 예를 들어 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 철(Fe), 코발트(Co), 니켈(Ni), 아연(Zn), 텔레늄(Te), 바나듐(V), 니오븀(Nb), 몰리브덴(Mo) 등을 사용할 수 있다. The second electrode layer 150 may be formed by patterning a conductive metal. The conductive metal is, like the first electrode layer 130, silver (Ag), copper (Cu), gold (Au), aluminum (Al), platinum (Pt), palladium (Pd), chromium (Cr), for example. ), tungsten (W), titanium (Ti), tantalum (Ta), iron (Fe), cobalt (Co), nickel (Ni), zinc (Zn), thenium (Te), vanadium (V), niobium ( Nb), molybdenum (Mo), etc. may be used.

제2 전극층(150)은, 제1 전극층(130)과 같이, 시인성을 해소하기 위해, 메쉬 패턴으로 구성할 수 있다. Like the first electrode layer 130 , the second electrode layer 150 may be configured in a mesh pattern to eliminate visibility.

제2 전극층(150)은 위에서 설명한 제1 전극층(130)과 같이 전도성 회로층으로 전원 공급, 신호 전달 등에 사용될 수 있다.Like the first electrode layer 130 described above, the second electrode layer 150 is a conductive circuit layer and may be used for power supply, signal transmission, and the like.

제2 전극층(150)은 제1 전극층(130)과 상하로 연결되어 다수 부품에 공통으로 연결되는 공통 배선이나 하나의 부품에 개별적으로 연결되는 개별 배선 등으로 기능할 수 있고, 일부는 전원 등에 연결되지 않는 더미 배선일 수 있다.The second electrode layer 150 is vertically connected to the first electrode layer 130 to function as a common wiring commonly connected to a plurality of components or an individual wiring individually connected to one component, and some are connected to a power source, etc. It may be a dummy wiring that does not work.

도 1에 도시한 바와 같이, 제2 전극층(150)의 일부는 후술하는 패시베이션(180)으로 폐쇄되지 않고 외부로 개방되고(개방 부분의 상면이 후술하는 표면처리층(170)으로 덮이지만 여기서는 제2 전극층(150)을 기준으로 개구부를 형성하는 것으로 설명함), 개구부 영역에는 발광 다이오드(미도시) 등의 다양한 실장 부품이 결합될 수 있다. 이와 같이, 제2 전극층(150)의 개구부 영역은 랜딩 패드로 기능할 수 있으며, 랜딩 패드는 다수를 구비할 수 있다.1, a part of the second electrode layer 150 is not closed by a passivation 180 to be described later, but is opened to the outside (the upper surface of the open part is covered with a surface treatment layer 170 to be described later, but here 2), various mounting components such as a light emitting diode (not shown) may be coupled to the opening region. As such, the opening region of the second electrode layer 150 may function as a landing pad, and a plurality of landing pads may be provided.

제2 전극층(150)의 랜딩 패드에는 공통 배선, 개별 배선 등이 연결될 수 있다. 공통 배선은 다수의 랜딩 패드에 공통으로 연결되고, 개별 배선은 다수의 랜딩 패드에 개별로 연결될 수 있다. 예를 들어, 공통 배선은 회로 기판의 캐소드(cathode) 배선으로 제공될 수 있고, 개별 배선은 회로 기판의 애노드(anode) 배선으로 제공될 수 있다. 이러한 구성을 통해, 랜딩 패드에 결합하는, 예를 들어 발광 다이오드(LED) 등을 개별적으로 제어할 수 있다. A common wire or an individual wire may be connected to the landing pad of the second electrode layer 150 . The common wiring may be commonly connected to the plurality of landing pads, and the individual wirings may be individually connected to the plurality of landing pads. For example, the common wiring may be provided as a cathode wiring of the circuit board, and the individual wiring may be provided as an anode wiring of the circuit board. Through this configuration, it is possible to individually control, for example, a light emitting diode (LED) coupled to the landing pad.

제2 전극층(150)은 회로 패턴을 형성하는 방법, 예를 들어 위에서 설명한 포토 공정, 스퍼터링, 도금 공정 등을 이용할 수 있다. The second electrode layer 150 may use a method of forming a circuit pattern, for example, the photo process, sputtering, plating process, etc. described above.

도금 공정은 전해 또는 무전해 방식으로 진행하여 도금을 수행할 수 있다.The plating process may be performed in an electrolytic or electroless manner to perform plating.

비아(160)는 절연층(140)을 관통하여 제1 전극층(130)과 제2 전극층(150)을 연결하거나, 제1 전극층(130)을 외부 접속용 단자와 연결할 수 있다.The via 160 may pass through the insulating layer 140 to connect the first electrode layer 130 and the second electrode layer 150 , or connect the first electrode layer 130 to an external connection terminal.

비아(160)는, 제1,2 전극층(130,150)과 같이, 도전 금속, 예를 들어 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 철(Fe), 코발트(Co), 니켈(Ni), 아연(Zn), 텔레늄(Te), 바나듐(V), 니오븀(Nb), 몰리브덴(Mo) 등으로 구성할 수 있다. The via 160 is, like the first and second electrode layers 130 and 150, a conductive metal, for example, silver (Ag), copper (Cu), gold (Au), aluminum (Al), platinum (Pt), palladium ( Pd), chromium (Cr), tungsten (W), titanium (Ti), tantalum (Ta), iron (Fe), cobalt (Co), nickel (Ni), zinc (Zn), telenium (Te), vanadium (V), niobium (Nb), molybdenum (Mo), etc. may be configured.

비아(160)는 제2 전극층(150)과 동일 공정에서 형성할 수 있으며, 이 경우 제2 전극층(150)과 비아(160)은 일체형으로 구성될 수 있다.The via 160 may be formed in the same process as the second electrode layer 150 , and in this case, the second electrode layer 150 and the via 160 may be integrally formed.

유기화합물 표면처리층(170)은 제2 전극층(150)의 개방면에 형성할 수 있다.The organic compound surface treatment layer 170 may be formed on the open surface of the second electrode layer 150 .

유기화합물 표면처리층(170)은 제2 전극층(150) 개방면의 부식을 방지하기 위해 형성하는 것으로, 금(Au), 주석(Sn), 은(Ag), 니켈(Ni) 등을 스퍼터링 방법을 이용하여 제2 전극층(150)에 형성할 수 있다.The organic compound surface treatment layer 170 is formed to prevent corrosion of the open surface of the second electrode layer 150, and is formed by sputtering gold (Au), tin (Sn), silver (Ag), nickel (Ni), etc. may be formed on the second electrode layer 150 using

유기화합물 표면처리층(170)은 제2 전극층(150)의 개방면에만 형성하는 것이 바람직하지만, 공정에서 제2 전극층(150)의 전체 면에 형성하는 것이 수월할 경우에는 제2 전극층(150)의 전체 면에 형성할 수도 있다. 이 경우, 유기화합물 표면처리층(170)의 일부는 패시베이션층(180)에 매몰될 수 있다.The organic compound surface treatment layer 170 is preferably formed only on the open surface of the second electrode layer 150, but if it is easy to form on the entire surface of the second electrode layer 150 in the process, the second electrode layer 150 It may be formed on the entire surface of In this case, a portion of the organic compound surface treatment layer 170 may be buried in the passivation layer 180 .

패시베이션층(180)은 제2 전극층(150)의 일부를 개방하면서 제2 전극층(150), 절연층(140), 및 비아(160)에 형성할 수 있다.The passivation layer 180 may be formed on the second electrode layer 150 , the insulating layer 140 , and the via 160 while partially opening the second electrode layer 150 .

패시베이션층(180)은 제2 전극층(150) 등을 절연 보호하는 것으로, 회로 기판과 접속하는 유기화합물 표면처리층(170)을 개방하는 형태로 구성할 수 있다. 패시베이션층(180)은 일반 절연체, 예를 들어 경화성 프리폴리머, 경화성 폴리머, 가소성 폴리머에서 선택되는 하나 이상의 물질로 구성할 수 있다.The passivation layer 180 insulates and protects the second electrode layer 150 and the like, and may be configured to open the organic compound surface treatment layer 170 connected to the circuit board. The passivation layer 180 may be formed of a general insulator, for example, at least one material selected from a curable prepolymer, a curable polymer, and a plastic polymer.

패시베이션층(180)은 필름화가 가능한 바니쉬(varnish) 타입의 재료를 사용할 수도 있는데, 바니쉬 타입의 재료로는 폴리다이메틸실록산(PDMS: polydimethylsiloxane), 폴리오가노실록산(POS: polyorganosiloxane) 등의 폴리실리콘계 또는 폴리이미드계 또는 스판덱스 등의 폴리우레탄계 등이 있다. 이러한 바니쉬 타입의 재료들은 연성 절연물로서 터치센서의 연신성을 높이고 다이나믹 폴딩 능력을 높일 수 있다.The passivation layer 180 may be formed of a varnish-type material capable of forming a film, and the varnish-type material includes polysilicon-based materials such as polydimethylsiloxane (PDMS), polyorganosiloxane (POS), or the like. Polyimide-type or polyurethane-type, such as spandex, etc. exist. These varnish-type materials are flexible insulators, which can increase the stretchability of the touch sensor and increase the dynamic folding ability.

이상, 본 발명을 실시예로서 설명하였는데, 이것은 본 발명을 예증하기 위한 것이다. 통상의 기술자라면 이러한 실시예를 다른 형태로 변형하거나 수정할 수 있을 것이다. 그러나, 본 발명의 권리범위는 아래의 특허청구범위에 의해 정해지므로, 그러한 변형이나 수정이 본 발명의 권리범위에 포함되는 것으로 해석될 수 있다.In the above, the present invention has been described by way of examples, which are intended to illustrate the present invention. Those skilled in the art will be able to change or modify these embodiments in other forms. However, since the scope of the present invention is defined by the claims below, such variations or modifications may be construed as being included in the scope of the present invention.

110 : 기재층 120 : 시드층
130 : 제1 전극층 140 : 절연층
150 : 제2 전극층 160 : 비아
170 : 유기화합물 표면처리층 180 : 패시베이션층110: base layer 120: seed layer
130: first electrode layer 140: insulating layer
150: second electrode layer 160: via
170: organic compound surface treatment layer 180: passivation layer

Claims (9)

기재층;
상기 기재층에 형성되는 시드층; 및
상기 시드층에 형성되는 제1 전극층을 포함하는, 회로 기판.base layer;
a seed layer formed on the base layer; and
and a first electrode layer formed on the seed layer. 제1항에 있어서, 상기 기재층은
유리로 구성되는, 회로 기판.According to claim 1, wherein the base layer
A circuit board made of glass. 제2항에 있어서, 상기 시드층은
금속 산화물로 구성되는, 회로 기판.3. The method of claim 2, wherein the seed layer comprises:
A circuit board consisting of a metal oxide. 제3항에 있어서, 상기 시드층은
인듐아연산화물(IZO)로 구성되는, 회로 기판.4. The method of claim 3, wherein the seed layer comprises:
A circuit board made of indium zinc oxide (IZO). 제4항에 있어서, 상기 시드층은
100~400Å의 두께로 형성되는, 회로 기판.5. The method of claim 4, wherein the seed layer comprises:
Formed to a thickness of 100-400 Å, the circuit board. 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1 전극층에 형성되는 절연층;
상기 절연층에 형성되는 제2 전극층;
상기 절연층을 관통하여 상기 제1 전극층과 제2 전극층을 연결하는 비아;
상기 제2 전극층의 일부를 개방하면서 상기 제2 전극층, 절연층, 및 비아에 형성되는 패시베이션층; 및
상기 제2 전극층의 개방면에 형성되는 유기화합물 표면처리층을 포함하는, 회로 기판.6. The method according to any one of claims 1 to 5,
an insulating layer formed on the first electrode layer;
a second electrode layer formed on the insulating layer;
a via passing through the insulating layer to connect the first electrode layer and the second electrode layer;
a passivation layer formed on the second electrode layer, the insulating layer, and the via while partially opening the second electrode layer; and
and an organic compound surface treatment layer formed on an open surface of the second electrode layer. 제6항에 있어서, 상기 유기화합물 표면처리층이 형성된 상기 제2 전극층의 개방면은
LED가 실장되는 LED 랜딩 패드로 기능하는, 회로 기판.7. The method of claim 6, wherein the open surface of the second electrode layer on which the organic compound surface treatment layer is formed is
A circuit board that functions as an LED landing pad on which the LED is mounted. 제7항에 있어서, 상기 제2 전극층은
상기 LED 랜딩 패드에 공통으로 연결되는 공통 배선; 및
상기 LED 랜딩 패드에 개별로 연결되는 개별 배선을 포함하는, 회로 기판. The method of claim 7, wherein the second electrode layer
a common wiring commonly connected to the LED landing pad; and
and individual wires individually coupled to the LED landing pads. 제8항에 있어서, 상기 제1 전극층 또는 제2 전극층은
상기 LED 랜딩 패드에 연결되지 않는 더미 배선을 포함하는, 회로 기판.The method of claim 8, wherein the first electrode layer or the second electrode layer is
and a dummy wire not connected to the LED landing pad.
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