KR20220092208A

KR20220092208A - 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치

Info

Publication number: KR20220092208A
Application number: KR1020200183754A
Authority: KR
Inventors: 서정림
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-12-24
Filing date: 2020-12-24
Publication date: 2022-07-01
Also published as: US20220208109A1; US11551619B2

Abstract

본 명세서의 일 실시예에 따른 게이트 구동 회로는 다수의 스테이지 회로를 포함한다. 각각의 스테이지 회로는 표시 패널에 배치되는 각각의 게이트 라인에 게이트 신호를 공급하며, M 노드, Q 노드, QH 노드, QB 노드를 포함하는 다수의 스테이지 회로를 포함한다. 본 명세서의 일 실시예에서, 각각의 스테이지 회로는 라인 선택부, Q 노드 제어부, Q 노드 및 QH 노드 안정화부, 인버터부, QB 노드 안정화부, 캐리 신호 출력부, 게이트 신호 출력부, Q 노드 부트스트래핑부를 포함한다.

Description

게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE INCLUDING GATE DRIVING CIRCUIT}

본 명세서는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 게이트 신호들 간의 출력 편차가 감소되는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것이다.

최근 액정 표시 장치, 유기 발광 표시 장치, 발광 다이오드 디스플레이 장치, 전기 영동 표시 장치 등 평판 표시 패널을 이용한 표시 장치가 널리 사용되고 있다.

표시 장치는 발광 소자와 발광 소자를 구동하기 위한 픽셀 회로를 갖는 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 회로는 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 게이트 신호에 따라 구동 트랜지스터의 게이트-소스 전압을 제어(또는 프로그래밍)하는 적어도 하나의 스위칭 트랜지스터를 포함한다. 픽셀 회로의 스위칭 트랜지스터는 표시 패널의 기판에 배치되는 게이트 구동 회로에서 출력되는 게이트 신호에 의해 스위칭될 수 있다.

표시 장치에 의해서 영상이 표시될 때, 표시 패널의 게이트 라인들에는 스위칭 트랜지스터를 턴 온시키기 위한 게이트 신호가 순차적으로 인가된다. 각각의 라인에 포함된 서브 픽셀의 스위칭 트랜지스터가 게이트 신호에 의해서 턴 온되면, 각 서브 픽셀에 데이터 전압이 공급되면서 광원이 발광하여 영상이 표시된다.

표시 장치에 포함되는 표시 패널은 다수의 게이트 라인, 다수의 데이터 라인 및 데이터 라인과 게이트 라인의 교차 영역에 형성되는 서브 픽셀을 포함한다. 표시 패널을 통해서 영상이 표시될 때, 각각의 게이트 라인에는 스위칭 트랜지스터를 턴 온시키기 위한 게이트 신호가 순차적으로 공급된다. 각각의 라인에 포함된 서브 픽셀의 스위칭 트랜지스터가 게이트 신호에 의해서 턴 온되면, 각 서브 픽셀에 데이터 전압이 공급되면서 광원이 발광하여 영상이 표시된다.

이 때 각 게이트 라인에 공급되는 게이트 신호의 출력 편차가 발생하면, 다시 말해서 각 게이트 라인에 공급되는 게이트 신호의 전압 크기 및 지속 시간이 균일하지 않으면 각 게이트 라인 별로 서브 픽셀에 공급되는 데이터 전압의 크기가 달라진다. 이로 인해 표시 장치를 통해 영상이 표시될 때 라인 별로 편차가 발생하거나 특정 라인의 영상이 다른 라인의 영상에 비해 눈에 띄는 등 표시 장치의 영상 표시 품질이 저하된다.

따라서 게이트 구동 회로로부터 출력되는 각각의 게이트 신호 간 출력 편차가 개선될 필요가 있다.

본 명세서는 전술한 기술적 문제를 해결하기 위한 실시예들을 제공한다.

본 명세서의 목적은 게이트 구동 회로로부터 출력되는 각각의 게이트 신호 간 출력 편차를 감소시킴으로써 표시 장치의 영상 표시 품질을 개선하는 것이다.

본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 일 실시예에 따른 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 M 노드, Q 노드, QH 노드, QB 노드를 포함하는 다수의 스테이지 회로를 포함한다.

본 명세서의 일 실시예에서, 각각의 스테이지 회로는 라인 선택부, Q 노드 제어부, Q 노드 및 QH 노드 안정화부, 인버터부, QB 노드 안정화부, 캐리 신호 출력부, 게이트 신호 출력부, Q 노드 부트스트래핑부를 포함한다.

라인 선택부는 라인 센싱 준비 신호의 입력에 응답하여 전단 캐리 신호를 기초로 상기 M 노드를 충전하고, 리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 고전위 전압 레벨로 충전하거나 패널 온 신호의 입력에 응답하여 상기 Q 노드를 제3 저전위 전압 레벨로 방전시킨다.

Q 노드 제어부는 전단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제1 고전위 전압 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제3 저전위 전압 레벨로 방전시킨다.

Q 노드 및 QH 노드 안정화부는 상기 QB 노드가 제2 고전위 전압 레벨로 충전될 때 상기 Q 노드 및 상기 QH 노드를 상기 제3 저전위 전압 레벨로 방전시킨다.

인버터부는 상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경한다.

QB 노드 안정화부는 상기 후단 캐리 신호의 입력, 상기 리셋 신호의 입력 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제3 저전위 전압 레벨로 방전시킨다.

캐리 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 캐리 클럭 신호 또는 상기 제3 저전위 전압을 기초로 캐리 신호를 출력한다.

게이트 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 스캔 클럭 신호 또는 제1 저전위 전압을 기초로 제1 내지 제j 게이트 신호를 출력한다.

Q 노드 부트스트래핑부는 상기 게이트 신호가 출력될 때 상기 Q 노드의 전압을 부트스트래핑시킨다.

또한 본 명세서의 일 실시예에 따른 표시 장치는, 게이트 라인들 및 데이터 라인들의 교차 영역에 형성되는 서브 픽셀들을 포함하는 표시 패널, 각각의 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로, 각각의 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로 및 상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동을 제어하는 타이밍 컨트롤러를 포함한다.

본 명세서의 일 실시예에서, 상기 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 M 노드, Q 노드, QH 노드, QB 노드를 포함하는 다수의 스테이지 회로를 포함한다.

본 명세서의 일 실시예에 따르면 게이트 구동 회로로부터 출력되는 각각의 게이트 신호 간 출력 편차가 감소한다. 보다 구체적으로, 본 명세서의 일 실시예에 게이트 구동 회로에 포함되는 각각의 스테이지 회로는 다수의 게이트 신호를 출력하는데, 각 스테이지 회로로부터 출력되는 게이트 신호 간 출력 편차가 감소한다. 이에 따라서 전체 스테이지 회로로부터 출력되는 게이트 신호 간 출력 편차가 감소한다. 따라서 표시 장치의 영상 표시 품질이 개선된다.

본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 명세서의 일 실시예에 따른 표시 장치의 구성을 나타내는 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 패널에 포함되는 서브 픽셀 어레이의 구성을 나타낸다.
도 3은 본 명세서의 일 실시예에 따른 서브 픽셀의 회로 구성 및 타이밍 컨트롤러, 데이터 구동회로 및 서브 픽셀 간 접속 구조를 나타낸다.
도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로에 포함되는 다수의 스테이지 회로들의 구성을 나타낸다.
도 5는 게이트 신호의 폴링 타임을 나타낸다.
도 6은 서로 다른 폴링 타임을 갖는 2개의 게이트 신호 및 2개의 게이트 신호에 의해서 각 서브 픽셀에 충전되는 전압의 크기를 나타낸다.
도 7은 본 명세서의 일 실시예에 따른 스테이지 회로의 회로도이다.
도 8은 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 9는 도 7의 스테이지 회로로부터 게이트 신호가 출력될 때 Q 노드의 전압 변화 및 게이트 신호들의 파형을 나타낸다.
도 10은 본 명세서의 다른 실시예에 따른 스테이지 회로의 회로도이다.
도 11은 도 10의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 12는 도 10의 스테이지 회로로부터 게이트 신호가 출력될 때 Q 노드의 전압 변화 및 게이트 신호들의 파형을 나타낸다.
도 13은 본 명세서의 또 다른 실시예에 따른 스테이지 회로의 회로도이다.
도 14는 도 13의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 15는 도 13의 스테이지 회로로부터 게이트 신호가 출력될 때 Q 노드의 전압 변화 및 게이트 신호들의 파형을 나타낸다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

신호의 흐름 관계에 대한 설명일 경우, 예를 들어, 'A 노드에서 B 노드로 신호가 전달된다'는 경우에도 '바로' 또는 '직접'이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시될 수도 있고, 2 이상의 실시예들이 함께 실시될 수도 있다.

본 명세서에서 표시 패널의 기판 상에 형성되는 서브 픽셀 회로와 게이트 구동 회로는 n 타입 MOSFET 구조의 트랜지스터로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 트랜지스터로 구현될 수도 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함할 수 있다. 트랜지스터에서, 캐리어(carrier)는 소스로부터 드레인으로 흐를 수 있다. n 타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압은 드레인 전압보다 낮은 전압을 갖는다. n 타입 트랜지스터에서는 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압은 드레인 전압보다 높은 전압을 갖는다. p 타입 트랜지스터에서는 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 소스로부터 드레인 쪽으로 흐른다. MOSFET 구조의 트랜지스터에서 소스와 드레인은 고정된 것이 아니라 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서에서는 소스와 드레인 중 어느 하나가 제 1 소스/드레인 전극, 소스와 드레인 중 나머지 하나가 제 2 소스/드레인 전극으로 지칭된다.

이하에서는 본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 비록 다른 도면상에 표시되더라도 동일한 구성 요소들은 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.

도 1은 본 명세서의 일 실시예에 따른 표시 장치의 구성을 나타내는 블록도이다. 또한 도 2는 본 명세서의 일 실시예에 따른 표시 패널에 포함되는 서브 픽셀 어레이의 구성을 나타낸다.

도 1 및 도 2를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(105)는 표시 패널(106), 데이터 구동회로(126), 게이트 구동회로(128), 타이밍 컨트롤러(124)를 포함한다.

표시 패널(106)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(16)이 교차되어 배치된다. 또한 데이터 라인들(14)과 게이트 라인들(16)의 교차 영역마다 서브 픽셀들(SP)이 매트릭스 형태로 배치된다.

데이터 라인들(14)은 m(m은 양의 정수)개의 데이터 전압 공급라인들(14A_1 내지 14A_m), m개의 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)을 포함한다. 그리고, 게이트 라인들(15)은 n(n은 양의 정수)개의 제1 게이트 라인들(15A_1 내지 15A_n)과 n개의 제2 게이트 라인들(15B_1 내지 15B_n)을 포함한다.

각 서브 픽셀(SP)은 데이터 전압 공급라인들(14A_1 내지 14A_m) 중 어느 하나에, 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m) 중 어느 하나에, 제1 게이트 라인들(15A_1 내지 15A_n) 중 어느 하나에, 그리고 제2 게이트 라인들(15B_1 내지 15B_n) 중 어느 하나에 접속된다. 각 서브 픽셀(SP)은 서로 다른 색상을 표시할 수 있고, 일정 개수의 서브 픽셀(SP)들이 모여 하나의 픽셀(P)을 구성할 수 있다.

각 서브 픽셀(SP)은 데이터 전압 공급라인을 통해 데이터 전압을 입력받고, 제1 게이트 라인을 통해 제1 게이트 신호를 입력받고, 제2 게이트 라인을 통해 제2 게이트 신호를 입력받으며, 센싱 전압 리드아웃 라인을 통해 센싱 전압을 출력한다.

즉, 도 2에 도시된 서브 픽셀 어레이에서, 서브 픽셀들(SP)은 제1 게이트 라인들(15A_1 내지 15A_n)로부터 수평라인 단위로 공급되는 제1 게이트 신호 및 제2 게이트 라인들(15B_1 내지 15B_n)로부터 수평라인 단위로 공급되는 제2 게이트 신호에 응답하여 1 수평라인씩(L#1~L#n) 동작한다. 센싱 동작이 활성화되는 동일 수평라인 상의 서브 픽셀들(SP)은 데이터 전압 공급라인들(14A_1 내지 14A_m)로부터 문턱 전압 센싱용 데이터 전압을 공급받고 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)에 센싱 전압을 출력한다. 제1 게이트 신호 및 제2 게이트 신호는 각각 문턱 전압 센싱용 게이트 신호 또는 영상 표시용 게이트 신호일 수 있으나, 이에 한정되는 것은 아니다.

서브 픽셀(SP) 각각은 도시하지 않은 전원 공급 회로로부터 고전위 전압(EVDD)과 저전위 전압(EVSS)을 공급받는다. 서브 픽셀(SP)은 OLED, 구동 트랜지스터, 제1 및 제2 스위칭 트랜지스터, 스토리지 커패시터를 포함할 수 있다. 실시예에 따라서는 OLED가 아닌 다른 광원이 서브 픽셀(SP)에 포함될 수도 있다.

서브 픽셀(SP)를 구성하는 트랜지스터들은 p 타입으로 구현되거나 n 타입으로 구현될 수 있다. 또한, 서브 픽셀(SP)을 구성하는 트랜지스터들의 반도체층은 아몰포스 실리콘 또는 폴리 실리콘 또는 산화물을 포함할 수 있다.

구동 트랜지스터의 문턱 전압을 센싱하기 위한 센싱 동작 시, 데이터 구동회로(126)는 수평라인 단위로 공급되는 문턱 전압 센싱용 제1 게이트 신호에 따라 문턱 전압 센싱용 데이터 전압을 서브 픽셀들(SP)에 공급하고, 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)을 통해 표시 패널(106)로부터 입력되는 센싱 전압들을 디지털 값으로 변환하여 타이밍 컨트롤러(124)에 공급한다. 데이터 구동회로(126)는 영상 표시를 위한 영상 표시 동작 시, 데이터 제어신호(DDC)를 기반으로 타이밍 컨트롤러(124)로부터 입력되는 보상된 영상 데이터(MDATA)를 영상 표시용 데이터 전압으로 변환하여 데이터 전압 공급라인들(14A_1 내지 14A_m)에 공급한다.

게이트 구동회로(128)는 게이트 제어신호(GDC)를 기반으로 게이트 신호를 생성한다. 게이트 신호는 문턱 전압 센싱용 제1 게이트 신호, 문턱 전압 센싱용 제2 게이트 신호, 영상 표시용 제1 게이트 신호, 영상 표시용 제2 게이트 신호를 포함할 수 있다.

게이트 구동회로(128)는 센싱 동작 시 문턱 전압 센싱용 제1 게이트 신호를 수평라인 단위로 제1 게이트 라인들(15A_1 내지 15A_n)에 공급하고, 문턱 전압 센싱용 제2 게이트 신호를 수평라인 단위로 제2 게이트 라인들(15B_1 내지 15B_n)에 공급할 수 있다. 게이트 구동회로(128)는 영상 표시를 위한 영상 표시 동작 시 영상 표시용 제1 게이트 신호를 수평라인 단위로 제1 게이트 라인들(15A_1 내지 15A_n)에 공급함과 아울러, 영상 표시용 제2 게이트 신호를 수평라인 단위로 제2 게이트 라인들(15B_1 내지 15B_n)에 공급할 수 있다. 본 명세서의 일 실시예에서 게이트 구동회로(128)는 GIP(Gate-driver In Panel) 방식으로 표시 패널(106) 상에 배치될 수 있다.

타이밍 컨트롤러(124)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK), 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(126)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동회로(128)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 출력한다. 또한 타이밍 컨트롤러(124)는 데이터 구동회로(126)로부터 공급되는 센싱값을 참조하여 영상 데이터(DATA)를 보상함으로써, 구동 트랜지스터의 문턱 전압 편차를 보상하기 위한 보상된 영상 데이터(MDATA)를 생성하고, 보상된 영상 데이터(MDATA)를 데이터 구동회로(126)에 공급한다.

도 3은 본 명세서의 일 실시예에 따른 서브 픽셀의 회로 구성 및 타이밍 컨트롤러, 데이터 구동회로 및 서브 픽셀 간 접속 구조를 나타낸다.

도 3을 참조하면, 서브 픽셀(SP)은 OLED, 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 제1 스위칭 트랜지스터(ST), 제2 스위칭 트랜지스터(ST2)를 포함한다.

OLED는 제2 노드(N2)에 접속된 애노드 전극과 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드 전극과 애노드 전극과 캐소드 전극 사이에 위치하는 유기화합물층을 포함한다.

구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 도통되어 OLED에 흐르는 전류(Ioled)를 제어한다. 구동 트랜지스터(DT)는 제1 노드(N1)에 접속된 게이트 전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인 전극, 제2 노드(N2)에 접속된 소스 전극을 포함한다.

스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다.

제1 스위칭 트랜지스터(ST1)는 센싱 동작시 문턱 전압 센싱용 제1 게이트 신호(SCAN)에 응답하여 데이터 전압 공급라인(14A)에 충전된 문턱 전압 센싱용 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 스위칭 트랜지스터(ST1)는 영상 표시 동작시 영상 표시용 제1 게이트 신호(SCAN)에 응답하여 데이터 전압 공급라인(14A)에 충전된 영상 표시용 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 스위칭 트랜지스터(ST1)는 제1 게이트라인(15A)에 접속된 게이트 전극, 데이터 전압 공급라인(14A)에 접속된 드레인 전극, 제1 노드(N1)에 접속된 소스 전극을 포함한다.

제2 스위칭 트랜지스터(ST2)는 센싱 동작시 문턱 전압 센싱용 제2 게이트 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(14B) 간의 전류 흐름을 스위칭함으로써, 제1 노드(N1)의 게이트전압을 추종하여 변하는 제2 노드(N2)의 소스전압을 센싱 전압 리드아웃라인(14B)의 센싱 커패시터(Cx)에 저장한다. 제2 스위칭 트랜지스터(ST2)는 영상 표시 동작시 영상 표시용 제2 게이트 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(14B) 간의 전류 흐름을 스위칭함으로써, 구동 트랜지스터(DT)의 소스전압을 초기화전압(Vpre)으로 리셋한다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제2 게이트라인(15B)에 접속되고, 제2 스위칭 트랜지스터(ST2)의 드레인 전극은 제2 노드(N2)에 접속되며, 제2 스위칭 트랜지스터(ST2)의 소스 전극은 센싱 전압 리드아웃라인(14B)에 접속된다.

데이터 구동회로(126)는 데이터 전압 공급라인(14A) 및 센싱 전압 리드아웃 라인(14B)을 통해 서브 픽셀(SP)과 연결된다. 센싱 전압 리드아웃 라인(14B)에는 제2 노드(N2)의 소스전압을 센싱 전압(Vsen)으로 저장하기 위한 센싱 커패시터(Cx)가 연결된다. 데이터 구동회로(126)는 디지털-아날로그 컨버터(DAC), 아날로그-디지털 컨버터(ADC), 초기화 스위치(SW1), 샘플링 스위치(SW2)를 포함한다.

DAC는 타이밍 컨트롤러(124)의 제어하에 센싱 구간의 제1 및 제2 구간에서 문턱 전압 센싱용 데이터 전압(Vdata)을 동일 레벨 또는 서로 다른 레벨로 생성하여 데이터 전압 공급라인(14A)에 출력할 수 있다. DAC는 타이밍 컨트롤러(124)의 제어하에 영상 디스플레이 구간에서 보상된 영상 데이터(MDATA)를 영상 표시용 데이터 전압(Vdata)으로 변환하여 데이터 전압 공급라인(14A)에 출력할 수 있다.

초기화 스위치(SW1)는 초기화전압(Vpre) 입력단과 센싱 전압 리드아웃 라인(14B) 사이의 전류 흐름을 스위칭한다. 샘플링 스위치(SW2)는 센싱 전압 리드아웃 라인(14B)과 ADC 사이의 전류 흐름을 스위칭한다. ADC는 센싱 커패시터(Cx)에 저장된 아날로그 센싱 전압(Vsen)을 디지털 값으로 변환하여 타이밍 컨트롤러(124)에 공급한다.

타이밍 컨트롤러(124)의 제어 하에 수행되는 센싱 동작 과정은 아래와 같다. 센싱 동작을 위해 문턱 전압 센싱용 제1 및 제2 게이트 신호(SCAN, SEN)가 온 레벨(Lon)로 서브 픽셀(SP)에 인가되면, 제1 스위칭 트랜지스터(ST1) 및 제2 스위칭 트랜지스터(ST2)는 턴 온 된다. 이때, 데이터 구동회로(126) 내의 초기화 스위치(SW1)도 턴 온 된다.

제1 스위칭 트랜지스터(ST1)가 턴 온 되면 문턱 전압 센싱용 데이터 전압(Vdata)이 제1 노드(N1)에 공급된다. 초기화 스위치(SW1)와 제2 스위칭 트랜지스터(ST2)가 턴 온 되면 초기화전압(Vpre)이 제2 노드(N2)에 공급된다. 이때, 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)은 문턱 전압(Vth)보다 크게 되어 구동 트랜지스터(DT)의 드레인-소스 사이에는 전류(Ioled)가 흐른다. 이러한 전류(Ioled)에 의해 제2 노드(N2)에 충전되는 구동 트랜지스터(DT)의 소스전압(VN2)은 점점 증가하게 되고, 그에 따라 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)이 문턱 전압(Vth)이 될 때까지 구동 트랜지스터(DT)의 소스전압(VN2)은 구동 트랜지스터(DT)의 게이트전압(VN1)을 추종한다.

제2 노드(N2)에서 증가되는 구동 트랜지스터(DT)의 소스전압(VN2)은 제2 스위칭 트랜지스터(ST2)를 경유하여 센싱 전압 리드아웃 라인(14B)에 형성된 센싱 커패시터(Cx)에 센싱 전압(Vsen)으로 저장된다. 센싱 전압(Vsen)은 문턱 전압 센싱용 제2 게이트 신호(SEN)가 온 레벨로 유지되는 센싱 구간 내에서 데이터 구동회로(12) 내의 샘플링 스위치(SW2)가 턴 온 될 때 검출되어 ADC로 공급된다.

본 명세서의 일 실시예에서, 타이밍 컨트롤러(124)는 영상 표시 동작에 의해서 영상 데이터의 1프레임이 표시된 이후 다음 프레임이 표시되기 전에 1개의 수평라인에 대한 센싱 동작이 수행되도록 데이터 구동 회로(126) 및 게이트 구동 회로(128)를 제어할 수 있다.

도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로에 포함되는 다수의 스테이지 회로들의 구성을 나타낸다.

도 4를 참조하면, 본 명세서의 일 실시예에 따른 게이트 구동 회로(128)는 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))(k는 양의 정수), 게이트 구동 전압 라인(131), 클럭 신호 라인(132), 라인 센싱 준비 신호 라인(133), 리셋 신호 라인(134)을 포함한다. 또한 게이트 구동 회로(128)는 제1 스테이지 회로(ST(1))의 전단에 배치되는 전단 더미 스테이지 회로(DST1) 및 제k 스테이지 회로(ST(k))의 후단에 배치되는 후단 더미 스테이지 회로(DST2)를 더 포함할 수 있다.

게이트 구동 전압 라인(131)은 전원 공급 회로(미도시)로부터 공급되는 고전위 전압(GVDD) 및 저전위 전압(GVSS)을 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.

본 명세서의 일 실시예에서 게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 다수의 고전위 전압을 공급하는 다수의 고전위 전압 라인 및 서로 다른 전압 레벨을 갖는 다수의 저전위 전압을 공급하는 다수의 저전위 전압 라인을 포함할 수 있다.

예를 들어 게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 제1 고전위 전압(GVDD1), 제2 고전위 전압(GVDD2), 제3 고전위 전압(GVDD3)을 각각 공급하는 3개의 고전위 전압 라인 및 서로 다른 전압 레벨을 갖는 제1 저전위 전압(GVSS1), 제2 저전위 전압(GVSS2), 제3 저전위 전압(GVSS3)을 각각 공급하는 3개의 저전위 전압 라인을 포함할 수 있다. 그러나 이는 단지 하나의 예시이며, 게이트 구동 전압 라인(131)에 포함되는 라인의 수는 실시예에 따라 달라질 수 있다.

클럭 신호 라인(132)은 타이밍 컨트롤러(124)로부터 공급되는 다수의 클럭 신호들(CLKs), 예컨대 캐리 클럭 신호(CRCLK) 또는 스캔 클럭 신호(SCCLK)를 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.

라인 센싱 준비 신호 라인(133)은 타이밍 컨트롤러(124)로부터 공급되는 라인 센싱 준비 신호(LSP)를 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))에 공급한다. 선택적으로, 라인 센싱 준비 신호 라인(133)은 전단 더미 스테이지 회로(DST1)에 추가로 연결될 수 있다.

리셋 신호 라인(134)은 타이밍 컨트롤러(124)로부터 공급되는 리셋 신호(RESET)를 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.

패널 온 신호 라인(135)은 타이밍 컨트롤러(124)로부터 공급되는 패널 온 신호(POS)를 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.

도시되지는 않았으나, 도 4에 도시된 라인들(131, 132, 133, 134) 이외에 다른 신호들을 공급하기 위한 라인이 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)와 추가적으로 연결될 수 있다. 예컨대 전단 더미 스테이지 회로(DST1)에 게이트 스타트 신호(VST)를 공급하기 위한 라인이 전단 더미 스테이지 회로(DST1)와 추가적으로 연결될 수 있다.

전단 더미 스테이지 회로(DST1)는 타이밍 컨트롤러(124)로부터 공급되는 게이트 스타트 신호(VST)의 입력에 응답하여 전단 캐리 신호(CS)를 출력한다. 전단 캐리 신호(CS)는 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)) 중 어느 하나에 공급될 수 있다.

후단 더미 스테이지 회로(DST2)는 후단 캐리 신호(CS)를 출력한다. 후단 캐리 신호(CS)는 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)) 중 어느 하나에 공급될 수 있다.

제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))는 서로 계단식으로 또는 종속적으로(cascaded) 연결될 수 있다.

본 명세서의 일 실시예에서, 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))는 각각 j개(j는 양의 정수)의 게이트 신호(SCOUT) 및 1개의 캐리 신호(CS)를 출력한다. 즉, 임의의 스테이지 회로는 제1 내지 제j 게이트 신호 및 1개의 캐리 신호(CS)를 출력한다.

예를 들어 도 4에 도시된 실시예에서, 각각의 스테이지 회로는 4개의 게이트 신호(SCOUT) 및 1개의 캐리 신호(CS)를 출력한다. 예컨대 제1 스테이지 회로(ST(1))는 제1 게이트 신호(SCOUT(1)), 제2 게이트 신호(SCOUT(2)), 제3 게이트 신호(SCOUT(3)), 제4 게이트 신호(SCOUT(4)) 및 제1 캐리 신호(CS(1))를 출력하고, 제2 스테이지 회로(ST(2))는 제5 게이트 신호(SCOUT(5)), 제6 게이트 신호(SCOUT(6)), 제7 게이트 신호(SCOUT(7)), 제8 게이트 신호(SCOUT(8)) 및 제2 캐리 신호(CS(2))를 출력한다. 따라서 도 4에서 j는 4이다.

제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))가 출력하는 게이트 신호의 수는 표시 패널(106)에 배치되는 게이트 라인(15)의 수(n)와 일치한다. 전술한 바와 같이 각각의 스테이지 회로는 j개의 게이트 신호를 출력한다. 따라서 j×k=n의 관계식이 성립된다.

예를 들어 도 4에 도시된 실시예에서 j=4이므로, 스테이지 회로의 수(k)는 게이트 라인(15)의 수(n)의 1/4이다. 즉, 도 4의 실시예에서 k=n/4이다.

그러나 각각의 스테이지 회로가 출력하는 게이트 신호의 수는 이에 한정되지 않는다. 즉, 본 명세서의 다른 실시예에서 각각의 스테이지 회로는 1개, 2개 또는 3개의 게이트 신호를 출력할 수도 있고, 5개 이상의 게이트 신호를 출력할 수도 있다. 각각의 스테이지 회로가 출력하는 게이트 신호의 수에 따라서 스테이지 회로의 수도 달라질 수 있다.

이하에서는 각각의 스테이지 회로가 4개의 게이트 신호(SCOUT) 및 1개의 캐리 신호(CS)를 출력하는 실시예가 기술되나, 본 명세서는 이러한 실시예에 한정되지 않는다.

제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))가 출력하는 게이트 신호(SCOUT)는 문턱 전압 센싱용 게이트 신호일 수도 있고, 영상 표시용 게이트 신호일 수도 있다. 또한 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k))가 출력하는 캐리 신호(CS)는 각각 다른 스테이지 회로에 공급될 수 있다. 본 명세서에서 임의의 스테이지 회로가 전단 스테이지 회로로부터 공급받는 캐리 신호는 전단 캐리 신호로 지칭되고, 후단 스테이지 회로로부터 공급받는 캐리 신호는 후단 캐리 신호로 지칭된다.

도 5는 게이트 신호의 폴링 타임을 나타낸다.

본 명세서의 일 실시예에 따른 스테이지 회로에서 출력되는 게이트 신호는 도 5에 도시된 바와 같은 전압 파형을 나타낼 수 있다. 본 명세서에서 게이트 신호의 폴링 타임은 게이트 신호의 전압값이 미리 정해진 제1 기준값에서 미리 정해진 제2 기준값에 도달하는데 소요되는 시간을 의미한다.

예를 들어 도 5에 도시된 게이트 신호의 폴링 타임은 게이트 신호의 전압값이 최대값(VM)의 90%인 전압값(VA)에서 최대값(VM)의 10%인 전압값(VB)에 도달하는데 소요되는 시간(TB-TA)으로 정의될 수 있다.

다만 게이트 신호의 폴링 타임을 측정하는데 사용되는 기준값(제1 기준값, 제2 기준값)은 실시예에 따라 달라질 수 있다. 예를 들어 본 명세서의 다른 실시예에서 제1 기준값은 게이트 신호의 전압값의 최대값(VM)으로 설정될 수도 있고, 제2 기준값은 게이트 신호의 전압값의 최소값(예컨대, 도 5에 도시된 게이트 신호의 0V)로 설정될 수도 있다. 실시예에 따라서 게이트 신호의 전압값의 최소값은 음수일 수도 있다.

따라서 각 게이트 신호의 전압값 또는 각 게이트 신호의 지속 시간이 달라지면 각 게이트 신호의 폴링 타임이 달라질 수 있다.

도 6은 서로 다른 폴링 타임을 갖는 2개의 게이트 신호 및 2개의 게이트 신호에 의해서 각 서브 픽셀에 충전되는 전압의 크기를 나타낸다.

도 6에는 서로 다른 2개의 게이트 라인에 입력되는 2개의 게이트 신호, 즉 제1 게이트 신호(SCOUT1) 및 제2 게이트 신호(SCOUT2)가 각각 도시되어 있다. 도시된 바와 같이 제1 게이트 신호(SCOUT1)의 폴링 타임과 제2 게이트 신호(SCOUT2)의 폴링 타임은 서로 다르다.

또한 도 6에는 서로 다른 2개의 게이트 라인에 속하는 서로 다른 서브 픽셀에 동일한 크기의 데이터 전압(Vdata)이 충전될 때, 각 서브 픽셀에 충전되는 전압, 즉 충전 전압(VC)의 파형이 도시된다.

도 6에서 f1은 제1 게이트 신호(SCOUT1)의 폴링 에지 시점을 나타내고 f2는 제2 게이트 신호(SCOUT2)의 폴링 에지 시점을 나타낸다. 제1 게이트 신호(SCOUT1)의 폴링 타임과 제2 게이트 신호(SCOUT2)의 폴링 타임이 서로 다르므로, 제1 게이트 신호(SCOUT1)의 폴링 에지 시점(f1)과 제2 게이트 신호(SCOUT2)의 폴링 에지 시점(f2)도 서로 다르게 나타난다.

한편, 각 서브 픽셀에 대한 데이터 전압(Vdata)의 충전은 게이트 신호의 폴링 에지 시점에서 종료된다. 따라서 제1 게이트 신호(SCOUT1)의 폴링 에지 시점(f1)과 제2 게이트 신호(SCOUT2)의 폴링 에지 시점(f2) 간의 차이는 제1 게이트 신호(SCOUT1)에 의한 데이터 전압(Vdata)의 충전 시간 및 제2 게이트 신호(SCOUT2)에 의한 데이터 전압(Vdata)의 충전 시간 간의 차이와 비례한다. 또한 제1 게이트 신호(SCOUT1)에 의한 데이터 전압(Vdata)의 충전 시간 및 제2 게이트 신호(SCOUT2)에 의한 데이터 전압(Vdata)의 충전 시간 간의 차이는 제1 게이트 신호(SCOUT1)에 의해서 서브 픽셀에 충전되는 전압의 크기와 제2 게이트 신호(SCOUT2에 의해서 서브 픽셀에 충전되는 전압의 크기 간의 차이와 비례한다.

도 6에 도시된 바와 같이, 제1 게이트 신호(SCOUT1)의 폴링 에지 시점(f1)과 제2 게이트 신호(SCOUT2)의 폴링 에지 시점(f2) 간의 차이로 인하여 제1 게이트 신호(SCOUT1)에 의한 데이터 전압(Vdata)의 충전 시간 및 제2 게이트 신호(SCOUT2)에 의한 데이터 전압(Vdata)의 충전 시간의 차이(DT)가 발생한다. 이러한 충전 시간의 차이(DT)로 인하여, 각 서브 픽셀에 충전되는 충전 전압량의 차이(DA)가 발생한다.

결국 서로 다른 게이트 라인과 연결되는 2개의 서브 픽셀에 동일한 데이터 전압(Vdata)이 충전될 때, 각 게이트 라인에 공급되는 게이트 신호들 간의 출력 편차가 발생하면 각 서브 픽셀에 충전되는 충전 전압량의 차이(DA)가 발생한다. 각 서브 픽셀의 충전 전압량의 차이(DA)로 인하여, 표시 장치를 통해서 영상이 표시될 때 각 라인 별로 표시되는 영상의 색상이나 밝기 차이가 사용자에게 라인 결함으로 인지될 수 있다.

따라서 각 게이트 라인에 공급되는 게이트 신호의 출력 편차가 작을수록 표시 장치의 영상 표시 품질이 향상된다. 여기서 각 게이트 신호의 출력 편차는 각 게이트 신호의 전압 크기, 지속 시간 또는 폴링 타임에 따라 달라질 수 있다.

이하에서는 각 게이트 라인에 공급되는 게이트 신호의 출력 편차를 줄일 수 있는 스테이지 회로의 실시예들이 기술된다.

도 7은 본 명세서의 일 실시예에 따른 스테이지 회로의 회로도이다.

도 7에 도시된 스테이지 회로는 도 4에 도시된 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)) 중 임의의 스테이지 회로이다.

도 7을 참조하면, 본 명세서의 일 실시예에 따른 스테이지 회로는 M 노드, Q 노드, QB 노드를 포함한다. 또한 본 명세서의 일 실시예에 따른 스테이지 회로는 라인 선택부(502), Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 게이트 신호 출력부(514)를 포함한다.

라인 선택부(502)는 라인 센싱 준비 신호(LSP)의 입력에 응답하여 전단 캐리 신호(C(k-2))를 기초로 M 노드를 충전한다. 또한 라인 선택부(502)는 리셋 신호(RESET)의 입력에 응답하여 M 노드의 충전 전압을 기초로 Q 노드를 제1 고전위 전압(GVDD1) 레벨로 충전한다. 또한 라인 선택부(502)는 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋시킨다.

라인 선택부(502)는 제1 내지 제7 트랜지스터(T11 내지 T17) 및 프리차징 커패시터(CA)를 포함한다.

제1 트랜지스터(T11) 및 제2 트랜지스터(T12)는 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 M 노드 사이에 연결된다. 또한 제1 트랜지스터(T11) 및 제2 트랜지스터(T12)는 서로 직렬로 연결된다.

제1 트랜지스터(T11)는 라인 센싱 준비 신호(LSP)의 입력에 응답하여 전단 캐리 신호(C(k-2))를 제1 연결 노드(NC1)로 출력한다. 제2 트랜지스터(T12)는 라인 센싱 준비 신호(LSP)의 입력에 응답하여 제1 연결 노드(NC1)를 M 노드에 전기적으로 연결한다. 예컨대 하이 전압의 라인 센싱 준비 신호(LSP)가 제1 트랜지스터(T11) 및 제2 트랜지스터(T12)에 입력되면 제1 트랜지스터(T11) 및 제2 트랜지스터(T12)는 동시에 턴 온되어 M 노드가 제1 고전위 전압(GVDD1) 레벨로 충전된다.

제3 트랜지스터(T13)는 M 노드의 전압 레벨이 하이 레벨일 때 턴 온되어 제1 고전위 전압(GVDD1)을 제1 연결 노드(NC1)에 공급한다. 제1 연결 노드(NC1)에 제1 고전위 전압(GVDD1)이 공급되면 제1 트랜지스터(T11)의 게이트 전압과 제1 연결 노드(NC1) 간의 전압 차가 증가한다. 따라서 제1 트랜지스터(T11)의 게이트에 로우 레벨의 라인 센싱 준비 신호(LSP)가 입력되어 제1 트랜지스터(T11)가 턴 오프될 때, 제1 트랜지스터(T11)의 게이트 전압과 제1 연결 노드(NC1) 간의 전압 차로 인하여 제1 트랜지스터(T11)가 완전히 턴 오프 상태로 유지될 수 있다. 이에 따라서 제1 트랜지스터(T11)의 전류 누설 및 그에 따른 M 노드의 전압 강하가 방지되어 M 노드의 전압이 안정적으로 유지될 수 있다.

프리차징 커패시터(CA)는 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 M 노드 사이에 연결되어 제1 고전위 전압(GVDD1)과 M 노드에 충전된 전압의 차 전압을 저장한다. 제1 트랜지스터(T11), 제2 트랜지스터(T12), 제3 트랜지스터(T13)가 턴 온되면 프리차징 커패시터(CA)는 전단 캐리 신호(C(k-2))의 하이 전압을 저장한다. 제1 트랜지스터(T11), 제2 트랜지스터(T12), 제3 트랜지스터(T13)가 턴 오프되면 프리차징 커패시터(CA)는 저장된 전압으로 M 노드의 전압을 일정 시간동안 유지시킨다.

제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 Q 노드 사이에 연결된다. 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 서로 직렬로 연결된다.

제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 M 노드의 전압과 리셋 신호(RESET)의 입력에 응답하여 Q 노드를 제1 고전위 전압(GVDD1)으로 충전한다. 제4 트랜지스터(T4)는 M 노드의 전압이 하이 레벨일 때 턴 온되어 제1 고전위 전압(GVDD1)을 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)의 공유 노드에 전달한다. 제5 트랜지스터(T5)는 하이 레벨의 리셋 신호(RESET)에 의해서 턴 온되어 공유 노드의 전압을 Q 노드에 공급한다. 따라서 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)가 동시에 턴 온되면 Q 노드는 제1 고전위 전압(GVDD1)으로 충전된다.

제6 트랜지스터(T16) 및 제7 트랜지스터(T17)는 Q 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다. 제6 트랜지스터(T16) 및 제7 트랜지스터(T17)는 서로 직렬로 연결된다.

제6 트랜지스터(T16) 및 제7 트랜지스터(T17)는 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제3 저전위 전압(GVSS3)으로 방전시킨다. Q 노드가 제3 저전위 전압(GVSS3)으로 방전되는 것은 Q 노드가 리셋되는 것으로도 표현될 수 있다. 제7 트랜지스터(T17)는 하이 레벨의 패널 온 신호(POS)의 입력에 의해서 턴 온되어 QH 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제6 트랜지스터(T16)는 하이 레벨의 패널 온 신호(POS)의 입력에 따라서 턴 온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제6 트랜지스터(T16) 및 제7 트랜지스터(T17)가 동시에 턴 온되면 Q 노드는 제3 저전위 전압(GVSS3)으로 방전 또는 리셋된다.

Q 노드 제어부(504)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 Q 노드를 제1 고전위 전압(GVDD1) 레벨로 충전하고, 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다..

Q 노드 제어부(504)는 제1 내지 제8 트랜지스터(T21 내지 T28)를 포함한다.

제1 트랜지스터(T21) 및 제2 트랜지스터(T22)는 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 Q 노드 사이에 연결된다. 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)는 서로 직렬로 연결된다.

제1 트랜지스터(T21) 및 제2 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 Q 노드를 제1 고전위 전압(GVDD1) 레벨로 충전한다. 제1 트랜지스터(T21)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴 온되어 제2 연결 노드(NC2)에 제1 고전위 전압(GVDD1)을 공급한다. 제2 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴 온되어 제2 연결 노드(NC2)와 Q 노드를 전기적으로 연결한다. 따라서 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)가 동시에 턴 온되면 제1 고전위 전압(GVDD1)이 Q 노드에 공급된다.

제5 트랜지스터(T25) 및 제6 트랜지스터(T26)는 제3 고전위 전압(GVDD3)을 전달하는 제3 고전위 전압 라인과 연결된다. 제5 트랜지스터(T25) 및 제6 트랜지스터(T26)는 제3 고전위 전압(GVDD3)에 응답하여 제2 연결 노드(NC2)에 제3 고전위 전압(GVDD3)을 공급한다.

제5 트랜지스터(T25) 및 제6 트랜지스터(T26)는 제3 고전위 전압(GVDD3)에 의해서 동시에 턴 온되어 제2 연결 노드(NC2)에 제3 고전위 전압(GVDD3)을 상시적으로 공급함으로써 제1 트랜지스터(T21)의 게이트 전압과 제2 연결 노드(NC2) 간의 전압 차를 증가시킨다. 따라서 제1 트랜지스터(T21)의 게이트에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제1 트랜지스터(T21)가 턴 오프될 때, 제1 트랜지스터(T21)의 게이트 전압과 제2 연결 노드(NC2) 간의 전압 차로 인하여 제1 트랜지스터(T21)가 완전히 턴 오프 상태로 유지될 수 있다. 이에 따라서 제1 트랜지스터(T21)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.

예를 들어 제1 트랜지스터(T21)의 문턱 전압이 부극성(-)일 때, 제1 트랜지스터(T21)의 게이트-소스 전압(Vgs)은 드레인 전극에 공급되는 제3 고전위 전압(GVDD3)에 의해서 부극성(-)으로 유지된다. 따라서 제1 트랜지스터(T21)의 게이트에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제1 트랜지스터(T21)가 턴 오프될 때, 제1 트랜지스터(T21)가 완전히 턴 오프 상태로 유지되어 누설 전류의 발생이 방지된다.

본 명세서의 일 실시예에서, 제3 고전위 전압(GVDD3)은 제1 고전위 전압(GVDD1)보다 낮은 전압 레벨로 설정된다.

제3 트랜지스터(T23) 및 제4 트랜지스터(T24)는 Q 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다. 제3 트랜지스터(T23) 및 제4 트랜지스터(T24)는 서로 직렬로 연결된다.

제3 트랜지스터(T23) 및 제4 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드 및 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제4 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 따라서 턴 온되어 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제3 트랜지스터(T23)는 후단 캐리 신호(C(k+2))의의 입력에 따라서 턴 온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제3 트랜지스터(T23) 및 제4 트랜지스터(T24)가 동시에 턴 온되면 Q 노드 및 QH 노드가 각각 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋된다.

제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 Q 노드 사이, 그리고 제1 고전위 전압(GVDD1)을 전달하는 제1 고전위 전압 라인과 QH 노드 사이에 연결된다. 제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 서로 직렬로 연결된다.

제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 Q 노드의 전압에 응답하여 제1 고전위 전압(GVDD1)을 QH 노드에 공급한다. 제7 트랜지스터(T27)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 제1 고전위 전압(GVDD1)을 제7 트랜지스터(T27) 및 제8 트랜지스터(T28)의 공유 노드에 공급한다. 제8 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 공유 노드와 QH 노드를 전기적으로 연결한다. 따라서 제7 트랜지스터(T27) 및 제8 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 동시에 턴 온되어 제1 고전위 전압(GVDD1)을 QH 노드에 공급한다.

QH 노드에 제1 고전위 전압(GVDD1)이 공급되면 제3 트랜지스터(T23)의 게이트와 QH 노드 간의 전압 차가 증가한다. 따라서 제3 트랜지스터(T23)의 게이트에 로우 레벨의 후단 캐리 신호(C(k+2))가 입력되어 제3 트랜지스터(T23)가 턴 오프될 때, 제3 트랜지스터(T23)의 게이트 전압과 QH 노드 간의 전압 차로 인하여 제3 트랜지스터(T23)가 완전히 턴 오프 상태로 유지될 수 있다. 이에 따라서 제3 트랜지스터(T23)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.

Q 노드 및 QH 노드 안정화부(506)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다..

Q 노드 및 QH 노드 안정화부(506)는 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)를 포함한다. 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)는 Q 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다. 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)는 서로 직렬로 연결된다.

제1 트랜지스터(T31) 및 제2 트랜지스터(T32)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제2 트랜지스터(T32)는 QB 노드의 전압이 하이 레벨일 때 턴 온되어 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)의 공유 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제1 트랜지스터(T31)는 QB 노드의 전압이 하이 레벨일 때 턴 온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)가 QB 노드의 전압에 응답하여 동시에 턴 온되면 Q 노드 및 QH 노드는 각각 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋된다.

인버터부(508)는 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경한다.

인버터부(508)는 제1 내지 제5 트랜지스터(T1 내지 T45)를 포함한다.

제2 트랜지스터(T42) 및 제3 트랜지스터(T43)는 제2 고전위 전압(GVDD2)을 전달하는 제2 고전위 전압 라인과 제3 연결 노드(NC3) 사이에 연결된다. 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)는 서로 직렬로 연결된다.

제2 트랜지스터(T42) 및 제3 트랜지스터(T43)는 제2 고전위 전압(GVDD2)에 응답하여 제3 연결 노드(NC3)에 제2 고전위 전압(GVDD2)을 공급한다. 제2 트랜지스터(T42)는 제2 고전위 전압(GVDD2)에 의해서 턴 온되어 제2 고전위 전압(GVDD2)을 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)의 공유 노드에 공급한다. 제3 트랜지스터(T43)는 제2 고전위 전압(GVDD2)에 의해서 턴 온되어 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)의 공유 노드와 제3 연결 노드(NC3)을 전기적으로 연결한다. 따라서 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)가 제2 고전위 전압(GVDD2)에 의해서 동시에 턴 온되면 제3 연결 노드(NC3)가 제2 고전위 전압(GVDD2) 레벨로 충전된다.

제4 트랜지스터(T44)는 제3 연결 노드(NC3)와 제2 저전위 전압(GVSS2)을 전달하는 제2 저전위 전압 라인 사이에 연결된다.

제4 트랜지스터(T44)는 Q 노드의 전압에 응답하여 제2 저전위 전압(GVSS2)을 제3 연결 노드(NC3)에 공급한다. 제4 트랜지스터(T44)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 제3 연결 노드(NC3)를 제2 저전위 전압(GVSS2)으로 방전 또는 리셋시킨다.

제1 트랜지스터(T41)는 제2 고전위 전압(GVDD2)을 전달하는 제2 고전위 전압 라인과 QB 노드 사이에 연결된다.

제1 트랜지스터(T41)는 제3 연결 노드(NC3)의 전압에 응답하여 QB 노드에 제2 고전위 전압(GVDD2)을 공급한다. 제1 트랜지스터(T41)는 제3 연결 노드(NC3)의 전압이 하이 레벨일 때 턴 온되어 QB 노드를 제2 고전위 전압(GVDD2) 레벨로 충전한다.

제5 트랜지스터(T45)는 QB 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다.

제5 트랜지스터(T45)는 Q 노드의 전압에 응답하여 QB 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제5 트랜지스터(T45)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 QB 노드를 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋시킨다.

QB 노드 안정화부(510)는 후단 캐리 신호(C(k-2))의 입력, 리셋 신호의 입력 및 M 노드의 충전 전압에 응답하여 QB 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다..

QB 노드 안정화부(510)는 제1 내지 제3 트랜지스터(T51 내지 T53)를 포함한다.

제1 트랜지스터(T51)는 QB 노드와 제3 저전위 전압(GVSS3)을 전달하는 제2 저전위 전압 라인 사이에 연결된다.

제1 트랜지스터(T51)는 후단 캐리 신호(C(k-2))의 입력에 응답하여 QB 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제5 트랜지스터(T45)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 QB 노드를 제3 저전위 전압(GVSS3) 레벨로 방전 또는 리셋시킨다.

제2 트랜지스터(T52) 및 제3 트랜지스터(T53)는 QB 노드와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다. 제2 트랜지스터(T52) 및 제3 트랜지스터(T53)는 서로 직렬로 연결된다.

제2 트랜지스터(T52) 및 제3 트랜지스터(T53)는 리셋 신호의 입력 및 M 노드의 충전 전압에 응답하여 QB 노드를 제3 저전위 전압(GVSS3) 레벨로 방전시킨다. 제3 트랜지스터(T53)는 M 노드의 전압이 하이 레벨일 때 턴 온되어 제2 트랜지스터(T52) 및 제3 트랜지스터(T53)의 공유 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제2 트랜지스터(T52)는 리셋 신호(RESET)의 입력에 의해서 턴 온되어 제2 트랜지스터(T52) 및 제3 트랜지스터(T53)의 공유 노드와 QB 노드를 전기적으로 연결한다. 따라서 M 노드의 전압이 하이 레벨인 상태에서 리셋 신호(RESET)가 입력되면 제2 트랜지스터(T52) 및 제3 트랜지스터(T53)가 동시에 턴 온되어 QB 노드가 제3 저전위 전압(GVSS2) 레벨로 방전 또는 리셋된다.

캐리 신호 출력부(512)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 캐리 클럭 신호(CRCLK(k))의 전압 레벨 또는 제3 저전위 전압(GVSS3) 레벨을 기초로 캐리 신호(C(k))를 출력한다.

캐리 신호 출력부(512)는 제1 트랜지스터(T81), 제2 트랜지스터(T82), 부스팅 커패시터(CC)를 포함한다.

제1 트랜지스터(T81)는 캐리 클럭 신호(CRCLK(k))를 전달하는 클럭 신호 라인과 제1 출력 노드(NO1) 사이에 연결된다. 제1 트랜지스터(T81)의 게이트와 소스 사이에는 부스팅 커패시터(CC)가 연결된다.

제1 트랜지스터(T81)는 Q 노드의 전압에 응답하여 캐리 클럭 신호(CRCLK(k))를 기초로 제1 출력 노드(NO1)를 통해 하이 전압의 캐리 신호(C(k))를 출력한다. 제1 트랜지스터(T81)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 하이 전압의 캐리 클럭 신호(CRCLK(k))를 제1 출력 노드(NO1)로 공급한다. 이에 따라서 하이 전압의 캐리 신호(C(k))가 출력된다.

캐리 신호(C(k))가 출력될 때, 부스팅 커패시터(CC)는 하이 전압 레벨의 캐리 클럭 신호(CRCLK(k))에 동기하여 Q 노드의 전압을 제1 고전위 전압(GVDD1) 레벨보다 높은 부스팅 전압 레벨까지 부트 스트랩(Bootstrap)시킨다. Q 노드의 전압이 부트스트래핑되면 하이 전압 레벨의 캐리 클럭 신호(CRCLK(k))가 빠르게 그리고 왜곡없이 캐리 신호(C(k))로 출력될 수 있다.

제2 트랜지스터(T82)는 제1 출력 노드(NO1)와 제3 저전위 전압(GVSS3)을 전달하는 제3 저전위 전압 라인 사이에 연결된다.

제2 트랜지스터(T82)는 QB 노드의 전압에 응답하여 제3 저전위 전압(GVSS3)을 기초로 제1 출력 노드(NO1)를 통해 로우 전압의 캐리 신호(C(k))를 출력한다. 제2 트랜지스터(T82)는 QB 노드의 전압이 하이 레벨일 때 턴 온되어 제3 저전위 전압(GVSS3)을 제1 출력 노드(NO1)로 공급한다. 이에 따라서 로우 전압의 캐리 신호(C(k))가 출력된다.

게이트 신호 출력부(514)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 다수의 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))의 전압 레벨 또는 제1 저전위 전압(GVSS1) 레벨을 기초로 다수의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))를 출력한다. (i는 양의 정수)

게이트 신호 출력부(514)는 제1 내지 제8 트랜지스터(T71 내지 T78), 부스팅 커패시터(CS1, CS2, CS3, CS4)를 포함한다.

제1 트랜지스터(T71), 제3 트랜지스터(T73), 제5 트랜지스터(T75), 제7 트랜지스터(T77)는 각각 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))를 전달하는 클럭 신호 라인과 QB 노드 사이에 연결된다. 제1 트랜지스터(T71), 제3 트랜지스터(T73), 제5 트랜지스터(T75), 제7 트랜지스터(T77)의 게이트와 소스 사이에는 각각 부스팅 커패시터(CS1, CS2, CS3, CS4)가 연결된다.

제1 트랜지스터(T71), 제3 트랜지스터(T73), 제5 트랜지스터(T75), 제7 트랜지스터(T77)는 각각 Q 노드의 전압에 응답하여 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))를 기초로 제2 출력 노드(NO2), 제3 출력 노드(NO3), 제4 출력 노드(NO4), 제5 출력 노드(NO5)를 통해 하이 전압의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))를 출력한다. 제1 트랜지스터(T71), 제3 트랜지스터(T73), 제5 트랜지스터(T75), 제7 트랜지스터(T77)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 하이 전압의 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))를 제2 출력 노드(NO2), 제3 출력 노드(NO3), 제4 출력 노드(NO4), 제5 출력 노드(NO5)로 각각 공급한다. 이에 따라서 하이 전압의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))가 각각 출력된다.

게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))가 출력될 때, 부스팅 커패시터(CS1, CS2, CS3, CS4)는 하이 전압 레벨의 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))에 동기하여 Q 노드의 전압을 제1 고전위 전압(GVDD1) 레벨보다 높은 부스팅 전압 레벨까지 부트스트랩 또는 증가시킨다. Q 노드의 전압이 부트스트래핑되면 하이 전압 레벨의 스캔 클럭 신호(SCCLK(i), SCCLK(i+1), SCCLK(i+2), SCCLK(i+3))가 빠르게 그리고 왜곡없이 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))로 출력될 수 있다.

제2 트랜지스터(T72), 제4 트랜지스터(T74), 제6 트랜지스터(T76), 제8 트랜지스터(T78)는 QB 노드의 전압에 응답하여 제1 저전위 전압(GVSS1)을 기초로 제2 출력 노드(NO2), 제3 출력 노드(NO3), 제4 출력 노드(NO4), 제5 출력 노드(NO5)를 통해서 로우 전압의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))를 각각 출력한다. 제2 트랜지스터(T72), 제4 트랜지스터(T74), 제6 트랜지스터(T76), 제8 트랜지스터(T78)는 QB 노드의 전압이 하이 레벨일 때 턴 온되어 제1 저전위 전압(GVSS1)을 제2 출력 노드(NO2), 제3 출력 노드(NO3), 제4 출력 노드(NO4), 제5 출력 노드(NO5)로 각각 공급한다. 이에 따라서 로우 전압의 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))가 출력된다.

도 7에 도시된 실시예에서, 각각의 스테이지 회로에는 서로 다른 레벨로 설정되는 3개의 고전위 전압(GVDD1, GVDD2, GVDD3) 및 서로 다른 레벨로 설정되는 3개의 저전위 전압(GVSS1, GVSS2, GVSS3)이 공급된다. 예를 들어 제1 고전위 전압(GVDD1)은 20V, 제2 고전위 전압(GVDD2)은 16V, 제3 고전위 전압(GVDD3)은 14V로 설정될 수 있고, 제1 저전위 전압(GVSS1)은 -6V, 제2 저전위 전압(GVSS2)은 -10V, 제3 저전위 전압(GVSS3)은 -12V로 설정될 수 있다. 이러한 수치는 단지 하나의 예시일 뿐이며 고전위 전압 및 저전위 전압의 레벨은 실시예에 따라 다르게 설정될 수 있다.

도 8은 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.

구간(P1~P2)에서 하이 레벨의 전단 캐리 신호(C(k-2))가 입력되면 Q 노드 제어부(504)의 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)가 턴 온된다. 이에 따라서 Q 노드가 제1 고전위 전압(GVDD1) 레벨로 충전된다. 또한 하이 레벨의 전단 캐리 신호(C(k-2))에 의해서 QB 노드 안정화부(510)의 제1 트랜지스터(T51)가 턴 온되어 QB 노드는 제3 저전위 전압(GVSS3) 레벨로 방전된다.

구간(P2~P3)에서 하이 레벨의 스캔 클럭 신호(SCCLK(i))가 입력되면 부스팅 커패시터(CS1)에 의해서 Q 노드의 전압이 제1 고전위 전압(GVDD1) 보다 높은 제1 부스팅 전압(BL1) 레벨로 부트스트래핑된다. 이에 따라서 구간(P2~P3)에서 제2 출력 노드(NO2)로부터 게이트 신호(SCOUT(i))가 출력된다.

구간(P3~P4)에서 하이 레벨의 스캔 클럭 신호(SCCLK(i))와 함께 하이 레벨의 스캔 클럭 신호(SCCLK(i+1))가 입력되면 부스팅 커패시터(CS1, CS2)에 의해서 Q 노드의 전압은 제1 부스팅 전압(BL1) 보다 높은 제2 부스팅 전압(BL2) 레벨로 부트스트래핑된다. 이에 따라서 구간(P3~P4)에서 제3 출력 노드(NO3)로부터 게이트 신호(SCOUT(i+1))가 출력된다.

구간(P4~P5)에서 하이 레벨의 스캔 클럭 신호(SCCLK(i+1))와 함께 하이 레벨의 스캔 클럭 신호(SCCLK(i+2))가 입력되면 부스팅 커패시터(CS2, CS3)에 의해서 Q 노드의 전압은 제1 부스팅 전압(BL1) 보다 높은 제2 부스팅 전압(BL2) 레벨로 부트스트래핑된다. 이에 따라서 구간(P4~P5)에서 제4 출력 노드(NO4)로부터 게이트 신호(SCOUT(i+2))가 출력된다.

구간(P5~P6)에서 하이 레벨의 스캔 클럭 신호(SCCLK(i+2))와 함께 하이 레벨의 스캔 클럭 신호(SCCLK(i+3))가 입력되면 부스팅 커패시터(CS3, CS4)에 의해서 Q 노드의 전압은 제1 부스팅 전압(BL1) 보다 높은 제2 부스팅 전압(BL2) 레벨로 부트스트래핑된다. 이에 따라서 구간(P5~P6)에서 제5 출력 노드(NO5)로부터 게이트 신호(SCOUT(i+3))가 출력된다.

구간(P6~P7)에서는 하이 레벨의 스캔 클럭 신호(SCCLK(i+3))만이 입력되므로 부스팅 커패시터(CS4)에 의해서 Q 노드의 전압은 제1 부스팅 전압(BL1) 레벨로 부트스트래핑된다.

또한 구간(P5~P7)에서 하이 레벨의 캐리 클럭 신호(CRCLK(k))가 입력되면 Q 노드에 충전된 전압에 의해서 턴 온되는 제1 트랜지스터(T81)에 의해서 제1 출력 노드(NO1)로부터 캐리 신호(C(k))가 출력된다.

구간(P7~P8)에서 스캔 클럭 신호가 입력되지 않으므로 Q 노드의 전압은 다시 제1 고전위 전압(GVDD1) 레벨로 충전된다. 또한 구간(P7~P8)에서 하이 레벨의 후단 캐리 신호(C(k+2))가 입력되면 Q 노드 제어부(504)의 제3 트랜지스터(T23) 및 제4 트랜지스터(T24)가 턴 온된다. 이에 따라서 시점(P8)에서 Q 노드가 제3 저전위 전압(GVSS3) 레벨로 방전된다. Q 노드가 제3 저전위 전압(GVSS3) 레벨로 방전되면 인버터부(508)에 포함되는 제4 트랜지스터(T44)가 턴 오프되고, 제1 트랜지스터(T41)의 게이트에 제2 고전위 전압(GVDD2)이 입력되어 제1 트랜지스터(T41)가 턴 온된다. 제1 트랜지스터(T41)가 턴 온되면 QB 노드는 제2 고전위 전압(GVDD2) 레벨로 충전된다.

도 9는 도 7의 스테이지 회로로부터 게이트 신호가 출력될 때 Q 노드의 전압 변화 및 게이트 신호들의 파형을 나타낸다.

도 9에는 도 8에 도시된 신호들의 파형들 중 Q 노드의 전압 파형(900), 게이트 신호(SCOUT(i))의 전압 파형(901), 게이트 신호(SCOUT(i+1))의 전압 파형(902), 게이트 신호(SCOUT(i+2))의 전압 파형(903), 게이트 신호(SCOUT(i+3))의 전압 파형(904)이 각각 도시되어 있다.

도시된 바와 같이, 게이트 신호(SCOUT(i))가 출력될 때 Q 노드의 전압은 제1 부스팅 전압(BL1) 레벨로 부트스트래핑된다. 또한 게이트 신호(SCOUT(i)) 및 게이트 신호(SCOUT(i+1))가 중첩되는 구간, 게이트 신호(SCOUT(i+1)) 및 게이트 신호(SCOUT(i+2))가 중첩되는 구간, 게이트 신호(SCOUT(i+2)) 및 게이트 신호(SCOUT(i+3))가 중첩되는 구간에서 Q 노드의 전압은 각각 제2 부스팅 전압(BL2) 레벨로 부트스트래핑된다. 그리고 게이트 신호(SCOUT(i+3))만이 출력되는 구간에서 Q 노드의 전압은 다시 제1 부스팅 전압(BL1) 레벨로 낮아진다.

이에 따라서 게이트 신호(SCOUT(i+2))의 전압값이 최대인 시점(TF3)에서 Q 노드의 전압값과 게이트 신호(SCOUT(i+3))의 전압값이 최대인 시점(TF4)에서 Q 노드의 전압값 간의 차이(VD1)가 발생한다. 두 시점(TF3, TF4)에서 Q 노드의 전압값 차이(VD1)로 인해서, 게이트 신호(SCOUT(i+3))의 폴링 타임이 나머지 게이트 신호들의 폴링 타임보다 길어지는 현상이 발생한다.

도 7에 도시된 스테이지 회로를 실제로 구동시켜 측정된 각 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))의 예시적인 폴링 타임은 아래와 같다.

SCOUT(i): 0.359㎲

SCOUT(i+1): 0.368㎲

SCOUT(i+2): 0.394㎲

SCOUT(i+3): 0.457㎲

전술한 바와 같이, 게이트 신호(SCOUT(i+3))의 폴링 타임은 나머지 게이트 신호들(SCOUT(i), SCOUT(i+1), SCOUT(i+2))에 비해 길다. 여기서 폴링 타임의 최소값(0.359)과 최대값(0.457) 간의 편차는 0.098이다.

이처럼 하나의 스테이지 회로에서 출력되는 j개(예컨대, 4개)의 게이트 신호들 간의 출력 편차가 발생하면 각 게이트 신호를 공급받는 서브 픽셀들에 충전되는 데이터 전압의 크기에 편차가 발생하므로, 표시 장치의 영상 표시 품질이 저하된다. (j는 양의 정수)

이하에서는 하나의 스테이지 회로에서 출력되는 다수의 게이트 신호들 간의 출력 편차를 감소시키기 위한 다른 스테이지 회로의 실시예들이 기술된다.

도 10은 본 명세서의 다른 실시예에 따른 스테이지 회로의 회로도이다.

도 10에 도시된 스테이지 회로는 도 4에 도시된 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)) 중 임의의 스테이지 회로이다.

도 10을 참조하면, 본 명세서의 다른 실시예에 따른 스테이지 회로는 M 노드, Q 노드, QB 노드를 포함한다. 또한 본 명세서의 다른 실시예에 따른 스테이지 회로는 라인 선택부(502), Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 게이트 신호 출력부(514)를 포함한다.

도 10에 도시된 라인 선택부(502), Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 게이트 신호 출력부(514)의 회로 구성, 기능 및 구동 방법은 도 7에 도시된 스테이지 회로의 라인 선택부(502), Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 게이트 신호 출력부(514)의 회로 구성, 기능 및 구동 방법과 동일하다.

다만, 도 10에 도시된 스테이지 회로는 게이트 신호가 출력될 때 Q 노드의 전압을 부트스트래핑시키는 Q 노드 부트스트래핑부(516)를 더 포함한다.

Q 노드 부트스트래핑부(516)는 제1 트랜지스터(T91), 제2 트랜지스터(T92), 부스팅 커패시터(CB)를 포함한다.

제1 트랜지스터(T91)는 부스팅 클럭 신호(BCLK(k))를 전달하는 클럭 신호 라인과 제4 연결 노드(NC4) 사이에 연결된다. 제1 트랜지스터(T91)의 게이트와 소스 사이에는 부스팅 커패시터(CB)가 연결된다.

제1 트랜지스터(T81)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 하이 전압의 부스팅 클럭 신호(BCLK(k))를 제4 연결 노드(NC4)로 공급한다.

본 명세서의 일 실시예에서, 스캔 클럭 신호들(SCCLK(i), SCCLK(i+1). SCCLK(i+2), SCCLK(i+3)) 중 적어도 하나가 하이 전압 레벨로 유지되는 동안 부스팅 클럭 신호(BCLK(k))는 하이 전압 레벨로 유지된다. 다시 말해서 부스팅 클럭 신호(BCLK(k))는 스캔 클럭 신호(SCCLK(i))가 하이 전압 레벨로 공급되는 시점부터 스캔 클럭 신호(SCCLK(i+3))가 하이 전압 레벨로 공급되는 시점까지 하이 전압 레벨로 유지된다.

부스팅 클럭 신호(BCLK(k))가 제4 연결 노드(NC4)로 공급되는 동안 부스팅 커패시터(CB)는 하이 전압 레벨의 부스팅 클럭 신호(BCLK(k))에 동기하여 Q 노드의 전압을 부트스트랩시킨다. 이에 따라서 Q 노드의 전압은 제1 부스트 전압(BL1) 또는 제2 부스트 전압(BL2)보다 큰 제3 부스트 전압(BL3) 또는 제4 부스트 전압(BL4) 레벨로 부트스트래핑된다.

제2 트랜지스터(T92)는 QB 노드의 전압이 하이 전압 레벨일 때 턴 온되어 제4 연결 노드(NC4)에 제3 저전위 전압(GVSS3)을 공급한다.

도 11은 도 10의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.

도 11에 도시된 신호들의 파형들 중 전단 캐리 신호(C(k-2)), 캐리 클럭 신호(C(k)), 스캔 클럭 신호들(SCCLK(i), SCCLK(i+1). SCCLK(i+2), SCCLK(i+3)), 후단 캐리 신호(C(k+2)), QB 노드 전압, 게이트 신호들(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))의 파형은 도 8에 도시된 신호들의 파형과 동일하다.

다만 도 11에는 부스팅 클럭 신호(BCLK(k))의 신호 파형이 추가되며, 부스팅 클럭 신호(BCLK(k))의 입력에 의해서 Q 노드의 전압이 도 8에 도시된 Q 노드의 전압과 달라진다.

도 11을 참조하면, 부스팅 클럭 신호(BCLK(k))는 구간(P2~P7)에서 하이 전압 레벨로 유지된다. 구간(P2~P7)에서는 스캔 클럭 신호들(SCCLK(i), SCCLK(i+1). SCCLK(i+2), SCCLK(i+3))이 각각 하이 레벨로 유지된다. 따라서 부스팅 클럭 신호(BCLK(k))가 하이 전압 레벨로 유지되는 동안 Q 노드의 전압은 제1 부스트 전압(BL1) 또는 제2 부스트 전압(BL2)보다 큰 제3 부스트 전압(BL3) 또는 제4 부스트 전압(BL4) 레벨로 부트스트래핑된다.

예컨대 도 8의 구간(P2~P3)에서 Q 노드의 전압은 부스팅 커패시터(CS1)에 의해서 부트스트래핑되어 제1 부스트 전압(BL1) 레벨로 상승한다. 그러나 도 11의 구간(P2~P3)에서 Q 노드의 전압은 부스팅 커패시터(CS1) 및 부스팅 커패시터(CB)에 의해서 부트스트래핑되므로 제1 부스트 전압(BL1) 및 제2 부스트 전압(BL2) 보다 높은 제3 부스트 전압(BL3) 레벨로 부스트래핑된다.

마찬가지로 도 11의 구간(P3~P6)에서 Q 노드의 전압은 부스팅 커패시터(CS2, CS3, CS4) 및 부스팅 커패시터(CB)에 의해서 부트스트래핑되므로 제2 부스트 전압(BL2) 보다 높은 제4 부스트 전압(BL4) 레벨로 부스트래핑된다.

또한 도 10의 구간(P6~P7)에서 Q 노드의 전압은 부스팅 커패시터(CS4) 및 부스팅 커패시터(CB)에 의해서 부트스트래핑되므로 제3 부스트 전압(BL3)과 제4 부스트 전압(BL4) 사이의 전압(제7 부스트 전압(BL7)) 레벨로 부스트래핑된다. (BL1<BL2<BL3<BL7<BL4)

도 12는 도 10의 스테이지 회로로부터 게이트 신호가 출력될 때 Q 노드의 전압 변화 및 게이트 신호들의 파형을 나타낸다.

도 12에는 도 11에 도시된 신호들의 파형들 중 Q 노드의 전압 파형(1200), 게이트 신호(SCOUT(i))의 전압 파형(1201), 게이트 신호(SCOUT(i+1))의 전압 파형(1202), 게이트 신호(SCOUT(i+2))의 전압 파형(1203), 게이트 신호(SCOUT(i+3))의 전압 파형(1204)이 각각 도시되어 있다.

도시된 바와 같이, 게이트 신호(SCOUT(i))가 출력될 때 Q 노드의 전압은 제1 부스팅 전압(BL1) 보다 높은 제3 부스팅 전압(BL3) 레벨로 부트스트래핑된다. 또한 게이트 신호(SCOUT(i)) 및 게이트 신호(SCOUT(i+1))가 중첩되는 구간, 게이트 신호(SCOUT(i+1)) 및 게이트 신호(SCOUT(i+2))가 중첩되는 구간, 게이트 신호(SCOUT(i+2)) 및 게이트 신호(SCOUT(i+3))가 중첩되는 구간에서 Q 노드의 전압은 각각 제2 부스팅 전압(BL2) 보다 높은 제4 부스팅 전압(BL4) 레벨로 부트스트래핑된다. 그리고 게이트 신호(SCOUT(i+3))만이 출력되는 구간에서 Q 노드의 전압은 제3 부스팅 전압(BL3)과 제4 부스팅 전압(BL4) 사이의 전압 레벨, 즉 제7 부스팅 전압(BL7) 레벨로 유지된다.

이에 따라서 게이트 신호(SCOUT(i+2))의 전압값이 최대인 시점(TF3)에서 Q 노드의 전압값과 게이트 신호(SCOUT(i+3))의 전압값이 최대인 시점(TF4)에서 Q 노드의 전압값 간의 차이(VD2)가 발생한다. 두 시점(TF3, TF4)에서 Q 노드의 전압값 차이(VD2)는 도 9에 도시된 전압값의 차이(VD1)보다 작다. 이로 인해서 도 10에 도시된 스테이지 회로에서 출력되는 게이트 신호(SCOUT(i+3))의 폴링 타임은 도 7에 도시된 스테이지 회로에서 출력되는 게이트 신호(SCOUT(i+3))의 폴링 타임보다 작다.

도 10에 도시된 스테이지 회로를 실제로 구동시켜 측정된 각 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))의 예시적인 폴링 타임은 아래와 같다.

SCOUT(i): 0.337㎲

SCOUT(i+1): 0.336㎲

SCOUT(i+2): 0.345㎲

SCOUT(i+3): 0.364㎲

즉, 도 10에 도시된 스테이지 회로에서 출력되는 게이트 신호(SCOUT(i+3))의 폴링 타임(0.364㎲)은 도 7에 도시된 스테이지 회로에서 출력되는 게이트 신호(SCOUT(i+3))의 폴링 타임(0.457㎲)보다 작다. 이로 인해서 폴링 타임의 최소값(0.336)과 최대값(0.364) 간의 편차는 0.028이 된다. 이 수치는 도 7에 도시된 스테이지 회로의 게이트 신호의 출력 편차값(0.098)보다 작다.

결국 도 10의 실시예에 따르면 Q 노드 부트스트래핑부(516)에 의해서 Q 노드의 전압이 추가적으로 부트스트래핑된다. 이러한 Q 노드의 추가적인 부트스트래핑에 의해서 스테이지 회로로부터 출력되는 j개의 게이트 신호, 즉 제1 게이트 신호 내지 제j 게이트 신호 중 제j 게이트 신호(예컨대, 위 예시에서 게이트 신호(SCOUT(i+3)))가 단독으로 출력될 때의 Q 노드 전압이 상승하여 j번째 게이트 신호(예컨대, 위 예시에서 게이트 신호(SCOUT(i+3)))의 폴링 타임이 감소한다. 이에 따라서 스테이지 회로로부터 출력되는 j개의 게이트 신호들 간의 출력 편차가 감소하므로, 표시 장치의 영상 표시 품질이 개선된다.

도 13은 본 명세서의 또 다른 실시예에 따른 스테이지 회로의 회로도이다.

도 13에 도시된 스테이지 회로는 도 4에 도시된 제1 내지 제k 스테이지 회로(ST(1) 내지 ST(k)) 중 임의의 스테이지 회로이다.

도 13을 참조하면, 본 명세서의 또 다른 실시예에 따른 스테이지 회로는 M 노드, Q 노드, QB 노드를 포함한다. 또한 본 명세서의 또 다른 실시예에 따른 스테이지 회로는 라인 선택부(502), Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 게이트 신호 출력부(514)를 포함한다.

도 13에 도시된 라인 선택부(502), Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 게이트 신호 출력부(514)의 회로 구성, 기능 및 구동 방법은 도 7에 도시된 스테이지 회로의 라인 선택부(502), Q 노드 제어부(504), Q 노드 및 QH 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 게이트 신호 출력부(514)의 회로 구성, 기능 및 구동 방법과 동일하다.

다만, 도 13에 도시된 스테이지 회로는 게이트 신호가 출력될 때 Q 노드의 전압을 부트스트래핑시키는 Q 노드 부트스트래핑부(518)를 더 포함한다.

Q 노드 부트스트래핑부(518)는 제9 트랜지스터(T79) 및 부스팅 커패시터(CS5)를 포함한다.

제9 트랜지스터(T79)는 스캔 클럭 신호(SCCLK(i+4))를 전달하는 클럭 신호 라인과 제5 연결 노드(NC5) 사이에 연결된다. 제9 트랜지스터(T79)의 게이트와 소스 사이에는 부스팅 커패시터(CS5)가 연결된다.

제9 트랜지스터(T79)는 Q 노드의 전압이 하이 레벨일 때 턴 온되어 하이 전압의 스캔 클럭 신호(SCCLK(i+4))를 제5 연결 노드(NC5)로 공급한다.

본 명세서의 일 실시예에서, 스캔 클럭 신호(SCCLK(i+4))의 출력 타이밍은 스캔 클럭 신호(SCCLK(i+3))의 출력 타이밍과 일부 중첩된다.

스캔 클럭 신호(SCCLK(i+4))가 제5 연결 노드(NC5)로 공급되면 부스팅 커패시터(CS5)는 하이 전압 레벨의 스캔 클럭 신호(SCCLK(i+4))에 동기하여 Q 노드의 전압을 부트스트랩시킨다. 이에 따라서 게이트 신호(SCOUT(i+3))가 출력될 때 Q 노드의 전압은 게이트 신호(SCOUT(i+2))가 출력될 때 Q 노드의 전압과 동일한 전압 레벨로 유지된다.

즉 도 13의 실시예에서 스테이지 회로에는 j개의 게이트 신호와 대응되는 j개의 스캔 클럭 신호, 즉 예컨대 제1 내지 제j 스캔 클럭 신호(예컨대, 스캔 클럭 신호(SCCLK(i) 내지 SCCLK(i+3))와 함께, (j+1)번째 스캔 클럭 신호(예컨대, 스캔 클럭 신호(SCCLK(i+4))가 추가적으로 입력된다.

도 14는 도 13의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.

도 14에 도시된 신호들의 파형들 중 전단 캐리 신호(C(k-2)), 캐리 클럭 신호(C(k)), 스캔 클럭 신호들(SCCLK(i), SCCLK(i+1). SCCLK(i+2), SCCLK(i+3)), 후단 캐리 신호(C(k+2)), QB 노드 전압, 게이트 신호들(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))의 파형은 도 8에 도시된 신호들의 파형과 동일하다.

다만 도 14에는 스캔 클럭 신호(SCCLK(i+4))의 신호 파형이 추가되며, 스캔 클럭 신호(SCCLK(i+4))의 입력에 의해서 Q 노드의 전압이 도 8에 도시된 Q 노드의 전압과 달라진다.

도 14를 참조하면, 스캔 클럭 신호(SCCLK(i+4))는 구간(P6~P8)에서 하이 전압 레벨로 입력되며, 구간(P6~P7)에서 스캔 클럭 신호(SCCLK(i+3))과 중첩된다.

도 14의 구간(P2~P3)에서 Q 노드의 전압은 부스팅 커패시터(CS1)에 의해서 부트스트래핑되어 제1 고전위 전압(GVDD1)보다 높은 제5 부스트 전압(BL5) 레벨로 부스트래핑된다.

또한 도 14의 구간(P3~P7)에서 Q 노드의 전압은 부스팅 커패시터(CS2, CS3, CS4, CS5)에 의해서 부트스트래핑되므로 제5 부스트 전압(BL5) 보다 높은 제6 부스트 전압(BL6) 레벨로 부스트래핑된다. 참고로 제5 부스트 전압(BL5) 및 제6 부스트 전압(BL6)의 크기는 각각 제1 부스트 전압(BL1) 및 제2 부스트 전압(BL1)의 크기와 동일할 수도 있고 다를 수도 있다.

특히 구간(P6~P7)에서 스캔 클럭 신호(SCCLK(i+3))에 의해서 게이트 신호(SCOUT(i+3))이 출력되는 동안 스캔 클럭 신호(SCCLK(i+4))이 입력됨으로써 Q 노드의 전압은 제5 부스트 전압(BL5)이 아닌 제6 부스트 전압(BL6) 레벨로 유지된다.

또한 도 14의 구간(P7~P8)에서 Q 노드의 전압은 부스팅 커패시터(CS1)에 의해서 부트스트래핑되어 제1 고전위 전압(GVDD1)보다 높은 제5 부스트 전압(BL5) 레벨로 부스트래핑된다.

도 15는 도 13의 스테이지 회로로부터 게이트 신호가 출력될 때 Q 노드의 전압 변화 및 게이트 신호들의 파형을 나타낸다.

도 15에는 도 12에 도시된 신호들의 파형들 중 Q 노드의 전압 파형(1500), 게이트 신호(SCOUT(i))의 전압 파형(1501), 게이트 신호(SCOUT(i+1))의 전압 파형(1502), 게이트 신호(SCOUT(i+2))의 전압 파형(1503), 게이트 신호(SCOUT(i+3))의 전압 파형(1504)이 각각 도시되어 있다.

도시된 바와 같이, 게이트 신호(SCOUT(i))가 출력될 때 Q 노드의 전압은 제5 부스팅 전압(BL5) 레벨로 부트스트래핑된다. 또한 게이트 신호(SCOUT(i)) 및 게이트 신호(SCOUT(i+1))가 중첩되는 구간, 게이트 신호(SCOUT(i+1)) 및 게이트 신호(SCOUT(i+2))가 중첩되는 구간, 게이트 신호(SCOUT(i+2)) 및 게이트 신호(SCOUT(i+3))가 중첩되는 구간에서 Q 노드의 전압은 각각 제6 부스팅 전압(BL6) 레벨로 부트스트래핑된다.

한편, 게이트 신호(SCOUT(i+3))만이 출력되는 구간에서 Q 노드의 전압은 제6 부스팅 전압(BL6) 레벨로 유지된다. 이에 따라서 게이트 신호(SCOUT(i+2))의 전압값이 최대인 시점(TF3)에서 Q 노드의 전압값과 게이트 신호(SCOUT(i+3))의 전압값이 최대인 시점(TF4)에서 Q 노드의 전압값 간의 차이(VD3)가 발생한다. 두 시점(TF3, TF4)에서 Q 노드의 전압값 차이(VD3)는 도 9에 도시된 전압값의 차이(VD1)보다 작다. 이로 인해서 도 13에 도시된 스테이지 회로에서 출력되는 게이트 신호(SCOUT(i+3))의 폴링 타임은 도 7에 도시된 스테이지 회로에서 출력되는 게이트 신호(SCOUT(i+3))의 폴링 타임보다 작다.

도 13에 도시된 스테이지 회로를 실제로 구동시켜 측정된 각 게이트 신호(SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3))의 예시적인 폴링 타임은 아래와 같다.

SCOUT(i): 0.374㎲

SCOUT(i+1): 0.374㎲

SCOUT(i+2): 0.371㎲

SCOUT(i+3): 0.401㎲

즉, 도 13에 도시된 스테이지 회로에서 출력되는 게이트 신호(SCOUT(i+3))의 폴링 타임(0.401㎲)은 도 7에 도시된 스테이지 회로에서 출력되는 게이트 신호(SCOUT(i+3))의 폴링 타임(0.457㎲)보다 작다. 이로 인해서 폴링 타임의 최소값(0.374)과 최대값(0.401) 간의 편차는 0.030이 된다. 이 수치는 도 7에 도시된 스테이지 회로의 게이트 신호의 출력 편차값(0.098)보다 작다.

결국 도 13의 실시예에 따르면 Q 노드 부트스트래핑부(518)에 의해서 게이트 신호(SCOUT(i+3))만이 출력되는 구간에서 Q 노드의 전압이 추가적으로 부트스트래핑된다. 이러한 Q 노드의 추가적인 부트스트래핑에 의해서 스테이지 회로로부터 출력되는 j개의 게이트 신호, 즉 제1 게이트 신호 내지 제j 게이트 신호 중 제j 게이트 신호(예컨대, 위 예시에서 게이트 신호(SCOUT(i+3)))가 단독으로 출력될 때의 Q 노드 전압이 상승하여 j번째 게이트 신호(예컨대, 위 예시에서 게이트 신호(SCOUT(i+3)))의 폴링 타임이 감소한다. 이에 따라서 스테이지 회로로부터 출력되는 j개의 게이트 신호들 간의 출력 편차가 감소하므로, 표시 장치의 영상 표시 품질이 개선된다.

한편, 도시되지는 않았으나 본 명세서의 다른 실시예에 따른 스테이지 회로는 도 10에 도시된 Q 노드 부트스트래핑부(516) 및 도 13에 도시된 Q 노드 부트스트래핑부(518)를 모두 포함할 수도 있다.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

각각의 게이트 라인에 게이트 신호를 공급하며 M 노드, Q 노드, QH 노드, QB 노드를 포함하는 다수의 스테이지 회로를 포함하고,
각각의 스테이지 회로는
라인 센싱 준비 신호의 입력에 응답하여 전단 캐리 신호를 기초로 상기 M 노드를 충전하고, 리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 고전위 전압 레벨로 충전하거나 패널 온 신호의 입력에 응답하여 상기 Q 노드를 제3 저전위 전압 레벨로 방전시키는 라인 선택부;
전단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제1 고전위 전압 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 제어부;
상기 QB 노드가 제2 고전위 전압 레벨로 충전될 때 상기 Q 노드 및 상기 QH 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 및 QH 노드 안정화부;
상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경하는 인버터부;
상기 후단 캐리 신호의 입력, 상기 리셋 신호의 입력 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제3 저전위 전압 레벨로 방전시키는 QB 노드 안정화부;
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 캐리 클럭 신호 또는 상기 제3 저전위 전압을 기초로 캐리 신호를 출력하는 캐리 신호 출력부;
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 스캔 클럭 신호 또는 제1 저전위 전압을 기초로 제1 내지 제j 게이트 신호를 출력하는 게이트 신호 출력부; 및
상기 게이트 신호가 출력될 때 상기 Q 노드의 전압을 부트스트래핑시키는 Q 노드 부트스트래핑부를 포함하는
게이트 구동 회로.
제1항에 있어서,
상기 Q 노드 부트스트래핑부는
상기 Q 노드의 전압 레벨에 따라서 부스팅 클럭 신호를 기초로 상기 Q 노드의 전압을 부트스트래핑시키는
게이트 구동 회로.
제2항에 있어서,
상기 Q 노드 부트스트래핑부는
상기 Q 노드의 전압 레벨에 따라서 턴 온되어 상기 부스팅 클럭 신호를 제4 연결 노드로 공급하는 제1 트랜지스터;
상기 QB 노드의 전압 레벨에 따라서 턴 온되어 상기 제3 저전위 전압을 상기 제4 연결 노드로 공급하는 제2 트랜지스터; 및
상기 부스팅 클럭 신호가 상기 제4 연결 노드로 공급될 때 상기 부스팅 클럭 신호와 동기하여 상기 Q 노드의 전압을 부트스트래핑시키는 부스팅 커패시터를 포함하는
게이트 구동 회로.
제2항에 있어서,
상기 게이트 신호 출력부에 하이 레벨의 제1 내지 제j 스캔 클럭 신호가 공급되는 동안 하이 레벨의 부스팅 클럭 신호가 상기 Q 노드 부트스트래핑부로 공급되는
게이트 구동 회로.
제1항에 있어서,
상기 Q 노드 부트스트래핑부는
상기 Q 노드의 전압 레벨에 따라서 제(j+1) 스캔 클럭 신호를 기초로 상기 Q 노드를 부트스트래핑시키는
게이트 구동 회로.
제5항에 있어서,
상기 Q 노드 부트스트래핑부는
상기 Q 노드의 전압 레벨에 따라서 턴 온되어 상기 제(j+1) 스캔 클럭 신호를 제5 연결 노드로 공급하는 제1 트랜지스터; 및
상기 제(j+1) 스캔 클럭 신호가 상기 제5 연결 노드로 공급될 때 상기 제(j+1) 스캔 클럭 신호와 동기하여 상기 Q 노드의 전압을 부트스트래핑시키는 부스팅 커패시터를 포함하는
게이트 구동 회로.
제5항에 있어서,
상기 제(j+1) 스캔 클럭 신호의 하이 레벨 구간은 상기 제j 스캔 클럭 신호의 하이 레벨 구간과 중첩되는
게이트 구동 회로.
게이트 라인들 및 데이터 라인들의 교차 영역에 형성되는 서브 픽셀들을 포함하는 표시 패널;
각각의 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로;
각각의 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로; 및
상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
상기 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 M 노드, Q 노드, QH 노드, QB 노드를 포함하는 다수의 스테이지 회로를 포함하고,
각각의 스테이지 회로는
라인 센싱 준비 신호의 입력에 응답하여 전단 캐리 신호를 기초로 상기 M 노드를 충전하고, 리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 고전위 전압 레벨로 충전하거나 패널 온 신호의 입력에 응답하여 상기 Q 노드를 제3 저전위 전압 레벨로 방전시키는 라인 선택부;
전단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제1 고전위 전압 레벨로 충전하고, 후단 캐리 신호의 입력에 응답하여 상기 Q 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 제어부;
상기 QB 노드가 제2 고전위 전압 레벨로 충전될 때 상기 Q 노드 및 상기 QH 노드를 상기 제3 저전위 전압 레벨로 방전시키는 Q 노드 및 QH 노드 안정화부;
상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경하는 인버터부;
상기 후단 캐리 신호의 입력, 상기 리셋 신호의 입력 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제3 저전위 전압 레벨로 방전시키는 QB 노드 안정화부;
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 캐리 클럭 신호 또는 상기 제3 저전위 전압을 기초로 캐리 신호를 출력하는 캐리 신호 출력부;
상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 스캔 클럭 신호 또는 제1 저전위 전압을 기초로 제1 내지 제j 게이트 신호를 출력하는 게이트 신호 출력부; 및
상기 게이트 신호가 출력될 때 상기 Q 노드의 전압을 부트스트래핑시키는 Q 노드 부트스트래핑부를 포함하는
표시 장치.
제8항에 있어서,
상기 Q 노드 부트스트래핑부는
상기 Q 노드의 전압 레벨에 따라서 부스팅 클럭 신호를 기초로 상기 Q 노드의 전압을 부트스트래핑시키는
표시 장치.
제9항에 있어서,
상기 Q 노드 부트스트래핑부는
상기 Q 노드의 전압 레벨에 따라서 턴 온되어 상기 부스팅 클럭 신호를 제4 연결 노드로 공급하는 제1 트랜지스터;
상기 QB 노드의 전압 레벨에 따라서 턴 온되어 상기 제3 저전위 전압을 상기 제4 연결 노드로 공급하는 제2 트랜지스터; 및
상기 부스팅 클럭 신호가 상기 제4 연결 노드로 공급될 때 상기 부스팅 클럭 신호와 동기하여 상기 Q 노드의 전압을 부트스트래핑시키는 부스팅 커패시터를 포함하는
표시 장치.
제9항에 있어서,
상기 게이트 신호 출력부에 하이 레벨의 제1 내지 제j 스캔 클럭 신호가 공급되는 동안 하이 레벨의 부스팅 클럭 신호가 상기 Q 노드 부트스트래핑부로 공급되는
표시 장치.
제8항에 있어서,
상기 Q 노드 부트스트래핑부는
상기 Q 노드의 전압 레벨에 따라서 제(j+1) 스캔 클럭 신호를 기초로 상기 Q 노드를 부트스트래핑시키는
표시 장치.
제12항에 있어서,
상기 Q 노드 부트스트래핑부는
상기 Q 노드의 전압 레벨에 따라서 턴 온되어 상기 제(j+1) 스캔 클럭 신호를 제5 연결 노드로 공급하는 제1 트랜지스터; 및
상기 제(j+1) 스캔 클럭 신호가 상기 제5 연결 노드로 공급될 때 상기 제(j+1) 스캔 클럭 신호와 동기하여 상기 Q 노드의 전압을 부트스트래핑시키는 부스팅 커패시터를 포함하는
표시 장치.
제12항에 있어서,
상기 제(j+1) 스캔 클럭 신호의 하이 레벨 구간은 상기 제j 스캔 클럭 신호의 하이 레벨 구간과 중첩되는
표시 장치.