KR20220090901A - Motor diagnostic circuit - Google Patents

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박철수
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Abstract

본 실시예에 따른 진단 회로는 모터 제어를 위한 복수의 FET; 상기 복수의 FET 중 어느 하나의 FET의 게이트-소스 단자 사이에 병렬 연결되는 제1 저항; 및 상기 복수의 FET 중 상기 제1 저항이 연결되는 FET의 게이트-소스 간 전압 강하 여부를 통해 이상을 검출하는 제어부를 포함할 수 있다.A diagnostic circuit according to this embodiment includes a plurality of FETs for controlling a motor; a first resistor connected in parallel between a gate-source terminal of any one of the plurality of FETs; and a controller configured to detect an abnormality based on whether a voltage drop between a gate and a source of the FET to which the first resistor is connected among the plurality of FETs.

Description

모터 진단 회로{Motor diagnostic circuit}Motor diagnostic circuit

본 발명은 모터 진단 회로에 관한 것으로, 보다 구체적으로 모터를 제어하는 FET를 개별적으로 진단하는 회로에 관한 것이다.The present invention relates to a motor diagnosis circuit, and more particularly, to a circuit for individually diagnosing an FET that controls a motor.

최근 에너지 효율을 높이기 위해 자동차, 가전제품에는 인버터에 의해 제어되는 3상 BLDC 모터(Brushless DC motor)를 사용한다. 이는 직류 모터의 중요한 부품인 브러쉬와 정류자 대신에 트랜지스터, MOSFET, IGBT와 같은 전력 스위칭 반도체 소자를 사용한 전자회로의 스위칭에 의해 고정자 권선에 흐르는 전류를 절환하여 토크를 발생시켜 구동하는 모터이다. Recently, to increase energy efficiency, a three-phase BLDC motor (Brushless DC motor) controlled by an inverter is used in automobiles and home appliances. This is a motor that generates torque by switching the current flowing in the stator winding by switching electronic circuits using power switching semiconductor devices such as transistors, MOSFETs, and IGBTs instead of brushes and commutators, which are important parts of DC motors.

BLDC 모터는 단상에 비해 토크 제어가 용이하며 효율이 높고 소음면에서도 유리하여 대용량은 대부분 3상으로 구동된다. 3상 BLDC 모터는 고정자로서 U상, V상 및 W상의 코일이 전기적으로 120도의 위상차를 갖도록 회전자인 영구자석과 대향하여 배치되며, 스위칭 소자를 통해 각 상의 고정자 코일들을 선택적으로 통전시킬 때 그에 따라 자화되는 코어와 영구자석의 자극 상호간에 사용하는 자기력에 의하여 회전자가 회전하게 된다. BLDC motors are easy to control torque compared to single-phase, have high efficiency and are advantageous in terms of noise. The 3-phase BLDC motor is arranged opposite to the permanent magnet as the rotor so that the coils of U phase, V phase and W phase as a stator have a phase difference of 120 degrees electrically. The rotor rotates by the magnetic force used between the magnetic poles of the magnetized core and the permanent magnet.

3상 BLDC 모터를 제어하는 회로는 3개의 코일에 연결되어 한 쌍의 브릿지 회로로 구현되는 High side FET와 Low side FET를 포함한다. 모터 제어 회로의 고장 진단 및 기능 검증시, 6개의 FET로 이루어진 브릿지 회로에서는 각 FET를 개별적으로 검증할 수 없는 문제가 있다.A circuit for controlling a three-phase BLDC motor includes a high side FET and a low side FET connected to three coils and implemented as a pair of bridge circuits. During fault diagnosis and functional verification of the motor control circuit, there is a problem in that each FET cannot be independently verified in a bridge circuit consisting of 6 FETs.

본 발명이 해결하고자 하는 기술적 과제는, 모터를 제어하는 FET를 개별적으로 진단하는 회로를 제공하는 것이다.The technical problem to be solved by the present invention is to provide a circuit for individually diagnosing an FET for controlling a motor.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 해결하기 위하여, 본 실시예에 따른 진단 회로는 모터 제어를 위한 복수의 FET; 상기 복수의 FET 중 어느 하나의 FET의 게이트-소스 단자 사이에 병렬 연결되는 제1 저항; 및 상기 복수의 FET 중 상기 제1 저항이 연결되는 FET의 게이트-소스 간 전압 강하 여부를 통해 이상을 검출하는 제어부를 포함한다. In order to solve the above technical problem, a diagnostic circuit according to the present embodiment includes a plurality of FETs for controlling a motor; a first resistor connected in parallel between a gate-source terminal of any one of the plurality of FETs; and a controller configured to detect an abnormality based on whether a voltage drop between a gate and a source of the FET to which the first resistor is connected among the plurality of FETs.

상기 제어부는 상기 FET의 게이트 단자에 제1 전압을 인가하고, 상기 복수의 FET 중 상기 제1 저항이 연결되는 FET의 게이트-소스 간 전압이 미리 설정된 제2 전압에 도달하는 시간을 측정하고, 측정된 시간이 미리 설정되는 제1 시간보다 작은 경우 이상 발생으로 판단할 수 있다. The control unit applies a first voltage to the gate terminal of the FET, measures a time for the gate-source voltage of the FET to which the first resistor is connected among the plurality of FETs to reach a preset second voltage, and measures When the set time is less than the preset first time, it may be determined that an abnormality has occurred.

상기 제2 전압은 상기 제어부에서 상기 FET의 상기 게이트 단자에 인가되는 제1 전압보다 작을 수 있다. The second voltage may be smaller than a first voltage applied to the gate terminal of the FET by the controller.

상기 제어부는 상기 제1 저항을 연결시 이상이 발생한 FET를 정상 FET로 진단하고, 상기 제1 저항을 연결시 이상이 발생하지 않은 FET를 비정상 FET로 진단할 수 있다The controller may diagnose a FET in which an abnormality occurs when the first resistor is connected as a normal FET, and diagnose an FET in which an abnormality does not occur when the first resistor is connected as an abnormal FET.

상기 제1 저항은 상기 FET의 상기 게이트 단자에 직렬 연결되는 제2 저항의 절반 이하의 저항 값을 가질 수 있다.The first resistor may have a resistance value less than or equal to half of a second resistor connected in series to the gate terminal of the FET.

상기 제1 저항은 상기 복수의 FET 각각의 게이트-소스 단자 사이에 연결되는 제3 저항 중 어느 하나와 선택적으로 병렬 연결될 수 있다. The first resistor may be selectively connected in parallel with any one of the third resistors connected between the gate-source terminals of each of the plurality of FETs.

상기 복수의 FET는 3개의 상측 FET 및 3개의 하측 FET를 포함하고, 상기 제어부는 상기 3개의 상측 FET 및 3개의 하측 FET의 각각의 게이트-소스 단자 사이에 상기 제1 저항을 선택적으로 병렬 연결하여 이상을 검출할 수 있다. The plurality of FETs includes three high-side FETs and three low-side FETs, and the control unit selectively connects the first resistor in parallel between the gate-source terminals of the three high-side FETs and the three low-side FETs in parallel. Anomalies can be detected.

상기 제어부는 상기 제1 저항을 연결시 이상이 발생한 FET를 정상 FET로 진단하고, 상기 제1 저항을 연결시 이상이 발생하지 않은 FET를 비정상 FET로 진단하며, 상기 제어부는 상기 상측 FET 중 적어도 하나가 상기 비정상 FET로 진단되는 경우 하측 브레이크를 작동시키고, 상기 하측 FET 중 적어도 하나가 상기 비정상 FET로 진단되는 경우 상측 브레이크를 작동시킬 수 있다. The control unit diagnoses an FET in which an abnormality occurs when the first resistor is connected as a normal FET, and diagnoses an FET in which an abnormality occurs when the first resistor is connected as an abnormal FET, wherein the control unit diagnoses at least one of the upper side FETs. When is diagnosed as the abnormal FET, the lower brake may be operated, and when at least one of the lower FETs is diagnosed as the abnormal FET, the upper brake may be operated.

상기 제어부는 스위치를 통해 상기 복수의 FET의 상기 게이트-소스 단자 사이에 상기 제1 저항을 순차적으로 연결하여 정상 여부를 진단할 수 있다. The controller may sequentially connect the first resistor between the gate-source terminals of the plurality of FETs through a switch to diagnose whether the first resistor is normal.

상기 제어부는 상기 복수의 FET 중 상기 제1 저항이 연결되는 FET의 동작과 나머지 FET의 동작을 비교하여 이상을 검출할 수 있다. The controller may detect an abnormality by comparing the operation of the FET to which the first resistor is connected among the plurality of FETs and the operation of the remaining FETs.

본 실시예에 따른 진단 방법은 모터를 제어하는 복수의 FET 중 어느 하나의 게이트-소스 단자에 제1 저항을 병렬 연결하는 단계; 및 상기 제1 저항이 병렬 연결되는 FET의 게이트-소스 간 전압 강하 여부를 판단하는 단계를 포함한다.The diagnostic method according to the present embodiment may include: connecting a first resistor in parallel to a gate-source terminal of any one of a plurality of FETs for controlling a motor; and determining whether a gate-source voltage drop of the FET to which the first resistor is connected in parallel.

상기 제1 저항이 병렬 연결되는 FET의 게이트-소스 간 전압 강하 여부를 판단하는 단계는, 상기 제1 저항이 병렬 연결되는 FET의 게이트-소스 간 전압이 미리 설정된 제1 전압에 도달하는 시간을 측정하는 단계; 및 상기 측정된 시간이 미리 설정되는 제1 시간보다 작은 경우 이상 발생으로 판단하는 단계를 포함할 수 있다.The step of determining whether the gate-source voltage drop of the FET connected in parallel with the first resistor may include measuring a time for the gate-source voltage of the FET connected in parallel with the first resistor to reach a preset first voltage to do; and determining that an abnormality occurs when the measured time is less than a preset first time.

상기 제1 저항이 병렬 연결되는 FET의 게이트-소스 간 전압 강하 여부를 판단하는 단계는, 상기 복수의 FET 각각의 게이트-소스 단자 사이에 순차적으로 상기 제1 저항을 병렬 연결하고, 상기 제1 저항이 병렬 연결되는 FET의 동작과 나머지 FET의 동작을 비교할 수 있다.The step of determining whether the gate-source voltage drop of the FETs to which the first resistor is connected in parallel may include sequentially connecting the first resistor in parallel between the gate-source terminals of each of the plurality of FETs in parallel, and the first resistor The operation of this parallel-connected FET can be compared with that of the other FETs.

본 실시예에 따르면 모터를 제어하는 6개의 FET을 사용하는 브릿지 회로에서 각 FET를 개별적으로 고장 진단 및 기능 검증을 할 수 있고, 이를 통해 문제 발생한 FET를 개별적으로 수리하거나 교체가 가능하다. According to the present embodiment, each FET can be individually diagnosed and functionally verified in a bridge circuit using six FETs to control the motor, and through this, the problematic FET can be individually repaired or replaced.

또한, 진단 회로는 6개의 FET에 선택적으로 연결되는 저항 1개를 필요로 하므로, 비교적 회로 구현이 간단하고 저렴하게 이루어질 수 있다.In addition, since the diagnostic circuit requires one resistor selectively connected to the six FETs, the circuit implementation can be relatively simple and inexpensive.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effect according to the present invention is not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 본 실시예에 따른 진단 회로의 블록도를 도시한 것이다.
도 2는 본 실시예에 따른 진단 회로의 블록도를 도시한 것이다.
도 3은 본 실시예에 따른 진단 회로 일부를 도시한 것이다.
도 4는 본 실시예에 따른 진단 회로를 이용한 FET 진단시 발생하는 이상을 검출하는 과정을 설명하기 위한 도면이다.
도 5 내지 도 7은 본 실시예에 따른 진단 회로를 통해 진단하는 방법에 대한 흐름도이다. 1 shows a block diagram of a diagnostic circuit according to the present embodiment.
Fig. 2 shows a block diagram of a diagnostic circuit according to the present embodiment.
3 shows a part of a diagnostic circuit according to the present embodiment.
4 is a view for explaining a process of detecting an abnormality occurring during FET diagnosis using the diagnosis circuit according to the present embodiment.
5 to 7 are flowcharts of a method for diagnosing through the diagnosis circuit according to the present embodiment.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합 또는 치환하여 사용할 수 있다.However, the technical spirit of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and within the scope of the technical spirit of the present invention, one or more of the components may be selected between the embodiments. It can be used by combining or substituted with

또한, 본 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 실시예가 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.In addition, the terms (including technical and scientific terms) used in this embodiment have a meaning that can be generally understood by those of ordinary skill in the art to which this embodiment belongs, unless specifically defined and described explicitly. may be interpreted, and the meanings of commonly used terms such as terms defined in advance may be interpreted in consideration of the contextual meaning of the related art.

또한, 본 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. In addition, the terminology used in the present embodiment is for describing the embodiments and is not intended to limit the present invention.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.In the present specification, the singular form may also include the plural form unless otherwise specified in the phrase, and when it is described as "at least one (or more than one) of A and (and) B, C", it is combined as A, B, C It may include one or more of all possible combinations.

또한, 본 실시예의 구성 요소를 설명하는데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.Also, in describing the components of the present embodiment, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only used to distinguish the component from other components, and are not limited to the essence, order, or order of the component by the term.

그리고, 어떤 구성 요소가 다른 구성 요소에 '연결', '결합', 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 '연결', '결합', 또는 '접속'되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합', 또는 '접속'되는 경우도 포함할 수 있다.And, when it is described that a component is 'connected', 'coupled', or 'connected' to another component, the component is directly 'connected', 'coupled', or 'connected' to the other component. In addition to the case, it may include a case of 'connected', 'coupled', or 'connected' due to another element between the element and the other element.

또한, 각 구성 요소의 "상(위)" 또는 "하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, "상(위)" 또는 "하(아래)"는 두 개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라, 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위)" 또는 "하(아래)"로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함될 수 있다. In addition, when it is described as being formed or disposed on "above (above)" or "below (below)" of each component, "above (above)" or "below (below)" means that two components are directly connected to each other. It includes not only the case of contact, but also the case where one or more other components are formed or disposed between two components. In addition, when expressed as "upper (upper)" or "lower (lower)", the meaning of not only an upper direction but also a lower direction based on one component may be included.

이하에서는, 도 1 내지 도 4를 참조하여, 본 실시예에 따른 진단 회로에 대해 설명한다. 도 1 및 도 2는 본 실시예에 따른 진단 회로의 블록도를 도시한 것이다. 도 3은 본 실시예에 따른 진단 회로 일부를 도시한 것이다. 도 4는 본 실시예에 따른 진단 회로를 이용한 FET 진단시 발생하는 이상을 검출하는 과정을 설명하기 위한 도면이다. Hereinafter, a diagnosis circuit according to the present embodiment will be described with reference to FIGS. 1 to 4 . 1 and 2 are block diagrams of a diagnostic circuit according to the present embodiment. 3 shows a part of a diagnostic circuit according to the present embodiment. 4 is a view for explaining a process of detecting an abnormality occurring during FET diagnosis using the diagnosis circuit according to the present embodiment.

본 실시예에 따른 진단 회로(100)는 모터(110) 제어를 위한 복수의 FET(120)를 포함한다.The diagnostic circuit 100 according to the present embodiment includes a plurality of FETs 120 for controlling the motor 110 .

복수의 FET(120)는 상측(HS, High Side) FET 및 하측(LS, Low Side) FET를 포함한다. 상측 FET 및 하측 FET는 게이트 제어 신호를 인가받아 모터를 구동시킨다. 상측 FET 및 하측 FET의 게이트(Gate) 단자는 자동차 전자제어장치(ECU, Electronic Control Unit)로부터 전압 또는 제어 신호를 인가받을 수 있다. 이를 통해, 상측 FET 및 하측 FET는 모터(110)의 구동코일로 구동 전압을 출력할 수 있다.The plurality of FETs 120 includes a high side (HS, high side) FET and a low side (LS, low side) FET. The high-side FET and the low-side FET drive the motor by receiving the gate control signal. A gate terminal of the upper FET and the lower FET may receive a voltage or a control signal from an electronic control unit (ECU) of an automobile. Through this, the upper FET and the lower FET may output a driving voltage to the driving coil of the motor 110 .

상측 FET 및 하측 FET 각각은 3상 모터와 연결될 수 있다. 3상 모터의 U상, V상, W상의 구동코일에 각각 연결되는 제1 내지 제3 상측 FET 및 제1 내지 제3 하측 FET를 포함할 수 있다. 제1 상측 FET와 제1 하측 FET는 서로 연결된 브릿지(Bridge) 회로 형태로 U상의 구동코일에 연결되고, 제2 상측 FET와 제2 하측 FET는 서로 연결된 브릿지 회로 형태로 V상의 구동코일에 연결되고, 제3 상측 FET와 제3 하측 FET는 서로 연결된 브릿지 회로 형태로 W상의 구동코일에 연결될 수 있다. 제1 상측 FET와 제1 하측 FET로 이루어진 한 쌍의 브릿지 회로는 U상의 구동코일에 구동 전압을 출력할 수 있다. 제2 상측 FET와 제2 하측 FET로 이루어진 한 쌍의 브릿지 회로는 V상의 구동코일에 구동 전압을 출력할 수 있다. 제3 상측 FET와 제3 하측 FET로 이루어진 한 쌍의 브릿지 회로는 W상의 구동코일에 구동 전압을 출력할 수 있다. Each of the upper side FET and the lower side FET may be connected to a three-phase motor. It may include first to third upper side FETs and first to third lower side FETs respectively connected to the U-phase, V-phase, and W-phase driving coils of the three-phase motor. The first upper FET and the first lower FET are connected to the U-phase driving coil in the form of a bridge circuit connected to each other, and the second upper FET and the second lower FET are connected to the V-phase driving coil in the form of a bridge circuit connected to each other, , the third upper side FET and the third lower side FET may be connected to the W-phase driving coil in the form of a bridge circuit connected to each other. A pair of bridge circuits including the first upper side FET and the first lower side FET may output a driving voltage to the U-phase driving coil. A pair of bridge circuits including the second upper side FET and the second lower side FET may output a driving voltage to the V-phase driving coil. A pair of bridge circuits including the third upper side FET and the third lower side FET may output a driving voltage to the W-phase driving coil.

모터 제어 회로에 포함되는 6개의 상측 FET 및 하측 FET의 기존의 고장 진단 및 기능 검증에서는 Tvdq라고 하는 일정 시간(timing)을 게이트 드라이버 IC 내부 메모리에 공통으로 설정하고, 게이트 단자에 정상 전압 인가시 일정 시간동안 미리 설정한 전압에 도달하는 시간이 상기 Tvdq의 일정 시간을 초과하는지 여부를 통해 FET의 고장진단 또는 기능검증을 하였다. 즉, 고장진단을 위해서 인위적으로 Tvdq를 단축시켜 오류(fault)를 발생시키고, 오류가 발생한 FET는 정상 동작하는 것으로 판단하였다. 이러한 진단 방법에서는 단축한 Tvdq가 6개의 FET에 공통적으로 적용되기 때문에 개별적으로 FET 각각에 오류를 발생시킬 수 없는 문제가 있다. 그러나, 본 실시예에 따른 진단 회로는 각각의 FET를 개별적으로 진단할 수 있어, 어떤 FET가 비정상인지를 판단할 수 있고, 이에 대한 개별 수리 또는 교체가 가능할 수 있다. 이하에서는, 본 실시예에 따른 진단 회로를 통하여 각 FET를 개별적으로 진단하는 구성에 대해 설명한다.In the conventional fault diagnosis and functional verification of the six high-side FETs and low-side FETs included in the motor control circuit, a predetermined time called Tvdq is set in common in the internal memory of the gate driver IC, and a constant voltage is applied to the gate terminal. The fault diagnosis or functional verification of the FET was performed by determining whether the time to reach the preset voltage during the time exceeds the predetermined time of the Tvdq. That is, it was determined that a fault occurred by artificially shortening Tvdq for fault diagnosis, and the FET in which the error occurred was determined to operate normally. In this diagnostic method, since the shortened Tvdq is commonly applied to 6 FETs, there is a problem that an error cannot be generated individually for each of the FETs. However, the diagnostic circuit according to the present embodiment may diagnose each FET individually, determine which FET is abnormal, and may individually repair or replace the FET. Hereinafter, a configuration for individually diagnosing each FET through the diagnostic circuit according to the present embodiment will be described.

본 실시예에 따른 진단 회로(100)는 복수의 FET(120) 중 어느 하나의 FET의 게이트-소스 단자 사이에 병렬 연결되는 제1 저항(131)을 포함할 수 있다. The diagnostic circuit 100 according to the present embodiment may include a first resistor 131 connected in parallel between the gate-source terminal of any one of the plurality of FETs 120 .

보다 구체적으로, 제1 저항(131)은 복수의 FET(120) 중 어느 하나의 FET의 게이트-소스 단자 사이에 선택적으로 병렬 연결될 수 있다. 제1 저항(131)은 제어부(140)의 스위치(150) 제어에 의해 복수의 FET(120) 중 어느 하나의 FET의 게이트-소스 단자 사이에 병렬로 연결될 수 있다. 제1 저항(131)과 고장 진단하고자 하는 FET는 스위치(150) 클로즈되어 서로 연결될 수 있고, 나머지 FET와 연결되는 스위치(150)는 오픈될 수 있다. 제1 저항(131)과 연결된 FET의 고장 진단이 종료된 경우, 제1 저항(131)은 나머지 FET에 순차적으로 연결될 수 있다. More specifically, the first resistor 131 may be selectively connected in parallel between the gate-source terminal of any one of the plurality of FETs 120 . The first resistor 131 may be connected in parallel between the gate-source terminal of any one of the plurality of FETs 120 under the control of the switch 150 of the controller 140 . The first resistor 131 and the FET for fault diagnosis may be connected to each other by closing the switch 150 , and the switch 150 connected to the remaining FETs may be opened. When the fault diagnosis of the FET connected to the first resistor 131 is finished, the first resistor 131 may be sequentially connected to the remaining FETs.

도 1 및 도 2를 참조하면, 복수의 FET(120)의 각 FET에 제1 저항(131)과 스위치(150)이 각각 배치되는 것으로 도시하였으나, 이는 예시적인 것에 불과하고 특별히 이에 한정되는 것은 아니다. 예를 들어, 진단 회로(100)는 하나의 제1 저항(131)만을 포함하고 각 FET에 연결된 스위치(150)의 온오프를 제어하여 FET와 제1 저항(131)가 선택적으로 연결될 수 있다. 1 and 2 , it is illustrated that the first resistor 131 and the switch 150 are respectively disposed in each FET of the plurality of FETs 120 , but this is merely exemplary and is not particularly limited thereto. . For example, the diagnostic circuit 100 may include only one first resistor 131 and control the on/off of the switch 150 connected to each FET to selectively connect the FET to the first resistor 131 .

제1 저항(131)이 FET의 게이트-소스 단자 사이에 병렬 연결되는 경우, 제1 저항(131)에 의해 게이트-소스 저항의 저항값(Rgs)은 감소할 수 있다. 게이트-소스 간 저항의 저항값이 감소하는 경우, 게이트 단자에 걸리는 전압은 전압분배법칙에 의하여 강하될 수 있다.When the first resistor 131 is connected in parallel between the gate-source terminal of the FET, the resistance value Rgs of the gate-source resistor may decrease by the first resistor 131 . When the resistance value of the gate-source resistance decreases, the voltage applied to the gate terminal may drop according to the voltage division law.

본 실시예에 따른 진단 회로(100)는 제어부(140)를 포함할 수 있다. The diagnostic circuit 100 according to the present embodiment may include a controller 140 .

보다 구체적으로, 제어부(140)는 복수의 FET(120) 중 제1 저항(131)이 연결되는 FET의 게이트-소스 간 전압 강하 여부를 통해 이상을 검출할 수 있다. 제어부(140)는 FET의 게이트 단자에 정상 전압인 제1 전압을 인가할 수 있다. 제어부(140)는 복수의 FET(120)의 게이트 단자에 동일한 제1 전압을 인가할 수 있다. 제어부(140)는 제1 저항(131)이 연결된 FET의 게이트 전압 강하 여부를 판단할 수 있고, 제1 저항(131)이 연결된 FET의 게이트 전압과 제1 저항(131)이 연결되지 않은 FET의 게이트 전압과 비교하여 진단할 수 있다. More specifically, the controller 140 may detect an abnormality based on whether the gate-source voltage drop of the FET to which the first resistor 131 is connected among the plurality of FETs 120 . The controller 140 may apply a first voltage that is a normal voltage to the gate terminal of the FET. The controller 140 may apply the same first voltage to the gate terminals of the plurality of FETs 120 . The controller 140 may determine whether the gate voltage of the FET to which the first resistor 131 is connected has dropped, and the gate voltage of the FET to which the first resistor 131 is connected and the gate voltage of the FET to which the first resistor 131 is not connected. It can be diagnosed by comparing it with the gate voltage.

제어부(140)는 FET에 제1 저항(131)을 연결되어 게이트 전압이 강하한 것을 이상(Fault)이 발생했다고 검출할 수 있다. 여기서, 이상(Fault)은 FET의 고장 진단 및 기능 검증을 하기 위하여 인위적으로 만드는 오류이다. 따라서, 제어부(140)는 제1 저항(131)을 연결시 게이트 전압이 강하되어 이상이 발생한 FET를 정상 FET로 진단하고, 제1 저항(131)을 연결시 전압 강하가 발생하지 않은 FET를 비정상 FET로 진단할 수 있다.The controller 140 may detect that a fault has occurred when the gate voltage is decreased by connecting the first resistor 131 to the FET. Here, the fault is an error artificially made for fault diagnosis and functional verification of the FET. Accordingly, the controller 140 diagnoses the FET in which an abnormality occurs due to a drop in gate voltage when the first resistor 131 is connected as a normal FET, and determines the FET in which the voltage drop does not occur when the first resistor 131 is connected as an abnormal FET. It can be diagnosed with FET.

제어부(140)는 각 FET에 순차적으로 제1 저항(131)을 연결하고, 이상이 검출되는 FET에 대한 비트를 1로 저장할 수 있고, 이상이 검출되지 않는 FET에 대한 비트를 0으로 저장할 수 있다. 예를 들어, 제1 상측 FET의 고장 진단을 위해 제1 상측 FET에 제1 저항(131)이 병렬 연결되고, 6개의 FET에 정상 전압인 제1 전압이 인가되는 경우, 제1 상측 FET의 비트가 1로 저장되고 나머지 FET의 비트는 0으로 저장되는 것을 통하여 제1 상측 FET가 정상 FET라고 진단될 수 있다. 반면, 제1 상측 FET의 비트가 0으로 저장되어 이상이 검출되지 않은 경우, 제1 상측 FET는 비정상 FET라고 진단될 수 있다. 즉, 진단을 위해 제1 저항(131)이 연결되는 FET의 동작과 나머지 FET의 동작을 비교하여 이상을 검출할 수 있다. The control unit 140 may sequentially connect the first resistor 131 to each FET, store a bit for an FET in which an abnormality is detected as 1, and store a bit for an FET in which an abnormality is not detected as 0. . For example, when the first resistor 131 is connected in parallel to the first high-side FET for fault diagnosis of the first high-side FET and a first voltage that is a normal voltage is applied to the six FETs, the bit of the first high-side FET is stored as 1 and bits of the remaining FETs are stored as 0, so that the first high-side FET can be diagnosed as a normal FET. On the other hand, when the bit of the first high-side FET is stored as 0 and no abnormality is detected, the first high-side FET may be diagnosed as an abnormal FET. That is, an abnormality may be detected by comparing the operation of the FET to which the first resistor 131 is connected and the operation of the remaining FETs for diagnosis.

제어부(140)는 진단을 통하여 상측 FET 중 적어도 하나가 비정상 FET로 진단되는 경우 하측 브레이크를 작동시키고, 하측 FET 중 적어도 하나가 비정상 FET로 진단되는 경우 상측 브레이크를 작동시킬 수 있다. 복수의 FET 중 적어도 하나가 비정상 FET로 진단되는 경우 전체 브레이크를 작동시킬 수 있다. 상측 FET 중 어느 하나가 비정상 FET로 진단되는 경우 상측 FET에 의한 모터 제어가 되지 않는 것을 의미하므로 하측 브레이크를 동작 시켜 모터의 구동을 중지할 수 있다. 마찬가지로 하측 FET 중 어느 하나가 비정상 FET로 진단되는 경우 하측 FET에 의한 모터 제어가 되지 않는 것을 의미하므로 상측 브레이크를 동작 시켜 모터의 구동을 중지할 수 있다. The controller 140 may operate the lower brake when at least one of the upper FETs is diagnosed as an abnormal FET through diagnosis, and operate the upper brake when at least one of the lower FETs is diagnosed as an abnormal FET. When at least one of the plurality of FETs is diagnosed as an abnormal FET, the entire brake may be applied. If any one of the upper side FETs is diagnosed as an abnormal FET, it means that the motor cannot be controlled by the upper side FET, so the lower side brake can be operated to stop the motor from driving. Similarly, if any one of the lower-side FETs is diagnosed as an abnormal FET, it means that the motor cannot be controlled by the lower-side FET, so the high-side brake can be operated to stop driving the motor.

즉, 기존의 모터 제어 회로의 진단 방법에서는 어떤 FET에 문제가 발생하였는지 확인할 수 없었기 때문에 항상 양 브레이크를 동작시켜 모터 구동을 정지시킨 반면, 본 실시예를 통해 문제가 있는 FET를 개별적으로 확인할 수 있기 때문에 적은 연료 또는 적은 에너지를 통해서 모터의 구동을 중지할 수 있다. That is, in the conventional diagnostic method of the motor control circuit, it was not possible to determine which FET had a problem, so both brakes were always operated to stop the motor driving. Therefore, it is possible to stop the operation of the motor with less fuel or less energy.

이하에서는, 도 3을 참조하여 FET 진단을 위한 제1 저항(131)의 저항값에 대해 설명한다. 각 FET는 게이트 단자에 직렬 연결되는 제2 저항(132)을 포함할 수 있고, 제2 저항(132)과 병렬로 연결되는 제3 저항(133)을 포함할 수 있다. 제1 저항(131)은 제2 저항(132)과 제3 저항(133) 사이에 제3 저항(133)과 병렬 연결될 수 있다. 제1 저항(131)은 제3 저항(133)과 게이트 단자 사이에 제3 저항(133)과 병렬 연결될 수 있다. 제1 저항(131)의 저항 값은 제2 저항(132)의 절반 이하의 저항 값을 가지도록 설계될 수 있다. 제1 저항(131)은 제2 저항(132)의 절반 이하의 저항 값을 가짐으로써 게이트-소스 단자간 저항(Rgs)의 저항값을 현저하게 감소시킬 수 있고, 이를 통해 게이트 단자에 걸리는 전압의 강하를 용이하게 검출 또는 식별할 수 있다.Hereinafter, a resistance value of the first resistor 131 for FET diagnosis will be described with reference to FIG. 3 . Each FET may include a second resistor 132 connected in series to the gate terminal, and may include a third resistor 133 connected in parallel with the second resistor 132 . The first resistor 131 may be connected in parallel with the third resistor 133 between the second resistor 132 and the third resistor 133 . The first resistor 131 may be connected in parallel with the third resistor 133 between the third resistor 133 and the gate terminal. The resistance value of the first resistor 131 may be designed to have a resistance value of less than half that of the second resistor 132 . Since the first resistor 131 has a resistance value of less than half that of the second resistor 132, the resistance value of the gate-source terminal resistance Rgs can be significantly reduced, and through this, the voltage applied to the gate terminal Drops can be easily detected or identified.

이하에서는, 도 4를 참조하여 구체적으로 진단 회로를 통한 진단 방법에 대해 설명한다. 도 4(a)는 제1 저항(131)이 연결되지 않는 정상 FET에서 이상이 검출되지 않은 경우나 제1 저항(131)이 연결된 비정상 FET에서 이상이 검출되지 않은 경우에 해당할 수 있다. 도 4(b)는 제1 저항(131)이 연결된 정상 FET에서 이상이 검출되는 경우에 해당할 수 있다.Hereinafter, a diagnosis method through a diagnosis circuit will be described in detail with reference to FIG. 4 . FIG. 4A may correspond to a case in which no abnormality is detected in a normal FET to which the first resistor 131 is not connected or a case in which an abnormality is not detected in an abnormal FET to which the first resistor 131 is connected. 4(b) may correspond to a case in which an abnormality is detected in the normal FET to which the first resistor 131 is connected.

제어부(140)는 FET의 게이트 단자에 정상 전압인 제1 전압(V1)을 인가하고, FET의 게이트-소스 간 전압이 미리 설정된 제2 전압(V2)에 도달하는 시간(T2)을 측정하고, 측정된 시간(T2)이 미리 설정되는 제1 시간(T1)보다 작은 경우 이상이 발생한 것으로 검출할 수 있다. 여기서, 미리 설정된 제2 전압(V2)는 정상 전압인 제1 전압(V1) 보다 작은 값일 수 있다. 예를 들어, 제2 전압(V2)는 제1 전압(V1)보다 -1V인 전압 값을 가질 수 있다. 미리 설정되는 제1 시간(T1)은 앞서 설명한 바와 같이 게이트 드라이버 IC 내부 메모리에 공통적으로 설정되는 시간인 Tvdq일 수 있고, 제어부(140)에 저장되는 임의의 시간일 수 있다. The control unit 140 applies a first voltage (V1), which is a normal voltage, to the gate terminal of the FET, and measures the time (T2) for which the gate-source voltage of the FET reaches a preset second voltage (V2), When the measured time T2 is less than the preset first time T1, it may be detected that an abnormality has occurred. Here, the preset second voltage V2 may be smaller than the first voltage V1, which is a normal voltage. For example, the second voltage V2 may have a voltage value of −1V than the first voltage V1 . The preset first time T1 may be Tvdq, which is a time commonly set in the internal memory of the gate driver IC, as described above, or may be an arbitrary time stored in the controller 140 .

도 4(a)와 같이, 제1 저항(131)이 연결되지 않는 정상 FET 또는 제1 저항(131)이 연결된 비정상 FET는 이상이 검출되지 않을 수 있다(No fault). 정상 전압인 제1 전압(V1)이 FET에 인가되고 제1 전압(V1)보다 작은 제2 전압(V2)에 도달하는 시간(T2)를 측정할 수 있다. 측정된 시간(T2)가 미리 설정한 시간(T1)보다 작은 경우 이상이 발생하지 않은 것으로 검출할 수 있다. 제1 저항(131)이 연결되지 않는 FET에서 이상이 검출되지 않은 것과 제1 저항(131)이 연결된 FET에서 이상이 검출된 것을 통하여 복수의 FET(120)는 정상인 것으로 판단될 수 있다. 제1 저항(131)이 연결된 FET에서 이상이 검출되지 않은 것을 통하여 비정상 FET로 진단될 수 있다. As shown in FIG. 4A , an abnormality may not be detected in a normal FET to which the first resistor 131 is not connected or an abnormal FET to which the first resistor 131 is connected (No fault). A time T2 at which the first voltage V1, which is a normal voltage, is applied to the FET and reaches the second voltage V2 smaller than the first voltage V1 may be measured. When the measured time T2 is less than the preset time T1, it may be detected that no abnormality has occurred. The plurality of FETs 120 may be determined to be normal based on that no abnormality is detected in the FET to which the first resistor 131 is not connected and that an abnormality is detected in the FET to which the first resistor 131 is connected. An abnormal FET may be diagnosed through the fact that no abnormality is detected in the FET to which the first resistor 131 is connected.

도 4(b)와 같이, 제1 저항(131)이 연결된 정상 FET에서는 이상(fault)이 검출될 수 있다. 제1 저항(131)이 연결된 FET에서는 게이트-소스 단자간 저항 감소에 따른 게이트-소스 간 전압강하가 발생하고, 이에 따라 정상 전압인 제1 전압(V1)이 FET에 인가되더라도 제1 전압(V1) 및 제2 전압(V2)에 도달하지 않을 수 있고, 제2 전압(V2)에 도달하는 시간이 미리 설정된 시간(T1)을 초과할 수 있다. 이 경우, 제어부(140)는 이상이 발생했다고 검출할 수 있으며, 이에 따라 제1 저항(131)이 연결된 FET를 정상 FET로 진단할 수 있다.As shown in FIG. 4B , a fault may be detected in the normal FET to which the first resistor 131 is connected. In the FET to which the first resistor 131 is connected, a gate-source voltage drop occurs due to a decrease in the resistance between the gate-source terminals, and accordingly, even when the first voltage V1, which is a normal voltage, is applied to the FET, the first voltage V1 ) and the second voltage V2 may not be reached, and the time to reach the second voltage V2 may exceed a preset time T1 . In this case, the controller 140 may detect that an abnormality has occurred, and accordingly, the FET to which the first resistor 131 is connected may be diagnosed as a normal FET.

도 5 내지 도 7은 본 실시예에 따른 진단 회로를 통해 진단하는 방법에 대한 흐름도이다. 도 5 내지 도 7의 각 단계에 대한 상세한 설명은 도 1 내지 도 4의 진단 회로에 대한 상세한 설명에 대응되는 바, 중복된 설명은 생략하도록 한다. 5 to 7 are flowcharts of a method for diagnosing through the diagnosis circuit according to the present embodiment. The detailed description of each step of FIGS. 5 to 7 corresponds to the detailed description of the diagnostic circuit of FIGS. 1 to 4 , and thus the redundant description will be omitted.

본 실시예에 따른 진단 회로를 통한 FET 진단 방법은 복수의 FET 중 어느 하나의 FET의 게이트-소스 단자에 병렬 저항을 연결하는 단계(S10), 저항이 연결된 FET의 게이트-소스 간 전압 강하 여부를 판단하는 단계(S20), 전압 강하 여부를 통하여 각 FET의 정상 여부를 진단하는 단계(S30) 및 복수의 FET 중 진단하지 않은 FET가 있는 경우 다시 S10 으로 돌아가 FET 진단을 하고, 진단하지 않은 FET가 없는 경우 진단을 종료하는 단계(S40)를 포함한다.The FET diagnosis method through the diagnostic circuit according to the present embodiment includes the steps of connecting a parallel resistor to the gate-source terminal of any one of a plurality of FETs (S10), and determining whether the voltage drop between the gate-source of the FET to which the resistor is connected is Determining (S20), diagnosing whether each FET is normal through voltage drop (S30), and if there is an undiagnosed FET among the plurality of FETs, return to S10 to perform FET diagnosis, and the undiagnosed FET is If there is no diagnosis, a step (S40) of terminating the diagnosis is included.

저항이 연결된 FET의 게이트-소스 간 전압 강하 여부를 판단하는 단계(S20)는 구체적으로, 저항이 연결되는 FET의 게이트-소스 간 전압이 미리 설정된 제1 전압에 도달하는 시간을 측정하는 단계(S21), 측정된 시간이 미리 설정된 제1 시간보다 작은지 여부를 판단하는 단계(S22)를 포함할 수 있다. 또한, 저항이 연결된 FET와 저항이 연결되지 않은 나머지 FET의 동작을 비교하는 단계(S23)을 포함할 수 있다. The step (S20) of determining whether the voltage drop between the gate and the source of the FET to which the resistor is connected is specifically, the step of measuring the time for the voltage between the gate and the source of the FET to which the resistor is connected to reach a preset first voltage (S21) ), determining whether the measured time is less than a preset first time (S22). In addition, the method may include comparing the operation of the FET to which the resistor is connected and the remaining FETs to which the resistor is not connected ( S23 ).

이와 같이, 개별적으로 각 FET의 고장 진단 및 기능 검증을 할 수 있으므로 모터 제어 회로에 포함되는 6개의 FET 브릿지 회로를 전부 교체할 필요가 없으며, 문제 발생한 FET에 개별적인 수리나 교체가 가능하다. 또한, 상측 FET 또는 하측 FET 중 문제 발생한 FET 이외의 FET를 통해 모터 구동을 제어할 수 있으므로 비교적 적은 에너지가 소모될 수 있다. In this way, since the failure diagnosis and functional verification of each FET can be performed individually, there is no need to replace all six FET bridge circuits included in the motor control circuit, and individual repair or replacement of the problematic FET is possible. In addition, since the motor driving can be controlled through a FET other than the problematic FET among the high-side FET or the low-side FET, relatively little energy may be consumed.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can realize that the present invention can be embodied in other specific forms without changing its technical spirit or essential features. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 진단 회로 110: 모터
120: 복수의 FET 131: 제1 저항
132: 제2 저항 133: 제2 저항
140: 제어부 150: 스위치100: diagnostic circuit 110: motor
120: plurality of FETs 131: first resistor
132: second resistor 133: second resistor
140: control unit 150: switch

Claims (13)

모터 제어를 위한 복수의 FET;
상기 복수의 FET 중 어느 하나의 FET의 게이트-소스 단자 사이에 병렬 연결되는 제1 저항; 및
상기 복수의 FET 중 상기 제1 저항이 연결되는 FET의 게이트-소스 간 전압 강하 여부를 통해 이상을 검출하는 제어부를 포함하는 진단 회로.a plurality of FETs for motor control;
a first resistor connected in parallel between a gate-source terminal of any one of the plurality of FETs; and
and a controller configured to detect an abnormality based on whether a voltage drop between a gate and a source of the FET to which the first resistor is connected among the plurality of FETs. 제1항에 있어서,
상기 제어부는 상기 FET의 게이트 단자에 제1 전압을 인가하고,
상기 복수의 FET 중 상기 제1 저항이 연결되는 FET의 게이트-소스 간 전압이 미리 설정된 제2 전압에 도달하는 시간을 측정하고, 측정된 시간이 미리 설정되는 제1 시간보다 작은 경우 이상 발생으로 판단하는 진단 회로.According to claim 1,
The control unit applies a first voltage to the gate terminal of the FET,
The time for which the gate-source voltage of the FET to which the first resistor is connected among the plurality of FETs reaches a preset second voltage is measured, and when the measured time is less than the first preset time, it is determined that an abnormality has occurred diagnostic circuit. 제2항에 있어서,
상기 제2 전압은 상기 제어부에서 상기 FET의 상기 게이트 단자에 인가되는 제1 전압보다 작은 진단 회로.3. The method of claim 2,
The second voltage is smaller than the first voltage applied to the gate terminal of the FET by the controller. 제1항에 있어서,
상기 제어부는 상기 제1 저항을 연결시 이상이 발생한 FET를 정상 FET로 진단하고, 상기 제1 저항을 연결시 이상이 발생하지 않은 FET를 비정상 FET로 진단하는 진단 회로.The method of claim 1,
The control unit diagnoses a FET in which an abnormality occurs when the first resistor is connected as a normal FET, and diagnoses a FET in which an abnormality occurs when the first resistor is connected as an abnormal FET. 제1항에 있어서,
상기 제1 저항은 상기 FET의 상기 게이트 단자에 직렬 연결되는 제2 저항의 절반 이하의 저항 값을 갖는 진단 회로.According to claim 1,
wherein the first resistor has a resistance value less than or equal to half that of a second resistor connected in series to the gate terminal of the FET. 제1항에 있어서,
상기 제1 저항은 상기 복수의 FET 각각의 게이트-소스 단자 사이에 연결되는 제3 저항 중 어느 하나와 선택적으로 병렬 연결되는 진단 회로.According to claim 1,
The first resistor is selectively connected in parallel with any one of the third resistors connected between the gate-source terminal of each of the plurality of FETs in parallel. 제1항에 있어서,
상기 복수의 FET는 3개의 상측 FET 및 3개의 하측 FET를 포함하고,
상기 제어부는 상기 3개의 상측 FET 및 3개의 하측 FET의 각각의 게이트-소스 단자 사이에 상기 제1 저항을 선택적으로 병렬 연결하여 이상을 검출하는 진단 회로.According to claim 1,
The plurality of FETs includes three high-side FETs and three low-side FETs,
wherein the control unit selectively connects the first resistor in parallel between gate-source terminals of each of the three upper FETs and the three lower FETs in parallel to detect an abnormality. 제7항에 있어서,
상기 제어부는 상기 제1 저항을 연결시 이상이 발생한 FET를 정상 FET로 진단하고, 상기 제1 저항을 연결시 이상이 발생하지 않은 FET를 비정상 FET로 진단하며,
상기 제어부는 상기 상측 FET 중 적어도 하나가 상기 비정상 FET로 진단되는 경우 하측 브레이크를 작동시키고, 상기 하측 FET 중 적어도 하나가 상기 비정상 FET로 진단되는 경우 상측 브레이크를 작동시키는 진단 회로.8. The method of claim 7,
The control unit diagnoses an abnormal FET when connecting the first resistor as a normal FET, and diagnoses an abnormal FET when connecting the first resistor as an abnormal FET,
The control unit operates a lower brake when at least one of the upper FETs is diagnosed as the abnormal FET, and operates the upper brake when at least one of the lower FETs is diagnosed as the abnormal FET. 제1항에 있어서,
상기 제어부는 스위치를 통해 상기 복수의 FET의 상기 게이트-소스 단자 사이에 상기 제1 저항을 순차적으로 연결하여 정상 여부를 진단하는 진단 회로. According to claim 1,
The control unit is a diagnostic circuit for diagnosing whether the first resistor is normal by sequentially connecting the first resistor between the gate-source terminals of the plurality of FETs through a switch. 제1항에 있어서,
상기 제어부는 상기 복수의 FET 중 상기 제1 저항이 연결되는 FET의 동작과 나머지 FET의 동작을 비교하여 이상을 검출하는 진단 회로.The method of claim 1,
and the controller compares the operation of the FET to which the first resistor is connected among the plurality of FETs with the operation of the remaining FETs to detect an abnormality. 모터를 제어하는 복수의 FET 중 어느 하나의 게이트-소스 단자에 제1 저항을 병렬 연결하는 단계; 및
상기 제1 저항이 병렬 연결되는 FET의 게이트-소스 간 전압 강하 여부를 판단하는 단계를 포함하는 진단 방법.connecting a first resistor in parallel to a gate-source terminal of any one of a plurality of FETs for controlling a motor; and
and determining whether a gate-source voltage drop of the FET to which the first resistor is connected in parallel. 제11항에 있어서,
상기 제1 저항이 병렬 연결되는 FET의 게이트-소스 간 전압 강하 여부를 판단하는 단계는,
상기 제1 저항이 병렬 연결되는 FET의 게이트-소스 간 전압이 미리 설정된 제1 전압에 도달하는 시간을 측정하는 단계; 및
상기 측정된 시간이 미리 설정되는 제1 시간보다 작은 경우 이상 발생으로 판단하는 단계를 포함하는 진단 방법.12. The method of claim 11,
The step of determining whether the gate-source voltage drop of the FET to which the first resistor is connected in parallel comprises:
measuring a time for which the gate-source voltage of the FET to which the first resistor is connected in parallel reaches a preset first voltage; and
and determining that an abnormality has occurred when the measured time is less than a preset first time. 제11항에 있어서,
상기 제1 저항이 병렬 연결되는 FET의 게이트-소스 간 전압 강하 여부를 판단하는 단계는,
상기 복수의 FET 각각의 게이트-소스 단자 사이에 순차적으로 상기 제1 저항을 병렬 연결하고, 상기 제1 저항이 병렬 연결되는 FET의 동작과 나머지 FET의 동작을 비교하는 진단 방법.

12. The method of claim 11,
The step of determining whether the gate-source voltage drop of the FET to which the first resistor is connected in parallel comprises:
A diagnostic method comprising sequentially connecting the first resistor in parallel between the gate-source terminals of each of the plurality of FETs in parallel, and comparing the operation of the FET to which the first resistor is connected in parallel with the operation of the remaining FETs.
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