KR20220089206A

KR20220089206A - 전계 발광 표시장치와 그 구동방법

Info

Publication number: KR20220089206A
Application number: KR1020200179621A
Authority: KR
Inventors: 노순철; 김태궁; 윤준우; 서창우
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-12-21
Filing date: 2020-12-21
Publication date: 2022-06-28

Abstract

본 명세서의 실시예에 따른 복수의 픽셀 라인들이 구비되고, 각 픽셀 라인이 다수의 픽셀들로 이루어진 표시 패널; 상기 픽셀 라인들에 대한 센싱 순서가 그룹 단위로 랜덤(random)하게 미리 설정되어 있는 룩업 테이블; 및 상기 센싱 순서에 따라 상기 픽셀 라인들을 1 그룹씩 랜덤(random)하게 그룹 센싱(group sensing)하되, 각 그룹 내에서 대표 픽셀 라인들만을 파셜 센싱(partial sensing)하는 센싱 회로를 포함한다.

Description

전계 발광 표시장치와 그 구동방법{Electroluminescence Display Device And Driving Method Of The Same}

본 명세서는 전계 발광 표시장치와 그 구동방법에 관한 것이다.

전계 발광 표시장치에 포함된 픽셀 회로 소자들은 구동 시간이 경과함에 따라 열화되므로, 픽셀들 간에 구동 특성 편차가 생길 수 있다. 이러한 구동 특성 편차는 휘도 차이를 초래하므로, 이를 보상하지 않으면 원하는 영상을 구현하기 어렵다.

픽셀 열화를 센싱하고, 그 센싱 결과를 기초로 영상 데이터를 보상하는 기술이 알려져 있으나, 센싱에 소요되는 시간으로 인해 보상 주기가 긴 문제가 있다. 이러한 문제는 고 해상도 모델에서 더욱 두드러진다.

따라서, 본 명세서는 센싱에 소요되는 시간과 보상 주기를 단축할 수 있도록 한 전계 발광 표시장치와 그 구동방법을 제공한다.

본 명세서의 실시예에 따라 복수의 픽셀 라인들이 구비되고, 각 픽셀 라인이 다수의 픽셀들로 이루어진 전계 발광 표시장치의 구동방법은, 상기 픽셀 라인들에 대한 센싱 순서가 그룹 단위로 랜덤(random)하게 미리 설정되어 있는 룩업 테이블을 로딩하는 단계; 및 상기 센싱 순서에 따라 상기 픽셀 라인들을 1 그룹씩 랜덤(random)하게 그룹 센싱(group sensing)하되, 각 그룹 내에서 대표 픽셀 라인들만을 파셜 센싱(partial sensing)하는 단계를 포함한다.

본 명세서에 따르면, 센싱 모드에서 각 픽셀 라인 그룹들을 대상으로 하여, 파셜 센싱(partial sensing)과 보상값 보간(interpolation) 연산이 결부된 랜덤 라인 인터벌 센싱(Random Line Interval sensing, RLI 센싱)을 구현함으로써, 센싱에 소요되는 시간과 보상값 업데이트 주기를 단축하여 단기 잔상을 효과적으로 보상할 수 있다.

본 명세서에 따르면, 파셜 센싱이 이뤄지는 대표 픽셀 라인들의 위치를 주기적으로 변경함으로써, 보상값 업데이트 주기를 단축시키면서도 보상의 정확성을 높일 수 있다.

본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 도면이다.
도 2는 도 1의 표시패널에 구비된 픽셀 어레이의 일 예를 보여주는 도면이다.
도 3은 도 2의 픽셀 어레이에 연결된 데이터 구동부의 일 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 픽셀의 일 등가 회로도이다.
도 5는 도 2의 픽셀 어레이에 연결된 데이터 구동부의 다른 구성을 보여주는 도면이다.
도 6은 도 5에 도시된 픽셀의 일 등가 회로도이다.
도 7은 1 프레임 기간 내에 포함된 수직 액티브 구간과 수직 블랭크 구간을 보여주는 도면이다.
도 8은 본 명세서의 실시예에 따른 전계 발광 표시장치의 구동방법을 보여주는 도면이다.
도 9는 본 명세서의 실시예에 따른 랜덤 라인 인터벌 방식의 일 예를 보여주는 도면이다.
도 10은 도 9의 랜덤 라인 인터벌 방식을 구현하기 위한 대표 픽셀 라인들의 그룹핑 정보가 맵핑된 룩업 테이블을 보여주는 도면이다.
도 11a 내지 도 11c는 도 9 및 도 10의 그룹 1에 대한 랜덤 라인 인터벌 센싱 및 보간을 통한 보상값 도출 과정을 보여주는 도면들이다.
도 12는 동일한 수직 블랭크 구간 내에서, A 그룹에 대한 센싱 동작과 B 그룹에 대한 보상 동작이 병행해서 수행되는 것을 보여주는 도면이다.
도 13은 랜덤 라인 인터벌 방식을 구현하기 위한 대표 픽셀 라인들의 그룹핑 정보가 서로 다르게 맵핑된 복수의 룩업 테이블들을 보여주는 도면이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현되거나 또는 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.

한편, 본 명세서에서 TFT의 반도체층은 옥사이드 소자, 아몰포스 실리콘 소자, 폴리 실리콘 소자 중 적어도 어느 하나로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 도면이다. 그리고, 도 2는 도 1의 표시패널에 구비된 픽셀 어레이의 일 예를 보여주는 도면이다.

도 1 및 도 2를 참조하면, 본 명세서의 일 실시예에 따른 전계 발광 표시장치는 표시패널(10), 드라이버 IC(D-IC)(20), 보상 IC(30), 호스트 시스템(40), 및 저장 메모리(50)를 포함할 수 있다. 본 명세서의 패널 구동부는 표시패널(10)에 구비된 게이트 구동부(15)와, 드라이버 IC(D-IC)(20)에 내장된 데이터 구동부(25)를 포함한다.

표시패널(10)에는 다수의 픽셀 라인들(L1~L4)이 구비되고, 각 픽셀라인에는 다수의 픽셀들(PXL)과 복수의 신호라인들이 포함된다. 본 명세서에서 설명되는 “픽셀 라인”은 물리적인 신호라인이 아니라, 게이트라인(160)의 연장 방향을 따라 서로 이웃한 픽셀들(PXL)과 신호 라인들의 집합체를 의미한다. 신호 라인들은 픽셀들(PXL)에 디스플레이용 데이터전압(VDIS)과 센싱용 데이터전압(VSEN)을 공급하기 위한 데이터라인들(140), 픽셀들(PXL)에 기준전압(VREF)을 공급하기 위한 기준전압 라인들(150), 픽셀들(PXL)에 게이트신호를 공급하는 게이트라인들(160), 및 픽셀들(PXL)에 고전위 픽셀 전압을 공급하기 위한 고전위 전원 라인들(PWL)을 포함할 수 있다.

표시패널(10)의 픽셀들(PXL)은 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성한다. 도 2의 픽셀 어레이에 포함된 각 픽셀(PXL)는 데이터라인들(140) 중 어느 하나에, 기준전압 라인들(150) 중 어느 하나에, 고전위 전원 라인들(PWL) 중 어느 하나에, 그리고 게이트라인들(160) 중 어느 하나에 연결될 수 있다. 도 2의 픽셀 어레이에 포함된 각 픽셀(PXL)은 복수의 게이트라인들(160)에 연결될 수도 있다. 그리고, 도 2의 픽셀 어레이 포함된 각 픽셀(PXL)은 전원 생성부로부터 저전위 픽셀 전압을 더 공급받을 수 있다. 전원생성부는 저전위 전원 라인 또는 패드부를 통해서 저전위 픽셀 전압을 픽셀(PXL)에 공급할 수 있다.

표시패널(10)에는 게이트 구동부(15)가 내장될 수 있다.

게이트 구동부(15)는 도 2의 픽셀 어레이의 게이트라인들(160)에 연결된 복수의 스테이지들을 포함할 수 있다. 스테이지들은 픽셀들(PXL)의 스위치 소자들을 제어하기 위한 게이트신호를 생성하여 게이트라인들(160)에 공급할 수 있다.

드라이버 IC(D-IC)(20)는 타이밍 제어부(21)와 데이터 구동부(25)를 포함할 수 있다. 데이터 구동부(25)는 센싱부(22)와 구동전압 생성부(23)를 포함할 수 있으나, 이에 한정되지 않는다. 센싱부(22)는 청구항에 기재된 센싱 회로를 포함한다.

타이밍 제어부(21)는 호스트 시스템(40)으로부터 입력되는 타이밍 신호들, 예컨대 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등을 참조로 게이트 구동부(15)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와, 데이터 구동부(25)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 생성할 수 있다.

데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함할 수 있으나 이에 한정되지 않는다. 소스 스타트 펄스는 구동전압 생성부(23)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호는 구동전압 생성부(23)의 출력 타이밍을 제어한다.

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock) 등을 포함할 수 있으나, 이에 한정되지 않는다. 게이트 스타트 펄스는 첫 번째 게이트 출력을 생성하는 스테이지에 인가되어 그 스테이지의 동작을 활성화한다. 게이트 쉬프트 클럭은 스테이지들에 공통으로 입력되는 것으로서 게이트 스타트 펄스를 쉬프트시키기 위한 클럭신호이다.

타이밍 제어부(21)는 패널 구동부의 동작 타이밍을 제어함으로써, 각 프레의 수직 블랭크 구간에서 픽셀들(PXL)의 구동 특성을 센싱할 수 있다. 여기서, 수직 블랭크 구간은 이웃한 수직 액티브 구간들 사이에 위치한다. 수직 액티브 구간은 화면 재생을 위해 영상 데이터가 표시패널(10)에 기입되는 기간이며, 영상 데이터가 기입되지 않는 수직 블랭크 구간보다 길다. 픽셀들(PXL)의 구동 특성은 픽셀들(PXL)에 포함된 구동 소자들의 문턱전압과 전자 이동도, 및 발광 소자들의 동작 전압 등을 포함할 수 있다.

타이밍 제어부(21)는 수직 액티브 구간에서 디스플레이 구동을 위한 디스플레이 모드를 실행하고, 수직 블랭크 구간에서 센싱 구동을 위한 센싱 모드를 실행한다. 센싱 구동은 센싱 대상 픽셀 라인에 포함된 픽셀들(PXL)에 센싱용 데이터전압(VSEN)을 기입하여 해당 픽셀들(PXL)의 구동 특성을 센싱하고, 센싱 결과 데이터(SDATA)를 기초로 해당 픽셀들(PXL)의 구동 특성 변화를 보상하기 위한 보상값을 업데이트하는 것을 의미한다. 그리고, 디스플레이 구동은 업데이트된 보상값을 기반으로 하여, 해당 픽셀들(PXL)에 입력될 디지털 영상 데이터를 보정하고, 보정된 영상 데이터(CDATA)에 대응되는 디스플레이용 데이터전압(VDIS)을 해당 픽셀들(PXL)에 인가하여 입력 영상을 표시하는 것을 의미한다. 타이밍 제어부(21)는 디스플레이 구동을 위한 타이밍 제어신호들(GDC,DDC)과 센싱 구동을 위한 타이밍 제어신호들(GDC,DDC)을 서로 다르게 생성할 수 있다.

타이밍 제어부(21)는 센싱 모드에서, 랜덤 라인 인터벌 센싱(Random Line Interval sensing)(이하, RLI 센싱)을 구현한다. RLI 센싱은 센싱에 소요되는 시간과 보상값 업데이트 주기를 단축하여 단기 잔상을 보상하는 데 효과적이다. 또한, RLI 센싱은 기본적으로 데이터 스캔 순서와 무관한 비 순차 센싱 방식을 채택하기 때문에, 시각적인 적분 효과에 의해 센싱되고 있는 픽셀 라인이 시인되지 않는 장점도 있다.

RLI 센싱을 위해, 타이밍 제어부(21)는 픽셀 라인들에 대한 센싱 순서가 그룹 단위로 랜덤하게 미리 설정된 룩업 테이블을 더 포함할 수 있다. RLI 센싱에 따르면, 각 그룹에서 픽셀 라인들 전부가 풀 센싱(full sensing)되지 않고 대표 픽셀 라인만이 파셜 센싱(partial sensing)되기 때문에, 센싱에 소요되는 시간이 단축될 수 있다. RLI 센싱에 따르면, 각 그룹에서 대표 픽셀 라인을 제외한 나머지 픽셀 라인에 대한 보상값이 보간(interpolation) 연산을 통해 도출되기 때문에, 화면 전체의 모든 픽셀 라인들에 대한 보상 주기가 단축될 수 있다.

구동전압 생성부(23)는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(Digital to Analog converter, 이하 DAC라 함)로 구현된다. 구동전압 생성부(23)는 센싱 구동에 필요한 센싱용 데이터전압(VSEN)과 디스플레이 구동에 필요한 디스플레이용 데이터전압(VDIS)을 생성하여 데이터라인들(140)에 공급한다. 구동전압 생성부(23)는 센싱 구동과 디스플레이 구동에 더 필요한 기준 전압(VREF)을 생성하여 기준전압 라인들(150)에 공급한다.

디스플레이용 데이터전압(VDIS)은 보정 영상 데이터(CDATA)에 대한 디지털-아날로그 변환 결과로서, 계조값 및 보상값에 따라 픽셀 단위로 그 크기가 달라질 수 있다. 센싱용 데이터전압(VSEN)은 컬러 별로 구동소자의 구동 특성이 다름을 고려하여 R(적색),G(녹색),B(청색),W(백색) 픽셀들 단위로 다르게 설정될 수 있다.

센싱부(22)는 룩업 테이블에 그룹 별로 맵핑되어 있는 대표 픽셀 라인들의 그룹핑 정보에 따라 해당 대표 픽셀 라인들을 대상으로 RLI 센싱을 수행한다. 다시 말해, 센싱부(22)는 랜덤하게 설정된 센싱 순서에 따라 픽셀 라인들을 1 그룹씩 랜덤하게 그룹 센싱(group sensing)하되, 각 그룹 내에서 대표 픽셀 라인들만을 파셜 센싱(partial sensing)한다.

센싱부(22)는 RLI 센싱을 위해, 픽셀들(PXL)의 구동 특성을 리드 아웃 라인들을 통해 센싱할 수 있다. 리드 아웃 라인들은 데이터라인들(140)로 구현될 수도 있고 기준전압 라인들(150)로 구현될 수도 있다. 다만, 데이터라인들(140)을 리드 아웃 라인으로 활용하면 데이터 출력 채널과 센싱 채널을 일원화할 수 있어 드라이버 IC(D-IC)(20)의 패드 수 절감에 유리하다. 센싱부(22)는 픽셀의 구동 특성이 반영된 픽셀 전류를 센싱하는 전류 센싱형으로 구현될 수 있고, 픽셀의 구동 특성이 반영된 픽셀 노드 전압을 센싱하는 전압 센싱형으로 구현될 수도 있다. 센싱부(22)는 복수의 아날로그 센싱값들을 복수개의 ADC(Aanlog-Digital Conveter)들을 이용하여 동시에 병렬 처리할 수도 있고, 복수의 아날로그 센싱값들을 1개의 ADC를 이용하여 순차적으로 직렬 처리할 수도 있다. ADC는 미리 정해진 출력 레인지 내에서 아날로그 센싱값들을 RLI 센싱 결과 데이터(SDATA)로 변환한 후, 저장 메모리(50)로 공급한다.

저장 메모리(50)는 센싱 모드에서 센싱부(22)로부터 입력되는 RLI 센싱 결과 데이터(SDATA)를 저장한다. 저장 메모리(50)는 플래시 메모리로 구현될 수 있으나, 이에 한정되지 않는다.

보상 IC(30)는 보상부(31)와 보상 메모리(32)를 포함할 수 있다. 보상부(31)는 청구항에 기재된 보상 회로를 포함한다. 보상 메모리(32)는 저장 메모리(50)로부터 읽어들인 RLI 센싱 결과 데이터(SDATA)를 보상부(31)에 전달한다. 보상 메모리(32)는 RAM(Random Access Memory), 예컨대 DDR SDRAM(Double Date Rate Synchronous Dynamic RAM)일 수 있으나, 이에 한정되지 않는다. 보상부(31)는 저장 메모리(50)로부터 읽어들인 RLI 센싱 결과 데이터(SDATA)를 미리 정해진 보상 알고리즘에 적용하여 각 그룹 내의 대표 픽셀 라인들에 대한 제1 보상값을 산출한다. 그리고, 보상부(31)는 각 그룹 내에서 제1 보상값을 보간(interpolation)하여 대표 픽셀 라인 이외의 나머지 픽셀 라인들에 대한 제2 보상값을 도출한다. 여기서, 제1 보상값은 일 대표 픽셀 라인에 포함된 픽셀들 각각의 보상 오프셋(Offset)과 보상 게인(Gain)을 포함한다. 그리고, 제2 보상값은 일 나머지 픽셀 라인에 포함된 픽셀들 각각의 보상 오프셋(Offset)과 보상 게인(Gain)을 포함한다. 보상 IC(30)는 제1 보상값과 제2 보상값을 기반으로 입력 영상 데이터를 보정하고, 보정 영상 데이터(CDATA)를 드라이버 IC(20)에 공급한다.

도 3은 도 2의 픽셀 어레이에 연결된 데이터 구동부(25)의 일 구성을 보여주는 도면이다. 도 3의 데이터 구동부(25)는 픽셀들(PXL)의 구동 특성을 기준 전압라인들(150)을 통해 센싱하기 위한 것이다.

도 3을 참조하면, 데이터 구동부(25)는 데이터라인(140)을 통해 픽셀(PXL)의 제1 노드(구동 소자의 게이트전극에 연결됨)에 접속되고, 기준 전압라인(150)을 통해 픽셀(PXL)의 제2 노드(구동 소자의 소스전극에 연결됨)에 접속될 수 있다. 픽셀(PXL)의 제2 노드에는 구동 특성이 반영된 픽셀 전류(IPIX)가 흐르기 때문에, 제2 스위치 소자를 통해 제2 노드에 접속된 기준 전압라인(150)이 리드 아웃 라인으로 활용될 수 있다.

기준 전압라인(150)은 연결 스위치(SX1,SX2)를 통해 구동전압 생성부(23)와 센싱부(22)에 선택적으로 연결된다. 구동전압 생성부(23)는 센싱용 데이터전압(VSEN)과 디스플레이용 데이터전압(VDIS)을 생성하는 제1 구동전압 생성부(DAC1)와 기준전압(VREF)을 생성하는 제2 구동전압 생성부(DAC2)를 포함할 수 있다. 기준 전압라인(150)과 제2 구동전압 생성부(DAC2) 사이에는 제1 연결 스위치(SX1)가 접속되고, 기준 전압라인(150)과 센싱부(22) 사이에는 제2 연결 스위치(SX2)가 접속된다. 제1 연결 스위치(SX1)와 제2 연결 스위치(SX2)는 선택적으로 턴 온 된다. 기준전압(VREF)이 픽셀(PXL)에 기입되는 타이밍에 동기하여 제1 연결 스위치(SX1)만이 턴 온 되고, 픽셀(PXL)에 흐르는 픽셀 전류(IPIX)를 센싱하는 타이밍에 동기하여 제2 연결 스위치(SX2)만이 턴 온 된다. 따라서, 기준 전압라인(150)은 제1 및 제2 연결 스위치들(SX1,SX2)를 통해 제2 구동전압 생성부(DAC2)와 센싱부(22)에 선택적으로 연결된다.

도 4는 도 3에 도시된 픽셀의 일 등가 회로도이다.

도 4를 참조하면, 기준전압 라인(150)을 리드 아웃 라인으로 활용하는 일 픽셀(PXL)은 발광 소자(EL), 구동 TFT(DT), 스위치 TFT들(ST1,ST2), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1,ST2)은 NMOS로 구현될 수 있으나 이에 한정되지 않는다. 또한, 스위치 TFT들(ST1,ST2)은 동일한 게이트신호(SCAN)에 따라 동작될 수도 있고, 서로 다른 게이트신호에 따라 동작될 수도 있다. 스위치 TFT들(ST1,ST2)이 서로 다른 게이트신호에 따라 동작되는 경우, 스위치 TFT들(ST1,ST2)의 게이트전극들은 서로 다른 게이트라인에 연결될 수 있다.

발광 소자(EL)는 구동 TFT(DT)로부터 인입되는 픽셀 전류에 대응되는 세기로 발광하는 발광 소자이다. 발광 소자(EL)는 유기 발광층을 포함한 유기발광다이오드로 구현될 수도 있고, 무기 발광층을 포함한 무기발광다이오드로 구현될 수도 있다. 발광 소자(EL)의 애노드 전극은 제2 노드(N2)에 접속되고, 캐소드 전극은 저전위 픽셀 전압(EVSS)의 입력단에 접속된다.

구동 TFT(DT)는 게이트-소스 간 전압에 대응하여 픽셀 전류를 생성하는 구동 소자이다. 구동 TFT(DT)의 게이트전극은 제1 노드(N1)에 접속되고, 제1 전극은 고전위 전원 라인(PWL)을 통해 고전위 픽셀 전압(EVDD)의 입력단에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.

스위치 TFT들(ST1,ST2)은 구동 TFT(DT)의 게이트-소스 간 전압을 설정하고, 구동 TFT(DT)의 제2 전극과 기준전압 라인(150)을 연결하는 스위치 소자들이다.

제1 스위치 TFT(ST1)는 데이터라인(140)과 제1 노드(N1) 사이에 접속되어 게이트라인(160)으로부터의 게이트신호(SCAN)에 따라 턴 온 된다. 제1 스위치 TFT(ST1)는 디스플레이 구동 또는 센싱 구동을 위한 프로그래밍 시에 턴 온 된다. 제1 스위치 TFT(ST1)가 턴 온 될 때, 센싱용 데이터전압(VSEN) 또는 디스플레이용 데이터전압(VDIS)이 제1 노드(N1)에 인가된다. 제1 스위치 TFT(ST1)의 게이트전극은 게이트라인(160)에 접속되고, 제1 전극은 데이터 라인(140)에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다.

제2 스위치 TFT(ST2)는 기준전압 라인(150)과 제2 노드(N2) 사이에 접속되어 게이트라인(160)으로부터의 게이트신호(SCAN)에 따라 턴 온 된다. 제2 스위치 TFT(ST2)는 디스플레이 구동 또는 센싱 구동을 위한 프로그래밍 시에 턴 온 되어, 기준 전압(VREF)을 제2 노드(N2)에 인가한다. 또한, 제2 스위치 TFT(ST2)는 센싱 구동 중의 센싱 기간에서도 턴 온 되어 구동 TFT(DT)에 흐르는 픽셀 전류를 기준전압 라인(150)에 인가한다. 제2 스위치 TFT(ST2)의 게이트전극은 게이트라인(160)에 접속되고, 제1 전극은 기준전압 라인(150)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.

스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 일정 기간 동안 유지한다.

도 5는 도 2의 픽셀 어레이에 연결된 데이터 구동부(25)의 다른 구성을 보여주는 도면이다. 도 5의 데이터 구동부(25)는 픽셀들(PXL)의 구동 특성을 데이터라인(140)을 통해 센싱하기 위한 것이다.

도 5를 참조하면, 데이터 구동부(25)는 기준 전압라인(150)을 통해 픽셀(PXL)의 제1 노드(구동 소자의 게이트전극에 연결됨)에 접속되고, 데이터라인(140)을 통해 픽셀(PXL)의 제2 노드(구동 소자의 소스전극에 연결됨)에 접속될 수 있다. 픽셀(PXL)의 제2 노드에는 구동 특성이 반영된 픽셀 전류(IPIX)가 흐르기 때문에, 제2 스위치 소자를 통해 제2 노드에 접속된 데이터라인(140)이 리드 아웃 라인으로 활용될 수 있다.

데이터라인(140)은 연결 스위치(SX1,SX2)를 통해 구동전압 생성부(23)와 센싱부(22)에 선택적으로 연결된다. 구동전압 생성부(23)는 센싱용 데이터전압(VSEN)과 디스플레이용 데이터전압(VDIS)을 생성하는 제1 구동전압 생성부(DAC1)와 기준전압(VREF)을 생성하는 제2 구동전압 생성부(DAC2)를 포함할 수 있다. 데이터라인(140)과 제1 구동전압 생성부(DAC1) 사이에는 제1 연결 스위치(SX1)가 접속되고, 데이터라인(140)과 센싱부(22) 사이에는 제2 연결 스위치(SX2)가 접속된다. 제1 연결 스위치(SX1)와 제2 연결 스위치(SX2)는 선택적으로 턴 온 된다. 센싱용 데이터전압(VSEN)과 디스플레이용 데이터전압(VDIS)이 픽셀(PXL)에 기입되는 타이밍에 동기하여 제1 연결 스위치(SX1)만이 턴 온 되고, 픽셀(PXL)에 흐르는 픽셀 전류(IPIX)를 센싱하는 타이밍에 동기하여 제2 연결 스위치(SX2)만이 턴 온 된다. 따라서, 데이터라인(140)은 제1 및 제2 연결 스위치들(SX1,SX2)를 통해 제1 구동전압 생성부(DAC1)와 센싱부(22)에 선택적으로 연결된다.

도 6은 도 5에 도시된 픽셀의 일 등가 회로도이다.

도 6을 참조하면, 데이터라인(140)을 리드 아웃 라인으로 활용하는 일 픽셀(PXL)은 발광 소자(EL), 구동 TFT(DT), 스위치 TFT들(ST1,ST2), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1,ST2)은 NMOS로 구현될 수 있으나 이에 한정되지 않는다. 또한, 스위치 TFT들(ST1,ST2)은 동일한 게이트신호(SCAN)에 따라 동작될 수도 있고, 서로 다른 게이트신호에 따라 동작될 수도 있다. 스위치 TFT들(ST1,ST2)이 서로 다른 게이트신호에 따라 동작되는 경우, 스위치 TFT들(ST1,ST2)의 게이트전극들은 서로 다른 게이트라인에 연결될 수 있다.

스위치 TFT들(ST1,ST2)은 구동 TFT(DT)의 게이트-소스 간 전압을 설정하고, 구동 TFT(DT)의 제2 전극과 데이터라인(140)을 연결하는 스위치 소자들이다.

제1 스위치 TFT(ST1)는 기준 전압라인(150)과 제1 노드(N1) 사이에 접속되어 게이트라인(160)으로부터의 게이트신호(SCAN)에 따라 턴 온 된다. 제1 스위치 TFT(ST1)는 디스플레이 구동 또는 센싱 구동을 위한 프로그래밍 시에 턴 온 된다. 제1 스위치 TFT(ST1)가 턴 온 될 때, 기준전압(VREF)이 제1 노드(N1)에 인가된다. 제1 스위치 TFT(ST1)의 게이트전극은 게이트라인(160)에 접속되고, 제1 전극은 기준 전압라인(150)에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다.

제2 스위치 TFT(ST2)는 데이터라인(140)과 제2 노드(N2) 사이에 접속되어 게이트라인(160)으로부터의 게이트신호(SCAN)에 따라 턴 온 된다. 제2 스위치 TFT(ST2)는 디스플레이 구동 또는 센싱 구동을 위한 프로그래밍 시에 턴 온 되어, 센싱용 데이터전압(VSEN) 또는 디스플레이용 데이터전압(VDIS)을 제2 노드(N2)에 인가한다. 또한, 제2 스위치 TFT(ST2)는 센싱 구동 중의 센싱 기간에서도 턴 온 되어 구동 TFT(DT)에서 생성된 픽셀 전류를 데이터라인(140)에 인가한다. 제2 스위치 TFT(ST2)의 게이트전극은 게이트라인(160)에 접속되고, 제1 전극은 데이터라인(140)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.

도 7은 1 프레임 기간 내에 포함된 수직 액티브 구간과 수직 블랭크 구간을 보여주는 도면이다.

도 7을 참조하면, 1 프레임 기간은 수직 액티브 구간(Vactive)과 수직 블랭크 구간(Vblank)으로 이루어진다. 디스플레이 모드가 실행되는 수직 액티브 구간(Vactive)과 센싱 모드가 실행되는 수직 블랭크 구간(Vblank)은 데이터 인에이블 신호(DE)를 기준으로 정해진다. 데이터 인에이블 신호(DE)는 1 수평 기간(1H)을 주기로 로직 하이(LH)에서 로직 로우(LL), 혹은 그 반대로 트랜지션(transition)을 반복한다. 데이터 인에이블 신호(DE)의 1 트랜지션 주기는 영상 표시용 1 데이터전압의 기입 타이밍에 동기된다.

수직 액티브 구간은 데이터 인에이블 신호(DE)의 트랜지션 구간에 대응된다. 그리고, 수직 블랭크 구간은 데이터 인에이블 신호(DE)의 넌 트랜지션(non-transition) 구간에 대응되며 영상 표시용 데이터전압의 기입이 중지되는 기간이다. 수직 블랭크 구간 동안에는 데이터 인에이블 신호(DE)가 트랜지션 없이 로직 로우(LL) 상태를 유지한다. 수직 블랭크 구간 동안에 RLI 센싱을 구현하면, 단기 잔상에 대한 실시간 보상이 가능해지는 장점이 있다.

도 8은 본 명세서의 실시예에 따른 전계 발광 표시장치의 구동방법을 보여주는 도면이다.

도 8을 참조하면, 이 전계 발광 표시장치의 구동방법은 룩업 테이블에 미리 설정된 센싱 순서에 대응되도록 픽셀 라인들을 그룹핑한다(S10).

이 전계 발광 표시장치의 구동방법은 센싱 순서에 따라 픽셀 라인들을 1 그룹씩 랜덤(random)하게 그룹 센싱(group sensing)하되, 각 그룹 내에서 대표 픽셀 라인들만을 파셜 센싱(partial sensing)함으로써, RLI 센싱을 구현한다(S20).

이 전계 발광 표시장치의 구동방법은 각 그룹 내에서 대표 픽셀 라인들에 대한 파셜 센싱값을 기반으로 대표 픽셀 라인들에 대한 제1 보상값을 도출하고, 각 그룹 내에서 상기 제1 보상값을 보간(interpolation)하여 각 그룹의 나머지 픽셀 라인들에 대한 제2 보상값을 도출한다. 그리고, 이 전계 발광 표시장치의 구동방법은 상기 제1 보상값과 상기 제2 보상값을 기반으로 해당 그룹의 픽셀 라인들에 기입될 영상 데이터를 보정한다(S30).

이 전계 발광 표시장치의 구동방법은 상기 센싱 순서에 따른 마지막 그룹까지 위의 S20,S30 단계를 반복함으로써, 화면 전체의 모든 픽셀 라인들에 기입될 영상 데이터를 보정한다(S40).

도 9는 본 명세서의 실시예에 따른 랜덤 라인 인터벌 방식의 일 예를 보여주는 도면이다. 그리고, 도 10은 도 9의 랜덤 라인 인터벌 방식을 구현하기 위한 대표 픽셀 라인들의 그룹핑 정보가 맵핑된 룩업 테이블을 보여주는 도면이다.

도 9의 RLI 센싱에 따르면, 그룹 1, 그룹 4, 그룹 2, 그룹 3 순으로 파셜 센싱이 수행될 수 있다. 일 예로서, 그룹들 1 내지 4는 각각 5개의 픽셀 라인들을 포함할 수 있다. 그룹 1은 픽셀 라인들 L0~L4을 포함하고, 그룹 2는 픽셀 라인들 L5~L9를 포함하고, 그룹 3은 픽셀 라인들 L10~L14을 포함하고, 그룹 4는 픽셀 라인들 L15~L19를 포함할 수 있다.

도 9의 RLI 센싱은 도 10의 룩업 테이블(LUT)에 설정된 그룹 센싱 순서에 따른다. 도 9의 RLI 센싱을 위해, 도 10의 룩업 테이블(LUT)에는 각 그룹의 대표 픽셀 라인들에 대한 그룹핑 정보(즉, RLI 센싱 순서 정보)가 맵핑되어 있다. 예를 들어, 도 10의 룩업 테이블(LUT)에는, 그룹 1의 대표 픽셀 라인들(L0와 L4), 이어서 그룹 4의 대표 픽셀 라인들(L15와 L19), 이어서 그룹 2의 대표 픽셀 라인들(L5와 L9), 이어서 그룹 3의 대표 픽셀 라인들(L10와 L14)이 센싱 순서에 따라 맵핑되어 있다.

도 11a 내지 도 11c는 도 9 및 도 10의 그룹 1에 대한 랜덤 라인 인터벌 센싱 및 보간을 통한 보상값 도출 과정을 보여주는 도면들이다.

도 11a 를 참조하면, 본 명세서의 센싱 회로는 그룹 1에서 대표 픽셀 라인들(L0와 L4)만을 센싱 하여, 대표 픽셀 라인들(L0와 L4)에 대한 파셜 센싱값을 출력한다. 한편, 센싱 회로는 그룹 1에서 대표 픽셀 라인들(L0와 L4)을 제외한 나머지 픽셀 라인들(L1,L2,L3)에 대해서는 센싱하지 않는다.

도 11a 를 참조하면, 본 명세서의 보상 회로는 대표 픽셀 라인들(L0와 L4)에 대한 파셜 센싱값을 미리 설정된 보상 알고리즘에 적용하여 대표 픽셀 라인들(L0와 L4)에 대한 제1 보상값을 산출한다.

도 11b 및 도 11c를 참조하면, 본 명세서의 보상 회로는 대표 픽셀 라인들(L0와 L4)에 대한 제1 보상값을 미리 설정된 보간 알고리즘에 적용하여 나머지 픽셀 라인들(L1,L2,L3)에 대한 제2 보상값을 산출한다.

이러한 파셜 센싱 및 보간을 통한 그룹 1의 보상값 도출 과정은 도 9 및 도 10의 나머지 그룹들에 대한 보상값들 도출 과정에도 그대로 적용될 수 있다.

한편, 전술한 센싱 회로의 동작과 보상 회로의 동작은 센싱 모드가 이뤄지는 수직 블랭크 구간에서 활성화된다.

도 12는 동일한 수직 블랭크 구간 내에서, A 그룹에 대한 센싱 동작과 B 그룹에 대한 보상 동작이 병행해서 수행되는 것을 보여주는 도면이다.

도 12를 참조하면, RLI 센싱이 도 9 및 도 10과 같은 센싱 순서로 이뤄지는 경우, 제1 수직 블랭크 구간(Vblank1)에서 그룹 1에 대한 파셜 센싱이 수행되고, 제2 수직 블랭크 구간(Vblank2)에서 그룹 4에 대한 파셜 센싱 동작과 그룹 1에 대한 보상값 도출 동작이 병행해서 수행될 수 있다. 그리고, 제3 수직 블랭크 구간(Vblank3)에서 그룹 2에 대한 파셜 센싱 동작과 그룹 4에 대한 보상값 도출 동작이 병행해서 수행되고, 마찬가지 방법으로 제4 수직 블랭크 구간에서 그룹 3에 대한 파셜 센싱 동작과 그룹 2에 대한 보상값 도출 동작이 병행해서 수행될 수 있다.

도 12와 같이, 동일한 수직 블랭크 구간 내에서, A 그룹에 대한 센싱 동작과 B 그룹에 대한 보상 동작이 병행해서 수행되면, 보상값 업데이트 주기가 더욱 단축되는 효과가 있다.

도 13은 랜덤 라인 인터벌 방식을 구현하기 위한 대표 픽셀 라인들의 그룹핑 정보가 서로 다르게 맵핑된 복수의 룩업 테이블들을 보여주는 도면이다.

전술한 도 10에서, 룩업 테이블(LUT)은 1개이고, 대표 픽셀 라인들의 그룹핑 정보는 RLI 센싱 순서에 대응되도록 고정되게 맵핑된다. 이에 따르면, 화면 전체에서 대표 픽셀 라인들의 위치는 시간에 무관하게 고정된다.

이에 반해, 도 13은 복수 개의 룩업 테이블들(LUT1~LUT4)을 개시하고 있다. 복수 개의 룩업 테이블들(LUT1~LUT4)에서, 대표 픽셀 라인들의 그룹핑 정보는 RLI 센싱 순서에 대응되도록 서로 다르게 맵핑되어 있다. 다시 말해, 복수 개의 룩업 테이블들(LUT1~LUT4)에서, 대표 픽셀 라인들의 그룹핑 정보는 RLI 센싱 순서에 맞게 대표 픽셀 라인들의 서로 다른 위치들을 특정한다.

예를 들어, 제1 룩업 테이블(LUT1)에서, 첫 번째 센싱 그룹의 대표 픽셀 라인들은 L0~L4이고, 두 번째 센싱 그룹의 대표 픽셀 라인들은 L35~L39이고, 세 번째 센싱 그룹의 대표 픽셀 라인들은 L70~L74이고, 네 번째 센싱 그룹의 대표 픽셀 라인들은 L115~L119이 된다.

제2 룩업 테이블(LUT2)에서, 첫 번째 센싱 그룹의 대표 픽셀 라인들은 L1~L5이고, 두 번째 센싱 그룹의 대표 픽셀 라인들은 L36~L40이고, 세 번째 센싱 그룹의 대표 픽셀 라인들은 L71~L75이고, 네 번째 센싱 그룹의 대표 픽셀 라인들은 L116~L120이 된다.

제3 룩업 테이블(LUT3)에서, 첫 번째 센싱 그룹의 대표 픽셀 라인들은 L2~L6이고, 두 번째 센싱 그룹의 대표 픽셀 라인들은 L37~L41이고, 세 번째 센싱 그룹의 대표 픽셀 라인들은 L72~L76이고, 네 번째 센싱 그룹의 대표 픽셀 라인들은 L117~L121이 된다.

제4 룩업 테이블(LUT4)에서, 첫 번째 센싱 그룹의 대표 픽셀 라인들은 L3~L7이고, 두 번째 센싱 그룹의 대표 픽셀 라인들은 L38~L42이고, 세 번째 센싱 그룹의 대표 픽셀 라인들은 L73~L77이고, 네 번째 센싱 그룹의 대표 픽셀 라인들은 L118~L122가 된다.

이와 같이, 동일 순번의 센싱 그룹에 대응되는 대표 픽셀 라인들의 위치가 복수 개의 룩업 테이블들(LUT1~LUT4)에서 서로 다르다. 또한, 동일 순번의 센싱 그룹에 대응되는 대표 픽셀 라인들의 위치가 복수 개의 룩업 테이블들(LUT1~LUT4)에서 중첩되지 않는다.

따라서, 복수 개의 룩업 테이블들(LUT1~LUT4)이 번갈아 사용되는 경우 화면 전체의 모든 픽셀 라인들에 대한 파셜 센싱이 가능해진다. 이 경우, 사용되는 룩업 테이블이 바뀔 때마다 화면 전체에서 대표 픽셀 라인들의 위치가 변한다.

복수 개의 룩업 테이블들(LUT1~LUT4)을 번갈아 사용하는 도 13의 보상 방식에 따르면, 대표 픽셀 라인들의 위치가 주기적으로 변경될 수 있기 때문에, 도 10의 보상 방식에 비해 보상값의 정확성이 더 향상될 수 있다. 물론, 도 13의 보상 방식의 경우에도 보상값 업데이트 주기를 도 10의 수준으로 단축시킬 수 있다.

이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10: 표시패널 15: 게이트 구동부
20: 드라이버 IC 21: 타이밍 제어부
22: 센싱부

Claims

복수의 픽셀 라인들이 구비되고, 각 픽셀 라인이 다수의 픽셀들로 이루어진 표시 패널;
상기 픽셀 라인들에 대한 센싱 순서가 그룹 단위로 랜덤(random)하게 미리 설정되어 있는 룩업 테이블; 및
상기 센싱 순서에 따라 상기 픽셀 라인들을 1 그룹씩 랜덤(random)하게 그룹 센싱(group sensing)하되, 각 그룹 내에서 대표 픽셀 라인들만을 파셜 센싱(partial sensing)하는 센싱 회로를 포함한 전계 발광 표시장치.
제 1 항에 있어서,
상기 룩업 테이블에는,
상기 대표 픽셀 라인들의 그룹핑 정보가 상기 센싱 순서에 대응되도록 그룹 별로 맵핑되어 있는 전계 발광 표시장치.
제 2 항에 있어서,
상기 룩업 테이블은 1 개이고,
상기 대표 픽셀 라인들의 그룹핑 정보는 상기 센싱 순서에 대응되도록 고정되게 맵핑된 전계 발광 표시장치.
제 2 항에 있어서,
상기 룩업 테이블은 복수 개이고,
상기 복수 개의 룩업 테이블들에서, 상기 대표 픽셀 라인들의 그룹핑 정보가 상기 센싱 순서에 대응되도록 서로 다르게 맵핑되어 있는 전계 발광 표시장치.
제 4 항에 있어서,
상기 복수 개의 룩업 테이블들은 제1 룩업 테이블과 제2 룩업 테이블을 포함하고,
상기 제1 룩업 테이블에서 상기 대표 픽셀 라인들의 그룹핑 정보는 상기 센싱 순서에 맞게 상기 대표 픽셀 라인들의 제1 위치를 특정하고,
상기 제2 룩업 테이블에서 상기 대표 픽셀 라인들의 그룹핑 정보는 상기 센싱 순서에 맞게 상기 대표 픽셀 라인들의 제2 위치를 특정하며,
상기 제1 위치와 상기 제2 위치는 서로 다르고, 비 중첩되는 전계 발광 표시장치.
제 5 항에 있어서,
상기 제1 룩업 테이블과 상기 제2 룩업 테이블이 번갈아 사용되는 전계 발광 표시장치.
제 1 항에 있어서,
상기 센싱 회로는,
상기 각 그룹 내에서 상기 대표 픽셀 라인들을 제외한 나머지 픽셀 라인들을 센싱하지 않는 전계 발광 표시장치.
제 7 항에 있어서,
상기 픽셀 라인들에 대한 제1 보상값과 제2 보상값을 도출하고, 상기 제1 보상값과 상기 제2 보상값을 기반으로 상기 픽셀 라인들에 기입될 영상 데이터를 보정하는 보상 회로를 더 포함하고,
상기 보상 회로는,
상기 각 그룹 내에서 상기 대표 픽셀 라인들에 대한 상기 파셜 센싱값을 기반으로 상기 대표 픽셀 라인들에 대한 상기 제1 보상값을 도출하고, 상기 각 그룹 내에서 상기 제1 보상값을 보간(interpolation)하여 상기 나머지 픽셀 라인들에 대한 상기 제2 보상값을 도출하는 전계 발광 표시장치.
제 8 항에 있어서,
상기 센싱 회로와 상기 보상 회로는, 상기 픽셀 라인들로 상기 영상 데이터가 기입되지 않는 수직 블랭크 구간에서 동작하는 전계 발광 표시장치.
제 9 항에 있어서,
동일한 수직 블랭크 구간 내에서,
A 그룹의 대표 픽셀 라인들이 파셜 센싱되는 동안에, 상기 A 그룹에 앞서 센싱 완료된 B 그룹의 상기 픽셀 라인들에 대한 상기 제1 보상값과 상기 제2 보상값이 도출되는 전계 발광 표시장치.
제 1 항에 있어서,
상기 각 그룹 내에서 상기 대표 픽셀 라인들의 개수는 2개인 전계 발광 표시장치.
제 11 항에 있어서,
상기 각 그룹 내에서 상기 대표 픽셀 라인들을 제외한 나머지 픽셀 라인들은 상기 2개의 대표 픽셀 라인들의 사이에 위치하는 전계 발광 표시장치.
복수의 픽셀 라인들이 구비되고, 각 픽셀 라인이 다수의 픽셀들로 이루어진 전계 발광 표시장치의 구동방법에 있어서,
상기 픽셀 라인들에 대한 센싱 순서가 그룹 단위로 랜덤(random)하게 미리 설정되어 있는 룩업 테이블을 로딩하는 단계; 및
상기 센싱 순서에 따라 상기 픽셀 라인들을 1 그룹씩 랜덤(random)하게 그룹 센싱(group sensing)하되, 각 그룹 내에서 대표 픽셀 라인들만을 파셜 센싱(partial sensing)하는 단계를 포함한 전계 발광 표시장치의 구동방법.
제 13 항에 있어서,
상기 각 그룹 내에서 상기 대표 픽셀 라인들에 대한 상기 파셜 센싱값을 기반으로 상기 대표 픽셀 라인들에 대한 제1 보상값을 도출하고, 상기 각 그룹 내에서 상기 제1 보상값을 보간(interpolation)하여 상기 나머지 픽셀 라인들에 대한 상기 제2 보상값을 도출하는 단계; 및
상기 제1 보상값과 상기 제2 보상값을 기반으로 상기 픽셀 라인들에 기입될 영상 데이터를 보정하는 단계를 더 포함한 전계 발광 표시장치의 구동방법.