KR20220086179A - 표시장치 - Google Patents

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KR20220086179A
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최광용
한인효
이동윤
김현동
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엘지디스플레이 주식회사
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Abstract

실시예는 게이트 전극; 상기 게이트 전극 상에 배치되는 게이트 절연막; 상기 게이트 절연막 상에 배치되는 반도체층; 상기 반도체층 상에 배치되는 절연층; 상기 절연층 상에 배치되는 제1 전극; 상기 제1 전극 상에 배치되는 발광층; 및 상기 발광층 상에 배치되는 제2 전극을 포함하는 표시장치를 개시한다.

Description

표시장치{DISPLAY DEVICE}
실시예는 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 구분될 수 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 또한, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시장치로 구현될 수 있다.
이러한 유기 발광 표시장치는 디스플레이 패널에 다수의 서브픽셀이 매트릭스 형태로 배치되고, 서브픽셀이 나타내는 밝기를 제어함으로써 이미지를 표시할 수 있다. 그리고, 각각의 서브픽셀에는, 발광 소자와, 발광 소자를 구동하기 위한 회로 소자 등이 배치될 수 있다.
그러나, 기존의 표시장치는 서브픽셀에 배치되는 회로 소자 등에 의해 서브픽셀의 개구율을 높이기 어려운 문제점이 존재하며, 이로 인해 고해상도의 디스플레이 장치를 구현하는데 많은 어려움이 존재한다.
실시예는 픽셀들의 개구율을 증가시킬 수 있는 표시장치를 제공한다.
실시예는 잔상이 제거되고 소비전력을 낮출 수 있는 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 특징에 따른 표시장치는, 게이트 전극; 상기 게이트 전극 상에 배치되는 게이트 절연막; 상기 게이트 절연막 상에 배치되는 반도체층; 상기 반도체층 상에 배치되는 절연층; 상기 절연층 상에 배치되는 제1 전극; 상기 제1 전극 상에 배치되는 발광층; 및 상기 발광층 상에 배치되는 제2 전극을 포함한다.
상기 절연층은 저전위 전압 배선이 내측벽으로 연장된 관통홀을 포함하고, 상기 제2 전극은 상기 관통홀로 연장되어 상기 저전위 전압 배선과 전기적으로 연결될 수 있다.
상기 저전위 전압 배선은 상기 절연층의 하부면에 형성되는 제1 배선 영역 및 상기 관통홀의 내측벽으로 연장된 제2 배선 영역을 포함할 수 있다.
상기 관통홀은 상기 제2 전극에서 상기 제1 전극 방향으로 갈수록 폭이 넓어질 수 있다.
상기 제2 전극은 상기 관통홀의 내측벽으로 연장되어 상기 제2 배선 영역과 전기적으로 연결될 수 있다.
상기 발광층은 상기 관통홀의 내측벽으로 연장되는 연장부를 포함할 수 있다.
상기 제1 전극과 상기 반도체층 사이에 배치되는 금속 패턴을 포함하고, 상기 금속 패턴은 상기 제1 전극과 전기적으로 연결될 수 있다.
상기 제1 전극은 복수 개의 서브 픽셀에 각각 대응되는 복수 개의 제1 전극을 포함하고, 상기 절연층은 상기 복수 개의 제1 전극 사이에 배치되는 복수 개의 서브 관통홀을 포함할 수 있다.
상기 복수 개의 서브 관통홀은 상기 복수 개의 제1 전극의 길이 방향으로 연장 형성될 수 있다.
상기 복수 개의 서브 관통홀에 배치되는 차단층을 포함하고, 상기 차단층은 상기 저전위 전압 배선의 더미 배선일 수 있다.
상기 절연층의 하부에 배치되는 층간 절연막, 상기 절연층과 상기 제1 전극 사이에 배치되는 금속 패턴, 및 상기 층간 절연막의 하부에 배치되는 소스 전극 및 드레인 전극을 포함하고, 상기 드레인 전극은 상기 절연층 및 층간 절연막을 관통하여 상기 금속 패턴과 전기적으로 연결될 수 있다.
상기 절연층과 상기 제1 전극 사이에 배치되는 금속 패턴, 및 상기 게이트 절연막의 하부에 배치되는 소스 전극 및 드레인 전극을 포함하고, 상기 드레인 전극은 상기 절연층 및 상기 게이트 절연막을 관통하여 상기 금속 패턴과 전기적으로 연결될 수 있다.
본 발명의 다른 특징에 따른 표시장치는, 구동 소자; 상기 구동 소자 상에 배치되는 절연층; 상기 절연층 상에 배치되는 제1 전극; 상기 제1 전극 상에 배치되는 발광층; 및 상기 발광층 상에 배치되는 제2 전극을 포함하고, 상기 절연층은 저전위 전압 배선이 내측벽에 형성된 관통홀을 포함하고, 상기 제2 전극은 상기 관통홀로 연장되어 상기 저전위 전압 배선과 전기적으로 연결될 수 있다.
상기 구동 소자는, 상기 금속 패턴의 하부에 배치되는 반도체층, 상기 반도체층의 하부에 배치되는 게이트 절연막, 상기 게이트 절연막의 하부에 배치되는 게이트 전극을 포함할 수 있다.
기판, 및 상기 기판 상에 배치된 평탄화층을 포함하고, 상기 평탄화층 상에 상기 구동 소자가 배치되고, 상기 평탄화층은 상기 관통홀에 삽입되는 돌출부를 포함할 수 있다.
실시예에 따르면 픽셀들의 개구율을 증가시킬 수 있다.
또한, 잔상이 제거되고 소비전력을 낮출 수 있다.
또한, 노광기의 성능 개선 없이도 고해상도의 화소 설계가 가능해질 수 있다.
또한, 제조시 마스크 개수를 줄일 수 있다.
또한, 캐소드 전극과 저전위 전압 배선의 전기적 연결 신뢰성을 개선할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 설명하는 블록도이고,
도 2는 픽셀 회로의 일 예를 보여 주는 회로도이고,
도 3은 본 발명의 일 실시예에 따른 표시 패널의 블록도이고,
도 4는 본 발명의 일 실시예에 따른 표시 패널의 개념도이고,
도 5는 도 4의 S1 부분 확대도이고,
도 6a 내지 도 6e는 도 5의 다양한 변형예이고,
도 7은 픽셀 영역을 보여주는 도면이고,
도 8은 도 7의 A 영역 확대도이고,
도 9는 도 8의 A-A' 방향 단면도이고,
도 10은 도 7의 B 영역 확대도이고,
도 11은 도 10의 B-B' 방향 단면도이고,
도 12는 복수 개의 서브 픽셀 사이에 차단층이 배치된 상태를 보여주는 도면이고,
도 13은 도 12의 C-C' 방향 단면도이고,
도 14a 및 도 14b는 도 12의 변형예이고,
도 15는 복수 개의 픽셀이 배치된 구조를 보여주는 도면이고,
도 16은 본 발명의 다른 실시예에 다른 표시 패널의 개념도이고,
도 17은 본 발명의 일 실시예에 따른 표시패널 제조방법의 순서도이고,
도 18a 내지 도 18i는 일 실시예에 따른 표시패널 제조방법을 설명하기 위한 도면이고,
도 19a 내지 도 19h는 다른 실시예에 따른 표시패널 제조방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 픽셀 회로와 표시패널 구동부는 픽셀 어레이 상에 형성되는 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 또한, 트랜지스터들 각각은 p 채널 또는 n 채널 트랜지스터로 구현될 수 있다.
픽셀 회로의 구동 소자는 트랜지스터로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 표시장치는 외부 보상 회로를 포함할 수 있다. 외부 보상 회로는 픽셀 회로들 각각에 센싱용 스위치 소자와, 이 스위치 소자에 연결된 REF 라인을 통해 구동 소자의 문턱 전압 및/또는 이동도를 센싱하여 외부의 보상부로 전송한다. 보상부는 서브 픽셀들 각각의 센싱 결과를 반영하여 입력 영상의 픽셀 데이터를 변조함으로써 구동 소자의 전기적 특성 변화를 보상한다.
이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 설명하는 블록도이고, 도 2는 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 표시장치는 표시패널(10)과, 표시패널(10)의 픽셀들에 픽셀 데이터를 기입하기 위한 표시패널 구동부를 포함한다.
표시패널 구동부는 소스 드라이버(12), 게이트 드라이버(13), 및 타이밍 콘트롤러(11)를 포함한다.
표시패널(10)의 화면은 입력 영상이 표시되는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 복수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 복수의 게이트 라인(GL), 데이터 라인들(DL)과 나란한 복수의 REF 라인들(RL), 및 매트릭스 형태로 배치된 복수의 픽셀들(P)이 배치된다.
데이터 라인들(DL)과 REF 라인들(RL)은 제1 방향(y축 방향)을 따라 긴 금속 라인으로 표시패널(10) 상에 형성될 수 있다. 게이트 라인(GL)은 제1 방향(y축 방향)과 교차되는 제2 방향(x축 방향)을 따라 긴 금속 라인으로 표시패널(10) 상에 형성될 수 있다.
픽셀들(P) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 도 2에 도시된 픽셀 회로를 포함할 수 있다.
서브 픽셀들 각각은 데이터 전압이 공급되는 데이터 라인들(DL) 중 어느 하나에, 기준 전압(Vref)이 공급되는 REF 라인들(RL) 중 어느 하나에, 그리고 게이트 라인(GL)들 중 어느 하나에 연결된다. 또한, 서브 픽셀들 각각은 픽셀 구동 전압(EVDD)이 공급되는 VDD 라인(PL)에 연결되고, VSS 전극을 통해 저전위 전원 전압(EVSS)을 공급 받는다.
표시패널(10)은 스위치부(40)를 더 포함할 수 있다. 스위치부(40)는 데이터 구동부(20)에서 데이터 전압이 출력되는 채널들과, 데이터 라인들(DL) 사이에 연결된 디멀티플렉서(Demultiplexer, DEMUX)를 포함할 수 있다. 디멀티플렉서는 소스 드라이버(12)의 한 채널로부터 출력되는 데이터 전압을 둘 이상의 데이터 라인들(DL)에 시분할 분배함으로써 소스 드라이버(12)의 채널 개수를 줄일 수 있다.
소스 드라이버(12)는 표시패널(10)의 데이터 라인들(DL)에 데이터 전압을 공급하는 데이터 구동부(20)와, 서브 픽셀들 각각의 픽셀 회로에 연결되어 픽셀 회로의 구동 특성을 실시간 센싱하는 센싱부(30)를 포함한다.
데이터 구동부(20)는 채널들 각각에 배치된 복수의 디지털-아날로그 변환기(Digital to Analog converter: 이하 “DAC”라 함)를 포함한다. 데이터 구동부(20)의 DAC는 디스플레이 모드에서 타이밍 콘트롤러(11)로부터 입력되는 픽셀 데이터(DATA)를 계조별 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 데이터 구동부(20)는 센싱 모드에서 타이밍 콘트롤러(11)의 제어 하에 센싱용 데이터 전압(Vdata)을 출력한다. 데이터 구동부(20)의 채널들 각각으로부터 출력된 데이터 전압(Vdata)은 데이터 라인들(DL)에 직접 인가되거나 스위치부(40)를 통해 데이터 라인들(DL)에 인가될 수 있다.
센싱부(30)는 REF 라인(RF)에 연결된 샘플링 회로 및 적분기와, 적분기의 출력 전압을 센싱 데이터(디지털 데이터)로 변환하는 아날로그-디지털 변환기(Analog to Digital Convertor: 이하 “ADC”라 함)를 포함한다. 센싱 데이터는 타이밍 콘트롤러(11)의 보상부로 전송된다.
게이트 드라이버(13)는 픽셀 어레이의 TFT 어레이와 함께 표시패널(10) 상의 베젤 영역(Bezel) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어 하에 게이트 신호를 게이트 라인들(GL)로 출력한다. 게이트 드라이버(13)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 신호의 전압은 게이트 오프 전압과 게이트 온 전압 사이에서 스윙(swing)한다. 게이트 드라이버(13)는 표시패널(10)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL)에 더블 피딩(double feeding) 방식으로 게이트 신호를 공급할 수 있다. 더블 피딩 방식은 양측의 게이트 드라이버(13)가 타이밍 콘트롤러(11)의 제어 하에 동기되어 하나의 게이트 라인의 양측 끝단에 게이트 신호가 동시에 인가될 수 있다. 다른 실시예로, 게이트 드라이버(13)는 표시패널(10)의 좌우측 베젤들 중 어느 일측에 배치되어 게이트 라인들(GL)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다.
타이밍 콘트롤러(11)는 센싱부(30)로부터 수신된 센싱 데이터를 바탕으로 입력 영상의 픽셀 데이터를 변조하여 소스 드라이버(12)의 데이터 구동부(20)로 전송하고, 데이터 구동부(20)와 게이트 드라이버(13)를 제어한다.
타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 픽셀 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인 클럭(DCLK) 및 데이터 인에이블신호(DE) 등을 포함할 수 있다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 1 픽셀 라인의 픽셀들에 기입될 1 라인 데이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생략될 수 있다.
타이밍 콘트롤러(11)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 소스 드라이버(12)와 게이트 드라이버(13), 스위치부(40) 등의 동작 타이밍을 제어하기 위한 제어 신호(DDC, GDC)를 발생할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(11)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.
타이밍 콘트롤러(11)로부터 출력된 게이트 타이밍 제어 신호는 도면에서 생략된 레벨 시프터(level shifter)를 통해 그 전압 레벨이 시프트될 수 있다. 게이트 타이밍 신호는 스타트 펄스, 시프트 클럭 등을 포함할 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(gate low voltage)으로 변환하고, 게이트 타이밍 제어 신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(gate high voltage)으로 변환할 수 있다. 게이트 드라이버(13)의 시프트 레지스터는 게이트 타이밍 제어 신호를 입력 받아 게이트 신호를 발생하고, 그 게이트 신호를 시프트한다.
타이밍 콘트롤러(11)는 서브 픽셀들 각각에서 구동 소자(DT)의 전기적 특성을 센싱하고 그에 따른 보상값을 업데이트하기 위한 센싱 모드와, 보상값이 반영된 입력 영상의 픽셀 데이터를 표시하기 위한 디스플레이 모드를 제어할 수 있다. 타이밍 콘트롤러(11)는 센싱 모드와 디스플레이 모드를 미리 정해진 시퀀스에 따라 분리하도록 표시패널 구동부(12, 13, 40)을 제어할 수 있지만, 본 발명은 이에 제한되지 않는다. 예를 들면, 센싱 모드는 픽셀들에 입력 영상의 표시되는 디스플레이 모드의 수직 블랭크 기간에 수행되거나, 표시장치에 전원이 인가되기 시작하는 파워 온 시퀀스(Power on sequence) 기간에서 수행되거나, 표시장치의 전원이 차단된 후 전원이 완전히 방전되기 전의 파워 오프 시퀀스 파워 온 시퀀스(Power off sequence) 기간에서 수행될 수 있다. 수직 블랭크 기간은 입력 영상의 픽셀 데이터(DATA)가 픽셀들에 기입되지 않는 기간이다. 수직 블랭크 기간은 1 프레임 분량의 픽셀 데이터(DATA)가 기입되는 수직 액티브 구간들 사이마다 할당된다. 파워 온 시퀀스 기간은 표시장치의 전원이 인가되기 시작한 후 입력 영상이 픽셀 어레이(AA)에 표시될 때까지의 과도 기간을 포함한다. 파워 오프 시퀀스 기간은 픽셀들의 데이터 어드레싱(data addressing)이 끝난 후부터 표시장치의 전원이 완전히 차단될 때까지의 과도 기간을 포함한다.
타이밍 콘트롤러(11)의 보상부는 보상용 룩업 테이블(Look-up table)을 포함할 수 있다. 이 룩업 테이블에 서브 픽셀별로 구동 소자(DT)의 문턱 전압(Vth)과 이동도(μ)를 보상하기 위한 보상값들이 저장되어 있다. 보상부는 센싱부(30)의 ADC로부터 수신된 센싱 데이터를 보상용 룩업 테이블에 입력하여 보상용 룩업 테이블로부터 출력된 보상값을 입력 영상의 픽셀 데이터에 더하거나 곱하여 픽셀 데이터를 변조함으로써 서브 픽셀들 각각에서 구동 소자(DT)의 전기적 특성 변화를 보상한다.
호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다.
표시장치는 전원부(50)를 더 포함한다. 전원부(50)는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter), 프로그래머블 감마 IC(programmable gamma IC) 등을 포함할 수 있다.
전원부(50)는 호스트 시스템으로부터의 직류 입력 전압을 조정하여 표시패널 구동부와 표시패널(10)의 구동에 필요한 전원을 발생한다. 전원부(50)는 감마 기준 전압, 게이트 로우 전압, 게이트 하이 전압, 픽셀 구동 전압(EVDD), 저전위 전원 전압(EVSS), 기준 전압(REF) 등의 직류 전압을 출력할 수 있다. 게이트 신호의 펄스는 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙(swing)한다. 감마 기준 전압은 데이터 구동부(20)의 분압 회로에 인가된다. 분압 회로는 감마 기준 전압을 분압하여 계조별 감마 보상 전압을 출력한다. 계조별 감마 보상 전압은 데이터 구동부(20)의 DAC에 공급된다. 프로그래머블 감마 IC는 레지스터 설정값(register setting)에 따라 감마 기준 전압 각각의 전압 레벨을 변경할 수 있다.
도 2는 픽셀 회로의 일 예를 보여 주는 회로도이다.
픽셀 회로는 도 2에 도시된 바와 같이, 픽셀 데이터(DATA)의 데이터 전압이 공급되는 데이터 라인(DL), 기준 전압(REF)이 공급되는 REF 라인(RL), 및 게이트 신호(SCAN)가 공급되는 게이트 라인(GL)에 연결된다. 기준 전압(REF)은 픽셀 구동 전압(EVDD) 보다 낮고 저전위 전원 전압(EVSS) 이하의 직류 전압으로 설정될 수 있다.
픽셀 회로는 발광 소자(OLED), 구동 소자(DT), 제1 스위치 소자(ST1), 제2 스위치 소자(ST2), 및 스토리지 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자들(ST1, ST2) 각각은 트랜지스터로 구현될 수 있다.
발광 소자(OLED)는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한 OLED로 구현될 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)는 구동 소자(DT)의 소스 전극에 연결된 제3 노드(Ns)와, 저전위 전원 전압(EVSS) 사이에 연결된다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 의해 발생되는 전류에 의해 구동되어 발광된다.
구동 소자(DT)는 제1 노드(Ng)에 연결된 게이트 전극, 제2 노드(Nd)에 연결된 드레인 전극, 및 제3 노드(Ns)에 연결된 소스 전극을 포함한다. 구동 소자(DT)의 소스 전극은 제3 노드(Ns)를 통해 발광 소자(OLED)의 애노드 전극에 연결된다. 구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(OLED)에 인가되는 전류량을 조절하여 발광 소자(OLED)를 구동한다. 픽셀 구동 전압(EVDD)은 구동 소자(DT)의 드레인 전극에 인가될 수 있다.
제1 스위치 소자(ST1)는 게이트 라인(GL)과 연결된 게이트 전극, 데이터 라인(DL)에 연결된 드레인 전극, 및 제1 노드(Ng)에 연결된 소스 전극을 포함한다. 제1 스위치 소자(ST1)는 게이트 라인(GL)으로부터의 게이트 신호(SCAN)의 펄스에 응답하여 턴-온(turn-on)된다. 제1 스위치 소자(ST1)가 턴-온될 때 픽셀 데이터(DATA)의 데이터 전압이 인가되는 데이터 라인(DL)이 제1 노드(Ng)에 연결되어 데이터 전압이 구동 소자(DT)의 게이트 전극과 스토리지 커패시터(Cst)에 인가된다.
제2 스위치 소자(ST2)는 게이트 라인(GL)에 연결된 게이트 전극, REF 라인(RL)에 연결된 드레인 전극, 및 제3 노드(Ns)에 연결된 소스 전극을 포함한다. 제2 스위치 소자(ST2)는 게이트 라인(GL)으로부터의 게이트 신호(SCAN)의 펄스에 응답하여 턴-온되어, REF 라인(RL)과 제3 노드(Ns)를 전기적으로 연결한다. 제2 스위치 소자(ST2)가 턴-온될 때, 기준 전압(REF)이 제3 노드(Ns)에 인가된다. 센싱 모드에서 제2 스위치 소자(ST2)가 턴-온될 때 제3 노드(Ns) 상에서 흐르는 전류에 의해 구동 소자(DT)의 전기적 특성이 센싱될 수 있다. REF 라인(RL)은 센싱부(30)에 연결되어 제3 노드(Ns)를 통해 흐르는 전류가 센싱부(30)에 공급된다.
스토리지 커패시터(Cst)는 제1 노드(Ng)와 제3 노드(Ns) 사이에 연결되어, 픽셀(P)의 발광 기간 동안 구동 소자(DT)의 게이트-소스 간 전압(Vgs)을 유지시킨다. 게이트-소스 간 전압(Vgs)이 클수록 구동전류가 커지고 이에 따라 픽셀(P)의 발광량이 커진다. 제1 노드(Ng)에 인가되는 전압 즉, 데이터 전압(Vdata)의 크기에 비례하여 픽셀(P)의 휘도가 높아진다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 블록도이고, 도 4는 본 발명의 일 실시예에 따른 표시 패널의 개념도이고, 도 5는 도 4의 S1 부분 확대도이고, 도 6a 내지 도 6e는 도 5의 다양한 변형예이다.
도 3을 참조하면, 실시예에 따른 표시 패널은 게이트 전극(109) 상에 배치되는 게이트 절연막(108), 게이트 절연막(108) 상에 배치되는 반도체층(107), 반도체층(107) 상에 배치되는 절연층(104), 절연층(104) 상에 배치되는 제1 전극(103), 제1 전극(103) 상에 배치되는 발광층(130), 및 발광층(130) 상에 배치되는 제2 전극(140)을 포함할 수 있다.
종래 표시 패널은 반도체층 상에 게이트 절연막과 게이트 전극이 순차적으로 형성되는데 반해, 실시예에서는 게이트 전극(109) 상에 게이트 절연막(108)과 반도체층(107)이 형성되는 점에서 적층 순서가 반대일 수 있다. 실시예는 박막 트랜지스터(TFT)를 형성한 후 박막 트랜지스터(TFT)의 후면에 발광소자를 형성하므로 박막 트랜지스터(TFT)의 구조가 종래 구조와 반대일 수 있다. 여기서 박막 트랜지스터(TFT)는 구동소자(도 2의 DT)일 수 있으나 반드시 이에 한정하지 않는다.
실시예에 따른 표시 패널은 박막 트랜지스터(TFT)의 후면에 발광소자를 형성함으로써 개구율을 70% 이상으로 증가시킬 수 있다. 이러한 구조는 다양한 이점을 가질 수 있다. 개구율을 70% 이상 확보할 수 있으므로 현재 노광기의 성능으로도 초고화질을 구현할 수 있으며, 잔상을 효과적으로 제거할 수 있다. 또한, 소비 전력을 줄일 수 있다.
도 4를 참조하면, 표시 패널은, 기판(121) 상에 배치되는 제1 평탄화층(120), 제1 평탄화층(120) 상에 배치되는 박막 트랜지스터(TFT), 박막 트랜지스터(TFT) 상에 배치되는 제1 전극(103), 제1 전극(103) 상에 배치되는 발광층(130), 및 발광층(130) 상에 배치되는 제2 전극(140)을 포함할 수 있다.
기판(121)은 박막 트랜지스터(TFT) 및 발광층(130)을 보호하는 역할을 수행할 수 있다. 기판(121)은 접착면(FSA)과 메탈면(FSM)으로 이루어질 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 기판(121)은 금속 재질 뿐 아니라 플렉시블한 재질로 제작될 수도 있다. 기판(121)은 박막 트랜지스터(TFT)가 형성된 성장 기판이 아니라 박막 트랜지스터(TFT) 제작 후 별도로 접합된 기판일 수 있다.
제1 평탄화층(120)은 기판(121) 상에 배치될 수 있다. 제1 평탄화층(120)의 하면은 기판(121)이 접착될 수 있도록 평탄면을 가질 수 있다. 제1 평탄화층(120)의 상면은 박막 트랜지스터(TFT) 및 배선(200)을 지지할 수 있다. 제1 평탄화층(120)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물을 포함할 수 있으나 반드시 이에 한정하지 않는다.
박막 트랜지스터(TFT)는 층간 절연막(110) 상에 배치되는 게이트 전극(109), 게이트 전극(109) 상에 배치되는 반도체층(107), 게이트 전극(109)과 반도체층(107) 사이에 배치되는 게이트 절연막(108), 층간 절연막(110)을 관통하여 반도체층(107)과 연결되는 소스 전극(111a) 및 드레인 전극(111b)을 포함할 수 있다.
게이트 전극(109)은 게이트 절연막(108)보다 하부에 배치될 수 있다. 또한, 게이트 절연막(108)은 반도체층(107)의 하부에 배치될 수 있다. 소스 전극(111a) 및 드레인 전극(111b)은 층간 절연막(110)의 하부에 배치되고, 층간 절연막(110)을 관통하여 반도체층(107)과 전기적으로 연결될 수 있다. 또한, 드레인 전극(111b)은 층간 절연막(110) 및 절연층(104, 106)을 관통하여 금속 패턴(105)과 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 픽셀의 발광 기간 동안 박막 트랜지스터(TFT)의 게이트-소스 간 전압을 유지시킬 수 있다. 게이트-소스 간 전압(Vgs)이 클수록 구동전류가 커지고 이에 따라 픽셀의 발광량이 커질 수 있다.
절연층(104, 106)은 반도체층(107) 상에 배치되는 제2 절연층(106) 및 제2 절연층(106)의 상부에 배치되는 제1 절연층(104)을 포함할 수 있다. 제1 절연층(104)은 SiNx로 구성되고 제2 절연층(106)은 SiO2로 구성될 수 있다. 제2 절연층(106)의 두께는 제1 절연층(104)의 두께보다 두꺼울 수 있으나 반드시 이에 한정하지 않는다.
금속 패턴(105)은 제1 절연층(104)의 상부에 배치될 수 있다. 금속 패턴(105)은 APC(은, 팔라듐, 구리의 합금)로 제작될 수 있으나 반드시 이에 한정하지 않는다. 금속 패턴(105)은 발광층(130)에서 방출되는 광을 상부로 반사하는 반사층 역할을 수행할 수 있다. 또한, 금속 패턴(105)은 제1 전극(103)과 함께 애노드 전극 역할을 수행할 수 있다.
제1 전극(103)은 절연층(104, 106) 상에 형성될 수 있다. 제1 전극은 박막 트랜지스터(TFT)의 후면에 형성되므로 평탄면을 갖도록 형성될 수 있다.
제1 전극(103)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있으나 반드시 이에 한정되는 것은 아니고 알루미늄(Al), 은(Ag), 마그네슘(Mg), 칼슘(Ca) 또는 이들의 합금으로 이루어질 수도 있다.
발광층(130)은 제1 전극(103)상에 형성될 수 있다. 발광층(130)은 제1 전극(103)과 같이 박막 트랜지스터(TFT)의 후면에 형성되므로 평탄면을 갖도록 형성될 수 있다.
발광층(130)은 유기화합물층으로서 정공주입층(HIL), 정공수송층(HTL), 활성층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있다. 발광층(130)은 일반적인 유기화합물층의 구조가 제한 없이 적용될 수 있다. 발광층(130)은 표시 영역에 전체적으로 형성될 수 있으나 반드시 이에 한정되는 것은 아니다.
제2 전극(140)은 캐소드 전극일 수 있다. 제2 전극(140)은 픽셀 영역에 전체적으로 형성되어 서브 픽셀들 간에 공통으로 연결될 수 있다. 제2 전극(140)은 투명 전극일 수 있다. 일 예로, 제2 전극(140)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있으나 반드시 이에 한정하지 않는다.
제2 평탄화층(150)은 제2 전극(140) 상에 형성되어 상면을 평탄화시킬 수 있다. 제2 평탄화층(150)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물을 포함할 수 있다.
컬러필터(160)는 제2 평탄화층(150) 상에 배치되어 각 픽셀에서 출사되는 광의 색상을 제어할 수 있다. 예시적으로 발광층(130)을 통해 전체적으로 백색광이 출사되고 컬러필터(160)의 RGB 서브필터 영역에 의해 RGB 색상이 구현될 수 있다. 발광 영역의 외측에는 배선이 회로기판(PAD)과 전기적으로 연결될 수 있다.
도 5를 참조하면, 저전위 전압 배선(112)은 절연층(104, 106)에 형성된 관통홀(H1)에 형성될 수 있다. 저전위 전압 배선(112)은 제2 절연층(106)의 하부면(106a)에 형성된 제1 배선 영역(112a) 및 관통홀(H1)의 내측벽으로 연장된 제2 배선 영역(112b)을 포함할 수 있다.
제2 배선 영역(112b)은 관통홀(H1)의 내측벽의 상단까지 연장될 있으나 반드시 이에 한정되지 않고 관통홀(H1)의 중간 지점까지 형성될 수도 있다. 즉, 제2 배선 영역(112b)은 관통홀(H1)의 내측벽에서 제2 전극(140)과 연결될 수 있는 높이까지 연장될 수 있다.
관통홀(H1)에는 제1 평탄화층(120)이 충전되나 언더컷 공정에 의해 관통홀(H1)에 형성된 제1 평탄화층(120)이 일부 식각(언더컷 공정)됨으로써 제2 배선 영역(112b)이 노출될 수 있다.
이때, 관통홀(H1)에 충전된 제1 평탄화층(120)의 일부가 잔존하여 돌출부(120a)를 형성할 수 있다. 돌출부(120a)의 높이는 제2 절연층(106)의 하면(106a)보다 높을 수 있으나 반드시 이에 한정하는 것은 아니고 돌출부(120a)가 식각되는 깊이에 따라 조절될 수 있다.
관통홀(H1)은 제2 전극(140)에서 제1 전극(103)을 향하는 제1 방향(하측 방향)으로 갈수록 폭이 증가하는 형상을 가질 수 있다(역메사 형상). 관통홀(H1)을 제2 절연층의 하면(106a)에 형성한 후 뒤집은 상태로 제2 전극(140)을 형성하므로 관통홀(H1)은 하부로 갈수록 면적이 넓어지는 형상을 가질 수 있다.
제2 전극(140)은 관통홀(H1)의 내측벽으로 연장되어 저전위 전압 배선(112)의 제2 배선 영역(112b)과 전기적으로 연결될 수 있다. 즉 관통홀(H1) 내에서 저전위 전압 배선(112)의 제2 배선 영역(112b)과 제2 전극(140)의 연장부(141)가 서로 연결될 수 있다.
제2 전극(140)을 관통홀(H1)의 내측벽에 형성하는 방법은 특별히 한정하지 않는다. 제2 전극(140)은 반도체 공정에서 사용되는 다양한 전극 형성 방법이 제한 없이 적용될 수 있다. 예시적으로 제2 전극(140)을 도포, 분사하거나 또는 증착시켜 형성할 수 있다.
발광층(130)은 관통홀(H1) 내부에 배치될 수도 있다. 예시적으로 발광층(130)의 일부(131)가 관통홀(H1)의 내측까지 연장될 수도 있다.
도 6a를 참조하면, 관통홀(H1)의 내측에는 저전위 전압 배선(112)의 일부만이 연장될 수 있다. 이 경우에 일부 연장된 저전위 전압 배선(112)과 제2 전극(140)이 전기적으로 연결될 수 있다. 또한, 도 6b를 참조하면, 관통홀(H1) 내에서 제2 배선 영역(112b)의 상단이 수평 방향으로 돌출 형성될 수 있다. 따라서, 발광층(130)과 제2 전극(140) 역시 돌출된 제2 배선 영역(112b)을 따라 형성될 수 있다.
도 6c를 참조하면, 저전위 전압 배선(112)이 관통홀(H1)의 상면까지 형성되어 관통홀(H1)을 커버할 수도 있다. 이 경우 제2 전극(140)은 저전위 전압 배선(112)의 상부면(112c)에 연장되어 전기적으로 연결될 수 있다. 이러한 구조는 FMM(Fine Metal Mask)을 이용하여 발광층(130)이 형성되는 모바일용 표시패널에 적합할 수 있다.
도 6d를 참조하면, 제2 전극(140)은 관통홀(H1)의 내측벽뿐만 아니라 바닥면에 형성되는 바닥부(142)를 포함할 수 있다. 또는 제2 전극(140)은 관통홀(H1)에 채워질 수도 있다. 이러한 구조는 관통홀(H1)에 노출된 저전위 전압 배선(112)과의 전기적 신뢰성을 향상시킬 수 있다.
도 6e를 참조하면, 관통홀(H1)은 제2 전극(140)에서 제1 전극(103) 방향으로 갈수록 면적이 좁아지게 형성될 수도 있다. 이러한 구조에 의하면 제2 전극(140)의 증착이 용이해져 전기적 신뢰성을 개선할 수 있다.
도 7은 픽셀 영역을 보여주는 도면이고, 도 8은 도 7의 A 영역 확대도이고, 도 9는 도 8의 A-A' 방향 단면도이고, 도 10은 도 7의 B 영역 확대도이고, 도 11은 도 10의 B-B' 방향 단면도이다.
도 7을 참조하면, 각각의 픽셀(PX)은 복수 개의 서브 픽셀(SPX1, SPX2, SPX3, SPX4)을 포함할 수 있다. 복수 개의 서브 픽셀(SPX1, SPX2, SPX3, SPX4)에는 각각 제1 전극(103) 및 박막 트랜지스터(TFT)가 배치될 수 있으며, 발광층은 픽셀 상에 전체적으로 형성될 수 있다.
각 픽셀은 고전위 전압 배선(201)을 통해서 고전위 구동전원을 공급받을 수 있다. 그리고 저전위 전압 배선(112)을 통해서 저전위 구동전원을 공급받을 수 있다. 고전위 전압 배선(201)과 저전위 전압 배선(112) 사이에는 기준 전압(REF)이 인가되는 기준 전압 배선(203)이 배치되고, 고전위 전압 배선(201)과 기준 전압 배선(203) 사이 및 저전위 전압 배선(112)과 기준 전압 배선(203) 사이에는 각각 데이터 배선(204)이 배치될 수 있다.
절연층의 관통홀(H1)은 저전위 전압 배선(112)과 중첩되게 배치되어 저전위 전압 배선(112)의 일부가 관통홀(H1) 내에 배치되도록 형성될 수 있다. 이후 제2 전극(140)이 각 픽셀들 상에 전체적으로 형성될 때 관통홀(H1)의 내측벽으로 연장되어 저전위 전압 배선(112)과 전기적으로 연결될 수 있다.
도 8 및 도 9를 참조하면, 제1 전극(103)은 박막 트랜지스터(TFT)와 연결되는 콘택 영역(CNT)이 제1 전극(103)의 하부에 배치되고, 박막 트랜지스터(TFT)와 연결되는 브랜치(CT1)의 일부가 노출되는 슬릿홈(103-1)을 포함할 수 있다.
해당 픽셀의 박막 트랜지스터(TFT)가 불량인 경우 브랜치(CT1)에 레이저를 조사하여 단선시킴으로써 박막 트랜지스터(TFT)의 게이트 전극과 제1 전극(103)을 분리할 수 있다. 이러한 리페어 공정은 불량 서브 픽셀을 암점화하기 위해 수행될 수 있다.
종래에는 박막 트랜지스터(TFT)와 제1 전극(103)의 콘택 영역이 제1 전극(103)의 측면에 배치되어 상대적으로 개구율이 감소하는 문제가 있다. 그러나 실시예에 따르면, 박막 트랜지스터(TFT)와 제1 전극(103)의 콘택 영역이 제1 전극(103)의 하부에 배치되므로 개구율이 증가할 수 있다. 또한, 슬릿홈(103-1)에 의해 레이저가 제1 전극에 직접 조사되지 않으므로 리페어시 제1 전극(103)이 손상되는 것을 방지할 수 있다.
도 10 및 도 11을 참조하면, 연결 패턴(WDR)이 이웃하는 2개의 제1 전극(103)의 하부에 배치될 수 있다. 이웃한 2개의 제1 전극(103)은 절연층에 의해 하부에 배치된 연결 패턴(WDR)과 전기적으로 절연되지만 웰딩 포인트(WP1, WP2)에 레이저가 조사되면 이웃한 2개의 제1 전극(103)은 각각 연결 패턴(WDR)과 전기적으로 연결될 수 있다. 그 결과 연결 패턴(WDR)에 의해 2개의 제1 전극(103)은 서로 연결될 수 있다.
예시적으로 제1 블루 서브 픽셀의 박막 트랜지스터에서 불량이 발생한 경우, 불량이 발생한 제1 블루 서브 픽셀의 박막 트랜지스터와 제1 전극을 전기적으로 단선시키고, 연결 패턴(WDR)을 이용하여 제1 블루 서브 픽셀의 제1 전극을 인접한 제2 블루 서브 픽셀의 제1 전극과 연결할 수 있다. 따라서, 제2 블루 서브 픽셀의 제1 전극에 전원이 인가되면 제1 블루 서브 픽셀의 제1 전극에도 전원이 인가될 수 있다.
이러한 커팅 포인트(브랜치)와 웰딩 포인트(WP1, WP2)는, 화소의 구조, 배치 등에 따라서, 그 위치 또는 개수 등이 달라질 수 있다. 커팅 포인트는, 전술한 지점들뿐만 아니라, 박막 트랜지스터에서 픽셀로 전류를 공급하지 못하도록 하는 다양한 지점이 될 수도 있다.
도 12는 복수 개의 서브 픽셀 사이에 차단층이 배치된 상태를 보여주는 도면이고, 도 13은 도 12의 C-C' 방향 단면도이고, 도 14a 및 도 14b는 도 12의 변형예이다.
도 12 및 도 13을 참조하면, 복수 개의 서브 픽셀에 연결된 복수 개의 제1 전극(103a, 103b)들 사이에는 차단층(114)이 배치될 수 있다. 복수 개의 제1 전극(103a, 103b)이 너무 가까이 배치된 경우 전압 인가시 횡방향 누설 전류(LLC)가 발생하여 이웃한 서브 픽셀이 발광하는 문제가 발생할 수 있다. 실시예에 따르면, 복수 개의 제1 전극들(103a, 103b) 사이에 차단층(114)이 배치됨으로써 누설 전류를 차단할 수 있다.
차단층(114)은 앞서 설명한 저전위 전압 배선(112)의 더미 배선일 수 있다. 즉, 절연층(104, 106)의 관통홀(H1)에 저전위 전압 배선(112)을 형성할 때 복수 개의 제1 전극(103) 사이에도 제3 관통홀(서브 관통홀, H5)을 형성하고 더미 패턴을 형성할 수 있다. 차단층(114)의 폭(T1)은 특별히 제한하지 않는다. 차단층(114)은 복수 개의 제1 전극(103) 사이에 배치될 수 있는 적절한 폭을 가질 수 있다.
도 13을 참조하면, 이웃한 제1 전극(103)에서 누설되는 전류는 차단층(114)에 의해 차폐될 수 있다. 차단층(114)은 제3 관통홀(H5)의 상부면을 차폐하도록 상부 전극을 가질 수도 있으나 반드시 이에 한정하지 않는다. 도 14a를 참조하면, 차단층(114)은 상부 전극이 일부 제거되어도 횡방향 누설 전류를 효과적으로 제거할 수 있다. 또는 도 14b와 같이 별도의 차단층(114) 없이 제3 관통홀(H5)에 제1 평탄화층(120)의 돌출부(120c)가 형성되는 경우에도 횡방향 누설 전류를 줄일 수 있다.
실시예에 따르면, 소스 전극 및 드레인 전극을 형성하기 위해 패터닝하는 과정에서 제2 전극(140)과 저전위 전압 배선(112)을 연결하기 위한 관통홀(H1) 및 복수 개의 제1 전극(103) 사이에 차단층(114)을 형성하기 위한 제3 관통홀(H5)을 동시에 형성할 수 있으므로 공정이 간단해질 수 있다.
도 15는 복수 개의 픽셀이 배치된 구조를 보여주는 도면이고, 도 16은 본 발명의 다른 실시예에 다른 표시 패널의 개념도이다.
도 15를 참조하면, 대부분의 회로 영역이 제1 전극의 후면에 배치되므로 개구율을 크게 증가시킬 수 있다. 따라서, 잔상이 발생하는 문제가 개선되고 소비 전력이 낮아지는 장점이 있다.
복수 개의 픽셀(PX1, PX2, PX3, PX4)은 제2 방향(Y 방향)으로 복수 개의 제1 전극(103)이 서로 대칭되게 형성될 수 있다. 예시적으로 제2 방향으로 제1 픽셀(PX1), 제2 픽셀(PX2), 제3 픽셀(PX3), 및 제4 픽셀(PX4)이 배치될 때, 제1 픽셀(PX1)과 제2 픽셀(PX2)의 제1 전극(103)은 서로 대칭으로 형성되고 1개의 연결 패턴(WDR)을 공유할 수 있다.
따라서, 제1 픽셀(PX1)의 제1 전극(103)이 연결 패턴(WDR)과 연결되고 제2 픽셀(PX2)의 제1 전극(103)이 연결 패턴(WDR)과 연결되면, 제1 픽셀(PX1)의 제1 전극(103)과 제2 픽셀(PX2)의 제1 전극(103)은 서로 전기적으로 연결될 수 있다.
이와 동일하게 제3 픽셀(PX3)과 제4 픽셀(PX4)의 제1 전극(103)은 서로 대칭으로 형성되고 1개의 연결 패턴(WDR)을 공유할 수 있다.
도 16을 참조하면, 본 발명의 다른 실시예에 따른 표시 패널은 기판(121) 상에 배치되는 제1 평탄화층(120), 제1 평탄화층(120) 상에 배치되는 박막 트랜지스터(TFT), 박막 트랜지스터(TFT) 상에 배치되는 제1 전극(103), 제1 전극(103) 상에 배치되는 발광층(130), 및 발광층(130) 상에 배치되는 제2 전극(140)을 포함할 수 있다.
기판(121)은 박막 트랜지스터(TFT) 및 발광층(130)을 보호하는 역할을 수행할 수 있다. 기판(121)은 접착면(FSA)과 메탈면(FSM)으로 이루어질 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 기판(121)은 금속 재질 뿐 아니라 플렉시블한 재질로 제작될 수도 있다. 기판(121)은 박막 트랜지스터(TFT)가 형성된 성장 기판이 아니라 박막 트랜지스터(TFT) 제작 후 별도로 접합된 기판일 수 있다.
제1 평탄화층(120)은 기판(121) 상에 배치될 수 있다. 제1 평탄화층(120)의 하면은 기판(121)이 접착될 수 있도록 평탄면을 가질 수 있다. 제1 평탄화층(120)의 상면은 박막 트랜지스터(TFT) 및 배선(200)을 지지할 수 있다. 제1 평탄화층(120)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물을 포함할 수 있으나 반드시 이에 한정하지 않는다.
박막 트랜지스터(TFT)는 게이트 전극(109) 상에 배치되는 반도체층(107), 게이트 전극(109)과 반도체층(107) 사이에 배치되는 게이트 절연막(108), 게이트 절연막(108)을 관통하여 반도체층(107)과 연결되는 소스 전극(111a) 및 드레인 전극(111b)을 포함할 수 있다.
실시예에서는 게이트 절연막(108)이 소스 전극(111a) 및 드레인 전극(111b)과 반도체층(107) 사이에 배치되어 절연시키는 역할을 할 수 있다. 이러한 구성에 의하면 층간 절연막을 생략할 수 있어 제조 공정이 간단해지고 마스크 개수가 줄어들 수 있다.
게이트 전극(109)은 게이트 절연막(108)보다 하부에 배치될 수 있다. 또한, 게이트 절연막(108)은 반도체층(107)의 하부에 배치될 수 있다. 소스 전극(111a) 및 드레인 전극(111b)은 게이트 절연막(108)을 관통하여 반도체층(107)과 전기적으로 연결될 수 있다. 또한, 드레인 전극(111b)은 게이트 절연막(108) 및 절연층(104, 106)을 관통하여 금속 패턴(105)과 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 픽셀의 발광 기간 동안 박막 트랜지스터(TFT)의 게이트-소스 간 전압)을 유지시킬 수 있다. 게이트-소스 간 전압(Vgs)이 클수록 구동전류가 커지고 이에 따라 픽셀의 발광량이 커질 수 있다.
절연층(104, 106)은 반도체층(107) 상에 배치되는 제2 절연층(106) 및 제2 절연층(106)의 상부에 배치되는 제1 절연층(104)을 포함할 수 있다. 제1 절연층(104)은 SiNx로 구성되고 제2 절연층(106)은 SiO2로 구성될 수 있다. 제2 절연층(106)의 두께는 제1 절연층(104)의 두께보다 두꺼울 수 있으나 반드시 이에 한정하지 않는다.
금속 패턴(105)은 제1 절연층(104)의 상부에 배치될 수 있다. 금속 패턴(105)은 APC(은, 팔라듐, 구리합금)로 제작될 수 있으나 반드시 이에 한정하지 않는다. 금속 패턴(105)은 발광층(130)에서 방출되는 광을 상부로 반사하는 반사층 역할을 수행할 수 있다. 또한, 금속 패턴(105)은 제1 전극(103)과 함께 애노드 전극 역할을 수행할 수 있다.
제1 전극(103)은 절연층(104, 106) 상에 형성될 수 있다. 제1 전극은 박막 트랜지스터(TFT)의 후면에 형성되므로 평탄면을 갖도록 형성될 수 있다.
제1 전극(103)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있으나 반드시 이에 한정되는 것은 아니고 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수도 있다.
발광층(130)은 제1 전극(103)상에 형성될 수 있다. 발광층(130)은 제1 전극(103)과 같이 박막 트랜지스터(TFT)의 후면에 형성되므로 평탄면을 갖도록 형성될 수 있다.
발광층(130)은 정공주입층(HIL), 정공수송층(HTL), 활성층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있다. 발광층(130)은 일반적인 유기화합물층의 구조가 제한 없이 적용될 수 있다.
제2 전극(140)은 캐소드 전극일 수 있다. 제2 전극(140)은 픽셀 영역에 전체적으로 형성되어 서브 픽셀들 간에 공통으로 연결될 수 있다. 제2 전극(140)은 투명 전극일 수 있다. 일 예로, 제2 전극(140)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있으나 반드시 이에 한정하지 않는다.
제2 평탄화층(150)은 제2 전극(140) 상에 형성되어 상면을 평탄화시킬 수 있다. 제2 평탄화층(150)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물을 포함할 수 있다.
컬러필터(160)는 제2 평탄화층(150) 상에 배치되어 각 픽셀에서 출사되는 광을 제어할 수 있다. 발광 영역의 외측에는 배선이 회로기판(PAD)과 전기적으로 연결될 수 있다.
도 17은 본 발명의 일 실시예에 따른 표시패널 제조방법의 순서도이고, 도 18a 내지 도 18i는 일 실시예에 따른 표시패널 제조방법을 설명하기 위한 도면이다.
도 17을 참조하면, 실시예에 따른 표시패널 제조방법은, 기판(121) 상에 희생층(102)을 형성하는 단계(S101), 희생층(102) 상에 제1 전극(103) 및 절연층(104, 106)을 형성하는 단계(S102), 절연층(104, 106) 상에 박막 트랜지스터(TFT)를 형성하는 단계(S103), 기판(121)을 분리하여 제1 전극(103)을 노출시키는 단계(S104), 제1 기판(101) 상에 발광층(130)을 형성하는 단계(S105) 및 발광층(130) 상에 제2 전극(140)을 형성하는 단계(S106)를 포함할 수 있다.
도 18a을 참조하면, 제1 기판(101) 상에 희생층(102)을 형성하는 단계(S101)는, 성장 기판인 제1 기판(101) 상에 SINx/SiO2를 반복 적층하여 희생층(102)을 형성할 수 있다. 희생층(102)은 패널을 형성하는 과정에서 제1 기판(101)을 제거하기 위한 층일 수 있다. 따라서, 희생층(102)은 레이저를 조사하거나 습식 식각에 의해 용이하게 제거될 수 있는 재질로 제작될 수 있다.
SINx층과 SiO2층의 두께 및 개수는 특별히 제한하지 않는다. 또한, SINx층과 SiO2층 이외에도 식각율(etch rate)이 상이하여 희생층으로 사용이 가능한 재질은 제한 없이 적용될 수 있다.
도 18b을 참조하면, 희생층(102) 상에 제1 전극(103) 및 절연층(104, 106)을 형성하는 단계(S102)는, 희생층(102) 상에 제1 전극(103)을 형성하고 그 위에 제1 절연층(104)을 형성할 수 있다. 제1 전극(103)은 희생층(102) 상에 전체적으로 형성한 후 패터닝을 통해 일부 구간을 제거하여 패터닝할 수 있다.
제1 전극(103)은 투명 전극으로 절연층(104, 106) 상에 형성될 수 있다. 일 예로, 제1 전극(103)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있으나 반드시 이에 한정되는 것은 아니고 다양한 금속 재질이 선택될 수도 있다.
이때, 제1 전극(103)의 상부에 금속 패턴(105)을 형성한 후 제1 절연층(104)을 형성할 수도 있다. 금속 패턴(105)은 APC(은, 팔라듐, 구리합금)로 제작될 수 있으나 반드시 이에 한정하지 않는다. 이러한 금속 패턴(105)은 발광층에서 출사되는 광을 상부로 반사시킬 수 있다. 금속 패턴(105)은 제1 전극(103)과 함께 애노드 전극 역할을 수행할 수 있다.
이후 제1 절연층(104) 상에 제2 절연층(106)을 형성할 수 있다. 제2 절연층(106)은 제1 절연층(104)보다 두껍게 형성할 수 있으나 반드시 이에 한정하지 않는다. 제1 절연층(104)과 제2 절연층(106)의 재질은 상이할 수 있다. 예시적으로 제1 절연층(104)은 SiN일 수 있고 제2 절연층(106)은 SiO2일 수 있다.
도 18c를 참조하면, 절연층(104, 106) 상에 박막 트랜지스터(TFT)를 형성하는 단계(S103)는, 절연층(104, 106) 상에 반도체층(107)을 형성할 수 있다. 일부 영역의 반도체층(107)의 더미층(107a)을 형성할 수 있다. 더미층은 이후 스토리지 캐패시터를 형성할 수 있다.
도 18d를 참고하면, 게이트 절연막(108)을 패턴 형성한 후 그 위에 게이트 전극(109)을 형성할 수 있다. 도 18e를 참고하면, 층간 절연막(110)을 형성한 후 일부를 패터닝하여 복수 개의 관통홀(H1, H2, H3)을 형성할 수 있다. 복수 개의 관통홀은 제1 전극(103)과 수직 방향으로 중첩되지 않는 위치에 형성되는 제1 관통홀(H1) 및 제1 전극(103)과 중첩되는 위치에 형성되는 제2 관통홀(H2, H3)을 포함할 수 있다. 제2 관통홀(H2, H3)은 반도체층(107) 또는 금속 패턴(105)을 노출시키는 반면 제1 관통홀(H1)은 희생층(102)을 노출시킬 수 있다. 제1 관통홀(H1)은 복수 개의 제1 전극(103) 사이에 형성할 수도 있다.
도 18f를 참조하면, 층간 절연막(110) 상에 전극 물질을 증착시켜 소스 전극(111a) 및 드레인 전극(111b)을 형성할 수 있다. 제2 관통홀(H2, H3)에 충전된 전극 물질은 소스 전극(111a) 및 드레인 전극(111b)을 형성하는 반면, 제1 관통홀(H1)에 충전된 전극 물질은 저전위 전압 배선(112)을 형성할 수 있다.
도 18g를 참조하면, 제1 기판(101)을 분리하여 제1 전극(103)을 노출시키는 단계(S104)는, 습식 식각을 통해 제1 기판(101)을 분리할 수 있다. 즉, 습식 식각을 통해 희생층(102)의 일부가 제거됨으로써 제1 기판(101)이 분리될 수 있다. 습식 식각의 방법은 특별히 한정하지 않는다 일반적으로 반도체 공정에 사용되는 다양한 식각 방법이 제한 없이 적용될 수 있다. 예시적으로 후면에서 레이저를 조사하여 희생층(102)을 분해함으로써 제1 기판(101)을 분리할 수도 있다.
도 18h를 참조하면, 제1 기판(101) 상에 발광층(130)을 형성하는 단계(S105)는 잔존하는 희생층(102)을 제거하여 제1 전극(103)을 노출시킬 수 있다. 제1 전극(103) 및 제1 절연층(104)은 희생층(102)을 제거하기 위한 식각 용액에 식각되지 않는 재질일 수 있다. 제1 전극(103) 및 제1 절연층(104)은 식각을 정지시키는 스토퍼 역할을 할 수 있다.
이때 제1 관통홀(H1)로 노출된 제1 평탄화층(120)은 식각 용액에 의해 식각될 수 있다. 따라서, 관통홀(H1)에 형성된 제1 평탄화층(120)을 제거하는 언더컷 식각(UC1)을 수행함으로써 관통홀(H1)에 형성된 저전위 전압 배선(112)을 외부로 노출시킬 수 있다.
도 18i를 참고하면, 발광층(130) 상에 제2 전극(140)을 형성하는 단계는, 노출된 제1 전극(103) 상에 발광층(130)과 제1 전극을 순차적으로 형성할 수 있다. 발광층(130)은 픽셀의 구성에 맞게 다양한 서브 픽셀을 형성할 수 있다. 발광층(130)의 형성 방법은 유기 발광 다이오드를 증착하는 다양한 방법이 제한 없이 적용될 수 있다.
이후, 복수 개의 서브 픽셀의 전체 면적에 제2 전극(140)을 형성할 수 있다. 이 과정에서 제2 전극(140)의 일부는 관통홀(H1)에 충전되어 저전위 전압 배선(112)과 전기적으로 연결될 수 있다. 이후, 제2 전극(140) 상에 제2 평탄화층(150)을 형성하고 컬러필터(160)를 형성할 수 있다. 제2 평탄화층(150)의 일부는 제1 관통홀(H1)에 충전될 수 있다.
도 19a 내지 도 19h는 다른 실시예에 따른 표시패널 제조방법을 설명하기 위한 도면이다.
도 19a을 참조하면, 제1 기판(101) 상에 희생층(102)을 형성하는 단계는, 유리 기판 상에 SINx/SiO2를 반복 적층하여 희생층(102)을 형성할 수 있다. 희생층(102)은 패널을 형성하는 과정에서 제1 기판(101)을 제거하기 위한 층일 수 있다. 따라서, 희생층(102)은 레이저를 조사하거나 습식 식각에 의해 용이하게 제거될 수 있는 재질로 제작될 수 있다.
SINx층과 SiO2층의 두께 및 개수는 특별히 제한하지 않는다. 또한, SINx층과 SiO2층이외에도 식각율(etch rate)가 상이하여 희생층(102)으로 사용이 가능한 재질은 제한 없이 적용될 수 있다.
도 19b을 참조하면, 희생층(102) 상에 제1 전극(103) 및 절연층(104, 106)을 형성하는 단계는, 희생층(102) 상에 제1 전극(103)을 형성하고 그 위에 제1 절연층(104)을 형성할 수 있다. 제1 전극(103)은 희생층(102) 상에 전체적으로 형성한 후 패터닝을 통해 일부 구간을 제거하여 패터닝할 수 있다.
제1 전극(103)은 투명 전극으로 절연층(104, 106) 상에 형성될 수 있다. 일 예로, 제1 전극(103)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있으나 반드시 이에 한정되는 것은 아니고 다양한 금속 재질이 선택될 수도 있다.
이때, 제1 전극(103)의 상부에 금속 패턴(105)을 형성한 후 제1 절연층(104)을 형성할 수도 있다. 금속 패턴(105)은 APC(은, 팔라듐, 구리합금)로 제작될 수 있으나 반드시 이에 한정하지 않는다. 이러한 금속 패턴(105)은 발광층에서 출사되는 광을 반사시킬 수 있다. 금속 패턴(105)은 제1 전극(103)과 함께 애노드 전극 역할을 수행할 수 있다.
이후 제1 절연층(104) 상에 제2 절연층(106)을 형성할 수 있다. 제2 절연층(106)은 제1 절연층(104)보다 두껍게 형성할 수 있으나 반드시 이에 한정하지 않는다. 제1 절연층(104)과 제2 절연층(106)의 재질은 상이할 수 있다. 예시적으로 제1 절연층(104)은 SiN일 수 있고 제2 절연층(106)은 SiO2일 수 있다.
절연층(104, 106) 상에 박막 트랜지스터(TFT)를 형성하는 단계는 도 19c와 같이 절연층(104, 106) 상에 반도체층(107)을 형성할 수 있다. 일부 영역의 반도체층(107)의 더미층을 형성할 수 있다. 더미층은 이후 스토리지 캐패시터를 형성할 수 있다. 절연층(104, 106) 상에는 전체적으로 게이트 절열막을 형성할 수 있다.
도 19d를 참고하면, 게이트 절연막(108)을 패터닝하여 복수 개의 제1 관통홀(H1), 제2 관통홀(H2), 및 제3 관통홀(H5)을 형성할 수 있다. 제1 관통홀(H1)과 제3 관통홀(H5)은 제1 전극(103)과 수직 방향으로 중첩되지 않는 위치에 형성되어 희생층(102)을 노출시킬 수 있다. 제3 관통홀(H5)은 복수 개의 제1 전극들(103) 사이에 형성할 수 있다.
이후 복수 개의 관통홀이 형성된 게이트 절연막(108) 상에 전극 물질을 증착시켜 복수 개의 전극을 형성할 수 있다. 구체적으로 게이트 절연막(108) 상에 게이트 전극(109)을 형성하고, 소스 전극(111a) 및 드레인 전극(111b)을 제2 관통홀(H2)에 형성하고, 저전위 전압 배선(112)을 제1 관통홀(H1)에 형성할 수 있다. 또한, 제3 관통홀(H5)에 전극 물질을 충전하여 차단층(도 13, 도 14a 및 도 14b 참조)을 형성할 수 있다.
도 19e를 참고하면, 게이트 전극(109) 및 소스 전극(111a) 및 드레인 전극(111b)이 형성된 영역 이외의 영역에서 게이트 절연막(108)을 제거할 수 있다. 이러한 구성에 의하면 층간 절연막을 형성하는 과정을 생략할 수 있어 마스크 개수를 줄일 수 있다.
도 19f를 참조하면, 제1 기판(101)을 분리하여 제1 전극(103)을 노출시키는 단계는, 습식 식각을 통해 제1 기판(101)을 분리할 수 있다. 즉, 습식 식각을 통해 희생층(102)의 일부가 제거됨으로써 제1 기판(101)이 분리될 수 있다. 습식 식각의 방법은 특별히 한정하지 않는다 일반적으로 반도체 공정에 사용되는 다양한 식각 방법이 제한 없이 적용될 수 있다.
도 19g를 참조하면, 제1 기판(101) 상에 발광층(130)을 형성하는 단계는 잔존하는 희생층(102)을 제거하여 제1 전극(103)을 노출시킬 수 있다. 제1 전극(103) 및 제1 절연층(104)은 희생층(102)을 제거하기 위한 식각 용액에 식각되지 않는 재질일 수 있다. 제1 관통홀(H1)로 노출된 제1 평탄화층(120)은 식각 용액에 의해 식각될 수 있다. 제1 관통홀(H1)에 형성된 제1 평탄화층(120)을 제거하는 언더컷 공정을 수행함으로써 관통홀(H1)에 형성된 저전위 전압 배선(112)을 노출시키는 언더컷 식각(UC1)을 형성할 수 있다.
도 19h를 참고하면, 발광층(130) 상에 제2 전극(140)을 형성하는 단계는 노출된 제1 기판(101) 상에 발광층(130)을 형성할 수 있다. 발광층(130)은 픽셀의 구성에 맞게 다양한 서브 픽셀을 형성할 수 있다. 발광층(130)의 형성 방법은 유기 발광 다이오드를 증착하는 다양한 방법이 제한 없이 적용될 수 있다.
이후, 복수 개의 서브 픽셀의 전체 면적에 제2 전극(140)을 형성할 수 있다. 이 과정에서 제2 전극(140)의 일부는 제1 관통홀(H1)에 충전되어 저전위 전압 배선(112)과 전기적으로 연결될 수 있다. 이후, 제2 전극(140) 상에 제2 평탄화층(150)을 형성하고 컬러필터(160)를 형성할 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 11: 타이밍 콘트롤러
12: 소스 드라이버 13: 게이트 드라이버
20: 데이터 구동부 30: 센싱부
50: 전원부 SP1~SP4: 서브 픽셀
TFT: 박막 트랜지스터 103: 제1 전극
112: 저전위 전압 배선 H1: 관통홀
130: 발광층 140: 제2 전극

Claims (15)

  1. 게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되는 절연층;
    상기 절연층 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 절연층은 저전위 전압 배선이 내측벽으로 연장된 관통홀을 포함하고,
    상기 제2 전극은 상기 관통홀로 연장되어 상기 저전위 전압 배선과 전기적으로 연결되는 표시장치.
  3. 제2항에 있어서,
    상기 저전위 전압 배선은 상기 절연층의 하부면에 형성되는 제1 배선 영역 및 상기 관통홀의 내측벽으로 연장된 제2 배선 영역을 포함하는 표시장치.
  4. 제2항에 있어서,
    상기 관통홀은 상기 제2 전극에서 상기 제1 전극 방향으로 갈수록 폭이 넓어지는 표시장치.
  5. 제3항에 있어서,
    상기 제2 전극은 상기 관통홀의 내측벽으로 연장되어 상기 제2 배선 영역과 전기적으로 연결되는 표시장치.
  6. 제2항에 있어서,
    상기 발광층은 상기 관통홀의 내측벽으로 연장되는 연장부를 포함하는 표시장치.
  7. 제1항에 있어서,
    상기 제1 전극과 상기 반도체층 사이에 배치되는 금속 패턴을 포함하고,
    상기 금속 패턴은 상기 제1 전극과 전기적으로 연결되는 표시장치.
  8. 제2항에 있어서,
    상기 제1 전극은 복수 개의 서브 픽셀에 각각 대응되는 복수 개의 제1 전극을 포함하고,
    상기 절연층은 상기 복수 개의 제1 전극 사이에 배치되는 복수 개의 서브 관통홀을 포함하는 표시장치.
  9. 제8항에 있어서,
    상기 복수 개의 서브 관통홀은 상기 복수 개의 제1 전극의 길이 방향으로 연장 형성되는 표시장치.
  10. 제8항에 있어서,
    상기 복수 개의 서브 관통홀에 배치되는 차단층을 포함하고
    상기 차단층은 상기 저전위 전압 배선의 더미 배선인 표시장치.
  11. 제1항에 있어서,
    상기 절연층의 하부에 배치되는 층간 절연막,
    상기 절연층과 상기 제1 전극 사이에 배치되는 금속 패턴, 및
    상기 층간 절연막의 하부에 배치되는 소스 전극 및 드레인 전극을 포함하고,
    상기 드레인 전극은 상기 절연층 및 층간 절연막을 관통하여 상기 금속 패턴과 전기적으로 연결되는 표시장치.
  12. 제1항에 있어서,
    상기 절연층과 상기 제1 전극 사이에 배치되는 금속 패턴, 및
    상기 게이트 절연막의 하부에 배치되는 소스 전극 및 드레인 전극을 포함하고,
    상기 드레인 전극은 상기 절연층 및 상기 게이트 절연막을 관통하여 상기 금속 패턴과 전기적으로 연결되는 표시장치.
  13. 구동 소자;
    상기 구동 소자 상에 배치되는 절연층;
    상기 절연층 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 포함하고,
    상기 절연층은 저전위 전압 배선을 노출시키는 관통홀을 포함하고,
    상기 제2 전극은 상기 관통홀로 연장되어 상기 저전위 전압 배선과 전기적으로 연결되는 표시장치.
  14. 제13항에 있어서,
    상기 구동 소자는,
    반도체층,
    상기 반도체층의 하부에 배치되는 게이트 절연막,
    상기 게이트 절연막의 하부에 배치되는 게이트 전극을 포함하는 표시장치.
  15. 제13항에 있어서,
    기판, 및
    상기 기판 상에 배치된 평탄화층을 포함하고,
    상기 평탄화층 상에 상기 구동 소자가 배치되고,
    상기 평탄화층은 상기 관통홀에 삽입되는 돌출부를 포함하는 표시장치.
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