KR20220076915A - Low-power and high speed transceiver using di-code signaling and calibration method thereof - Google Patents

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Abstract

본 출원의 실시예에 따른 고속 저전력 트랜시버는 다이-코드 신호법 기반의 미들 전압을 공통모드 전압으로 변환하는 변환부, 상기 미들 전압, 상기 공통모드 전압 및 기준전압 중 적어도 하나의 입력전압을 차동 입력단에 전달하는 보상부 및 상기 차동 입력단에 인가된 상기 적어도 하나의 입력전압에 기초하여, 디지털 출력신호를 출력하는 비교부를 포함하고, 상기 보상부는 상기 디지털 출력신호에 기초하여, 입력 오프셋 전압을 보상하기 위한 제1 동작 모드와 상기 공통모드 전압을 보상하기 위한 제2 동작 모드를 순차적으로 수행한다. A high-speed low-power transceiver according to an embodiment of the present application includes a conversion unit for converting a die-code signal method-based middle voltage into a common mode voltage, and a differential input terminal for at least one of the middle voltage, the common mode voltage, and the reference voltage. and a compensator for transmitting a compensator and a comparator for outputting a digital output signal based on the at least one input voltage applied to the differential input terminal, wherein the compensator compensates an input offset voltage based on the digital output signal A first operation mode for compensating the common mode voltage and a second operation mode for compensating the common mode voltage are sequentially performed.

Description

다이코드 신호법을 이용하는 고속 저전력용 트랜시버 및 그 보상 방법{LOW-POWER AND HIGH SPEED TRANSCEIVER USING DI-CODE SIGNALING AND CALIBRATION METHOD THEREOF}A high-speed, low-power transceiver using a die-code signaling method and a compensation method therefor

본 출원은 고속 저전력 트랜시버 및 그 보상 방법에 관한 것이다. The present application relates to a high-speed low-power transceiver and a compensation method therefor.

데이터 통신을 위해서 일반적으로 NRZ(PAM-2) 신호법을 사용한다. 여기서, NRZ(PAM-2) 신호법은 두 가지 데이터 변조 레벨을 가지며, 송수신기의 구조를 간단하게 할 수 있다. In general, NRZ (PAM-2) signaling is used for data communication. Here, the NRZ (PAM-2) signaling method has two data modulation levels, and the structure of the transceiver can be simplified.

그러나, NRZ(PAM-2) 신호법은 1 unit interval(UI) 동안 1bit 데이터만 전송 할 수 있기 때문에, 클락 주파수를 높이는 것으로는 한계가 있고, 고속 데이터 전송 시 채널의 영향을 많이 받아 고속 송수신기 구현에 어려운 문제를 가진다. However, since the NRZ (PAM-2) signaling method can transmit only 1-bit data during 1 unit interval (UI), there is a limit to increasing the clock frequency, and high-speed data transmission is greatly affected by the channel to implement a high-speed transceiver. have a difficult problem with

최근, NRZ(PAM-2) 신호법의 단점을 보완하기 위해, 세 개의 데이터 변조 레벨을 가지고, 연속된 데이터에 대해 미들 전압(0)을 출력하는 다이코드 신호법(Di-code signaling)이 이용되고 있다. Recently, in order to compensate for the shortcomings of the NRZ (PAM-2) signaling method, a di-code signaling method having three data modulation levels and outputting a middle voltage (0) for continuous data is used. is becoming

이러한 다이코드 신호법을 이용하는 종래의 트랜시버는 송수신단에 배치된 직렬 커패시터를 이용하여, 송신단의 미들 전압(0)과 수신단의 공통모드 전압 간의 불일치 문제를 해결할 수 있는 반면, 직렬 커패시터의 크기에 따라 송수신단의 대역폭이 제한되는 문제를 가진다.The conventional transceiver using this die-code signal method can solve the mismatch problem between the middle voltage (0) of the transmitting end and the common mode voltage of the receiving end by using a series capacitor disposed at the transmitting and receiving end, whereas the size of the series capacitor depends on the size of the series capacitor. There is a problem in that the bandwidth of the transmitting and receiving end is limited.

본 출원의 목적은 송수신단에 연결된 직렬 커패시터를 대신하여, 입력 오프셋 전압과 공통모드 전압을 보상할 수 있는 고속 저전력 트랜시버 및 그 보상 방법을 제공하기 위한 것이다. An object of the present application is to provide a high-speed, low-power transceiver capable of compensating for an input offset voltage and a common-mode voltage instead of a series capacitor connected to a transceiver and a method for compensating the same.

본 출원의 실시예에 따른 고속 저전력 트랜시버는 다이-코드 신호법 기반의 미들 전압을 공통모드 전압으로 변환하는 변환부, 상기 미들 전압, 상기 공통모드 전압 및 기준전압 중 적어도 하나의 입력전압을 차동 입력단에 전달하는 보상부 및 상기 차동 입력단에 인가된 상기 적어도 하나의 입력전압에 기초하여, 디지털 출력신호를 출력하는 비교부를 포함하고, 상기 보상부는 상기 디지털 출력신호에 기초하여, 입력 오프셋 전압을 보상하기 위한 제1 동작 모드와 상기 공통모드 전압을 보상하기 위한 제2 동작 모드를 순차적으로 수행한다. A high-speed low-power transceiver according to an embodiment of the present application includes a conversion unit for converting a die-code signal method-based middle voltage into a common mode voltage, and a differential input terminal for at least one of the middle voltage, the common mode voltage, and the reference voltage. and a compensator for transmitting a compensator and a comparator for outputting a digital output signal based on the at least one input voltage applied to the differential input terminal, wherein the compensator compensates an input offset voltage based on the digital output signal A first operation mode for compensating the common mode voltage and a second operation mode for compensating the common mode voltage are sequentially performed.

본 출원의 실시예에 따른 고속 저전력 트랜시버의 보상 방법으로서, 변환부가 다이-코드 신호법 기반의 미들 전압을 공통모드 전압으로 변환하는 단계, 보상부가 상기 미들 전압, 상기 공통모드 전압 및 기준전압 중 적어도 하나의 입력전압을 차동 입력단에 전달하는 단계, 비교부가 상기 차동 입력단에 인가된 상기 적어도 하나의 입력전압에 기초하여, 디지털 출력신호를 출력하는 단계, 상기 보상부가 상기 디지털 출력신호에 기초하여, 상기 비교부의 입력 오프셋 전압을 보상하는 제1 동작 모드를 수행하는 단계 및 상기 보상부가 상기 공통모드 전압을 보상하는 제2 동작 모드를 상기 동작 모드 이후에 순차적으로 수행하는 단계를 포함한다. A method of compensating for a high-speed and low-power transceiver according to an embodiment of the present application, comprising: a converter converting a die-code signal method-based middle voltage to a common mode voltage; transferring one input voltage to a differential input terminal; outputting a digital output signal by a comparator based on the at least one input voltage applied to the differential input terminal; performing a first operation mode for compensating an input offset voltage of a comparator; and sequentially performing a second operation mode for compensating for the common mode voltage, by the compensator, after the operation mode.

본 출원의 실시예에 따르면, 직렬 커패시터를 이용하지 않고, 입력 오프셋 전압(VOS)과 공통모드 전압(VCM)을 순차적으로 보상할 수 있다. According to the embodiment of the present application, the input offset voltage V OS and the common mode voltage V CM may be sequentially compensated without using a series capacitor.

이에 따라, PVT(Process-voltage-tempearture) 변화에 따른 영향과 미들 전압에 따라 발생하는 Static 전류 소모를 감소시키고, 직렬 커패시터로 인한 송수신단의 제한된 대역폭을 개선시킬 수 있다. Accordingly, it is possible to reduce the influence of the process-voltage-tempearture (PVT) change and the static current consumption generated according to the middle voltage, and improve the limited bandwidth of the transceiver terminal due to the series capacitor.

도 1은 본 출원의 실시예에 따른 수신기(10)에 대한 블록도이다.
도 2a는 본 출원의 트랜시버(1000)에 대한 블록도이며, 도 2b는 종래의 트랜시버(2000)에 대한 블록도이다.
도 3은 도 1의 변환부(100)를 구체적으로 보여주는 도이고, 도 4는 도 3의 변환부(100)에 대한 실시 예이다.
도 5는 보상부(200)를 구체적으로 설명하기 위한 도 1의 수신기(10)에 대한 회로도이고, 도 6은 동작 모드별 스위칭 상태와 차동 입력단 상태를 설명하기 위한 도이다.
도 7은 도 1의 비교부(300)를 구체적으로 보여주는 도이다.
도 8은 본 출원의 실시예에 따른 수신기(10)의 캘리브레이션 동작 프로세스이다.
도 9는 도 5의 로직 제어부(210)의 일 실시예에 따른 동작 프로세스이다.
도 10은 도 5의 로직 제어부(210)의 다른 실시예에 따른 동작 프로세스이다. 1 is a block diagram of a receiver 10 according to an embodiment of the present application.
2A is a block diagram of the transceiver 1000 of the present application, and FIG. 2B is a block diagram of a conventional transceiver 2000 .
3 is a diagram specifically illustrating the converter 100 of FIG. 1 , and FIG. 4 is an embodiment of the converter 100 of FIG. 3 .
FIG. 5 is a circuit diagram of the receiver 10 of FIG. 1 for describing the compensation unit 200 in detail, and FIG. 6 is a diagram for explaining a switching state and a differential input terminal state for each operation mode.
7 is a diagram specifically illustrating the comparison unit 300 of FIG. 1 .
8 is a calibration operation process of the receiver 10 according to an embodiment of the present application.
9 is an operation process of the logic control unit 210 of FIG. 5 according to an embodiment.
10 is an operation process of the logic control unit 210 of FIG. 5 according to another embodiment.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 출원의 실시형태를 설명한다. 그러나, 본 출원의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 출원의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 출원의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present application will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present application may be modified in various other forms, and the scope of the present application is not limited to the embodiments described below. In addition, the embodiments of the present application are provided in order to more completely explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 출원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.And in order to clearly explain the present application in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged to clearly express various layers and regions, and components having the same function within the scope of the same idea are referred to as the same. It is explained using symbols. Furthermore, throughout the specification, when a part "includes" a certain element, it means that other elements may be further included, rather than excluding other elements, unless otherwise stated.

도 1은 본 출원의 실시예에 따른 수신기(10)에 대한 블록도이고, 도 2a는 본 출원의 트랜시버(1000)에 대한 블록도이며, 도 2b는 종래의 트랜시버(2000)에 대한 블록도이다. 1 is a block diagram of a receiver 10 according to an embodiment of the present application, FIG. 2A is a block diagram of a transceiver 1000 of the present application, and FIG. 2B is a block diagram of a conventional transceiver 2000 .

도 1 내지 도 2b를 참조하면, 수신기(10)는 변환부(100), 보상부(200) 및 비교부(300)를 포함할 수 있다. 1 to 2B , the receiver 10 may include a converter 100 , a compensator 200 , and a comparator 300 .

먼저, 변환부(100)는 다이-코드 신호법 기반의 미들 전압(VM)을 공통모드 전압(VCM)으로 변환할 수 있다. 여기서, 다이-코드 신호법은 데이터 +1, 0, -1에 해당하는 세가지 전압을 이용하고, 연속된 데이터에 대해 상기 0에 해당하는 미들 전압(VM)을 출력하는 신호법을 의미할 수 있다. First, the converter 100 may convert the die-code signal method-based middle voltage V M into a common mode voltage V CM . Here, the die-code signal method may refer to a signal method in which three voltages corresponding to data +1, 0, and -1 are used and the middle voltage V M corresponding to 0 is output for continuous data. have.

또한, 변환부(100)는 도 2a에 도시된 바와 같이, 송수신단의 대역폭을 제한시키는 직렬 커패시터 없이, 송신기(20)로부터 채널을 통해 직렬로 연결될 수 있다. 한편, 종래의 트랜시버는 도 2b에 도시된 바와 같이, 송수신단의 전압 불일치 문제를 해결하기 위하여, 수신기(11)와 채널 사이에 직렬 커패시터(13)가 배치됨으로써, 직렬 커패시터(13)의 커패시턴스 크기에 따라 송수신단의 대역폭을 제한시키는 문제를 가질 수 있다. In addition, the converter 100 may be connected in series from the transmitter 20 through a channel without a series capacitor limiting the bandwidth of the transceiver terminal, as shown in FIG. 2A . Meanwhile, in the conventional transceiver, as shown in FIG. 2B , in order to solve the voltage mismatch problem at the transmitting and receiving terminals, the series capacitor 13 is disposed between the receiver 11 and the channel, so that the capacitance of the series capacitor 13 is increased. Accordingly, there may be a problem of limiting the bandwidth of the transmitting and receiving end.

실시예에 따른 변환부(100)는 송신기(20)로부터 채널을 통해 인가되는 미들 전압(VM)을 증폭시키기 위한 트랜스 임피던스 증폭기(Trans-Impendence-Amplifier, TIA)로 구현될 수 있다. The converter 100 according to the embodiment may be implemented as a trans-impedance amplifier (TIA) for amplifying the middle voltage V M applied through the channel from the transmitter 20 .

다음으로, 보상부(200)는 미들 전압(VM), 공통모드 전압(VCM) 및 기준전압(VREFH, VREFL) 중 적어도 하나의 입력전압을 차동 입력단(+, -)에 전달할 수 있다. Next, the compensator 200 may transfer at least one input voltage of the middle voltage V M , the common mode voltage V CM , and the reference voltages VREF H and VREF L to the differential input terminals (+, -). have.

다음으로, 비교부(300)는 차동 입력단(+, -)에 인가되는 상기 적어도 하나의 입력전압에 기초하여, 디지털 출력신호(COMPH, COMPL)를 출력할 수 있다. Next, the comparator 300 may output the digital output signals COMP H and COMP L based on the at least one input voltage applied to the differential input terminals (+, -).

구체적으로, 비교부(300)는 차동 입력단(+, -) 중 제1 입력단(+)에 인가되는 제1 입력전압과 제2 입력단(-)에 인가되는 제2 입력전압을 비교하고, 비교 결과에 기초하여 디지털 출력신호(COMPH, COMPL)를 출력할 수 있다. Specifically, the comparison unit 300 compares the first input voltage applied to the first input terminal (+) of the differential input terminals (+, -) with the second input voltage applied to the second input terminal (-), and the comparison result Based on the digital output signals COMP H and COMP L may be output.

여기서, 제1 및 제2 입력전압은 미들 전압(VM), 공통모드 전압(VCM) 및 기준전압(VREFH, VREFL) 중 하나의 입력전압으로 서로 동일한 전압이거나 서로 다른 전압일 수 있다. 예를 들면, 제1 입력전압은 미들 전압(VM)이고, 제2 입력 전압은 공통모드 전압(VCM)으로 제1 및 제2 입력전압은 서로 다른 입력전압일 수 있다. 또한, 제1 및 제2 입력전압은 공통모드 전압(VCM)으로 서로 동일한 전압일 수도 있다. Here, the first and second input voltages are one of the middle voltage V M , the common mode voltage V CM , and the reference voltages VREF H and VREF L , and may be the same voltage or different voltages. . For example, the first input voltage may be a middle voltage V M , the second input voltage may be a common mode voltage V CM , and the first and second input voltages may be different input voltages. Also, the first and second input voltages may be the same voltage as the common mode voltage V CM .

실시예에 따른 보상부(200)는 디지털 출력신호(COMPH, COMPL)에 기초하여, 상기 비교부(200)의 입력 오프셋 전압(VOS)을 보상하는 제1 동작 모드와 공통모드 전압(VCM)을 보상하는 제2 동작 모드를 순차적으로 수행할 수 있다. The compensator 200 according to the embodiment comprises a first operation mode for compensating an input offset voltage V OS of the comparator 200 and a common mode voltage V CM based on the digital output signals COMPH and COMPL. ) may be sequentially performed in the second operation mode to compensate.

여기서, 제1 동작 모드(Comparator Offset Calibration)는 디지털 출력신호(COMPH, COMPL)가 반전될 때까지, 공통모드 전압(VCM)을 비교부(300)의 차동 입력단(+, -)에 인가시키고 비교부(200)의 입력 오프셋 전압(VOS)을 조절하는 동작을 의미할 수 있다. Here, the first operation mode (Comparator Offset Calibration) is until the digital output signals (COMP H , COMP L ) are inverted, the common mode voltage (V CM ) to the differential input terminal (+, -) of the comparator 300 It may mean an operation of applying and adjusting the input offset voltage V OS of the comparator 200 .

예를 들면, 디지털 출력신호(COMPH, COMPL)가 1인 경우, 보상부(200)는 제1 동작 모드에서 공통모드 전압(VCM)을 비교부(300)의 차동 입력단(+, -)에 인가시키고, 비교부(200)의 입력 오프셋 전압(VOS)을 감소시킬 수 있다. 또한, 디지털 출력신호(COMPH, COMPL)가 0인 경우, 보상부(200)는 제1 동작 모드에서 공통모드 전압(VCM)을 비교부(300)의 차동 입력단(+, -)에 인가시키고, 비교부(200)의 입력 오프셋 전압(VOS)을 증가시킬 수 있다. For example, when the digital output signals COMP H and COMP L are 1, the compensator 200 compares the common mode voltage V CM to the differential input terminals (+, -) of the comparator 300 in the first operation mode. ) to reduce the input offset voltage V OS of the comparator 200 . In addition, when the digital output signals COMP H and COMP L are 0, the compensator 200 applies the common mode voltage V CM to the differential input terminals (+, -) of the comparator 300 in the first operation mode. and may increase the input offset voltage V OS of the comparator 200 .

또한, 제2 동작 모드(TIA Common-mode Voltage Calibration)는 디지털 출력신호(COMPH, COMPL)가 반전될 때까지, 미들 전압(VM)과 공통모드 전압(VCM)을 비교부(300)의 차동 입력단(+, -)에 인가시키고 공통모드 전압(VCM)을 조절하는 동작을 의미할 수 있다. In addition, the second operation mode (TIA Common-mode Voltage Calibration) compares the middle voltage (V M ) and the common mode voltage (V CM ) until the digital output signals (COMP H , COMP L ) are inverted by the comparison unit 300 ) may mean an operation of applying to the differential input terminals (+, -) and adjusting the common mode voltage (V CM ).

예를 들면, 디지털 출력신호(COMPH, COMPL)가 1인 경우, 보상부(200)는 제2 동작 모드에서 미들 전압(VM)과 공통모드 전압(VCM)을 비교부(300)의 차동 입력단(+, -)에 인가시키고 공통모드 전압(VCM)을 감소시킬 수 있다. 또한, 디지털 출력신호(COMPH, COMPL)가 0인 경우, 보상부(200)는 제2 동작 모드에서 미들 전압(VM)과 공통모드 전압(VCM)을 비교부(300)의 차동 입력단(+, -)에 인가시키고 공통모드 전압(VCM)을 증가시킬 수 있다. For example, when the digital output signals COMP H and COMP L are 1, the compensator 200 compares the middle voltage V M and the common mode voltage V CM in the second operation mode to the comparator 300 . It can be applied to the differential input terminals (+, -) of , and the common mode voltage (V CM ) can be reduced. In addition, when the digital output signals COMP H and COMP L are 0, the compensator 200 compares the middle voltage V M and the common mode voltage V CM to the differential of the comparator 300 in the second operation mode. It can be applied to the input terminals (+, -) and the common mode voltage (V CM ) can be increased.

본 출원의 실시예에 따른 수신기(10)는 송신기(20)에 연결된 채널로부터 수신된 미들 전압(VM)을 별도의 직렬 커패시터 없이, 변환부(100)를 통해 공통모드 전압(VCM)으로 변환함으로써, 송수신단의 대역폭을 증가시키고 회로 설계 비용과 면적을 감소시킬 수 있다. 이때, 수신기(10)는 비교부(300)를 통해 출력된 디지털 출력신호에 기초하여, 보상부(200)를 통해 입력 오프셋 전압(VOS)과 공통모드 전압(VCM)을 순차적으로 보상함으로써, PVT(Process-voltage-tempearture) 변화에 따른 영향을 감소시키고, Static 전류 발생에 따른 전력 소모를 감소시킬 수 있다.The receiver 10 according to the embodiment of the present application converts the middle voltage V M received from the channel connected to the transmitter 20 to the common mode voltage V CM through the converter 100 without a separate series capacitor. By converting, the bandwidth of the transmitting and receiving end can be increased and the circuit design cost and area can be reduced. At this time, the receiver 10 sequentially compensates the input offset voltage V OS and the common mode voltage V CM through the compensator 200 based on the digital output signal output through the comparator 300 . , it is possible to reduce the effect of change in process-voltage-tempearture (PVT) and reduce power consumption due to static current generation.

도 3은 도 1의 변환부(100)를 구체적으로 보여주는 도이고, 도 4는 도 3의 변환부(100)에 대한 실시 예이다. 3 is a diagram specifically illustrating the converter 100 of FIG. 1 , and FIG. 4 is an embodiment of the converter 100 of FIG. 3 .

도 3과 도 4를 참조하면, 변환부(100)는 출력저항(RVSS), 제1 트랜지스터부(110) 및 제2 트랜지스터부(120)를 포함할 수 있다. 3 and 4 , the converter 100 may include an output resistor R VSS , a first transistor unit 110 , and a second transistor unit 120 .

먼저, 출력저항(RVSS)은 송신기(20)로부터 연결된 채널에 일측(N1IN)이 연결되어, 미들 전압(VM)을 인가받을 수 있다. First, one side N1 IN of the output resistor R VSS is connected to a channel connected from the transmitter 20 to receive a middle voltage V M .

다음으로, 제1 트랜지스터부(110)는 출력저항(RVSS)의 타측(N1OUT)를 풀업 스위칭(Pull-up switching)할 수 있다. 이러한 제1 트랜지스터부(110)는 소스측이 출력저항(RVSS)의 타측(N1OUT)에 연결되고, 게이트측이 출력저항(RVSS)의 일측(N1IN)에 연결되는 PMOS 트랜지스터일 수 있다. Next, the first transistor unit 110 may pull-up switching the other side N1 OUT of the output resistor R VSS . The first transistor unit 110 may be a PMOS transistor in which the source side is connected to the other side (N1 OUT ) of the output resistance (R VSS ) and the gate side is connected to one side (N1 IN ) of the output resistance (R VSS ). have.

도 4에 도시된 바와 같이, 제1 트랜지스터부(110)는 소스측이 출력저항(RVSS)의 타측(N1OUT)에 병렬로 연결된 복수의 PMOS 트랜지스터들(110_1~110_N)을 포함할 수 있다. As shown in FIG. 4 , the first transistor unit 110 may include a plurality of PMOS transistors 110_1 to 110_N whose source side is connected in parallel to the other side N1 OUT of the output resistor R VSS . .

다음으로, 제2 트랜지스터부(120)는 출력저항(RVSS)의 타측(N1OUT)을 풀다운 스위칭(Pull-down switching)할 수 있다. 이러한 제2 트랜지스터부(120)는 드레인측이 출력저항(RVSS)의 타측(N1OUT)에 연결되고, 게이트측이 출력저항(RVSS)의 일측(N1IN)에 연결되는 NMOS 트랜지스터일 수 있다. Next, the second transistor unit 120 may pull-down switching the other side N1 OUT of the output resistor R VSS . The second transistor unit 120 may be an NMOS transistor in which the drain side is connected to the other side (N1 OUT ) of the output resistance (R VSS ) and the gate side is connected to one side (N1 IN ) of the output resistance (R VSS ). have.

도 4에 도시된 바와 같이, 제1 트랜지스터부(110)는 드레인측이 출력저항(RVSS)의 타측(N1OUT)에 병렬로 연결된 복수의 NMOS 트랜지스터들(110_1~110_N)을 포함할 수 있다. As shown in FIG. 4 , the first transistor unit 110 may include a plurality of NMOS transistors 110_1 to 110_N whose drain side is connected in parallel to the other side N1 OUT of the output resistor R VSS . .

도 5a는 보상부(200)를 구체적으로 설명하기 위한 도 1의 수신기(10)에 대한 회로도이고, 도 5b는 도 5a의 수신기(10)에 대한 블록도이며, 도 6은 동작 모드별 스위칭 상태와 차동 입력단 상태를 설명하기 위한 도이다. 5A is a circuit diagram of the receiver 10 of FIG. 1 for explaining the compensation unit 200 in detail, FIG. 5B is a block diagram of the receiver 10 of FIG. 5A, and FIG. 6 is a switching state for each operation mode and a diagram for explaining the state of the differential input terminal.

도 1, 도 5a, 도 5b 및 도 6을 참조하면, 보상부(200)는 제1 내지 제6 샘플앤홀드 샘플앤홀드 스위치(S1~S6)와 로직 제어부(210)를 포함할 수 있다. 1, 5A, 5B and 6 , the compensator 200 may include first to sixth sample and hold sample and hold switches S1 to S6 and a logic controller 210 .

먼저, 제1 샘플앤홀드 스위치(S1)는 비교부(300)와 수신 노드(RXIN)를 스위칭 연결하고, 제2 내지 제4 샘플앤홀드 스위치(S2~S4)는 비교부(300)와 변환부(100)를 스위칭 연결하며, 제5 및 제6 샘플앤홀드 스위치(S5, S6)는 비교부(300)와 기준전압 생성기(400)를 스위칭 연결할 수 있다. 여기서, 수신 노드(RXIN)는 변환부(100)의 일측(N1IN)에 대응될 수 있다. First, the first sample and hold switch S1 switches and connects the comparison unit 300 and the receiving node RX IN , and the second to fourth sample and hold switches S2 to S4 are connected to the comparison unit 300 and The converter 100 is switched and connected, and the fifth and sixth sample and hold switches S5 and S6 may switch and connect the comparator 300 and the reference voltage generator 400 . Here, the receiving node RX IN may correspond to one side N1 IN of the converter 100 .

구체적으로, 도 5a에 도시된 바와 같이, 제1 샘플앤홀드 스위치(S1)는 일측이 수신 노드(RXIN)에 연결되고, 타측이 비교부(300)의 차동 입력단(+, -)의 제1 입력단(+)에 연결될 수 있다. 또한, 제2 샘플앤홀드 스위치(S2)는 일측이 변환부(100)의 타측(N1OUT)에 연결되고, 타측이 비교부(300)의 차동 입력단(+, -)의 제1 입력단(+)에 연결될 수 있다. 또한, 제3 및 제4 샘플앤홀드 스위치(S3, S4)는 일측이 변환부(100)의 타측(N1OUT)에 연결되고, 타측이 비교부(300)의 차동 입력단(+, -)의 제2 입력단(-)에 연결될 수 있다. 또한, 제5 및 제6 샘플앤홀드 스위치(S5, S6)는 일측이 기준전압 생성기(400)에 연결되고, 타측이 비교부(300)의 차동 입력단(+, -)의 제2 입력단(-)에 연결될 수 있다. Specifically, as shown in FIG. 5A , one side of the first sample and hold switch S1 is connected to the receiving node RX IN , and the other side is the first of the differential input terminals (+, -) of the comparator 300 . 1 can be connected to the input terminal (+). In addition, the second sample and hold switch S2 has one side connected to the other side N1 OUT of the conversion unit 100 , and the other side is the first input terminal (+, -) of the differential input terminal (+, -) of the comparison unit 300 . ) can be connected to In addition, the third and fourth sample and hold switches S3 and S4 have one side connected to the other side N1 OUT of the conversion unit 100 , and the other side of the differential input terminal (+, -) of the comparator 300 . It may be connected to the second input terminal (-). In addition, the fifth and sixth sample and hold switches S5 and S6 have one side connected to the reference voltage generator 400 , and the other end of the second input terminal (-) of the differential input terminal (+, -) of the comparator 300 . ) can be connected to

다음으로, 로직 제어부(210)는 디지털 출력신호(COMPH, COMPL)에 기초하여, 제1 내지 제6 샘플앤홀드 스위치(S1~S6), 변환부(100) 및 비교부(300)를 제어할 수 있다. Next, the logic controller 210 controls the first to sixth sample and hold switches S1 to S6, the converter 100 and the comparator 300 based on the digital output signals COMP H and COMP L . can be controlled

일 실시예에 따라, 로직 제어부(210)는 제1 동작 모드에서, 제2 내지 제4 샘플앤홀드 스위치(S2~S4)를 스위칭 온 시키고 제1, 제5 및 제6 샘플앤홀드 스위치(S1, S5 및 S6)를 스위칭 오프 시킬 수 있다. 즉, 로직 제어부(210)는 도 6에 도시된 바와 같이, 제1 동작 모드에서 제2 내지 제4 샘플앤홀드 스위치(S2~S4)를 스위칭 시킴으로써, 제1 입력단(+)에 공통모드 전압(VCM)을 인가시키고, 제2 입력단(-)에 공통모드 전압(VCM)을 인가시킬 수 있다. According to an embodiment, in the first operation mode, the logic controller 210 switches on the second to fourth sample and hold switches S2 to S4 and the first, fifth and sixth sample and hold switches S1 , S5 and S6) can be switched off. That is, as shown in FIG. 6 , the logic control unit 210 switches the second to fourth sample and hold switches S2 to S4 in the first operation mode, thereby supplying the common mode voltage (+) to the first input terminal (+). V CM ) may be applied, and a common mode voltage V CM may be applied to the second input terminal (-).

이때, 로직 제어부(210)는 디지털 출력신호(COMPH, COMPL)에 기초하는 비교기 제어 신호(COMCONT)를 비교부(300)에 출력할 수 있다. In this case, the logic controller 210 may output the comparator control signal COM CONT based on the digital output signals COMP H and COMP L to the comparator 300 .

예를 들면, 디지털 출력신호(COMPH, COMPL)가 1인 경우, 비교기 제어 신호(COMCONT)는 비교부(300)의 입력 오프셋 전압(VOS)을 감소시키기 위한 제어신호일 수 있다. 또한, 디지털 출력신호(COMPH, COMPL)가 0인 경우, 비교기 제어 신호(COMCONT)는 비교부(300)의 입력 오프셋 전압(VOS)을 증가시키기 위한 제어신호일 수 있다. For example, when the digital output signals COMP H and COMP L are 1, the comparator control signal COM CONT may be a control signal for reducing the input offset voltage V OS of the comparator 300 . Also, when the digital output signals COMP H and COMP L are 0, the comparator control signal COM CONT may be a control signal for increasing the input offset voltage V OS of the comparator 300 .

다른 실시예에 따라, 제1 동작 모드에서 디지털 출력신호(COMPH, COMPL)가 반전될 때, 로직 제어부(210)는 제2, 제5 및 제6 샘플앤홀드 스위치(S2, S5 및 S6)를 스위칭 온 시키고, 제1, 제3 및 제4 샘플앤홀드 스위치(S1, S3, S4)를 스위칭 오프 시키는 변조 모드를 수행할 수 있다. 즉, 로직 제어부(210)는 도 6에 도시된 바와 같이, 변조 모드에서 제2, 제5 및 제6 샘플앤홀드 스위치(S2, S5 및 S6)를 스위칭 시킴으로써, 제1 입력단(+)에 공통모드 전압(VCM)을 인가시키고, 제2 입력단(-)에 기준전압(VREFH, VREFL)을 인가시킬 수 있다. According to another exemplary embodiment, when the digital output signals COMP H and COMP L are inverted in the first operation mode, the logic controller 210 controls the second, fifth, and sixth sample and hold switches S2, S5 and S6. ) and switching off the first, third, and fourth sample and hold switches S1, S3, and S4 may be performed. That is, as shown in FIG. 6 , the logic controller 210 switches the second, fifth, and sixth sample and hold switches S2 , S5 and S6 in the modulation mode, thereby providing a common input to the first input terminal (+). The mode voltage V CM may be applied, and the reference voltages VREF H and VREF L may be applied to the second input terminal (-).

또 다른 실시예에 따라, 로직 제어부(210)는 제1, 제3 및 제4 샘플앤홀드 스위치(S1, S3, S4)를 스위칭 온 시키고, 제2, 제5 및 제6 샘플앤홀드 스위치(S2, S5, S6)를 스위칭 오프 시키는 제2 동작 모드를 수행할 수 있다. 즉, 로직 제어부(210)는 도 6에 도시된 바와 같이, 제2 동작 모드에서 제1, 제3 및 제4 샘플앤홀드 스위치(S1, S3, S4)를 스위칭 시킴으로써, 제1 입력단(+)에 미들 전압(VM)을 인가시키고, 제2 입력단(-)에 공통모드 전압(VCM)을 인가시킬 수 있다. According to another embodiment, the logic controller 210 switches on the first, third, and fourth sample and hold switches S1, S3, and S4, and the second, fifth and sixth sample and hold switches S1, S3, and S4. A second operation mode for switching off S2, S5, and S6 may be performed. That is, as shown in FIG. 6 , the logic controller 210 switches the first, third, and fourth sample and hold switches S1 , S3 , and S4 in the second operation mode, whereby the first input terminal (+) The middle voltage V M may be applied to the , and the common mode voltage V CM may be applied to the second input terminal (−).

이때, 로직 제어부(210)는 제2 동작 모드에서, 디지털 출력신호(COMPH, COMPL)에 기초하는 TIA 제어 신호(TIACONT)를 변환부(100)에 출력할 수 있다. In this case, the logic controller 210 may output the TIA control signal TIA CONT based on the digital output signals COMP H and COMP L to the converter 100 in the second operation mode.

예를 들면, 디지털 출력신호(COMPH, COMPL)가 1인 경우, TIA 제어 신호(TIACONT)는 변환부(100)의 공통모드 전압(VCM)의 레벨을 감소시키기 위한 제어신호일 수 있다. 또한, 디지털 출력신호(COMPH, COMPL)가 0인 경우, TIA 제어 신호(TIACONT)는 변환부(100)의 공통모드 전압(VCM)의 레벨을 증가시키기 위한 제어신호일 수 있다. For example, when the digital output signals COMP H and COMP L are 1, the TIA control signal TIA CONT may be a control signal for reducing the level of the common mode voltage V CM of the converter 100 . . Also, when the digital output signals COMP H and COMP L are 0, the TIA control signal TIA CONT may be a control signal for increasing the level of the common mode voltage V CM of the converter 100 .

또 다른 실시예에 따라, 제2 동작 모드에서 디지털 출력신호(COMPH, COMPL)가 반전될 때, 로직 제어부(210)는 제2, 제5 및 제6 샘플앤홀드 스위치(S2, S5 및 S6)를 스위칭 온 시키고, 제1, 제3 및 제4 샘플앤홀드 스위치(S1, S3, S4)를 스위칭 오프 시키는 변조 모드를 재수행할 수 있다. 즉, 로직 제어부(210)는 도 6에 도시된 바와 같이, 변조 모드에서 제2, 제5 및 제6 샘플앤홀드 스위치(S2, S5 및 S6)를 스위칭 시킴으로써, 제1 입력단(+)에 공통모드 전압(VCM)을 인가시키고, 제2 입력단(-)에 기준전압(VREFH, VREFL)을 인가시킬 수 있다. According to another exemplary embodiment, when the digital output signals COMP H and COMP L are inverted in the second operation mode, the logic controller 210 controls the second, fifth, and sixth sample and hold switches S2, S5 and S6) is switched on, and the modulation mode in which the first, third, and fourth sample and hold switches S1, S3, and S4 are switched off may be performed again. That is, as shown in FIG. 6 , the logic controller 210 switches the second, fifth, and sixth sample and hold switches S2 , S5 and S6 in the modulation mode, thereby providing a common input to the first input terminal (+). The mode voltage V CM may be applied, and the reference voltages VREF H and VREF L may be applied to the second input terminal (-).

도 7은 도 1의 비교부(300)를 구체적으로 보여주는 도이다. 7 is a diagram specifically illustrating the comparison unit 300 of FIG. 1 .

도 7을 참조하면, 비교부(300)는 제1 및 제2 입력부(310, 320)를 포함할 수 있다. Referring to FIG. 7 , the comparator 300 may include first and second input units 310 and 320 .

먼저, 제1 입력부(310)는 차동 입력단(+, -)의 제1 입력단(+)이 게이트측에 연결된 제1 트랜지스터(311), 제1 트랜지스터(311)의 드레인 측에 병렬로 연결된 복수의 Cap 제어 샘플앤홀드 스위치들(312_1~312_N) 및 복수의 Cap 제어 샘플앤홀드 스위치들(312_1~312_N)에 연결된 복수의 MOS 커패시터들(313_1~313_N)을 포함할 수 있다. First, the first input unit 310 includes a first transistor 311 in which the first input terminal (+) of the differential input terminal (+, -) is connected to the gate side, and a plurality of first transistors 311 connected in parallel to the drain side of the first transistor 311 . It may include a plurality of MOS capacitors 313_1 to 313_N connected to the cap control sample and hold switches 312_1 to 312_N and the plurality of cap control sample and hold switches 312_1 to 312_N.

다음으로, 제2 입력부(320)는 차동 입력단(+, -)의 제2 입력단(-)이 게이트측에 연결된 제2 트랜지스터(321), 제2 트랜지스터(321)의 드레인 측에 병렬로 연결된 복수의 Cap 제어 샘플앤홀드 스위치들(322_1~322_N) 및 복수의 Cap 제어 샘플앤홀드 스위치들(322_1~322_N)에 연결된 복수의 MOS 커패시터들(323_1~323_N)을 포함할 수 있다. Next, the second input unit 320 includes a second transistor 321 in which the second input terminal (-) of the differential input terminal (+, -) is connected to the gate side, and a plurality of second transistors 321 connected in parallel to the drain side of the second transistor 321 . may include a plurality of MOS capacitors 323_1 to 323_N connected to the Cap control sample and hold switches 322_1 to 322_N and the plurality of Cap control sample and hold switches 322_1 to 322_N.

도 8은 본 출원의 실시예에 따른 수신기(10)의 캘리브레이션 동작 프로세스이다. 8 is a calibration operation process of the receiver 10 according to an embodiment of the present application.

도 1 내지 도 8을 참조하면, 먼저, S110 단계에서, 변환부(100)는 다이-코드 신호법 기반의 미들 전압(VM)을 공통모드 전압(VCM)으로 변환할 수 있다. 1 to 8 , first, in step S110 , the converter 100 may convert the die-code signal method-based middle voltage V M into a common mode voltage V CM .

그런 다음, S120 단계에서, 보상부(200)는 미들 전압(VM), 공통모드 전압(VCM) 및 기준전압(VREFH, VREFL) 중 적어도 하나의 입력전압을 차동 입력단(+, -)에 전달할 수 있다. Then, in step S120 , the compensator 200 converts at least one of the middle voltage V M , the common mode voltage V CM , and the reference voltages VREF H and VREF L to the differential input terminals (+, - ) can be passed to

그런 다음, S130 단계에서, 비교부(300)는 차동 입력단(+, -)에 인가되는 상기 적어도 하나의 입력전압에 기초하여, 디지털 출력신호(COMPH, COMPL)를 출력할 수 있다. Then, in step S130 , the comparator 300 may output the digital output signals COMP H and COMP L based on the at least one input voltage applied to the differential input terminals (+, -).

이때, S140 단계에서, 보상부(200)는 디지털 출력신호(COMPH, COMPL)에 기초하여, 비교부(200)의 입력 오프셋 전압(VOS)을 보상하는 제1 동작 모드를 수행할 수 있다. At this time, in step S140 , the compensator 200 may perform a first operation mode for compensating the input offset voltage V OS of the comparator 200 based on the digital output signals COMP H and COMP L . have.

이후, S150 단계에서, 보상부(200)는 상기 제1 동작 모드 이후에, 디지털 출력신호(COMPH, COMPL)에 기초하여 공통모드 전압(VCM)을 보상하는 제2 동작 모드를 순차적으로 수행할 수 있다. Thereafter, in step S150 , the compensator 200 sequentially performs a second operation mode for compensating the common mode voltage V CM based on the digital output signals COMP H and COMP L after the first operation mode. can be done

도 9는 도 5의 로직 제어부(210)의 일 실시예에 따른 동작 프로세스이다. 9 is an operation process of the logic control unit 210 of FIG. 5 according to an embodiment.

도 5, 도 8 및 도 9를 참조하면, S210 단계에서, 로직 제어부(210)는 제1 입력단(+)과 변환부(100) 사이에 위치한 제2 샘플앤홀드 스위치(S2)와 제2 입력단(-)과 변환부(100) 사이에 위치한 제3 및 제4 샘플앤홀드 스위치(S3, S4)를 스위칭 온 시킬 수 있다. 5, 8 and 9 , in step S210 , the logic controller 210 controls the second sample and hold switch S2 and the second input terminal positioned between the first input terminal (+) and the converter 100 . The third and fourth sample and hold switches S3 and S4 positioned between (−) and the converter 100 may be switched on.

여기서, 제2 내지 제4 샘플앤홀드 스위치(S1, S3, S4)를 스위칭 온 시키는 동작은 제1 입력단(+)에 공통모드 전압(VCM)을 인가시키고, 제2 입력단(-)에 기준전압(VREFH, VREFL)을 인가시키는 동작에 대응될 수 있다. Here, the operation of switching on the second to fourth sample and hold switches S1, S3, and S4 applies the common mode voltage (V CM ) to the first input terminal (+), and applies the common mode voltage (V CM ) to the second input terminal (-). It may correspond to an operation of applying the voltages VREF H and VREF L .

이때, 210 단계에서, 로직 제어부(210)는 제2 입력단(-)과 기준전압 생성기(400) 사이에 위치한 제5 및 제6 샘플앤홀드 스위치(S5, S6)와 제1 입력단(+)과 수신 노드(RXIN) 사이에 위치한 제1 샘플앤홀드 스위치(S1)를 스위칭 오프 시킬 수 있다. At this time, in step 210 , the logic controller 210 includes the fifth and sixth sample and hold switches S5 and S6 located between the second input terminal (-) and the reference voltage generator 400 and the first input terminal (+) and The first sample and hold switch S1 located between the reception nodes RX IN may be switched off.

그런 다음, S220 단계에서, 로직 제어부(210)는 디지털 출력신호(COMPH, COMPL)에 기초하는 비교기 제어 신호(COMCONT)를 비교부(300)에 출력하여, 입력 오프셋 전압(VOS)을 조절할 수 있다. Then, in step S220 , the logic control unit 210 outputs the comparator control signal COM CONT based on the digital output signals COMP H and COMP L to the comparator 300 , and the input offset voltage V OS . can be adjusted.

이후, S230 단계에서, 디지털 출력신호(COMPH, COMPL)가 반전될 때, 로직 제어부(210)는 제1 입력단(+)과 변환부(100) 사이에 위치한 제2 샘플앤홀드 스위치(S2)와 제2 입력단(-)과 기준전압 생성기(400) 사이에 위치한 제5 및 제6 샘플앤홀드 스위치(S5, S6)를 스위칭 온 시킬 수 있다. 즉, 디지털 출력신호(COMPH, COMPL)가 반전될 때, 로직 제어부(210)는 제1 동작 모드를 완료하고, 변조 모드를 수행할 수 있다. Then, in step S230 , when the digital output signals COMP H and COMP L are inverted, the logic controller 210 controls the second sample and hold switch S2 located between the first input terminal (+) and the converter 100 . ) and the fifth and sixth sample and hold switches S5 and S6 positioned between the second input terminal (−) and the reference voltage generator 400 may be switched on. That is, when the digital output signals COMP H and COMP L are inverted, the logic controller 210 may complete the first operation mode and perform the modulation mode.

도 10은 도 5의 로직 제어부(210)의 다른 실시예에 따른 동작 프로세스이다. 10 is an operation process of the logic control unit 210 of FIG. 5 according to another embodiment.

도 5, 도 8 및 도 11을 참조하면, S310 단계에서, 로직 제어부(210)는 제1 입력단(+)과 수신 노드(RXIN) 사이에 위치한 제1 샘플앤홀드 스위치(S1)와 제2 입력단(-)과 변환부(100) 사이에 위치한 제3 및 제4 샘플앤홀드 스위치(S3, S4)를 스위칭 온 시킬 수 있다. 5, 8 and 11 , in step S310 , the logic controller 210 controls the first sample and hold switch S1 and the second The third and fourth sample and hold switches S3 and S4 positioned between the input terminal (−) and the converter 100 may be switched on.

여기서, 제1, 제3 및 제4 샘플앤홀드 스위치(S1, S3, S4)를 스위칭 온 시키는 동작은 제1 입력단(+)에 공통모드 전압(VCM)을 인가시키고, 제2 입력단(-)에 공통모드 전압(VCM)을 인가시키는 동작에 대응될 수 있다. Here, the operation of switching on the first, third, and fourth sample and hold switches S1, S3, and S4 applies the common mode voltage V CM to the first input terminal (+), and the second input terminal (-) ) may correspond to an operation of applying the common mode voltage (V CM ).

이때, 310 단계에서, 로직 제어부(210)는 제2 입력단(-)과 기준전압 생성기(400) 사이에 위치한 제5 및 제6 샘플앤홀드 스위치(S5, S6)와 제1 입력단(+)과 변환부(100) 사이에 위치한 제2 샘플앤홀드 스위치(S2)를 스위칭 오프 시킬 수 있다. At this time, in step 310 , the logic controller 210 includes the fifth and sixth sample and hold switches S5 and S6 positioned between the second input terminal (−) and the reference voltage generator 400 and the first input terminal (+) and The second sample and hold switch S2 located between the converter 100 may be switched off.

그런 다음, S320 단계에서, 로직 제어부(210)는 디지털 출력신호(COMPH, COMPL)에 기초하는 TIA 제어 신호(TIACONT)를 변환부(100)에 출력하여, 공통모드 전압(VCM)을 조절할 수 있다. Then, in step S320 , the logic controller 210 outputs the TIA control signal TIA CONT based on the digital output signals COMP H and COMP L to the converter 100 , the common mode voltage V CM ) can be adjusted.

이후, S330 단계에서, 디지털 출력신호(COMPH, COMPL)가 반전될 때, 로직 제어부(210)는 제1 입력단(+)과 변환부(100) 사이에 위치한 제2 샘플앤홀드 스위치(S2)와 제2 입력단(-)과 기준전압 생성기(400) 사이에 위치한 제5 및 제6 샘플앤홀드 스위치(S5, S6)를 스위칭 온 시킬 수 있다. 즉, 디지털 출력신호(COMPH, COMPL)가 반전될 때, 로직 제어부(210)는 제2 동작 모드를 완료하고, 변조 모드를 재수행할 수 있다. Then, in step S330 , when the digital output signals COMP H and COMP L are inverted, the logic controller 210 controls the second sample and hold switch S2 located between the first input terminal (+) and the converter 100 . ) and the fifth and sixth sample and hold switches S5 and S6 positioned between the second input terminal (−) and the reference voltage generator 400 may be switched on. That is, when the digital output signals COMP H and COMP L are inverted, the logic controller 210 may complete the second operation mode and perform the modulation mode again.

본 출원은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 출원의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present application has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those of ordinary skill in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present application should be determined by the technical spirit of the appended claims.

10: 수신기
20: 송신기
100: 변환부
200: 보상부
300: 비교부 10: Receiver
20: transmitter
100: conversion unit
200: compensation unit
300: comparison unit

Claims (18)

다이-코드 신호법 기반의 미들 전압을 공통모드 전압으로 변환하는 변환부;
상기 미들 전압, 상기 공통모드 전압 및 기준전압 중 적어도 하나의 입력전압을 차동 입력단에 전달하는 보상부; 및
상기 차동 입력단에 인가된 상기 적어도 하나의 입력전압에 기초하여, 디지털 출력신호를 출력하는 비교부를 포함하고,
상기 보상부는,
상기 디지털 출력신호에 기초하여, 입력 오프셋 전압을 보상하기 위한 제1 동작 모드와 상기 공통모드 전압을 보상하기 위한 제2 동작 모드를 순차적으로 수행하는, 고속 저전력 트랜시버.a converter for converting the die-code signal method-based middle voltage into a common mode voltage;
a compensator transmitting at least one of the middle voltage, the common mode voltage, and the reference voltage to a differential input terminal; and
a comparator for outputting a digital output signal based on the at least one input voltage applied to the differential input terminal;
The compensation unit,
A high-speed low-power transceiver that sequentially performs a first operation mode for compensating an input offset voltage and a second operation mode for compensating for the common-mode voltage based on the digital output signal. 제1항에 있어서,
상기 제1 동작 모드는 상기 디지털 출력신호가 반전될 때까지, 상기 공통모드 전압을 상기 차동 입력단에 인가시키고 상기 비교부의 입력 오프셋 전압을 조절하는 동작을 의미하는, 고속 저전력 트랜시버.According to claim 1,
The first operation mode means an operation of applying the common mode voltage to the differential input terminal and adjusting an input offset voltage of the comparator until the digital output signal is inverted. 제2항에 있어서,
상기 제2 동작 모드는 상기 디지털 출력신호가 반전될 때까지, 상기 미들 전압과 상기 공통모드 전압을 상기 차동 입력단에 인가시키고 상기 공통모드 전압을 조절하는 동작을 의미하는, 고속 저전력 트랜시버.3. The method of claim 2,
The second operation mode refers to an operation of applying the middle voltage and the common mode voltage to the differential input terminal and adjusting the common mode voltage until the digital output signal is inverted. 제2항에 있어서,
상기 보상부는 상기 제1 동작 모드에서, 상기 디지털 출력신호가 1인 경우 상기 입력 오프셋 전압을 감소시키고,
상기 디지털 출력신호가 0인 경우, 상기 입력 오프셋 전압을 증가시키는, 고속 저전력 트랜시버.3. The method of claim 2,
The compensator reduces the input offset voltage when the digital output signal is 1 in the first operation mode,
and increasing the input offset voltage when the digital output signal is zero. 제3항에 있어서,
상기 보상부는 상기 제2 동작 모드에서, 상기 디지털 출력신호가 1인 경우 상기 공통모드 전압을 감소시키고,
상기 디지털 출력신호가 0인 경우, 상기 공통모드 전압을 증가시키는, 고속 저전력 트랜시버.4. The method of claim 3,
The compensator decreases the common mode voltage when the digital output signal is 1 in the second operation mode,
and increasing the common mode voltage when the digital output signal is zero. 제1항에 있어서,
상기 변환부는 상기 미들 전압을 증폭시키기 위한 트랜스 임피던스 증폭기(Trans-Impendence-Amplifier, TIA)로 구현된, 고속 저전력 트랜시버.According to claim 1,
The converter is implemented as a trans-impedance amplifier (TIA) for amplifying the middle voltage, a high-speed low-power transceiver. 제1항에 있어서,
상기 변환부는, 송신기로부터 연결된 채널에 일측이 연결된 출력저항;
상기 출력저항의 타측을 풀업 스위칭하는 제1 트랜지스터부; 및
상기 출력저항의 타측을 풀다운 스위칭하는 제2 트랜지스터부를 포함하는, 고속 저전력 트랜시버.According to claim 1,
The converter may include an output resistor having one end connected to a channel connected from the transmitter;
a first transistor unit for pull-up switching the other side of the output resistor; and
and a second transistor unit for pulling-down switching the other side of the output resistor. 제1항에 있어서,
상기 보상부는 비교부와 수신 노드를 스위칭 연결하는 제1 샘플앤홀드 스위치;
상기 비교부와 상기 변환부를 스위칭 연결하는 제2 내지 제4 샘플앤홀드 스위치; 및
상기 비교부와 기준전압 생성기를 스위칭 연결하는 제5 및 제6 샘플앤홀드 스위치; 및
상기 디지털 출력신호에 기초하여, 상기 제1 내지 제6 샘플앤홀드 스위치, 상기 변환부 및 상기 비교부를 제어하는 로직 제어부를 포함하는, 트랜시버.According to claim 1,
The compensator comprises: a first sample and hold switch for switching the comparator and the receiving node;
second to fourth sample and hold switches for switching the comparison unit and the conversion unit; and
fifth and sixth sample and hold switches for switching and connecting the comparator and the reference voltage generator; and
and a logic controller configured to control the first to sixth sample and hold switches, the converter, and the comparator based on the digital output signal. 제1항에 있어서,
상기 보상부는 비교부와 수신 노드를 스위칭 연결하는 제1 샘플앤홀드 스위치;
상기 비교부와 상기 변환부를 스위칭 연결하는 제2 내지 제4 샘플앤홀드 스위치; 및
상기 한쌍의 비교기와 기준전압 생성기를 스위칭 연결하는 제5 및 제6 샘플앤홀드 스위치; 및
상기 디지털 출력신호에 기초하여, 상기 제1 내지 제6 샘플앤홀드 스위치와 상기 변환부를 제어하는 로직 제어부를 포함하는, 트랜시버.According to claim 1,
The compensator comprises: a first sample and hold switch for switching the comparator and the receiving node;
second to fourth sample and hold switches for switching the comparison unit and the conversion unit; and
fifth and sixth sample and hold switches for switching the pair of comparators and a reference voltage generator; and
and a logic controller configured to control the first to sixth sample and hold switches and the converter based on the digital output signal. 제9항에 있어서,
상기 로직 제어부는 상기 제1 동작 모드에서, 상기 제2 내지 제4 샘플앤홀드 스위치를 스위칭 온 시키고 상기 제1, 제5 및 제6 샘플앤홀드 스위치를 스위칭 오프 시키는, 트랜시버.10. The method of claim 9,
and the logic controller switches on the second to fourth sample and hold switches and switches off the first, fifth and sixth sample and hold switches in the first operation mode. 제9항에 있어서,
상기 로직 제어부는 상기 제2 동작 모드에서, 상기 제1, 제3 및 제4 샘플앤홀드 스위치를 스위칭 온 시키고, 상기 제2, 제5 및 제6 샘플앤홀드 스위치를 스위칭 오프 시키는, 트랜시버.10. The method of claim 9,
and the logic controller switches on the first, third and fourth sample and hold switches and switches off the second, fifth and sixth sample and hold switches in the second operation mode. 제9항에 있어서,
상기 로직 제어부는 상기 제1 및 제2 동작 모드에서, 상기 디지털 출력신호가 반전될 때, 상기 제2, 제5 및 제6 샘플앤홀드 스위치를 스위칭 온 시키고, 상기 제1, 제3 및 제4 샘플앤홀드 스위치를 스위칭 오프 시키는, 트랜시버.10. The method of claim 9,
In the first and second operation modes, when the digital output signal is inverted, the logic controller switches on the second, fifth, and sixth sample and hold switches, and the first, third and fourth A transceiver that switches off the sample and hold switch. 제9항에 있어서,
상기 로직 제어부는 상기 제1 동작 모드에서, 상기 디지털 출력신호에 기초하는 비교기 제어 신호를 상기 비교부로 출력하고,
상기 제2 동작 모드에서, 상기 디지털 출력신호에 기초하는 TIA 제어 신호를 상기 변환부로 출력하는, 트랜시버. 10. The method of claim 9,
The logic control unit outputs a comparator control signal based on the digital output signal to the comparator in the first operation mode,
In the second operation mode, the transceiver outputs a TIA control signal based on the digital output signal to the converter. 고속 저전력 트랜시버의 보상 방법으로서,
변환부가 다이-코드 신호법 기반의 미들 전압을 공통모드 전압으로 변환하는 단계;
보상부가 상기 미들 전압, 상기 공통모드 전압 및 기준전압 중 적어도 하나의 입력전압을 차동 입력단에 전달하는 단계;
비교부가 상기 차동 입력단에 인가된 상기 적어도 하나의 입력전압에 기초하여, 디지털 출력신호를 출력하는 단계;
상기 보상부가 상기 디지털 출력신호에 기초하여, 상기 비교부의 입력 오프셋 전압을 보상하는 제1 동작 모드를 수행하는 단계; 및
상기 보상부가 상기 공통모드 전압을 보상하는 제2 동작 모드를 상기 동작 모드 이후에 순차적으로 수행하는 단계를 포함하는, 고속 저전력 트랜시버의 보상 방법.A method of compensating for a high-speed, low-power transceiver, comprising:
converting the die-code signal method-based middle voltage into a common mode voltage;
transmitting, by a compensator, at least one input voltage of the middle voltage, the common mode voltage, and a reference voltage to a differential input terminal;
outputting, by a comparator, a digital output signal based on the at least one input voltage applied to the differential input terminal;
performing a first operation mode in which the compensator compensates the input offset voltage of the comparator based on the digital output signal; and
and sequentially performing, by the compensator, a second operation mode for compensating the common mode voltage after the operation mode. 제14항에 있어서,
상기 제1 동작 모드를 수행하는 단계는 로직 제어부가 상기 차동 입력단의 제1 입력단과 상기 변환부 사이에 위치한 제2 샘플앤홀드 스위치와 상기 차동 입력단의 제2 입력단과 상기 변환부 사이에 위치한 제3 및 제4 샘플앤홀드 스위치를 스위칭 온 시키는 단계;
로직 제어부가 상기 디지털 출력신호에 기초하는 비교기 제어 신호를 상기 비교부에 출력하여, 상기 입력 오프셋 전압을 조절하는 단계; 및
상기 디지털 출력신호가 반전될 때, 로직 제어부가 상기 제1 입력단과 상기 변환부 사이에 위치한 제2 샘플앤홀드 스위치와 상기 제2 입력단과 기준전압 생성기 사이에 위치한 제5 및 제6 샘플앤홀드 스위치를 스위칭 온 시키는 단계를 포함하는, 고속 저전력 트랜시버의 보상 방법.15. The method of claim 14,
The performing of the first operation mode may include: a logic controller, a second sample and hold switch positioned between the first input terminal of the differential input terminal and the converter; and a third sample and hold switch positioned between the second input terminal of the differential input terminal and the converter. and switching on a fourth sample and hold switch.
outputting, by a logic controller, a comparator control signal based on the digital output signal to the comparator to adjust the input offset voltage; and
When the digital output signal is inverted, a logic controller includes a second sample and hold switch positioned between the first input terminal and the converter, and fifth and sixth sample and hold switches positioned between the second input terminal and the reference voltage generator. Compensating method of a high-speed low-power transceiver comprising the step of switching on. 제15항에 있어서,
상기 제2 내지 제4 샘플앤홀드 스위치를 스위칭 온 시키는 단계는 상기 제1 입력단에 상기 공통모드 전압을 인가시키고, 상기 제2 입력단에 상기 공통모드 전압을 인가시키는 동작에 대응되는, 고속 저전력 트랜시버의 보상 방법.16. The method of claim 15,
The step of switching on the second to fourth sample and hold switches corresponds to the operation of applying the common mode voltage to the first input terminal and the common mode voltage to the second input terminal, compensation method. 제14항에 있어서,
상기 제2 동작 모드를 수행하는 단계는, 로직 제어부가 상기 차동 입력단의 제1 입력단과 수신 노드 사이에 위치한 제1 샘플앤홀드 스위치와 상기 차동 입력단의 제2 입력단과 상기 변환부 사이에 위치한 제3 및 제4 샘플앤홀드 스위치를 스위칭 온 시키는 단계;
상기 로직 제어부가 상기 디지털 출력신호에 기초하는 TIA 제어 신호를 상기 변환부에 출력하여, 상기 공통모드 전압을 조절하는 단계;
상기 디지털 출력신호가 반전될 때, 상기 로직 제어부가 상기 제1 입력단과 상기 변환부 사이에 위치한 제2 샘플앤홀드 스위치와 상기 제2 입력단(-)과 기준전압 생성기 사이에 위치한 제5 및 제6 샘플앤홀드 스위치를 스위칭 온 시키는 단계를 포함하는, 고속 저전력 트랜시버의 보상 방법.15. The method of claim 14,
The performing of the second operation mode may include, by a logic controller, a first sample and hold switch positioned between a first input terminal of the differential input terminal and a receiving node, and a third input terminal positioned between a second input terminal of the differential input terminal and the converter. and switching on a fourth sample and hold switch.
outputting, by the logic controller, a TIA control signal based on the digital output signal to the converter to adjust the common mode voltage;
When the digital output signal is inverted, the logic controller includes a second sample and hold switch positioned between the first input terminal and the converter, and fifth and sixth elements positioned between the second input terminal (-) and the reference voltage generator. A method of compensating for a high-speed, low-power transceiver, comprising the step of switching on a sample and hold switch. 제17항에 있어서,
상기 제1, 제3 및 제4 샘플앤홀드 스위치를 스위칭 온 시키는 단계는 상기 제1 입력단에 상기 미들 전압을 인가시키고, 상기 제2 입력단에 상기 공통모드 전압을 인가시키는 동작에 대응되는, 고속 저전력 트랜시버의 보상 방법.


18. The method of claim 17,
Switching on the first, third, and fourth sample and hold switches corresponds to applying the middle voltage to the first input terminal and applying the common mode voltage to the second input terminal. How to compensate the transceiver.
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Citations (4)

* Cited by examiner, † Cited by third party
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US20160112087A1 (en) * 2013-11-22 2016-04-21 Airoha Technology Corp. Method for compensating a power amplification unit of a wireless rf module
US20160112081A1 (en) * 2014-10-21 2016-04-21 Maxlinear, Inc. Phase noise suppression
US20190013796A1 (en) * 2013-12-31 2019-01-10 Ethertronics, Inc. Tunable Filter for RF Circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160112087A1 (en) * 2013-11-22 2016-04-21 Airoha Technology Corp. Method for compensating a power amplification unit of a wireless rf module
US20190013796A1 (en) * 2013-12-31 2019-01-10 Ethertronics, Inc. Tunable Filter for RF Circuits
KR20160037529A (en) * 2014-09-29 2016-04-06 삼성전자주식회사 Apparatus and method for improving nonlinearity of power amplifier in wireless communication system
US20160112081A1 (en) * 2014-10-21 2016-04-21 Maxlinear, Inc. Phase noise suppression
US20190158135A1 (en) * 2014-10-21 2019-05-23 Maxlinear, Inc. Phase noise suppression

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