KR20220074079A - 스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법 - Google Patents

스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법 Download PDF

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KR20220074079A
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엄상현
김택준
정진우
최은식
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삼성전자주식회사
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Abstract

스토리지 컨트롤러는, 호스트 장치와의 교신을 수행하는 호스트 인터페이스, 비휘발성 메모리 장치와의 교신을 수행하는 메모리 인터페이스, 상위 컨트롤러 및 하위 컨트롤러를 포함한다. 상기 상위 컨트롤러는 상기 호스트 인터페이스를 통하여 수신되는 리퀘스트에 기초하여 상기 비휘발성 메모리 장치에서 수행될 오퍼레이션들을 발행한다. 상기 하위 컨트롤러는 동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고, 상기 동작 코드 및 상기 동작 데이터에 기초하여 상기 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 상기 메모리 인터페이스를 제어한다. 상기 상위 컨트롤러는, 상기 하위 컨트롤러의 에러가 발생한 경우 상기 하위 컨트롤러의 상태 정보에 기초하여 상기 하위 컨트롤러를 상기 하위 컨트롤러의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행한다. 하위 컨트롤러의 에러 발생시 하위 컨트롤러의 상태 정보에 기초한 에러 복구 동작을 통하여 효율적으로 에러를 복구하고 하위 컨트롤러만을 리셋하여 효율적으로 스토리지 컨트롤러를 재가동할 수 있다.

Description

스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법{Storage controller and method of restoring error of the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 디램(DRAM, dynamic random access memory), 에스램(SRAM, static random access memory) 등과 같은 휘발성 메모리와 플래시 메모리, 에프램(FRAM, ferroelectric random access memory), 피램(PRAM, phase-change random access memory), 엠램(MRAM, magnetic random access memory) 등과 같은 비휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 비휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 비휘발성 메모리 중 하나인 플래시 메모리는 빠른 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가진다. 이에 따라 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라(digital camera), 솔리드 스테이트 드라이브(Solid State Drive: SSD, 이하 SSD라 칭함), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터 시스템 등과 같이 저전력 및 대용량 스토리지 장치를 필요로 하는 다양한 분야에서 저장 매체로 광범위하게 사용되고 있다.
상기 비휘발성 메모리 장치를 제어하는 스토리지 컨트롤러는 다양한 구성 요소들을 포함한다. 상기 구성 요소들 중 일부에 에러가 발생한 경우 비휘발성 메모리 장치에 저장되는 데이터가 손실되거나 스토리지 장치의 치명적인 불량이 발생할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 상위 컨트롤러 및 하위 컨트롤러를 포함하는 스토리지 컨트롤러에서 하위 컨트롤러의 에러를 효율적으로 복구하고 재가동할 수 있는 스토리지 컨트롤러를 제공하는 것이다.
또한 본 발명의 일 목적은, 상위 컨트롤러 및 하위 컨트롤러를 포함하는 스토리지 컨트롤러에서 하위 컨트롤러의 에러를 효율적으로 복구하고 재가동할 수 있는 스토리지 컨트롤러의 에러 복구 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스토리지 컨트롤러는, 호스트 장치와의 교신을 수행하는 호스트 인터페이스, 비휘발성 메모리 장치와의 교신을 수행하는 메모리 인터페이스, 상위 컨트롤러 및 하위 컨트롤러를 포함한다.
상기 상위 컨트롤러는 상기 호스트 인터페이스를 통하여 수신되는 리퀘스트에 기초하여 상기 비휘발성 메모리 장치에서 수행될 오퍼레이션들을 발행한다.
상기 하위 컨트롤러는 동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고, 상기 동작 코드 및 상기 동작 데이터에 기초하여 상기 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 상기 메모리 인터페이스를 제어한다.
상기 상위 컨트롤러는, 상기 하위 컨트롤러의 에러가 발생한 경우 상기 하위 컨트롤러의 상태 정보에 기초하여 상기 하위 컨트롤러를 상기 하위 컨트롤러의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스토리지 컨트롤러의 에러 복구 방법은, 동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고, 상기 동작 코드 및 상기 동작 데이터에 기초하여 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 비휘발성 메모리 장치와의 교신을 수행하는 메모리 인터페이스를 제어하는 하위 컨트롤러의 에러가 발생한 경우 인터럽트를 발생하는 단계, 상기 상위 컨트롤러에 의해, 상기 인터럽트에 응답하여 상기 하위 컨트롤러의 동작을 정지하고 상기 하위 컨트롤러의 상태 정보를 상기 상위 컨트롤러로 백업하는 단계, 및 상기 상위 컨트롤러에 의해, 백업된 상기 하위 컨트롤러의 상태 정보에 기초하여 상기 하위 컨트롤러를 상기 하위 컨트롤러의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스토리지 컨트롤러의 에러 복구 방법은, 동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고, 상기 동작 코드 및 상기 동작 데이터에 기초하여 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 비휘발성 메모리 장치와의 교신을 수행하는 메모리 인터페이스를 제어하는 하위 컨트롤러의 에러가 발생한 경우 인터럽트를 발생하는 단계, 상기 상위 컨트롤러에 의해, 상기 인터럽트에 응답하여 상기 하위 컨트롤러의 동작 및 상기 메모리 인터페이스의 동작을 정지하고 상기 하위 컨트롤러의 상태 정보 및 상기 메모리 인터페이스의 상태 정보를 상기 상위 컨트롤러로 백업하는 단계, 상기 상위 컨트롤러에 의해, 백업된 상기 하위 컨트롤러의 상태 정보 및 백업된 상기 메모리 인터페이스의 상태 정보에 기초하여 상기 하위 컨트롤러 및 상기 메모리 인터페이스를 상기 하위 컨트롤러의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따른 스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법은, 하위 컨트롤러의 에러 발생시 하위 컨트롤러의 상태 정보에 기초한 에러 복구 동작을 통하여 효율적으로 에러를 복구하고 하위 컨트롤러만을 리셋하여 효율적으로 스토리지 컨트롤러를 재가동할 수 있다.
도 1은 본 발명의 실시예들에 따른 스토리지 컨트롤러의 에러 복구 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 스토리지 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 스토리지 컨트롤러를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 스토리지 컨트롤러의 펌웨어의 계층 구조의 일 실시예를 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 스토리지 컨트롤러에 포함되는 상위 컨트롤러 및 하위 컨트롤러의 펌웨어 구성의 일 실시예를 나타내는 도면이다.
도 6 및 7은 본 발명의 실시예들에 따른 스토리지 컨트롤러에 포함되는 상위 컨트롤러의 에러 복구 동작의 일 실시예를 나타내는 도면들이다.
도 8 및 9는 본 발명의 실시예들에 따른 스토리지 컨트롤러에 포함되는 상위 컨트롤러의 에러 복구 동작의 다른 실시예를 나타내는 도면들이다.
도 10은 본 발명의 실시예들에 따른 스토리지 컨트롤러의 에러 복구 방법을 나타내는 순서도이다.
도 11 및 12는 본 발명의 실시예들에 따른 스토리지 컨트롤러에 포함되는 상위 컨트롤러의 에러 복구 동작의 일 실시예를 나타내는 도면들이다.
도 13은 본 발명의 실시예들에 따른 스토리지 컨트롤러의 동작을 설명하기 위한 시퀀스 도면이다.
도 14는 본 발명의 실시예들에 따른 스토리지 장치에 포함되는 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 15는 도 14의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이다.
도 16은 도 15의 메모리 셀 어레이에 포함되는 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 17은 본 발명의 실시예들에 따른 전자 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스토리지 컨트롤러의 에러 복구 방법을 나타내는 순서도이다.
도 1을 참조하면, 동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고 상기 동작 코드 및 상기 동작 데이터에 기초하여 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 비휘발성 메모리 장치와의 교신을 수행하는 메모리 인터페이스를 제어하는 하위 컨트롤러의 에러가 발생한 경우 인터럽트를 발생한다(S100).
상기 상위 컨트롤러에 의해, 상기 인터럽트에 응답하여 상기 하위 컨트롤러의 동작을 정지하고 상기 하위 컨트롤러의 상태 정보를 상기 상위 컨트롤러로 백업한다(S200).
상기 상위 컨트롤러에 의해, 백업된 상기 하위 컨트롤러의 상태 정보에 기초하여 상기 하위 컨트롤러를 상기 하위 컨트롤러의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행한다(S300).
이와 같이, 본 발명의 실시예들에 따른 스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법은, 하위 컨트롤러의 에러 발생시 하위 컨트롤러의 상태 정보에 기초한 에러 복구 동작을 통하여 효율적으로 에러를 복구하고 하위 컨트롤러만을 리셋하여 효율적으로 스토리지 컨트롤러를 재가동할 수 있다.
이하, 도 2 및 3을 참조하여 본 발명의 실시예들에 따른 스토리지 컨트롤러 및 본 발명의 실시예들에 따른 스토리지 컨트롤러의 에러 복구 방법에 관한 실시예들을 더욱 상세히 설명한다.
도 2는 본 발명의 실시예들에 따른 스토리지 시스템을 나타내는 블록도이다.
도 2를 참조하면, 스토리지 시스템(1000)은 호스트 장치(2000) 및 스토리지 장치(3000)를 포함할 수 있다. 스토리지 장치(3000)는 스토리지 컨트롤러(100) 및 비휘발성 메모리 장치(400)를 포함할 수 있다. 예를 들어, 스토리지 장치(3000)는 솔리드 스테이트 드라이브(SSD, Solid State Drive), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage) 장치 등일 수 있다.
호스트 장치(1000)는 씨피유(CPU, central processing unit), 프로세서, 마이크로프로세서 (microprocessor) 또는 애플리케이션 프로세서(application processor) 등과 같이 데이터를 처리할 수 있는 데이터 처리 장치일 수 있다. 스토리지 장치(3000)는 호스트 장치(2000)와 함께 전자 장치에 내장(embedded)될 수 있고, 탈부착 방식으로 호스트 장치(2000)를 포함하는 전자 장치에 전기적으로 연결될 수도 있다.
호스트 장치(2000)는 스토리지 컨트롤러(100)에 데이터 동작 요청, 즉 리퀘스트(REQ) 및 어드레스(ADDR)를 전송할 수 있으며, 스토리지 컨트롤러(100)와 데이터(DTA)를 주고 받을 수 있다. 스토리지 컨트롤러(100)는 호스트 장치(2000)에 데이터 동작 요청(REQ)에 대한 응답(RSND)을 전송할 수 있다. 데이터 동작 요청(REQ)은 리드 요청, 프로그램 요청 및 소거 요청 등을 포함할 수 있다. 즉, 데이터 동작은 리드, 프로그램 및 소거 동작 등을 포함할 수 있다.
스토리지 컨트롤러(100)는 호스트 장치(2000)의 리퀘스트(REQ)에 응답하여 비휘발성 메모리 장치(400)를 제어할 수 있다. 스토리지 컨트롤러(100)는 비휘발성 메모리 장치(400)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL) 등을 제공함으로써, 비휘발성 메모리 장치(400)에 대한 독출 동작, 프로그램 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작은 기입 동작이라 부를 수 있다.
예를 들어, 스토리지 컨트롤러(100)는 호스트 장치(2000)로부터 수신한 리드 요청에 응답하여 비휘발성 메모리 장치(400)에 저장된 데이터(DTA)를 독출하거나, 호스트 장치(2000)로부터 수신한 프로그램 요청에 응답하여 비휘발성 메모리 장치(400)에 대한 데이터(DTA)를 기입하도록 비휘발성 메모리 장치(400)를 제어할 수 있다. 또한, 호스트 장치(2000)로부터 수신한 소거 요청에 응답하여 비휘발성 메모리 장치(400)에 저장된 데이터(DTA)를 소거하도록 비휘발성 메모리 장치(400)를 제어할 수 있다. 비휘발성 메모리 장치(400)는 스토리지 컨트롤러(100)에 코맨드(CMD)에 대한 응답(RSND)을 전송할 수 있다.
스토리지 컨트롤러(100)는 상위 컨트롤러(HCON)(200) 및 하위 컨트롤러(LCON)(300)를 포함할 수 있다.
상위 컨트롤러(200)는 호스트 장치(2000)로부터 수신되는 리퀘스트(REQ)에 기초하여 비휘발성 메모리 장치(400)에서 수행될 오퍼레이션들을 발행할 수 있다.
하위 컨트롤러(300)는 동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고, 상기 동작 코드 및 상기 동작 데이터에 기초하여 상기 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 비휘발성 메모리 장치(400)를 제어할 수 있다.
도 3을 참조하여 후술하는 바와 같이, 스토리지 컨트롤러(100)는 호스트 장치(2000)와의 교신을 수행하는 호스트 인터페이스 및 비휘발성 메모리 장치(400)와의 교신을 수행하는 메모리 인터페이스를 포함할 수 있다.
일 실시예에서, 도 6 내지 9를 참조하여 후술하는 바와 같이, 스토리지 컨트롤러(100)의 상위 컨트롤러(200)는 하위 컨트롤러(300)의 에러가 발생한 경우 하위 컨트롤러(300)의 상태 정보에 기초하여 하위 컨트롤러(300)를 하위 컨트롤러(300)의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행할 수 있다.
다른 실시예에서, 도 10 내지 12를 참조하여 후술하는 바와 같이, 스토리지 컨트롤러(100)의 상위 컨트롤러(200)는 하위 컨트롤러(300)의 에러가 발생한 경우 하위 컨트롤러(300)의 상태 정보뿐만 아니라 메모리 인터페이스의 상태 정보에 기초하여 하위 컨트롤러(300) 및 상기 메모리 인터페이스를 하위 컨트롤러(300)의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행할 수 있다.
비휘발성 메모리 장치(400)는 플래시(flash) 메모리, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 및 ReRAM(Resistive RAM) 등과 같은 하나 이상의 비휘발성 메모리들(NVM)로 구현될 수 있다. 비휘발성 메모리 장치(400)는 복수의 채널들(CH1~CHm)을 통하여 스토리지 컨트롤러(100)에 연결될 수 있다. 이하에서 비휘발성 메모리 장치(400)는 설명의 편의상 낸드(NAND) 플래시 메모리 장치로 예시하여 설명될 수 있다.
도 3은 본 발명의 실시예들에 따른 스토리지 컨트롤러를 나타내는 블록도이다. 이하 도 2와 중복되는 설명은 생략될 수 있다.
도 2 및 3을 참조하면, 스토리지 컨트롤러(100)는 제어부(110), 호스트 인터페이스(HIF)(120), ROM(Read Only Memory)(130), 내부 메모리(BUFF)(140), 메모리 인터페이스(MIF)150) 및 이들을 전기적으로 연결하는 내부 버스(160)를 포함할 수 있다.
호스트 인터페이스(120)는 버스(10)를 통하여 호스트 장치(1000)와 연결되고 호스트 장치(1000)와의 인터페이스 기능을 제공할 수 있다. 예를 들어, 호스트 장치(2000)는 호스트 인터페이스(120)와 USB(Universal Serial Bus) 프로토콜, MMC(Multi Media Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, SAS(serial attached SCSI) 프로토콜, ESDI(Enhanced Small disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜, MIPI(Mobile Industry Processor Interface) 프로토콜 및 UFS(Universal Flash Storage) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나에 기반하여 데이터를 교환할 수 있다.
호스트 인터페이스(120)는 호스트 장치(2000)와의 신호 및 데이터의 송신 및 전송을 제어하는 호스트 인터페이스 제어 로직(HICL)을 포함할 수 있다. 호스트 인터페이스 제어 로직(HICL)은 호스트 인터페이스(120)의 동작을 제어하기 위한 셋팅 값들 및 호스트 인터페이스(120)의 현재의 동작을 나타내는 상태 정보를 저장하는 레지스터(HISFR)를 포함할 수 있다.
메모리 인터페이스(150)는 버스(20)를 통하여 비휘발성 메모리 장치(400)와 연결되고 비휘발성 메모리 장치(400)와의 인터페이스 기능을 제공할 수 있다. 예를 들어, 버스(20)는 도 2를 참조하여 설명한 바와 같이 서로 독립적으로 비휘발성 메모리 장치(400)와 교신할 수 있는 복수의 채널들(CH0~CHm)로 구현될 수 있다. 실시예에 따라서, 메모리 인터페이스(150)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
메모리 인터페이스(150)는 비휘발성 메모리 장치(400)와의 신호 및 데이터의 송신 및 전송을 제어하는 메모리 인터페이스 제어 로직(MICL)을 포함할 수 있다. 메모리 인터페이스 제어 로직(MICL)은 메모리 인터페이스(150)의 동작을 제어하기 위한 셋팅 값들 및 메모리 인터페이스(150)의 현재의 동작을 나타내는 상태 정보를 저장하는 레지스터(MISFR)를 포함할 수 있다. 메모리 인터페이스 제어 로직(MICL)은 FMC(flash memory control) 로직, NSP (NAND signal processing) 로직, RAID (Redundant Array of Independent Disk) 로직 등을 포함할 수 있다.
ROM(130)은 스토리지 컨트롤러(100)의 구동에 필요한 코드 및 데이터를 저장할 수 있다. 내부 메모리(140)는 호스트 장치(2000)로부터 전달되는 기입 데이터 및 비휘발성 메모리 장치(400)로부터 전달되는 독출 데이터를 버퍼링하여 저장할 수 있다. 또한, 스토리지 장치(3000)의 초기화 또는 부팅 과정에서 스토리지 컨트롤러(100)의 구동에 필요한 코드 및 데이터는 내부 메모리(140)에 로딩될 수 있고, 비휘발성 메모리 장치(400)에 저장된 메타 데이터 등이 내부 메모리(140)에 로딩될 수 있다.
도 3에서 ROM(130) 및 내부 메모리(140)는 스토리지 컨트롤러(100)의 내부에 포함되는 것으로 도시되어 있지만 반드시 여기에 제한되지 않을 것이다. 실시예에 따라서, ROM(130) 및 내부 메모리(140)는 스토리지 컨트롤러(100)의 외부에 별도로 존재할 수도 있다. 일 실시예에서, 내부 메모리(140)는 디램(DRAM, dynamic random access memory)로 구현될 수 있다.
제어부(110)는 스토리지 컨트롤러(100)의 전반적인 동작을 제어할 수 있다. 제어부는 중앙 처리 장치(CPU; Central Processing Unit) 및 마이크로프로세서(MCU; Micro-Processing Unit) 중 적어도 하나를 포함할 수 있다. 제어부(110)는 스토리지 컨트롤러(100)를 제어하기 위한 펌웨어(firmware)를 구동할 수 있다.
제어부(110)는 복수의 프로세서 코어들 또는 복수의 컨트롤러들을 포함할 수 있다. 예를 들어, 제어부(110)는 호스트 코어(HCORE)(111), FTL(Flash Translation Layer) 코어(FCORE)(112) 및 NM(NAND Manager) 코어(NMCORE)(113)를 포함할 수 있다. 호스트 코어(111), FTL 코어(112) 및 NM 코어(113)는 각각 별개의 프로세서 코어들로서 구현될 수 있다.
호스트 코어(111)는 호스트 인터페이스(120)로부터 입력된 리퀘스트 세트를 수신할 수 있다. 호스트 코어(111)는 리퀘스트 세트를 파싱(parsing)하여 각각의 리퀘스트(REQ)에 대응되는 코어들로 분배할 수 있다.
호스트 코어(111)는 동작 메모리(HOM), 패리티 로직(PTRC) 및 레지스터(HSFR)를 포함할 수 있다. 패리티 로직(PTRC)은 호스트 코어(111)를 구동하기 위한 동작 코드 및 동작 데이터에 상응하는 패리티 비트들을 발생하여 상기 동작 코드 및 상기 동작 데이터와 함께 동작 메모리(HOM)에 저장할 수 있다. 레지스터(HSFR)는 호스트 코어(111)의 동작을 제어하기 위한 셋팅 값들 및 호스트 코어(111)의 현재의 동작을 나타내는 상태 정보를 저장할 수 있다.
FTL 코어(112)는 호스트 코어(111)로부터 수신한 리퀘스트(REQ)들에 기초하여 독출 오퍼레이션, 프로그램 오퍼레이션, 소거 오퍼레이션 등과 같은 오퍼레이션들이 비휘발성 메모리 장치(400)에서 수행되도록 NM 코어(113)를 제어할 수 있다.
FTL 코어(112)는 동작 메모리(FOM), 패리티 로직(PTRC) 및 레지스터(FSFR)를 포함할 수 있다. 패리티 로직(PTRC)은 FTL 코어(112)를 구동하기 위한 동작 코드 및 동작 데이터에 상응하는 패리티 비트들을 발생하여 상기 동작 코드 및 상기 동작 데이터와 함께 동작 메모리(FOM)에 저장할 수 있다. 레지스터(FSFR)는 FTL 코어(112)의 동작을 제어하기 위한 셋팅 값들 및 FTL 코어(112)의 현재의 동작을 나타내는 상태 정보를 저장할 수 있다.
NM 코어(113)는 FTL 코어(112)의 제어에 따라서 비휘발성 메모리 장치(400)에 대한 오퍼레이션들이 수행되도록 메모리 인터페이스(150)를 제어할 수 있다.
NM 코어(113)는 동작 메모리(NMOM), 패리티 로직(PTRC) 및 레지스터(NMSFR)를 포함할 수 있다. 패리티 로직(PTRC)은 NM 코어(113)를 구동하기 위한 동작 코드 및 동작 데이터에 상응하는 패리티 비트들을 발생하여 상기 동작 코드 및 상기 동작 데이터와 함께 동작 메모리(NMOM)에 저장할 수 있다. 레지스터(NMSFR)는 NM 코어(113)의 동작을 제어하기 위한 셋팅 값들 및 NM 코어(113)의 현재의 동작을 나타내는 상태 정보를 저장할 수 있다.
스토리지 컨트롤러(100)의 초기화 과정에서, 호스트 코어(111), FTL 코어(112) 및 NM 코어(113)의 구동에 필요한 동작 코드 및 동작 데이터는 ROM(130) 및/또는 비휘발성 메모리 장치(400)로부터 로딩되어 내부 메모리(140)에 저장될 수 있다. 호스트 코어(111), FTL 코어(112) 및 NM 코어(113)는 내부 메모리(140)에 저장된 동작 코드 및 동작 데이터 중에서 각 코어의 구동에 필요한 동작 코드 및 동작 데이터의 전부 또는 일부를 내부 메모리(140)로부터 로딩하여 동작 메모리들(HOM, FOM, NMOM)에 각각 저장할 수 있다. 실시예들에 따라서, 동작 코드 및 동작 데이터는 ROM(130) 및/또는 비휘발성 메모리 장치(400)로부터 로딩되어 직접 동작 메모리들(HOM, FOM, NMOM)로 저장될 수도 있다. 예를 들어, 동작 메모리들(HOM, FOM, NMOM)은 에스램(SRAM, static random access memory)로 구현될 수 있다.
전술한 바와 같이, FTL 코어(112)는 호스트 인터페이스(120)를 통하여 수신되는 리퀘스트에 기초하여 비휘발성 메모리 장치(400)에서 수행될 오퍼레이션들을 발행하고, NM 코어(113)는 동작 메모리(NMOM)에 저장된 동작 코드 및 동작 데이터에 기초하여 FTL 코어(112)로부터 발행 오퍼레이션들을 수행하도록 메모리 인터페이스(150)를 제어한다. 따라서, FTL 코어(112)는 NM 코어(113)보다 상위의 프로세서 코어 또는 컨트롤러에 해당하며, 이하에서는 FTL 코어(112)를 상위 컨트롤러(FCORE)로 칭할 수 있고 NM 코어(113)는 하위 컨트롤러(NMCORE)로 칭할 수 있다.
일 실시예에서, 도 6 내지 9를 참조하여 후술하는 바와 같이, 상위 컨트롤러(FCORE)는, 하위 컨트롤러(NMCORE)의 에러가 발생한 경우 하위 컨트롤러(NMCORE)의 상태 정보에 기초하여 하위 컨트롤러(NMCORE)를 하위 컨트롤러(NMCORE)의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행할 수 있다.
다른 실시예에서, 도 10 내지 12를 참조하여 후술하는 바와 같이, 상위 컨트롤러(FCORE)는, 하위 컨트롤러(NMCORE)의 에러가 발생한 경우 하위 컨트롤러(NMCORE)의 상태 정보뿐만 아니라 메모리 인터페이스(150)의 상태 정보에 기초하여 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)를 하위 컨트롤러(NMCORE)의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행할 수 있다.
하위 컨트롤러(NMCORE)의 패리티 로직(PTRC)은 동작 메모리(NMOM)로부터 독출된 동작 코드 또는 동작 데이터에 대한 패리티 체크를 수행하여 패리티 에러가 발생한 경우 인터럽트를 발생할 수 있다. 상위 컨트롤러(FCORE)는 상기 인터럽트에 응답하여 하위 컨트롤러(NMCORE)의 동작을 정지하고 하위 컨트롤러(NMCORE)의 상태 정보 및 메모리 인터페이스(150)의 상태 정보를 백업할 수 있다. 하위 컨트롤러(NMCORE)의 상태 정보는 하위 컨트롤러(NMCORE)의 동작이 정지되는 시점에서의 하위 컨트롤러(NMCORE)의 동작 메모리(NMOM) 및 레지스터(NMSFR)에 저장된 값들을 포함할 수 있다. 메모리 인터페이스(150)의 상태 정보는 메모리 인터페이스(150)의 동작이 정지되는 시점에서의 메모리 인터페이스(150)의 레지스터(MISFR)에 저장된 값들을 포함할 수 있다.
이와 같이, 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 에러 복구 동작을 수행함으로써, 하위 컨트롤러(NMCORE)만을 리셋하고 상위 컨트롤러(FCORE)는 리셋 없이 정상 동작할 수 있다.
도 3에 도시하지는 않았으나, 스토리지 컨트롤러(100)는 ECC(error check code) 엔진, RAID(Redundant Array of Independent Disk) 엔진, AES(Advanced Encryption Standard) 엔진, 클록 공급부 등과 같은 다양한 구성 요소들을 더 포함할 수 있다.
상기 ECC 엔진은 비휘발성 메모리 장치(400)에 기입되는 데이터 또는 비휘발성 메모리 장치(400)로부터 독출되는 데이터에 대한 에러 정정 기능을 수행할 수 있다.
상기 RAID 엔진은 하나의 스트라이프 세트(stripe set)에 대응하는 데이터를 분할하고, 분할된 스트라이프들을 비휘발성 메모리 장치(400)의 복수의 장소에 분할하여 저장하는 기능을 수행할 수 있다.
상기 AES 엔진은 비휘발성 메모리 장치(400)에 기입되는 데이터 또는 비휘발성 메모리 장치(400)로부터 독출되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다. 상기 AES 엔진은 암호화 모듈 및 복호화 모듈을 포함할 수 있다. 실시예에 따라서, 상기 암호화 모듈 및 상기 복호화 모듈은 서로 별개의 모듈로 구현될 수도 있고 하나의 모듈로 구현될 수도 있다.
상기 클록 공급부는 외부 클록 신호를 분배하여 스토리지 컨트롤러(100)의 각 부분의 동작에 사용되는 클록 신호들을 발생할 수 있다.
도 4는 본 발명의 실시예들에 따른 스토리지 컨트롤러의 펌웨어의 계층 구조의 일 실시예를 나타내는 도면이다.
도 3 및 4를 참조하면, 스토리지 컨트롤러(100)의 펌웨어는 호스트 인터페이스 계층(HIL, Host Interface Layer), 플래시 변환 계층(FTL, Flash Translation Layer), 가상 플래시 계층(VFL, Virtual Flash Layer), 플래시 인터페이스 계층(FIL, Flash Interface Layer), 가상 인터럽트 제어 계층(VIC, virtual Interrupt Control) 및 NM 계층(NAND Manager Layer)으로 구성될 수 있다.
호스트 장치(2000)에서 송신된 리퀘스트가 호스트 인터페이스(130)로 수신되면 호스트 코어(HCORE)에 의해 수행되는 호스트 인터페이스 계층(HIL)은 리퀘스트를 디코딩하여 레지스터(HISFR)에 기록할 수 있다. 호스트 인터페이스 계층(HIL)은 레지스터(HISFR)에 기록된 정보를 폴링(polling) 또는 인터럽트(interrupt) 방식으로 전달받고, 수신된 리퀘스트가 프로토콜에 적합한 것인지 파악할 수 있다.
상위 컨트롤러(FCORE)에 의해 수행되는 플래시 변환 계층(FTL)은 호스트 장치(2000)에서 전송된 논리 블록 어드레스(LBA; Logical Block Address)를 비휘발성 메모리 장치(400)의 물리적인 위치인 물리 블록 어드레스(PBA; Physical Block Address)에 맵핑할 수 있다.
하위 컨트롤러(NMCORE)에 의해 수행되는 NM 계층은 메모리 인터페이스(150)의 동작을 제어할 수 있다.
한편, 상위 컨트롤러(FCORE)에 의해 수행되는 가상 플래시 계층(VFL) 및 플래시 인터페이스 계층(FIL)은 하위 컨트롤러(NMCORE)의 동작을 제어할 수 있다.
또한, 가상 플래시 계층(VFL)은 비휘발성 메모리 장치(400)의 불량 블록(bad block) 정보를 관리할 수 있다. 상위 컨트롤러(FCORE)에 의해 수행되는 가상 인터럽트 제어 계층(VIC)은 하위 컨트롤러(NMCORE)에서 발생되는 예외적인(exceptional) 상황들을 처리할 수 있다.
본 발명의 실시예들은 가상 플래시 계층(VFL) 내지 NM 계층(NML)과 관련되며, 이하 도 6을 참조하여 본 발명의 실시예들에 따른 스토리지 컨트롤러(100)의 펌웨어 구성에 대하여 더욱 상세히 설명한다.
도 5는 본 발명의 실시예들에 따른 스토리지 컨트롤러에 포함되는 상위 컨트롤러 및 하위 컨트롤러의 펌웨어 구성의 일 실시예를 나타내는 도면이다.
도 3, 4 및 5를 참조하면, 하위 컨트롤러(NMCORE)의 NM 계층(NML)은 메모리 인터페이스(150)의 제어를 위한 동작 코드(OCD) 및 동작 데이터(ODT) 및 상위 컨트롤러(FCORE)로부터 발행된 오퍼레이션들(OP1~OP4)을 포함하는 발행 큐 리스트(IQLST)를 포함할 수 있다. 하위 컨트롤러(NMCORE)는 동작 코드(OCD) 및 동작 데이터(ODT)를 하위 컨트롤러(NMCORE)의 동작 메모리(NMOM)에 저장하고 저장된 동작 코드를 실행할 수 있다. 한편, 발행 큐 리스트(IQLST)는 하위 컨트롤러(NMCORE)의 동작 메모리(NMON)에 저장될 수 있으며, 최초로 로딩된 동작 데이터(ODT)의 일부를 변경하는 방식으로 동작 메모리(NMON)에 저장될 수 있다.
전술한 바와 같이, 하위 컨트롤러(NMCORE)의 패리티 로직(PTRC)은 동작 코드(OCD) 및 동작 데이터(ODT)에 상응하는 패리티 비트들을 발생하여 동작 코드(OCD) 및 동작 데이터(ODT)와 함께 동작 메모리(NMOM)에 저장할 수 있다. 패리티 로직(PTRC)은 동작 코드(OCD) 또는 동작 데이터(ODT)와 함께 독출되는 패리티 비트들에 기초하여 동작 코드(OCD) 또는 동작 데이터(ODT)에 대한 패리티 체크를 수행하여 패리티 에러가 발생한 경우 인터럽트를 발생할 수 있다.
상위 컨트롤러(FCORE)의 가상 플래시 계층(VFL)은 입출력 큐(IOQ)를 포함할 수 있다. 입출력 큐(IOQ)는 대기 큐(WTQ), 캔슬 큐(CNQ) 및 에러 큐(ERQ)를 포함할 수 있다. 상위 컨트롤러(FCORE)는 입출력 큐(IOQ)를 상위 컨트롤러(FCORE)의 동작 메모리(FON) 및/또는 내부 메모리(140)에 저장할 수 있다.
대기 큐(WTQ)는 하위 컨트롤러(NMCORE)로 전송될 대기 오퍼레이션들을 포함할 수 있다. 캔슬 큐(CNQ)는 플래시 인터페이스 계층(FIL)으로 전송된 오퍼레이션들 중에서 리턴되는 오퍼레이션들을 포함할 수 있다. 에러 큐(ERQ)는 비휘발성 메모리 장치(400)의 배드 블록과 관련된 오퍼레이션들을 포함할 수 있다. 실시예에 따라서, 대기 큐(WTQ) 및 캔슬 큐(CNQ)는 하나로 통합될 수도 있다.
상위 컨트롤러(FCORE)의 가상 인터럽트 제어 계층(VIC)은 인터럽트 핸들러(INTRH)를 포함할 수 있다. 일 실시예에서, 상위 컨트롤러(FCORE)는 인터럽트 핸들러(INTRH)에 상응하는 동작 코드 및 동작 데이터를 상위 컨트롤러(FCORE)의 동작 메모리(FOM)에 저장하고 저장된 동작 코드를 실행할 수 있다. 다른 실시예에서, 인터럽트 핸들러(INTRH)는 상위 컨트롤러(FCORE)와 물리적으로 구별되거나 상위 컨트롤러(FCORE)의 내부에 포함되는 하드웨어의 형태로 구현될 수 있다.
인터럽트 핸들러(INTRH)는 하위 컨트롤러(NMCORE)로부터 발생되는 상기 인터럽트에 응답하여 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 동작을 정지하고 리커버리 핸들러(RCVH)는 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보를 백업할 수 있다.
전술한 바와 같이, 하위 컨트롤러(NMCORE)의 상태 정보는 하위 컨트롤러(NMCORE)의 동작이 정지되는 시점에서의 하위 컨트롤러(NMCORE)의 동작 메모리(NMOM) 및 레지스터(NMSFR)에 저장된 값들을 포함할 수 있다. 메모리 인터페이스(150)의 상태 정보는 메모리 인터페이스(150)의 동작이 정지되는 시점에서의 메모리 인터페이스(150)의 레지스터(MISFR)에 저장된 값들을 포함할 수 있다.
상위 컨트롤러(FCORE)의 플래시 인터페이스 계층(VFL)은 리커버리 핸들러(RCVH) 및 커뮤니케이션 큐(CMQ)를 포함할 수 있다. 상위 컨트롤러(FCORE)는 리커버리 핸들러(RCVH)에 상응하는 동작 코드 및 동작 데이터를 상위 컨트롤러(FCORE)의 동작 메모리(FOM)에 저장하고 저장된 동작 코드를 실행할 수 있다. 한편, 상위 컨트롤러(FCORE)는 커뮤니케이션 큐(CMQ)를 상위 컨트롤러(FCORE)의 동작 메모리(FON) 및/또는 내부 메모리(140)에 저장할 수 있다.
커뮤니케이션 큐(CMQ)는 하위 컨트롤러(NMCORE)로 전송이 완료된 발행 오퍼레이션들에 관한 발행 정보를 포함할 수 있다. 전술한 바와 같이, 비휘발성 메모리 장치(400) 및 메모리 인터페이스(150)는 서로 독립적으로 교신할 수 있는 복수의 채널들(CH0~CHm)을 통해 연결될 수 있다. 이 경우, 커뮤니케이션 큐(CMQ)는 복수의 채널들(CH0~CHm)에 상응하는 발행 오퍼레이션들에 관한 발행 정보를 각각 저장하는 복수의 서브 큐들(0CHQ~mCHQ)을 포함할 수 있다.
리커버리 핸들러(RCVH)는 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 상기 발행 오퍼레이션들을 적어도 하나의 재발행 오퍼레이션 및 상기 적어도 하나의 재발행 오퍼레이션을 제외한 캔슬 오퍼레이션들로 분류할 수 있다.
리커버리 핸들러(RCVH)는 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 하위 컨트롤러(NMCORE)의 발행 큐 리스트(IQLST)를 재구성할 수 있다. 이후, 리커버리 핸들러(RCVH)는 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 재구성된 발행 큐 리스트(IQLST)의 오퍼레이션들 중에서 상기 적어도 하나의 재발행 오퍼레이션을 결정하고 상기 적어도 하나의 재발행 오퍼레이션을 제외한 나머지 오퍼레이션들을 캔슬 오퍼레이션들로 결정할 수 있다. 리커버리 핸들러(RCVH)는 이와 같이 분류된 재발행 오퍼레이션들을 재발행 큐 리스트(RIQLST)에 저장하고 캔슬 오퍼레이션들을 캔슬 큐 리스트(CNQLST)에 저장할 수 있다. 재발행 오퍼레이션 및 캔슬 오퍼레이션의 분류에 대해서는 도 6 내지 12를 참조하여 더욱 상세히 설명한다.
리커버리 핸들러(RCVH)는 하위 컨트롤러(NMCORE)를 초기화한 후 동작 코드(OCD) 및 동작 데이터(ODT)를 하위 컨트롤러(NMCORE)의 동작 메모리(NMON)에 저장하는 리셋 동작을 수행하고, 하위 컨트롤러(NMCORE)의 리셋 동작이 완료된 후 재발행 큐 리스트(RIQLST)에 저장된 재발행 오퍼레이션들을 하위 컨트롤러(NMCORE)에 전송할 수 있다. 한편, 리커버리 핸들러(RCVH)는 캔슬 큐 리스트(CNQLST)에 저장된 캔슬 오퍼레이션들을 입출력 큐(IOQ)에 저장할 수 있다.
이후, 상위 컨트롤러(FCORE) 또는 하위 컨트롤러(NMCORE)는 메모리 인터페이스(150)를 초기화하고 메모리 인터페이스(150)의 레지스터(MISFR)에 메모리 인터페이스(150)의 동작을 제어하기 위한 셋팅 값들 및 이전 상태에 상응하는 상태 정보를 저장할 수 있다. 여기서, 이전 상태란 하위 컨트롤러(NMCORE)의 에러가 발생하기 이전의 상태로서 새로이 수행될 최초의 재발행 오퍼레이션에 상응하는 상태를 나타낸다.
이와 같이, 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)에 대한 리셋 동작이 완료된 후에 비휘발성 메모리 장치(400)에 대한 재발행 오퍼레이션들이 수행될 수 있다.
도 6 및 7은 본 발명의 실시예들에 따른 스토리지 컨트롤러에 포함되는 상위 컨트롤러의 에러 복구 동작의 일 실시예를 나타내는 도면들이다.
도 6 및 7에는 에러가 발생한 시점에서 하위 컨트롤러(NMCORE)의 발행 큐 리스트(IQLST)가 제1 내지 제6 발행 오퍼레이션들(OP1~OP6)을 포함하는 예가 도시되어 있다. 도 6에서 제1 상태(AF)는 비휘발성 메모리 장치(400)에 대하여 상응하는 발행 오퍼레이션이 개시된 후인 상태를 나타내고, 제2 상태(BF)는 비휘발성 메모리 장치(400)에 대하여 상응하는 발행 오퍼레이션이 개시되기 전인 상태를 나타내고, 제3 상태(DN)는 상응하는 발행 오퍼레이션이 완료된 후인 상태를 나타낸다. 도 7에서 제1 시점(Te)은 하위 컨트롤러(NMCORE)의 에러가 발생한 시점을 나타내고 제2 시점(Tr)은 리커버리 핸들러(RCVH)에 의한 하위 컨트롤러(NMCORE)의 리셋 동작이 완료된 시점을 나타낸다.
상위 컨트롤러(FCORE)는 입출력 큐(IOQ)에 저장된 대기 오퍼레이션들에 대한 스케쥴링을 수행하여 적절한 순서로 발행 오퍼레이션들을 하위 컨트롤러(NMCORE)로 전송할 수 있다. 예를 들어, 제1 발행 오퍼레이션(OP1)부터 제6 발행 오퍼레이션(OP6)까지 순차적으로 상위 컨트롤러(FCORE)로부터 하위 컨트롤러(NMCORE)로 전송될 수 있다.
예를 들어, 제3 발행 오퍼레이션(OP3)을 수행하는 도중에 하위 컨트롤러(NMCORE)의 에러가 발생하고, 에러가 발생한 시점에서 제2 발행 오퍼레이션(OP2)은 완료된 오퍼레이션인 것으로 가정한다.
도 3 내지 7을 참조하면, 리커버리 핸들러(RCVH)는 제1 시점(Te)에서 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 하위 컨트롤러(NMCORE)의 발행 큐 리스트(IQLST)를 재구성할 수 있다. 발행 큐 리스트(IQLST)는 제1 내지 제6 발행 오퍼레이션들(OP1~OP6)을 순차적으로 포함할 수 있다.
이후, 리커버리 핸들러(RCVH)는 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 재구성된 제1 시점(Te)의 발행 큐 리스트(IQLST)의 제1 내지 제6 발행 오퍼레이션들(OP1~OP6) 중에서 제1 상태(AF)에 상응하는 제1, 제3 및 제4 발행 오퍼레이션들(OP1, OP3, OP4)을 재발행 오퍼레이션들로서 결정할 수 있다. 한편, 리커버리 핸들러(RCVH)는 제2 상태(BF)에 상응하는 제5 및 제6 발행 오퍼레이션들(OP5, OP6)을 캔슬 오퍼레이션들로서 결정할 수 있다.
리커버리 핸들러(RCVH)는 하위 컨트롤러(NMCORE)의 리셋 동작이 완료된 후 재발행 오퍼레이션들에 해당하는 제1, 제3 및 제4 발행 오퍼레이션들(OP1, OP3, OP4)을 하위 컨트롤러(NMCORE)로 전송하고 하위 컨트롤러(NMCORE)는 제2 시점(Tr)의 발행 큐 리스트(IQLST)를 저장할 수 있다. 이 때, 상위 컨트롤러(FCORE)는 에러가 발생한 제3 발행 오퍼레이션(OP3)을 가장 먼저 하위 컨트롤러(NMCORE)로 전송하고 하위 컨트롤러(NMCORE)는 제3 발행 오퍼레이션(OP3)부터 비휘발성 메모리 장치(400)와의 교신을 다시 시작할 수 있다. 한편 리커버리 핸들러(RCVH)는 캔슬 큐 리스트(CNQLST)에 저장된 캔슬 오퍼레이션들에 해당하는 제5 및 제6 발행 오퍼레이션들(OP5, OP6)을 다시 입출력 큐(IOQ)에 저장할 수 있다.
도 8 및 9는 본 발명의 실시예들에 따른 스토리지 컨트롤러에 포함되는 상위 컨트롤러의 에러 복구 동작의 다른 실시예를 나타내는 도면들이다. 도 8 및 9의 실시예는 도 6 및 7의 실시예와 유사하므로 중복되는 설명을 생략한다.
도 3, 4, 5, 8 및 9를 참조하면, 리커버리 핸들러(RCVH)는 제1 시점(Te)에서 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 하위 컨트롤러(NMCORE)의 발행 큐 리스트(IQLST)를 재구성할 수 있다. 발행 큐 리스트(IQLST)는 제1 내지 제6 발행 오퍼레이션들(OP1~OP6)을 순차적으로 포함할 수 있다.
이후, 리커버리 핸들러(RCVH)는 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 재구성된 제1 시점(Te)의 발행 큐 리스트(IQLST)의 제1 내지 제6 발행 오퍼레이션들(OP1~OP6) 중에서 에러가 발생한 제3 발행 오퍼레이션(OP3)을 재발행 오퍼레이션으로서 결정할 수 있다. 한편, 리커버리 핸들러(RCVH)는 재발행 오퍼레이션으로 결정된 제3 발행 오퍼레이션(OP3) 및 제3 상태(DN)에 상응하는 제2 발행 오퍼레이션(OP2)을 제외한 제1, 제4 제5 및 제6 발행 오퍼레이션들(OP1, OP4, OP5, OP6)을 캔슬 오퍼레이션들로서 결정할 수 있다.
리커버리 핸들러(RCVH)는 하위 컨트롤러(NMCORE)의 리셋 동작이 완료된 후 재발행 오퍼레이션들에 해당하는 제3 발행 오퍼레이션(OP3)을 하위 컨트롤러(NMCORE)로 전송하고 하위 컨트롤러(NMCORE)는 제2 시점(Tr)의 발행 큐 리스트(IQLST)를 저장할 수 있다. 한편 리커버리 핸들러(RCVH)는 캔슬 큐 리스트(CNQLST)에 저장된 캔슬 오퍼레이션들에 해당하는 제1, 제4 제5 및 제6 발행 오퍼레이션들(OP1, OP4, OP5, OP6)을 다시 입출력 큐(IOQ)에 저장할 수 있다.
이와 같이, 하위 컨트롤러(NMCORE)의 에러가 발생한 경우 상위 컨트롤러(FCORE)의 에러 복구 동작을 통하여 스토리지 컨트롤러(100)가 에러가 발생한 오퍼레이션부터 다시 정상적으로 동작하도록 할 수 있다.
본 발명의 실시예들에 따른 스토리지 컨트롤러(100)의 에러 복구 방법은 최대 200 ms 내에 수행될 수 있으며 신속한 복구를 통하여 스토리지 장치(3000)를 포함하는 스토리지 시스템(1000)의 사용자 경험(user experience)을 향상시킬 수 있다. 또한, 본 발명의 실시예들에 따른 스토리지 컨트롤러(100)의 에러 복구 방법은 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)를 에러가 발생하기 이전의 상태로 복구함으로써 기존의 하위 컨트롤러(NMCORE)의 SRAM 패리티 에러 발생시 사용하지 못하던 데이터를 계속해서 사용할 수 있다.
도 10은 본 발명의 실시예들에 따른 스토리지 컨트롤러의 에러 복구 방법을 나타내는 순서도이다.
도 10을 참조하면, 동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고 상기 동작 코드 및 상기 동작 데이터에 기초하여 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 비휘발성 메모리 장치와의 교신을 수행하는 메모리 인터페이스를 제어하는 하위 컨트롤러의 에러가 발생한 경우 인터럽트를 발생한다(S100).
상기 상위 컨트롤러에 의해, 상기 인터럽트에 응답하여 상기 하위 컨트롤러의 동작 및 상기 메모리 인터페이스의 동작을 정지하고 상기 하위 컨트롤러의 상태 정보 및 상기 메모리 인터페이스의 상태 정보를 상기 상위 컨트롤러로 백업한다(S210).
상기 상위 컨트롤러에 의해, 백업된 상기 하위 컨트롤러의 상태 정보 및 백업된 상기 메모리 인터페이스의 상태 정보에 기초하여 상기 하위 컨트롤러 및 상기 메모리 인터페이스를 상기 하위 컨트롤러의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행한다(S310).
이와 같이, 본 발명의 실시예들에 따른 스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법은, 하위 컨트롤러(300)의 에러가 발생한 경우 하위 컨트롤러(300)의 상태 정보뿐만 아니라 메모리 인터페이스의 상태 정보에 기초하여 도 11 및 12를 참조하여 후술하는 바와 같이 재발행 오퍼레이션의 에러가 발생한 단계(stage)를 더욱 세분화할 수 있다.
이하, 도 11 내지 12를 참조하여, 적어도 하나의 오퍼레이션이 비휘발성 메모리 장치(400)에 대하여 순차적으로 수행되는 복수의 서브 오퍼레이션들을 포함하는 멀티-스테이지 오퍼레이션인 경우의 실시예들을 설명한다.
도 11 및 12는 본 발명의 실시예들에 따른 스토리지 컨트롤러에 포함되는 상위 컨트롤러의 에러 복구 동작의 일 실시예를 나타내는 도면들이다.
도 11 및 12에는 에러가 발생한 시점에서 하위 컨트롤러(NMCORE)의 발행 큐 리스트(IQLST)가 제1 내지 제3 오퍼레이션들(OP1~OP3)을 포함하는 예가 도시되어 있다. 예를 들어, 제1 오퍼레이션(OP1)은 비휘발성 메모리 장치(400)에 대하여 순차적으로 수행되는 제1 및 제2 서브 오퍼레이션들(OP11, OP12)을 포함할 수 있고, 제2 오퍼레이션(OP2)은 비휘발성 메모리 장치(400)에 대하여 순차적으로 수행되는 제3, 제4 및 제5 서브 오퍼레이션들(OP21, OP22, OP23)을 포함할 수 있고, 제3 오퍼레이션(OP3)은 비휘발성 메모리 장치(400)에 대하여 순차적으로 수행되는 제6 및 제7 서브 오퍼레이션들(OP31, OP32)을 포함할 수 있다.
도 11에서 제1 상태(AF)는 비휘발성 메모리 장치(400)에 대하여 상응하는 서브 오퍼레이션이 개시된 후인 상태를 나타내고, 제2 상태(BF)는 비휘발성 메모리 장치(400)에 대하여 상응하는 서브 오퍼레이션이 개시되기 전인 상태를 나타내고, 제3 상태(DN)는 상응하는 서브 오퍼레이션이 완료된 후인 상태를 나타낸다. 도 12에서 제1 시점(Te)은 하위 컨트롤러(NMCORE)의 에러가 발생한 시점을 나타내고 제2 시점(Tr)은 리커버리 핸들러(RCVH)에 의한 하위 컨트롤러(NMCORE)의 리셋 동작이 완료된 시점을 나타낸다.
상위 컨트롤러(FCORE)는 입출력 큐(IOQ)에 저장된 오퍼레이션들에 대한 스케쥴링을 수행하여 적절한 순서로 발행 오퍼레이션들의 서브 오퍼레이션들을 하위 컨트롤러(NMCORE)로 전송할 수 있다. 예를 들어, 제1 서브 오퍼레이션(OP11), 제3 서브 오퍼레이션(OP21), 제4 서브 오퍼레이션(OP22), 제2 서브 오퍼레이션(OP12), 제6 서브 오퍼레이션(OP31), 제5 서브 오퍼레이션(OP23), 제7 서브 오퍼레이션(OP32)의 순서에 따라 순차적으로 상위 컨트롤러(FCORE)로부터 하위 컨트롤러(NMCORE)로 전송될 수 있다.
이와 같이, 하나의 발행 오퍼레이션에 속하는 서브 오퍼레이션들이 모두 완료되기 전에 다른 발행 오퍼레이션에 속하는 서브 오퍼레이션이 개시될 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 상위 컨트롤러(FCORE)의 스케쥴링에 따라서 제1 발행 오퍼레이션(OP1)의 마지막에 해당하는 제2 서브 오퍼레이션(OP12)보다 제2 오퍼레이션(OP2)의 첫번째에 해당하는 제3 서브 오퍼레이션(OP21)이 먼저 개시될 수 있다.
이러한 서로 다른 발행 오퍼레이션들에 속하는 서브 오퍼레이션들의 인터리빙은, 비휘발성 메모리 장치(400)가 복수의 채널들로 분할된 경우 상기 발행 오퍼레이션들에 상응하는 채널들이 다른 경우, 비휘발성 메모리 장치(400)가 플레인별(per-plane) 동작을 지원하는 경우에 상기 발행 오퍼레이션들에 상응하는 메모리 플레인들이 서로 다른 경우 가능할 수 있다.
예를 들어, 제2 발행 오퍼레이션(OP2)에 포함되는 제4 서브 오퍼레이션(OP22)을 수행하는 도중에 하위 컨트롤러(NMCORE)의 에러가 발생하고, 에러가 발생한 시점에서 제1 발행 오퍼레이션(OP1)에 포함되는 제1 서브 오퍼레이션(OP11) 및 제2 발행 오퍼레이션(OP2)에 포함되는 제3 서브 오퍼레이션(OP21)은 완료된 서브 오퍼레이션들인 것으로 가정한다. 에러가 발생한 서브 오퍼레이션을 타겟 서브 오퍼레이션이라 칭할 수 있다.
도 3, 4, 5, 11 및 12를 참조하면, 리커버리 핸들러(RCVH)는 제1 시점(Te)에서 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 하위 컨트롤러(NMCORE)의 발행 큐 리스트(IQLST)를 재구성할 수 있다. 발행 큐 리스트(IQLST)는 제1 서브 오퍼레이션(OP11), 제3 서브 오퍼레이션(OP21), 제4 서브 오퍼레이션(OP22), 제2 서브 오퍼레이션(OP12), 제6 서브 오퍼레이션(OP31), 제5 서브 오퍼레이션(OP23), 제7 서브 오퍼레이션(OP32)을 순차적으로 포함할 수 있다.
이후, 리커버리 핸들러(RCVH)는 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 재구성된 제1 시점(Te)의 발행 큐 리스트(IQLST)의 제1 내지 제7 서브 오퍼레이션들(OP11~OP32) 중에서 제1 상태(AF)에 상응하는 제4 서브 오퍼레이션(OP22)을 재발행 서브 오퍼레이션으로 결정할 수 있다.
또한, 리커버리 핸들러(RCVH)는 비휘발성 메모리 장치(400)에 대하여 이미 개시되었거나 완료된 서브 오퍼레이션들(OP11, OP22)을 포함하는 제1 및 제2 발행 오퍼레이션들에 포함되고 제2 상태(BF)에 상응하는 제2 서브 오퍼레이션(OP12) 및 제5 서브 오퍼레이션(OP23)을 재발행 서브 오퍼레이션들로서 결정할 수 있다.
한편, 리커버리 핸들러(RCVH)는 비휘발성 메모리 장치(400)에 대하여 아직 개시되지 않은 제3 발행 오퍼레이션(OP3)의 제6 및 제7 서브 오퍼레이션들(OP31, OP32)을 캔슬 서브 오퍼레이션들로서 결정할 수 있다.
리커버리 핸들러(RCVH)는 하위 컨트롤러(NMCORE)의 리셋 동작이 완료된 후 재발행 서브 오퍼레이션들에 해당하는 제2, 제4 및 제5 서브 오퍼레이션들(OP12, OP22, OP23)을 하위 컨트롤러(NMCORE)로 전송하고 하위 컨트롤러(NMCORE)는 제2 시점(Tr)의 발행 큐 리스트(IQLST)를 저장할 수 있다.
이 때, 상위 컨트롤러(FCORE)는 에러가 발생한 제4 서브 오퍼레이션(OP22)을 가장 먼저 하위 컨트롤러(NMCORE)로 전송하고 하위 컨트롤러(NMCORE)는 제4 서브 오퍼레이션(OP22)부터 비휘발성 메모리 장치(400)와의 교신을 다시 시작할 수 있다. 한편 리커버리 핸들러(RCVH)는 캔슬 큐 리스트(CNQLST)에 저장된 캔슬 서브 오퍼레이션들에 해당하는 제6 및 제7 서브 오퍼레이션들(OP31, OP32), 즉 제3 발행 오퍼레이션(OP3)을 입출력 큐(IOQ)에 다시 저장할 수 있다.
이와 같이, 에러가 발생한 발행 오퍼레이션이 멀티-스테이지 오퍼레이션인 경우, 하위 컨트롤러(NMCORE)가 에러가 발생한 타겟 서브 오퍼레이션부터 상기 멀티-스테이지 오퍼레이션을 수행하도록 상기 하위 컨트롤러의 상태를 복구할 수 있다. 재발행 오퍼레이션의 에러가 발생한 서브 오퍼레이션 또는 스테이지를 세부화하여 에러가 발생한 타겟 서브 오퍼레이션부터 수행되도록 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)를 에러가 발생하기 이전의 상태로 복구함으로써 에러 발생에 따른 호스트 장치(2000) 및 스토리지 장치(3000) 사이의 레이턴시를 더욱 감소하여 사용자 경험을 더욱 향상시킬 수 있다.
도 13은 본 발명의 실시예들에 따른 스토리지 컨트롤러의 동작을 설명하기 위한 시퀀스 도면이다.
도 13을 참조하면, 하위 컨트롤러(NMCORE)의 패리티 로직(PTRC)은 독출된 동작 코드 또는 동작 데이터에 대한 패리티 체크를 수행하여(S10) 패리티 에러가 발생한 경우 인터럽트를 발생할 수 있다(S11).
상기 인터럽트에 응답하여 상위 컨트롤러(FCORE)의 인터럽트 핸들러(INTRH)가 개시되고(S12) 인터럽트 핸들러(INTH)는 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 동작을 정지할 수 있다(S13).
이후, 상위 컨트롤러(FCORE)의 리커버리 핸들러(RCVH)가 개시되고(S14), 리커버리 핸들러(RCVH)는 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보를 백업할 수 있다(S15).
전술한 바와 같이, 리커버리 핸들러(RCVH)는 커뮤니케이션 큐(CMQ)에 저장된 상기 발행 정보 및 백업된 하위 컨트롤러(NMCORE) 및 메모리 인터페이스(150)의 상태 정보에 기초하여 하위 컨트롤러(NMCORE)의 발행 오퍼레이션들을 재구성하고, 상기 발행 오퍼레이션들을 적어도 하나의 재발행 오퍼레이션 및 상기 적어도 하나의 재발행 오퍼레이션을 제외한 캔슬 오퍼레이션들로 분류할 수 있다.
리커버리 핸들러(RCVH)는 하위 컨트롤러(NMCORE)를 초기화한 후 동작 코드(OCD) 및 동작 데이터(ODT)를 하위 컨트롤러(NMCORE)의 동작 메모리(NMON)에 저장하는 리셋 동작을 수행하고(S16), 하위 컨트롤러(NMCORE)의 리셋 동작이 완료된 후 재발행 큐 리스트(RIQLST)에 저장된 적어도 하나의 재발행 오퍼레이션을 하위 컨트롤러(NMCORE)에 전송할 수 있다(S17).
이후, 이후, 상위 컨트롤러(FCORE)(또는 하위 컨트롤러(NMCORE))는 메모리 인터페이스(150)를 초기화하고 메모리 인터페이스(150)의 레지스터(MISFR)에 메모리 인터페이스(150)의 동작을 제어하기 위한 셋팅 값들 및 이전 상태에 상응하는 상태 정보를 저장하는 리셋 동작을 수행할 수 있다(S18).
이와 같은 에러 복구 동작이 완료된 후, 스토리지 컨트롤러(100)는 비휘발성 메모리 장치(400)에 대하여 재발행 오퍼레이션을 개시할 수 있다.
본 발명의 실시예들에 따른 스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법은, 하위 컨트롤러의 에러 발생시 하위 컨트롤러의 상태 정보에 기초한 에러 복구 동작을 통하여 효율적으로 에러를 복구하고 하위 컨트롤러만을 리셋하여 효율적으로 스토리지 컨트롤러를 재가동할 수 있다.
이하, 도 14 내지 16을 참조하면, 본 발명의 실시예들에 따른 스토리지 장치에 포함되는 비휘발성 메모리 장치에 대하여 설명한다. 비휘발성 메모리 장치의 일 실시예로서 낸드(NAND) 플래시 메모리 장치를 예시하여 설명하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 14는 본 발명의 실시예들에 따른 스토리지 장치에 포함되는 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 14를 참조하면, 비휘발성 메모리 장치(800)는 메모리 셀 어레이(500), 어드레스 디코더(530), 페이지 버퍼 회로(510), 데이터 입출력 회로(520), 제어 회로(550) 및 전압 생성기(560)를 포함할 수 있다. 일 실시예에서, 비휘발성 메모리 장치(400)(800)는 주변 회로가 형성되는 주변 영역(PREG) 위에 메모리 셀 어레이가 형성되는 COP(Cell Over Periphery) 구조를 가질 수 있다. 이 때, 메모리 셀 어레이(500)는 셀 영역(CREG)에 형성되고, 어드레스 디코더(530), 페이지 버퍼 회로(510), 데이터 입출력 회로(520), 제어 회로(550) 및 전압 생성기(560)는 도 1의 주변 회로 영역(PREG)에 형성될 수 있다.
메모리 셀 어레이(500)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(530)와 연결될 수 있다. 또한, 메모리 셀 어레이(500)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(510)와 연결될 수 있다. 메모리 셀 어레이(500)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(500)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(500)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 셀 스트링들, 예를 들어, 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(550)는 외부의 메모리 컨트롤러로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(550)는 커맨드 신호(CMD)에 기초하여 전압 생성기(560)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(510)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 행 어드레스(R_ADDR) 및 열 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(550)는 행 어드레스(R_ADDR)를 어드레스 디코더(530)에 제공하고, 열 어드레스(C_ADDR)를 데이터 입출력 회로(520)에 제공할 수 있다.
어드레스 디코더(530)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(500)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 어드레스 디코더(530)는 제어 회로(550)로부터 제공되는 행 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 어드레스 디코더(530)는 제어 회로(550)로부터 제공되는 행 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(530)는 제어 회로(550)로부터 제공되는 행 어드레스(R_ADDR)에 기초하여 복수의 접지 선택 라인들(GSL) 중의 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
전압 생성기(560)는 제어 회로(550)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(560)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(530)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(560)는 메모리 블록의 웰 및/또는 공통 소스 라인에 소거 전압을 인가하고 소거 어드레스에 기초하여 메모리 블록의 모든 워드라인들 또는 일부의 서브 블록에 해당하는 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(560)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(560)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(560)는 선택 워드 라인에 프로그램 검증 전압을 인가하고, 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작시, 전압 생성기(560)는 선택 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(560)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(510)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(500)와 연결될 수 있다. 페이지 버퍼 회로(510)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다. 페이지 버퍼 회로(510)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(520)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(510)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(520)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(550)로부터 제공되는 열 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(510)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(520)는 제어 회로(550)로부터 제공되는 열 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(510)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(510)와 입출력 회로(520)는 메모리 셀 어레이(500)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(500)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(510)와 입출력 회로(520)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(510)와 입출력 회로(520)는 제어 회로(550)에 의하여 제어될 수 있다.
도 15는 도 14의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이고, 도 16은 도 15의 메모리 셀 어레이에 포함되는 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 15에 도시된 바와 같이, 메모리 셀 어레이(500)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(530)에 의해 선택된다. 예를 들면, 어드레스 디코더(530)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 16에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D3)으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 6에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 상응하는 게이트 라인들(GTL1, GTL2, ..., GTL8)에 각각 연결될 수 있다. 게이트 라인들(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 5에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 17은 본 발명의 실시예들에 따른 전자 장치를 나타내는 블록도이다.
도 17을 참조하면, 전자 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 스토리지 장치(4400), 및 버퍼 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 전자 장치(4000)의 전반적인 동작을 제어한다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(4200)은 외부와의 유선 통신 및/또는 무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
스토리지 장치(4400)는 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 솔리드 스테이트 드라이브(SSD, solid state drive), 유니버셜 플래시 스토리지(UFS, universal flash storage) 장치일 수 있다. 스토리지 장치(4400)는 전술한 바와 같이 상위 컨트롤러(FCORE) 및 하위 컨트롤러(NMCORE)를 포함하고, 하위 컨트롤러(NMCORE)의 에러 발생시 상위 컨트롤러(FCORE)의 제어에 따라서 하위 컨트롤러(NMCORE)를 에러가 발생하기 이전의 상태로 복구할 수 있다.
버퍼 램(4500)은 전자 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 예를 들어, 버퍼 램(4500)은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법은, 하위 컨트롤러의 에러 발생시 하위 컨트롤러의 상태 정보에 기초한 에러 복구 동작을 통하여 효율적으로 에러를 복구하고 하위 컨트롤러만을 리셋하여 효율적으로 스토리지 컨트롤러를 재가동할 수 있다.
해당 기술 분야의 숙련된 당업자는 본 발명의 실시예들에 따른 에러 복구 방법이 시스템, 방법, 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수 있음을 이해할 것이다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다.
본 발명의 실시예들은 스토리지 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기, 서버 시스템, 자율 주행 장치 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 호스트 장치와의 교신을 수행하는 호스트 인터페이스;
    비휘발성 메모리 장치와의 교신을 수행하는 메모리 인터페이스;
    상기 호스트 인터페이스를 통하여 수신되는 리퀘스트에 기초하여 상기 비휘발성 메모리 장치에서 수행될 오퍼레이션들을 발행하는 상위 컨트롤러; 및
    동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고, 상기 동작 코드 및 상기 동작 데이터에 기초하여 상기 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 상기 메모리 인터페이스를 제어하는 하위 컨트롤러를 포함하고,
    상기 상위 컨트롤러는, 상기 하위 컨트롤러의 에러가 발생한 경우 상기 하위 컨트롤러의 상태 정보에 기초하여 상기 하위 컨트롤러를 상기 하위 컨트롤러의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행하는 스토리지 컨트롤러.
  2. 제1 항에 있어서,
    상기 상위 컨트롤러 및 상기 하위 컨트롤러는 각각 별개의 프로세서 코어들로서 구현되는 것을 특징으로 하는 스토리지 컨트롤러.
  3. 제1 항에 있어서,
    상기 에러 복구 동작시, 상기 하위 컨트롤러만을 리셋하고 상기 상위 컨트롤러는 리셋 없이 정상 동작하는 것을 특징으로 하는 스토리지 컨트롤러.
  4. 제1 항에 있어서,
    상기 하위 컨트롤러는,
    상기 동작 코드 및 상기 동작 데이터에 상응하는 패리티 비트들을 발생하여 상기 동작 코드 및 상기 동작 데이터와 함께 상기 동작 메모리에 저장하고,
    상기 동작 코드 또는 상기 동작 데이터와 함께 독출되는 패리티 비트들에 기초하여 상기 동작 코드 또는 상기 동작 데이터에 대한 패리티 체크를 수행하여 패리티 에러가 발생한 경우 인터럽트를 발생하는 것을 특징으로 하는 스토리지 컨트롤러.
  5. 제1 항에 있어서,
    상기 하위 컨트롤러는,
    상기 동작 메모리로부터 독출된 상기 동작 코드 또는 상기 동작 데이터에 대한 패리티 체크를 수행하여 패리티 에러가 발생한 경우 인터럽트를 발생하고,
    상기 상위 컨트롤러는,
    상기 인터럽트에 응답하여 상기 하위 컨트롤러의 동작을 정지하고 상기 하위 컨트롤러의 상태 정보를 백업하는 것을 특징으로 하는 스토리지 컨트롤러.
  6. 제5 항에 있어서,
    상기 상위 컨트롤러는,
    상기 하위 컨트롤러로 전송이 완료된 상기 발행 오퍼레이션들에 관한 발행 정보를 저장하는 커뮤니케이션 큐를 저장하고,
    상기 커뮤니케이션 큐에 저장된 상기 발행 정보 및 백업된 상기 하위 컨트롤러의 상태 정보에 기초하여 상기 발행 오퍼레이션들 중에서 상기 하위 컨트롤러로 전송할 적어도 하나의 재발행 오퍼레이션을 결정하는 것을 특징으로 하는 스토리지 컨트롤러.
  7. 제6 항에 있어서,
    상기 상위 컨트롤러는,
    상기 하위 컨트롤러를 초기화한 후 상기 동작 코드 및 상기 동작 데이터를 상기 하위 컨트롤러에 다시 저장하는 리셋 동작을 수행하고,
    상기 하위 컨트롤러의 리셋 동작이 완료된 후 상기 재발행 오퍼레이션들을 상기 하위 컨트롤러에 전송하고,
    상기 하위 컨트롤러는,
    상기 리셋 동작이 완료된 후 상기 상위 컨트롤러로부터 수신되는 상기 적어도 하나의 재발행 오퍼레이션을 수행하는 것을 특징으로 하는 스토리지 컨트롤러.
  8. 제6 항에 있어서,
    상기 상위 컨트롤러는,
    상기 커뮤니케이션 큐에 저장된 상기 발행 정보 및 백업된 상기 하위 컨트롤러의 상태 정보에 기초하여 상기 발행 오퍼레이션들 중에서 상기 적어도 하나의 재발행 오퍼레이션을 제외한 나머지 오퍼레이션들을 캔슬 오퍼레이션들로 결정하는 것을 특징으로 하는 스토리지 컨트롤러.
  9. 제8 항에 있어서,
    상기 상위 컨트롤러는,
    상기 하위 컨트롤러로 전송될 대기 오퍼레이션들을 포함하는 입출력 큐를 저장하고,
    상기 캔슬 오퍼레이션들을 상기 입출력 큐에 저장하는 것을 특징으로 하는 스토리지 컨트롤러.
  10. 제6 항에 있어서,
    상기 상위 컨트롤러는 상기 인터럽트에 응답하여 상기 메모리 인터페이스의 동작을 정지하고 상기 메모리 인터페이스의 상태 정보를 백업하는 것을 특징으로 하는 스토리지 컨트롤러.
  11. 제10 항에 있어서,
    에러가 발생한 발행 오퍼레이션은 상기 비휘발성 메모리 장치에 대하여 순차적으로 수행되는 복수의 서브 오퍼레이션들을 포함하는 멀티-스테이지 오퍼레이션이고,
    상기 상위 컨트롤러는,
    백업된 상기 메모리 인터페이스의 상태 정보에 기초하여 상기 멀티-스테이지 오퍼레이션의 상기 복수의 서브 오퍼레이션들 중에서 에러가 발생한 타겟 서브 오퍼레이션을 결정하는 것을 특징으로 하는 스토리지 컨트롤러.
  12. 제11 항에 있어서,
    상기 상위 컨트롤러는,
    상기 하위 컨트롤러 및 상기 메모리 인터페이스를 초기화한 후 상기 동작 코드 및 상기 동작 데이터를 상기 하위 컨트롤러에 다시 저장하는 리셋 동작을 수행하고,
    상기 멀티-스테이지 오퍼레이션의 상기 복수의 서브 오퍼레이션들 중에서 완료되지 않은 재발행 서브 오퍼레이션들을 상기 하위 컨트롤러에 전송하고,
    상기 하위 컨트롤러는,
    상기 리셋 동작이 완료된 후 상기 상위 컨트롤러로부터 수신되는 상기 재발행 서브 오퍼레이션들을 수행하는 것을 특징으로 하는 스토리지 컨트롤러.
  13. 제11 항에 있어서,
    상기 상위 컨트롤러는,
    상기 하위 컨트롤러가 에러가 발생한 상기 타겟 서브 오퍼레이션부터 상기 멀티-스테이지 오퍼레이션을 수행하도록 상기 하위 컨트롤러의 상태를 복구하는 것을 특징으로 하는 스토리지 컨트롤러.
  14. 동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고, 상기 동작 코드 및 상기 동작 데이터에 기초하여 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 비휘발성 메모리 장치와의 교신을 수행하는 메모리 인터페이스를 제어하는 하위 컨트롤러의 에러가 발생한 경우 인터럽트를 발생하는 단계;
    상기 상위 컨트롤러에 의해, 상기 인터럽트에 응답하여 상기 하위 컨트롤러의 동작을 정지하고 상기 하위 컨트롤러의 상태 정보를 상기 상위 컨트롤러로 백업하는 단계; 및
    상기 상위 컨트롤러에 의해, 백업된 상기 하위 컨트롤러의 상태 정보에 기초하여 상기 하위 컨트롤러를 상기 하위 컨트롤러의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행하는 단계를 포함하는 스토리지 컨트롤러의 에러 복구 방법.
  15. 제14 항에 있어서,
    상기 에러 복구 동작시, 상기 하위 컨트롤러만을 리셋하고 상기 상위 컨트롤러는 리셋 없이 정상 동작하는 것을 특징으로 하는 스토리지 컨트롤러의 에러 복구 방법.
  16. 제14 항에 있어서,
    상기 인터럽트를 발생하는 단계는,
    상기 동작 메모리로부터 독출된 상기 동작 코드 또는 상기 동작 데이터에 대한 패리티 체크를 수행하는 단계; 및
    상기 패리티 체크의 수행 결과 패리티 에러가 발생한 경우 상기 인터럽트를 발생하는 단계를 포함하는 것을 특징으로 하는 스토리지 컨트롤러의 에러 복구 방법.
  17. 제14 항에 있어서,
    상기 에러 복구 동작을 수행하는 단계는,
    상기 하위 컨트롤러로 전송이 완료된 상기 발행 오퍼레이션들에 관한 발행 정보를 저장하는 커뮤니케이션 큐를 저장하는 단계; 및
    상기 커뮤니케이션 큐에 저장된 상기 발행 정보 및 백업된 상기 하위 컨트롤러의 상태 정보에 기초하여 상기 발행 오퍼레이션들 중에서 상기 하위 컨트롤러로 전송할 재발행 오퍼레이션들 및 상기 하위 컨트롤러로 전송될 대기 오퍼레이션들을 포함하는 입출력 큐에 저장할 캔슬 오퍼레이션들을 결정하는 단계를 포함하는 것을 특징으로 하는 스토리지 컨트롤러의 에러 복구 방법.
  18. 제17 항에 있어서,
    상기 상위 컨트롤러에 의해, 상기 인터럽트에 응답하여 상기 메모리 인터페이스의 동작을 정지하고 상기 메모리 인터페이스의 상태 정보를 백업하는 단계를 더 포함하는 것을 특징으로 하는 스토리지 컨트롤러의 에러 복구 방법.
  19. 제18 항에 있어서,
    상기 재발행 오퍼레이션들은 상기 비휘발성 메모리 장치에 대하여 순차적으로 수행되는 복수의 서브 오퍼레이션들을 포함하는 적어도 하나의 멀티-스테이지 오퍼레이션을 포함하고,
    에러 복구 동작을 수행하는 단계는,
    상기 상위 컨트롤러에 의해, 백업된 상기 메모리 인터페이스의 상태 정보에 기초하여 상기 멀티-스테이지 오퍼레이션의 상기 복수의 서브 오퍼레이션들 중에서 에러가 발생한 타겟 서브 오퍼레이션을 결정하는 단계;
    상기 상위 컨트롤러에 의해, 상기 하위 컨트롤러 및 상기 메모리 인터페이스를 초기화한 후 상기 동작 코드 및 상기 동작 데이터를 상기 하위 컨트롤러에 다시 저장하는 리셋 동작을 수행하는 단계;
    상기 재발행 오퍼레이션들을 상기 상위 컨트롤러로부터 상기 하위 컨트롤러에 전송하는 단계; 및
    상기 하위 컨트롤러에 의해, 상기 리셋 동작이 완료된 후 상기 상위 컨트롤러로부터 수신되는 상기 재발행 오퍼레이션들을 수행하는 단계를 포함하는 것을 특징으로 하는 스토리지 컨트롤러의 에러 복구 방법.
  20. 동작 코드 및 동작 데이터를 저장하는 동작 메모리를 포함하고, 상기 동작 코드 및 상기 동작 데이터에 기초하여 상위 컨트롤러로부터 수신되는 발행 오퍼레이션들을 수행하도록 비휘발성 메모리 장치와의 교신을 수행하는 메모리 인터페이스를 제어하는 하위 컨트롤러의 에러가 발생한 경우 인터럽트를 발생하는 단계;
    상기 상위 컨트롤러에 의해, 상기 인터럽트에 응답하여 상기 하위 컨트롤러의 동작 및 상기 메모리 인터페이스의 동작을 정지하고 상기 하위 컨트롤러의 상태 정보 및 상기 메모리 인터페이스의 상태 정보를 상기 상위 컨트롤러로 백업하는 단계; 및
    상기 상위 컨트롤러에 의해, 백업된 상기 하위 컨트롤러의 상태 정보 및 백업된 상기 메모리 인터페이스의 상태 정보에 기초하여 상기 하위 컨트롤러 및 상기 메모리 인터페이스를 상기 하위 컨트롤러의 에러가 발생하기 이전의 상태로 복구하는 에러 복구 동작을 수행하는 단계를 포함하는 스토리지 컨트롤러의 에러 복구 방법.
KR1020200162164A 2020-11-27 2020-11-27 스토리지 컨트롤러 및 스토리지 컨트롤러의 에러 복구 방법 KR20220074079A (ko)

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