KR20220071114A - 임계 전압 제어용 구조체를 형성하는 방법 - Google Patents
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Abstract
임계 전압 변이 층을 기판 표면 상에 증착하기 위한 방법 및 시스템과, 본 방법을 사용하여 형성된 구조체 및 소자가 개시된다. 예시적인 방법은, 주기적 증착 공정을 사용하여 임계 전압 변이 층을 기판 표면 상에 증착하는 단계를 포함한다.
Description
본 개시는 일반적으로 기판 표면 상에 층을 형성하기에 적합한 방법 및 시스템, 그리고 상기 층을 포함하는 구조체에 관한 것이다. 보다 구체적으로, 본 개시는 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)의 임계 전압을 제어시키는 층의 형성 방법 및 시스템, 그리고 상기 방법 및 시스템을 사용하여 형성된 구조체에 관한 것이다.
예를 들어, 상보성 금속 산화물 반도체(CMOS) 소자와 같은 반도체 소자의 스케일링은 집적 회로의 속도 및 밀도에 있어서 상당한 개선이 이루어졌다. 그러나, 종래의 소자 스케일링 기술은 미래의 기술 분기점에서 큰 도전에 직면해 있다. 예를 들어, 하나의 도전 과제는, 전계 효과 트랜지스터의 채널과 게이트 사이에 절연 장벽을 형성하는, 적절한 유전체 스택을 찾는 것이다. 이와 관련하여 한 가지 특별한 문제점은 전계 효과 트랜지스터의 임계 전압을 제어하는 것이다.
이 부분에 진술된 문제점 및 해결책을 포함한 임의의 논의는, 단지 본 개시에 대한 맥락을 제공하는 목적으로만 본 개시에 포함되었다. 이러한 논의는 임의의 또는 모든 정보가 본 발명이 만들어졌거나 그렇지 않으면 선행 기술을 구성하는 시점에 알려진 것으로 간주되어서는 안된다.
본 발명의 내용은 개념의 선택을 단순화된 형태로 도입할 수 있으며, 이는 이하에서 더욱 상세히 설명될 수 있다. 본 발명의 내용은 청구된 요지의 주된 특징 또는 본질적인 특징을 필수적으로 구분하려는 의도가 아니며 청구된 요지의 범주를 제한하기 위해 사용하려는 의도 또한 아니다.
본 개시의 다양한 구현예는, 임계 전압 변이 층을 포함한 구조체를 형성하는 방법, 이러한 방법을 사용하여 형성된 구조체 및 소자, 그리고 상기 방법을 수행하고/수행하거나 상기 구조체 및/또는 소자를 형성하기 위한 장치에 관한 것이다. 임계 전압 변이 층은 집적 회로에서의 전력 소비를 감소시키는 것을 포함하여 다양한 응용에서 사용될 수 있다. 현재 설명된 방법은 주기적 증착 공정을 포함할 수 있다. 주기적 증착 공정은 원자층 증착 공정 또는 주기적 화학 기상 증착 공정 중 하나 이상을 포함할 수 있다. 주기적 증착 공정은 써멀 공정-즉, 플라즈마 활성화 종을 사용하지 않는 공정을 포함할 수 있다. 일부 경우에, 반응물은 플라즈마에 노출되어 활성화된 반응물 종, 예를 들어 라디칼 및/또는 이온을 형성할 수 있다.
임계 전압 변이 층을 증착하기 위한 방법이 본원에 설명된다. 일부 구현예에서, 상기 방법은 기판을 반응 챔버에 제공하는 단계를 포함한다. 기판은 표면을 포함한다. 표면은 실리콘 산화물 표면을 포함한다. 상기 방법은 주기적 증착 공정에 의해 임계 전압 변이 층을 실리콘 산화물 표면 상에 증착하는 단계를 추가로 포함한다. 임계 전압 변이 층은 란타나이드, 이트륨 및 스칸듐으로부터 선택된 원소를 포함한다. 주기적 증착 공정은 하나 이상의 사이클을 포함한다. 사이클은 전구체 펄스로 반응 챔버에 전구체를 제공하는 단계; 및 반응물 펄스로 반응 챔버에 반응물을 제공하는 단계를 포함한다. 따라서, 임계 전압 변이 층이 기판 상에 형성된다.
기판 상에 임계 전압 변이 층을 증착하기 위한 방법의 다른 구현예가 본원에 추가로 설명된다. 상기 방법은, 기판을 반응 챔버 내에 제공하는 단계를 포함한다. 기판은 표면을 포함한다. 표면은 고 유전율 유전체 표면을 포함한다. 상기 방법은 주기적 증착 공정에 의해 고 유전율 유전체 표면 상에 임계 전압 변이 층을 증착하는 단계를 포함한다. 임계 전압 변이 층은 란타나이드, 이트륨 및 스칸듐으로부터 선택된 원소를 포함한다. 주기적 증착 공정은 하나 이상의 사이클을 포함한다. 사이클은 전구체 펄스로 반응 챔버에 전구체를 제공하는 단계; 및 반응물 펄스로 반응 챔버에 반응물을 제공하는 단계를 포함한다. 따라서, 임계 전압 변이 층이 기판 상에 형성된다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐을 포함하고, 전구체는 스칸듐 전구체를 포함한다.
일부 구현예에서, 스칸듐 전구체는 하나 이상의 시클로펜타디에닐 리간드 및 하나 이상의 아미디네이트 리간드를 포함한다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 칼코지나이드를 포함하고, 반응물은 칼코지나이드를 포함한다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 산화물을 포함하고, 반응물은 산소, 오존, 과산화수소, 및 물로 이루어진 목록으로부터 선택된 산소 반응물을 포함한다.
일부 구현예에서, 산소 반응물은 물이다.
일부 구현예에서, 주기적 증착 공정은 사이클당 0.05 nm 이하의 성장 속도를 갖는다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 황화물을 포함하고, 반응물은 황 반응물을 포함한다.
일부 구현예에서, 황 반응물은 황 원소, H2S, 알칸 티올, 알킬 황화물, 및 디알킬 이황화물로 이루어진 목록으로부터 선택된다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 셀레나이드를 포함하고, 반응물은 셀레늄 반응물을 포함한다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 텔루라이드를 포함하고, 반응물은 텔루륨 반응물을 포함한다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 붕소화물을 포함하고, 반응물은 붕소 반응물이다.
일부 구현예에서, 붕소 전구체는 보라진을 포함한다.
일부 구현예에서, 임계 전압 변이 층은 세륨을 포함하고, 전구체는 세륨 전구체를 포함한다.
일부 구현예에서, 세륨 전구체는 세륨 디케토네이트, 세륨 아미디네이트, 세륨 시클로펜타디에닐, 세륨 알콕사이드, 및 세륨 알킬실릴아민으로 이루어진 목록으로부터 선택된다.
일부 구현예에서, 세륨 전구체는 다음으로 이루어진 목록으로부터 선택된 세륨 디케토네이트를 포함한다: Ce(acac)4, Ce(hfac)4, Ce(thd)4, 및 Ce(thd)3phen.
일부 구현예에서, 세륨 전구체는 Ce(iPrFMD)3, Ce(iPr2AMD)3, 및 Ce(iPrCp)2(iPr2AMD)로 이루어진 목록으로부터 선택된 세륨 아미디네이트를 포함한다.
일부 구현예에서, 세륨 전구체는 Ce(Cp)3, Ce(EtCp)3, 및 Ce(iPrCp)3로 이루어진 목록으로부터 선택된 세륨 시클로펜타디에닐을 포함한다. 일부 구현예에서, 세륨 전구체는 치환 또는 미치환된 시클로펜타디에닐 리간드를 포함한다. 일부 구현예에서, 세륨 전구체는 Ce(Cp)3, Ce(EtCp)3, Ce(MeCp)3, Ce(nPrCp)3, 및 Ce(nBuCp)3로 이루어진 목록으로부터 선택된다.
일부 구현예에서, 세륨 전구체는 세륨 알콕사이드를 포함한다.
일부 구현예에서, 세륨 전구체는 하나 이상의 세륨 알킬실릴아민을 포함하고, 하나 이상의 세륨 알킬실릴아민은 Ce[N(SiMe3)2]3을 포함한다.
일부 구현예에서, 임계 전압 변이 층은 세륨 칼코지나이드를 포함하고, 반응물은 칼코젠을 포함한 칼코지나이드 반응물이다.
일부 구현예에서, 임계 전압 변이 층은 세륨 산화물을 포함하고, 칼코지나이드 반응물은 H2O, O3, H2O2, O2, 산소 라디칼, 및 산소 이온으로 이루어진 목록으로부터 선택된 산소 반응물이다.
일부 구현예에서, 세륨 칼코지나이드는 세륨 황화물을 포함하고, 칼코지나이드 반응물은 황 반응물을 포함한다.
일부 구현예에서, 황 반응물은 황 원소, H2S, 알칸 티올, 알킬 황화물, 및 디알킬 이황화물로부터 선택된다.
일부 구현예에서, 임계 전압 변이 층은 세륨 붕소화물을 포함하고, 여기서 반응물은 하이드로보란; 알킬보란; 할로보란; 및 이의 아민, 에테르, 알코올, 티올, 및 디알킬 황화물로 이루어진 목록으로부터 선택된 붕소 반응물을 포함한다.
일부 구현예에서, 붕소 반응물은 디보란 및 보라진으로부터 선택된다.
일부 구현예에서, 임계 전압 변이 층은 이트륨을 포함하고, 전구체는 이트륨 전구체를 포함한다.
일부 구현예에서, 이트륨 전구체는 알킬-치환된 시클로펜타디에닐 리간드 및 아미디네이트 리간드를 포함한다. 일부 구현예에서, 이트륨 전구체는, 알킬-치환된 시클로펜타디에닐 리간드를 포함한 전구체와 비스-이소프로필아세트아미디네이트-디-이소프로필아세트아미디네이트-이트륨, 즉 Y(EtCp)2(iPr-amd)와 같은 알킬 아세타미티네이트 리간드와 같은, 헤테로렙틱 이트륨 전구체를 포함한다.
일부 구현예에서, 반응물은 H2O, H2O2, O2, O3, 산소 라디칼, 및 산소 이온으로 이루어진 군으로부터 선택된다.
일부 구현예에서, 임계 전압 변이 층은 란타늄을 포함하고, 전구체는 란타늄 전구체를 포함하고, 반응물은 붕소 반응물을 포함한다.
일부 구현예에서, 란타늄 전구체는 하나 이상의 시클로펜타디에닐 리간드 또는 이의 알킬 치환된 변이체를 포함한다.
일부 구현예에서, 란타늄 전구체는 란타늄 아미디네이트를 포함한다.
일부 구현예에서, 반응물은 황 반응물을 포함하고, 황 반응물은 황 원소, H2S, 알칸 티올, 알킬 황화물, 및 디알킬 이황화물로부터 선택된다.
일부 구현예에서, 반응물은 붕소 반응물을 포함하고, 붕소 반응물은 하이드로보란; 알킬보란; 할로보란; 및 이의 아민, 에테르, 알코올, 티올, 및 디알킬 황화물로 이루어진 목록으로부터 선택된다.
일부 구현예에서, 붕소 반응물은 디보란 및 보라진으로부터 선택된다.
일부 구현예에서, 란타늄 전구체는 트리스(이소프로필-시클로펜타디에닐)란타늄을 포함한다.
금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)의 임계 전압을 제어하기 위한 층을 증착하기 위한 방법이 본원에 추가로 설명된다. 상기 방법은, 기판을 반응 챔버에 제공하는 단계를 포함한다. 기판은 표면을 포함한다. 표면은, 실리콘 산화물 표면 및/또는 고 유전율 유전체 표면을 포함한다. 상기 방법은 주기적 증착 공정에 의해, 실리콘 산화물 표면 상에 및/또는 고 유전율 유전체 표면 상에 황화물 층을 증착하는 단계를 추가로 포함한다. 주기적 증착 공정은 하나 이상의 사이클을 포함한다. 각각의 사이클은, 전구체 펄스로 반응 챔버에 전구체를 제공하는 단계; 황 반응물 펄스로 황 반응물을 반응 챔버에 제공하는 단계; 및 황화물 층을 붕소 반응물에 노출시켜, 황화물 층을 붕소화물 층으로 변환시키는 단계를 포함한다. 따라서, 임계 전압 변이 층이 형성된다.
일부 구현예에서, 황화물 층은 란타나이드 또는 전이 금속을 포함하고, 전구체는 란타나이드 전구체 또는 전이 금속 전구체를 포함하고, 임계 전압 변이 층은 란타늄 붕소화물 또는 전이 금속 붕소화물을 포함한다.
일부 구현예에서, 상기 황화물 층은 에르븀, 란타늄, 가돌리늄, 마그네슘, 세륨, 티타늄, 탄탈륨, 니오븀, 망간, 철, 니켈, 바나듐, 및 코발트로부터 선택된 원소를 포함하고; 상기 전구체는 란타늄 전구체, 에르븀 전구체, 가돌리늄 전구체, 세륨 전구체, 티타늄 전구체, 탄탈륨 전구체, 니오븀 전구체, 망간 전구체, 철 전구체, 니켈 전구체, 바나듐 전구체, 및 코발트 전구체로 이루어진 목록으로부터 선택된 전구체를 포함하고; 상기 임계 전압 변이 층은 란타늄 붕소화물, 에르븀 붕소화물, 가돌리늄 붕소화물, 세륨 붕소화물, 티타늄 붕소화물, 탄탈륨 붕소화물, 니오븀 붕소화물, 망간 붕소화물, 철 붕소화물, 니켈 붕소화물, 바나듐 붕소화물, 및 코발트 붕소화물로 이루어진 목록으로부터 선택된 붕소화물을 포함한다.
일부 구현예에서, 황화물 층은 란타늄을 포함하고, 전구체는 란타늄 전구체를 포함하고, 임계 전압 변이 층은 란타늄 붕소화물을 포함한다.
일부 구현예에서, 란타늄 전구체는 트리스(이소프로필-시클로펜타디에닐)란타늄을 포함한다.
일부 구현예에서, 황 반응물은 황 원소, H2S, 알칸 티올, 알킬 황화물, 및 디알킬 이황화물로 이루어진 목록으로부터 선택된다.
일부 구현예에서, 붕소 반응물은 디보란; 하이드로보란; 알킬보란; 할로보란; 및 이의 아민, 에테르, 알코올, 티올, 및 디알킬 황화물로 이루어진 목록으로부터 선택된다.
일부 구현예에서, 붕소 반응물은 디보란 및 보라진으로부터 선택된다.
일부 구현예에서, 임계 전압 변이 층은 하나 이상의 사이클 동안 사이클 당 0.1 nm 이하의 성장 속도로 성장한다.
일부 구현예에서, 임계 전압 변이 층은 25 원자% 미만의 탄소 함량을 갖는다.
일부 구현예에서, 임계 전압 변이 층은 적어도 100°C 내지 최대 400°C의 온도, 또는 적어도 150°C 내지 최대 350°C의 온도, 또는 적어도 200°C 내지 최대 300°C의 온도에서 증착된다.
일부 구현예에서, 임계 전압 변이 층은 적어도 0.01 토르 내지 최대 100 토르, 또는 적어도 0.1 토르 내지 최대 50 토르의 압력, 또는 적어도 0.5 토르 내지 최대 25 토르의 압력, 또는 적어도 1 토르 내지 최대 10 토르의 압력, 또는 적어도 2 토르 내지 최대 5 토르의 압력으로 증착된다.
일부 구현예에서, 임계 전압 변이 층은 적어도 0.03 nm 내지 최대 1.0 nm의 두께를 갖는다.
일부 구현예에서, 임계 전압 변이 층은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 임계 전압을 제어하는 데 적합하다.
일부 구현예에서, MOSFET은 게이트 올 어라운드 구조체를 포함한다.
일부 구현예에서, 게이트 올 어라운드 구조체는, 실리콘 산화물 층으로 덮인 반도체 재료를 포함하고, 임계 전압 변이 층은 실리콘 산화물 층 상에 증착된다.
일부 구현예에서, 게이트 올 어라운드 구조체는 실리콘 산화물 층으로 덮인 반도체 재료를 포함하고, 실리콘 산화물 층은 고 유전율 유전체 층과 직접 접촉하고, 임계 전압 변이 층은 고 유전율 유전체 상에 증착된다.
일부 구현예에서, 임계 전압 변이 층은 교차 유동 반응기 내에 증착된다.
일부 구현예에서, 임계 전압 변이 층은 샤워헤드 반응기 내에 증착된다.
일부 구현예에서, 임계 전압 변이 층은 핫-월 반응기 내에 증착된다.
일부 구현예에서, 그리고 주기적 증착 공정 후에, 기판은 적어도 300°C 내지 최대 600°C의 온도에서 수소 및 질소를 포함하는 분위기에서 어닐링을 받는다.
일부 구현예에서, 전구체는, 온도 제어된 전구체 용기로부터 반응기 챔버에 제공된다.
일부 구현예에서, 온도 제어된 전구체 용기는, 적어도 20°C 내지 최대 250°C의 온도, 또는 적어도 100°C 내지 최대 200°C의 온도에서 유지된다.
일부 구현예에서, 전구체는 캐리어 가스에 의해 반응 챔버에 제공된다.
일부 구현예에서, 캐리어 가스는 질소 또는 귀가스이다.
일부 구현예에서, 전구체 펄스는 적어도 0.1초 내지 최대 20초 동안 지속되고, 반응물 펄스는 적어도 0.1초 내지 최대 20초 동안 지속된다.
일부 구현예에서, 전구체 펄스 및 반응물 펄스는 사이클 내 퍼지에 의해 분리된다.
일부 구현예에서, 후속 사이클은 사이클 간 퍼지에 의해 분리된다.
일부 구현예에서, 주기적 증착 공정은 주기적 화학 기상 증착 공정을 포함한다.
일부 구현예에서, 증착 공정은 원자층 증착 공정을 포함한다.
일부 구현예에서, 주기적 증착 공정은 써멀 공정을 포함한다.
일부 구현예에서, 상기 방법은 임계 전압 변이 층 상에 추가의 고 유전율 유전체 층을 증착하는 단계를 추가로 포함한다.
일부 구현예에서, 추가의 고 유전율 유전체 층은 하프늄 산화물을 포함한다.
일부 구현예에서, 상기 방법은 상기 추가 고 유전율 유전체 층 상에 전도성 층을 증착하는 단계를 추가로 포함한다.
일부 구현예에서, 전도 층은 질화물을 포함한다.
일부 구현예에서, 전도 층은 실리콘 질화물을 포함한다.
일부 구현예에서, 전도 층은 금속을 포함한다.
본원에서 개시된 바와 같은 방법에 의해 형성된 임계 전압 변이 층을 포함한 구조체가 추가로 설명된다.
일부 구현예에서, 구조체는 임계 전압 변이 층과 기판 사이에 고 유전율 유전체 층을 포함한다.
일부 구현예에서, 임계 전압 변이 층은 고 유전율 유전체 층과 기판 사이에 위치한다.
일부 구현예에서, 기판은 SiO2 표면을 포함하고, 구조체는 주어진 순서로, 다음의 층 순서를 포함한다: SiO2, 임계 전압 변이 층, 고 유전율 유전체, 전극.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 산화물을 포함한다.
일부 구현예에서, 고 유전율 유전체 층은 하프늄 산화물을 포함한다.
일부 구현예에서, 임계 전압 변이 층의 두께는 적어도 0.03 nm 내지 최대 1.0 nm이다.
또한, 본원에 설명된 바와 같은 구조체를 포함한 금속 산화물 반도체 전계 효과 트랜지스터가 추가로 설명된다.
시스템이 추가로 설명된다. 시스템은, 하나 이상의 반응 챔버; 전구체를 포함한 전구체 가스 공급원; 반응물을 포함한 반응물 가스 공급원; 배기 공급원; 및 제어기를 포함한다. 제어기는, 본원에 설명된 바와 같은 방법을 수행하기 위해 하나 이상의 반응 챔버 중 적어도 하나 내로 가스 흐름을 제어하도록 구성된다.
제1 금속 탄화물 층, 금속 황화물 층, 및 제2 금속 탄화물 층과 같은 순서로 층의 스택을 포함한 전극이 추가로 설명된다.
일부 구현예에서, 제1 금속 탄화물 층 및 제2 금속 탄화물 층 중 적어도 하나는 티타늄 탄화물을 포함한다.
일부 구현예에서, 금속 황화물은 스칸듐 황화물, 이트륨 황화물, 및 란타나이드 황화물로 이루어진 목록으로부터 선택된다.
일부 구현예에서, 금속 황화물은 세륨 황화물을 포함한다.
본 개시의 추가 예시적인 구현예에 따라, 구조체는 본원에 설명된 방법을 사용하여 형성된다. 구조체는 기판, 및 기판 표면 위에 형성된 임계 전압 변이 층을 포함할 수 있다. 예시적인 구조체는 하나 이상의 추가 층, 예컨대 임계 전압 변이 층 위의 추가 금속 또는 전도성 층 그리고/또는 임계 전압 변이 층 아래의 하나 이상의 절연 층 또는 유전체 층을 추가로 포함할 수 있다. 상기 구조체는 PMOS 및 NMOS 구조체 중 하나 이상과 같은 CMOS 구조체 또는 기타 소자 구조체의 일부이거나 그 일부를 형성할 수 있다.
본 개시의 추가적인 구현예에 따라, 소자 또는 이의 일부는 본원에 설명된 방법 및/또는 구조를 사용하여 형성될 수 있다. 장치는 기판, 절연 층 또는 유전체 층, 상기 절연 층 또는 유전체 층 위에 놓인 임계 전압 변이 층, 및 상기 임계 전압 변이 층 위에 놓인 선택적인 추가 금속 층을 포함할 수 있다. 장치는, 예를 들어 CMOS 소자의 일부이거나 일부를 형성할 수 있다.
본 개시의 추가적인 구현예에 따라, 소자 또는 이의 일부는 본원에 설명된 방법 및/또는 구조를 사용하여 형성될 수 있다. 소자는 기판, 실리콘 산화물 층과 같은 계면 층, 계면 층 위에 놓이는 임계 전압 변이 층, 임계 전압 변이 층 위의 고 유전율 유전체 층, 및 선택적으로 임계 전압 변이 층 위의 추가 금속 층을 포함할 수 있다. 장치는, 예를 들어 CMOS 소자의 일부이거나 일부를 형성할 수 있다.
본 개시의 추가적인 예에 따라, 본원에 설명된 방법을 수행하고/수행하거나 구조, 소자, 또는 이들 중 일부를 형성하기 위한 시스템이 개시된다.
이들 및 다른 구현예는 첨부된 도면을 참조하는 특정 구현예의 다음 상세한 설명으로부터 당업자에게 쉽게 분명해질 것이다. 본 발명은 개시된 임의의 특정 구현예에 한정되지 않는다.
다음의 예시적인 도면과 연관하여 고려되는 경우에 발명의 상세한 설명 및 청구범위를 참조함으로써, 본 개시의 구현예에 대해 더욱 완전한 이해를 얻을 수 있다.
도 1은 본 개시의 예시적 구현예에 따른 방법을 나타낸다.
도 2 내지 도 4는 본 개시의 예시적인 구현예에 따른 구조체를 나타낸다.
도 5는 본 개시의 예시적인 추가 구현예에 따른 반응기 시스템을 나타낸다.
도 6 및 도 7은 스칸듐 산화물 층을 포함한 실리콘 기판 상의 금속-산화물-반도체 커패시터(MOSCAPS) 상에서 얻어진 실험 결과를 나타낸다.
도면의 구성 요소들은 간략하고 명료하게 도시되어 있으며, 반드시 축적대로 도시되지 않았음을 이해할 것이다. 예를 들어, 본 개시에서 예시된 구현예의 이해를 돕기 위해 도면 중 일부 구성 요소의 치수는 다른 구성 요소에 비해 과장될 수 있다.
도 1은 본 개시의 예시적 구현예에 따른 방법을 나타낸다.
도 2 내지 도 4는 본 개시의 예시적인 구현예에 따른 구조체를 나타낸다.
도 5는 본 개시의 예시적인 추가 구현예에 따른 반응기 시스템을 나타낸다.
도 6 및 도 7은 스칸듐 산화물 층을 포함한 실리콘 기판 상의 금속-산화물-반도체 커패시터(MOSCAPS) 상에서 얻어진 실험 결과를 나타낸다.
도면의 구성 요소들은 간략하고 명료하게 도시되어 있으며, 반드시 축적대로 도시되지 않았음을 이해할 것이다. 예를 들어, 본 개시에서 예시된 구현예의 이해를 돕기 위해 도면 중 일부 구성 요소의 치수는 다른 구성 요소에 비해 과장될 수 있다.
아래에 제공된 방법, 구조체, 소자 및 시스템의 예시적인 구현예의 설명은 단지 예시적인 것이고, 예시의 목적으로만 의도된 것이며, 다음의 설명은 본 개시의 범주 또는 청구 범위를 제한하고자 함이 아니다. 또한, 특징부를 기술한 다수 구현예를 인용하는 것이 추가적인 특징부를 갖는 다른 구현예 또는 명시된 특징부의 다른 조합을 포함한 다른 구현예를 배제하고자 함이 아니다. 예를 들어, 다양한 구현예가 예시적인 구현예로서 제시되고, 종속된 청구범위에 인용될 수 있다. 달리 언급되지 않는 한, 예시적인 구현예 또는 이의 구성 요소는 조합될 수 있거나 서로 분리되어 적용될 수 있다.
이하에서 더욱 상세히 설명되는 바와 같이, 본 개시의 다양한 구현예는 전계 효과 트랜지스터용 게이트 유전체 또는 이의 일부와 같은 구조를 형성하기 위한 방법을 제공한다. 예시적인 방법은, 예를 들어 CMOS 소자 또는 이 소자의 부분을 형성하는 데 사용될 수 있다. 그러나, 달리 언급되지 않는 한, 본 발명은 반드시 이러한 예시로 제한되지는 않는다.
본원에서 사용되는 바와 같이, 용어 "임계 전압 변이 층"은 금속 산화물 전계 효과 트랜지스터의 임계 전압을 제어하는 데 유용한 층을 지칭한다. 이는 "임계 전압 조정 층", "다이폴 층", 또는 "임계 전압 제어 층"과 같은 유사한 용어와 동일할 수 있다. 본원에서 사용되는 용어 "임계 전압 변이 층"은 단순히 "층"으로 지칭될 수 있다.
본 개시에서, "가스"는 정상 온도 및 압력(NTP)에서 가스, 증기화된 고체 및/또는 증기화된 액체인 재료를 포함할 수 있으며, 맥락에 따라 단일 가스 또는 가스 혼합물로 구성될 수 있다. 공정 가스 이외의 가스, 즉 가스 분배 어셈블리, 다른 가스 분배 장치 등을 통과하지 않고 유입되는 가스는, 예를 들어 반응 공간을 밀폐하기 위해 사용될 수 있고, 희귀 가스와 같은 밀폐 가스를 포함할 수 있다. 일부 경우에서, 용어 "전구체"는 다른 화합물을 생성하는 화학 반응에 참여하는 화합물, 및 특히 막 매트릭스 또는 막의 메인 골격을 구성하는 화합물을 지칭할 수 있으며; 용어 "반응물"은 용어 전구체와 상호 교환적으로 사용될 수 있다. 용어 "불활성 가스"는 화학 반응에 참여하지 않고/않거나 상당한 정도로 막 매트릭스의 일부가 되지 않는 가스를 지칭할 수 있다. 예시적인 불활성 가스는 헬륨, 아르곤, 및 이들의 임의의 조합을 포함한다. 일부 경우에, 불활성 가스는 질소 및/또는 수소를 포함할 수 있다.
본원에서 사용되는 바와 같이, 용어 "기판"은, 형성하기 위해 사용될 수 있는, 또는 그 위에 소자, 회로, 또는 막이 형성될 수 있는, 임의의 하부 재료 또는 재료들을 지칭할 수 있다. 기판은 실리콘(예, 단결정 실리콘), 게르마늄과 같은 다른 IV족 재료, 또는 II-VI족 또는 III-V족 반도체 재료와 같은 다른 반도체 재료와 같은 벌크 재료를 포함할 수 있고, 벌크 재료 위에 놓이거나 그 아래에 놓인 하나 이상의 층을 포함할 수 있다. 또한, 기판은, 기판의 층의 적어도 일부 내에 또는 그 위에 형성된 다양한 특징부, 예컨대 오목부, 돌출부 등을 포함할 수 있다. 예로서, 기판은 벌크 반도체 재료, 및 상기 벌크 반도체 재료의 적어도 일부분 위에 놓인 절연 또는 유전체 재료 층을 포함할 수 있다.
본원에서 사용되는 바와 같이, 용어 "막" 및/또는 "층"은 본원에 개시된 방법에 의해 증착된 재료와 같이 임의의 연속적인 또는 비연속적인 구조 및 재료를 지칭할 수 있다. 예를 들어, 막 및/또는 층은 이차원 재료, 삼차원 재료, 나노입자 또는 심지어는 부분 또는 전체 분자층 또는 부분 또는 전체 원자층 또는 원자 및/또는 분자 클러스터, 또는 격리된 원자 및/분자로 이루어진 층을 포함할 수 있다. 막 또는 층은 핀홀을 갖는 재료 또는 층을 포함할 수 있고, 이는 연속적이거나 아닐 수 있다.
본원에서 사용되는 바와 같이, 용어 "게이트 올 어라운드 트랜지스터"는, 반도체 채널 영역 주위에 래핑된 전도성 재료를 포함하는 소자를 지칭할 수 있다. 본원에서 사용되는 바와 같이, 용어 "게이트 올 어라운드 트랜지스터"는 나노시트 소자, 포크시트 소자, 수직 FET, 스택형 소자 아키텍처 등과 같은 다양한 소자 아키텍처를 지칭할 수도 있다.
용어 "주기적 증착 공정" 또는 "순환 증착 공정"은 반응 챔버 내로 전구체(및/또는 반응물)를 순차적으로 도입시켜 기판 위에 층을 증착하는 것을 지칭할 수 있으며 원자층 증착(ALD) 및 주기적 화학 기상 증착(주기적 CVD), 및 ALD 성분과 주기적 CVD 성분을 포함한 하이브리드 주기적 증착 공정과 같은 처리 기술을 포함한다. 바람직한 구현예에서, 본원에 개시된 바와 같은 주기적 증착 공정은 원자층 증착 공정을 지칭한다.
용어 "원자층 증착"은 기상 증착 공정을 지칭할 수 있고, 여기서 증착 사이클, 전형적으로 복수의 연속 증착 사이클은 공정 챔버에서 수행된다. 본원에서 사용된 용어 원자층 증착은, 전구체(들)/반응 가스(들), 및 퍼지(예, 불활성 캐리어) 가스(들)의 교번 펄스로 수행되는 경우, 화학 기상 원자층 증착, 원자층 에피택시(ALE), 분자 빔 에피택시(MBE), 가스 공급원 MBE, 또는 유기금속 MBE, 및 화학적 빔 에피택시와 같은 관련 용어들에 의해 지정된 공정을 포함하는 것을 또한 의미한다.
일반적으로, ALD 공정의 경우, 각각의 사이클 중에 전구체는 반응 챔버에 도입되고 증착 표면(예, 이전 ALD 사이클로부터 이전에 증착된 재료 또는 다른 재료를 포함할 수 있는 기판 표면)에 화학 흡착되고, 추가적인 전구체와 쉽게 반응하지 않는(즉, 자기 제한적 반응인) 단층 또는 서브 단층 재료 또는 몇몇 단층 재료, 또는 복수의 단층 재료를 형성한다. 그 후, 일부 경우에서, 반응물(예, 다른 전구체 또는 반응 가스)을 후속해서 공정 챔버에 도입시켜 증착 표면 상에서 화학 흡착된 전구체를 원하는 재료로 전환시키는 데 사용한다. 반응물은 전구체와 더 반응할 수 있다. 하나 이상의 사이클 동안, 예를 들어 각 사이클의 각 단계 중에 퍼지 단계를 사용하여, 공정 챔버로부터 과잉의 전구체를 제거하고/제거하거나, 공정 챔버로부터 과잉의 반응물 및/또는 반응 부산물을 제거할 수 있다. 본원에서 사용되는 바와 같이, ALD 공정은 일련의 자기 제한 표면 반응으로 반드시 구성되는 것은 아님을 유의한다.
본원에서 사용되는 용어 "임계 전압"은 전계 효과 트랜지스터의 소스 및 드레인 단자 사이에 전도성 경로를 생성하는 데 필요한 최소 게이트 전압을 지칭한다.
용어 "임계 전압 변이 층"은 전계 효과 트랜지스터의 게이트 스택에 사용될 수 있고, 해당 전계 효과 트랜지스터의 임계 전압을 변경할 수 있는 층을 지칭한다. 본원에서 사용되는 경우에, 용어 "임계 전압 변이 층"은 임계 전압 조절 층, 일함수 조절 층, 일함수 변이 층, 플랫밴드 전압 조절 층, 플랫밴드 전압 변이 층, 또는 단순히 "층"과 같은 용어와 동일할 수 있다.
또한, 본 개시에서, 변수의 임의의 두 수치가 상기 변수의 실행 가능한 범위를 구성할 수 있고, 표시된 임의의 범위는 끝점을 포함하거나 배제할 수 있다. 추가적으로, 지시된 변수의 임의의 값은 ("약"으로 표시되는지의 여부에 관계없이) 정확한 값 또는 대략적인 값을 지칭할 수 있고 등가를 포함할 수 있으며, 평균, 중간, 대표, 다수 등을 지칭할 수 있다. 또한, 본 개시에서, 용어 "포함한", "의해 구성되는", 및 "갖는"은 일부 구현예에서 "통상적으로 또는 대략적으로 포함하는", "포함하는", "본질적으로 이루어지는", 또는 "이루어지는"을 독립적으로 지칭한다. 본 개시에서, 임의의 정의된 의미는 일부 구현예에서 반드시 보통의 그리고 관습적인 의미를 배제하는 것은 아니다.
다음의 약어가 본원에서 사용된다: Me는 메틸을 나타내며; Et는 에틸을 나타내며; iPr는 이소프로필을 나타내며; nPr는 n-프로필을 나타내며; nBu는 n-부틸을 나타내며; Cp는 시클로펜타디에닐을 나타내며; acac는 아세틸아세토에이트를 나타내며; fmd는 포름아미디네이트를 나타내며; hfac은 헥사플루오로아세틸아세토네이트를 나타내며; NR, R' R"-amd" 또는 NR R"-amd는 R=R′인 경우, 아미디네이트 리간드 [R―N―C(R")=N―R′]를 나타내되, R, R′및 R"는 C1-C5 하이드로카르빌이고, 예를 들어, C1-C5 하이드로카르빌이고; R2-amd"는 R=R' 및 R"=H인 아미디네이트 리간드를 나타내며; thd는 2,2,6,6-테트라메틸헵탄-3,5-디이오네이트; phen은 페난트롤린을 나타낸다.
현재 설명된 방법 및 소자는 전계 효과 트랜지스터의 임계 전압을 제어하는 데 유용하다. 일부 구현예에서, 본 방법 및 소자는 n-채널 전계 효과 트랜지스터, 예컨대 n-채널 금속 산화물 반도체 전계 효과 트랜지스터, 예컨대 n-채널 게이트-올-어라운드 금속 산화물 반도체 전계 효과 트랜지스터의 임계 전압을 제어하는 데 특히 유용하다. 일부 구현예에서, 본 방법 및 소자는 p-채널 전계 효과 트랜지스터, 예컨대 p-채널 금속 산화물 반도체 전계 효과 트랜지스터, 예컨대 p-채널 게이트-올-어라운드 금속 산화물 반도체 전계 효과 트랜지스터의 임계 전압을 제어하는 데 특히 유용하다. 특히, 본 방법 및 소자는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 대한 양의 플랫밴드 전압 시프트를 유도하는 데 특히 유용하다. 따라서, 본 방법 및 소자는 n-MOSFET의 소스와 드레인 사이에서 전도성 채널이 생성되는 게이트 전압을 증가시키는 데 특히 유용하다. n-MOSFET은, 예를 들어 CMOS 기반 집적 회로에 포함될 수 있다. 추가적으로 또는 대안적으로, 본 방법 및 소자는 p-MOSFET의 소스와 드레인 사이에서 전도성 채널이 생성되는 게이트 전압을 감소시키는 데 특히 유용하다. p-MOSFET은, 예를 들어 CMOS 기반 집적 회로에 포함될 수 있다. 즉, 본 방법 및 소자는, n-MOSFET가 오프 상태로부터 온 상태로 스위칭하는 전압을 증가시키는 데 특히 유용하며, p-MOSFET이 오프 상태로부터 온 상태로 스위칭하는 전압을 감소시키는 데 유용하다. 유사하게, 본 방법 및 소자는 n-MOSFETS의 플랫밴드 전압을 증가시키고 p-MOSFETS의 플랫밴드 전압을 감소시키는 데 특히 유용하다. 본 방법 및 소자는 게이트-올-어라운드 아키텍처를 갖는 n-MOSFETS 및 p-MOSFETS의 제조에 특히 유용하다. 추가적으로 또는 대안적으로, 본 방법 및 소자는 시스템-온-칩의 맥락에서 특히 사용될 수 있다. 유리하게는, 현재 개시된 방법은, 낮은 성장 속도를 제공하고 양의 임계 전압 변이를 크게 제공하면서 동시에 게이트 유전체 스택의 동등한 산화물 두께에 최소한으로만 기여하는 임계 변이 층을 증착시킨다. 유리하게는, 현재 개시된 방법은 낮은 불순물 함량을 갖는 임계 변이 층을 증착시킨다.
층을 증착하기 위한 방법이 본원에 설명된다. 층은, 예를 들어 트랜지스터의 임계 전압, 예를 들어 게이트-올-어라운드 트랜지스터와 같은 금속 게이트에 의해 둘러싸인 반도체 채널을 포함한 트랜지스터와 같은 MOSFET 장치를 제어하기 위해 사용될 수 있다. 따라서, 층은 임계 전압 변이 층으로서 지칭된다. 상기 방법은, 기판을 반응 챔버에 제공하는 단계를 포함한다. 적합한 기판은 단결정질 실리콘 웨이퍼, 예를 들어 p형 단결정질 실리콘 웨이퍼를 포함한다. 기판은 표면을 포함한다. 표면은 유전체 표면을 포함한다. 유전체 표면은 실리콘 산화물 표면을 포함할 수 있다. 추가적으로 또는 대안적으로, 유전체 표면은 고 유전율 표면을 포함할 수 있다. 그 다음, 임계 전압 변이 층이 주기적 증착 공정에 의해 유전체 표면 상에 증착된다. 일부 구현예에서, 임계 전압 변이 층은 란타나이드, 이트륨, 및 스칸듐으로부터 선택된 원소를 포함한다. 주기적 증착 공정은 하나 이상의 사이클을 포함한다. 사이클은, 다음의 순서로, 전구체를 전구체 펄스로 반응 챔버에 제공하는 단계, 및 반응물을 반응물 펄스로 반응 챔버에 제공하는 단계를 포함한다. 따라서, 임계 전압 변이 층이 기판 상에 형성된다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐을 포함하고 전구체는 스칸듐 전구체를 포함한다. 이러한 층은 저 탄소 불순물 함량, 예를 들어 5.0, 1.0, 또는 0.1 원자% 이하의 탄소 함량을 가질 수 있다. 또한, 이러한 층은 공기 중에서 안정적일 수 있고, 고 유전 상수를 가질 수 있고, 실리콘과 적절한 밴드 정렬을 가질 수 있고, 열적으로 안정적이며, 양호한 계면 품질을 제공한다.
일부 구현예에서, 스칸듐 전구체는 시클로펜타디에닐 함유 리간드를 포함한다.
일부 구현예에서, 스칸듐 전구체는 ScCp3, Sc(thd)3, 및 Sc(iPr-amd)3로 이루어진 목록으로부터 선택된다. 이러한 전구체는 유리하게는 낮은 리간드 해리 에너지, 및 양호한 열역학적 안정성을 제공할 수 있다. 일부 구현예에서, 스칸듐 전구체는 시클로펜타디에닐 리간드 및 아미디네이트 리간드를 포함한다. 일부 구현예에서, 스칸듐 함유 전구체는 다음 식을 갖는다: Sc(RCp)m(R-N-C(R)=N-R)n, 여기서 각각의 R은 H 및 C1-C5 하이드로카르빌로부터 독립적으로 선택되고, n 및 m은 적어도 1 내지 최대 2의 범위이고, n+m은 3 또는 4와 같다. 예시적인 스칸듐 전구체는 US20160315168에 설명되어 있고, Sc(Cp)2 (NiPr Me-amd), Sc(EtCp)2 (NiPr Me-amd), 및 Sc(iPrCp)2 (NiPr Me-amd)를 포함한다. 이러한 전구체는 유리하게는 낮은 리간드 해리 에너지, 및 양호한 열역학적 안정성을 제공할 수 있다. 이러한 전구체는 산소 반응물과 조합하여 스칸듐 산화물 층을 형성하는 데 특히 유용할 수 있으며, 이 경우 사이클 당 0.1 nm 미만의 사이클 당 성장, 예를 들어 사이클 당 0.05 nm의 성장이 수득될 수 있어서, 탁월한 두께 제어를 제공한다. 특히, 두 개의 알킬-치환된 시클로펜타디에닐 리간드 및 Sc(iPrCp)2(NiPr Me-amd)와 같은 아미디네이트 리간드를 포함하는 전구체가 사용되는 경우에, 1.0 원자% 미만의 저 탄소 농도와 함께 1%1σ 미만의 웨이퍼 균일성 내에서 우수하게 수득될 수 있다. 이는, 이 층이 MOSFET에 사용되는 경우에 게이트 누설 전류를 감소시킬 수 있다. 또한, 그렇게 성장된 스칸듐 산화물 층은 등가의 산화물 두께에 미미한 영향을 미칠 수 있다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 칼코지나이드를 포함하고, 반응물은 칼코지나이드를 포함한다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 산화물을 포함하고, 반응물은 산소, 오존, 과산화수소, 및 물로 이루어진 목록으로부터 선택된 산소 반응물을 포함한다. 스칸듐 전구체와 함께 사용하기 위한 하나의 유리한 산소 반응물은 물이며, 이는 0.5 nm 미만의 두께에 대해 300 mV의 임계 전압 시프트, 및 낮은 게이트 누설 전류를 초래할 수 있다.
일부 구현예에서, 주기적 증착 공정은 사이클 당 0.05 nm 이하, 또는 사이클 당 적어도 0.01 nm 내지 사이클 당 최대 0.03 nm, 또는 사이클 당 적어도 0.03 nm 내지 사이클 당 최대 0.05 nm, 또는 사이클 당 적어도 0.05 nm 내지 사이클 당 최대 0.1 nm의 성장 속도를 갖는다. 예를 들어, 적어도 0.1 nm 내지 최대 0.5 nm의 두께를 갖는 이러한 스칸듐 산화물 층은, 고급 CMOS 소자에서 유리하게 사용될 수 있다. 스칸듐 산화물 층은, 실리콘 산화물 층과 같은 계면 층과 하프늄 산화물 층과 같은 고 유전율 층 사이에, 위치한 다이폴 층으로서 적절히 사용될 수 있다. 예를 들어, Sc(iPrCp)2(iPr-amd)를 스칸듐 전구체로서 사용하면, 0.3 nm ScO는, 다음 스택 내의 실리콘 산화물 층과 하프늄 산화물 층 사이의 MOSCAP에 스칸듐 산화물 층이 사용되는 경우에, 임의의 등가 산화물 두께(EOT) 또는 게이트 누설 페널티 없이 -230 mV만큼 금속-산화물-반도체 커패시터(MOSCAP)의 플랫밴드 전압(Vfb)을 변이시킬 수 있음을 발견했다: p형 단결정질 실리콘 기판, 실리콘 산화물 계면 층, 스칸듐 산화물 임계 전압 변이 층, 하프늄 산화물 고 유전율 층, 티타늄 질화물 층.
일부 구현예에서, 스칸듐 전구체는 ScCp3을 포함하고, 산소 반응물은 H2O를 포함한다.
일부 구현예에서, 스칸듐 전구체는 Sc(thd)3을 포함하고, 산소 반응물은 O3을 포함한다.
일부 구현예에서, 스칸듐 전구체는 Sc(thd)3을 포함하고, 산소 반응물은 O3 및 H2O의 혼합물을 포함한다. 예를 들어, 산소 반응물은 적어도 1.0 내지 최대 99 원자%의 O3, 또는 적어도 10 내지 최대 90 원자%의 O3, 또는 적어도 30 내지 최대 70 원자%의 O3을 포함한다. 예를 들어, 산소 반응물은 적어도 1.0 내지 최대 99 원자%의 H2O, 또는 적어도 10 내지 최대 90 원자%의 H2O, 또는 적어도 30 내지 최대 70 원자%의 H2O를 포함한다.
일부 구현예에서, 스칸듐 전구체는 Sc(iPrAMD)3을 포함하고, 산소 반응물은 H2O를 포함한다.
일부 구현예에서, 스칸듐 전구체는 Sc(emd)3을 포함하고, 산소 반응물은 O2를 포함한다.
예시적인 구현예에서, 스칸듐 전구체는 시클로펜타디에닐 함유 전구체, 예컨대 Sc(Cp)3으로부터 선택된다. 임의로, 스칸듐 전구체는 치환 또는 미치환된 시클로펜타디에닐 리간드 및 하나 이상의 추가 리간드, 예컨대 아미디네이트 리간드를 포함한다. 알킬-치환된 시클로펜타디에닐 리간드 및 아미디네이트 리간드 둘 다를 포함하는 예시적인 전구체는 Sc(iPrCp)2(NiPr Me-amd)이다. 일부 구현예에서, 스칸듐 전구체는 Sc(Cp)3, Sc(EtCp)3, Sc(MeCp)3, Sc(nPrCp)3, Sc(nBuCp)3, 및 Sc(iPrCp)3으로부터 선택된다.
적절한 산화 시약은 산소 함유 가스 또는 가스 혼합물, 예컨대 O2, O3, H2O, 및 H2O2중 적어도 하나를 포함하는 가스를 포함한다. 스칸듐 산화물 임계 전압 변이 층은, 예를 들어 적어도 200°C 내지 최대 300°C의 온도에서 증착될 수 있다. 적합한 기판은 300 mm p형 Si(100) 웨이퍼와 같은 실리콘 웨이퍼를 포함한다. 임계 전압 변이 층은 차례로 실리콘 기판 상에 놓이는 계면 실리콘 산화물 층 상에 증착될 수 있다. 그 다음, 다음 순서로 기판, 계면 실리콘 산화물 층, 임계 전압 변이 층, 고 유전율 유전체, 및 전도 층을 포함하는 구조체에 이르기 위해 추가 층이 증착될 수 있다.
예시적인 구현예에서, Sc(iPrCp)2(NiPr Me-amd)를 스칸듐 전구체로서 사용하였고, H2O를 산소 반응물로서 사용하였다. 이러한 공정에서, 사이클당 0.046 nm/사이클의 성장 속도는 225°C에서 1%의 웨이퍼 내 불균일성을 발견하였다. 최종 스칸듐 산화물 층의 탄소 함량은 1 원자% 미만이었다. 다음 순서로, p형 실리콘 기판, 실리콘 산화물 계면 층, 스칸듐 산화물 층, 하프늄 산화물 고 유전율 유전체, 및 실리콘 질화물을 포함하는 금속 산화물 반도체 커패시터(MOSCAP)는 1.0x10-8 A/cm2의 게이트 누설 전류를 생성하였다. 최종 게이트 유전체의 유효 유전 상수는 12.8이었다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 황화물을 포함하고, 반응물은 황 반응물을 포함한다. 일부 구현예에서, 황 반응물은 황 원소, H2S, 알칸 티올, 알킬 황화물, 및 디알킬 이황화물로 이루어진 목록으로부터 선택될 수 있다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 셀레나이드를 포함하고, 반응물은 셀레늄 반응물을 포함한다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 텔루라이드를 포함하고, 반응물은 텔루륨 반응물을 포함한다.
일부 구현예에서, 스칸듐 황화물 또는 스칸듐 텔루라이드 임계 전압 변이 층은 기판 상의 계면 실리콘 산화물 상에 증착된다.
일부 구현예에서, 스칸듐 황화물 또는 스칸듐 텔루라이드 임계 전압 변이 층은 기판 위에 놓이는 계면 실리콘 산화물 층 위에 놓이는 고 유전율 유전체 상에 증착된다.
일부 구현예에서, 스칸듐 황화물 또는 스칸듐 텔루라이드 임계 전압 변이 층은 0.1 nm 이하의 사이클당 성장 속도로 증착된다.
일부 구현예에서, 상기 층은 스칸듐 붕소화물을 포함하고, 반응물은 붕소 반응물이다. 일부 구현예에서, 붕소 반응물의 사용은 아래에 놓인 산화물을 청소하기 위해 사용될 수 있고, 이에 의해 이러한 임계 전압 변이 층이 사용되는 유전체 구조의 동등한 산화물 두께를 최소화할 수 있다.
일부 구현예에서, 붕소 반응물은 환원제를 포함한다. 일부 구현예에서, 붕소 전구체는 보라진을 포함한다.
일부 구현예에서, 스칸듐 붕소화물 함유 임계 전압 변이 층은 0.1 nm/사이클 이하의 성장 속도로 증착된다.
일부 구현예에서, 임계 전압 변이 층은 세륨을 포함하고, 전구체는 세륨 전구체를 포함한다. 예시적인 세륨 전구체는 세륨 디케토네이트, 예컨대 세륨 베타 디케토네이트, 세륨 아미디네이트, 세륨 시클로펜타디에닐, 세륨 알콕사이드, 및 세륨 알킬실릴아민을 포함한다.
일부 구현예에서, 세륨-함유 임계 전압 변이 층은 사이클 당 0.05 nm 이하의 성장 속도, 또는 사이클 당 적어도 0.01 nm 내지 사이클 당 최대 0.03 nm, 또는 사이클 당 적어도 0.03 nm 내지 사이클 당 적어도 0.05 nm, 또는 사이클 당 적어도 0.05 nm 내지 사이클 당 0.1 nm의 성장 속도로 성장된다. 예를 들어, 적어도 0.1 nm 내지 최대 0.5 nm의 두께를 갖는, 이러한 세륨 함유 임계 전압 변이 층은 고급 CMOS 소자에서 유리하게 사용될 수 있다.
일부 구현예에서, 세륨 전구체는 세륨 디케토네이트를 포함한다. 일부 구현예에서, 세륨 전구체는 다음으로 이루어진 목록으로부터 선택된다: Ce(acac)4, Ce(hfac)4, Ce(thd)4, 및 Ce(thd)3phen.
일부 구현예에서, 세륨 전구체는 세륨 아미디네이트를 포함한다. 일부 구현예에서, 세륨 전구체는 Ce(iPr2-amd)3 및 Ce(iPrCp)2(iPr2-amd)로부터 선택된 화합물을 포함한다.
일부 구현예에서, 세륨 전구체는 치환 또는 미치환된 시클로펜타디에닐 리간드를 포함한다. 일부 구현예에서, 세륨 전구체는 Ce(Cp)3, Ce(EtCp)3, Ce(iPrCp)3, Ce(MeCp)3, Ce(nPrCp)3, 및 Ce(nBuCp)3로 이루어진 목록으로부터 선택된 화합물을 포함한다.
일부 구현예에서, 세륨 전구체는 세륨 알콕사이드를 포함한다. 일부 구현예에서, 세륨 전구체는 Ce(OCMe2CH2OMe)4를 포함한다.
일부 구현예에서, 세륨 전구체는 하나 이상의 세륨 알킬실라민을 포함한다. 예시적인 세륨 알킬실릴아민은 Ce[N(SiMe3)2]3을 포함한다.
일부 구현예에서, 임계 전압 변이 층은 세륨 칼코지나이드를 포함하고, 반응물은 칼코지나이드 반응물이다. 칼코지나이드 반응물은 칼코젠을 포함하는 것으로 이해될 것이다.
일부 구현예에서, 임계 전압 변이 층은 세륨 산화물을 포함하고, 칼코지나이드 반응물은 산소 반응물, 즉 산소를 포함하는 반응물이다. 예시적인 산소 반응물은 H2O, O3, H2O2, O2, 산소 플라즈마, 산소 라디칼, 및 산소 이온을 포함한다.
일부 구현예에서, 세륨 산화물 함유 임계 전압 변이 층에 포함된 세륨은 +4 산화 상태를 갖는다. 이러한 임계 전압 변이 층은 계면 실리콘 산화물 층과 고 유전율 유전체, 예컨대 하프늄 산화물 사이에서 특히 유리하게 사용될 수 있다. 예시적인 구현예에서, 세륨 층은 다음의 층 스택에 사용될 수 있다: 실리콘 기판/계면 실리콘 산화물 층/세륨 산화물 임계 전압 변이 층/하프늄 산화물 함유 고 유전율 층/전도 층. 일부 구현예에서, 본원에 설명된 바와 같은 전극이 전도 층으로서 사용될 수 있다.
일부 구현예에서, 시클로펜타디에닐 또는 알킬시클로펜타디에닐 함유 세륨 전구체, 예컨대 트리스(i-프로필시클로펜타디에닐)세륨(III), Ce(iPrCp)3과 같은 시클로펜타디에닐 함유 세륨 전구체가 전구체로서 사용될 수 있다.
일부 구현예에서, 세륨 칼코지나이드는 세륨 황화물을 포함하고, 칼코지나이드 반응물은 황 반응물을 포함한다. 예시적인 황 반응물은 황 원소, H2S, 알칸 티올, 알킬 황화물, 및 디알킬 이황화물을 포함한다.
일부 구현예에서, 시클로펜타디에닐-함유 세륨 전구체, 예컨대 시클로펜타디에닐 또는 알킬시클로펜타디에닐-함유 세륨 전구체, 예컨대 트리스(이소프로필시클로펜타디에닐)세륨(III), Ce(iPrCp)3이 세륨 황화물 함유 임계 전압 변이 층을 형성하기 위한 전구체로서 사용될 수 있다. 일부 구현예에서, 세륨 전구체는 Ce(Cp)3, Ce(EtCp)3, Ce(MeCp)3, Ce(nPrCp)3, Ce(nBuCp)3으로부터 선택된다. 예시적인 황 반응물은, 일부 구현예에서, H2S를 포함할 수 있다.
일부 구현예에서, 임계 전압 변이 층은 세륨 붕소화물을 포함하고, 이 경우에 반응물은 하이드로보란; 알킬보란; 할로보란; 및 이의 아민, 에테르, 알코올, 티올, 및 디알킬 황화물로 이루어진 목록으로부터 선택된 붕소 반응물을 포함한다.
일부 구현예에서, 붕소 반응물은 디보란 및 보라진으로부터 선택된다.
일부 구현예에서, 시클로펜타디에닐-함유 세륨 전구체, 예컨대 시클로펜타디에닐 또는 알킬시클로펜타디에닐-함유 세륨 전구체, 예컨대 트리스(i-프로필시클로펜타디에닐)세륨(III), Ce(iPrCp)3이 세륨 황화물 함유 임계 전압 변이 층을 형성하기 위한 전구체로서 사용될 수 있다. 일부 구현예에서, 세륨 전구체는 Ce(Cp)3, Ce(EtCp)3, Ce(MeCp)3, Ce(nPrCp)3, Ce(nBuCp)3으로부터 선택된다. 일부 구현예에서, 예시적인 붕소 반응물은 B2H6을 포함할 수 있다.
일부 구현예에서, 임계 전압 변이 층은 이트륨을 포함하고, 전구체는 이트륨 전구체를 포함한다. 임계 전압 변이 층을 함유한 이트륨 산화물이 단결정질 실리콘 기판 위에 놓이는 실리콘 및 산소 함유 재료 상에, 또는 하프늄 및 산소 함유 고 유전율 재료와 같은 고 유전율 재료 상에 유리하게 형성 사용될 수 있다. Y2O3과 같은 이트륨 및 산소 함유 임계 전압 변이 층은 잠재적으로 다양한 이점을 제공할 수 있다. 실제로, 이는 흡습성이 아니고, 고 순도/저 C 불순물 함량으로 증착될 수 있으며, 이트륨 전구체를 쉽게 이용할 수 있다.
일부 구현예에서, 이트륨 산화물 함유 임계 전압 변이 층은 사이클 당 0.05 nm 이하의 성장 속도, 또는 사이클 당 적어도 0.01 nm 내지 사이클 당 최대 0.03 nm, 또는 사이클 당 적어도 0.03 nm 내지 사이클 당 적어도 0.05 nm, 또는 사이클 당 적어도 0.05 nm 내지 사이클 당 0.1 nm의 성장 속도로 성장된다. 예를 들어, 적어도 0.1 nm 내지 최대 0.5 nm의 두께를 갖는 이러한 이트륨 산화물 함유 임계 전압 변이 층은 고급 CMOS 소자에서 유리하게 사용될 수 있다.
일부 구현예에서, 반응물은 H2O, H2O2, O2, O3, 산소 라디칼, 및 산소 이온으로 이루어진 군으로부터 선택된 산소 반응물을 포함한다. 따라서, 이트륨 산화물을 함유하는 임계 전압 변이 층이 형성될 수 있다.
일부 구현예에서, 이트륨 산화물 임계 전압 변이 층은 계면 실리콘 산화물 층과 하프늄 산화물과 같은 고 유전율 유전체 사이에 특히 유리하게 사용될 수 있다. 예시적인 구현예에서, 이트륨 산화물 함유 임계 전압 변이 층은 다음의 층 스택을 포함한 구조체에 사용될 수 있다: 실리콘 기판 / 계면 실리콘 산화물 층 / 이트륨 산화물 함유 임계 전압 변이 층 / 하프늄 산화물 함유 고 유전율 층 / 전도 층. 일부 구현예에서, 본원에 설명된 바와 같은 전극이 전도 층으로서 사용될 수 있다.
일부 구현예에서, 이트륨 산화물 함유 임계 전압 변이 층은 다음의 층 스택을 포함한 구조체에 사용될 수 있다: 실리콘 기판 / 계면 실리콘 산화물 층 / 하프늄 산화물 함유 고 유전율 층 / 이트륨 산화물 함유 임계 전압 변이 층 / 전도 층. 일부 구현예에서, 본원에 설명된 바와 같은 전극이 전도 층으로서 사용될 수 있다.
이트륨 산화물 함유 층은 놀랍게도 임계 전압 변이 층으로서 사용하기에 매우 효과적인 것으로 밝혀졌다: 이들은 흡습성이 없는 것으로 밝혀졌으며, 고순도 및 저탄소 함량으로 증착될 수 있다.
일부 구현예에서, 이트륨 전구체는 미치환 시클로펜타디에닐 리간드 및/또는 알킬 치환된 시클로펜타디에닐 리간드, 예컨대 Cp, MeCp, EtCp, 및 iPrCp를 포함한다. 따라서, 일부 구현예에서, 이트륨 전구체는 Y(Cp)3, Y(MeCp)3, Y(EtCp)3, 및 Y(iPrCp)3으로부터 선택될 수 있다.
일부 구현예에서, 이트륨 전구체는 시클로펜타디에닐 리간드 및 아미디네이트 리간드를 포함한 헤테로렙틱 전구체이다. 시클로펜타디에닐 리간드는 미치환 시클로펜타디에닐 리간드 또는 알킬-치환 시클로펜타디에닐 리간드, 예컨대 메틸, 에틸, 프로필, 또는 부틸-치환 시클로펜타디에닐 리간드일 수 있다. 적절한 헤테로렙틱 이트륨 전구체는 Y(Cp)2(iPr2-amd), Y(MeCp)2(iPr2-amd), Y(EtCp)2(iPr2-amd), Y(iPrCp)2(iPr2-amd), Y(Cp)2(iPr2-fmd), Y(MeCp)2(iPr2-fmd), Y(EtCp)2(iPr2-fmd), Y(iPrCp)2(iPr2-fmd), Y(Cp)2(tBu2-amd), Y(MeCp)2(tBu2-amd), Y(EtCp)2(tBu2-amd), Y(iPrCp)2(tBu2-amd), Y(Cp)2(tBu2-fmd), Y(MeCp)2(tBu2-fmd), Y(EtCp)2(tBu2-fmd), and Y(iPrCp)2(tBu2-fmd)를 포함한다.
일부 구현예에서, 이트륨 전구체는 베타 디케토네이트 리간드와 같은 디케토네이트 리간드를 포함한다. 디케토네이트 리간드를 포함한 적합한 전구체는 Y(acac)3, Y(thd)3, 및 Y(hfac)3을 포함한다.
일부 구현예에서, 이트륨 전구체는 아미디네이트 리간드, 예를 들어 iPr-amd, tBu-amd, iPr-fmd, 및 tBu-fmd와 같은 알킬아미디네이트 리간드를 포함한다. 일부 구현예에서, 이트륨 전구체는 헤테로렙틱 전구체이다. 이러한 헤테로렙틱 전구체는 미치환 또는 알킬-치환된 시클로펜타디에닐 리간드 및 아미디네이트 리간드를 포함할 수 있다. 예시적인 이트륨 전구체는 Y(EtCp)2(iPr-amd)를 포함한다. 일부 구현예에서, 이트륨 전구체는 호모렙틱 전구체이고, 여러 개의, 예를 들어 세 개의 동일한 아미디네이트 리간드를 포함한다. 이러한 전구체의 예는 Y(iPr-amd)3, Y(tBu-amd)3, Y(iPr-fmd)3, 및 Y(tBu-fmd)3을 포함한다.
일부 구현예에서, 이트륨 전구체는 알킬아미노보라네이트 리간드, 예컨대 N, N-디메틸아미노디보라네이트 리간드를 포함한다. 이러한 전구체의 예시는 Y(H3BNMe2BH3)3을 포함한다.
일부 구현예에서, 이트륨 전구체는 알킬실릴아민 리간드, 예컨대 트리메틸실릴아민 리간드를 포함한다. 이러한 전구체의 예시는 Y[N(SiMe3)2]3을 포함한다.
일부 구현예에서, 이러한 이트륨 전구체는 H2O 또는 O2와 같은 산소 반응물과 함께 사용될 수 있다. 유리하게는, 이러한 전구체는 매우 안정적일 수 있고, 적절한 성장 속도에서 균질하고, 평활하고, 고순도 이트륨 산화물 임계 전압 변이 층을 수득하기 위해 본원에 열거된 산소 시약과 함께 사용될 수 있다. 층은 공기 안정하며, 유리하게는 캡핑 층을 필요로 하지 않는다. 이러한 이트륨 산화물 임계 전압 변이 층은, 예를 들어 적어도 200°C 내지 최대 300°C의 기판 온도, 또는 적어도 220°C 내지 최대 280°C의 기판 온도, 또는 약 250°C의 기판 온도에서 성장될 수 있다. 따라서, 이트륨 산화물 임계 전압 변이 층의 자기 제한 증착 사이클을 포함하는 주기적 증착 공정이 수행될 수 있다.
일부 구현예에서, 이트륨 전구체는 이트륨 전구체 용기와 같이 가열된 이트륨 전구체 공급원에 저장될 수 있다. 이트륨 전구체는, 예를 들어 가열된 가스 라인에 의해, 이와 같은 전구체 증기로서 또는 비활성 가스 또는 N2와 같은 캐리어 가스에 의해, 반응 챔버에 유도될 수 있다. 일부 구현예에서, 이트륨 전구체 공급원은 적어도 100°C 내지 최대 200°C의 온도, 또는 적어도 130°C 내지 최대 170°C의 온도, 또는 적어도 140°C 내지 최대 155°C의 온도에서 유지될 수 있다.
예시적인 구현예에서, Y(EtCp)2(iPr-amd)를 이트륨 전구체로서 사용하였고, 이트륨 전구체 공급원을 140°C로 유지시켰다. 전구체 및 반응물 펄스를 10초 동안 지속시키고, 사이클 간 퍼지 및 사이클 내 퍼지를 15초 동안 수행하였다. 퍼지 동안, 반응물을 N2에 의해 퍼지하였다. 적어도 225°C 내지 최대 300°C의 기판 온도에서, H2O를 산소 반응물로서 사용했을 경우에 약 1.45 Å/사이클의 성장 속도를 수득하였다. 산소 반응물로서 O2를 사용한 경우, 사이클당 성장 속도가 225°C에서 약 0 Å/사이클 내지 약 300°C에서 0.68 Å/사이클로 증가하는 것으로 밝혀졌다. H2O 또는 O2를 공동-반응물로서 사용하여 성장되고 300°C의 기판 온도에서 증착된 이트륨 산화물 임계 전압 변이 층을 X-선 광전자 분광법(PS)으로 증착 상태에서 조사하였고 3 nm 두께의 하프늄 산화물 캡핑 층으로 인시츄 증착되었다. 캡핑 층이 있거나 없는 산소 시약으로서 O2를 사용하여 성장시킨 이트륨 산화물 임계 전압 변이 층에서 탄소 수준(>20 원자%)이 관찰되었다. H2O를 공동 반응물로서 사용한 경우, 거의 화학량론적 Y2O3 임계 전압 변이 층을 수득하여, 이 층은 하프늄 산화물 캡핑 층이 있으면 1 원자% 미만, 및 하프늄 산화물 캡핑 층이 없으면 4.6 원자%로 결정되는 저탄소 함량을 가졌다.
일부 구현예에서, 이트륨 산화물 함유 임계 전압 변이 층의 성장 동안에, 반응 챔버는 적어도 0.2 토르 내지 최대 760 토르, 또는 적어도 1 토르 내지 최대 100 토르, 또는 적어도 1 토르 내지 최대 10 토르의 압력으로 유지된다.
일부 구현예에서, 임계 전압 변이 층은 란타늄을 포함하고, 전구체는 란타늄 전구체를 포함하고, 반응물은 붕소 반응물을 포함한다.
일부 구현예에서, 란타늄 전구체는 하나 이상의 시클로펜타디에닐 리간드 또는 이의 알킬 치환된 변이체를 포함한다.
일부 구현예에서, 란타늄 전구체는 란타늄 아미디네이트를 포함한다.
일부 구현예에서, 반응물은 황 반응물을 포함한다. 예시적인 구현예에서, 황 반응물은 황 원소, H2S, 알칸 티올, 알킬 황화물, 및 디알킬 이황화물로부터 선택된다.
일부 구현예에서, 란타늄 전구체는 트리스(이소프로필-시클로펜타디에닐)란타늄을 포함한다. 일부 구현예에서, 란타늄 전구체는 치환 또는 미치환된 시클로펜타디에닐 리간드를 포함한다. 일부 구현예에서, 란타늄 전구체는 La(Cp)3, La(EtCp)3, La(MeCp)3, La(nPrCp)3, 및 La(nBuCp)3으로부터 선택된다.
일부 구현예에서, 란타늄 전구체는 하나 이상의 치환 또는 미치환된 시클로펜타디에닐 리간드를 포함한다. 추가적으로 또는 대안적으로, 란타늄 전구체는 알킬실릴아민, 디아자디엔, 및 아미디네이트로부터 선택된 하나 이상의 리간드를 포함한다.
일부 구현예에서, 황 반응물은 S8, H2S, RSH, RSR', RSSR', SCl2, 및 S2Cl2로 이루어진 목록으로부터 선택되며, 여기서 R 및 R'은 아릴 및 선형, 분지형, 또는 환형 알킬 또는 알케닐로부터 독립적으로 선택된다.
일부 구현예에서, 반응물은 붕소 반응물을 포함한다. 예시적인 붕소 반응물은 하이드로보란; 알킬보란; 할로보란; 및 아민, 에테르, 알코올, 티올, 및 이의 디알킬 황화물을 포함한다.
일부 구현예에서, 붕소 반응물은 디보란 및 보라진으로부터 선택된다.
일부 구현예에서, 란타늄 전구체는 La(iPrCp)3이고 황 반응물은 H2S이다.
황화물 층을 붕소화물 층으로 변환하여 임계 전압 변이 층을 형성하는 단계를 포함하는 임계 전압 제어용 층을 증착하기 위한 방법이 본원에서 추가로 설명된다. 일부 구현예에서, 이러한 방법은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 임계 전압을 제어하기 위한 층을 증착하기 위해 사용될 수 있다. 상기 방법은, 기판을 반응 챔버 내에 제공하는 단계를 포함한다. 기판은 표면을 포함한다. 표면은 유전체 표면, 예를 들어 실리콘 산화물 표면 및/또는 고 유전율 유전체 표면을 포함한다. 상기 방법은 주기적 증착 공정에 의해, 실리콘 산화물 표면 상에 및/또는 고 유전율 유전체 표면 상에 황화물 층을 증착하는 단계를 추가로 포함한다. 주기적 공정은 하나 이상의 사이클을 포함한다. 사이클은 전구체를 전구체 펄스로 반응 챔버에 제공하는 단계를 포함한다. 그 다음, 사이클은 황 반응물을 황 반응물 펄스로 반응 챔버에 제공하여 황화물 층을 형성하는 단계를 포함한다. 그 다음, 사이클은 황화물 층을 붕소 반응물에 노출시키는 단계를 포함한다. 따라서, 황화물 층은 붕소화물 층으로 변환되고 임계 전압 변이 층이 형성된다.
일부 구현예에서, 황화물 층은 란타나이드 또는 전이 금속을 포함하고, 전구체는 란타나이드 전구체 또는 전이 금속 전구체를 포함한다. 이러한 구현예에서, 임계 전압 변이 층은 란타늄 붕소화물 또는 전이 금속 붕소화물을 포함한다.
일부 구현예에서, 황화물 층은 에르븀, 란타늄, 가돌리늄, 세륨, 티타늄, 탄탈륨, 니오븀, 망간, 철, 니켈, 바나듐, 및 코발트로부터 선택된 원소를 포함하고, 전구체는 란타늄 전구체, 에르븀 전구체, 가돌리늄 전구체, 세륨 전구체, 티타늄 전구체, 탄탈륨 전구체, 니오븀 전구체, 망간 전구체, 철 전구체, 니켈 전구체, 바나듐 전구체, 및 코발트 전구체로 이루어진 목록으로부터 선택된 전구체를 포함한다. 이러한 구현예에서, 임계 전압 변이 층은 란타늄 붕소화물, 에르븀 붕소화물, 가돌리늄 붕소화물, 세륨 붕소화물, 티타늄 붕소화물, 탄탈륨 붕소화물, 니오븀 붕소화물, 망간 붕소화물, 철 붕소화물, 니켈 붕소화물, 바나듐 붕소화물, 및 코발트 붕소화물로 이루어진 목록으로부터 선택된 붕소화물을 포함한다. 일부 구현예에서, 황화물 층은 희토류 금속(RE-M)을 포함하고, 전구체는 RE-M(Cp)3, RE-M(iPrCp)3, RE-M(EtCp)3, RE-M(MeCp)3, RE-M(nPrCp)3, RE-M(nBuCp)3으로 이루어진 목록으로부터 선택된 희토류 금속 전구체를 포함한다. 일부 구현예에서, 황화물 층은 티타늄을 포함하고, 전구체는 티타늄 할라이드, 예컨대 티타늄 클로라이드, TiCl4를 포함한다. 일부 구현예에서, 황화물 층은 망간을 포함하고, 전구체는 일반 조성식 Mn(R1-N=CH-CH=N-R2)2를 갖는 망간 전구체와 같은 망간 전구체를 포함하되, R1 및 R2는 알킬이다. 일부 구현예에서, R1 및 R2는 동일하다. 일부 구현예에서, R1 및 R2는 터트-부틸이다. 일부 구현예에서, 황화물 층은 마그네슘을 포함하고, 전구체는 일반 조성식 Mg(R1-N=CH-CH=N-R2)2를 갖는 마그네슘 전구체와 같은 마그네슘 전구체를 포함하되, R1 및 R2는 알킬이다. 일부 구현예에서, R1 및 R2는 동일하다. 일부 구현예에서, R1 및 R2는 터트-부틸이다. 일부 구현예에서, 마그네슘 전구체는 알킬-치환된 시클로펜타디에닐 리간드와 같은 치환 또는 미치환 시클로펜타디에닐 리간드를 포함한다. 일부 구현예에서, 마그네슘 전구체는 Mg(EtCp)2를 포함한다. 일부 구현예에서, 황화물 층은 바나듐을 포함하고, 전구체는 바나듐 할라이드, 예컨대 바나듐 클로라이드, VCl4를 포함한다.
일부 구현예에서, 황화물 층은 란타늄을 포함하며, 이 경우 전구체는 란타늄 전구체를 포함하고, 이 경우 임계 전압 변이 층은 란타늄 붕소화물을 포함한다.
일부 구현예에서, 란타늄 전구체는 알킬-치환된 시클로펜타디에닐 리간드를 포함한다. 이러한 전구체의 예시는 트리스(이소프로필-시클로펜타디에닐)란타늄이다.
일부 구현예에서, 황 반응물은 황 원소, H2S, 알칸 티올, 알킬 황화물, 및 디알킬 이황화물로 이루어진 목록으로부터 선택된다. 일부 구현예에서, 황 반응물은 H2S을 포함한다.
일부 구현예에서, 붕소 반응물은 하이드로보란; 알킬보란; 할로보란; 및 이의 아민, 에테르, 알코올, 티올, 및 디알킬 황화물로 이루어진 목록으로부터 선택된다. 일부 구현예에서, 붕소 전구체는 디보란을 포함한다. 일부 구현예에서, 붕소 반응물은 디보란 및 보라진으로부터 선택된다.
다음의 구현예는, 해당 구현예가 문제의 방법을 작동 불가능하게 만들지 않는 한, 이러한 방법에 사용되는 전구체 및/또는 반응물과 관계없이, 본원에 개시된 방법 중 어느 하나에 적용될 수 있음을 이해할 것이다.
일부 구현예에서, 임계 전압 변이 층은 하나 이상의 사이클 동안 사이클 당 0.1 nm 이하의 성장 속도로 성장한다.
일부 구현예에서, 임계 전압 변이 층은 10 원자% 미만, 5 원자% 미만, 또는 2 원자% 미만, 또는 1 원자% 미만의 탄소 함량을 갖는다.
일부 구현예에서, 임계 전압 변이 층은 적어도 100°C 내지 최대 400°C의 온도, 또는 적어도 150°C 내지 최대 350°C의 온도, 또는 적어도 200°C 내지 최대 300°C의 온도에서 증착된다.
일부 구현예에서, 임계 전압 변이 층은 적어도 0.01 토르 내지 최대 100 토르, 또는 적어도 0.1 토르 내지 최대 50 토르의 압력, 또는 적어도 0.5 토르 내지 최대 25 토르의 압력, 또는 적어도 1 토르 내지 최대 10 토르의 압력, 또는 적어도 2 토르 내지 최대 5 토르의 압력으로 증착된다.
일부 구현예에서, 임계 전압 변이 층은 적어도 0.03 nm 내지 최대 1.0 nm의 두께를 갖는다. 실제로, 임계 전압 변이 층은 비교적 얇을 수 있고, 예를 들어 0.5 nm 미만의 두께, 또는 0.4 nm 미만의 두께, 또는 0.3 nm 미만의 두께, 또는 0.2 nm 미만의 두께, 또는 0.1 nm 미만의 두께일 수 있으며, 이는, 예를 들어 p- 또는 n-채널 MOSFET의 게이트 스택에서 일함수 및/또는 임계 전압 조절 층을 포함하는 많은 응용예에 바람직할 수 있다.
일부 구현예에서, 임계 전압 변이 층은 적어도 0.1 nm 내지 최대 0.3 nm의 두께를 갖는다. 일부 구현예에서, 임계 전압 변이 층은 3.0 nm 미만의 두께를 갖는다. 일부 구현예에서, 임계 전압 변이 층은 2.0 nm 미만의 두께를 갖는다. 일부 구현예에서, 임계 전압 변이 층은 1.0 nm 미만의 두께를 갖는다. 일부 구현예에서, 임계 전압 변이 층은 0.5 nm 미만의 두께를 갖는다. 일부 구현예에서, 임계 전압 변이 층은 0.4 nm 미만의 두께를 갖는다. 일부 구현예에서, 임계 전압 변이 층은 0.3 nm 미만의 두께를 갖는다. 일부 구현예에서, 임계 전압 변이 층은 0.2 nm 미만의 두께를 갖는다. 일부 구현예에서, 임계 전압 변이 층은 0.1 nm 미만의 두께를 갖는다.
일부 구현예에서, 층은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 임계 전압을 제어하기에 적합하다.
일부 구현예에서, MOSFET은 게이트 올 어라운드 구조체를 포함한다.
일부 구현예에서, 게이트 올 어라운드 구조체는 실리콘 산화물 층으로 덮인 반도체 재료를 포함하며, 이 경우 임계 전압 시프트층이 실리콘 산화물 층 상에 증착될 수 있다. 이는 공간 제약적인 MOSFET 설계, 예를 들어 게이트-올-어라운드 소자에서 특히 유리할 수 있다.
일부 구현예에서, 게이트 올 어라운드 구조체는 실리콘 산화물 층으로 덮인 반도체 재료를 포함한다. 이러한 구현예에서, 실리콘 산화물 층은 결국 고 유전율 유전체 층으로 덮일 수 있고, 임계 전압 변이 층은 고 유전율 유전체 상에 증착된다.
일부 구현예에서, 임계 전압 변이 층은 교차 유동 반응기 내에 증착된다.
일부 구현예에서, 임계 전압 변이 층은 샤워헤드 반응기 내에 증착된다.
일부 구현예에서, 임계 전압 변이 층은 핫-월 반응기 내에 증착된다. 이렇게 함으로써, 임계 전압 변이 층 증착 공정의 균일성 및/또는 반복성을 유리하게 향상시킬 수 있다.
일부 구현예에서, 임계 전압 변이 층은, 예를 들어 25 원자% 미만, 15 원자% 미만, 5 원자% 미만, 1 원자%, 0.2 원자% 미만, 또는 0.1 원자% 미만, 또는 0.05 원자% 미만의 양으로, 할라이드, 탄소, 수소 등과 같은 불순물을 포함할 수 있다. 일부 구현예에서, 임계 전압 변이 층의 탄소 함량은 25 원자% 미만, 15 원자% 미만, 또는 5 원자% 미만이다.
일부 구현예에서, 기판은 주기적 증착 공정이 수행된 후 어닐링 단계를 거친다. 어닐링 단계는, 예를 들어 수소 및 질소를 포함한 분위기에서 수행될 수 있다. 어닐링 단계는, 예를 들어 적어도 300°C 내지 최대 600°C의 온도, 또는 적어도 300°C 내지 최대 400°C의 온도, 또는 적어도 400°C 내지 최대 500°C의 온도, 또는 적어도 500°C 내지 최대 600°C의 온도에서 수행될 수 있다. 어닐링은, 예를 들어 적어도 5분 내지 최대 40분, 예를 들어 적어도 10분 내지 최대 30분으로 수행될 수 있다. 예시적인 구현예에서, 어닐링 단계는 포밍 가스, 즉 N2내의 H2와 같이, 적어도 400°C 내지 최대 500°C, 예를 들어, 420 °C에서 적어도 10분 내지 최대 30분 동안, 예를 들어 20분 동안 수행된다. 예시적인 구현예에서, 포밍 가스는 N2 중 적어도 1 원자% 내지 최대 20 원자%의 H2, 예를 들어 N2중 약 5 원자%의 H2를 포함할 수 있다.
일부 구현예에서, 전구체는, 온도 제어된 전구체 용기로부터 반응기 챔버에 제공된다. 일부 구현예에서, 온도 제어식 전구체 용기는 전구체를 냉각시키도록 구성된다. 일부 구현예에서, 온도 제어식 전구체 용기는 전구체를 가열시키도록 구성된다. 일부 구현예에서, 온도 제어된 전구체 용기는, 적어도 -50°C 내지 최대 20°C의 온도, 또는 적어도 20°C 내지 최대 250°C의 온도, 또는 적어도 100°C 내지 최대 200°C의 온도에서 유지된다.
일부 구현예에서, 전구체는 캐리어 가스에 의해 반응 챔버에 제공된다. 예시적인 캐리어 가스는 질소 및 귀가스, 예컨대 He, Ne, Ar, Xe, 및 Kr을 포함한다.
일부 구현예에서, 전구체는 적어도 0.1초 내지 최대 20초, 또는 적어도 0.1초 내지 최대 0.2초, 또는 적어도 0.2초 내지 최대 0.5초, 또는 적어도 0.5초 내지 최대 1.0초, 또는 적어도 1.0초 내지 최대 2.0초, 또는 적어도 2.0초 내지 최대 5.0초, 또는 적어도 5.0초 내지 최대 10.0초 또는 적어도 10.0초 내지 최대 20.0초 동안 지속된다. 일부 구현예에서, 반응물 펄스는 적어도 0.1초 내지 최대 20초, 또는 적어도 0.1초 내지 최대 0.2초, 또는 적어도 0.2초 내지 최대 0.5초, 또는 적어도 0.5초 내지 최대 1.0초, 또는 적어도 1.0초 내지 최대 2.0초, 또는 적어도 2.0초 내지 최대 5.0초, 또는 적어도 5.0초 내지 최대 10.0초 또는 적어도 10.0초 내지 최대 20.0초 동안 지속된다.
일부 구현예에서, 전구체 펄스 및 반응물 펄스는 사이클 내 퍼지에 의해 분리된다.
일부 구현예에서, 후속 사이클은 사이클 간 퍼지에 의해 분리된다.
일부 구현예에서, 주기적 증착 공정은 주기적 화학 기상 증착 공정을 포함한다.
일부 구현예에서, 증착 공정은 원자층 증착 공정을 포함한다.
일부 구현예에서, 주기적 증착 공정은 써멀 공정을 포함한다.
일부 구현예에서, 상기 방법은 임계 전압 변이 층 상에 추가의 고 유전율 유전체 층을 증착하는 단계를 추가로 포함한다. 일부 구현예에서, 추가의 고 유전율 유전체 층은 하프늄 산화물을 포함한다.
일부 구현예에서, 상기 방법은 상기 추가 고 유전율 유전체 층 상에 전도성 층을 증착하는 단계를 추가로 포함한다. 일부 구현예에서, 전도 층은 실리콘 질화물과 같은 질화물을 포함한다. 일부 구현예에서, 전도 층은 알루미늄, 구리 또는 코발트와 같은 금속을 포함한다.
본원에서 설명되는 바와 같은 방법에 의해 형성된 임계 전압 변이 층을 포함한 구조체가 본원에 추가로 설명된다. 일부 구현예에서, 구조체는 임계 전압 변이 층과 기판 사이에 고 유전율 유전체 층을 포함한다.
일부 구현예에서, 임계 전압 변이 층은 고 유전율 유전체 층과 기판 사이에 위치한다. 일부 구현예에서, 기판은 SiO2 표면을 포함하고, 구조체는 주어진 순서로, 다음의 층 순서를 포함한다: SiO2, 임계 전압 변이 층, 고 유전율 유전체, 전도 층. 일부 구현예에서, 전도 층은 본원에 설명된 바와 같은 전극을 포함할 수 있다.
일부 구현예에서, 임계 전압 변이 층은 스칸듐 산화물을 포함한다. 대안적으로, 본원에 개시된 다른 임계 전압 변이 층이 사용될 수 있다.
일부 구현예에서, 고 유전율 유전체 층은 하프늄 산화물을 포함한다.
일부 구현예에서, 구조체는 임계 전압 변이 층과 기판 사이에 고 유전율 유전체 층을 포함한다. 일부 구현예에서, 구조체는 다음의 층 순서를 다음의 순서로 포함한다: 실리콘 산화물/임계 변이 층/하프늄 산화물/티탄 질화물. 하프늄 산화물에 대한 대안으로서, 알루미늄 산화물 또는 니오븀 산화물과 같은 또 다른 고 유전율 유전체가 또한 사용될 수 있다. 이러한 구성에서, 임계 변이 층은, 예를 들어 0.1 nm 내지 2.0 nm의 두께, 예를 들어, 0.2 nm 내지 1.0 nm의 두께, 예를 들어 약 0.5 nm, 또는 0.4 nm, 또는 0.3 nm, 또는 그 이하의 두께를 가질 수 있다. 이러한 구성은 n-MOSFETS에서 임계 전압을 증가시키거나 p-MOSFETS에서 임계 전압을 감소시키는 데 특히 유용하다.
일부 구현예에서, 구조는 고 유전율 유전체 층과 기판 사이에 임계 전압 변이 층을 포함한다. 일부 구현예에서, 구조체는 다음의 순서로 다음의 층 서열을 포함한다: 실리콘 산화물과 같은 실리콘 함유 계면층, 하프늄 산화물과 같은 고 유전율 재료, 임계 전압 변이 층, 티타늄 질화물과 같은 전도성 재료. 실리콘 산화물 층은 실리콘 기판 상에 형성된 계면 실리콘 산화물 층, 예를 들어 화학 산화물로서 형성될 수 있다. 하프늄 산화물에 대한 대안으로서, 알루미늄 산화물 또는 니오븀 산화물과 같은 또 다른 고 유전율 유전체가 또한 사용될 수 있다. 이러한 구성에서, 임계 변이 층은, 예를 들어 0.1 nm 내지 2.0 nm의 두께, 예를 들어 0.2 nm 내지 1.0 nm의 두께, 예를 들어, 약 0.5 nm의 두께를 가질 수 있다. 이러한 구성은 n-MOSFETS에서 양의 임계 전압 시프트를 유도하는 데 특히 유용하다. 대안적으로, 이러한 구성은 p-MOSFETS에서 음의 임계 전압 변이를 유도하는 데 특히 유용하다.
일부 구현예에서, 임계 전압 변이 층의 두께는 적어도 0.03 nm 내지 최대 1.0 nm이다.
본원에 설명된 바와 같은 구조체를 포함한 금속 산화물 반도체 전계 효과 트랜지스터가 추가로 설명된다.
하나 이상의 반응 챔버를 포함한 시스템이 추가로 설명된다. 시스템은, 전구체를 포함한 전구체 가스 공급원; 반응물을 포함한 반응물 가스 공급원; 배기 공급원; 및 제어기를 추가로 포함한다. 제어기는, 본원에 설명된 바와 같은 방법을 수행하기 위해 하나 이상의 반응 챔버 중 적어도 하나 내로 가스 흐름을 제어하도록 구성된다.
제1 금속 탄화물 층, 금속 황화물 층, 및 제2 금속 탄화물 층과 같은 순서로 층의 스택을 포함한 전극이 본원에 추가로 설명된다. 일부 구현예에서, 전극은 본원에 설명된 바와 같은 구조체에 포함된다.
일부 구현예에서, 제1 금속 탄화물 층 및 제2 금속 탄화물 층 중 적어도 하나는 티타늄 탄화물을 포함한다.
일부 구현예에서, 금속 황화물은 스칸듐 황화물, 이트륨 황화물, 및 란타나이드 황화물로 이루어진 목록으로부터 선택된다.
일부 구현예에서, 금속 황화물은 세륨 황화물을 포함한다. 일부 구현예에서, 금속 황화물은 본원에 설명된 바와 같은 방법에 따라 성장된다.
일부 구현예에서, 세륨 황화물 층을 성장시키는 것은 주기적 증착 공정을 사용하는 것을 포함하고, 이는 기판을 반응기 챔버 내에 제공하는 단계를 포함하되, 상기 기판은 표면을 포함하고, 상기 표면은 티타늄 탄화물 표면과 같은 금속 탄화물 표면을 포함한다. 주기적 증착 공정을 사용하여, 세륨 황화물 층이 금속 탄화물 표면 상에 증착된다. 주기적 증착 공정은 하나 이상의 사이클을 포함한다. 사이클은, 세륨 전구체를 세륨 전구체 펄스로 반응 챔버에 제공하는 단계; 및 황 반응물을 황 반응물 펄스로 반응 챔버에 제공하는 단계를 포함한다. 따라서, 세륨 황화물 층이 기판 상에 형성된다.
예시적인 세륨 전구체는, 치환 또는 미치환된 시클로펜타디에닐 함유 세륨 전구체, 예컨대 Ce(iPrCp)3을 포함한다.
일부 구현예에서, 금속 황화물은 이트륨 황화물을 포함한다. 일부 구현예에서, 금속 황화물은 본원에 설명된 바와 같은 방법에 따라 성장된다.
일부 구현예에서, 이트륨 황화물 층을 성장시키는 것은 주기적 증착 공정을 사용하는 것을 포함하고, 이는 기판을 반응기 챔버 내에 제공하는 단계를 포함하되, 상기 기판은 표면을 포함하고, 상기 표면은 티타늄 탄화물 표면과 같은 금속 탄화물 표면을 포함한다. 주기적 증착 공정을 사용하여, 이트륨 황화물 층이 금속 탄화물 표면 상에 증착된다. 주기적 증착 공정은 하나 이상의 사이클을 포함한다. 사이클은 이트륨 전구체를 이트륨 전구체 펄스로 반응 챔버에 제공하는 단계; 및 황 반응물을 황 반응물 펄스로 반응 챔버에 제공하는 단계를 포함한다. 따라서, 이트륨 황화물 층이 기판 상에 형성된다. 일부 구현예에서, 이어서 추가 금속 탄화물 층이 이트륨 황화물 층 상에 형성된다.
적절한 황 반응물은 H2S와 같은 황 함유 가스를 포함한다.
주어진 순서로, 금속 탄화물 층, 세륨 황화물 층, 및 추가 금속 탄화물 층을 포함한 스택, 예를 들어 주어진 순서로, 티타늄 탄화물, 세륨 황화물, 및 티타늄 탄화물을 포함하는 스택은 MOS 트랜지스터의 게이트 스택에서, 예를 들어 CMOS 기반 논리 회로에 포함된 nMOS 트랜지스터에서 전도 층으로서 사용될 수 있다.
제1 금속 탄화물 층, 금속 붕소화물 층, 및 제2 금속 탄화물 층과 같은 순서로 층의 스택을 포함한 전극이 본원에 추가로 설명된다. 일부 구현예에서, 전극은 본원에 설명된 바와 같은 구조체에 포함된다.
일부 구현예에서, 제1 금속 탄화물 층 및 제2 금속 탄화물 층 중 적어도 하나는 티타늄 탄화물을 포함한다.
일부 구현예에서, 금속 붕소화물은 스칸듐 붕소화물, 이트륨 붕소화물, 및 란타나이드 붕소화물로 이루어진 목록으로부터 선택된다.
일부 구현예에서, 금속 붕소화물은 세륨 붕소화물을 포함한다. 일부 구현예에서, 금속 붕소화물은 본원에 설명된 바와 같은 방법에 따라 성장된다.
일부 구현예에서, 세륨 붕소화물 층을 성장시키는 것은 주기적 증착 공정을 사용하는 것을 포함하고, 이는 기판을 반응기 챔버 내에 제공하는 단계를 포함하되, 상기 기판은 표면을 포함하고, 상기 표면은 티타늄 탄화물 표면과 같은 금속 탄화물 표면을 포함한다. 주기적 증착 공정을 사용하여, 세륨 붕소화물 층이 금속 탄화물 표면 상에 증착된다. 주기적 증착 공정은 하나 이상의 사이클을 포함한다. 사이클은, 세륨 전구체를 세륨 전구체 펄스로 반응 챔버에 제공하는 단계; 및 붕소 반응물을 붕소 반응물 펄스로 반응 챔버에 제공하는 단계를 포함한다. 따라서, 세륨 붕소화물 층이 기판 상에 형성된다.
예시적인 세륨 전구체는, 치환 또는 미치환된 시클로펜타디에닐 함유 세륨 전구체, 예컨대 Ce(iPrCp)3을 포함한다.
적합한 붕소 반응물은 BH3 및 B2H6과 같은 붕소 수소화물을 포함한다.
주어진 순서로, 금속 탄화물 층, 세륨 붕소화물 층, 및 추가 금속 탄화물 층을 포함한 스택, 예를 들어 주어진 순서로, 티타늄 탄화물, 세륨 붕소화물, 및 티타늄 탄화물을 포함하는 스택은 MOS 트랜지스터의 게이트 스택에서, 예를 들어 CMOS 기반 논리 회로에 포함된 nMOS 트랜지스터에서 전도 층으로서 사용될 수 있다.
일부 구현예에서, 금속 붕소화물은 이트륨 붕소화물을 포함한다. 일부 구현예에서, 금속 붕소화물은 본원에 설명된 바와 같은 방법에 따라 성장된다.
일부 구현예에서, 이트륨 붕소화물 층을 성장시키는 것은 주기적 증착 공정을 사용하는 것을 포함하고, 이는 기판을 반응기 챔버 내에 제공하는 단계를 포함하되, 상기 기판은 표면을 포함하고, 상기 표면은 티타늄 탄화물 표면과 같은 금속 탄화물 표면을 포함한다. 주기적 증착 공정을 사용하여, 이트륨 붕소화물 층이 금속 탄화물 표면 상에 증착된다. 주기적 증착 공정은 하나 이상의 사이클을 포함한다. 사이클은 이트륨 전구체를 이트륨 전구체 펄스로 반응 챔버에 제공하는 단계; 및 붕소 반응물을 붕소 반응물 펄스로 반응 챔버에 제공하는 단계를 포함한다. 따라서, 세륨 붕소화물 층이 기판 상에 형성된다.
적절한 이트륨 전구체는 본원의 다른 곳에서 설명된다.
적합한 붕소 반응물은 BH3 및 B2H6과 같은 붕소 수소화물을 포함한다.
주어진 순서로, 금속 탄화물 층, 이트륨 붕소화물 층, 및 추가 금속 탄화물 층을 포함한 스택, 예를 들어 주어진 순서로, 티타늄 탄화물, 이트륨 붕소화물, 및 티타늄 탄화물을 포함하는 스택은 MOS 트랜지스터의 게이트 스택에서, 예를 들어 CMOS 기반 논리 회로에 포함된 nMOS 트랜지스터에서 전도 층으로서 사용될 수 있다.
일부 구현예에서, 금속 붕소화물은 희토류 붕소화물을 포함한다. 일부 구현예에서, 희토류 붕소화물은 본원에 설명된 방법에 따라 성장된다.
일부 구현예에서, 희토류 붕소화물 층을 성장시키는 것은 주기적 증착 공정을 사용하는 것을 포함하고, 이는 기판을 반응기 챔버 내에 제공하는 단계를 포함하되, 상기 기판은 표면을 포함하고, 상기 표면은 티타늄 탄화물 표면과 같은 금속 탄화물 표면을 포함한다. 주기적 증착 공정을 사용하여, 희토류 붕소화물 층이 금속 탄화물 표면 상에 증착된다. 주기적 증착 공정은 하나 이상의 사이클을 포함한다. 사이클은 희토류 금속 전구체를 희토류 전구체 펄스로 반응 챔버에 제공하는 단계; 및 붕소 반응물을 붕소 반응물 펄스로 반응 챔버에 제공하는 단계를 포함한다. 따라서, 희토류 붕소화물 층이 기판 상에 형성된다.
적절한 희토류 금속 전구체는 본원의 다른 곳에서 설명된다.
적합한 붕소 반응물은 BH3 및 B2H6과 같은 붕소 수소화물을 포함한다.
주어진 순서로, 금속 탄화물 층, 희토류 붕소화물 층, 및 추가 금속 탄화물 층을 포함한 스택, 예를 들어 주어진 순서로, 티타늄 탄화물, 희토류 붕소화물, 및 티타늄 탄화물을 포함하는 스택은 MOS 트랜지스터의 게이트 스택에서, 예를 들어 CMOS 기반 논리 회로에 포함된 nMOS 트랜지스터에서 전도 층으로서 사용될 수 있다.
일부 구현예에서, 붕소화물, 예컨대 주어진 순서에 따라, 금속 탄화물 층, 붕소화물 층, 및 추가 금속 탄화물 층을 포함한 적층체에 포함되는 희토류 붕소화물 또는 세륨 붕소화물 또는 이트륨 붕소화물은, 하나 이상의 슈퍼 사이클을 포함하는 주기적 증착 공정에 의해 형성될 수 있다. 슈퍼 사이클은 먼저 황화물을 형성하는 단계, 그리고 나서 황화물 층을 붕소 반응물에 노출시키는 단계를 포함한다. 이러한 주기적 증착 공정, 특히 황화물 층을 형성하는 방법 및 황화물 층을 붕소 반응물에 노출시키는 방법은 본원의 다른 곳에서 더 상세히 설명된다. 예시적인 주기적 증착 공정은 하나 이상의 황화물 증착 사이클을 실행하는 단계를 포함한 황화물 형성 단계를 포함하고, 상기 황화물 증착 사이클은, 기판을 전구체에 노출시키는 단계를 포함한 전구체 펄스 실행 단계, 및 기판을 황 반응물에 노출시키는 단계를 포함한 황 반응물 펄스 실행 단계를 포함한다. 황화물 층을 붕소 반응물에 노출시키면, 황화물 층이 붕소화물 층으로 변환될 수 있다. 따라서, 금속 탄화물 층, 붕소화물 층, 및 다른 금속 탄화물 층을 포함하는 전극에 사용될 수 있는, 붕소화물 층이 형성될 수 있다.
이제 도면으로 돌아가면, 도 1은 본 개시의 예시적인 구현예에 따른 방법(100)을 나타낸다. 방법(100)은, 예를 들어 NMOS, 및/또는 CMOS 소자에 적합한 게이트 전극 구조를 형성하기 위해 사용될 수 있고, 예컨대 CMOS 소자의 임계 전압 변이 층으로서 사용할 수 있다. 본 층은 n-채널 MOSFET에서 임계 전압 제어 층으로서 사용하기에 특히 적합하다. 그러나, 달리 언급되지 않는 한, 방법은 이러한 응용에 제한되지 않는다.
상기 방법은 반응기의 반응 챔버 내에 기판을 제공하는 단계(111)를 포함한다. 반응 챔버는, 주기적 증착 공정을 수행하도록 구성된 화학 기상 증착 반응기 시스템의 반응 챔버일 수 있거나 이를 포함할 수 있다. 추가적으로 또는 대안적으로, 반응 챔버는, 주기적 증착 공정을 수행하도록 구성된 원자층 증착 반응기 시스템의 반응 챔버일 수 있거나 이를 포함할 수 있다. 반응 챔버는 독립형 반응 챔버 또는 클러스터 툴의 일부일 수 있다.
상기 방법은 주기적 증착 공정을 사용하는 단계, 본원에 설명된 바와 같은 임계 전압 변이 층을 기판의 표면 상에 증착하는 단계를 추가로 포함한다. 기판은, 실리콘 산화물 표면 및/또는 고 유전율 유전체 표면을 포함한다. 그 다음, 상기 방법은 하나 이상의 사이클(115), 예를 들어, 복수의 사이클, 예를 들어 2, 5, 10 또는 20, 또는 그 이상의 사이클을 주기적으로 실행하는 단계를 포함한다. 사이클은, 다음 순서로 다음 단계를 포함한다: 기판을 전구체와 접촉시키는 단계(112); 및 기판을 반응물과 접촉시키는 단계(113). 대안적으로, 사이클은, 다음 순서로 다음 단계를 포함한다: 기판을 반응물과 접촉시키는 단계; 및 기판을 전구체와 접촉시키는 단계. 따라서, 임계 전압 변이 층이 기판 상에 증착되고, 상기 방법은 종료된다.
선택적으로, 기판을 전구체와 접촉시키는 단계, 및 기판을 반응물과 접촉시키는 단계는, 사이클 내 퍼지(116)에 의해 분리될 수 있다. 추가적으로 또는 대안적으로, 후속 사이클은, 일부 구현예에서, 사이클 간 퍼지(117)에 의해 분리될 수 있다.
상기 방법은 복수의 증착 사이클(115)을 주기적으로 반복하는 것을 포함할 수 있다. 증착 사이클은, 기판을 전구체와 접촉시키는 단계(112); 및 기판을 반응물과 접촉시키는 단계(113)를 포함한다. 선택적으로, 증착 사이클은 사이클 내 퍼지(116) 및/또는 사이클 간 퍼지(117)를 포함한다. 증착 사이클은, 예를 들어 임계 전압 변이 층의 원하는 두께에 기반하여 1회 이상 반복될 수 있다. 예를 들어, 임계 전압 변이 층의 두께가 특정 응용에 대해 요구되는 것보다 작은 경우, 전구체를 반응 챔버에 제공하는 단계, 및 반응물을 반응 챔버에 제공하는 단계는 1회 이상 반복될 수 있다. 일단 임계 전압 변이 층이 원하는 두께로 증착되면, 기판은 소자 구조체 및/또는 소자를 형성하기 위한 추가 공정을 거칠 수 있다.
방법은, 반응 챔버 내에서 기판을 원하는 증착 온도로 가열하는 단계를 포함할 수 있다. 본 개시의 일부 구현예에서, 방법은 500
미만의 온도로 기판을 가열하는 단계를 포함할 수 있다. 예를 들어, 본 개시의 일부 구현예에서, 증착 온도로 기판을 가열하는 단계는 대략 20℃ 내지 대략 500℃, 대략 50℃ 내지 대략 400℃, 대략 100℃ 내지 대략 300℃, 또는 대략 150℃ 내지 대략 250℃의 온도로 기판을 가열하는 단계를 포함할 수 있다.
기판 온도의 제어 이외에, 반응 챔버 내의 압력도 또한 조절될 수 있다. 예를 들어, 본 개시의 일부 구현예에서 단계(102) 동안에 반응 챔버 내의 압력은 760 토르 미만, 또는 0.2 토르 내지 760 토르, 약 1 토르 내지 100 토르, 약 1 토르 내지 10 토르일 수 있다.
방법 동안에, 주기적 증착 공정을 사용하여 임계 전압 변이 층을 기판 표면 상에 증착한다. 주기적 증착 공정은 주기적 CVD, ALD, 또는 하이브리드 주기적 CVD/ALD 공정을 포함할 수 있다. 바람직하게는, 주기적 증착 공정은, 선택된 전구체-반응물 쌍과 조합되는 경우에, 자기 제한 표면 반응이 일어나게 하는 반응 조건을 사용한다. 예를 들어, 일부 구현예에서, 특정 ALD 공정의 성장 속도는 CVD 공정에 비해 낮을 수 있다.
유리하게는, 주기적 증착 공정은 열 증착 공정을 포함한다. 이들 경우, 주기적 증착 공정은, 주기적 증착 공정에 사용하기 위해 활성화된 종을 형성하는 플라즈마의 사용을 포함하지 않는다. 열적 주기적 증착 공정의 경우, 전구체를 반응 챔버에 제공하는 단계의 지속 시간 및/또는 반응 챔버에 전구체를 제공하는 단계의 지속 시간은, 전구체, 반응물 각각을 기판의 표면과 반응시키도록 비교적 길 수 있다. 예를 들어, 지속 시간은 5초 이상이거나 10초 이상이거나 약 5초 내지 10초 사이일 수 있다.
일부 구현예에서, 주기적 증착 공정은 플라즈마 강화 증착 기술을 사용한다. 예를 들어, 주기적 증착 공정은 플라즈마 강화 원자층 증착 공정 및/또는 플라즈마 강화 화학 기상 증착 공정을 포함할 수 있다.
사이클 내 퍼지(116) 및 사이클 간 퍼지(117)의 적어도 일부 동안에, 진공 및/또는 불활성 가스를 사용해 반응 챔버를 퍼지할 수 있어, 전구체와 반응물 사이의 기상 반응을 완화시키고, 예컨대 ALD의 경우 자기 포화적 표면 반응을 부분적으로 또는 완전히 가능하게 한다. 추가적으로 또는 대안적으로, 기판은 제1 기상 반응물, 예를 들어 전구체, 및 제2 기상 반응물, 예를 들어 산소 함유 가스와 별도로 접촉하도록 이동할 수 있다. 추가적으로 또는 대안적으로, 가스 종은 펌프와 같은 가스 제거 장치에 의해 사이클 내 퍼지(116) 및/또는 사이클 간 퍼지(117) 동안 반응 챔버로부터 제거될 수 있다. 잉여 화학 재료 및 반응 부산물이 존재하는 경우, 기판이 다음 반응 화학 물질과 접촉하기 전에 이들은, 예를 들어 반응 공간을 퍼지하거나 기판을 이동함으로써 기판 표면 또는 반응 챔버로부터 제거될 수 있다.
도 2, 패널 a)는 본 개시의 추가적인 예에 따른 소자(200)의 구조체/일부를 나타낸다. 소자 또는 구조체(200)는 기판(202), 유전체 또는 절연 재료(205), 및 임계 전압 변이 층(208)을 포함한다. 나타낸 예시에서, 구조체(200)는 또한 추가 전도성 층(210)을 포함한다. 기판(202)은 본원에 설명된 임의의 기판 재료일 수 있거나 이를 포함할 수 있다. 유전체 또는 절연 재료(205)는 하나 이상의 유전체 또는 절연 재료 층을 포함할 수 있다. 예로서, 유전체 또는 절연 재료(205)는 계면 층(204) 및 계면 층(204) 위에 증착된 고 유전율 재료(206)를 포함할 수 있다. 일부 경우에, 계면 층(204)은 존재하지 않을 수 있거나, 주목할 만한 정도로 존재하지 않을 수 있다. 계면 층(204)은, 예를 들어 화학적 산화 공정 또는 산화물 증착 공정을 사용하여 기판(202) 표면 상에, 예를 들어 단결정질 실리콘 상에 형성될 수 있는 실리콘 산화물과 같은 산화물을 포함할 수 있다. 고 유전율 재료(206)는, 예를 들어 약 7 초과의 유전 상수를 갖는 금속성 산화물이거나 이를 포함할 수 있다. 일부 구현예에서, 고 유전율 재료는 실리콘 산화물의 유전 상수보다 높은 유전 상수를 포함한다. 예시적인 고 유전율 재료는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물 (TiO2), 하프늄 규산염(HfSiOx), 알루미늄 산화물(Al2O3) 또는 란타늄 산화물(La2O3) 또는 이들의 혼합물, 및 이의 라미네이트를 포함한다.
도 2, 패널 b)는 본 개시의 추가적인 예시에 따른 소자(200)의 다른 구조체/일부를 나타낸다. 이는, 임계 전압 변이 층(208)이 계면 층(204)과 고 유전율 재료(206) 사이에 위치하는 것을 제외하고는, 도 2의 패널 a)에 도시된 구조체와 유사하다.
도 6은, 도 2의 패널 b)에 나타낸 바와 같은 구조체를 사용하여 금속 산화물 반도체 커패시터(MOSCAP)에서 얻은 실험 결과를 보여준다. 특히, 다음의 층 스택을 사용하였다: p형 실리콘 기판, SiO2 계면 층, 스칸듐 산화물 다이폴 층, 고 유전율 재료로서의 하프늄 산화물, 및 전도성 재료로서의 TiN. 자기-제한 표면 반응을 용이하게 하는 조건 하에서 ALD 공정을 사용하여 임계 전압을 증착하였다. 최대 공정 온도는 450°C 미만이었다. 실험 결과는, 0.5 nm 미만의 임계 전압 변이 층 두께에 대응하는 6개의 ALD 사이클을 사용하는 매우 얇은 임계 전압 변이 층을 사용하는 경우에도, 실리콘 산화물 인터페이스 층과 하프늄 산화물 고 유전율 재료 사이에 위치한 임계 전압 변이 층으로서, 스칸듐 산화물을 사용하여 임계 전압 변이가 0(임계 전압 변이 층 없음에 대응)에서 300 meV까지 잘 조정될 수 있음을 보여준다. 또한, 매우 작은 게이트 누설 전류를 얻었다.
도 7은 스칸듐 산화물 층을 포함한 실리콘 기판 상의 MOSCAPS에 대해 얻어진 추가 실험 결과를 나타낸다. 특히, 도 7은 실리콘 산화물 계면층과 하프늄 산화물 고 유전율 층 사이에 위치한 스칸듐 산화물 임계 전압 변이 층에 대해 얻어진 결과를 비교하고, 임계 전압 변이 층이 없는 기준 및 결국 실리콘 산화물 계면 층을 덮는 고 유전율 층의 상부에 증착된 스칸듐 산화물 임계 전압 변이 층에 대해 얻어진 결과와 비교한다. 결과는, 임계 전압 변이 층의 두께가 0.5 nm 미만으로 유지되는 경우에, 동등한 산화물 두께 페널티를 발생시키지 않고, 실리콘 산화물 상에 증착된 스칸듐 산화물에 대해 상당한 임계 전압 시프트를 얻을 수 있음을 나타낸다. 이들 결과를 얻기 위해 고온 어닐링이 필요하지 않다는 것을 주목해야 한다. 임의로, 본원에 설명된 바와 같은 포밍 가스 어닐링이 사용될 수 있다.
임계 전압 변이 층(208)은 본원에 설명된 방법에 따라 형성될 수 있다. 임계 전압 변이 층(208)이 주기적 증착 공정을 사용하고/사용하거나 확산 및/또는 혼합 효과로 인해 형성되기 때문에, 임계 전압 변이 층(208)에 포함된 원소의 농도는, 예를 들어 하나 이상의 증착 사이클 동안에 전구체 및/또는 반응물의 양 및/또는 각각의 펄스 시간을 제어함으로써, 임계 전압 변이 층(208)의 하단에서 임계 전압 변이 층(208)의 상단까지 변할 수 있다. 일부 경우에, 임계 전압 변이 층(208)은 화학량론적 조성물을 가질 수 있다. 다른 구현예에서, 임계 전압 변이 층(208)은 비-화학량론적 조성물을 가질 수 있다. 임계 전압 변이 층(208)을 포함한 게이트 스택의 유효 일함수 및 다른 특성은, 층 또는 증착 사이클에 포함된 원소의 양을 변경함으로써 변경될 수 있다.
임계 전압 변이 층(208)을 포함한 게이트 스택의 유효 일함수는 적어도 4.0 eV 내지 최대 5.1 eV일 수 있다. 게이트 스택의 유효 일함수는 본원에 설명된 임계 전압 변이 층을 사용하여 약 10 meV 내지 약 400 meV, 또는 약 30 meV 내지 약 300 meV, 또는 약 50 meV 내지 약 200 meV만큼 변이될 수 있다.
임계 전압 변이 층(208)은 < 5 nm, < 4 nm, < 3 nm, < 2 nm, < 1.5 nm, < 1.2 nm, < 1.0 nm, 또는 < 0.9 nm 미만의 두께로, 예를 들어 방법(100)을 사용하여 연속적인 막을 형성할 수 있다. 임계 전압 변이 층(208)은 상대적으로 평탄할 수 있고, 상대적으로 낮은 결정립 경계 형성을 가질 수 있다. 일부 경우에, 임계 전압 변이 층(208)은 적어도 부분적으로 비정질일 수 있다. 유리하게는, 임계 전압 변이 층(208)은 전체적으로 또는 실질적으로 전체가 비정질일 수 있다. 예시적인 임계 전압 변이 층(208)의 RMS 조도는 10 nm 미만의 두께에서 < 1.0 nm, < 0.7 nm, < 0.5 nm, < 0.4 nm, < 0.35 nm, 또는 < 0.3 nm일 수 있다. 대안적으로, 임계 전압 변이 층(208)은, 예를 들어 1.0 nm, 0.5 nm, 0.3 nm, 0.2 nm, 또는 0.1 nm보다 얇으며 불연속적인 평균 두께를 가질 수 있다. 예를 들어, 임계 전압 변이 층은 단리된 아일랜드, 갭 및/또는 구멍을 포함할 수 있다. 임계 전압 변이 층(208)은 심지어 전체적으로 복수의 단리된 원자 및/또는 원자 클러스터로 이루어질 수 있다.
도 3은 본 개시의 예시에 따라 다른 예시적 구조체(300)를 나타낸다. 소자 또는 구조체(300)는 기판(302), 유전체 또는 절연 재료(304), 및 임계 전압 변이 층(306)을 포함한다. 유전체 또는 절연 재료(304)는 계면 층(308) 및 고 유전율 유전체 층(310)을 포함한다. 적절한 계면 층은 실리콘 산화물을 포함한다. 나타낸 예시에서, 구조체(300)는 또한 추가 전도성 층(312)을 포함한다. 나타낸 예시에서, 임계 전압 변이 층(306)은 고 유전율 유전체 층(310)의 상단에 증착된다. 대안적으로, 임계 전압 변이 층(306)은 계면 층(308)의 상단에 증착될 수 있고, 고 유전율 유전체 층(310)은 임계 전압 변이 층(306) 상에 증착될 수 있다.
나타낸 예시에서, 기판(302)은 소스 영역(314), 드레인 영역(316), 및 채널 영역(318)을 포함한다. 비록 수평형 구조체로 나타냈지만, 본 개시의 예시에 따른 구조체 및 소자는, 수직형 및/또는 3차원 구조체 및 소자, 예컨대 FinFET 소자, 게이트-올-어라운드 전계 트랜지스터 및 스택형 소자 아키텍처를 포함할 수 있다.
도 4는 본 개시의 예시에 따른 다른 구조체(400)를 나타낸다. 이 구조체(400)는 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET)(측방향 나노와이어 FET로도 지칭됨) 소자 등에 적합하다.
나타낸 예시에서, 구조체(400)는 반도체 재료(402), 유전체 재료(404), 임계 변이 층(406), 및 전도성 층(408)을 포함한다. 유전체 재료는, 도 2 및 도 3에 나타낸 층 순서와 유사한 계면 층, 예를 들어 실리콘 산화물, 및 고 유전율 유전체 층을 적절히 포함한다. 구조체(400)는, 본원에서 설명된 임의의 기판 재료를 포함한 기판 위에 형성될 수 있다.
나타낸 예시에서, 임계 전압 변이 층(406)은 유전체 층의 상단에 증착된다. 대안적으로(도 4에 미도시된 구현예), 임계 전압 변이 층(406)은 계면 층 상단에 증착될 수 있고, 고 유전율 유전체 층은 임계 전압 변이 층(406) 상에 증착될 수 있다.
반도체 재료(402)는 임의의 적합한 반도체 재료를 포함할 수 있다. 예를 들어, 반도체 재료(402)는 IV족, III-V족, 또는 II-VI족 반도체 재료를 포함할 수 있다. 예시로서, 반도체 재료(402)는 실리콘, 또는 보다 구체적으로 단결정질 실리콘을 포함한다.
도 5는, 본 개시의 예시적인 추가 구현예에 따른 시스템(500)을 나타낸다. 시스템(500)은, 본원에 설명된 바와 같은 방법을 수행하고/수행하거나 본원에 설명된 바와 같은 구조체 또는 소자부를 형성하기 위해 사용될 수 있다.
나타낸 예시에서, 시스템(500)은 하나 이상의 반응 챔버(502), 전구체 가스 공급원(504), 반응물 가스 공급원(506), 퍼지 가스 공급원(508), 배기 공급원(510), 및 제어기(512)를 포함한다. 반응 챔버(502)는 임의의 적합한 반응 챔버, 예컨대 ALD 또는 CVD 반응 챔버를 포함할 수 있다.
전구체 가스 공급원(504)은, 용기 및 본원에 설명된 바와 같은 하나 이상의 전구체를 단독으로 또는 하나 이상의 캐리어(예를 들어, 불활성) 가스와 혼합하여 포함할 수 있다. 반응물 가스 공급원(506)은, 용기 및 본원에 설명된 바와 같은 하나 이상의 반응물을 단독으로 또는 하나 이상의 캐리어 가스와 혼합하여 포함할 수 있다. 퍼지 가스 공급원(508)은 본원에 설명된 바와 같이 하나 이상의 불활성 가스를 포함할 수 있다. 세 개의 가스 공급원(504)-(508)으로 나타냈지만, 시스템(500)은 적절한 임의 개수의 가스 공급원을 포함할 수 있다. 가스 공급원(504)-(508)은 라인(514)-(518)을 통해 반응 챔버(502)에 결합될 수 있으며, 이들 각각은 흐름 제어기, 밸브, 히터 등을 포함할 수 있다. 배기(510)는 하나 이상의 진공 펌프를 포함할 수 있다.
제어기(512)는 밸브, 매니폴드, 히터, 펌프 및 시스템(500)에 포함된 다른 구성 요소를 선택적으로 작동시키기 위한 전자 회로 및 소프트웨어를 포함한다. 이러한 회로 및 구성 요소는, 전구체, 반응물, 퍼지 가스를 각각의 공급원(504)-(508)으로부터 도입하기 위해 작동한다. 제어기(512)는 가스 펄스 순서의 시점, 기판 및/또는 반응 챔버의 온도, 반응 챔버의 압력, 및 시스템(500)의 적절한 작동을 제공하는데 다양한 기타 작동을 제어할 수 있다. 제어기(512)는, 반응 챔버(502) 내로 그리고 반응 챔버로부터의 전구체, 반응물 및 퍼지 가스의 흐름을 제어하기 위한 밸브를 전기식 혹은 공압식으로 제어하는 제어 소프트웨어를 포함할 수 있다. 제어기(512)는, 소프트웨어 또는 하드웨어 구성 요소, 예를 들어 특정 작업을 수행하는 FPGA 또는 ASIC과 같은 모듈을 포함할 수 있다. 모듈은 제어 시스템의 어드레스 가능한 저장 매체에 탑재되도록 구성되고, 하나 이상의 공정을 실행하도록 유리하게 구성될 수 있다.
상이한 수 및 종류의 전구체 및 반응물 공급원 및 퍼지 가스 공급원을 포함하는 시스템(500)의 다른 구성이 가능하다. 또한, 가스를 반응 챔버(502) 내로 선택적으로 공급하는 목적을 달성하는데 사용될 수 있는 밸브, 도관, 전구체 공급원, 퍼지 가스 공급원의 다수의 배열이 존재함을 이해할 것이다. 또한, 시스템을 개략적으로 표현하면서, 많은 구성 요소가 예시의 단순화를 위해 생략되었는데, 이러한 구성 요소는, 예를 들어 다양한 밸브, 매니폴드, 정화기, 히터, 용기, 벤트, 및/또는 바이패스를 포함할 수 있다.
반응기 시스템(500)의 작동 중에, 반도체 웨이퍼(미도시)와 같은 기판은, 예를 들어 기판 핸들링 시스템에서 반응 챔버(502)로 이송된다. 일단 기판(들)이 반응 챔버(502)로 이송되면, 전구체, 반응물, 캐리어 가스, 및/또는 퍼지 가스와 같이, 가스 공급원(504)-(508)으로부터 하나 이상의 가스가 반응 챔버(502) 내로 유입된다.
도 8 및 도 9는, 상이한 임계 전압을 갖는 트랜지스터를 포함한 집적 회로를 제조하는 데 유용할 수 있는, 본 개시의 일 양태, 특히 방법을 나타낸다. 트랜지스터는 금속 산화물 반도체(mos) 트랜지스터를 포함하고, n-mos 트랜지스터 및 p-mos 트랜지스터 중 하나 이상을 포함할 수 있다.
특히, 도 8의 제1 패널(801)은 본원에 개시된 바와 같은 임계 전압 변이 층(Vt 층), 예를 들어 스칸듐 산화물을 포함한 층이 증착되는 기판을 나타낸다. 임계 전압 변이 층은, 예를 들어 기판 내에 포함된 노출 실리콘 산화물 층 상에 증착될 수 있다. 캡 층은 임계 전압 변이 층 상에 증착된다. 캡 층은 하드 마스크로서 작용할 수 있고, 임의의 적절한 재료, 예를 들어 티타늄 질화물과 같은 전이 금속 질화물, 또는 알루미늄 산화물과 같은 포스트 전이 금속 산화물을 포함할 수 있다.
도 8의 제1 패널(801)의 구조에 도달하기 위해, 도 9에 나타낸 방법의 제1 단계(901-903)가 수행될 수 있다. 특히, 다음의 단계가 수행될 수 있다: 기판을 반응 챔버에 제공하는 단계(901). 기판은 실리콘 산화물 층이 노출되는 표면을 포함한다. 그 다음, 상기 방법은 임계 전압 변이 층을 형성하는 단계(902)를 포함한다. 그 다음, 상기 방법은 캡 층을 형성하는 단계(903)를 포함한다.
도 8의 제2 패널(802)은, 리소그래피 기술을 사용하는 패터닝 단계, 예를 들어 극자외선 리소그래피 패터닝 단계, 및 후속하는 식각이 웨이퍼의 일부 위치에서, 그리고 웨이퍼의 다른 위치에서, 캡 및 임계 전압 변이 층을 식각하는 데 사용될 수 있는 방법을 나타낸다. 식각은 수성 암모니아 과산화수소 혼합물(APM)에서의 식각, 이어서 과산화수소 및 염산의 수성 혼합물(HPM)에서의 식각을 포함할 수 있다. 따라서, 스칸듐 산화물 층과 같은 임계 전압 변이 층은 웨이퍼 표면의 일부 상에 형성될 수 있고, 다른 부분에는 형성되지 않을 수 있다. 이는 두 개의 임계 전압 세트를 갖는 트랜지스터를 형성하기 위한 공정의 일부로서 유리하게 사용될 수 있다.
도 8의 제2 패널(802)의 구조체에 도달하기 위해, 도 8의 제1 패널(801) 구조체로부터 시작해서 다음 단계가 도 9의 방법에서 수행될 수 있다: 레지스트 증착, 레지스트 노출, 및 레지스트 현상을 포함한 패터닝 단계(904); 캡을 선택적으로 에칭하고 상기 레지스트를 실질적으로 온전하게 남기는, APM과 같은 에천트를 사용하여 캡을 제거하는 캡 식각 단계(905); 및 캡과 기판을 실질적으로 온전하게 남기면서 임계 전압 변이 층을 선택적으로 식각하는 HPM과 같은 에천트를 사용하여, 임계 전압 변이 층(906)을 식각하는 단계.
도 8의 제3 패널(803)은, 후속하는 임계 전압 변이 층이 기판 상에 형성될 수 있는 방법을 나타낸다. 이렇게 후속하는 임계 전압 변이 층은 집적 회로에 포함된 트랜지스터 중 적어도 일부의 임계 전압을 추가로 변화시키기 위해 유리하게 사용될 수 있다.
도 8의 제3 패널(803)의 구조체에 도달하기 위해, 도 8의 제2 패널(802)의 구조체로부터 시작하여, 캡 및 임의의 잔여 레지스트가 제거될 수 있고, 임계 전압 변이 층을 형성하는 단계(902)가 한 번 더 수행될 수 있다.
도 8의 제4 패널(804)은, 세 개의 상이한 영역(i, ii, iii)을 포함한 기판에 생추가 패터닝과 식각 단계가 생성될 수 있는 방법을 나타낸다: 제1 영역(i)은 비교적 두꺼운 임계 전압 변이 층을 갖고, 임계 전압 변이 층을 형성하는 두 개의 별개의 단계(902)를 사용하여 형성되고; 제2 영역(ii)은 비교적 얇은 임계 전압 변이 층을 갖고, 임계 전압 변이 층을 형성하는 단일 단계(902)를 사용하여 형성되고; 제3 영역(iii)은 임계 전압 변이 층을 포함하지 않는다. 각각의 상이한 영역(i,ii,iii)에서, 상이한 임계 전압을 갖는 MOS 트랜지스터가 만들어질 수 있는데, 이는 이들이 임계 전압 변이 층이 없거나, 소량의 임계 전압 변이 층, 또는 대량의 임계 전압 변이 층을 포함하기 때문이다.
도 8의 제4 패널(904)에 따른 구조체에 도달하기 위해, 도 8의 제3 패널(803) 구조체로부터 시작해서 다음 단계가 도 9의 방법에서 수행될 수 있다: 레지스트 증착, 레지스트 노출, 및 레지스트 현상을 포함한 패터닝 단계(904); 캡을 선택적으로 에칭하고 상기 레지스트를 실질적으로 온전하게 남기는, APM과 같은 에천트를 사용하여 캡을 제거하는 캡 식각 단계(905); 및 캡과 기판을 실질적으로 온전하게 남기면서 임계 전압 변이 층을 선택적으로 식각하는 HPM과 같은 에천트를 사용하여, 임계 전압 변이 층(906)을 식각하고, 그 이후에 예를 들어 APM을 사용하여 캡과 임의의 잔여 레지스트가 제거될 수 있는 단계.
임계 전압 변이 층(902)을 형성하는 단계로부터 레지스트 및 나머지 캡(907)을 제거하는 단계는 필요에 따라, 예를 들어, 상이한 임계 전압 변이 층 두께를 갖는 임의의 바람직한 수의 영역에 도달하기 위해, 1회, 2회, 3회, 4회, 또는 5회 반복(909)될 수 있음을 이해할 것이다. 도 9의 방법이 적절한 수의 반복(909)을 거치고 난 후, 방법은 종료되고(908), 기판은 추가 처리를 진행할 수 있다.
전술한 본 개시의 예시적 구현예는 본 발명의 범주를 제한하지 않는데, 그 이유는 이들 구현예는 본 발명의 구현예의 예시일 뿐이기 때문이며, 이는 첨부된 청구범위 및 그의 법적 균등물에 의해 정의된다. 임의의 균등한 구현예는 본 발명의 범주 내에 있도록 의도된다. 확실하게, 본원에 나타내고 설명된 것 외에도, 설명된 요소의 대안적인 유용한 조합과 같은 본 발명의 다양한 변경은 설명으로부터 당업자에게 분명할 수 있다. 이러한 변경예 및 구현예도 첨부된 청구범위의 범주 내에 있는 것으로 의도된다.
Claims (20)
- 임계 전압 변이 층을 증착하기 위한 방법으로서, 상기 방법은,
- 실리콘과 산소를 포함한 실리콘 산화물 표면을 포함하는 표면을 포함한 기판을, 반응기 챔버 내에 제공하는 단계;
- 주기적 증착 공정에 의해 상기 실리콘 산화물 표면 상에 임계 전압 변이 층을 증착하는 단계;를 포함하되,
상기 임계 전압 변이 층은 란타나이드, 이트륨, 및 스칸듐으로부터 선택된 원소를 포함하고,
상기 주기적 증착 공정은 하나 이상의 사이클을 포함하되, 상기 사이클은,
전구체를 전구체 펄스로 상기 반응 챔버에 제공하는 단계; 및
반응물을 반응물 펄스로 상기 반응 챔버에 제공하는 단계;를 포함해서, 상기 기판 상에 임계 전압 변이 층을 형성하는, 방법. - 임계 전압 변이 층을 증착하기 위한 방법으로서, 상기 방법은,
- 고 유전율(high-k) 유전체 표면을 포함한 표면을 포함하는 기판을, 반응기 챔버 내에 제공하는 단계;
- 주기적 증착 공정에 의해 상기 고 유전율 유전체 표면 상에 임계 전압 변이 층을 증착하는 단계;를 포함하되,
상기 임계 전압 변이 층은 란타나이드, 이트륨, 및 스칸듐으로부터 선택된 원소를 포함하고,
상기 주기적 증착 공정은 하나 이상의 사이클을 포함하되, 상기 사이클은,
전구체를 전구체 펄스로 상기 반응 챔버에 제공하는 단계; 및
반응물을 반응물 펄스로 상기 반응 챔버에 제공하는 단계;를 포함해서, 상기 기판 상에 임계 전압 변이 층을 형성하는, 방법. - 제1항 또는 제2항에 있어서, 상기 임계 전압 변이 층은 스칸듐을 포함하고, 상기 전구체는 스칸듐 전구체를 포함하는, 방법.
- 제3항에 있어서, 상기 스칸듐 전구체는 하나 이상의 시클로펜타디에닐 리간드 및 하나 이상의 아미디네이트 리간드를 포함하는, 방법.
- 제3항 또는 제4항에 있어서, 상기 임계 전압 변이 층은 스칸듐 칼코지나이드를 포함하고, 상기 반응물은 칼코지나이드를 포함하는, 방법.
- 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 임계 전압 변이 층은 스칸듐 산화물을 포함하고, 상기 반응물은 산소, 오존, 과산화수소, 및 물로 이루어진 목록으로부터 선택된 산소 반응물을 포함하는, 방법.
- 제6항에 있어서, 상기 산소 반응물은 물인, 방법.
- 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 임계 전압 변이 층은 스칸듐 황화물을 포함하고, 상기 반응물은 황 반응물을 포함하는, 방법.
- 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 임계 전압 변이 층은 스칸듐 셀레나이드를 포함하고, 상기 반응물은 셀레늄 반응물을 포함하는, 방법.
- 제1항 또는 제2항에 있어서, 상기 임계 전압 변이 층은 세륨을 포함하고, 상기 전구체는 세륨 전구체를 포함하는 방법.
- 제10항에 있어서, 상기 세륨 전구체는 세륨 디케토네이트, 세륨 아미디네이트, 세륨 시클로펜타디에닐, 세륨 알콕사이드, 및 세륨 알킬실릴아민으로 이루어진 목록으로부터 선택되는, 방법.
- 제10항 또는 제11항에 있어서, 상기 임계 전압 변이 층은 세륨 칼코지나이드를 포함하고, 상기 반응물은 칼코젠을 포함한 칼코지나이드 반응물인 방법.
- 제12항에 있어서, 상기 임계 전압 변이 층은 세륨 산화물을 포함하고, 상기 칼코지나이드 반응물은 H2O, O3, H2O2, O2, 산소 라디칼, 및 산소 이온으로 이루어진 목록으로부터 선택된 산소 반응물인, 방법.
- 제10항 또는 제11항에 있어서, 상기 임계 전압 변이 층은 세륨 붕소화물을 포함하고, 상기 반응물은 하이드로보란; 알킬보란; 할로보란; 및 이의 아민, 에테르, 알코올, 티올, 및 디알킬 황화물로 이루어진 목록으로부터 선택된 붕소 반응물을 포함하는, 방법.
- 제1항 또는 제2항에 있어서, 상기 임계 전압 변이 층은 이트륨을 포함하고, 상기 전구체는 이트륨 전구체를 포함하는, 방법.
- 제15항에 있어서, 상기 이트륨 전구체는 알킬-치환된 시클로펜타디에닐 리간드 및 아미디네이트 리간드를 포함하는, 방법.
- 제15항 또는 제16항에 있어서, 상기 반응물은 H2O, H2O2, O2, O3, 산소 라디칼들, 및 산소 이온들로 이루어진 목록으로부터 선택되는, 방법.
- 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 임계 전압 변이 층의 두께는 적어도 0.03 nm 내지 최대 1.0 nm인, 방법.
- 제1항 내지 제18항 중 어느 한 항에 있어서, 상기 주기적 증착 공정 후에, 상기 기판은 적어도 300°C 내지 최대 600°C의 온도에서 수소 및 질소를 포함하는 분위기에서 어닐링을 받는, 방법.
- 시스템으로서,
하나 이상의 반응 챔버;
전구체를 포함한 전구체 가스 공급원;
반응물을 포함한 반응물 가스 공급원;
배기 공급원; 및
제어기를 포함하되,
상기 제어기는 제1항 내지 제19항 중 어느 한 항에 따른 방법을 수행하기 위해 상기 하나 이상의 반응 챔버 중 적어도 하나로의 가스 흐름을 제어하도록 구성되는, 시스템.
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