KR20210024421A - 주기적 증착 공정에 의해 기판 표면 상에 몰리브덴 질화물 막을 증착하는 방법 및 이와 관련된 몰리브덴 질화물 막을 포함한 반도체 소자 구조 - Google Patents

주기적 증착 공정에 의해 기판 표면 상에 몰리브덴 질화물 막을 증착하는 방법 및 이와 관련된 몰리브덴 질화물 막을 포함한 반도체 소자 구조 Download PDF

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molybdenum nitride
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에릭 크리스토퍼 스티븐스
뷰샨 조프
샨카르 스와미나탄
찰스 데젤라
치 셰
주세페 알레시오 베르니
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에이에스엠 아이피 홀딩 비.브이.
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Abstract

기판의 표면 상에 몰리브덴 질화물 막을 증착하는 방법이 개시된다. 본 방법은, 기판을 반응 챔버 내에 제공하는 단계; 및 주기적 증착 공정의 단위 증착 사이클을 하나 이상 수행함으로써 기판 표면 상에 몰리브덴 금속막을 바로 증착시키는 단계를 포함할 수 있되, 단위 증착 사이클은 몰리브덴 할라이드 전구체를 포함한 제1 기상 반응물과 기판을 접촉시키는 단계; 및 질소 전구체를 포함한 제2 기상 반응물과 기판을 접촉시키는 단계를 포함할 수 있다. 몰리브덴 질화물 막을 포함한 반도체 소자 구조가 또한 개시된다.

Description

주기적 증착 공정에 의해 기판 표면 상에 몰리브덴 질화물 막을 증착하는 방법 및 이와 관련된 몰리브덴 질화물 막을 포함한 반도체 소자 구조{METHODS FOR DEPOSITING A MOLYBDENUM NITRIDE FILM ON A SURFACE OF A SUBSTRATE BY A CYCLICAL DEPOSITION PROCESS AND RELATED SEMICONDUCTOR DEVICE STRUCTURES INCLUDING A MOLYBDENUM NITRIDE FILM}
관련 출원의 상호 참조
본 출원은, 2019년 8월 23일에 출원되고 "주기적 증착 공정에 의해 기판 표면 상에 몰리브덴 질화물 막을 증착하는 방법 및 이와 관련된 몰리브덴 질화물 막을 포함한 반도체 소자 구조"로 명명된 미국 가출원 특허 번호 제62/891,254호에 우선권을 주장하며, 본원에 참조로 포함된다. 본 출원은, 2019년 8월 23일에 출원되고 "기판 표면 위에 다결정질 몰리브덴 막을 형성하는 방법 및 이와 관련된 다결정질 몰리브덴 질화물 막을 포함한 구조"로 명명된 미국 가출원 특허 번호 제62/891,247호에 관한 것으로 이의 전체 내용이 본원에 참조로 포함된다.
기술분야
본 개시는 일반적으로 기판 표면 상에 몰리브덴 질화물 막을 증착하는 방법 및 주기적 증착 공정에 의해 몰리브덴 질화물 막을 증착하는 구체적인 방법에 관한 것이다. 본 개시는 또한 일반적으로 몰리브덴 질화물 막을 포함한 반도체 소자 구조에 관한 것이다.
상보성 금속 산화물 반도체(CMOS) 기술은 종래에는 n형 및 p형 폴리실리콘을 게이트 전극 물질로서 활용하였다. 그러나, 도핑된 폴리실리콘은 최첨단 기술 분기점을 위한 이상적인 게이트 전극 물질이 아닐 수 있다. 예를 들어, 도핑된 폴리실리콘은 전도성이지만, 바이어스 조건 하에서 캐리어가 공핍될 수 있는 표면 영역이 여전히 있을 수 있다. 이 공핍 영역은, 흔히 게이트 공핍으로 지칭되는 추가 게이트 절연체 두께로서 나타날 수 있고 동등한 산화물 두께에 기여할 수 있다. 게이트 공핍 영역은 수 옹스트롬(Å) 정도로 얇을 수 있지만, 최첨단 기술 분기점에서 게이트 산화물 두께가 감소함에 따라 게이트 공핍 영역의 두께는 중요해질 수 있다. 또한, 폴리실리콘은 NMOS 및 PMOS 소자 모두에 대해 이상적인 유효 일함수(eWF)를 나타내지 않는다. 도핑된 폴리실리콘의 비이상적인 유효 일함수를 극복하기 위해, 문턱 전압 조절 이온 주입이 활용될 수 있다. 그러나, 최첨단 기술 분기점에서 소자의 기하학적 형상이 감소함에 따라, 문턱 전압 조절 이온 주입 공정은 점점 복잡해질 수 있다.
도핑된 폴리실리콘 게이트 전극 관련 문제를 극복하기 위해, 비이상적인 도핑된 폴리실리콘 게이트 물질은, 예를 들어 금속, 금속 질화물 및 금속 탄화물과 같은 대안적인 물질로 대체될 수 있다. 예를 들어, 금속 질화물 막의 특성은 NMOS와 PMOS 소자 모두에 대해 보다 이상적인 유효 일함수를 제공하기 위해 활용될 수 있고, 여기서 게이트 전극의 유효 일함수, 즉 전자를 추출하는 데 필요한 에너지는 반도체 물질의 장벽 높이와 양립할 수 있다. 예들 들어, PMOS 소자의 경우, 유효 일함수는 약 5.0 내지 5.2 eV이고, NMOS 소자의 경우, 유효 일함수는 약 4.1 내지 4.3 eV이다.
따라서, 바람직한 유효 일함수를 갖는 NMOS 및 PMOS 소자 모두를 위해 전기 비저항이 낮은 게이트 전극을 형성하는 방법이 요구된다.
본 발명의 내용은 선정된 개념을 단순화된 형태로 소개하기 위해 제공된다. 이들 개념은 하기의 본 발명의 예시적 구현예의 상세한 설명에 더 상세하게 기재되어 있다. 본 발명의 내용은 청구된 요지의 주된 특징 또는 필수적인 특징을 구분하려는 의도가 아니며 청구된 요지의 범주를 제한하기 위해 사용하려는 의도 또한 아니다.
일부 구현예에서, 주기적 증착 공정에 의해 기판 표면 상에 몰리브덴 질화물 막을 증착하는 방법이 제공된다. 상기 방법은, 기판을 반응 챔버 내에 제공하는 단계; 및 주기적 증착 공정 중 하나 이상의 단위 증착 사이클을 수행함으로써 상기 기판 표면 상에 몰리브덴 금속막을 바로 증착시키는 단계를 포함할 수 있되, 상기 단위 증착 사이클은 몰리브덴 할라이드 전구체를 포함한 제1 기상 반응물과 상기 기판을 접촉시키는 단계; 및 질소 전구체를 포함한 제2 기상 반응물과 상기 기판을 접촉시키는 단계를 포함한다.
본 개시의 일부 구현예에서, 몰리브덴 질화물 막을 포함한 반도체 소자 구조가 제공된다. 본 개시의 반도체 소자 구조는, 반도체 채널 영역; 및 상기 반도체 채널 영역 상에 바로 배치된 게이트 스택 구조를 포함할 수 있되, 상기 게이트 스택 구조는, 상기 반도체 채널 영역 상에 바로 배치된 게이트 유전체; 및 상기 게이트 유전체 상에 바로 배치된 몰리브덴 질화물 막을 포함한다.
선행 기술에 비해 달성되는 장점 및 본 발명을 요약하기 위해, 본 발명의 특정 목적 및 장점이 앞서 본원에 기술되었다. 물론, 모든 목적 및 장점들이 본 발명의 임의의 특별한 구현예에 따라 반드시 달성되는 것이 아니라는 것을 이해하여야 한다. 따라서, 예들 들어 당업자는, 본 발명이, 본원에 교시 또는 제안될 수 있는 다른 목적들 또는 장점들을 반드시 달성하지 않고서, 본원에 교시되거나 제시된 바와 같은 하나의 장점 또는 여러 장점들을 달성하거나 최적화하는 방식으로 구현되거나 수행될 수 있다는 것을 인식할 것이다.
이들 구현예 모두는 본원에 개시된 본 발명의 범주 내에 있는 것으로 의도된다. 본 발명은 개시된 임의의 특정 구현예(들)에 한정되지 않으며, 이들 및 다른 구현예들은 첨부된 도면들을 참조하는 특정 구현예들의 다음의 상세한 설명으로부터 당업자에게 용이하게 분명할 것이다.
본 명세서는 본 발명의 구현예로 간주되는 것을 특별히 지적하고 명백하게 주장하는 청구범위로 결론을 내지만, 본 개시의 구현예들의 장점들은 첨부한 도면들과 관련하여 읽을 때 본 개시의 구현예들의 특정 예의 설명으로부터 더욱 쉽게 확인될 수 있고, 도면들 중:
도 1은, 본 개시의 구현예에 따라 예시적 공정 흐름을 나타내고 몰리브덴 질화물 막을 증착하기 위한 주기적 증착 공정을 설명한다.
도 2는, 본 개시의 구현예에 따라 예시적 공정 흐름을 나타내고 몰리브덴 질화물 막을 증착하기 위한 추가적인 주기적 증착 공정을 설명한다.
도 3은, 본 개시의 구현예에 따라 예시적 공정 흐름을 나타내고 몰리브덴 질화물 막을 증착하기 위한 추가적인 주기적 증착 공정을 설명한다.
도 4는 본 개시의 구현예에 따라 증착된 다수의 몰리브덴 질화물 막의 전기 비저항을 다양한 두께에서 나타낸다.
도 5는, 티타늄 테트라클로라이드 전구체를 사용하여 증착된 다양한 두께의 티타늄 질화물 막의 전기 비저항과 비교해서, 유전체 상에 바로 증착된 다수의 몰리브덴 질화물 막의 전기 비저항을 다양한 두께에서 나타낸다.
도 6은 본 개시의 구현예에 따라 증착된 예시적 몰리브덴 질화물 막으로부터 얻은 X선 회절(XRD) 데이터를 나타낸다.
도 7은 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막을 포함한 예시적인 반도체 소자 구조의 단면도를 개략적으로 나타낸다.
도 8은 본 개시의 구현예에 따라 몰리브덴 질화물 막을 포함한 추가적인 반도체 소자 구조의 단면도를 개략적으로 나타낸다.
도 9는 본 개시의 구현예에 따라 증착된 다양한 두께의 몰리브덴 질화물 막을 포함한 다양한 게이트 스택의 유효 일함수를 나타낸다.
도 10은 본 개시의 구현예에 따라 증착된 다양한 두께의 추가적인 몰리브덴 질화물 막의 유효 일함수를 나타낸다.
도 11은 본 개시의 구현예에 따라 몰리브덴 질화물 막을 포함한 예시적인 반도체 소자 구조의 개략도를 나타낸다.
도 12는 본 개시의 구현예에 따라 몰리브덴 질화물 막을 포함한 예시적인 반도체 소자 구조의 개략도를 추가적으로 나타낸다.
도 13은 본 개시의 구현예에 따라 몰리브덴 질화물 막을 증착하도록 구성된 반응 시스템의 개략도를 나타낸다.
특정 구현예 및 실시예가 아래에 개시되었지만, 당업자는 본 발명이 구체적으로 개시된 구현예 및/또는 본 발명의 용도 및 이들의 명백한 변형물 및 균등물을 넘어 확장된다는 것을 이해할 것이다. 따라서, 개시된 발명의 범주는 후술되는 구체적인 개시된 구현예에 의해 제한되지 않도록 의도된다.
본원에 제시된 예시는 임의의 특정한 물질, 구조, 또는 소자의 실제 뷰를 의도하려 하는 것은 아니며, 단지 본 발명의 구현예를 설명하기 위해 사용되는 이상화된 표현이다.
본원에서 사용되는 바와 같이, 용어 "기판"은, 사용될 수 있는, 또는 그 위에 소자, 회로, 또는 막이 형성될 수 있는, 임의의 하부 재료 또는 재료들을 지칭할 수 있다.
본원에서 사용되는 바와 같이, 용어 "주기적 증착"은 반응 챔버 내로 둘 이상의 전구체(반응물)를 순차적으로 도입시켜 기판 위에 막을 증착하는 것을 지칭할 수 있으며 원자층 증착(ALD) 및 주기적 화학 기상 증착(주기적 CVD)과 같은 증착 기술을 포함한다.
본원에서 사용되는 바와 같이, 용어 "주기적 화학 기상 증착"은 막을 증착시키기 위해 기판 상에서 반응 및/또는 분해되는 둘 이상의 휘발성 전구체에 기판이 순차적으로 노출되는 임의의 공정을 지칭할 수 있다.
본원에서 사용되는 바와 같이, 용어 "원자층 증착"(ALD)은 증착 사이클, 바람직하게는, 복수의 연속 증착 사이클이 반응 챔버에서 수행되는 기상 증착 공정을 지칭할 수 있다. 일반적으로, 각각의 단위 증착 사이클 중에 전구체는 증착 표면(예, 기판 표면, 또는 이전 ALD 사이클로부터의 재료와 같이 이전에 증착된 하부 표면)에 화학 흡착되고, 추가적인 전구체와 쉽게 반응하지 않는(즉, 자기 제한적 반응) 단층 또는 서브 단층을 형성한다. 그 후, 필요하면 증착 표면 상에서 화학 흡착된 전구체를 원하는 재료로 전환시키는 용도로, 반응물(예, 다른 전구체 또는 반응 가스)을 후속해서 반응 챔버에 도입시킬 수 있다. 일반적으로, 이러한 반응물은 전구체와 더 반응할 수 있다. 또한, 각각의 단위 증착 사이클 중에 퍼지 단계도 사용할 수 있어, 반응 챔버로부터 과잉의 전구체를 제거하고/제거하거나, 화학 흡착된 전구체의 전환 이후 반응 챔버로부터 과잉의 반응물 및/또는 반응 부산물을 제거할 수 있다. 추가로, 본원에서 사용된 용어 "원자층 증착"은 전구체 조성물(들), 반응 가스, 및 퍼지(예, 불활성 캐리어) 가스의 교번 펄스로 수행되는 경우, "화학 기상 원자층 증착", "원자층 에피택시" (ALE), 분자 빔 에피택시(MBE), 가스 공급원 MBE, 유기금속 MBE, 및 화학적 빔 에피택시와 같은 관련 용어들에 의해 지정된 공정을 포함하는 것을 또한 의미한다.
본원에 사용된 바와 같이, 용어 "막"은 본원에 개시된 방법에 의해 형성된 임의의 물리적으로 연속인 또는 물리적으로 비연속인 구조 및 재료를 지칭할 수 있다. 예를 들어, "막"은 2D 재료, 나노적층체, 나노막대, 나노튜브 또는 나노입자를 포함하거나, 심지어 부분 또는 전체 분자층 또는 부분 또는 전체 원자층 또는 원자 및/또는 분자 클러스터를 포함할 수 있다. "막"은 핀홀을 갖는 재료 또는 층을 포함할 수 있지만, 여전히 적어도 부분적으로 물리적으로 연속일 수 있다.
본원에서 사용되는 바와 같이, 용어 "몰리브덴 질화물 막"은 적어도 몰리브덴 성분 및 질소 성분을 포함하는 막을 지칭할 수 있다.
본원에서 사용된 바와 같이, 용어 "몰리브덴 할라이드 전구체"는 적어도 몰리브덴 성분 및 할라이드 성분을 포함하는 반응물을 지칭할 수 있으며, 할라이드 성분은 염소 성분, 요오드 성분 또는 브롬 성분 중 하나 이상을 포함할 수 있다.
본원에 사용된 바와 같이, 용어 "몰리브덴 칼코지나이드 할라이드"는 적어도 몰리브덴 성분, 할라이드 성분 및 칼코겐 성분을 포함하는 반응물을 지칭할 수 있으며, 여기서 칼코겐은 산소(O), 황(S), 셀레늄(Se) 및 텔루륨(Te)을 포함하는 주기율표의 IV족 원소이다.
본원에 사용된 바와 같이, 용어 "몰리브덴 옥시할라이드"는 적어도 몰리브덴 성분, 산소 성분 및 할라이드 성분을 포함하는 반응물을 지칭할 수 있다.
본원에 사용된 바와 같이, 용어 "환원제"는 산화 환원 화학 반응에서 다른 종에 전자를 제공하는 반응물을 지칭할 수 있다.
본원에서 사용된 바와 같이, 용어 "결정질 막"은 결정 구조가 적어도 단거리 범위 정렬 또는 심지어 장거리 범위 정렬을 나타내는 막을 지칭할 수 있으며, 단결정질 막 및 다결정질 막을 포함한다.
본원에서 사용되는 바와 같이, 용어 "비정질 막"은 결정질 막에서 관찰되는 것과 같은 결정 구조의 정렬을 실질적으로 전혀 나타내지 않는 막을 지칭할 수 있다.
본원에서 사용되는 바와 같이, 용어 "가스"는 증기 또는 기화된 고체 및/또는 기화된 액체를 지칭할 수 있고 단일 가스 또는 가스 혼합물로 구성될 수 있다.
본 개시의 구현예는 몰리브덴 질화물 막을 증착하기 위해 사용될 수 있는 방법 및 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막을 포함한 관련 반도체 소자 구조를 포함한다. 본 개시의 일부 구현예에서, 몰리브덴 질화물 막은, 예를 들어 게이트 스택의 일부, 예컨대 게이트 전극의 적어도 일부를 트랜지스터 소자 구조에 형성할 수 있다. 몰리브덴 질화물 막을 기반으로 한 게이트 전극은, PMOS 및 NMOS 소자 둘 모두에 대해 바람직한 유효 일함수를 갖는 게이트 스택을 제공할 수 있다.
게이트 전극의 형성에 사용되었던 기존의 일함수 금속은, 그들의 적합하지 않은 유효 일함수 값으로 인해 한계를 가질 수 있다. 예들 들어, 물질의 유효 일함수는 그 두께의 함수로서 변할 수 있는 것으로 알려져 있다. 따라서, 최첨단 기술 분기점에서 소자의 기하 구조가 감소함에 따라, 대응하는 소자 막의 두께, 예컨대 게이트 전극의 일함수 금속(들)은 또한 전체 게이트 스택의 유효 일함수 값과 연관된 변화를 갖는 두께에서 감소할 수 있다. 게이트 스택의 유효 일함수의 이러한 변화는 NMOS 및 PMOS 소자 구조 모두에 있어서 비이상적인 유효 일함수를 생성할 수 있다.
본 개시의 일부 구현예에서, 증착된 몰리브덴 질화물 막의 전기 비저항은, 예를 들어 몰리브덴 질화물 막이 게이트 전극, 라이너 재료(예, 메모리 응용 분야), 장벽층 물질, 캡핑 물질, 또는 접촉층의 일부로서 활용될 수 있는 응용 응용 분야에서와 같이, 반도체 소자 효율을 개선하는 데 있어서 중요한 파라미터일 수 있다. 전술한 바와 같이, 차세대 기술 분기점은 막 두께의 감소를 요구할 수 있다. 그러나, 전도성 막의 막 두께가 감소됨에 따라, 전도성 막의 전기 비저항은 증가할 수 있고, 이와 연관된 반도체 소자 구조에서 효율 손실을 유도한다. 비제한적인 예로서, 본 개시의 몰리브덴 질화물 막은, 반도체 소자 구조에 현재 사용되는 공통적인 티타늄 질화물 막에 대한 대체물로 사용될 수 있다. 따라서, 본 개시의 몰리브덴 질화물 막은, 견줄만한 두께의 티타늄 질화물 막에서 일반적으로 달성되는 전기 비저항과 비교하면 더 낮은 전기 비저항을 가질 수 있다.
따라서, 본 개시의 구현예는 주기적 증착 공정에 의해 기판 표면 상에 바로 몰리브덴 질화물 막을 증착하는 방법을 포함할 수 있다. 상기 방법은, 기판을 반응 챔버 내에 제공하는 단계; 및 주기적 증착 공정 중 하나 이상의 단위 증착 사이클을 수행함으로써 상기 기판 표면 상에 몰리브덴 금속막을 바로 증착시키는 단계를 포함할 수 있되, 상기 단위 증착 사이클은 몰리브덴 할라이드 전구체를 포함한 제1 기상 반응물과 상기 기판을 접촉시키는 단계; 및 질소 전구체를 포함한 제2 기상 반응물과 상기 기판을 접촉시키는 단계를 포함한다.
본원에 개시된 기판 표면 상에 바로 몰리브덴 질화물 막을 증착시키는 방법은, 예를 들어 원자층 증착(ALD) 또는 주기적 화학 기상 증착(주기적 CVD)과 같은 주기적 증착 공정을 포함할 수 있다.
주기적 증착 공정의 비제한적이고 예시적인 구현예는 원자층 증착(ALD)을 포함할 수 있고, ALD는 일반적으로 자기 제한적 반응에 기반하며, 이에 의해 교대 순차적인 반응물 펄스가 단위 증착 사이클당 약 하나의 원자(또는 분자) 단층을 증착하기 위해 사용된다. 증착 조건 및 전구체는 통상적으로 자기 포화 반응을 제공하도록 선택되어, 하나의 반응물의 흡착된 층이 동일한 반응물의 기상 반응물과 비반응성인 표면 종결부를 남긴다. 후속적으로 기판은 이전의 종결부와 반응하는 상이한 반응물과 접촉되어, 연속된 증착을 가능하게 한다. 따라서, 교번 펄스의 각각의 사이클은 통상적으로 원하는 재료를 약 단일층 이하로 남긴다. 그러나 전술된 바와 같이, 당업자는 하나 이상의 ALD 사이클에서, 예를 들어 공정의 교번 특성에도 불구하고 일부 기상 반응이 발생하는 경우, 단일층보다 많은 재료가 증착될 수 있음을 인식할 것이다.
기판 표면 상에 바로 몰리브덴 질화물 막을 증착하기 위해 이용되는 예시적 ALD형 공정에서, 단위 증착 사이클은, 기판을 제1 기상 반응물에 노출시키는 단계, 임의의 미반응된 제1 반응물 및 반응 부산물을 반응 챔버로부터 제거하는 단계, 및 기판을 제2 기상 반응물에 노출시키는 단계, 이어서 제2 제거 단계를 포함할 수 있다. 본 개시의 일부 구현예에서, 제1 기상 반응물은 몰리브덴 할라이드 전구체를 포함할 수 있고 제2 기상 반응물은 질소 전구체를 포함할 수 있다.
반응물 사이의 기상 반응을 방지하고 자기 포화 표면 반응을 가능하게 하도록, 전구체는 아르곤(Ar) 또는 질소(N2)와 같은 불활성 가스에 의해 분리될 수 있다. 그러나, 일부 구현예에서 기판은 제1 기상 반응물 및 제2 기상 반응물을 개별적으로 접촉시키도록 이동될 수 있다. 반응은 자기 포화되기 때문에, 기판의 엄격한 온도 제어 및 전구체의 정확한 주입양 제어는 요구되지 않을 수 있다. 그러나, 기판 온도는 입사 가스 종이 단층으로 응축되지 않거나 표면에서 분해되지 않도록 하는 것이 바람직하다. 잉여 화학 물질 및 반응 부산물이 존재하는 경우, 기판이 다음 반응 화학 물질과 접촉하기 전에 이들은, 예를 들어 반응 공간을 퍼지하거나 기판을 이동함으로써 기판 표면으로부터 제거된다. 원하지 않는 가스 분자들은 불활성 퍼지 가스의 도움으로 반응 공간으로부터 효과적으로 방출될 수 있다. 진공 펌프는 퍼지를 돕는 데 사용될 수 있다.
주기적 증착 공정을 수행할 수 있는 반응기는, 본원에 설명된 바와 같이 몰리브덴 질화물 막을 증착하기 위해 활용될 수 있다. 이러한 반응기는, 전구체를 제공하도록 구성된 ALD 반응기뿐만 아니라 CVD 반응기를 포함한다. 일부 구현예에 따라, 샤워헤드 반응기가 사용될 수 있다. 일부 구현예에 따라, 크로스 플로우, 배치, 미니배치 또는 공간 ALD 반응기가 사용될 수 있다.
본 개시의 일부 구현예에서, 배치식 반응기가 사용될 수 있다. 일부 구현예에서, 수직형 배치식 반응기가 사용될 수 있다. 예를 들어, 수직형 배치식 반응기는 반응 챔버, 및 반응 챔버 내부 또는 외부로 10 내지 200매의 기판의 배치를 지지하도록 구성된 보트를 이동시키도록 구성되고 배열된 엘리베이터를 포함할 수 있다. 다른 구현예에서, 배치식 반응기는 10매 이하의 웨이퍼, 8매 이하의 웨이퍼, 6매 이하의 웨이퍼, 4매 이하의 웨이퍼 또는 2매 이하의 웨이퍼를 수용하도록 구성된 미니 배치식 반응기를 포함한다. 배치식 반응기가 사용되는 일부 구현예에서, 웨이퍼 대 웨이퍼 비-균일도는 3%(1 시그마) 미만, 2% 미만, 1% 미만 또는 심지어 0.5% 미만이다.
본원에서 설명된 예시적인 주기적 증착 공정은, 클러스터 툴에 연결된 반응기 또는 이와 관련된 반응 챔버(들)에서 선택적으로 수행될 수 있다. 클러스터 툴에서, 각각의 반응 챔버는 한 유형의 공정에 전용되기 때문에, 각각의 모듈 내 반응 챔버의 온도는 일정하게 유지될 수 있으며, 이로부터 각각의 공정이 실행되기 전에 기판이 공정 온도로 가열되는 반응기에 비해 처리량이 향상된다. 추가적으로 클러스터 툴에서는, 기판 사이의 원하는 공정 압력까지 반응 챔버를 펌핑하는 시간이 줄어들 수 있다. 본 개시의 일부 구현예에서, 본원에 개시된 몰리브덴 질화물 막을 증착하기 위한 예시적인 주기적 증착 공정은, 다수의 반응 챔버를 포함하는 클러스터 툴에서 수행될 수 있으며, 각각의 개별 반응 챔버는 기판을 개별적인 전구체 가스에 노출시키는 데 사용될 수 있으며, 기판은 다수의 전구체에 노출시키기 위해 상이한 반응 챔버 사이에서 이송될 수 있으며, 기판의 이송은 기판의 오염을 방지하기 위해 제어된 분위기 하에서 수행된다. 본 개시의 일부 구현예에서, 본원에 설명된 주기적 증착 공정은 다수의 반응 챔버를 포함하는 클러스터 툴에서 수행될 수 있으며, 각각의 개별 반응 챔버는 기판을 다른 온도로 가열하도록 구성될 수 있다.
독립형 반응기는 로드록이 장착될 수 있다. 이러한 경우, 각각의 공정 실행 사이에 반응 챔버를 냉각할 필요가 없다.
본 개시의 일부 비제한적인 구현예에 따라, ALD 공정은 기판 표면 상에 바로 몰리브덴 질화물 막을 증착시키기 위해 사용될 수 있다. 본 개시의 일부 구현예에서, 각각의 ALD 단위 사이클은 두 개의 별개 증착 단계를 포함할 수 있다. 단위 증착 사이클의 제1 단계("몰리브덴 단계")에서, 기판 표면 상에 증착을 원하는 기판 표면은, 기판 표면 상으로 화학 흡착하는 몰리브덴 전구체를 포함한 제1 기상 반응물과 접촉할 수 있고, 기판 표면 상에 반응물 종의 대략 단일층 이하를 형성한다. 단위 증착 사이클의 제2 단계("질소 단계")는 기판 표면 상에 증착을 원하는 기판 표면은, 질소 전구체를 포함한 제2 기상 반응물과 접촉할 수 있다.
기판 표면 상에 바로 몰리브덴 질화물 막을 증착하기 위한 예시적인 주기적 증착 공정은, 기판 표면 상에 몰리브덴 질화물 막을 증착하기 위한 예시적인 원자층 증착 공정(100)을 나타낸 도 1을 참조로 이해될 수 있다.
보다 상세하게, 도 1은 주기적 증착 페이즈(105)를 포함한 예시적인 몰리브덴 질화물 증착 공정(100)을 나타낸다. 예시적인 원자층 증착 공정(100)은, 기판을 반응 챔버 내에 제공하고 원하는 증착 온도로 기판을 가열하는 단계를 포함한 공정 블록(110)으로 시작할 수 있다.
본 개시의 일부 구현예에서, 기판은, 예를 들어 수직형 트렌치, 수평형 트렌치, 수직형 갭 피처, 수평형 갭 피처 및/또는 핀 구조와 같은 고 종횡비 피처를 포함한 패터닝된 기판 또는 평면 기판을 포함할 수 있다. 기판은 반도체 재료, 유전체 재료 및 금속 재료를 포함하지만 이에 제한되지 않는 하나 이상의 재료를 포함할 수 있다. 기판은, 또한 반도체 표면, 유전체 표면, 및 금속성 표면을 포함하지만 이에 제한되지 않는 하나 이상의 노출된 표면을 포함할 수 있다.
일부 구현예에서, 기판은 실리콘(Si), 게르마늄(Ge), 게르마늄주석(GeSn), 실리콘게르마늄(SiGe), 실리콘게르마늄주석(SiGeSn), 실리콘카바이드(SiC), 또는 III-V족 반도체 재료를 포함할 수 있다.
일부 구현예에서, 기판은 유전체 재료, 예컨대 실리콘 함유 유전체 재료 및 금속 산화물 유전체 재료를 포함할 수 있으나 이에 제한되지 않는다. 일부 구현예에서, 기판은 하나 이상의 실리콘 함유 유전체 재료/표면, 예컨대 실리콘 디옥사이드(SiO2), 실리콘 서브옥사이드, 실리콘 나이트라이드(Si3N4), 실리콘 옥시나이트라이드(SiON), 실리콘 옥시카바이드(SiOC), 실리콘 옥시카바이드나이트라이드(SiOCN), 실리콘 카본나이트라이드(SiCN)를 포함할 수 있으나 이에 제한되지 않는다. 일부 구현예에서, 기판은 하나 이상의 금속 산화물 재료/표면, 예컨대 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 탄탈륨 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO2), 티타늄 옥사이드(TiO2), 하프늄 실리케이트(HfSiOx) 및 란타늄 옥사이드(La2O3)를 포함할 수 있으나, 이에 제한되지 않는다.
일부 구현예에서, 기판은 엔지니어링된 기판을 포함할 수 있고, 여기서 표면 반도체 층이 그 사이에 배치된 중간 매립 옥사이드(BOX)를 갖는 벌크 지지체 위에 배치된다.
패터닝된 기판은 기판 표면 속으로 또는 위로 형성되는 반도체 소자 구조를 포함할 수 있는 기판을 포함할 수 있다. 예를 들어, 반도체 소자 구조는 예컨대 트랜지스터 및/또는 메모리 요소와 같이 부분적으로 제작된 반도체 소자 구조를 포함할 수 있다. 일부 구현예에서, 기판은 단결정질 표면 및/또는 하나 이상의 이차 표면을 포함할 수 있고, 상기 이차 표면은 비단결정질 표면, 예를 들어 다결정질 표면 및/또는 비정질 표면을 포함할 수 있다.
증착용 반응 챔버는 원자층 증착 반응 챔버 또는 화학 기상 증착 챔버 또는 본원에서 전술한 임의의 반응 챔버일 수 있다.
공정 블록(110)(도 1)의 일부 구현예에서, 기판은 후속의 주기적 증착 페이즈(105)를 위한 증착 온도로 가열될 수 있다. 예를 들어, 기판은 약 700℃ 미만, 또는 약 600℃ 미만, 또는 약 500℃ 미만, 또는 약 400℃ 미만, 또는 약 300℃ 미만, 또는 심지어 약 200℃ 미만의 기판 온도로 가열될 수 있다. 일부 구현예에서, 주기적 증착 공정(100) 중의 기판 온도는 약 200℃ 내지 700℃, 또는 약 350℃ 내지 600℃, 또는 약 450℃ 내지 550℃일 수 있다.
원하는 증착 온도, 즉 원하는 기판 온도를 달성하는 것 이외에, 예시적인 주기적 증착 공정(100)은 막 증착 동안 반응 챔버 내의 압력을 또한 조절할 수 있다. 예를 들어, 일부 구현예에서, 예시적인 주기 증착 공정(100)은 300 Torr 미만, 또는 200 Torr 미만, 또는 100 Torr 미만 또는 50 Torr 미만, 또는 30 Torr 미만, 또는 10 Torr 미만, 또는 5 Torr 미만, 또는 심지어 2 Torr 미만의 반응 챔버 압력으로 조절된 반응 챔버 내에서 수행될 수 있다. 일부 구현예에서, 증착 동안 반응 챔버 내의 압력은 약 2 Torr 내지 300 Torr, 또는 약 30 Torr 내지 80 Torr의 압력으로 조절될 수 있다.
기판을 원하는 증착 온도로 가열하고 반응 챔버 내의 압력을 조절할 때, 예시적인 주기적 증착 공정(100)(예, ALD 공정)은 공정 블록(120)에 의해 주기적 증착 페이즈(105)로 계속할 수 있으며, 이는 몰리브덴 할라이드 전구체, 즉 몰리브덴 전구체를 포함한 제1 기상 반응물과 기판을 접촉시키는 단계를 포함한다.
본 개시의 일부 구현예에서, 상기 몰리브덴 할라이드 전구체는 몰리브덴 클로라이드 전구체, 몰리브덴 브로마이드 전구체 또는 몰리브덴 요오드 전구체를 포함할 수 있다. 예를 들어, 비제한적인 예로서, 몰리브덴 클로라이드는 몰리브덴 펜타클로라이드(MoCl5), 또는 몰리브덴 헥사클로라이드(MoCl6) 중 하나 이상을 포함할 수 있다.
일부 구현예에서, 몰리브덴 할라이드 전구체는, 예를 들어 몰리브덴 옥시클로라이드, 몰리브덴 옥시요오드 및/또는 몰리브덴 옥시브로마이드를 포함하는 군으로부터 선택된 몰리브덴 옥시할라이드 전구체와 같은 몰리브덴 칼코지나이드 할라이드 전구체를 포함할 수 있다. 일부 구현예에서, 몰리브덴 전구체는, 몰리브덴(V) 트리클로라이드 옥사이드(MoOCl3), 몰리브덴(VI) 테트라클로라이드 옥사이드(MoOCl4), 또는 몰리브덴(IV) 디클로라이드 디옥사이드(MoO2Cl2) 중 하나 이상을 포함한 몰리브덴 옥시클로라이드를 포함할 수 있다.
대안적인 구현예에서, 제1 기상 반응물, 즉 몰리브덴 전구체는, 예를 들어 Mo(NMe2)4, Mo(NEt2)4, Mo2(NMe2)6, Mo(tBuN)2(NMe2)2, Mo(tBuN)2(NEt2)2, Mo(NEtMe)4, Mo(NtBu)2(StBu)2, Mo(NtBu)2(iPr2AMD)2 Mo(thd)3, MoO2(acac)-, MoO2(thd)2, 및/또는 MoO2(iPr2AMD)2와 같은 유기금속 몰리브덴 전구체를 포함할 수 있다. 제1 기상 반응물은, 시클로펜타디에닐(Cp) 리간드, η6-아렌 리간드, 및 예를 들어 Mo(CO)6, Mo(Cp)2H2, Mo(iPrCp)2H2, Mo(η6-에틸벤젠)2, MoCp(CO)2(η3-알릴), MoCp(CO)2(NO), Mo(벤젠)2, MoCp2Cl2, 및 MoCp(NMe)3뿐만 아니라 이들의 변형물과 같은 카르보닐 리간드를 함유한 것을 포함하나 이에 제한되지 않는 유기금속 몰리브덴 화합물을 포함할 수 있다.
본 발명의 적어도 하나의 구현예에서, 제1 기상 반응물은 비스(터트부틸이미도)비스(디메틸아미노) 몰리브덴(VI)을 포함할 수 있다. 제1 기상 반응물은 제2 기상 반응물과 반응할 수 있고, 여기서 제2 기상 반응물은 암모니아 가스를 포함할 수 있다. 최종 몰리브덴 질화물 막은 pMOS 일함수 금속 응용에 적합한 일함수 값, 비저항, 및 플랫밴드 시프트를 가질 수 있다. 이는, 예를 들어 티타늄 또는 바나듐과 비교하면, 몰리브덴의 전기 음성도가 더 높은 것에 부분적으로 기인할 수 있기 때문이다. 또한, 몰리브덴 질화물의 더 낮은 비저항은 더 높은 유효 일함수를 가능하게 한다.
본 개시의 일부 구현예에서, 몰리브덴 할라이드 전구체와 기판을 접촉시키는 단계는 약 0.1 초 내지 약 60 초, 약 0.1 초 내지 약 10 초, 또는 심지어 약 0.5 초 내지 약 5.0 초의 접촉 시간을 포함할 수 있다. 추가적으로, 몰리브덴 할라이드 전구체와 기판을 접촉시키는 단계 중에, 몰리브덴 할라이드 전구체의 유량은 1000 sccm 미만, 또는 500 sccm 미만, 또는 100 sccm 미만, 또는 10 sccm 미만 또는 심지어 1 sccm 미만일 수 있다. 또한, 몰리브덴 할라이드 전구체와 기판을 접촉시키는 단계 중에, 몰리브덴 전구체의 유량은 약 1 내지 2000 sccm, 약 5 내지 1000 sccm, 또는 약 10 내지 약 500 sccm 범위일 수 있다.
도 1의 공정(100)에 의해 나타낸 바와 같이, 몰리브덴 질화물 막을 증착하기 위한 예시적인 주기적 증착 공정은 반응 챔버를 퍼지함으로써 계속될 수 있다. 예를 들어, 과잉의 몰리브덴 할라이드 전구체 및 반응 부산물이 있다면, 예를 들어 불활성 가스로 펌핑함으로써 기판의 표면으로부터 제거될 수 있다. 본 개시의 일부 구현예에서, 퍼지 공정은, 기판 표면이 약 5 초 미만, 또는 약 3 초 미만, 또는 약 2 초 미만, 약 2 내지 5 초의 시간 동안 퍼지되는 퍼지 사이클을 포함할 수 있다. 과잉의 몰리브덴 할라이드 전구체 및 임의의 가능한 반응 부산물은 반응 챔버와 유체 연통하는 펌핑 시스템에 의해 생성된 진공의 도움으로 제거될 수 있다. 본 개시의 일부 구현예에서, 기판을 제1 기상 반응물과 접촉시키는 단계 이후의 퍼지 사이클은 생략될 수 있다.
예시적인 주기적 증착 공정(100)은 공정 블록(130)에 의해 주기적 증착 페이즈(105)의 제2 단계로 계속할 수 있고, 이는 기판을 제2 기상 반응물과 접촉시키고, 특히 질소 전구체를 포함한 제2 기상 반응물과 기판을 접촉시키는 단계를 포함한다("질소 단계").
본 개시의 일부 구현예에서, 질소 전구체는 질소 분자(N2), 암모니아(NH3) 히드라진(N2H4), 히드라진 유도체, 질소 기반 플라즈마 중 적어도 하나를 포함할 수 있다. 일부 구현예에서, 히드라진 유도체는 다음 중 적어도 하나를 포함한 알킬-히드라진을 포함할 수 있다: 터트부틸히드라진(C4H9N2H3), 메틸히드라진(CH3NHNH2), 1,1-디메틸히드라진((CH)3)2N2H2), 1,2-디메틸히드라진, 에틸히드라진, 1,1-디에틸히드라진, 1-에틸-1-메틸히드라진, 이소프로필히드라진, 페닐히드라진, 1,1-디페닐히드라진, 1,2-디페닐히드라진, N-아미노피페리딘, N-아미노피롤, N-아미노피페리딘, N-아미노피롤, N-아미노피롤리딘, N-메틸-N-페닐히드라진, 1-아미노-1,2,3,4-테트라히드로퀴놀린, N-아미노피페라진, 1,1-디벤질히드라진, 1,2-디벤질히드라진, 1-에틸-1-페닐히드라진, 1-아미노아제페인, 1-메틸-1-(m-톨릴)히드라진, 1-에틸-1-(p-톨릴)히드라진, 1-아미노이미다졸, 1-아미노-2,6-디메틸피페리딘, N-아미노아지리딘, 또는 아조-터트-부탄. 일부 구현예에서, 질소 기반 플라즈마는 질소 함유 가스에 RF 전력을 인가하여 생성될 수 있고, 질소 기반 플라즈마는 질소 원자(N), 질소 이온, 질소 라디칼, 및 질소의 여기 종을 포함할 수 있다. 일부 구현예에서, 질소 기반 플라즈마는, 예컨대 추가 가스의 첨가에 의해 추가적인 반응성 종을 추가로 포함할 수 있다.
본 개시의 일부 구현예에서, 질소 전구체와 기판을 접촉시키는 단계는, 약 0.01 초 내지 약 180 초, 약 0.05 초 내지 약 60 초, 또는 약 0.1 초 내지 약 10.0 초의 접촉 시간을 포함할 수 있다. 일부 구현예에서, 기판은 60 초 미만, 또는 30 초 미만, 또는 15초 미만, 또는 심지어 5 초 미만의 시간 동안 질소 전구체에 노출될 수 있다. 일부 구현예에서, 기판은 5초 내지 60초, 또는 5초 내지 30초 동안 질소 전구체에 노출될 수 있다. 또한, 질소 전구체와 기판을 접촉시키는 동안, 질소 전구체의 유량은 30 slm 미만, 또는 15 slm 미만, 또는 10 slm 미만, 또는 5 slm 미만, 또는 2 slm 미만, 또는 심지어 1 slm 미만일 수 있다. 또한, 질소 전구체와 기판을 접촉시키는 동안, 질소 전구체의 유량은 약 0.1 내지 30 slm, 약 2 내지 15 slm, 또는 2 slm 이상일 수 있다.
기판을 질소 전구체와 접촉시킬 시, 예시적인 주기적 증착 공정(100)은 본원에 전술한 바와 같이 반응 챔버를 퍼지함으로써 진행될 수 있다. 본 개시의 일부 구현예에서, 기판을 질소 전구체와 접촉시키는 단계 이후의 퍼지 사이클은 생략될 수 있다.
예시적인 주기적 증착 공정(100)의 주기적 증착 페이즈(105)는 결정 게이트(140)로 계속할 수 있되, 결정 게이트(140)는 증착된 몰리브덴 질화물 막의 평균 막 두께에 의존한다. 예를 들어, 몰리브덴 질화물 막이 원하는 소자 응용을 위해 불충분한 평균 두께로 증착되는 경우, 주기적 증착 페이즈(105)는 공정 블록(120)으로 돌아가고 추가 단위 증착 사이클을 계속함으로써 반복될 수 있으며, 단위 증착 사이클은 기판을 몰리브덴 할라이드 전구체와 접촉시키는 단계(공정 블록(120)), 반응 챔버를 퍼지하는 단계, 기판을 질소 전구체와 접촉시키는 단계(공정 블록(130)), 및 반응 챔버를 다시 퍼지하는 단계를 포함할 수 있다. 일부 구현예에서, 주기적 증착 페이즈(105)의 단위 증착 사이클은 전구체의 도입 후에 퍼지 사이클을 생략할 수 있다.
주기적 증착 페이즈(105)의 단위 증착 사이클은 몰리브덴 질화물 막의 원하는 평균 막 두께를 기판 위에 증착할 때까지 1회 이상 반복될 수 있다. 일단 몰리브덴 질화물 막이 원하는 평균 막 두께로 증착되면, 예시적인 주기적 증착 공정(100)은 공정 블록(150)을 통해 빠져 나올 수 있고, 기판은 그 위에 증착된 몰리브덴 질화물 막을 갖고, 예를 들어 반도체 소자 구조의 형성을 위한 공정 처리를 더 받을 수 있다.
본 개시의 일부 구현예에서, 제1 기상 반응물(예, 몰리브덴 전구체) 및 제2 기상 반응물(예, 질소 전구체)과 기판을 접촉시키는 순서는, 기판이 제2 기상 반응물과 먼저 접촉하고 이어서 제1 기상 반응물과 접촉하는 순서일 수 있음을 이해해야 한다. 또한, 일부 구현예에서, 예시적인 주기적 증착 공정(100)의 주기적 증착 페이즈(105)는 기판을 제2 기상 반응물과 1 회 이상 접촉시키기 전에 기판을 제1 기상 반응물과 1 회 이상 접촉시키는 단계를 포함할 수 있다. 또한, 일부 구현예에서, 예시적인 주기적 증착 공정(100)의 주기적 증착 페이즈(105)는 기판을 제1 기상 반응물과 1 회 이상 접촉시키기 전에 기판을 제2 기상 반응물과 1 회 이상 접촉시키는 단계를 포함할 수 있다.
일부 구현예에서, 본원에 설명된 주기적 증착 공정은 하이브리드 ALD/CVD 또는 주기적 CVD 공정을 포함할 수 있다. 예를 들어 일부 구현예에서, ALD 공정의 성장 속도는 CVD 공정에 비해 낮을 수 있다. 성장 속도를 증가시키는 하나의 접근법은 ALD 공정에서 통상적으로 사용되는 것보다 높은 기판 온도에서 작동시켜, 일부 부분에 화학 기상 증착 공정을 유발할 수 있으나, 전구체의 순차적 도입의 장점을 여전히 가지며, 이러한 공정을 주기적 CVD라고 지칭될 수 있다. 일부 구현예에서, 주기적 CVD 공정은 2개 이상의 전구체를 반응 챔버에 도입하는 단계를 포함할 수 있으며, 반응 챔버 내 2개 이상의 전구체 사이의 중첩 시간일 수 있어서 증착의 ALD 성분 및 증착의 CVD 성분 양쪽을 초래한다. 예를 들어, 주기적 CVD 공정은 반응 챔버 안으로 제1 전구체의 연속적인 흐름 및 반응 챔버 안으로 제2 전구체의 주기적 펄스화를 포함할 수 있다.
일부 구현예에서, 몰리브덴 질화물 막을 증착하기 위해 사용된 주기적 증착 페이즈는 단위 증착을 포함할 수 있고, 이는 환원제를 포함한 제3 기상 반응물과 기판을 접촉시키는 단계를 추가로 포함한다. 비제한적인 예로서, 일부 구현예에서, 질소 전구체 및 환원제는 반응 챔버 안으로 공유입될 수 있고, 즉 기판은 질소 전구체 및 환원제와 동시에 접촉된다. 비제한적인 추가 예시로서, 일부 구현예에서, 질소 전구체 및 환원제는 별도의 가스 펄스로서 반응 챔버 안으로 도입될 수 있고, 예를 들어 퍼지 사이클은, 기판을 질소 전구체와 접촉시키는 단계와 기판을 환원제와 접촉시키는 단계의 공정 사이에서 수행될 수 있다.
보다 상세하게, 도 2는 몰리브덴 질화물 증착 공정에 사용된 예시적인 주기적 증착 공정(200)을 나타낸다. 예시적인 공정(200)은 주기적 증착 페이즈(205)를 포함할 수 있고, 이는 공정 블록(230)을 포함하고, 여기서 기판은 질소 전구체 및 환원제 전구체를 포함하는 가스와 접촉되고, 즉 질소 전구체 및 환원제 전구체는 동시에 기판에 노출된다.
예시적인 주기적 증착 공정(200)은, 기판을 반응 챔버 내에 제공하고 원하는 증착 온도로 기판을 가열하는 단계를 포함한 공정 블록(210)으로 시작할 수 있다. 공정 블록(210)은 도 1의 공정 블록(110)과 실질적으로 동일할 수 있으므로, 공정 블록(210)의 설명은 간결성을 위해 반복되지 않는다.
예시적인 주기적 증착 공정(200)은 주기적 증착 페이즈(205)로 계속할 수 있고, 이는 공정 블록(220)으로 시작할 수 있고, 이는 기판을 몰리브덴 할라이드 전구체와 접촉시키는 단계를 포함한다. 공정 블록(220)은 도 1의 공정 블록(120)과 실질적으로 동일할 수 있으므로, 공정 블록(220)의 설명은 간결성을 위해 반복되지 않는다.
예시적인 주기적 증착 공정(200)(도 2)은, 도 1의 예시적인 공정(100)과 관련하여 전술한 바와 같이 반응 챔버를 퍼지함으로써 계속될 수 있다. 본 개시의 일부 구현예에서, 몰리브덴 할라이드 전구체와 기판을 접촉시키는 단계 이후의 퍼지 사이클은 생략될 수 있다.
예시적인 주기적 증착 공정(200)은 주기적 증착 페이즈(205)의 제2 단계를 공정 블록(230)으로 계속할 수 있고, 이는 질소 전구체 및 환원제를 포함한 가스와 기판을 접촉시키는 단계를 포함한다. 즉, 기판은, 질소 전구체 및 환원제 모두를 포함한 가스와 접촉할 수 있다. 본 발명의 적어도 하나의 구현예에서, 기판과 접촉하는 단일 가스는, 질소 전구체 및 환원제 둘 모두일 수 있다.
일부 구현예에서, 질소 전구체는 도 1의 공정 블록(130)과 관련하여 전술한 질소 전구체 중 하나 이상을 포함할 수 있고, 따라서, 예시적인 공정(200)에서 사용될 수 있는 질소 전구체(들)는 간략성을 위해 두 번 설명되지 않는다.
본 개시의 일부 구현예에서, 기판은 질소 전구체 및 환원제를 포함한 가스와 약 0.01 초 내지 약 180 초, 약 0.05 초 내지 약 60 초, 또는 약 0.1 초 내지 약 10.0 초, 또는 60 초 미만, 또는 30 초 미만, 또는 15초 미만 또는 심지어 5초 미만의 시간 동안 접촉할 수 있다. 일부 구현예에서, 기판은 질소 전구체 및 환원제를 포함한 가스에 약 5초 내지 60초, 또는 약 5초 내지 30초 동안 노출될 수 있다. 또한, 질소 전구체 및 환원제를 모두 포함한 가스와 기판을 접촉시키는 동안, 질소 전구체의 유량은 30 slm 미만, 또는 15 slm 미만, 또는 10 slm 미만, 또는 5 slm 미만, 또는 2 slm 미만, 또는 1 slm 미만, 또는 심지어 약 1 slm 내지 30 slm일 수 있다. 또한, 환원제의 유량은 30 slm 미만, 또는 15 slm 미만, 또는 10 slm 미만, 또는 5 slm 미만, 또는 2 slm 미만, 심지어 약 2 slm 내지 30 slm일 수 있다.
예시적인 주기적 증착 공정(200)은 본원에 전술한 바와 같이 반응 챔버를 퍼지함으로써 진행될 수 있다. 본 개시의 일부 구현예에서, 기판을 질소 전구체/환원제와 접촉시키는 단계 이후의 퍼지 사이클은 생략될 수 있다.
예시적인 주기적 증착 공정(200)의 주기적 증착 페이즈(205)는 결정 게이트(240)로 계속할 수 있되, 결정 게이트(240)는 증착된 몰리브덴 질화물 막의 평균 막 두께에 의존한다. 예를 들어, 몰리브덴 질화물 막이 특정한 소자 응용을 위해 불충분한 평균 막 두께로 증착되는 경우, 주기적 증착 페이즈(205)는 공정 블록(220)으로 돌아가고 추가 단위 증착 사이클을 계속함으로써 반복될 수 있으며, 단위 증착 사이클은, 기판을 몰리브덴 할라이드 전구체와 접촉시키는 단계(공정 블록(220)), 반응 챔버를 퍼지하는 단계, 기판을 질소 전구체 및 환원제 전구체를 포함한 가스와 접촉시키는 단계(공정 블록(230)), 및 반응 챔버를 다시 퍼지하는 단계를 포함할 수 있다. 일부 구현예에서, 주기적 증착 페이즈(205)의 단위 증착 사이클은 전구체의 도입 후에 퍼지 사이클을 생략할 수 있다.
주기적 증착 페이즈(205)의 단위 증착 사이클은, 몰리브덴 질화물 막의 원하는 평균 막 두께를 기판 위에 증착할 때까지 1회 이상 반복될 수 있다. 일단 몰리브덴 질화물 막이 원하는 평균 막 두께로 증착되면, 예시적인 주기적 증착 공정(200)은 공정 블록(250)을 통해 빠져 나올 수 있고, 기판은 그 위에 증착된 몰리브덴 질화물 막을 갖고, 예를 들어 소자 구조의 형성을 위한 공정 처리를 더 받을 수 있다.
본 개시의 일부 구현예에서, 몰리브덴 할라이드 전구체, 그리고 질소 전구체 및 환원제를 포함한 가스와 기판을 접촉시키는 순서는 기판이 먼저 질소 전구체 및 환원제를 포함한 가스와 이어서 몰리브덴 할라이드 전구체와 접촉하도록 구성될 수 있음을 이해해야 한다. 또한, 일부 구현예에서, 예시적 공정(200)의 주기적 증착 페이즈(205)는, 질소 전구체 및 환원제 모두를 포함한 가스와 기판을 1 회 이상 접촉시키기 전에 기판을 몰리브덴 할라이드 전구체와 1 회 이상 접촉시키는 단계를 포함할 수 있다. 또한, 일부 구현예에서, 예시적 공정(200)의 주기적 증착 페이즈(205)는, 기판을 몰리브덴 할라이드 전구체와 1회 이상 접촉시키기 이전에 기판을 질소 전구체 및 환원제를 포함한 가스와 1회 이상 접촉시키는 단계를 포함할 수 있다.
일부 구현예에서, 몰리브덴 질화물 막의 증착을 위해 사용되는 예시적인 주기적 증착 공정은, 질소 전구체 및 환원제의 별도의 펄스를 포함할 수 있고, 예를 들어 퍼지 사이클은 기판을 질소 전구체와 접촉시키는 단계 및 기판을 환원제와 접촉시키는 단계 사이에서 수행될 수 있다.
보다 상세하게, 도 3은 주기적 증착 페이즈(305)를 포함한 예시적인 주기적 증착 공정(300)을 나타낸다. 일부 구현예에서, 주기적 증착 페이즈(305)는, 기판을 질소 전구체와 접촉시키기 위한 공정 블록(330), 및 기판을 환원제와 접촉시키기 위한 공정 블록(340)을 포함할 수 있고, 즉 기판은 질소 전구체 및 환원제에 별도로 노출될 수 있다.
예시적인 주기적 증착 공정(300)은, 기판을 반응 챔버 내에 제공하고 원하는 증착 온도로 기판을 가열하는 단계를 포함한 공정 블록(310)으로 시작할 수 있다. 공정 블록(310)은 도 1의 공정 블록(110)과 실질적으로 동일할 수 있으므로, 공정 블록(310)의 설명은 간결성을 위해 반복되지 않는다.
예시적인 주기적 증착 공정(300)은 주기적 증착 페이즈(305)로 계속할 수 있고, 이는 공정 블록(320)으로 시작할 수 있고, 이는 기판을 몰리브덴 할라이드 전구체와 접촉시키는 단계를 포함한다. 공정 블록(320)은 도 1의 공정 블록(120)과 실질적으로 동일할 수 있으므로, 공정 블록(220)의 설명은 간결성을 위해 반복되지 않는다.
예시적인 주기적 증착 공정(300)의 예시적인 주기적 증착 페이즈(305)(도 3)는, 도 1의 예시적인 공정(100)과 관련하여 전술한 바와 같이 반응 챔버를 퍼지함으로써 계속될 수 있다. 본 개시의 일부 구현예에서, 기판을 몰리브덴 할라이드 전구체와 접촉시키는 단계 이후의 퍼지 사이클은 생략될 수 있다.
예시적인 주기적 증착 공정(300)(도 3)은 주기적 증착 페이즈(305)의 제2 단계를 공정 블록(330)으로 계속할 수 있고, 이는 질소 전구체와 기판을 접촉시키는 단계를 포함한다. 공정 블록(330)은 도 1의 공정 블록(130)과 실질적으로 동일할 수 있으므로, 공정 블록(330)의 설명은 간결성을 위해 반복되지 않는다.
공정(300)의 예시적인 주기적 증착 페이즈(300)(도 3)은, 도 1의 예시적인 공정(100)과 관련하여 전술한 바와 같이 반응 챔버를 퍼지함으로써 계속될 수 있다. 본 개시의 일부 구현예에서, 기판을 질소 전구체와 접촉시키는 단계 이후의 퍼지 사이클은 생략될 수 있다.
예시적인 주기적 증착 공정(300)은 주기적 증착 페이즈(305)의 제3 단계를 공정 블록(340)으로 계속할 수 있고, 이는 환원제와 기판을 접촉시키는 단계를 포함한다. 본 개시의 일부 구현예에서, 환원제 전구체는 공정 블록(230)과 관련하여 전술한 것으로부터 선택될 수 있고, 따라서 공정(220)에서 사용되는 환원제(들)는 간결성을 위해 반복되지 않는다.
본 개시의 일부 구현예에서, 기판은 환원제와 약 0.01 초 내지 약 180 초, 약 0.05 초 내지 약 60 초, 또는 약 0.1 초 내지 약 10.0 초, 또는 60 초 미만, 또는 30 초 미만, 또는 15초 미만 또는 심지어 5초 미만의 시간 동안 접촉할 수 있다. 일부 구현예에서, 기판은 환원제 전구체에 약 5초 내지 60초, 또는 약 5초 내지 30초 동안 노출될 수 있다. 또한, 환원제와 기판을 접촉시키는 동안, 환원제의 유량은 100 slm 미만, 또는 50 slm 미만, 또는 25 slm 미만, 또는 10 slm 미만, 또는 5 slm 미만, 또는 심지어 약 5 slm 내지 100 slm일 수 있다.
예시적인 주기적 증착 공정(300)(도 3)은, 도 1의 예시적인 공정(100)과 관련하여 전술한 바와 같이 반응 챔버를 퍼지함으로써 계속될 수 있다. 본 개시의 일부 구현예에서, 기판을 환원제와 접촉시키는 단계 이후의 퍼지 사이클은 생략될 수 있다.
예시적인 공정(300)의 주기적 증착 페이즈(305)(도 3)는 결정 게이트(350)로 계속할 수 있되, 결정 게이트(350)는 증착된 몰리브덴 질화물 막의 평균 막 두께에 의존한다. 예를 들어, 몰리브덴 질화물 막이 원하는 소자 응용을 위해 불충분한 평균 막 두께로 증착되는 경우, 주기적 증착 페이즈(305)는 공정 블록(320)으로 돌아가고 추가 단위 증착 사이클을 계속함으로써 반복될 수 있으며, 단위 증착 사이클은 기판을 몰리브덴 할라이드 전구체와 접촉시키는 단계(공정 블록(320)), 반응 챔버를 퍼지하는 단계, 기판을 질소 전구체와 접촉시키는 단계(공정 블록(330)), 반응 챔버를 퍼지하는 단계, 기판을 환원제와 접촉시키는 단계(공정 블록(340)), 및 반응 챔버를 다시 퍼지하는 단계를 포함할 수 있다. 일부 구현예에서, 주기적 증착 페이즈(305)의 단위 증착 사이클은 전구체의 도입 후에 퍼지 사이클을 생략할 수 있다.
주기적 증착 페이즈(305)의 단위 증착 사이클은 몰리브덴 질화물 막의 원하는 평균 막 두께를 기판 위에 증착할 때까지 1회 이상 반복될 수 있다. 일단 몰리브덴 질화물 막이 원하는 평균 막 두께로 증착되면, 예시적인 주기적 증착 공정(300)은 공정 블록(360)을 통해 빠져 나올 수 있고, 기판은 그 위에 증착된 몰리브덴 질화물 막을 갖고, 예를 들어 소자 구조의 형성을 위한 공정 처리를 더 받을 수 있다.
본 개시의 일부 구현예에서, 기판을 몰리브덴 할라이드 전구체, 질소 전구체, 및 환원제를 접촉시키는 순서는, 임의의 개념적 서열 순서로 수행될 수 있고, 도 3에 나타낸 서열 순서에 의해 제한되지 않을 수 있음을 이해해야 한다. 또한, 몰리브덴 할라이드 전구체, 질소 전구체, 또는 환원제와 같은 특정 전구체와 기판을 접촉시키는 단계는, 주기적 증착 페이즈(305)의 후속 공정 블록을 수행하기 전에 1회 이상 반복될 수 있다.
본 개시의 예시적인 증착 공정은 약 0.05 Å/사이클 내지 약 10 Å/사이클, 약 0.5 Å/사이클 내지 약 5 Å/사이클, 또는 심지어 약 0.5 Å/사이클 내지 2 Å/사이클의 성장 속도로 기판 표면 상에 바로 몰리브덴 질화물 막을 증착할 수 있다. 일부 구현예에서, 기판 표면 상에 바로 몰리브덴 질화물 막의 성장 속도는 약 0.5 Å/사이클 초과, 약 1 Å/사이클 초과, 또는 심지어 약 2 Å/사이클 초과이다. 본 개시의 일부 구현예에서, 몰리브덴 질화물 막은, 300°C 내지 700°C, 또는 400°C 내지 500°C, 또는 심지어 450°C 미만의 증착 온도, 즉 기판 온도에서 0.5 Å/사이클 내지 1 Å/사이클, 또는 0.8 Å/사이클 내지 1 Å/사이클의 성장 속도로 증착될 수 있다.
본원에 개시된 방법에 의해 증착된 몰리브덴 질화물 막은 물리적으로 연속 막일 수 있다. 일부 구현예에서, 몰리브덴 질화물 막은 약 100 Å 미만, 또는 약 60 Å 미만, 또는 대략 50 Å 미만, 또는 대략 40 Å 미만, 또는 대략 30 Å 미만, 또는 대략 20 Å 미만, 또는 심지어 대략 20 Å 내지 100 Å의 평균 막 두께에서 물리적으로 연속일 수 있다.
일부 구현예에서, 막이 물리적으로 연속일 수 있는 평균 막 두께는, 막이 전기적으로 연속하는 두께와 동일하지 않을 수 있으며, 그 반대일 수도 있다.
일부 구현예에서, 본원에 개시된 방법에 따라 증착된 몰리브덴 질화물 막은 40 Å 미만, 또는 30 Å 미만, 또는 20 Å 미만, 또는 10 Å 미만, 또는 심지어 약 10 Å 내지 40 Å의 평균 막 두께에서 물리적으로 연속일 수 있다. 즉, 몰리브덴 질화물 막은 40 Å 미만, 또는 30 Å 미만, 또는 20 Å 미만, 또는 10 Å 미만, 또는 심지어 약 10 Å 내지 40 Å의 평균 막 폐쇄 두께를 가질 수 있다. 막이 물리적으로 연속일 수 있는 두께는 저 에너지 이온 산란(LEIS)을 이용하여 결정될 수 있다.
일부 구현예에서, 본 개시의 몰리브덴 질화물 막은 약 20 Å 내지 250 Å, 또는 약 50 Å 내지 200 Å, 또는 심지어 약 100 Å 내지 150 Å의 평균 막 두께를 가질 수 있다. 일부 구현예에서, 본 개시의 몰리브덴 질화물 막은 약 20 Å 초과, 또는 약 30 Å 초과, 또는 약 40 Å 초과, 또는 약 50 Å 초과, 또는 약 60 Å 초과, 또는 약 100 Å 초과, 또는 250 Å 초과, 또는 500 Å 초과, 또는 심지어 약 20 Å 내지 500 Å 사이의 평균 막 두께를 가질 수 있다. 일부 구현예에서, 본 개시의 몰리브덴 질화물 막은 약 250 Å 미만, 또는 약 100 Å 미만, 또는 약 50 Å 미만, 또는 약 25 Å 미만, 또는 약 10 Å 미만, 또는 약 5 Å 미만, 또는 약 5 Å 내지 250 Å의 평균 막 두께를 가질 수 있다.
일부 구현예에서, 본원에 개시된 공정에 따라 증착된 몰리브덴 질화물 막은, 낮은 전기 비저항성 몰리브덴 질화물 막을 포함할 수 있다. 보다 상세하게, 도 4는 본 개시의 구현예에 따라 증착된 다수의 몰리브덴 질화물 막의 전기 비저항을 다양한 두께로 나타내고, 400으로 표지된 데이터는 (도 1의) 주기적 증착 공정(100)에 의해 증착된 몰리브덴 질화물 막을 포함하고, 410으로 표지된 데이터는 (도 2의) 주기적 증착 공정(200)에 의해 증착된 몰리브덴 질화물 막을 포함하고, 420으로 표지된 데이터는 (도 3의) 주기적 증착 공정(300)에 의해 증착된 몰리브덴 질화물 막을 포함한다. 도 4의 전기 비저항 데이터를 조사하면, 공정(200)(410으로 표지된 데이터) 및 공정(300)(420으로 표지된 데이터)에서 환원제를 첨가하는 것이 몰리브덴 질화물 막의 전기 비저항을 감소시킨다는 것을 명확히 나타낸다. 또한, 도 4를 추가적으로 조사하면, 질소 전구체와 환원제의 펄스를 별도로 도입하는 단계(공정(300)/420으로 표지된 데이터)가, 질소 전구체 및 환원제의 공동 흐름을 활용하여(공정(200)/410으로 표지된 데이터) 증착된 몰리브덴 질화물 막과 비교해서, 증착된 몰리브덴 질화물 막의 전기 비저항을 더 감소시킨다.
비제한적인 예로서, 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막은 200 Å 미만의 평균 막 두께에서 750 μΩ-cm 미만의 전기 비저항, 또는 100 Å 미만의 평균 막 두께에서 750 μΩ-cm 미만의 전기 비저항, 또는 25 Å 미만의 평균 막 두께에서 1300 μΩ-cm 미만의 전기 비저항을 가질 수 있다.
비제한적인 추가 예로서, 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막은 200 Å 미만의 평균 막 두께에서 550 μΩ-cm 미만의 전기 비저항, 또는 100 Å 미만의 평균 막 두께에서 550 μΩ-cm 미만의 전기 비저항, 또는 25 Å 미만의 평균 막 두께에서 950 μΩ-cm 미만의 전기 비저항을 가질 수 있다.
비제한적인 추가 예로서, 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막은 200 Å 미만의 평균 막 두께에서 250 μΩ-cm 미만의 전기 비저항, 또는 100 Å 미만의 평균 막 두께에서 250 μΩ-cm 미만의 전기 비저항, 또는 25 Å 미만의 평균 막 두께에서 600 μΩ-cm 미만의 전기 비저항을 가질 수 있다.
일부 구현예에서, 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막은, 약 10 Å 내지 200 Å, 또는 약 20 Å 내지 100 Å 사이, 또는 약 20 Å 내지 50 Å의 평균 막 두께를 갖는 몰리브덴 질화물 막에 대해 250 μΩ-cm 내지 1000 μΩ-cm, 또는 250 μΩ-cm 내지 750 μΩ-cm, 또는 심지어 250 μΩ-cm 내지 500 μΩ-cm 사이의 전기 비저항을 가질 수 있다.
본 개시의 구현예에 의해 증착된 몰리브덴 질화물 막의 우수한 전기 비저항은, 본 개시의 구현예에 따라 유전체 기판 상에 증착된 다수의 몰리브덴 질화물 막의 전기 비저항을 다양한 두께에서 나타낸 도 5에 추가로 나타나 있다. 또한, 도 5는, 본 개시의 몰리브덴 막의 전기 비저항을, 티타늄 테트라클로라이드 전구체를 활용하여 증착된 다양한 두께의 종래 티타늄 질화물 막과 비교한다. 500으로 표지된 데이터는, 금속 전구체로서 티타늄 테트라클로라이드(TiCl4)를 사용하여 증착된 티타늄 질화물 막에 대응한다. 도 5에 나타낸 모든 막은 유전체 재료의 노출 표면 상에 증착된다.
보다 상세하게, 510으로 표지된 데이터는 실리콘 산화물 기판 상에 증착된 몰리브덴 질화물 막에 대응하고, 520으로 표지된 데이터는 하프늄 산화물(HfO2) 기판 상에 증착된 몰리브덴 질화물 막에 대응한다. 도 5에 나타낸 예시적인 몰리브덴 질화물 막은, 몰리브덴 할라이드 전구체로서 몰리브덴(IV) 디클로라이드 디옥사이드(MoO2Cl2), 질소 전구체로서 암모니아(NH3), 및 환원제로서 수소(H2)를 사용하여 약 500°C 미만의 증착 온도 즉 기판 온도에서 증착되었다.
도 5의 전기 비저항 데이터를 조사하면, 견줄만한 두께의 종래 티타늄 질화물 막의 전기 비저항과 비교하는 경우에 감소된 평균 막 두께에서 감소된 전기 비저항을 갖는, 본 개시의 몰리브덴 질화물 막을 명확하게 보여준다.
비제한적인 예로서, 본 개시의 몰리브덴 질화물 막은 50 Å 미만의 평균 막 두께에서 250 μΩ-cm 미만의 전기 비저항, 또는 40 Å 미만의 평균 막 두께에서 300 μΩ-cm 미만의 전기 비저항, 또는 25 Å 미만의 평균 막 두께에서 400 μΩ-cm 미만의 전기 비저항을 가질 수 있다. 일부 구현예에서, 본 개시의 몰리브덴 질화물 막은 50 Å 미만의 평균 막 두께에서 대략 250 μΩ-cm 내지 400 μΩ-cm의 전기 비저항을 가질 수 있다.
일부 구현예에서, 본원에 개시된 구현예에 따라 증착된 몰리브덴 질화물 막은 결정질 막 또는 비정질 막을 포함할 수 있다. 몰리브덴 질화물 막은 결정질인 특정 구현예에서, 몰리브덴 질화물 막은 MoN 상, 또는 Mo2N 상을 포함할 수 있다. 일부 구현예에서, 몰리브덴 질화물 막은 MoN 상 및 Mo2N 상 모두를 포함할 수 있다.
보다 상세하게, 도 6은 본 개시의 구현예에 따라 증착된 예시적인 몰리브덴 질화물 막으로부터 얻어진 x-선 회절(XRD) 데이터를 나타내고, 600으로 표지된 XRD 데이터는 (도 1의) 주기적 증착 공정(100)에 의해 증착된 몰리브덴 질화물 막을 포함하고, 610으로 표지된 XRD 데이터는 (도 2의) 주기적 증착 공정(200)에 증착된 몰리브덴 질화물 막을 포함하고, 620으로 표지된 XRD 데이터는 (도 3의) 주기적 증착 공정(300)에 의해 증착된 몰리브덴 질화물 막을 포함한다. 도 6의 XRD 데이터를 조사하면, 공정(100, 200, 또는 300)에 의해 증착된 몰리브덴 질화물 막에 대한 XRD 데이터와 상당한 차이가 없음을 나타낸다. 그러나, 도 6의 XRD 데이터에 대해 추가로 조사하면 630, 640, 650, 및 660으로 표지된 XRD 데이터에서 4개의 우세한 피크를 나타낸다. 630으로 표지된 XRD 피크는, (200) 결정 배향을 갖는 MoN 상과 (111) 결정 배향을 갖는 Mo2N 상(200)에 대응한다. 640으로 표시된 XRD 피크는, (200) 결정 배향을 갖는 MoN2 상에 대응한다. 650으로 표지된 XRD 피크는, (220) 결정 배향을 갖는 MoN 상과 (200) 결정 배향을 갖는 MoN2 상에 대응한다. 660으로 표지된 XRD 피크는, (222) 결정 배향을 갖는 MoN 상과 (311) 결정 배향을 갖는 Mo2N 상에 대응한다.
증착된 몰리브덴 질화물 막의 조성이 적어도 하나의 MoN 상 및 Mo2N 상을 포함한 구현예에서, 몰리브덴 질화물 막 내에 존재하는 Mo2N 상에 대해서 몰리브덴 질화물 막 내에 존재하는 MoN 상의 비율(MoN:Mo2N)은 본 개시의 주기적 증착 공정 동안 제어될 수 있다. 예를 들어, MoN:Mo2N 비는, 증착 온도, 반응 챔버 압력, 전구체 농도, 또는 추가 가스 종의 첨가를 포함하지만 이에 한정되지 않는, 몰리브덴 질화물 증착에 대한 주기적 증착 파라미터를 변경함으로써 가변할 수 있다.
일부 구현예에서, 몰리브덴 질화물의 MoN 상은 몰리브덴 질화물의 Mo2N 상에 대해 우선될 수 있고, 즉 MoN:Mo2N 비율이 증가한다.. 비제한적인 예로서, 증착 공정 안으로 환원제를 첨가함으로써 MoN 상은 Mo2N 상에 대해 우선적으로 증착될 수 있다.
본원에 개시된 예시적인 주기적 증착 방법은 또한 평균 r.m.s. 표면 조도가 개선된 몰리브덴 질화물 막을 증착할 수도 있다. 예를 들어, 일부 구현예에서, 몰리브덴 질화물 막은 (증착 상태에서) 평균 r.m.s 표면 조도(Ra)를 0.30 나노미터 미만, 또는 0.25 나노미터 미만, 또는 0.20 나노미터 미만, 또는 0.10 나노미터 미만, 또는 심지어 0.10 나노미터 내지 0.30 나노미터 미만으로 가질 수 있다. 증착 상태의 몰리브덴 질화물 막의 평균 r.m.s 표면 조도(Ra)는, 예를 들어 약 100 μm x 100 μm 의 표면 영역을 원자력 현미경(AFM)으로 스캐닝하여 결정될 수 있다.
일부 구현예에서, 몰리브덴 질화물 막의 표면 조도는, 몰리브덴 질화물 막의 평균 총 두께의 백분율 조도로써 표시될 수 있다. 예를 들어, 본 개시의 몰리브덴 질화물 막의 백분율 표면 조도는 10% 미만, 또는 5% 미만, 또는 3% 미만, 또는 2% 미만, 또는 1.5% 미만, 또는 심지어 1% 미만일 수 있다. 비제한적인 예로서, 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막은 약 100 Å의 평균 막 두께를 가질 수 있고, 여기서 몰리브덴 질화물 막은 4 Å 미만의 r.m.s 표면 조도(Ra)와 이에 대응하는 4% 미만의 표면 조도를 갖는다.
또한, 기판은 유전체 표면, 반도체 표면, 또는 금속성 표면 중 적어도 하나를 포함할 수 있다. 본원에서 사용되는 바와 같이, 용어 "유전체 표면"은, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄산화물과 같은 실리콘 함유 유전체 재료, 및 이들의 혼합물뿐만 아니라 금속 산화물을 포함하지만, 이에 제한되지 않는 유전체 재료의 표면을 지칭할 수 있다. 본원에서 사용되는 바와 같이, 용어 "금속성 표면"은 금속 표면, 금속 산화물 표면, 금속 규소화물 표면, 금속 질화물 표면 및 금속 탄화물 표면을 포함하나 이에 제한되지 않는 금속성 성분을 포함한 표면을 지칭할 수 있다. 일부 구현예에서, 기판은 유전체 표면과 금속성 표면 모두를 포함할 수 있고, 본 개시의 주기적 증착 공정은 유전체 표면과 금속성 표면 둘 모두 위에 바로, 즉 개재 핵생성 층의 사용 없이 몰리브덴 질화물 막을 증착하기 위해 사용될 수 있다.
본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막은 다양한 응용예에서 활용될 수 있다. 예를 들어, 몰리브덴 질화물 막은, 금속 종이 층간 유전체로 확산하는 것을 방지하기 위한 장벽층 재료로서, 또는 라이너 재료로서, 또는 반도체 소자 구조 상에 형성된 게이트 스택의 일부분으로서 활용될 수 있다.
비제한적인 예시적 구현예로서, 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막은 도 7에 나타낸 바와 같이, 백-엔드-오브-라인(BEOL) 금속화 응용 분야의 장벽 층으로서 사용될 수 있다. 보다 상세하게는, 도 7은 기판(702)을 포함해서 부분적으로 제조된 반도체 구조(700)를 나타내고 있고, 이는 부분적으로 제조되고/제조되거나 제조된 반도체 소자 구조, 예컨대 트랜지스터 및 메모리 요소(미도시)를 포함할 수 있다. 부분적으로 제조된 반도체 소자 구조(700)는 기판(702) 위에 형성된 유전체 재료(704)를 포함할 수 있고, 이 유전체 재료는 낮은 유전 상수 재료, 즉 저-k 유전체, 예컨대 실리콘 함유 유전체 또는 금속 옥사이드 유전체를 포함할 수 있다. 트렌치는 유전체 재료(704)에 형성될 수 있고 장벽 재료(706)가 트렌치의 표면 상에 배치될 수 있고, 장벽 재료는 금속 배선 재료(708)가 주변의 유전체 재료(704) 내로 확산하는 것을 방지하거나 실질적으로 방지한다. 본 개시의 일부 구현예에서, 장벽 재료(706)는 본원에 설명된 증착 공정에 의해 증착된 몰리브덴 질화물을 포함할 수 있다.
부분적으로 제조된 반도체 구조(700)는, 또한 기판(702) 내/상에 배치된 복수의 소자 구조를 전기적으로 상호 연결하기 위한 금속 배선 재료(708)를 포함할 수 있다. 일부 구현예에서, 금속 배선 재료(708)는 구리 또는 코발트를 포함할 수 있다. 또한, 캡핑층(710)은 금속 배선(708)의 상부 표면 위에 배치될 수 있다. 그러므로, 도 7을 참조하면, 반도체 소자 구조(700)는 금속 배선 재료(708)의 상부 표면 위에 바로 배치된 캡핑 층(710)을 또한 포함할 수 있다. 캡핑 층(710)은 금속 배선 재료(708)의 산화를 방지하기 위해, 그리고 중요하게는 금속 배선 재료(708)가 후속 제조 공정, 즉 멀티-레벨 배선 구조를 위한 후속 공정에서 부분적으로 제조된 반도체 구조(700) 위에 형성된 추가적인 유전체 재료 내로 확산되는 것을 방지하기 위해, 사용될 수 있다. 일부 구현예에서, 금속 배선 재료(708), 몰리브덴 질화물 장벽 층(706), 및 캡핑 층(710)은 집합적으로 기판(702) 내/상에 배치된 복수의 반도체 소자를 전기적으로 연결하기 위한 전극을 형성할 수 있다. 일부 구현예에서, 캡핑 층(710)은 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막을 포함할 수 있다.
추가의 비제한적인 예로서, 본 개시의 몰리브덴 질화물 막은 반도체 채널 영역 상에 형성된 게이트 스택에 게이트 전극의 적어도 일부를 포함할 수 있다. 보다 상세하게, 도 8은 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막을 포함한 반도체 소자 구조의 단면도를 개략적으로 나타낸다. 반도체 소자 구조(800)는, 소스 영역(802), 드레인 영역(804), 및 소스 영역(802)과 드레인 영역(804) 사이에 배치된 반도체 채널 영역(806)을 포함한 반도체 몸체(816)를 포함하는, 트랜지스터 구조를 포함할 수 있다.
일부 구현예에서, 반도체 소자 구조(800)는 NMOS 소자를 포함할 수 있고, 반도체 몸체(816)와 반도체 채널 영역(806) 모두는 p형으로 도핑될 수 있고, 소스 영역(802)과 드레인 영역(804) 모두는 n형으로 도핑될 수 있다. 대안적인 구현예에서, 반도체 소자 구조(800)는 PMOS 소자를 포함할 수 있고, 반도체 몸체(816)와 반도체 채널 영역(806) 모두는 n형으로 도핑될 수 있고, 소스 영역(802)과 드레인 영역(804) 모두는 p형으로 도핑될 수 있다. 일부 구현예에서, 반도체 몸체(816)는 실질적으로 단결정질 실리콘을 포함할 수 있다.
게이트 유전체(809) 및 게이트 전극(811)을 포함할 수 있는 게이트 스택(808)이 반도체 채널 영역(806) 위에 배치된다. 일부 구현예에서, 게이트 유전체는, 반도체 채널 영역(806) 상에 바로 배치된 실리콘 산화물 계면층(816), 및 계면층(816) 바로 위에 배치된 고-k 유전체 층(812)을 포함할 수 있다. 본 개시의 일부 구현예에서, 고-k 유전체 층(812)은, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 하프늄 규산염(HfSiOx), 란타늄 산화물(La2O3) 또는 이들의 혼합물/라미네이트 중 적어도 하나를 포함할 수 있다.
게이트 유전체(809) 위에 배치되고 일부 구현예에서는 게이트 유전체(809) 위에 바로 배치되는 것이, 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막(810)을 포함할 수 있는 게이트 전극(811)이다. 예를 들어, 몰리브덴 질화물 막(810) 위에 바로 배치될 수 있는 것이 게이트 전극(811)을 완료하기 위한 추가적인 금속 막(814)일 수 있고, 예를 들어, 추가적인 금속 막(814)은 전이금속 탄화물(예, 티타늄 탄화물), 또는 전이금속 질화물(예, 티타늄 질화물)을 포함할 수 있다.
본 개시의 일부 구현예에서, 반도체 채널 영역(806) 위에 배치된 게이트 스택(808)의 유효 일함수는, 몰리브덴 질화물 막(810)을 증착하기 위해 이용되는 증착 방법, 및 몰리브덴 질화물 막(810)의 평균 막 두께에 의해 조절될 수 있다. 예를 들어, 몰리브덴 질화물 막을 포함하는 게이트 스택(808)의 유효 일함수는 50 Å 미만, 40 Å 미만, 30 Å 미만, 또는 20 Å 미만, 또는 15 Å 미만, 또는 15 Å 내지 50 Å의 평균 몰리브덴 질화물 막 두께에 대해 약 4 eV 내지 약 5 eV, 또는 4 eV 초과, 또는 4.5 eV 초과, 또는 4.75 eV 초과일 수 있다.
그러므로, 일부 구현예에서, 몰리브덴 질화물 막은 반도체 채널 영역 상에 형성된 게이트 스택의 일부를 포함하며, 여기서 게이트 스택은 50 Å 미만, 또는 40 Å 미만, 또는 30 Å 미만, 또는 20 Å 미만, 또는 20 Å 미만, 또는 15 Å 미만, 또는 15 Å 내지 50 Å의 평균 몰리브덴 질화물 막 두께에서 4.0 eV 초과, 또는 4.5 eV 초과, 또는 4.75 eV 초과, 또는 심지어 4.9 eV 초과, 또는 약 4 eV Å 내지 약 5 eV의 유효 일함수를 갖는다.
비제한적인 예로서, 도 9는 본 개시의 구현예에 따라 증착된 다양한 평균 막 두께의 몰리브덴 질화물 막을 포함하는 게이트 스택(반도체 채널 영역 위에 배치됨)의 유효 일함수를 나타낸다. 도 9를 조사하면, 몰리브덴 질화물 층의 평균 막 두께가 대략 50 Å에서 15 Å으로 감소함에 따라, 몰리브덴 질화물 막을 포함한 게이트 스택의 대응하는 유효 일함수는 약 4.75 eV에서 약 4.6 eV로 약간만 감소한다. 따라서 본 개시의 일부 구현예에서, 본 개시의 몰리브덴 질화물 막은 50 Å 미만, 또는 40 Å 미만, 또는 30 Å 미만, 또는 20 Å 미만, 또는 15 Å 미만, 또는 15 Å 내지 50 Å의 평균 몰리브덴 질화물 막 두께에서 4 eV 초과, 또는 4.25eV 초과, 또는 4.5 eV 초과, 또는 4.75 eV 초과, 또는 4.8 eV 초과, 또는 4 eV 내지 4.8 eV, 또는 4.6 eV 내지 4.75 eV의 유효 일함수를 갖는 게이트 스택의 일부를 포함할 수 있다. 일부 구현예에서, 반도체 채널 영역 위에 배치되고 몰리브덴 질화물 막을 포함하는 게이트 스택은 50 Å 이하의 평균 몰리브덴 질화물 막 두께에서 4.75 eV 초과의 유효 일함수를 갖는다.
추가의 비제한적인 예로서, 도 10은, 예시적인 주기적 증착 공정(300)(도 3)을 이용하여 증착된 다양한 평균 막 두께의 몰리브덴 질화물 막을 포함한 게이트 적층체의 유효 일함수를 나타낸다. 도 10을 조사하면, 몰리브덴 질화물 막의 평균 막 두께가 약 45 Å에서 15 Å으로 감소함에 따라, 몰리브덴 질화물 막을 포함한 게이트 스택의 대응하는 유효 일함수는 대략 4.75 Ev의 값으로 실질적으로 변하지 않은 상태로 유지되는 것을 보여준다. 따라서 일부 구현예에서, 본 개시의 몰리브덴 질화물 막은 50 Å 미만, 또는 40 Å 미만, 또는 30 Å 미만, 또는 20 Å 미만, 또는 15 Å 미만, 또는 심지어 약 15 Å 내지 50 Å의 평균 몰리브덴 질화물 막 두께에서 4.6 eV 초과, 또는 4.75 eV 초과, 또는 4.8 eV 초과, 또는 4.9 eV 초과, 또는 5.0 eV 초과, 또는 4.6 eV 내지 4.9 eV, 또는 심지어 4.75 eV 내지 4.8 eV의 유효 일함수를 갖는 게이트 스택의 일부를 포함할 수 있다.
몰리브덴 질화물 막을 포함한 게이트 스택을 형성하는 능력(상기 게이트 스택의 유효 일함수는 실질적으로 몰리브덴 질화물 막의 평균 막 두께와 독립적임)은, 예를 들어 PMOS 소자 구조와 같은 일부 소자 응용 분야에서 바람직할 수 있다.
따라서, 일부 구현예에서, 게이트 스택은 약 15 Å 내지 45 Å의 평균 막 두께를 갖는 몰리브덴 질화물 막을 포함할 수 있고, 여기서 상기 게이트 스택의 유효 일함수는 몰리브덴 질화물 막의 평균 막 두께와 실질적으로 독립적인 유효 일함수를 가질 수 있다. 또한, 몰리브덴 질화물 막을 포함한 게이트 스택은, 약 15 Å 내지 45 Å의 평균 막 두께에 대해 약 4.8 eV의 유효 일함수를 포함할 수 있다. 또한, 게이트 스택은 주기적 증착 공정에 의해 증착된 몰리브덴 질화물 막을 포함할 수 있고, 상기 주기적 증착 공정은 기판을 몰리브덴 할라이드 전구체, 질소 전구체 및 환원제와 순차적으로 접촉시키는 단계를 포함하되, 상기 게이트 스택은 약 15 Å 내지 45 Å의 평균 몰리브덴 질화물 막 두께에 대해 대략 4.8 eV의 실질적으로 일정한 유효 일함수를 포함한다.
본 개시의 몰리브덴 질화물 막에 대한 비제한적인 추가 응용으로서, 도 11은 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막을 포함한 예시적인 반도체 소자 구조의 단면 개략도를 추가로 나타내고, 특히 FinFET 반도체 소자 구조를 나타낸다.
보다 상세하게, 도 11은, 예시적인 FinFET 소자 구조를 포함한 반도체 소자 구조(1100)의 비제한적 예를 나타낸다. 반도체 소자 구조(1100)는 기판(1102)을 포함할 수 있고, 이는 벌크 실리콘(Si) 기판을 포함할 수 있다. 기판(1102)은 (NMOS형 FinFET 소자의 경우에) p형 도펀트 및/또는 (PMOS형 FinFET 소자의 경우에) n형 도펀트로 도핑될 수 있다.
반도체 소자 구조(1100)는 분리 영역(1104)를 또한 포함할 수 있고, 이는 얇은 트렌치 분리(STI) 영역을 포함할 수 있다. 반도체 소자 구조(1100)는 또한 분리 영역(1104)의 상부 표면 위로 연장된 핀 구조(1106)를 포함할 수 있으며, 핀 구조(1106)의 일부는 반도체 채널 영역을 포함한 게이트 스택(1108) 아래에 매립된다. 게이트 유전체(1110)는 핀 구조(1106)의 측벽 위에 배치될 수 있고, 게이트 유전체(1110)는 실리콘 산화물 및/또는 고-k 유전체 재료를 포함할 수 있다.
게이트 전극은, 반도체 채널 영역과 전기 접촉을 제공하기 위해 게이트 유전체(1110) 상에 배치될 수 있고, 게이트 전극은 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막(1112)뿐만 아니라 전이금속 탄화물, 또는 전이금속 질화물을 포함할 수 있는 추가의 금속 막(1114)을 포함할 수 있다. 본 개시의 일부 구현예에서, 반도체 소자 구조(1100)는 반도체 채널 영역에 인접한 소스/드레인 영역(1116)을 추가로 포함할 수 있다.
본 개시의 몰리브덴 질화물 막에 대한 추가의 비제한적인 응용으로서, 도 12는 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막을 포함하는 예시적인 반도체 소자 구조체의 추가적인 개략도를 나타내고, 특히 게이트-올-어라운드(GAA) 반도체 소자 구조를 나타낸다.
보다 상세하게, 반도체 소자 구조(1200)는, 반도체 기판(1202) 및 기판(1202) 위에 배치된 유전체 막(1204)을 포함할 수 있다. 또한, GAA 소자 구조는 반도체 와이어(1206)(p형 또는 n형 중 어느 하나로 도핑됨)를 포함할 수 있고, 게이트 유전체(1208)가 반도체 와이어(1206) 둘레에 배치되고 이를 둘러싼다. 게이트 전극은 반도체 와이어(1206) 영역 주위에 배치될 수 있고 본 개시의 구현예에 따라 증착된 몰리브덴 질화물 막(1210)을 포함할 수 있다. 또한, 게이트 전극은, 전이금속 탄화물, 또는 전이금속 질화물과 같은 추가 금속 막(1212)을 포함할 수 있다.
본 개시의 구현예는 또한 몰리브덴 질화물 막을 포함한 반도체 소자 구조를 제공한다. 일부 구현예에서, 반도체 소자 구조는, 반도체 채널 영역; 및 상기 반도체 채널 영역 상에 바로 배치된 게이트 스택을 포함할 수 있되, 상기 게이트 스택은, 상기 반도체 채널 영역 상에 바로 배치된 게이트 유전체, 및 상기 게이트 유전체 상에 바로 배치된 몰리브덴 질화물 막을 포함한 게이트 전극을 포함한다.
일부 구현예에서, 반도체 소자 구조는 100 Å 미만, 또는 50 Å 미만, 또는 20 Å 미만, 또는 10 Å 미만, 또는 10 Å 내지 50 Å의 평균 몰리브덴 질화물 막 두께에서 1000 μΩ-cm 미만, 또는 500 μΩ-cm 미만, 또는 250 μΩ-cm 미만, 또는 250 μΩ-cm 내지 1000 μΩ-cm의 전기 비저항을 가질 수 있는 몰리브덴 질화물 막을 포함할 수 있다. 일부 구현예에서, 반도체 소자 구조는 100 Å 미만의 평균 막 두께에서 250 μΩ-cm 미만의 전기 비저항을 가질 수 있는 몰리브덴 질화물 막을 포함할 수 있다. 일부 구현예에서, 반도체 소자 구조는 25 Å 미만의 평균 막 두께에서 500 μΩ-cm 미만의 전기 비저항을 가질 수 있는 몰리브덴 질화물 막을 포함할 수 있다.
일부 구현예에서, 몰리브덴 질화물 막을 포함한 반도체 소자 구조는 MoN 상 및 Mo2N 상 모두를 포함할 수 있다. 일부 구현예에서, 반도체 소자 구조는 40 Å 미만, 또는 30 Å 미만, 또는 20 Å 미만, 또는 15 Å 미만, 또는 15 Å 내지 40 Å의 평균 막 두께를 갖는 물리적으로 연속인 몰리브덴 질화물 막을 포함한다. 일부 구현예에서, 반도체 소자 구조는 비정질 또는 결정질일 수 있는 몰리브덴 질화물 막을 포함할 수 있다.
일부 구현예에서, 몰리브덴 질화물 막을 포함한 반도체 소자 구조는 PMOS 일함수 금속 소자 구조, FinFET 반도체 소자 구조, 또는 게이트-올-어라운드의 반도체 소자 구조를 포함할 수 있다.
본 개시의 구현예는, 또한 본 개시의 몰리브덴 질화물 막을 형성하도록 구성된 반응 시스템을 포함할 수 있다. 보다 상세하게, 도 13은 소정의 압력, 온도, 및 주변 조건 하에서 기판(미도시)을 유지하기 위한, 그리고 다양한 가스에 기판을 선택적으로 노출시키기 위한 메커니즘을 추가로 포함한 반응 챔버(1302)를 포함하는 반응 시스템(1300)을 개략적으로 나타낸다. 전구체 반응물 공급원(1304)은 도관 또는 다른 적절한 수단(1304A)에 의해 반응 챔버(1302)에 결합될 수 있고, 매니폴드, 밸브 제어 시스템, 질량 흐름 제어 시스템, 또는 메커니즘에 추가로 결합되어 전구체 반응물 공급원(1304)으로부터 나오는 가스 전구체를 제어한다. 전구체 반응물 공급원(1304)에 의해 공급되는 전구체(미도시), 즉 반응물(미도시)은 상온 및 표준 대기압 조건에서 액체 또는 고체일 수 있다. 이러한 전구체는, 전구체 공급원 챔버 내에서의 기화 온도 또는 그 이상으로 유지될 수 있는 반응물 공급원 진공 용기 내에서 기화될 수 있다. 이러한 구현예에서, 기화된 전구체를 캐리어 가스(예, 비활성 또는 불활성 가스)와 함께 이동시킨 후 도관(1304A)을 통해 반응 챔버(1302) 내로 공급시킬 수 있다. 다른 구현예에서, 전구체는 표준 조건 하의 증기일 수 있다. 이러한 구현예에서, 전구체는 기화될 필요가 없으며, 캐리어 가스를 필요로 하지 않을 수 있다. 예를 들어, 일 구현예에서 전구체는 가스 실린더 내에 저장될 수 있다. 반응 시스템(1300)은 전구체 반응물 공급원(1306 및 1308)과 같은 추가적인 전구체 반응물 공급원을 또한 포함할 수 있는데, 이는 전술한 바와 같이 도관(1306A 및 1306B)에 의해 반응 챔버에 또한 결합될 수 있다. 일부 구현예에서, 전구체 반응물 공급원(1304)은 몰리브덴 할라이드를 포함할 수 있고, 전구체 반응물 공급원(1306)은 질소 전구체를 포함할 수 있고, 전구체 반응물 공급원(1308)은 환원제를 포함할 수 있다.
퍼지 가스 공급원(1310)은 도관(1310A)을 통해 반응 챔버(1302)에 결합될 수도 있고 불활성 또는 귀 가스를 반응 챔버(1302)에 선택적으로 공급하여 반응 챔버로부터 전구체 가스 또는 폐기 가스의 제거를 돕는다. 공급할 수 있는 다양한 불활성 또는 귀 가스는 고체, 액체로부터 기원하거나 가스 형태로 저장될 수 있다.
도 13의 반응 시스템(1300)은 또한, 반응 시스템(1300)에 포함된 밸브, 매니폴드, 펌프 및 기타 설비를 선택적으로 작동시키기 위한 전자 회로 및 기계적 구성 요소를 제공하는 시스템 작동 및 제어 메커니즘(1312)을 포함할 수 있다. 이러한 회로 및 구성 요소는 전구체, 퍼지 가스를 각각의 전구체 공급원(1304, 1306, 1308) 및 퍼지 가스 공급원(1310)으로부터 도입하기 위해 작동한다. 시스템 작동 및 제어 메커니즘(1312)은 또한 가스 펄스 순서의 시점, 기판과 반응 챔버의 온도, 반응 챔버의 압력, 및 반응 시스템(1300)의 적절한 작동을 제공하는데 필요한 다양한 기타 작동을 제어한다. 반응 챔버(1302) 내로 그리고 반응 챔버로부터의 전구체, 반응물 및 퍼지 가스의 유동을 제어하기 위해, 작동 및 제어 메커니즘(1312)은 제어 소프트웨어 및 전기식 혹은 공압식으로 제어되는 밸브를 포함할 수 있다. 제어 시스템은 소프트웨어 또는 하드웨어 구성 요소 예를 들어, 특정 작업을 수행하는 FPGA 또는 ASIC과 같은 모듈을 포함할 수 있다. 유리하게는, 모듈은 제어 시스템의 어드레스 가능한 저장 매체에 탑재되어 하나 이상의 공정을 실행하도록 구성될 수 있다.
당업자는, 상이한 수 및 종류의 전구체 반응물 공급원 및 퍼지 가스 공급원을 포함하여 본 반응 시스템의 다른 구성이 가능함을 이해한다. 추가적으로, 당업자는, 가스를 반응 챔버(1302) 내로 선택적으로 공급하는 목적을 달성하기 위해 사용될 수 있는 밸브, 도관, 전구체 공급원, 퍼지 가스 공급원의 다수의 배열이 존재함을 또한 이해할 것이다. 또한, 반응 시스템을 개략적으로 표현하면서, 많은 구성 요소가 도시의 단순화를 위해 생략되었는데, 이러한 구성 요소는 예를 들어 다양한 밸브, 매니폴드, 정화기, 히터, 용기, 환기 장치, 및/또는 바이패스를 포함할 수 있다.
위에 설명된 본 발명의 예시적 구현예는 본 발명의 구현예의 예시일 뿐이기 때문에 이들 구현예는 첨부된 청구범위 및 그의 법적 균등물에 의해 정의되는 본 발명의 범주를 제한하지 않는다. 임의의 균등한 구현예는 본 발명의 범주 내에 있도록 의도된다. 확실하게, 본원에 도시되고 기재된 것 외에도, 기재된 요소들의 선택적인 유용한 조합과 같은 본 발명의 다양한 변경은 설명으로부터 당업자에게 분명할 수 있다. 이러한 변경 및 구현예도 첨부된 청구범위의 범주 내에 있는 것으로 의도된다.

Claims (39)

  1. 주기적 증착 공정에 의해 기판 표면 상에 몰리브덴 질화물 막을 증착하는 방법으로서, 상기 방법은,
    반응 챔버 내에 기판을 제공하는 단계; 및
    주기적 증착 공정의 단위 증착 사이클을 하나 이상 수행함으로써 상기 기판 표면 상에 몰리브덴 질화물 막을 증착하는 단계를 포함하되, 상기 단위 증착 사이클은,
    몰리브덴 전구체를 포함한 제1 기상 전구체 반응물과 상기 기판을 접촉시키는 단계; 및
    질소 전구체를 포함한 제2 기상 반응물과 상기 기판을 접촉시키는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 단위 증착 사이클은, 환원제를 포함한 제3 기상 반응물과 상기 기판을 접촉시키는 단계를 추가로 포함하는, 방법.
  3. 제2항에 있어서, 상기 기판은 상기 질소 전구체 및 상기 환원제와 동시에 접촉되는, 방법.
  4. 제2항에 있어서, 퍼지 사이클은, 상기 질소 전구체와 상기 기판을 접촉시키는 단계와 상기 환원제와 상기 기판을 접촉시키는 단계 사이에서 수행되는, 방법.
  5. 제2항에 있어서, 상기 환원제는 수소 분자(H2), 수소 원자(H), 포밍 가스(H2+N2), 암모니아(NH3), 히드라진(N2H4), 히드라진 유도체, 수소 기반 플라즈마, 알코올, 알데히드, 카르복실 산, 보란, 아민 또는 실란 중 적어도 하나를 포함하는, 방법.
  6. 제1항에 있어서, 상기 질소 전구체는 질소 분자(N2), 암모니아(NH3), 히드라진(N2H4), 히드라진 유도체, 또는 질소 기반 플라즈마 중 적어도 하나를 포함하는, 방법.
  7. 제1항에 있어서, 상기 기판을 450℃ 미만의 증착 온도로 가열하는 단계를 추가로 포함하는 방법.
  8. 제1항에 있어서, 상기 몰리브덴 전구체는 몰리브덴 옥시할라이드 전구체를 포함하는, 방법.
  9. 제8항에 있어서, 상기 몰리브덴 옥시클로라이드 전구체는 몰리브덴(V) 트리클로라이드 옥사이드(MoOCl3), 몰리브덴(VI) 테트라클로라이드 옥사이드(MoOCl4), 또는 몰리브덴 (IV)디클로라이드 디옥사이드(MoO2Cl2) 중 적어도 하나를 포함하는, 방법.
  10. 제1항에 있어서, 상기 몰리브덴 전구체는 몰리브덴 펜타클로라이드(MoCl5) 또는 몰리브덴 헥사클로라이드(MoCl6) 중 적어도 하나를 포함하는, 방법.
  11. 제1항에 있어서, 상기 몰리브덴 전구체는, Mo(NMe2)4, Mo(NEt2)4, Mo2(NMe2)6, Mo(tBuN)2(NMe2)2, Mo(tBuN)2(NEt2)2, Mo(NEtMe)4, Mo(NtBu)2(StBu)2, Mo(NtBu)2(iPr2AMD)2 Mo(thd)3, MoO2(acac), MoO2(thd)2, MoO2(iPr2AMD)2 Mo(CO)6, Mo(Cp)2H2, Mo(iPrCp)2H2, Mo(η6-에틸벤젠)2, MoCp(CO)2(η3-알릴), 및 MoCp(CO)2(NO) 중 적어도 하나를 포함하는, 방법.
  12. 제1항에 있어서, 상기 몰리브덴 질화물 막은 50 Å 미만의 평균 몰리브덴 질화물 막 두께에서 750 μΩ-cm 미만의 전기 비저항을 갖는, 방법.
  13. 제1항에 있어서, 상기 몰리브덴 질화물 막은 100 Å 미만의 평균 몰리브덴 질화물 막 두께에서 250 μΩ-cm 미만의 전기 비저항을 갖는, 방법.
  14. 제1항에 있어서, 상기 몰리브덴 질화물 막은 25 Å 미만의 평균 몰리브덴 질화물 막 두께에서 400 μΩ-cm 미만의 전기 비저항을 갖는, 방법.
  15. 제1항에 있어서, 상기 몰리브덴 질화물 막은 1.5% 미만의 백분율 조도를 갖는, 방법.
  16. 제1항에 있어서, 상기 몰리브덴 질화물 막의 조성물은 MoN 상 및 Mo2N 상 모두를 포함하는, 방법.
  17. 제1항에 있어서, 상기 몰리브덴 질화물 막은 유전체 표면 상에 바로 증착되는, 방법.
  18. 제1항에 있어서, 상기 몰리브덴 질화물 막은 40 Å 미만의 평균 막 두께에서 물리적으로 연속인, 방법.
  19. 제1항에 있어서, 상기 몰리브덴 질화물 막은 반도체 채널 영역 위에 배치된 게이트 스택의 일부를 포함하고, 상기 게이트 스택은 50 Å 미만의 평균 몰리브덴 질화물 막 두께에서 4.6 eV보다 큰 유효 일함수를 갖는, 방법.
  20. 제1항에 있어서, 상기 몰리브덴 질화물 막은 반도체 채널 영역 위에 배치된 게이트 스택의 일부를 포함하고, 상기 게이트 스택은 50 Å 미만의 평균 몰리브덴 질화물 막 두께에서 4.75 eV보다 큰 유효 일함수를 갖는, 방법.
  21. 제1항에 있어서, 상기 몰리브덴 질화물 막은 반도체 채널 영역 위에 배치된 게이트 스택의 일부를 포함하고, 상기 게이트 스택은 약 15 Å 내지 50 Å의 평균 몰리브덴 질화물 막 두께에서 약 4.6 eV 내지 4.75 eV의 유효 일함수를 갖는, 방법.
  22. 제2항에 있어서, 상기 몰리브덴 질화물 막은 반도체 채널 영역 위에 배치된 게이트 스택의 일부를 포함하고, 상기 게이트 스택은 약 15 Å 내지 50 Å의 평균 몰리브덴 질화물 막 두께에서 약 4.75 eV의 실질적으로 일정한 유효 일함수를 갖는, 방법.
  23. 반도체 소자 구조로서,
    반도체 채널 영역; 및
    상기 반도체 채널 영역 상에 바로 배치된 게이트 스택을 포함하되, 상기 게이트 스택은,
    상기 반도체 채널 영역 상에 배치된 게이트 유전체; 및
    상기 게이트 유전체 상에 배치된 몰리브덴 질화물 막을 포함한 게이트 전극을 포함하는, 반도체 소자 구조.
  24. 제23항에 있어서, 상기 게이트 유전체는 상기 반도체 채널 영역 상에 바로 배치되는, 반도체 소자 구조.
  25. 제23항에 있어서, 상기 몰리브덴 질화물 막은 상기 게이트 유전체 상에 바로 배치되는, 반도체 소자 구조.
  26. 제23항에 있어서, 상기 몰리브덴 질화물 막은 100 Å 미만의 평균 몰리브덴 질화물 막 두께에서 750 μΩ-cm 미만의 전기 비저항을 갖는, 반도체 소자 구조.
  27. 제23항에 있어서, 상기 몰리브덴 질화물 막은 100 Å 미만의 평균 몰리브덴 질화물 막 두께에서 250 μΩ-cm 미만의 전기 비저항을 갖는, 반도체 소자 구조.
  28. 제23항에 있어서, 상기 몰리브덴 질화물 막은 25 Å 미만의 평균 몰리브덴 질화물 막 두께에서 500 μΩ-cm 미만의 전기 비저항을 갖는, 반도체 소자 구조.
  29. 제23항에 있어서, 상기 몰리브덴 질화물 막은 MoN 상 및 Mo2N 상 모두를 포함한 조성물을 갖는, 반도체 소자 구조.
  30. 제23항에 있어서, 상기 몰리브덴 질화물 막은 40 Å 미만의 평균 막 두께를 갖고 물리적으로 연속인 몰리브덴 질화물 막인, 반도체 소자 구조.
  31. 제23항에 있어서, 상기 몰리브덴 질화물 막은 비정질인, 반도체 소자 구조.
  32. 제23항에 있어서, 상기 몰리브덴 질화물 막은 결정질인, 반도체 소자 구조.
  33. 제23항에 있어서, 상기 게이트 스택은 50 Å 미만의 평균 몰리브덴 질화물 막 두께에서 4.6 eV 초과의 유효 일함수를 갖는, 반도체 소자 구조.
  34. 제23항에 있어서, 상기 게이트 스택은 50 Å 이하의 평균 몰리브덴 질화물 막 두께에서 4.75 eV 초과의 유효 일함수를 갖는, 반도체 소자 구조.
  35. 제23항에 있어서, 상기 게이트 스택은 15 Å 내지 50 Å의 평균 몰리브덴 질화물 막 두께에서 약 4.75 eV의 실질적으로 일정한 유효 일함수를 갖는, 반도체 소자 구조.
  36. 제23항에 있어서, 상기 반도체 채널 영역은 반도체 소자 구조의 FinFET 일부를 포함하는, 반도체 소자 구조.
  37. 제23항에 있어서, 상기 반도체 채널 영역은 반도체 소자 구조의 게이트-올-어라운드 일부를 포함하는, 반도체 소자 구조.
  38. 제1항의 방법을 수행하도록 구성되는 반응 시스템.
  39. 제1항의 방법에 의해 증착된 몰리브덴 질화물 막을 포함하는 반도체 소자 구조.
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* Cited by examiner, † Cited by third party
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CN114836729A (zh) * 2022-05-17 2022-08-02 合肥安德科铭半导体科技有限公司 一种功函数可调的wcn薄膜沉积方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5935648A (en) * 1997-03-28 1999-08-10 The United States Of America As Represented By The Secretary Of The Air Force High surface area molybdenum nitride electrodes
US6114242A (en) * 1997-12-05 2000-09-05 Taiwan Semiconductor Manufacturing Company MOCVD molybdenum nitride diffusion barrier for Cu metallization
JP6741690B2 (ja) * 2015-05-26 2020-08-19 エリコン・サーフェス・ソリューションズ・アクチェンゲゼルシャフト，プフェフィコーンＯｅｒｌｉｋｏｎ Ｓｕｒｆａｃｅ Ｓｏｌｕｔｉｏｎｓ Ａｇ， Ｐｆａｅｆｆｉｋｏｎ 窒化モリブデン系コーティングを用いることによる摩耗および／または摩擦低減
US11295980B2 (en) * 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240011985A (ko) 2022-07-20 2024-01-29 엠케미칼 주식회사 신규한 몰리브덴 화합물, 이의 제조방법 및 이를 포함하는 몰리브덴 함유 박막의 제조방법

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