KR20220064926A - 동적 랜덤 액세스 메모리 비트 라인 금속을 매끄럽게 하기 위한 방법들 및 장치 - Google Patents

동적 랜덤 액세스 메모리 비트 라인 금속을 매끄럽게 하기 위한 방법들 및 장치 Download PDF

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Abstract

메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하여 비트 라인 스택의 저항을 감소시키는 프로세스가 개시된다. 이 프로세스는, 기판 상의 폴리실리콘 층 상에 대략 30Å 내지 대략 50Å의 티타늄 층을 증착하는 단계, 티타늄 층 상에 대략 15Å 내지 대략 40Å의 제1 티타늄 질화물 층을 증착하는 단계, 대략 700℃ 내지 대략 850℃의 온도에서 기판을 어닐링하는 단계, 어닐링 후에 제1 티타늄 질화물 층 상에 대략 15Å 내지 대략 40Å의 제2 티타늄 질화물 층을 증착하는 단계, 제2 티타늄 질화물 층 상에 루테늄의 비트 라인 금속 층을 증착하는 단계, 대략 550℃ 내지 대략 650℃의 온도에서 비트 라인 금속 층을 어닐링하는 단계, 및 어닐링 중에 대략 3분 내지 대략 6분 동안 수소계 분위기에서 비트 라인 금속 층을 소킹하는 단계를 포함한다.

Description

동적 랜덤 액세스 메모리 비트 라인 금속을 매끄럽게 하기 위한 방법들 및 장치{METHODS AND APPARATUS FOR SMOOTHING DYNAMIC RANDOM ACCESS MEMORY BIT LINE METAL}
[0001] 본 개시내용의 실시예들은 전자 디바이스들 및 전자 디바이스 제조 분야에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 매끄러운 최상부 표면을 갖는 비트 라인을 포함하는 전자 디바이스들 및 이를 형성하는 방법들을 제공한다.
[0002] 최신 집적 회로들의 전기 전도성 상호 연결 층들은 일반적으로 매우 미세한 피치를 가지며 고밀도이다. 궁극적으로 집적 회로의 금속성 상호 연결 층을 형성하는 전구체 금속 막의 작은 단일 결함은 집적 회로의 동작 무결성을 심각하게 손상시키도록 포지셔닝될 수 있다. 비트 라인 스택 증착은 다수의 잠재적인 문제들을 겪는다. 하드마스크의 형성에서 겪게 되는 높은 증착 온도들로 인해 금속 및 실리콘 질화물 하드마스크의 표면 반응이 발생할 수 있다. 비트 라인 내로의 실리콘 및 실리콘 질화물 하드마스크 내로의 금속 원자들의 상호 확산으로 인해 비트 라인 저항이 증가될 수 있다. 추가로, 입자 성장 금속(grain growth metal)들은 형성 중에 높은 온도들에 의해 야기되는 금속 표면 거칠기로 인해 사용이 어려울 수 있다.
[0003] 따라서 본 발명자들은 비트 라인 금속의 최상부 표면을 매끄럽게 하기 위한 방법 및 장치를 제공하였다.
[0004] 비트 라인 금속의 최상부 표면을 매끄럽게 하기 위한 방법들 및 장치가 본 명세서에서 제공된다.
[0005] 일부 실시예들에서, 메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법은, 기판 상의 폴리실리콘 층 상에 대략 30Å(angstroms) 내지 대략 50Å의 티타늄 층을 증착하는 단계, 티타늄 층 상에 대략 15Å 내지 대략 40Å의 제1 티타늄 질화물 층을 증착하는 단계, 대략 700℃ 내지 대략 850℃의 온도에서 기판을 어닐링하는 단계, 어닐링 후에 제1 티타늄 질화물 층 상에 대략 15Å 내지 대략 40Å의 제2 티타늄 질화물 층을 증착하는 단계, 제2 티타늄 질화물 층 상에 루테늄의 비트 라인 금속 층을 증착하는 단계, 대략 550℃ 내지 대략 650℃의 온도에서 비트 라인 금속 층을 어닐링하는 단계, 및 어닐링 중에 대략 3분 내지 대략 6분 동안 수소계 분위기에서 비트 라인 금속 층을 소킹(soak)하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 이 방법은 대략 350℃ 내지 대략 400℃의 증착 온도에서 비트 라인 금속 층 상에 캡(cap) 층을 증착하고 대략 500℃보다 높은 증착 온도에서 캡 층 상에 하드마스크 층을 증착하는 단계 ― 캡 층은 실리콘 질화물 또는 실리콘 탄질화물 중 하나 이상을 포함하고, 캡 층은 대략 30Å 내지 대략 50Å이며, 캡 층은 화학 기상 증착(CVD: chemical vapor deposition) 또는 원자 층 증착(ALD: atomic layer deposition) 프로세스에 의해 증착되고, 하드마스크 층은 실리콘 질화물을 포함하며, 하드마스크 층은 저압 화학 기상 증착(LPCVD: low pressure chemical vapor deposition) 프로세스를 사용하여 증착됨 ―, 대략 400℃ 미만의 증착 온도에서 비트 라인 금속 층 상에 하드마스크 층을 증착하는 단계를 더 포함할 수 있으며, 하드마스크 층은 저압 화학 기상 증착(LPCV) 프로세스를 사용하여 증착되고, 그리고/또는 비트 라인 금속 층은 1.15㎚ 이하의 거칠기 RMS(root mean squared)를 갖는 최상부 표면을 갖는다.
[0007] 일부 실시예들에서, 메모리 구조를 형성하는 방법은, 기판 상의 폴리실리콘 층 상에 배리어 금속 층을 형성하는 단계, 대략 700℃ 내지 대략 850℃의 온도에서 배리어 금속 층을 어닐링하는 단계, 배리어 금속 층 상에 배리어 층을 형성하는 단계, 배리어 층 상에 비트 라인 금속 층을 증착하는 단계, 대략 550℃ 내지 대략 650℃의 온도에서 비트 라인 금속 층을 어닐링하는 단계, 및 어닐링 중에 대략 3분 내지 대략 6분 동안 수소계 분위기에서 비트 라인 금속 층을 소킹하는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 이 방법은, 배리어 금속 층이 폴리실리콘 층 상에 형성된 대략 30Å 내지 대략 50Å의 티타늄 층 및 티타늄 층 상에 형성된 대략 15Å 내지 대략 40Å의 티타늄 질화물 층인 것, 배리어 금속 층을 어닐링하는 것이 폴리실리콘 층 상에 티타늄 실리사이드 층을 형성하는 것, 배리어 층이 대략 15Å 내지 대략 40Å의 티타늄 질화물 층인 것, 비트 라인 금속 층이 1.15㎚ 이하의 최상부 표면 거칠기 RMS(root mean squared)를 갖는 입자 성장 금속 층인 것, 대략 350℃ 내지 대략 400℃의 증착 온도에서 화학 기상 증착(CVD) 또는 원자 층 증착(ALD) 프로세스를 사용하여 비트 라인 금속 층 상에 캡 층을 형성하는 단계, 및 대략 500℃보다 높은 증착 온도에서 저압 화학 기상 증착(LPCVD) 프로세스를 사용하여 캡 층 상에 하드마스크 층을 형성하는 단계, 캡 층이 대략 30Å 내지 대략 50Å인 것, 그리고/또는 대략 400℃ 미만의 증착 온도에서 저압 화학 기상 증착(LPCVD) 프로세스를 사용하여 비트 라인 금속 층 상에 하드마스크 층을 증착하는 단계를 더 포함할 수 있다.
[0009] 일부 실시예들에서, 메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법은, 플라즈마 기상 증착(PVD: plasma vapor deposition) 챔버를 사용하여 기판 상의 폴리실리콘 층 상에 대략 30Å 내지 대략 50Å의 티타늄 층을 증착하는 단계, 티타늄 층의 증착과 기판의 어닐링 사이에 진공 파괴(vacuum break) 없이 대략 700℃ 내지 대략 850℃의 온도에서 기판을 어닐링하는 단계, 어닐링 후에 티타늄 층 상에 대략 15Å 내지 대략 40Å의 티타늄 질화물 층을 증착하는 단계, 티타늄 질화물 층 상에 루테늄의 비트 라인 금속 층을 증착하는 단계, 대략 550℃ 내지 대략 650℃의 온도에서 비트 라인 금속 층을 어닐링하는 단계, 및 비트 라인 금속의 최상부 표면이 1.15㎚ 이하의 거칠기 RMS(root mean squared)를 갖도록, 어닐링 중에 대략 3분 내지 대략 6분 동안 수소계 분위기에서 비트 라인 금속 층을 소킹하는 단계를 포함할 수 있다.
[0010] 일부 실시예들에서, 이 방법은 대략 350℃ 내지 대략 400℃의 증착 온도에서 비트 라인 금속 층 상에 캡 층을 증착하고 대략 500℃보다 높은 증착 온도에서 캡 층 상에 하드마스크 층을 증착하는 단계, 또는 대략 400℃ 미만의 증착 온도에서 비트 라인 금속 층 상에 하드마스크 층을 증착하는 단계를 더 포함할 수 있다.
[0011] 다른 그리고 추가 실시예들이 아래에 개시된다.
[0012] 위에서 간략하게 요약되고 아래에서 보다 상세하게 논의되는 본 원리들의 실시예들은 첨부된 도면들에 도시된 본 원리들의 예시적인 실시예들을 참조로 이해될 수 있다. 그러나 첨부된 도면들은 본 원리들의 단지 전형적인 실시예들을 예시하는 것이며 이에 따라 범위의 제한으로 간주되지 않아야 하는데, 이는 본 원리들이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0013] 도 1은 본 원리들의 일부 실시예들에 따라 개선된 특성들을 갖는 DRAM 메모리 내의 동적 메모리 셀의 회로도를 도시한다.
[0014] 도 2는 본 원리들의 일부 실시예들에 따른 막 스택의 단면도를 도시한다.
[0015] 도 3은 본 원리들의 일부 실시예들에 따라 막 스택을 형성하는 방법이다.
[0016] 도 4는 본 원리들의 일부 실시예들에 따라 매끄러운 비트 라인 금속 층을 갖는 막 스택을 형성하는 방법이다.
[0017] 도 5는 본 원리들의 일부 실시예들에 따른 배리어 금속 층의 단면도이다.
[0018] 도 6은 본 원리들의 일부 실시예들에 따른 클러스터 툴의 평면도이다.
[0019] 도 7은 본 원리들의 일부 실시예들에 따른 기판 제작 방법이다.
[0020] 도 8은 본 원리들의 일부 실시예들에 따른 기판의 단면도이다.
[0021] 도 9는 본 원리들의 일부 실시예들에 따라 비트 라인 금속 층의 최상부 표면을 매끄럽게 하는 방법이다.
[0022] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 가리키는 데, 가능한 경우, 동일한 참조 부호들이 사용되었다. 도면들은 실척대로 그려진 것이 아니며, 명확하게 하기 위해 단순화될 수 있다. 한 실시예의 엘리먼트들 및 특징들은 추가 언급 없이 다른 실시예들에 유리하게 포함될 수 있다.
[0023] 감소된 저항 및 비트 라인 표면 거칠기를 갖는 비트 라인 스택들을 형성하기 위한 비트 라인 스택들 및 방법들이 제공된다. 본 개시내용의 하나 이상의 실시예들은 유리하게는, 노드들을 축소시킬 필요성에도 불구하고 저항률 감소의 문제를 해결한다. 일부 실시예들에서, 기존의 비트 라인 금속들에 더 깨끗한 계면들을 제공함으로써 그리고 비트 라인 금속의 표면 거칠기를 감소시킴으로써 비트 라인의 저항률이 감소된다. 본 개시내용의 일부 실시예들은 유리하게는, 비트 라인 금속의 선택 시의 유연성; 실리콘 질화물 하드마스크 증착을 위한 온도의 유연성 중 하나 이상을 제공하거나; 더 낮은 저항률을 야기하는 깨끗한 금속-유전체 계면들을 보장하거나; 또는 새로운 비트 라인 금속들에 의한 고온 실리콘 질화물 하드마스크 증착 챔버의 오염의 위험성을 최소화하거나 제거한다.
[0024] 본 개시내용의 일부 실시예들은, 선택되는 금속이 입자 성장 특성들을 나타낼 때, 비트 라인 금속 표면의 거칠어짐을 방지하기 위해 캡 층을 사용하는 저온 증착 방법들을 제공한다. 일부 실시예들에서, 고밀도 비-다공성 막들이 상승된 온도들에서 양호한 확산 배리어들로서 작용하는 데 사용된다. 일부 실시예들은, 비트 라인 금속 및 SiN 하드마스크에 대한 양호한 확산 배리어로서 작용함으로써 RC 시정수에 대한 악영향을 최소화하거나 제거하기 위한 캡 막으로서 작용하도록 유전체 재료들, 이를테면 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)을 제공한다. 일부 실시예들은, 입자 성장 금속의 표면 거칠기를 감소시켜 저항을 감소시키도록, 입자 성장 금속의 증착 전에 금속 층을 어닐링하는 것을 포함한다. 일부 실시예들은, 낮은 저항률을 유지하면서 표면 거칠기를 감소시키기 위해 비트 라인 금속 층에 사용되는 입자 성장 재료를 어닐링하는 것을 포함한다. RC 시정수는, 저항기를 통해 커패시터를 완전 충전의 퍼센티지까지 충전하거나 초기 전압의 어떤 비율(fraction)까지 커패시터를 방전시키는 것과 연관된 시간이다. RC 시정수는 회로 저항과 회로 커패시턴스의 곱과 동일하다. 본 개시내용의 일부 실시예들은 유리하게는, 낮은 온도들(예컨대, 500℃ 미만)에서의 증착 프로세스들을 제공한다. 일부 실시예들은 막 증착 동안 표면 반응들을 최소화하거나 제거하기 위해 하부 비트 라인 금속들과 호환 가능한 증착 프로세스들을 제공한다.
[0025] 본 개시내용의 하나 이상의 실시예들은 일반적으로, 박막 내화(refractory) 금속(예컨대, 텅스텐)으로 형성된 하나 이상의 저 저항률의 피처들을 포함하는 구조들을 제공하는데, 이들은 비트 라인 구조들 및/또는 게이트 스택들로 구현될 수 있다. 일부 실시예들은 비트 라인 스택들을 형성하기 위한 방법들을 포함한다. 예로서, 본 개시내용의 실시예들에 따라 형성된 비트 라인 스택 구조는 DRAM 타입 집적 회로와 같은 메모리 타입 반도체 디바이스일 수 있다.
[0026] 도 1은 이를테면, DRAM 메모리들에서 사용될 수 있는 1-트랜지스터 1-커패시터 셀의 개략적인 회로도(100)를 예시한다. 도 1에 도시된 메모리 셀은 저장 커패시터(110) 및 선택 트랜지스터(120)를 포함한다. 선택 트랜지스터(120)는 전계 효과 트랜지스터로서 형성되고, 제1 소스/드레인 전극(121) 및 제2 소스/드레인 전극(123)을 가지며, 이러한 전극들 사이에는 활성 구역(122)이 배열된다. 활성 구역(122) 위에는, 통상적으로 열적으로 성장된 산화물인 게이트 절연 층 또는 유전체 층(124), 및 (메모리 디바이스들에서는 워드 라인으로 불리는) 게이트 전극/금속(125)이 있으며, 이들은 함께 플레이트 커패시터처럼 작용하며, 제1 소스/드레인 전극(121)과 제2 소스/드레인 전극(123) 사이의 전류 전도 채널을 형성 또는 차단하기 위해 활성 구역(122)의 전하 밀도에 영향을 줄 수 있다.
[0027] 선택 트랜지스터(120)의 제2 소스/드레인 전극(123)은 금속 라인(114)을 통해 저장 커패시터(110)의 제1 전극(111)에 연결된다. 저장 커패시터(110)의 제2 전극(112)은 차례로, DRAM 메모리 셀 어레인지먼트의 저장 커패시터들에 공통일 수 있는 커패시터 플레이트에 연결된다. 저장 커패시터(110)의 제2 전극(112)은 금속 라인(115)을 통해 전기 접지에 연결될 수 있다. 더욱이, 선택 트랜지스터(120)의 제1 소스/드레인 전극(121)은, 전하들의 형태로 저장 커패시터(110)에 저장된 정보가 기입 및 판독될 수 있도록 비트 라인(116)에 연결된다. 기입 또는 판독 동작은 선택 트랜지스터(120)의 워드 라인(117) 또는 게이트 전극(125)을 통해 그리고 제1 소스/드레인 전극(121)에 연결되는 비트 라인(116)을 통해 제어된다. 기입 또는 판독 동작은 제1 소스/드레인 전극(121)과 제2 소스/드레인 전극(123) 사이의 활성 구역(122)에 전류 전도 채널을 생성하도록 전압을 인가함으로써 발생한다.
[0028] 도 2는 본 개시내용의 하나 이상의 실시예에 따른 메모리 디바이스(200)의 일부를 예시한다. 도 3은 도 2에 예시된 메모리 디바이스(200)를 형성하기 위한 예시적인 프로세싱 방법(300)을 예시한다. 당업자는 도면들에 예시된 막 스택들이 메모리 디바이스의 예시적인 부분(비트 라인 부분)임을 인식할 것이다. 도 2 및 도 3을 참조하면, 메모리 디바이스(200)의 형성은 동작(310)에서, 막 스택(205)이 상부에 형성될 수 있는 기판(210)을 제공하는 것을 포함한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "제공되는"이라는 용어는 기판이 프로세싱에 이용 가능하게 되는 것(예컨대, 프로세싱 챔버에 포지셔닝되는 것)을 의미한다.
[0029] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 의미한다. 기판에 대한 언급은 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 의미할 수 있다. 추가로, 기판 상의 증착에 대한 언급은 베어(bare) 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 모두를 의미할 수 있다. 본 명세서에서 사용되는 "기판"은 제작 프로세스 중에 막 프로세싱이 수행되는 기판 상에 형성된 재료 표면 또는 임의의 기판을 의미한다. 예를 들어, 처리가 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면에 대해 직접 막을 처리하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 처리 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예를 들어, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0030] 일부 실시예들에서, 제공되는 기판(210)은 폴리실리콘 층(215) 및 비트 라인 금속 층(240)을 포함하는 막 스택(205)을 포함한다. 일부 실시예들에서, 제공되는 기판(210)은 폴리실리콘 층(215)을 포함하고, 비트 라인 금속 층(240)은 방법(300)의 일부로서 형성된다. 일부 실시예들에서, 기판(210)은 실리콘 웨이퍼 상의 (도시되지 않은) 산화물 층을 포함한다. 일부 실시예들에서, 산화물 층은 실리콘 웨이퍼 상에 형성된 자연 산화물이다. 일부 실시예들에서, 산화물 층은 실리콘 웨이퍼 상에 의도적으로 형성되고, 자연 산화물 막의 두께보다 더 두꺼운 두께를 갖는다. 산화물 층은 열 산화, 플라즈마 산화 및 대기 조건들에 대한 노출을 포함하는(그러나 이에 제한되지 않음), 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다.
[0031] 일부 실시예들에서, 동작(310)에서 제공되는 기판(210)은 폴리실리콘 층(215) 상에 (전도성 층으로도 또한 지칭되는) 배리어 금속 층(220)을 더 포함한다. 배리어 금속 층(220)은 임의의 적절한 전도성 재료일 수 있다. 일부 실시예들에서, 배리어 금속 층(220)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 실리사이드(TiSi) 또는 탄탈륨 실리사이드(TaSi) 중 하나 이상을 포함한다. 일부 실시예들에서, 배리어 금속 층(220)은 티타늄을 포함한다. 일부 실시예들에서, 배리어 금속 층(220)은 티타늄을 필수적 요소로 하여 구성된다(consist essentially of). 일부 실시예들에서, 배리어 금속 층(220)은 탄탈륨을 포함하거나 탄탈륨을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 배리어 금속 층(220)은 티타늄 실리사이드를 포함하거나 티타늄 실리사이드를 필수적 요소로 하여 구성된다. 일부 실시예들에서, 배리어 금속 층(220)은 탄탈륨 실리사이드를 포함하거나 탄탈륨 실리사이드를 필수적 요소로 하여 구성된다. 이런 식으로 사용되는 바와 같이, "~를 필수적 요소로 하여 구성된다"라는 용어는, 원자 기준으로, 대상 막의 약 95%, 98%, 99% 또는 99.9% 이상이 명시된 원소 또는 조성을 포함함을 의미한다. 예를 들어, 티타늄을 필수적 요소로 하여 구성되는 배리어 금속 층(220)은, 증착될 때 티타늄이 약 95%, 98%, 99% 또는 99.5% 이상인 막을 갖는다.
[0032] 일부 실시예들에서, 동작(310)에서 제공되는 기판(210)은 전도성 층(배리어 금속 층(220)) 상에 배리어 층(230)을 더 포함한다. 배리어 층(230)은 배리어 금속 층(220)과 비트 라인 금속 층(240) 사이에 형성될 수 있다. 일부 실시예들에서, 이 방법(300)은, 동작(310) 이전에, 비트 라인 금속 층(240)이 배리어 층(230) 상에 형성되는 동작을 포함한다. 배리어 층(230)은 임의의 적절한 배리어 층 재료일 수 있다. 일부 실시예들에서, 배리어 층(230)은 배리어 금속 층(220)의 질화물 또는 산화물 중 하나 이상을 포함한다. 일부 실시예들에서, 배리어 층(230)은 배리어 금속 층(220)의 질화물을 필수적 요소로 하여 구성된다. 예를 들어, 티타늄 질화물을 필수적 요소로 하여 구성되는 배리어 층(230)은, 증착될 때 원자 기준으로, 막 내의 티타늄 및 질소 원자들의 합의 약 95%, 98%, 99% 또는 99.5% 이상이 배리어 층(230)을 구성함을 의미한다.
[0033] 일부 실시예들에서, 배리어 금속 층(220)은 티타늄(Ti)을 포함하고, 배리어 층(230)은 티타늄 질화물(TiN)을 포함한다. 일부 실시예들에서, 배리어 금속 층(220)은 티타늄을 필수적 요소로 하여 구성되고, 배리어 층(230)은 티타늄 질화물을 필수적 요소로 하여 구성된다. 하나 이상의 실시예들에서, 배리어 금속 층(220)은 코발트(Co), 구리(Cu), 니켈(Ni), 루테늄(Ru), 망간(Mn), 은(Ag), 금(Au), 백금(Pt), 철(Fe), 몰리브덴(Mo), 로듐(Rh), 티타늄(Ti), 탄탈륨(Ta), 실리콘(Si) 또는 텅스텐(W) 중 하나 이상으로부터 선택되는 금속을 포함한다. 하나 이상의 특정 실시예들에서, 배리어 금속 층(220)(전도성 재료)은 티타늄(Ti), 구리(Cu), 코발트(Co), 텅스텐(W) 또는 루테늄(Ru) 중 하나 이상을 포함한다. 일부 실시예들에서, 배리어 층(230)은 배리어 금속 층(220) 내의 금속의 질화물, 산질화물, 탄질화물 또는 산탄질화물을 포함한다. 일부 실시예들에서, 배리어 금속 층(220)은 탄탈륨 또는 탄탈륨 실리사이드를 포함하고(또는 필수적 요소로 하여 구성되고), 배리어 층(230)은 탄탈륨 질화물을 포함한다(또는 필수적 요소로 하여 구성된다). 일부 실시예들에서, 배리어 금속 층(220)은 티타늄 또는 티타늄 실리사이드를 포함하고(또는 필수적 요소로 하여 구성되고), 배리어 층(230)은 티타늄 질화물을 포함한다(또는 필수적 요소로 하여 구성된다).
[0034] 일부 실시예들에서, 비트 라인 금속 층(240)은 방법(300)의 동작(310)에서 제공되는 기판에 포함된다. 비트 라인 금속 층(240)은 당업자들에게 공지된 임의의 적절한 기법에 의해 증착될 수 있다. 일부 실시예들에서, 비트 라인 금속 층(240)은 텅스텐(W), 루테늄(Ru), 이리듐(Ir), 백금(Pt), 로듐(Rh) 또는 몰리브덴(Mo) 중 하나 이상을 포함한다. 일부 특정 실시예들에서, 비트 라인 금속 층(240)은 루테늄 또는 텅스텐 중 하나 이상을 포함하거나 루테늄 또는 텅스텐 중 하나 이상을 필수적 요소로 하여 구성된다. 루테늄은 비트 라인 금속 층에서 텅스텐을 대체하기 위해 상이한 프로세싱을 요구한다. 텅스텐은 일반적으로 루테늄보다 더 낮은 표면 거칠기 및 저항률을 갖는다. 본 발명자들은 루테늄이 텅스텐을 대체할 수 있게 하기 위해 저항률을 낮게 유지하면서 루테늄의 표면 거칠기를 개선하기 위해 아래에서 논의되는 바와 같은 방법들을 발견하였다. 비트 라인 금속 층(240)의 두께는 변화될 수 있다. 일부 실시예들에서, 비트 라인 금속 층(240)은 약 100Å 내지 약 300Å의 범위, 또는 약 120Å 내지 약 250Å의 범위, 또는 약 140Å 내지 약 200Å의 범위, 또는 약 160Å 내지 약 180Å의 범위의 두께를 갖는다. 비트 라인 금속 층(240)은 당업자들에게 공지된 임의의 적절한 기법에 의해 증착될 수 있다. 일부 실시예들에서, 비트 라인 금속 층(240)은 화학 기상 증착, 원자 층 증착 또는 물리 기상 증착 중 하나 이상에 의해 증착된다.
[0035] 동작(320)에서, 비트 라인 금속 층(240) 상에 캡 층(250)이 형성된다. 일부 실시예들의 캡 층(250)은 후속 하드마스크(260) 층의 형성에 통상적으로 사용될 것보다 더 낮은 온도에서 증착된다. 임의의 특정 동작 이론에 얽매이지 않으면서, 본 발명자들은 더 낮은 증착 온도가 비트 라인 금속 층(240) 내로의 캡 층(250) 원소들의 확산을 최소화한다고 믿는다. 일부 실시예들에서, 본 발명자들은, 캡 층(250)의 저온 증착이 비트 라인 금속 층(240) 계면에서의 입자 성장을 최소화하고 결과적인 비트 라인 금속 층(240)의 저항률에 대한 입자 크기 및 거칠기의 영향을 최소화한다고 믿는다.
[0036] 캡 층(250)은 당업자들에게 공지된 임의의 적절한 기술에 의해 증착될 수 있다. 일부 실시예들에서, 캡 층(250)은 화학 기상 증착 또는 원자 층 증착 중 하나 이상에 의해 증착된다. 일부 실시예들의 캡 층(250)은 후속 하드마스크(260)와 동일한 화합물을 포함한다. 일부 실시예들에서, 캡 층(250)은 실리콘 질화물, 실리콘 탄질화물 또는 실리콘 탄화물 중 하나 이상을 포함한다. 일부 실시예들에서, 캡 층(250)은 실리콘 질화물을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 캡 층(250)은 실리콘 탄질화물을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 캡 층(250)은 실리콘 탄화물을 필수적 요소로 하여 구성된다. 캡 층(250)의 두께는 하드마스크(260)의 고온 형성의 영향을 최소화하도록 변화될 수 있다. 일부 실시예들에서, 캡 층(250)은 약 30Å 내지 약 50Å의 범위의 두께를 갖는다. 캡 층(250)의 증착 온도는 예를 들어, 형성되는 디바이스의 열 버짓(thermal budget)을 보존하도록 제어될 수 있다. 일부 실시예들에서, 캡 층(250)은 약 500℃, 또는 약 450℃, 또는 약 400℃, 또는 약 350℃, 또는 약 300℃ 이하의 온도에서 형성된다. 일부 실시예들에서, 캡 층(250)은 약 350℃ 내지 약 550℃의 범위, 또는 약 400℃ 내지 약 500℃의 범위의 온도에서 형성된다.
[0037] 동작(330)에서, 캡 층(250) 상에 하드마스크(260)가 형성된다. 일부 실시예들의 하드마스크(260)는 노(furnace)에서 약 500℃, 약 600℃, 약 650℃, 약 700℃ 또는 약 750℃를 초과하는 온도에서 형성된다. 일부 실시예들에서, 하드마스크(260)는 캡 층(250)과 동일한 조성을 포함한다. 일부 실시예들에서, 캡 층(250) 및 하드마스크(260)는 실리콘 질화물, 실리콘 산화물 또는 실리콘 탄화물을 포함하거나 또는 실리콘 질화물, 실리콘 산화물 또는 실리콘 탄화물을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 하드마스크(260)는 캡 층(250)과 상이한 밀도를 갖는다. 일부 실시예들에서, 하드마스크(260)는 캡 층(250)과 상이한 다공성을 갖는다. 일부 실시예들에서, 하드마스크(260)는 캡 층(250)과 상이한 증착 온도를 갖는다.
[0038] 일부 실시예들에서, 비트 라인 금속 층(240)은 텅스텐을 포함하거나 텅스텐을 필수적 요소로 하여 구성되며, 캡 층(250) 또는 하드마스크(260) 중 하나 이상은 실리콘 질화물을 포함하거나 실리콘 질화물을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 비트 라인 금속 층(240)은 루테늄을 포함하거나 또는 루테늄을 필수적 요소로 하여 구성되며, 캡 층(250) 또는 하드마스크(260) 중 하나 이상은 실리콘 산화물 또는 실리콘 질화물을 포함하거나 실리콘 산화물 또는 실리콘 질화물을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 하드마스크(260)의 원소들은 비트 라인 금속 층(240) 내로 이동하는 것이 실질적으로 방지된다. 예를 들어, 하드마스크(260)가 실리콘 및 질소 원자들을 포함한다면, 실리콘 또는 질소 원자들이 비트 라인 금속 층(240) 내로 이동하는 것이 실질적으로 방지된다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 방지된"이라는 용어는 하드마스크(260) 원소들의 약 10% 또는 5% 이하가 캡 층(250)을 통해 비트 라인 금속 층(240) 내로 이동하는 것을 의미한다.
[0039] 본 발명자들은, 캡 층(250)을 형성하기 전에 저항을 감소시키기 위해 입자 성장 금속을 어닐링할 때, 어닐링이 하부 배리어 금속 층(220)을 실리사이즈(silicize)할 것이라는 점을 발견하였다. 추가로, 실리콘이 배리어 층(230) 내로 확산된다. 입자 성장 금속의 어닐링에 의해 야기되는 추가 응력들은 배리어 층(230)의 표면(232)을 파열시킨다. 비트 라인 금속 층(240)의 입자 성장 금속이 배리어 층(230)의 파열된 표면 상에 성장될 때, 배리어 층(230)의 파열된 표면은 비트 라인 금속 층(240)이 또한 거친 최상부 표면(242)을 갖게 한다. 비트 라인 금속 층(240)의 최상부 표면(242)의 거칠기는 비트 라인 금속 층(240)의 저항률에 직접적으로 영향을 미친다. 본 발명자들은, 배리어 층(230)을 형성하기 전에 배리어 금속 층(220)을 어닐링함으로써, 비트 라인 금속 층(240)의 입자 성장 금속의 어닐링에 의해 야기되는 실리사이드화 영향이 상당히 감소되거나 제거되어, 비트 라인 금속 층(240)의 더 매끄러운 최상부 표면(242)을 가능하게 하며, 이는 저항률을 감소시킨다는 것을 발견하였다.
[0040] 도 4는 매끄러운 비트 라인 금속 층(240)을 갖는 막 스택을 형성하는 방법(400)이다. 동작(402)에서, 배리어 금속 층(220)이 기판(210) 상의 폴리실리콘 층(215) 상에 형성된다. 일부 실시예들에서, 먼저 대략 30Å 내지 대략 50Å의 전도성 재료(502)(예컨대, 티타늄, 탄탈륨 등)를 증착한 다음, 대략 15Å 내지 대략 40Å의 산소 배리어 층(504)을 증착함으로써 배리어 금속 층(220)이 형성된다(도 5의 도면(500) 참조). 증착 및 어닐링을 위한 개별 챔버들을 갖는 프로세스들에서, 기판(210)은 챔버들 간에 이송될 때 대기에 노출된다. 산소 배리어 층(504)(예컨대, 티타늄 질화물, 탄탈륨 질화물 등)은 기판(210)이 이송될 때 전도성 재료(502)가 산화되는 것을 방지한다. 일부 실시예들에서, 도 6에 예시된 바와 같은 통합 툴(600)이 증착 프로세스와 어닐링 프로세스 사이에 에어 브레이크(air break) 없이 프로세싱을 제공하는 데 사용될 수 있다. 통합 클러스터 툴(600)을 갖는 실시예들에서, 산소 배리어 층(504) 증착 프로세스는 제거될 수 있는데, 이는 기판이 대기에 결코 노출되지 않고 그리고 증착된 전도성 재료(502)가 산화되지 않을 것이기 때문이다.
[0041] 동작(404)에서, 대략 700℃ 내지 대략 850℃의 온도에서 배리어 금속 층(220)이 어닐링된다. 온도는 배리어 금속 층(220)의 조성에 따라 변할 수 있다. 배리어 금속 층(220)의 어닐링 동안, 전도성 재료(502)는 실리사이드화되고, 산소 배리어 층(504)은 실리콘이 산소 배리어 층(504)을 통해 이동하게 하여 표면(506)을 파열시킬 수 있다. 배리어 금속 층(220)의 어닐링은 배리어 금속 층 어닐링 프로세스 없이 (AFM(atomic force microscope)으로 측정된) 대략 2.2㎚의 표면 거칠기 RMS(root mean squared)에 비해 대략 1.7㎚의 개선된 표면 거칠기 RMS를 갖는 루테늄 비트 라인 금속 층을 야기한다. 동작(406)에서, 배리어 금속 층(220) 상에 배리어 층(230)이 형성된다. 배리어 층(230)은 두께가 대략 15Å 내지 대략 40Å일 수 있다. 표면(506) 상의 결함들은 배리어 층(230)의 증착에 의해 폐색되어, 거칠기 및 저항률의 감소를 보조할 수 있다. 배리어 층(230)은 예를 들어, 배리어 금속 층(220)에서 사용되는 전도성 재료(502)의 질화물 변형을 포함할 수 있다.
[0042] 동작(408)에서, 배리어 층(230) 상에 비트 라인 금속 층(240)이 형성된다. 비트 라인 금속 층(240)은 도 9의 방법(900)에 도시된 수소 어닐링 프로세스를 사용하여 배리어 층(230)의 표면 상에 성장되는 루테늄과 같은(그러나 이에 제한되지 않은) 입자 성장 금속으로 구성된다. 간략화를 위해, 방법(900)에서는 예시적인 입자 성장 금속 재료로서 루테늄이 사용되지만, 제한적인 것으로 여겨지는 것은 아니다. 블록(902)에서, 증착 챔버에서 기판 상에 루테늄 비트 라인 금속 층이 증착된다. 증착 챔버는 물리 기상 증착 챔버들, 화학 기상 증착 챔버들 또는 원자 층 증착 챔버들 등을 포함할 수 있다. 일부 실시예들에서, 루테늄 비트 라인 금속 층은 두께가 대략 100Å 내지 대략 300Å일 수 있다. 일부 실시예들에서, 루테늄 비트 라인 금속 층은 두께가 대략 200Å일 수 있다.
[0043] 블록(904)에서, 증착 프로세스 후에, 기판이 예를 들어, RTP(rapid thermal process) 챔버와 같은 어닐링 챔버로 이송된다. 이어서, 블록(906)에서, 기판이 대략 550℃ 내지 대략 650℃의 온도에서 어닐링된다. 블록(908)에서, 어닐링 프로세스 중에, 기판이 대략 3분 내지 대략 6분 동안 수소계 분위기에서 소킹된다. 수소계 분위기는 수소 가스 및/또는 수소 라디칼들에 의해 제공된다. 방법(900)의 수소 어닐링 프로세스는 루테늄 비트 라인 금속 층의 더 낮은 저항률 및 더 매끄러운 최상부 표면을 산출하는 더 느린 동역학(kinetics)에 따른 주로 수평 성장으로 루테늄 비트 라인 금속 층의 입자 성장을 촉진한다. 수소 어닐링 프로세스의 더 느린 동역학으로 인해 더 긴 어닐링 시간이 사용된다. 방법(900)의 수소 어닐링 프로세스는 1.7㎚의 RMS(아래, 배리어 금속 층 어닐링 프로세스를 사용한 RMS 개선 참조)에서 1.15㎚ 이하의 RMS로 루테늄 비트 라인 금속 층 표면 거칠기를 더 개선한다. 일부 실시예들에서, 루테늄 비트 라인 금속 층은 550℃에서 대략 4분 동안 어닐링되어 대략 5.55Ω/㎠의 시트 저항률(Rs)을 갖는 대략 1.1㎚의 표면 거칠기 RMS를 산출한다. 일부 실시예들에서, 루테늄 비트 라인 금속 층은 600℃에서 대략 5분 동안 어닐링되어 대략 5.5Ω/㎠의 Rs를 갖는 대략 1.15㎚의 표면 거칠기 RMS를 산출한다. 더 긴 소킹 지속기간들은 표면 평활도를 유지하면서 Rs를 감소시키는 것을 돕는다. 본 발명자들은, 소킹 지속기간을 감소시키는 것이 표면 거칠기를 감소시킬 수 있지만, Rs를 증가시키는 것을 감수할 수 있다는 것을 발견하였다. 유사하게, 소킹 지속기간을 증가시키는 것은 Rs를 개선할 수 있지만, 표면 거칠기를 증가시키는 것을 감수할 수 있다. 허용 가능한 표면 거칠기 RMS 값에서 허용 가능한 Rs 값을 산출하도록 밸런스가 선택된다.
[0044] 수소 어닐링 프로세스는, 질소 또는 아르곤 어닐링 프로세스의 저항률(Rs) 레벨들을 여전히 유지하면서, 통상적인 질소 또는 아르곤 어닐링 프로세스에 비해 20% 내지 30% 개선된 최상부 표면 평활도를 갖는다. 고 에너지 어닐링 프로세스를 통해 더 양호한 입자 성장이 획득되어 저항률을 낮게 유지하고, 수소 분위기는 더 매끄러운 최상부 표면을 제공한다. (질소 또는 아르곤 어닐링 프로세스들과 비교하여) 더 긴 소킹 지속기간들은, 더 매끄러운 최상부 표면과 함께 낮은 저항률이 유지되도록 더 느린 입자 성장을 가능하게 한다. 긴 지속기간들(예컨대, 7분 이상) 동안 700℃를 초과하는 온도들은 Rs 값을 감소시킬 것이지만, 표면 거칠기(예컨대, 1.4㎚의 RMS)를 증가시키는 것을 감수할 수 있다. 어닐링 프로세스의 3개의 주요 파라미터들 ― 지속기간, 온도 및 주변 가스를 변경함으로써, 다양한 레벨들의 Rs 및 표면 평활도가 획득될 수 있다.
[0045] 동작(410)에서, 선택적으로, 대략 350℃ 내지 대략 400℃의 온도에서 비트 라인 금속 층(240) 상에 캡 층(250)이 형성될 수 있다. 낮은 프로세스 온도는, 막 스택(205)의 열 버짓을 보존하고 비트 라인 금속 층 표면의 거칠기를 감소시키는 것을 돕는다. 본 발명자들은, 온도가 너무 낮다면 캡 층(250)의 밀도가 불충분하고, 온도가 너무 높다면 비트 라인 금속 층 표면 거칠기가 증가된다는 것을 발견하였다. 온도는 또한 비트 라인 금속 층 재료에 좌우되며, 그에 따라 조정된다. 동작(412)에서는, 위에서 설명된 바와 같이, 캡 층(250)이 존재할 때, 대략 650℃의 온도에서 캡 층(250) 상에 하드마스크(260)가 형성된다. 캡 층이 존재하지 않는다면, 하드마스크(260)는 막 스택(205)의 열 버짓을 보존하도록 400℃ 미만의 온도에서 형성될 수 있다. 캡 층(250)이 존재하지 않을 때 하드마스크(260)를 형성하는 데 사용되는 더 낮은 온도는 증가된 증착 시간들(예컨대, 하드마스크는 대략 1350Å 두께일 수 있음) 및 하드마스크(260)의 더 낮은 밀도로 인한 절충이다.
[0046] 개개의 프로세스 챔버들에서 수행되는, 본 명세서에서 설명되는 방법들은 또한 클러스터 툴, 예를 들어 도 6과 관련하여 아래에서 설명되는 클러스터 툴(600) 또는 통합 툴에서 수행될 수 있다. 클러스터 툴(600)을 사용하는 이점은, 증착들과 처리들 사이에 진공 파괴가 없고 실질적인 프로세스 지연이 없다는 점이다. 클러스터 툴(600)의 예들은 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수 가능한 ENDURA® 통합 툴들을 포함한다. 그러나 본 명세서에서 설명된 방법들은 적절한 프로세스 챔버들을 갖는 다른 클러스터 툴들을 사용하여 또는 다른 적절한 프로세스 챔버들에서 실시될 수 있다. 예를 들어, 일부 실시예들에서, 위에서 논의된 본 발명의 방법들은 프로세스들 사이에 진공 파괴들이 전혀 없도록 클러스터 툴에서 유리하게 수행될 수 있다. 예를 들어, 진공 파괴들의 제거는 프로세스들 사이의 기판의 오염(산화)을 제한 또는 방지할 수 있다.
[0047] 도 6은 예컨대, 폴리 플러그(poly plug) 제작 이후, 기판 제작을 위해 구성되는 클러스터 툴(600)의 도면이다. 클러스터 툴(600)은 하나 이상의 진공 이송 모듈들(도 6에 도시된 VTM; VTM(601) 및 VTM(602)), 프론트엔드 모듈(604), 복수의 프로세싱 챔버들/모듈들(606, 608, 610, 612, 614, 616, 618), 및 프로세스 제어기(제어기(620))를 포함한다. 도 6에 도시된 바와 같이, 하나보다 많은 VTM을 갖는 실시예들에서, 하나의 VTM으로부터 다른 VTM으로의 진공 전달을 가능하게 하도록 하나 이상의 패스스루(pass-through) 챔버들이 제공될 수 있다. 도 6에 도시된 것과 일치하는 실시예들에서, 2개의 패스스루 챔버들(예컨대, 패스스루 챔버(640) 및 패스스루 챔버(642))이 제공될 수 있다. 프론트엔드 모듈(604)은, 클러스터 툴(600)을 사용하여 프로세싱될, 예를 들어 FOUP(front opening unified pod) 또는 다른 적절한 기판 함유 박스 또는 캐리어로부터의 하나 이상의 기판들을 수용하도록 구성되는 로딩 포트(622)를 포함한다. 로딩 포트(622)는 하나 이상의 기판들을 로딩하기 위해 사용될 수 있는 3개의 로딩 영역들(624a-624c)을 포함할 수 있다. 그러나 더 많은 또는 더 적은 로딩 영역들이 사용될 수 있다.
[0048] 프론트엔드 모듈(604)은 로딩 포트(622) 내로 로딩된 기판을 이송하는 데 사용되는 ATM(atmospheric transfer module)(626)을 포함한다. 보다 구체적으로, ATM(626)은, ATM(626)을 로딩 포트(622)에 연결하는 (가상선(phantom)으로 도시된) 도어들(635)을 통해 로딩 영역들(624a-624c)로부터 ATM(626)으로 기판을 이송하도록 구성되는 (가상선으로 도시된) 하나 이상의 로봇 암들(628)을 포함한다. 통상적으로, 개개의 로딩 포트(624a-624c)로부터 ATM(626)으로의 기판 이송을 가능하게 하기 위해, 각각의 로딩 포트에 대해 하나의 도어가 존재한다. 로봇 암(628)은 또한, ATM(626)을 에어 록(air lock)들(630a, 630b)에 연결하는 (가상선으로 도시되며, 에어 록마다 하나씩) 도어들(632)을 통해 ATM(626)에서 에어 록들(630a, 630b)로 기판을 이송하도록 구성된다. 에어 록들의 수는 2개보다 많거나 적을 수 있지만, 단지 예시 목적들로, 2개의 에어 록들(630a, 630b)이 도시되며, 각각의 에어 록은 에어 록을 ATM(626)에 연결하기 위한 도어를 갖는다.
[0049] 제어기(620)의 제어 하에서 에어 록들(630a, 630b)은 대기압 환경 또는 진공 압력 환경에서 유지될 수 있고, VTM(601, 602)으로/으로부터 이송되고 있는 기판을 위한 중간 또는 임시 홀딩 공간으로서의 역할을 할 수 있다. VTM(601)은 진공 파괴 없이, 즉 VTM(602) 및 복수의 프로세싱 챔버들(606, 608)과 패스스루 챔버들(640, 642) 내에서 진공 압력 환경을 유지하면서, 에어 록들(630a, 630b)로부터 복수의 프로세싱 챔버들(606, 608) 중 하나 이상으로 또는 하나 이상의 패스스루 챔버들(640, 642)로 기판을 이송하도록 구성되는 (가상선으로 도시된) 로봇 암(638)을 포함한다. VTM(602)은 진공 파괴 없이, 즉 VTM(602) 및 복수의 프로세싱 챔버들(606, 608, 610, 612, 614, 616, 618) 내에서 진공 압력 환경을 유지하면서, 에어 록들(630a, 630b)로부터 복수의 프로세싱 챔버들(606, 608, 610, 612, 614, 616, 618) 중 하나 이상으로 기판을 이송하도록 구성되는 (가상선의) 로봇 암(638)을 포함한다. 특정 실시예들에서, 에어 록들(630a, 630b)은 생략될 수 있고, 제어기(620)는 기판을 ATM(626)으로부터 VTM(602)으로 직접 이동시키도록 구성될 수 있다.
[0050] 도어(634), 예컨대 슬릿 밸브 도어는 각각의 개별 에어 록(630a, 630b)을 VTM(601)에 연결한다. 유사하게, 도어(636), 예컨대 슬릿 밸브 도어는 각각의 프로세싱 모듈을 VTM에 연결하는데, VTM(예컨대, VTM(601) 또는 VTM(602))에 개개의 프로세싱 모듈이 결합된다. 복수의 프로세싱 챔버들(606, 608, 610, 612, 614, 616, 618)은 본 명세서에서 설명되는 바와 같이 폴리 플러그 제작 이후 기판과 통상적으로 연관되는 하나 이상의 프로세스들을 수행하도록 구성된다.
[0051] 제어기(620)는 클러스터 툴(600)의 전체 동작들을 제어하고, 클러스터 툴(600)의 동작과 관련된 데이터 또는 커맨드들/명령들을 저장하기 위한 메모리(621)를 포함한다. 예를 들어, 제어기(620)는 VTM(601)으로/으로부터 그리고 VTM(601)과 VTM(602) 사이에서 기판을 이송하기 위해, ATM(626), VTM(601), VTM(602)의 로봇 암들(628, 638, 639)을 각각 제어한다. 제어기(620)는 도어들(632, 634, 636)의 개방 및 폐쇄를 제어하고, 에어 록들(630a, 630b)의 압력을 제어하여, 예컨대 기판 이송 프로세스들을 위해 원하는 대로 에어 록들(630a, 630b) 내의 대기압/진공 압력 환경들을 유지한다. 제어기(620)는 또한, 아래에서 보다 상세히 설명되는 바와 같이, 개별 프로세싱 챔버들(606, 608, 610, 612, 614, 616, 618)과 연관된 동작들을 수행하기 위해 개별 프로세싱 챔버들(606, 608, 610, 612, 614, 616, 618)의 동작을 제어한다.
[0052] 도 7은 폴리 플러그 제작 이후, 클러스터 툴(600)을 사용하여 하나 이상의 DRAM 비트 라인 스택 프로세스들을 수행하기 위한 방법이다. 예시 목적들로, 도 8은 예컨대, 클러스터 툴(600) 외부에서 기판(800) 상에 폴리 플러그(802)가 형성된 이후, 폴리 플러그(802)를 포함하는 기판(800)의 일부의 단면도를 도시한다. 도 7의 방법을 수행하기 전에, 기판(800)은 로딩 영역들(624a-624c) 중 하나 이상을 통해 로딩 포트(622) 내로 로딩될 수 있다. 제어기(620)의 제어 하에서, ATM(626)의 로봇 암(628)은 폴리 플러그(802)를 갖는 기판(800)을 로딩 영역(624a)으로부터 ATM(626)으로 이송할 수 있다.
[0053] 제어기(620)는 에어 록들(630a, 630b) 중 하나가 사용되고 있는지 또는 둘 다 사용되고 있는지에 따라, 에어 록들(630a, 630b) 중 적어도 하나가 대기압 환경에 있는지 여부를 결정할 수 있다. 예시 목적들로, 에어 록(630a)만이 사용되고 있다고 가정된다. 에어 록(630a)이 대기압 환경에 있다고 제어기(620)가 결정한다면, 제어기(620)는 ATM(626)을 에어 록(630a)에 연결하는 도어(632의 일부)를 열 수 있다. 반대로, 에어 록(630a)이 대기압 환경에 있지 않다고 제어기(620)가 결정한다면, 제어기(620)는 (예컨대, 에어 록들(630a, 630b)에 동작 가능하게 연결되며 제어기(620)에 의해 제어되는 압력 제어 밸브를 통해) 에어 록(630a) 내의 압력을 대기압 환경으로 조정할 수 있으며, 에어 록(630a) 내의 압력을 다시 체크할 수 있다. 제어기는, 기판(800)을 ATM(626)으로부터 에어 록(630a)으로 이송하고, 도어(632)를 닫고, 에어 록(630a) 내의 압력을 예를 들어, VTM(601) 내부의 진공 압력 환경과 매칭 또는 실질적으로 매칭하는 진공 압력 환경으로 조정하도록 로봇 암(628)에 명령할 수 있다.
[0054] 제어기(620)는, 에어 록(630a)이 진공 압력 환경에 있는지 여부를 결정할 수 있다. 에어 록(630a)이 진공 압력 환경에 있다고 제어기(620)가 결정한다면, 제어기는 VTM(601)을 에어 록(630a)에 연결하는 도어(634)를 열 수 있다. 반대로, 에어 록(630a)이 진공 압력 환경에 있지 않다고 제어기(620)가 결정한다면, 제어기(620)는 (예컨대, 에어 록들(630a, 630b)에 동작 가능하게 연결되며 제어기(620)에 의해 제어되는 압력 제어 밸브를 통해) 에어 록(630a) 내의 압력을 진공 압력 환경으로 조정할 수 있으며, 에어 록(630a) 내의 압력을 다시 체크할 수 있다.
[0055] 제어기(620)는 프로세스 챔버들의 직접 제어를 사용하여 또는 대안으로, 프로세스 챔버들 및 클러스터 툴(600)과 연관된 컴퓨터들(또는 제어기들)을 제어함으로써 클러스터 툴(600)의 동작을 제어한다. 동작 시, 제어기(620)는 클러스터 툴(600)의 성능을 최적화하도록 개개의 챔버들 및 시스템들로부터의 데이터 수집 및 피드백을 가능하게 한다. 제어기(620)는 일반적으로 CPU(Central Processing Unit)(619), 메모리(621) 및 지원 회로(625)를 포함한다. CPU(619)는 산업 환경에서 사용될 수 있는 범용 컴퓨터 프로세서의 임의의 형태일 수 있다. 지원 회로(625)는 종래에는 CPU(619)에 결합되며, 캐시, 클록 회로들, 입력/출력 서브시스템들, 전원 공급 장치들 등을 포함할 수 있다. 앞서 설명한 방법과 같은 소프트웨어 루틴들은 메모리(621)에 저장될 수 있으며, CPU(619)에 의해 실행될 때, CPU(619)를 특수 목적 컴퓨터(제어기(620))로 변환할 수 있다. 소프트웨어 루틴들은 또한, 클러스터 툴(600)로부터 원격 위치된 (도시되지 않은) 제2 제어기에 의해 저장 및/또는 실행될 수 있다.
[0056] 메모리(621)는 CPU(619)에 의해 실행될 때, 반도체 프로세스들 및 장비의 동작을 가능하게 할 명령들을 포함하는 컴퓨터 판독 가능 저장 매체의 형태이다. 메모리(621) 내의 명령들은 본 원리들의 방법을 구현하는 프로그램과 같은 프로그램 제품의 형태이다. 프로그램 코드는 다수의 상이한 프로그래밍 언어들 중 임의의 언어에 부합할 수 있다. 일례로, 본 개시내용은 컴퓨터 시스템과 함께 사용할 컴퓨터 판독 가능 저장 매체 상에 저장된 프로그램 제품으로서 구현될 수 있다. 프로그램 제품의 프로그램(들)은 (본 명세서에서 설명되는 방법들을 포함하는) 양상들의 기능들을 정의한다. 예시적인 컴퓨터 판독 가능 저장 매체들은: 정보가 영구적으로 저장되는 기록이 불가능한 저장 매체들(예컨대, 컴퓨터 내의 판독 전용 메모리 디바이스들, 이를테면 CD-ROM 드라이브에 의해 판독 가능한 CD-ROM 디스크들, 플래시 메모리, ROM 칩들 또는 임의의 타입의 고체 상태 비휘발성 반도체 메모리); 및 변경 가능한 정보가 저장되는 기록 가능한 저장 매체들(예컨대, 디스켓 드라이브 또는 하드 디스크 드라이브 내의 플로피 디스크들 또는 임의의 타입의 고체 상태 랜덤 액세스 반도체 메모리)를 포함한다(그러나 이에 제한되는 것은 아님). 이러한 컴퓨터 판독 가능 저장 매체들은 본 명세서에서 설명되는 방법들의 기능들을 지시하는 컴퓨터 판독 가능 명령들을 전달할 때, 본 원리들의 양상들이다.
[0057] 700에서, 제어기(620)는 에어 록(630a)으로부터 도어(634)를 통해 VTM(601)으로 기판(800)을 이송하도록 로봇 암(638)에 명령하고 도어(634)를 닫는다. 대안으로, 도어(634)는 예를 들어, 클러스터 툴(600) 내에서 프로세싱의 완료 시에 아웃바운드(outbound) 기판을 수용하도록 개방된 상태로 유지될 수 있다. 702에서, 제어기(620)는 기판(800)을 프로세싱 챔버들 중 하나 이상으로 이송하여 기판의 제작이 완료될 수 있도록 ― 즉, 기판(800) 상의 폴리 플러그(802) 위에서 비트 라인 스택 프로세스들의 완료 ― 로봇 암(638)에 명령한다. 예를 들어, 702에서, 제어기(620)는 프로세싱 챔버(606)에 대응하는 도어(636)를 열도록 로봇 암(638)에 명령할 수 있다. 일단 열리면, 제어기(620)는 (진공 파괴 없이, 즉 기판(800)이 프로세싱 챔버들(606, 608, 610, 612, 614) 사이에서 이송되는 동안 VTM(601) 및 VTM(602) 내에서 진공 압력 환경이 유지됨) 기판(800)을 사전 세정 챔버(예컨대, 프로세싱 챔버(606))로 이송하도록 로봇 암(638)에 명령할 수 있다. 프로세싱 챔버(606)는 기판(800) 상에 존재할 수 있는 오염물들, 예컨대 기판(800) 상에 존재할 수 있는 자연 산화를 제거하기 위해 하나 이상의 사전 세정 프로세스를 수행하는 데 사용될 수 있다. 이러한 하나의 사전 세정 챔버는 California, Santa Clara 소재의 Applied Materials, Inc.로부터 상업적으로 입수할 수 있는 SiCoNi™ 프로세싱 툴이다.
[0058] 다음에, 704에서, 제어기(620)는 도어(636)를 열고, 기판(800)을 다음 프로세싱 챔버로 이송하도록 로봇 암(638)에 명령한다. 예를 들어, 704에서, 제어기(620)는 진공 파괴 없이, 기판(800)을 사전 세정 챔버로부터 배리어 금속 증착 챔버로 이송하도록 로봇 암(638)에 명령할 수 있다. 예를 들어, 제어기(620)는 진공 하에서 기판을 프로세싱 챔버(606)로부터 예를 들어, 프로세싱 챔버(608)로 이송하도록 로봇 암(638)에 명령할 수 있다. 프로세싱 챔버(608)는 (예컨대, 세정된 기판(800) 및 폴리 플러그(802) 위에 배리어 금속(804)을 증착하기 위해) 기판(800)에 대해 배리어 금속 증착 프로세스를 수행하도록 구성된다. 배리어 금속은 티타늄(Ti) 또는 탄탈륨(Ta) 중 하나일 수 있다.
[0059] 다음에, 706에서, 제어기(620)는 진공 파괴 없이, 기판(800)을 배리어 금속 증착 챔버로부터 배리어 층 증착 챔버로 또는 어닐링 챔버로 이송하도록 로봇 암(638)에 명령할 수 있다. 기판(800)이 어닐링 챔버로 이송된다면, 기판(800)은 산화 방지 증착(예컨대, 배리어 금속의 질화물 변형)을 위해 배리어 금속 증착 챔버로 되돌아가게 될 것이다. 배리어 금속 증착 챔버 다음에, 기판(800)은 배리어 층 증착 챔버로 이송된다. 예를 들어, 제어기(620)는 진공 하에서 기판을 프로세싱 챔버(608)로부터 패스스루 챔버들(640, 642) 중 어느 하나로 이송하도록 로봇 암(638)에 명령할 수 있으며, 그 시점에 VTM(602) 내부의 로봇 암(639)이 기판(800)을 픽업하여 예를 들어, 프로세싱 챔버(610)로 이동시킬 수 있다. 프로세싱 챔버(610)는 (예컨대, 배리어 금속(804) 위에 배리어 층(806)을 증착하기 위해) 기판(800)에 대해 배리어 층 증착 프로세스를 수행하도록 구성된다. 배리어 층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 중 하나일 수 있다.
[0060] 다음에, 708에서, 제어기(620)는 진공 파괴 없이, 기판(800)을 프로세싱 챔버(610)로부터 예를 들어, 프로세싱 챔버(612)로 이송하도록 로봇 암(639)에 명령할 수 있다. 프로세싱 챔버(612)는 (예컨대, 706에서 증착된 배리어 층(806) 위에 비트 라인 금속 층(808)을 증착하기 위해) 기판(800)에 대해 비트 라인 금속 증착 프로세스를 수행하도록 구성된다. 비트 라인 금속은 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 하나일 수 있다. 다음에, 710에서, 제어기(620)는 진공 파괴 없이, 기판(800)을 프로세싱 챔버(612)로부터 예를 들어, 프로세싱 챔버(614)로 이송하도록 로봇 암(639)에 명령할 수 있다. 프로세싱 챔버(614)는 (예컨대, 708에서 증착된 비트 라인 금속 층(808) 위에 하드마스크 층(810)을 증착하기 위해) 기판(800)에 대해 하드마스크 증착 프로세스를 수행하도록 구성된다. 하드마스크는 실리콘 질화물(SiN), 실리콘 산화물(SiO) 또는 실리콘 탄화물(SiC) 중 하나일 수 있다.
[0061] 일부 실시예들에서, 705에 도시된 바와 같이, 배리어 층(806)의 증착 이전에 또는 이후에 기판(800)에 대해 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 임의의 적절한 어닐링 프로세스, 이를테면 RTP(rapid thermal processing) 어닐링일 수 있다. 예를 들어, 기판(800)을 프로세싱 챔버(608)로부터 프로세싱 챔버(610)로 이송하기 전에, 기판(800)이 먼저 프로세싱 챔버(616)로 이송될 수 있다. 프로세싱 챔버(616)는 기판(800)에 대해 어닐링 프로세스를 수행하도록 구성된다. 어닐링 프로세스에 후속하여, 배리어 층(806)을 포함하는 어닐링된 기판(800)이 예컨대, 로봇 암(639)을 사용하여, 진공 하에서 어닐링 챔버(예컨대, 프로세싱 챔버(616))로부터 배리어 층 증착 챔버(예컨대, 프로세싱 챔버(610))로 이송될 수 있다.
[0062] 대안으로 또는 조합하여, 709a에 도시된 바와 같이, 비트 라인 금속 층(808)의 증착 후에 그리고 비트 라인 금속 층(808) 위에 하드마스크 층(810)을 증착하기 전에, 기판(800)에 대해 어닐링 프로세스가 수행될 수 있다. 예를 들어, 기판(800)을 프로세싱 챔버(612)로부터 프로세싱 챔버(614)로 이송하기 전에, 기판(800)이 먼저 프로세싱 챔버(616)(즉, 어닐링 챔버)로 이송될 수 있다. 위에서 논의된 바와 같이, 비트 라인 금속 층(808)이 상부에 증착된 기판(800)에 대해 어닐링 프로세스, 또는 705에서의 어닐링이 이전에 수행되었다면 다른 어닐링 프로세스가 수행될 수 있다. 709a에서 어닐링 프로세스가 수행되는 일부 실시예들에서, 어닐링된 기판(800)은 709b에 도시된 바와 같이, 비트 라인 금속 층(808) 상에 증착되는 선택적인 캡핑 층(809)을 갖도록 다른 프로세싱 챔버로 이송될 수 있다. 예를 들어, 비트 라인 금속 층(808)을 포함하는 어닐링된 기판(800)은 예컨대, 어닐링된 비트 라인 금속 층(808) 위에 캡핑 층을 증착하기 위해 로봇 암(639)을 사용하여, 진공 하에서 어닐링 챔버(예컨대, 프로세싱 챔버(616))로부터 캡핑 층 증착 챔버(예컨대, 프로세싱 챔버(618))로 이송될 수 있다.
[0063] 일부 실시예들에서, 비트 라인 금속이 증착된 후에, 루테늄(Ru)과 같은 일부 금속들은 입자 성장 재료들이다. 본 발명자들은, 높은 온도들에서 그러한 비트 라인 금속들 위의 하드마스크 층의 후속 증착이 바람직하지 않게 불량한 표면 거칠기를 야기할 것임을 관찰하였다. 본 발명자들은, 저온 캡 층의 증착 이후 하드마스크 층의 증착 전에 비트 라인 금속 층을 수소 어닐링하는 것이 비트 라인 금속 층의 표면 거칠기를 유리하게 개선할 수 있다는 것을 발견하였다. 통합 툴(예컨대, 클러스터 툴(600))에서 위의 시퀀스들 각각을 수행함으로써, 입자 성장을 위한 어닐링 동안의 비트 라인 금속의 산화가 추가로 유리하게 방지된다.
[0064] 본 명세서에서 설명되지 않는 추가 프로세스들이 또한 기판(800)에 대해 수행될 수 있거나, 본 명세서에서 설명되는 프로세스들 중 일부가 생략될 수 있다.
[0065] 프로세싱 챔버들(608, 610, 612, 614)(그리고 사용된다면, 프로세싱 챔버들(616, 618))과 연관된 위에서 설명된 프로세스들이 기판(800)에 대해 수행된 후에, 기판(800)은 예컨대, 기판(800)을 패스스루 챔버(640, 642)에 이송하기 위해 VTM(602)의 로봇 암(639)을 사용하여, 그리고 기판(800)을 패스스루 챔버(640, 642)로부터 에어 록들(630a, 630b) 중 하나에 이송하기 위해 VTM(601)의 로봇 암(638)을 사용하여, VTM(602)으로부터 로딩 포트(622)로 다시 이송된다. 이어서, 로봇 암(628)은 기판(800)을 로딩 포트(622) 내의 FOUP의 빈 슬롯으로 리턴하는 데 사용될 수 있다.
[0066] 본 명세서에서 설명되는 클러스터 툴(600) 및 사용 방법들은 유리하게는, 전체 DRAM 비트 라인 프로세스 전반에 걸쳐 진공 압력 환경을 유지하도록 구성되는 단일 머신을 사용하여 사용자가 폴리 플러그에 대해 복수의 DRAM 비트 라인 프로세스들을 수행할 수 있게 한다. 이에 따라, 기판(800) 제작 중에 기판 상에서 발생하는 산화의 가능성이, 제거되지 않는다면, 감소된다. 추가로, 전체 DRAM 비트 라인 프로세스에 걸쳐 진공 압력 환경이 유지되기 때문에, 비트 라인 금속 재료들의 선택은 금속의 입자 성장 특징들에 의해 제한되지 않는다.
[0067] 본 명세서에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 다음의 청구항들의 맥락에서) 단수 표현들 및 유사한 지시 대상들의 사용은 본 명세서에서 달리 지시되거나 맥락상 명백하게 모순되지 않는 한 단수와 복수 모두를 커버하는 것으로 해석되어야 한다. 본 명세서에서 달리 지시하지 않는 한, 본 명세서에서 값들의 범위들의 언급은 단지, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 간단한 전달법(shorthand method)의 역할을 하는 것으로 의도되며, 각각의 개별 값은 그 값이 마치 본 명세서에서 개별적으로 언급된 것처럼 명세서에 포함된다. 본 명세서에서 설명되는 모든 방법들은 본 명세서에서 달리 지시되거나 아니면 맥락상 명백하게 모순되지 않는 한 임의의 적절한 순서로 수행될 수 있다. 본 명세서에서 제공되는 임의의 그리고 모든 예들 또는 예시 언어(예컨대, "이를테면")의 사용은 단지 재료들 및 방법들을 더 잘 분명히 하는 것으로 의도되며, 달리 청구되지 않는 한 범위에 제한을 두지 않는다. 본 명세서의 어떤 언어도 개시된 재료들 및 방법들의 실시에 필수적인 임의의 청구되지 않은 엘리먼트를 나타내는 것으로 해석되지 않아야 한다.
[0068] 본 명세서 전반에 걸쳐 "일 실시예," "특정 실시예들," "하나 이상의 실시예들" 또는 "한 실시예"에 대한 언급은 실시예와 관련하여 설명된 특정한 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서," "특정 실시예들에서," "일 실시예에서" 또는 "한 실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 의미하는 것은 아니다. 게다가, 특정한 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적당한 방식으로 결합될 수 있다.
[0069] 본 명세서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 적용들의 예시일 뿐이다. 당업자들은, 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있다고 인식할 것이다. 따라서 본 개시내용은 첨부된 청구항들 및 그러한 청구항들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함한다.
[0070] 본 원리들에 따른 실시예들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 실시예들은 또한, 하나 이상의 프로세서들에 의해 판독 및 실행될 수 있는 하나 이상의 컴퓨터 판독 가능 매체를 사용하여 저장된 명령들로서 구현될 수 있다. 컴퓨터 판독 가능 매체는 머신(예컨대, 컴퓨팅 플랫폼 또는 하나 이상의 컴퓨팅 플랫폼들 상에서 실행되는 "가상 머신")에 의해 판독 가능한 형태로 정보를 저장 또는 송신하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 컴퓨터 판독 가능 매체는 임의의 적절한 형태의 휘발성 또는 비휘발성 메모리를 포함할 수 있다. 일부 실시예들에서, 컴퓨터 판독 가능 매체는 비-일시적 컴퓨터 판독 가능 매체를 포함할 수 있다.
[0071] 전술한 내용은 본 원리들의 실시예들에 관한 것이지만, 본 원리들의 기본 범위를 벗어나지 않으면서 본 원리들의 다른 실시예들 및 추가 실시예들이 안출될 수 있다.

Claims (20)

  1. 기판 상의 폴리실리콘 층 상에 대략 30Å(angstroms) 내지 대략 50Å의 티타늄 층을 증착하는 단계;
    상기 티타늄 층 상에 대략 15Å 내지 대략 40Å의 제1 티타늄 질화물 층을 증착하는 단계;
    대략 700℃ 내지 대략 850℃의 온도에서 상기 기판을 어닐링하는 단계;
    어닐링 후에 상기 제1 티타늄 질화물 층 상에 대략 15Å 내지 대략 40Å의 제2 티타늄 질화물 층을 증착하는 단계;
    상기 제2 티타늄 질화물 층 상에 루테늄의 비트 라인 금속 층을 증착하는 단계;
    대략 550℃ 내지 대략 650℃의 온도에서 상기 비트 라인 금속 층을 어닐링하는 단계; 및
    어닐링 중에 대략 3분 내지 대략 6분 동안 수소계 분위기에서 상기 비트 라인 금속 층을 소킹(soak)하는 단계를 포함하는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  2. 제1 항에 있어서,
    대략 350℃ 내지 대략 400℃의 증착 온도에서 상기 비트 라인 금속 층 상에 캡 층을 증착하는 단계; 및
    대략 500℃보다 높은 증착 온도에서 상기 캡 층 상에 하드마스크 층을 증착하는 단계를 더 포함하는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  3. 제2 항에 있어서,
    상기 캡 층은 실리콘 질화물 또는 실리콘 탄질화물 중 하나 이상을 포함하는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  4. 제2 항에 있어서,
    상기 캡 층은 대략 30Å 내지 대략 50Å인,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  5. 제2 항에 있어서,
    상기 캡 층은 화학 기상 증착(CVD: chemical vapor deposition) 또는 원자 층 증착(ALD: atomic layer deposition) 프로세스에 의해 증착되는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  6. 제2 항에 있어서,
    상기 하드마스크 층은 실리콘 질화물을 포함하는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  7. 제2 항에 있어서,
    상기 하드마스크 층은 저압 화학 기상 증착(LPCVD: low pressure chemical vapor deposition) 프로세스를 사용하여 증착되는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  8. 제1 항에 있어서,
    대략 400℃ 미만의 증착 온도에서 상기 비트 라인 금속 층 상에 하드마스크 층을 증착하는 단계를 더 포함하는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  9. 제8 항에 있어서,
    상기 하드마스크 층은 저압 화학 기상 증착(LPCVD) 프로세스를 사용하여 증착되는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  10. 제1 항에 있어서,
    상기 비트 라인 금속 층은 1.15㎚ 이하의 거칠기 RMS(root mean squared)를 갖는 최상부 표면을 갖는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  11. 기판 상의 폴리실리콘 층 상에 배리어 금속 층을 형성하는 단계;
    대략 700℃ 내지 대략 850℃의 온도에서 상기 배리어 금속 층을 어닐링하는 단계;
    상기 배리어 금속 층 상에 배리어 층을 형성하는 단계;
    상기 배리어 층 상에 비트 라인 금속 층을 증착하는 단계;
    대략 550℃ 내지 대략 650℃의 온도에서 상기 비트 라인 금속 층을 어닐링하는 단계; 및
    어닐링 중에 대략 3분 내지 대략 6분 동안 수소계 분위기에서 상기 비트 라인 금속 층을 소킹하는 단계를 포함하는,
    메모리 구조를 형성하는 방법.
  12. 제11 항에 있어서,
    상기 배리어 금속 층은 상기 폴리실리콘 층 상에 형성된 대략 30Å 내지 대략 50Å의 티타늄 층 및 상기 티타늄 층 상에 형성된 대략 15Å 내지 대략 40Å의 티타늄 질화물 층인,
    메모리 구조를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 배리어 금속 층을 어닐링하는 단계는 상기 폴리실리콘 층 상에 티타늄 실리사이드 층을 형성하는,
    메모리 구조를 형성하는 방법.
  14. 제11 항에 있어서,
    상기 배리어 층은 대략 15Å 내지 대략 40Å의 티타늄 질화물 층인,
    메모리 구조를 형성하는 방법.
  15. 제11 항에 있어서,
    상기 비트 라인 금속 층은 1.15㎚ 이하의 최상부 표면 거칠기 RMS(root mean squared)를 갖는 입자 성장 금속 층(grain growth metal layer)인,
    메모리 구조를 형성하는 방법.
  16. 제11 항에 있어서,
    대략 350℃ 내지 대략 400℃의 증착 온도에서 화학 기상 증착(CVD) 또는 원자 층 증착(ALD) 프로세스를 사용하여 상기 비트 라인 금속 층 상에 캡 층을 형성하는 단계; 및
    대략 500℃보다 높은 증착 온도에서 저압 화학 기상 증착(LPCVD) 프로세스를 사용하여 상기 캡 층 상에 하드마스크 층을 형성하는 단계를 더 포함하는,
    메모리 구조를 형성하는 방법.
  17. 제16 항에 있어서,
    상기 캡 층은 대략 30Å 내지 대략 50Å인,
    메모리 구조를 형성하는 방법.
  18. 제11 항에 있어서,
    대략 400℃ 미만의 증착 온도에서 저압 화학 기상 증착(LPCVD) 프로세스를 사용하여 상기 비트 라인 금속 층 상에 하드마스크 층을 증착하는 단계를 더 포함하는,
    메모리 구조를 형성하는 방법.
  19. 플라즈마 기상 증착(PVD: plasma vapor deposition) 챔버를 사용하여 기판 상의 폴리실리콘 층 상에 대략 30Å 내지 대략 50Å의 티타늄 층을 증착하는 단계;
    상기 티타늄 층의 증착과 상기 기판의 어닐링 사이에 진공 파괴(vacuum break) 없이 대략 700℃ 내지 대략 850℃의 온도에서 상기 기판을 어닐링하는 단계;
    어닐링 후에 상기 티타늄 층 상에 대략 15Å 내지 대략 40Å의 티타늄 질화물 층을 증착하는 단계;
    상기 티타늄 질화물 층 상에 루테늄의 비트 라인 금속 층을 증착하는 단계;
    대략 550℃ 내지 대략 650℃의 온도에서 상기 비트 라인 금속 층을 어닐링하는 단계; 및
    상기 비트 라인 금속의 최상부 표면이 1.15㎚ 이하의 거칠기 RMS(root mean squared)를 갖도록, 어닐링 중에 대략 3분 내지 대략 6분 동안 수소계 분위기에서 상기 비트 라인 금속 층을 소킹하는 단계를 포함하는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
  20. 제19 항에 있어서,
    대략 350℃ 내지 대략 400℃의 증착 온도에서 상기 비트 라인 금속 층 상에 캡 층을 증착하고 대략 500℃보다 높은 증착 온도에서 상기 캡 층 상에 하드마스크 층을 증착하는 단계; 또는
    대략 400℃ 미만의 증착 온도에서 상기 비트 라인 금속 층 상에 하드마스크 층을 증착하는 단계를 더 포함하는,
    메모리 구조의 비트 라인 금속의 최상부 표면을 매끄럽게 하는 방법.
KR1020210154744A 2020-11-12 2021-11-11 동적 랜덤 액세스 메모리 비트 라인 금속을 매끄럽게 하기 위한 방법들 및 장치 KR102709206B1 (ko)

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