KR20220063712A - 패키지 구조물, 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20220063712A
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퐁-유안 창
리-충 루
지 츠웬 프랭크 리
포-시앙 후앙
신유 바오
샘 바지리
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

패키지 구조물은 솔더 피처, 솔더 피처 상의 제 1 재배선층 구조물, 제 1 재배선층 구조물 상에 마운팅되고 제 1 재배선층 구조물에 전기적으로 커플링된 다이를 포함한다. 제 1 재배선층 구조물은 열 전도성 유전체 재료로 충전된 하나 이상의 유전체층을 포함한다.

Description

패키지 구조물, 반도체 디바이스 및 그 제조 방법{PACKAGE STRUCTURE, SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 "PACKAGE STRUCTURE WITH THICK REDISTRIBUTION LAYER AND HEAT-CONDUCTIVE DIELECTRIC MATERIAL"로 명칭된, 2020년 11월 10일에 출원된 미국 가출원 제 63/111,878 호의 이익을 주장하며, 이 가출원 전체가 참조로서 본원에 포함된다.
3D 집적 회로(3D integrated circuit; 3DIC)는, 능동 전자 컴포넌트들의 2개 이상의 층들이 집적 회로를 형성하도록 수직으로 적층되고 연결된 반도체 디바이스를 포함한다. 증가된 칩 밀도를 갖는 3D IC 시스템들이 높은 열 밀도 및 빈약한 열 방출 성능(thermal dissipation performance)을 보일 수 있기 때문에 열 방출이 3DIC들에서 도전과제이다.
3DIC의 내측 다이들에서 생성되는 열이 하부 적층된 다이의 내층 영역에 가두어질 수 있고, 때로는 핫스팟으로 지칭되는 급격한 국부적 온도 피크(sharp local temperature peak)를 유발할 수 있다. 디바이스들에 의해 생성되는 열로 인한 핫스팟들은 적층된 다이들에서 다른 그 위에 있는 디바이스들의 전기적 성능에 부정적으로 영향을 줄 수 있고 종종 3DIC 패키지들에 대한 전자이동(electromigration) 및 신뢰성 문제들로 이어질 수 있다. 위의 결함들 및 문제들을 해결할 필요성이 있다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명확성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른, 패키지 온 패키지(package-on-package; PoP) 디바이스의 단면도이다.
도 2 내지 도 16은 본 개시의 예시적인 실시예들에 따른, IC 백 엔드 오브 라인(back-end-of-line; BEOL)의 상이한 스테이지들에서의 집적 팬 아웃(Integrated Fan-Out; InFO) 패키지의 단면도들이다.
도 17은 본 개시의 예시적인 실시예들에 따른, 집적 팬 아웃(InFO) 패키지의 단면도이다.
이어지는 개시는 제공되는 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이하고 예시적인 실시예들, 또는 예시들을 제공한다. 본 개시를 설명하기 위해 컴포넌트들 및 배열들의 특정하고 단순화된 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
본 명세서에서 사용되는 용어들은 일반적으로, 각각의 용어가 사용되는 기술분야 및 특정 문맥에서 자신들의 통상적인 의미들을 갖는다. 본원에서 논의되는 임의의 용어들의 예시들을 포함하여 본 명세서 내의 예시들의 사용은 단지 예시적일 뿐이며, 본 개시 또는 임의의 예시적인 용어의 범위 및 의미를 결코 제한하지 않는다. 마찬가지로, 본 개시는 본 명세서에 제공되는 다양한 실시예들로 제한되지 않는다.
다양한 엘리먼트들을 설명하기 위해 용어들 "제 1", "제 2" 등이 본원에 사용될 수 있지만, 이들 엘리먼트들이 이 용어들에 의해 제한되지 않아야 한다. 이러한 용어들은 하나의 엘리먼트를 다른 엘리먼트로부터 구별시키기 위해 사용된다. 예를 들어, 실시예들의 범위로부터 벗어나지 않고, 제 1 엘리먼트가 제 2 엘리먼트로 칭해질 수 있고, 유사하게, 제 2 엘리먼트가 제 1 엘리먼트로 칭해질 수 있다. 본원에서 사용되는 바와 같이, 용어 "및/또는"은 연관된 리스트화된 항목들 중 하나 이상의 연관된 리스트화된 항목의 임의의 또한 모든 조합들을 포함한다.
또한, "밑", "아래", "저부", "위", "상부" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
이 문서에서, 용어 "커플링된다"는 "전기적으로 커플링된다"로도 칭해질 수 있고, 용어 "연결된다"는 "전기적으로 연결된다"로 칭해질 수 있다. "커플링된다" 및 "연결된다"는 2개 이상의 엘리먼트들이 서로 함께 동작하거나 또는 서로 상호작용하는 것을 나타내는데에도 사용될 수 있다.
본 개시의 다양한 실시예들이 특정 컨텍스트로, 즉 3차원(three-dimensional; 3D) 집적 팬 아웃(InFO) 패키지 온 패키지(PoP) 디바이스로 실시예들과 관련하여 설명될 것이다. 본 개시에서의 개념들은 그러나, 다른 반도체 구조물들 또는 회로들에도 적용할 수 있다.
도 1은 본 개시의 일부 실시예들에 따른, 패키지 온 패키지(PoP) 디바이스(100)의 단면도이다. 도 1에 도시된 바와 같이, PoP 디바이스(100)는, 아래에서 더 상세히 설명될 집적 팬 아웃 패키지 온 패키지(Integrated Fan Out Package on Package; InFO PoP) 디바이스에 형성된 하나 이상의 재배선층(redistribution layer)을 사용하여 하부 패키지(120)에 전기적으로 커플링된 상부 패키지(110)를 포함한다. 일부 구현예들에서, 상부 패키지(110) 및 하부 패키지(120)는, 간결성을 위해 본원에서 생략된, 다양한 다른 컴포넌트들, 층들, 회로들, 및 구조물들을 포함할 수 있다.
도 1에 도시된 바와 같이, 하부 패키지(120) 위에 상부 패키지(110)가 마운팅된다. 상부 패키지(110)는 하나 이상의 디바이스 다이(112, 114)를 포함할 수 있다. 일부 실시예들에서, 디바이스 다이(들)(112, 114)는 수직으로 분리된(vertically discrete) 메모리 컴포넌트들이다. 예를 들어, 디바이스 다이(들)(112, 114)는, 예를 들어 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 또는 다른 적절한 유형의 메모리 디바이스들과 같은 메모리 컴포넌트들일 수 있다. 도 1에 2개의 디바이스 다이들(112, 114)이 도시되지만, 본 개시가 이에 제한되는 것은 아니다. 다양한 실시예들에서, 상부 패키지(110)는 임의의 수의 디바이스 다이(들)(112, 114)를 포함할 수 있다.
일부 실시예들에서, 상부 패키지(110) 내의 디바이스 다이들(112, 114)은, 상부 패키지 기판(118) 내의 비아들 및 접촉 패드들 뿐만 아니라 배선 본딩(wiring bonding)(들)을 통해 하부 패키지(120)에 전기적으로 커플링된다. 상부 패키지(110)는 디바이스 다이들(112, 114)을 커버하고 와이어 본딩 연결부들을 보호하기 위한 몰딩 재료(116) 또는 다른 적절한 봉지제(encapsulant)를 포함할 수 있다.
하부 패키지(120)의 전측(front side)에, 하부 패키지(120)가 하부 패키지 기판을 포함한다. 일부 실시예들에서, 하부 패키지 기판은 PBO(polybenzoxazole) 또는 다른 적절한 기판 재료이다. 도 1에 도시된 바와 같이, 하나 이상의 솔더 피처(solder feature)(130)가 전기 커넥터(들)가 되도록 하부 패키지 기판에 마운팅된다. 일부 실시예들에서, 솔더 피처(들)(130)는 볼 그리드 어레이(ball grid array; BGA)로부터의 솔더 볼들로 형성된다. 도시된 바와 같이, 솔더 피처(들)(130)는 하부 패키지(120)가 예를 들어 그 아래에 있는 인쇄 회로 보드(printed circuit board; PCB)(140) 또는 다른 컴포넌트(들)에 마운팅되고 전기적으로 커플링되는 것을 허용한다. 일부 실시예들에서, 하나 이상의 집적 수동 디바이스(integrated passive device; IPD)(190)가 하부 패키지(120) 아래에 마운팅될 수 있고 하부 패키지(120)와 그 아래에 있는 인쇄 회로 보드(140) 사이에 위치될 수 있다.
도 1에 도시된 바와 같이, 하부 패키지(120)는 하부 패키지 기판 내의 전측 재배선층(RDL) 구조물(122)을 포함한다. 전측 RDL 구조물(122)은 하부 패키지(120) 내의 디바이스 다이(150)를, 예를 들어 솔더 피처들(130) 및 인쇄 회로 보드(140)에 전기적으로 커플링한다. 일부 실시예들에서, 하부 패키지(120) 내의 디바이스 다이들(150 및 160)은 논리 집적 회로들, 아날로그 회로들 등과 같은 로직 디바이스들 또는 로직 컴포넌트들이다. 디바이스 다이들(150 및 160)은, 디바이스 다이들(150 및 160)을 커버하도록 몰딩 재료(126) 또는 임의의 다른 적절한 봉지제에 의해 봉지될 수 있다. 도 1에 도시된 바와 같이 2개의 디바이스 다이들(150 및 160)이 수직으로 적층되고 전도성 피처들을 통해 서로 연결되지만, 일부 다른 실시예들에서, 하부 패키지(120)는 집적되고 몰딩 재료(126)에 의해 봉지되는 임의의 수의 디바이스 다이들을 포함할 수 있다.
일부 실시예들에서, 디바이스 다이들(150 및 160)은 다이 부착막(die attach film; DAF)을 사용하여 패시베이션층(passivation layer) 아래에 또는 패시베이션층에 마운팅될 수 있다. 일부 실시예들에서, 패시베이션층은 PBO(polybenzoxazole), ABF(Ajinomoto build-up film), 또는 다른 적절한 재료를 포함한다. PBO, ABF, 또는 다른 적절한 재료를 포함하는 버퍼층이 패시베이션층 위에 배치될 수 있다. 선택적으로, 버퍼층 위에 라미네이팅 테이프(laminating tape)가 배치될 수 있다. 라미네이팅 테이프는 열경화성 폴리머(thermosetting polymer) 또는 다른 적절한 재료를 포함하는 솔더 릴리즈(solder release; SR)막, ABF, 후측(backside) 라미네이팅 코팅 테이프(laminating coating tape, LC 테이프)를 포함할 수 있다. 일부 실시예들에서, 상부 패키지(110) 및 하부 패키지(120)의 부분들을 봉지하기 위해 언더필 재료(underfill material)가 사용될 수 있다. 언더필 재료는 인쇄 회로 보드(140)의 상면으로부터, 하부 패키지(120)의 측부(side)들을 따라, 그리고 상부 패키지(110)의 측부들의 일부를 따라 연장될 수 있다. 일부 실시예들에서, 언더필 재료는 상부 패키지 기판(118)과 라미네이팅 테이프 또는 버퍼층 사이에 배치될 수 있다.
도 1을 계속 참조하면, 하부 패키지(120)는 몰딩 재료(126)를 관통하고 하부 패키지(120)의 전측과 후측 사이에서 연장되는 패키지 관통 비아들(through package vias; TPV)을 또한 포함한다. 본원에서 InFO 관통 비아(through InFO via; TIV)들 또는 금속 비아들로도 지칭될 수 있는 패키지 관통 비아들(124)은 몰딩 재료(126) 내에 임베딩되고 몰딩 재료(126)를 통과한다. 일부 실시예들에서, 패키지 관통 비아들(124)은 구리, 니켈(nickel, Ni), 구리 합금(구리/티타늄), 솔더, 주석 은(tin-silver, SnAg), 주석 비스무트(tin-bismuth, SnBi), 주석 구리(tin-copper, SnCu), 주석 은 구리(tin-silver-copper, SnAgCu), 주석 은 구리 니켈(tin-silver-copper-nickel, SnAgCuNi)을 포함하는 솔더 합금, 또는 이들의 조합들, 또는 임의의 적절한 금속 중 하나 이상을 포함한다. 도 1에 4개의 패키지 관통 비아들(124)이 예시되지만, 일부 다른 실시예들에서, 더 많거나 적은 패키지 관통 비아들(124)이 하부 패키지(120) 내에 포함될 수 있다.
일부 실시예들에서, 하부 패키지(120)는 후측 RDL 구조물(128)을 또한 포함한다. 일부 구현예들에서, 후측 RDL 구조물(128)의 일부가 디바이스 다이(160)의 상면 위로 연장될 수 있다. 이와 같이, 디바이스 다이(160)는, 예를 들어 상부 패키지(110) 내의 디바이스 다이들(112 및 114) 및 패키지 관통 비아들(124)에 전기적으로 커플링된다. 또한, 후측 RDL 구조물(128)의 다른 부분이 패키지 관통 비아들(124) 위로 연장될 수 있다. 특히, 후측 RDL 구조물(128)로부터의 재배선층 본드 패드들(1282)이 도 1에서 패키지 관통 비아들(124)의 상부 부분들 상에 배치되고 패키지 관통 비아들(124)의 상부를 캡핑(capping)하거나 커버한다. 따라서, 후측 RDL 구조물(128)은 패키지 관통 비아들(124)을 통해 디바이스 다이(160) 및 전측 RDL 구조물(122)에 전기적으로 커플링될 수 있다. 일부 실시예들에서, 재배선층 본드 패드들(1282) 및 패키지 관통 비아들(124)이 동일한 재료(예를 들어, 구리)로 형성된다. 따라서, 재배선층 본드 패드들(1282) 및 패키지 관통 비아들(124)이 단일의 통합된 구조물로 보일 수 있다.
솔더 피처들(170)이 재배선층 본드 패드들(1282) 및 패키지 관통 비아들(124) 상에 형성되거나 마운팅되고 재배선층 본드 패드들(1282) 및 패키지 관통 비아들(124)에 전기적으로 커플링된다. 솔더 피처들(170)은 상부 패키지(110)를 하부 패키지(120)와 전기적으로 커플링한다. 일부 실시예들에서, 솔더 피처들(170)은 솔더 페이스트(solder paste), OSP(organic solderability preservative), 또는 다른 적절한 전도성 재료, 또는 이들의 임의의 조합들로 형성된다. 일부 실시예들에서, 솔더 피처들(170)과, 패키지 관통 비아들(124)을 캡핑하는 그 아래에 있는 재배선층 본드 패드들(1282) 사이에 금속간 화합물(intermetallic compound; IMC)이 배치된다. 금속간 화합물은 솔더 피처들(170)과 패키지 관통 비아들(124)을 전기적으로 커플링하는데 사용되는 리플로우 프로세스(reflow process)의 제품이다.
일부 다른 실시예들에서, 도 1 내의 디바이스(100)가 예시일 뿐이며 본 개시를 제한하도록 의미되는 것은 아니므로, 3차원 집적 칩들이 상이한 방식들로 구현될 수 있다. 예를 들어, 일부 반도체 디바이스들이, 로직 칩들, 메모리 칩들, 무선 주파수(radio frequency; RF) 칩들 등과 같은, 상이한 기능을 갖는 다층식으로(on top of each other) 적층된 2개 내지 8개의 2차원(two-dimensional; 2D) 플립 칩들을 포함하는 비모놀리식 수직 구조물(non-monolithic vertical structure)인 3D 시스템 온 집적 칩(3D System on an Integrated Chip; "3D SoIC") 구조물을 구현할 수 있다. 비제한적인 예시로서, 로직 칩들은 중앙 프로세스 유닛(central process unit; CPU)들을 포함할 수 있고 메모리 칩들은 정적 액세스 메모리(static random-access memory; SRAM) 어레이들, 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 어레이들, 자기 랜덤 액세스 메모리(magnetic random-access memory; MRAM) 어레이들, 또는 다른 메모리 어레이들을 포함할 수 있다. 3D SoIC 구조물에서, 2D 칩들은 실리콘 관통 비아(through silicon via; TSV)들에 의해, 또는 다른 상호연결 구조물에 의해, 마이크로범프들, 본딩 패드들을 통해 상호연결될 수 있다.
IC 패키지에서의 빈약한 열 방출 성능은 전자이동 및 신뢰성 문제들로 이어질 수 있고 빈약한 IC 성능을 초래할 수 있다. 상이한 유형들의 IC 칩들이 상이한 열 허용범위(thermal tolerance)들을 가질 수 있다. 예를 들어, SRAM 어레이들과 같은 메모리 칩들은 로직 칩들에 비해 낮은 열 허용범위들을 가질 수 있다. 일부 진보된 노드들에서, 온도 요건들을 충족시키기 위해 칩 속도가 (예를 들어, 약 5% 내지 10%만큼) 감소될 필요가 있을 수 있다.
3D IC 구조물의 전력 밀도가 진보된 노드에서의 단일 다이 칩보다 다이 적층으로 인해 클 수 있다. 이 3D IC 구조물은 단위 면적 당 증가된 칩 밀도 및 더 높은 전력 밀도/열 밀도를 갖고 열 방출에 대해 더 큰 도전과제들을 가져온다. 예를 들어, 전자이동이 상호연결부들 및 TSV들의 저항을 증가시킬 수 있고, 칩들의 성능을 저하시킬 수 있으며, 3D IC 구조물들의 수명을 감소시킬 수 있다. 상이한 열팽창 계수(coefficients of thermal expansion; CTE)를 갖는 재료들을 포함할 수 있는 3D IC 구조물들에 포함된 재료들로 인해 신뢰성 문제들이 발생할 수 있다. 상이한 CTE를 갖는 재료들이 집적 회로(IC) 칩들 간의 열 기계적 응력(thermo-mechanical stress)을 초래할 수 있다.
도 1에 도시된 바와 같이, 내측 다이들에서 생성되는 열이 하부 적층된 디바이스 다이들(150, 160)의 내측 영역(180)에 가두어질 수 있고 핫스팟을 유발할 수 있다. 일부 실시예들에서, 국부적 핫스팟들이 임의의 칩층 상에서 나타날 수 있고 로직 칩들을 갖는 칩층들에 제한되는 것은 아니다. 디바이스 다이들(150, 160)에 의해 생성되는 열을 전달하고 열을 확산(spread out)시키는 열 방출 경로를 제공하기 위해, 본 개시의 일부 실시예들에서, 전측 RDL 구조물(122)이 실질적으로 약 2 W/(m·K) 이상인 열 전도율을 갖는 재료들과 같은 열 전도성 유전체 재료로 충전된 하나 이상의 유전체층을 포함할 수 있다.
전측 RDL 구조물(122)에 열 전도성이지만 전기적으로 절연성인 재료를 사용하여 유전체층(들)을 형성함으로써, 전측 RDL 구조물(122) 내의 열이 효율적으로 전달되고 제거될 수 있다. 비제한적인 예시로서, 유전체층(들)용 열 전도성 유전체 재료는 육방정 붕소 질화물(hexagonal boron nitride; h-BN)과 같은 알루미늄 질화물(aluminum nitride; AlN), 붕소 질화물(boron nitride; BN), 또는 이들의 임의의 조합들 중 하나 이상을 포함할 수 있다. 특정 온도 조건들 하에서(예를 들어, 300K에서), 알루미늄 질화물은 약 285 W/(m·K) 내지 321 W/(m·K)까지의 높은 열 전도율을 제공하고, 약 8.5의 정적 유전 상수를 갖는 전기 절연체이다. 육방정 붕소 질화물은 평면에서 약 400 W/(m·K) 및 평면 외에서 약 6 W/(m·K)까지의 높은 열 전도율을 제공하고, 평면에서 약 6.9의 정적 유전 상수 및 평면 외에서 약 3.5의 정적 유전 상수를 갖는 전기 절연체이다.
본 개시의 일부 실시예들에서, 전측 RDL 구조물(122)은 하나 이상의 전기적으로 전도성인 층을 포함할 수 있고, 전기적으로 전도성인 층(들) 중 적어도 하나가 실질적으로 4 마이크로미터보다 큰 두께를 갖는다. 일부 실시예들에서, 하나의 전기적으로 전도성인 층의 두께가 약 4 마이크로미터 내지 10 마이크로미터 내에 있을 수 있다. 금속층들과 같은, 전측 RDL 구조물(122) 내의 두꺼운 전기적으로 전도성인 층들이 전측 RDL 구조물(122)의 열 전도율 및 하부 패키지(120) 내의 상이한 층들 간의 열 방출을 또한 향상시킬 수 있다. 따라서, 전기 커넥터들에 인접한 하나 이상의 열적으로 전도성인 수평층이 열을 국부적 핫스팟들로부터 멀리 전달하도록 하부 패키지(120)에 형성될 수 있다.
예시를 위해, 도 2 내지 도 16을 참조하여 하부 패키지(120)의 제조 방법이 설명된다. 도 2 내지 도 16은 본 개시의 일부 실시예들에 따른, IC 백 엔드 오브 라인(BEOL)의 상이한 스테이지들에서의 집적 팬 아웃(InFO) 패키지(200)의 단면도들이다.
제조 프로세스가 일련의 액트들 또는 이벤트들로서 본원에서 예시되고 설명되지만, 그러한 액트들 또는 이벤트들의 예시되는 순서가 제한적인 의미로 해석되어서는 안된다는 점이 이해될 것이다. 예를 들어, 일부 단계들이 본원에서 예시되고/예시되거나 설명되는 것으로부터 벗어나 상이한 순서로 그리고/또는 다른 단계들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 모든 예시된 단계들이 본원의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 필요되는 것은 아닐 수 있다. 또한, 본원에 도시된 단계들 중 하나 이상이 하나 이상의 개별적인 단계 및/또는 양상(phase)으로 실시될 수 있다.
도 2에서, 캐리어(201), 접착층(202), 및 폴리머 기반층(polymer base layer)(203)이 제공된다. 일부 실시예들에서, 캐리어(201)는 디바이스 패키지 내의 다양한 피처들의 형성 동안 구조적 지지(structural support)를 제공하도록 글래스, 세라믹, 또는 다른 적절한 재료를 포함한다. 일부 실시예들에서, 예를 들어 글루층, 광열 변환(light-to-heat conversion; LTHC) 코팅, 자외(ultraviolet; UV)막 등을 포함하는 접착층(202)이 캐리어(201) 위에 배치된다. 접착층(202)을 통해 캐리어(201) 상에 폴리머 기반층(203)이 코팅된다. 일부 실시예들에서, 폴리머 기반층(203)은 PBO(PolyBenzOxazole), ABF(Ajinomoto Buildup Film), 폴리이미드, BCB(BenzoCycloButene), SR(Solder Resist)막, DAF(Die-Attach Film) 등으로 형성되지만, 본 개시가 이에 제한되는 것은 아니다.
이제 도 3을 참조하면, 후속하여, 후측 재배선층(RDL)(204)이 형성된다. 일부 실시예들에서, 후측 RDL(204)은, 하나 이상의 유전체층 간에 형성된, 예를 들어 전기적으로 전도성인 라인들 및/또는 비아들을 포함하는 전도성 피처들인 하나 이상의 재배선 라인을 포함한다. 일부 실시예들에서, 유전체층들은 알루미늄 질화물, 붕소 질화물, 또는 이들의 조합으로 형성된다. 일부 실시예들에서, 유전체층들은, 예를 들어 스핀 온 코팅 기술, 스퍼터링 등을 포함한 임의의 적절한 방법을 사용하여, PI, PBO, BCB, 에폭시, 실리콘, 아크릴산염(acrylates), 나노 충전된 페놀 레진(nano-filled phenol resin), 실록산, 불소화 폴리머(fluorinated polymer), 폴리노보렌(polynorbornene) 등을 포함하는 다른 적절한 재료로 형성된다.
일부 실시예들에서, 유전체층들 간에 전도성 피처들/층들이 형성된다. 그러한 전도성 피처들의 형성은, 예를 들어 포토리소그래피 및 에칭 프로세스들의 조합을 사용하여 유전체층들을 패터닝하는 것, 및 패터닝된 유전체층들에 전도성 피처들을, 예를 들어 전도성 피처들의 형태를 정의하기 위해 시드층을 퇴적하고 마스크층을 사용함으로써 형성하는 것을 포함한다. 전도성 피처들은 후속하여 부착되는 디바이스 다이들에 대한 기능적 회로들 및 입력/출력 피처들을 형성하기 위해 설계된다.
이제 도 4를 참조하면, 후측 RDL(204) 및 폴리머 기반층(203) 위에 패터닝된 포토레지스트(205)가 형성된다. 일부 실시예들에서, 예를 들어, 포토레지스트(205)가 후측 RDL(204) 위에 블랭킷층(blanket layer)으로서 형성된다. 다음으로, 마스크(미도시)를 사용하여 포토레지스트(205)의 부분들이 노출된다. 네거티브 또는 포지티브 레지스트가 사용되었는지의 여부에 따라 이어서 포토레지스트(205)의 노출되거나 노출되지 않은 부분들이 제거된다. 결과적인 패터닝된 포토레지스트(205)는 캐리어(201)의 주변 영역들에 배치된 개구부들(206)을 포함한다. 일부 실시예들에서, 개구부들(206)이 후측 RDL(204) 내의 전도성 피처들을 또한 노출시킨다.
이제 도 5를 참조하면, 패터닝된 포토레지스트(205) 위에 시드층(207)이 퇴적된다. 다음으로, 이제 도 6을 참조하면, 전도성 비아들을 형성하기 위해 개구부들(206)이 예를 들어 구리, 은, 금 등을 포함하는 전도성 재료(208)로 충전된다. 일부 실시예들에서, 개구부들(206)은, 예를 들어 전기 화학 도금(electro-chemically plating), 무전해 도금(electroless plating) 등을 포함한 도금 프로세스 동안 전도성 재료(208)로 도금된다. 일부 실시예들에서, 전도성 재료(208)가 개구부들(206)을 과충전한다.
이제 도 7을 참조하면, 포토레지스트(205) 위의 전도성 재료(208)의 과잉 부분들을 제거하기 위해 그라인딩 및 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스가 수행된다.
이제 도 8을 참조하면, 포토레지스트(205)가 제거된다. 일부 실시예들에서, 포토레지스트(205)를 제거하기 위해 플라즈마 애싱(plasma ashing) 또는 습식 스트립 프로세스(wet strip process)가 사용된다. 일부 실시예들에서, 패키지(200)를 세정하고 남아있는 포토레지스트 재료를 제거하기 위해 플라즈마 애싱 프로세스에 황산(H2SO4) 용액에의 습식 침지(wet dip)가 이어진다.
따라서, 후측 RDL(204) 위에 전도성 비아들(209)이 형성된다. 대안적으로, 일부 실시예들에서, 전도성 비아들(209)이 예를 들어 구리, 금, 또는 은 와이어를 포함하는 전도성 스터드(conductive stud)들 또는 전도성 와이어들로 대체된다. 일부 실시예들에서, 전도성 비아들(209)은 개구부들(210)에 의해 서로 이격되고, 인접한 전도성 비아들(209) 간의 적어도 하나의 개구부(210)가 하나 이상의 반도체 디바이스 다이를 내부에 배치하기에 충분히 크다.
이제 도 9를 참조하면, 디바이스 다이(211)가 패키지(200)에 마운팅되고 부착된다. 일부 실시예들에서, 디바이스 다이(211)를 후측 RDL(204)에 고정하기 위해 접착층이 사용된다. 도 9에 하나의 디바이스 다이(211)가 예시되지만, 일부 다른 실시예들에서, 드라이버 다이 및 수신기 다이와 같은 2개 이상의 디바이스 다이들(211)이 패키지(200)에 마운팅되고 부착될 수 있다. 일부 실시예들에서, 하나 이상의 디바이스 다이[예를 들어, 도 1 내의 디바이스 다이들(150 및 160)]의 스택(stack)이 패키지(200)에 마운팅되고 부착될 수 있다.
이제 도 10을 참조하면, 디바이스 다이(들)(211)가 개구부 내의 후측 RDL(204) 및/또는 폴리머 기반층(203)에 마운팅된 후 패키지(200) 내에 몰딩 화합물(212)이 형성된다. 몰딩 화합물(212)은 디바이스 다이(들)(211)와 전도성 비아들(209) 사이의 갭들, 인접한 전도성 비아들(209) 간의 갭들, 및/또는 임의의 2개의 디바이스 다이(들)(211) 사이의 갭들을 충전하도록 디스펜싱된다. 일부 실시예들에서, 몰딩 화합물(212)은, 예를 들어 에폭시 레진, 몰딩 언더필 등을 포함하는 임의의 적절한 재료를 포함한다. 일부 실시예들에서, 압축 몰딩, 전사 몰딩(transfer molding), 및 액체 봉지제 몰딩이 몰딩 화합물(212)을 형성하기 위한 적절한 방법들이지만, 본 개시가 이에 제한되는 것은 아니다. 예를 들어, 몰딩 화합물(212)은 디바이스 다이(들)(211)와 전도성 비아들(209) 사이에 액체 형태로 디스펜싱될 수 있다. 후속하여, 몰딩 화합물(212)을 응고시키기 위해 큐어링 프로세스가 수행될 수 있다. 일부 실시예들에서, 몰딩 화합물(212)의 충전은, 몰딩 화합물(212)이 디바이스 다이(들)(212) 및 전도성 비아들(209)의 상면들을 커버하도록 디바이스 다이(들)(211) 및 전도성 비아들(209)을 오버플로우(overflow)할 수 있다.
이제 도 11을 참조하면, 몰딩 화합물(212)의 과잉 부분들을 제거하기 위해 그리인딩 및 화학 기계적 폴리싱(CMP) 프로세스가 수행되고, 몰딩 화합물(212)의 전체 두께를 감소시키기 위해 몰딩 화합물(212)이 그라운드 백(ground back)되고 따라서 전도성 비아들(209)을 노출시킨다. 결과적인 구조물이 몰딩 화합물(212)을 관통하여 연장되는 전도성 비아들(209)을 포함하기 때문에, 전도성 비아들(209)은 몰딩 관통 비아들, 상호 관통 비아(through inter via; TIV)들 등으로도 지칭된다. 전도성 비아들(209)은 패키지(200)에서 후측 RDL(204)에의 전기적 연결들을 제공한다. 일부 실시예들에서, 전도성 비아들(209)은 3D 실리콘 인터포저로 사용될 수 있다.
이제 도 12를 참조하면, 개구부들을 갖는 패터닝된 유전체층(213)이 몰딩 화합물(212) 위에 형성된다. 일부 실시예들에서, 유전체층(212)은 알루미늄 질화물, 붕소 질화물, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 유전체층(213)은 PI, PBO, BCB, 에폭시, 실리콘, 아크릴산염, 나노 충전된 페놀 레진, 실록산, 불소화 폴리머, 폴리노보렌 등을 포함한다. 일부 실시예들에서, 유전체층(213)은, 예를 들어 유전체층(213)을 에칭하여 개구부들을 형성하기 위해 구성된, CF4, CHF3, C4F8, HF, 등을 포함하는 에천트에 선택적으로 노출된다. 예시적으로 도시된 바와 같이, 개구부들은 전도성 필러(conductive pillar)들 및 전도성 비아들(209)을 노출시킨다. 일부 실시예들에서, 개구부들은 하나 이상의 비아 홀, 및 그 위에 있는 금속 와이어 트렌치를 포함한다. 비아 홀은 유전체층(213)의 하면으로부터, 유전체층(213)의 상면까지 연장되는 금속 트렌치들의 하면까지 수직으로 연장된다.
이제 도 13을 참조하면, 일부 실시예들에서, 하나 이상의 전도성 피처(예를 들어, 재배선 라인들)를 갖는 전기적으로 전도성인 층(Mx)을 형성하기 위해 개구부들이 전기적으로 전도성인 재료로 충전된다. 예시를 위해, 개구부들 내에 시드층(미도시)이 형성되고, 예를 들어 전기화학적 도금 프로세스, 무전해 도금 프로세스 등을 사용하여 개구부들 내에 전도성 재료가 도금된다. 유전체층(213) 내의 결과적인 비아들(Vx)이 예시적으로 도시된 바와 같이 전도성 필러들, 또는 전도성 비아들(209)에 전기적으로 연결된다. 일부 실시예들에서, 예를 들어 구리 또는 알루미늄을 포함하는 전도성 재료는 위에서 설명된 바와 같이 퇴적 프로세스, 후속 도금 프로세스, 및 CMP 프로세스에 의해 퇴적되고 따라서 이에 대한 상세한 설명이 간결성을 위해 여기서 생략된다.
이제 도 14를 참조하면, 일부 실시예들에서, 전도성 피처들을 갖는 유전체층(214)이 유전체층(213) 위에 형성된다. 특히, 하나 이상의 전도성 피처(예를 들어, 재배선 라인)를 갖는 전기적으로 전도성인 층(My) 및 비아들(Vy)이 유전체층(214)과 유전체층(215) 사이에 형성된다. 일부 실시예들에서, 재배선 라인들은 다양한 유전체층들 간에 배치된 전도성 피처들을 포함한다. 일부 실시예들에서, 개구부들을 형성하기 위해 유전체층(215)이 패터닝되고, 재배선 라인들을 형성하기 위해 개구부들 내에 금속 재료가 형성된다.
이제 도 15를 참조하면, 일부 실시예들에서, 전도성 피처들을 갖는 다른 추가 유전체층(216)이 유전체층(215) 위에 형성된다. 특히, 하나 이상의 전도성 피처(예를 들어, 재배선 라인)를 갖는 전기적으로 전도성인 층(Mz) 및 비아들(Vz)이 유전체층(215)과 유전체층(216) 사이에 형성된다. 일부 실시예들에서, 전기적으로 전도성인 층들(Mx, My, 또는 Mz) 중 하나 이상 내의 전도성 피처들의 폭은 실질적으로 0.8 마이크로미터 이상일 수 있다. 일부 실시예들에서, 전기적으로 전도성인 층들(Mx, My, 또는 Mz) 중 하나 이상 내의 인접한 전도성 피처들의 간격은 실질적으로 0.8 마이크로미터 이상일 수 있다. 일부 실시예들에서, 비아들(Vx, Vy, 또는 Vz)의 높이는 약 1.5 마이크로미터일 수 있다.
예시적으로 도시된 바와 같이, 일부 실시예들에서, 디바이스 다이(211)가 재배선 라인들의 전도성 피처들에 전기적으로 연결된다. 일부 실시예들에서, 유전체층들 간에 형성된 재배선 라인들은 조성(composition) 및 형성 프로세스에서 둘 다 후측 RDL(204)의 것과 실질적으로 유사하고, 따라서 이들의 상세한 설명들이 간결성을 위해 여기서 생략된다.
이제 도 16을 참조하면, 유전체층(216) 상의 전기적으로 전도성인 층(Mz)에 전기적으로 연결되도록 언더 범프 금속부(Under Bump Metallurgy; UBM)(217)들이 이어서 형성된다. 언더 범프 금속부들(217) 상의 예를 들어 솔더 볼들을 포함하는, 입력/출력(input/output; I/O) 패드들이도록 구성된 외부 커넥터들(218A, 218B, 및 218C)이 이어서 형성된다. 일부 실시예들에서, 커넥터들(218A, 218B, 및 218C)은, 재배선 라인들 위에 형성된, 언더 범프 금속부들(217) 상에 배치된 볼 그리드 어레이(BGA) 볼들, 제어되는 컬랩스 칩 커넥터 범프(controlled collapse chip connector bump)들 등이다. 일부 실시예들에서, 커텍터들(218A, 218B, 및 218C)은 패키지(200)를 다른 다이, 인터포저들, 패키지 기판들, 인쇄 회로 보드들, 마더 보드 등을 포함한 다른 패키지 컴포넌트들에 전기적으로 연결하기 위해 사용된다.
일부 실시예들에서, 패키지(200)가 적합하게 형성되었는지를 보장하기 위해 이 스테이지에서 테스팅이 수행된다. 그 후, 패키지(200)가 캐리어 부분으로부터 본딩 해제(de-bond)되고 상하반전된다. 예를 들어, 캐리어(201), 및 선택적으로 접착층(202)이 패키지(200)로부터 제거될 수 있다. 도 17은 본 개시의 일부 실시예들에 따른, 집적 팬 아웃(InFO) 패키지(200)의 단면도이다. 도 17에 도시된 바와 같이, 일부 실시예들에서의 결과적인 구조물에서, 폴리머 기반층(203)이 결과적인 패키지(200)에 절연 및 보호층으로서 남아있지만, 본 개시가 이에 제한되는 것은 아니다. 일부 실시예들에서, 접착층(202)이 제거된 후 테이프층이 퇴적된다. 일부 실시예들에서, 리세스를 생성하고 후측 RDL(204)로부터 재배선층 본드 패드들을 노출시키기 위해 레이저 드릴링 프로세스(laser drilling process)가 수행된다.
다양한 구현예에서 상부 패키지(110) 및/또는 하부 패키지(120)를 제조하기 위해 다른 패키징 기술들이 적용될 수 있다. 가능한 패키징 기술들은, 예를 들어 칩 온 웨이퍼 온 기판(Chip on Wafer on Substrate; CoWoS), 다이 퍼스트 페이스 다운 InFO(Die first Face Down InFO), 다이 퍼스트 페이스 업 InFO(Die first Face Up InFO), 다이 라스트 페이스 다운 InFO(Die last Face Down InFO) 등을 포함한다. 도 2 내지 도 16에서 예시되고 설명된 제조 프로세스는 단순화된 예시이며 본 개시를 제한하도록 의미되는 것은 아니다.
도 17에 도시된 바와 같이, 패키지(200) 내의 구조물은 알루미늄 질화물, 붕소 질화물, 또는 이들의 조합과 같은 열 전도성 유전체 재료로 충전된 하나 이상의 유전체층, 및 하나 이상의 전기적으로 전도성인 층을 포함한다. 특히, RDL 구조물 내의 전기적으로 전도성인 층들은 금속층들[예를 들어, 층들(Mx, My, 및 Mz)]을 포함할 수 있다. 일부 실시예들에서, 금속층들은 알루미늄, 구리, 또는 이들의 조합을 포함할 수 있지만, 본 개시가 이에 제한되는 것은 아니다. 일부 실시예들에서, 금속층들[예를 들어, 층들(Mx, My, 및 Mz)] 중 적어도 하나는 실질적으로 4 마이크로미터보다 큰(예를 들어, 약 4 마이크로미터 내지 10 마이크로미터 사이의 범위 내의) 두께를 갖는다.
상부 금속층[예를 들어, 층(Mz)]이 솔더 피처들[예를 들어, 커넥터들(218A, 218B, 및 218C)]에 인접하고, 내측 금속층[예를 들어, 층(Mx)]이 디바이스 다이(211)에 인접한다. 중간 금속층[예를 들어, 층(My)]이 대응하는 비아들에 의해 상부 금속층 및 내측 금속층에 전기적으로 커플링된다.
일부 실시예들에서, 상부 금속층의 두께는 실질적으로 중간 금속층의 두께보다 크고, 중간 금속층의 두께는 실질적으로 내측 금속층의 두께보다 크다. 예를 들어, 일부 실시예들에서, 내측 금속층 및 내측 금속층 내의 재배선 라인(들)의 두께는 약 2 마이크로미터일 수 있고, 중간 금속층 및 중간 금속층 내의 재배선 라인(들)의 두께는 약 3 마이크로미터일 수 있으며, 상부 금속층 및 상부 금속층 내의 재배선 라인(들)의 두께는 실질적으로 4 마이크로미터(예를 들어, 약 6 마이크로미터)일 수 있지만, 본 개시가 이에 제한되는 것은 아니다.
전력 분배를 위해 상대적으로 더 두껍고 넓은 상부 금속층을 제공함으로써, RDL 구조물이 바람직한 열 방출뿐만 아니라 전기적 성능들을 제공할 수 있다. 또한, 두꺼운 상부 금속층이 커넥터들(218A, 218B, 및 218C)에 인접하게 배열되어, 종종 딜레이에서의 증가를 유발하는 IR 드랍 효과(IR-drop effect)도 감소될 수 있다.
도 1을 다시 참조하면, 상부 패키지(110) 및 하부 패키지(120)가 제조된 후, 상부 패키지(110)가 하부 패키지(120) 상에 마운팅될 수 있다. 일부 실시예들에서, 솔더 피처들(170)을 리플로우하기 위해 다이 본딩 프로세스가 수행된다. 상부 패키지(110) 및 하부 패키지(120)는 솔더 피처들(170)을 리플로우함으로써 함께 전기적으로 커플링된다. 도 1에 도시된 바와 같이, 언더필(또는 시일링 재료, 봉지제 등)이 상부 패키지(110)와 하부 패키지(120) 사이에 선택적으로 삽입되거나 형성될 수 있다. 그 후, 인쇄 회로 보드(140)에 PoP 구조물이 마운팅될 수 있다.
일부 실시예들에서, AlN 또는 h-BN과 같은 열 전도성 유전체 재료로 충전된 유전체층(들)을 갖는 (예를 들어, 실질적으로 6 마이크로미터 이상인) 하나의 또는 다수의 두꺼운 금속층들이 또한 열 방출을 더 향상시키기 위해 하부 패키지(120)의 후측 RDL 구조물(128)을 형성하도록 적용될 수 있다. 예를 들어, 후측 RDL 구조물(128)의 구조물은, 몰딩 재료 위에 있고 디바이스 다이(들)에 전기적으로 연결된 하나 이상의 전기적으로 전도성인 층, 및 대응하는 하나 이상의 전기적으로 전도성인 층 상에 각각 배치된 하나 이상의 유전체층을 포함할 수 있다. 따라서, 몰딩 재료(116)로 몰딩된 디바이스 다이들(112 및 114)이 재배선층 본드 패드들(1282) 및 후측 RDL 구조물(128) 내의 전기적으로 전도성인 층(들) 및 비아 와이어 본딩 연결부들, RDL 구조물, 비아들, 상부 패키지 기판(118) 내의 접촉 패드들, 및 솔더 피처들(170)에 전기적으로 커플링된다.
열 방출 구조물들로서 전기 커넥터들에 인접한, 하나 이상의 열 전도성 유전체층, 하나 이상의 두꺼운 금속층, 또는 이들 둘 다일 수 있는 열적으로 전도성인 수평층을 도포함으로써, 본원에서 설명되는 실시예들과 일치하는 3DIC들이, 적층된 디바이스 다이(들)에 의해 생성되는 그리고 패키지의 내부 영역에 가두어진 열을 효율적으로 전달하고, 전기 커넥터들을 통해 열을 제거함으로써 IC 패키지들의 열 방출 특성들을 향상시킬 수 있다. 따라서, 본원에서 설명되는 실시예들과 일치하는 3DIC들이 메모리 다이들 또는 칩들의 동작 온도를 바람직한 범위 내(약 80°C 내지 100°C 내)로 유지할 수 있다. 최적화된 열 방출 성능이 칩들의 속도 및 성능을 향상시킬 수 있을 뿐만 아니라, 3DIC 패키지들에 대한 잠재적인 전자이동 및 신뢰성 문제들도 회피할 수 있다.
일부 실시예들에서, 솔더 피처; 솔더 피처 상의 제 1 재배선층 구조물 - 제 1 재배선층 구조물은 열 전도성 유전체 재료로 충전된 하나 이상의 유전체층을 포함함 - ; 및 제 1 재배선층 구조물 상에 마운팅되고 제 1 재배선층 구조물에 전기적으로 커플링된 다이를 포함하는 패키지 구조물이 개시된다.
일부 실시예들에서, 하나 이상의 전기 커넥터; 하나 이상의 다이의 스택; 및 하나 이상의 다이를 하나 이상의 전기 커넥터와 전기적으로 커플링하는 하나 이상의 재배선층 구조물 - 하나 이상의 재배선층 구조물 중 적어도 하나는 하나 이상의 전기 커넥터에 인접한 열적으로 전도성인 수평층을 포함함 - 을 포함하는 반도체 디바이스가 또한 개시된다.
일부 실시예들에서, 패키지에 제 1 다이를 부착하는 단계; 제 1 다이를 둘러싸도록 제 1 몰딩 재료를 도포하는 단계; 제 1 몰딩 재료 아래에 있고 제 1 다이에 전기적으로 연결되는 하나 이상의 제 1의 전기적으로 전도성인 층을 형성하는 단계; 및 알루미늄 질화물, 붕소 질화물, 또는 이들의 조합을 포함하는 하나 이상의 제 1 유전체층을 형성하는 단계 - 하나 이상의 제 1 유전체층 중 임의의 제 1 유전체층은 대응하는 제 1의 전기적으로 전도성인 층 상에 배치됨 - 를 포함하는 방법이 또한 개시된다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 패키지 구조물에 있어서,
솔더 피처(solder feature);
상기 솔더 피처 상의 제 1 재배선층 구조물(redistribution layer structure) - 상기 제 1 재배선층 구조물은 열 전도성 유전체 재료로 충전된 하나 이상의 유전체층을 포함함 - ; 및
상기 제 1 재배선층 구조물 상에 마운팅되고 상기 제 1 재배선층 구조물에 전기적으로 커플링된 다이
를 포함하는, 패키지 구조물.
실시예 2. 실시예 1에 있어서, 상기 제 1 재배선층 구조물은 하나 이상의 전기적으로 전도성인 층을 더 포함하고, 상기 하나 이상의 전기적으로 전도성인 층 중 적어도 하나는 4 마이크로미터보다 큰 두께를 갖는 것인, 패키지 구조물.
실시예 3. 실시예 1에 있어서, 상기 제 1 재배선층 구조물은 알루미늄 질화물, 붕소 질화물, 또는 이들의 조합으로 충전된 하나 이상의 유전체층을 포함하는 것인, 패키지 구조물.
실시예 4. 실시예 1에 있어서, 상기 제 1 재배선층 구조물은 상기 솔더 피처에 인접한 상부 금속층, 및 상기 상부 금속층에 전기적으로 커플링된 중간 금속층을 포함하고, 상기 상부 금속층의 두께는 상기 중간 금속층의 두께보다 큰 것인, 패키지 구조물.
실시예 5. 실시예 4에 있어서, 상기 제 1 재배선층 구조물은 상기 중간 금속층에 전기적으로 커플링되고 상기 다이에 인접한 내측 금속층을 더 포함하고, 상기 중간 금속층의 두께는 상기 내측 금속층의 두께보다 큰 것인, 패키지 구조물.
실시예 6. 실시예 4에 있어서, 상기 상부 금속층은 알루미늄, 구리, 또는 이들의 조합을 포함하는 것인, 패키지 구조물.
실시예 7. 실시예 4에 있어서, 상기 상부 금속층의 두께는 실질적으로 6 마이크로미터 이상인 것인, 패키지 구조물.
실시예 8. 실시예 1에 있어서, 상기 다이 및 상기 제 1 재배선층 구조물에 전기적으로 커플링된 제 2 재배선층 구조물을 더 포함하는, 패키지 구조물.
실시예 9. 실시예 8에 있어서, 상기 제 2 재배선층 구조물은 상기 열 전도성 유전체 재료로 충전된 하나 이상의 유전체층을 포함하는 것인, 패키지 구조물.
실시예 10. 실시예 1에 있어서, 상기 열 전도성 유전체 재료는 2 Wm-1K-1 이상인 열 전도율을 갖는 것인, 패키지 구조물.
실시예 11. 반도체 디바이스에 있어서,
하나 이상의 전기 커넥터;
하나 이상의 다이의 스택(stack); 및
상기 하나 이상의 다이를 상기 하나 이상의 전기 커넥터와 전기적으로 커플링하는 하나 이상의 재배선층 구조물 - 상기 하나 이상의 재배선층 구조물 중 적어도 하나는 상기 하나 이상의 전기 커넥터에 인접한 열적으로 전도성인 수평층을 포함함 -
을 포함하는, 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 열적으로 전도성인 수평층은, 실질적으로 4 마이크로미터보다 큰 두께를 갖는 제 1 재배선 라인을 포함하는 것인, 반도체 디바이스.
실시예 13. 실시예 12에 있어서, 상기 열적으로 전도성인 수평층은, 열 전도성 유전체 재료로 충전된 유전체층을 더 포함하는 것인, 반도체 디바이스.
실시예 14. 실시예 13에 있어서, 상기 열 전도성 유전체 재료는 알루미늄 질화물, 붕소 질화물, 또는 이들의 조합을 포함하는 것인, 반도체 디바이스.
실시예 15. 실시예 11에 있어서, 상기 하나 이상의 재배선층 구조물은, 후측 재배선층 구조물(back-side redistribution layer structure) 또는 전측 재배선층 구조물(front-side redistribution layer structure)을 포함하는 것인, 반도체 디바이스.
실시예 16. 방법에 있어서,
패키지에 제 1 다이를 부착하는 단계;
상기 제 1 다이를 둘러싸도록 제 1 몰딩 재료를 도포하는 단계;
상기 제 1 몰딩 재료 아래에 있고 상기 제 1 다이에 전기적으로 연결되는 하나 이상의 제 1의 전기적으로 전도성인 층을 형성하는 단계; 및
알루미늄 질화물, 붕소 질화물, 또는 이들의 조합을 포함하는 하나 이상의 제 1 유전체층을 형성하는 단계 - 상기 하나 이상의 제 1 유전체층 중 임의의 제 1 유전체층은 대응하는 제 1의 전기적으로 전도성인 층 상에 배치됨 -
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 제 1 몰딩 재료 위에 있고 상기 제 1 다이에 전기적으로 연결되는 하나 이상의 제 2의 전기적으로 전도성인 층을 형성하는 단계; 및
하나 이상의 제 2 유전체층을 형성하는 단계 - 상기 하나 이상의 제 2 유전체층 중 임의의 제 2 유전체층은 대응하는 제 2의 전기적으로 전도성인 층 상에 배치됨 -
를 더 포함하는, 방법.
실시예 18. 실시예 16에 있어서, 상기 하나 이상의 제 1의 전기적으로 전도성인 층을 형성하는 단계는,
실질적으로 4 마이크로미터보다 큰 두께를 갖는 상기 하나 이상의 제 1의 전기적으로 전도성인 층 중 적어도 하나를 형성하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 16에 있어서, 상기 하나 이상의 제 1 유전체층을 형성하는 단계는,
실질적으로 2 Wm-1K-1 이상인 열 전도율을 갖는 열 전도성 유전체 재료로 충전된 상기 하나 이상의 제 1 유전체층 중 적어도 하나를 형성하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 16에 있어서,
상기 하나 이상의 제 1의 전기적으로 전도성인 층에 전기적으로 연결되는 하나 이상의 전기 커넥터를 형성하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 패키지 구조물에 있어서,
    솔더 피처(solder feature);
    상기 솔더 피처 상의 제 1 재배선층 구조물(redistribution layer structure) - 상기 제 1 재배선층 구조물은 열 전도성 유전체 재료로 충전된 하나 이상의 유전체층을 포함함 - ; 및
    상기 제 1 재배선층 구조물 상에 마운팅되고 상기 제 1 재배선층 구조물에 전기적으로 커플링된 다이
    를 포함하는, 패키지 구조물.
  2. 제 1 항에 있어서, 상기 제 1 재배선층 구조물은 하나 이상의 전기적으로 전도성인 층을 더 포함하고, 상기 하나 이상의 전기적으로 전도성인 층 중 적어도 하나는 4 마이크로미터보다 큰 두께를 갖는 것인, 패키지 구조물.
  3. 제 1 항에 있어서, 상기 제 1 재배선층 구조물은 알루미늄 질화물, 붕소 질화물, 또는 이들의 조합으로 충전된 하나 이상의 유전체층을 포함하는 것인, 패키지 구조물.
  4. 제 1 항에 있어서, 상기 제 1 재배선층 구조물은 상기 솔더 피처에 인접한 상부 금속층, 및 상기 상부 금속층에 전기적으로 커플링된 중간 금속층을 포함하고, 상기 상부 금속층의 두께는 상기 중간 금속층의 두께보다 큰 것인, 패키지 구조물.
  5. 제 4 항에 있어서, 상기 제 1 재배선층 구조물은 상기 중간 금속층에 전기적으로 커플링되고 상기 다이에 인접한 내측 금속층을 더 포함하고, 상기 중간 금속층의 두께는 상기 내측 금속층의 두께보다 큰 것인, 패키지 구조물.
  6. 제 4 항에 있어서, 상기 상부 금속층은 알루미늄, 구리, 또는 이들의 조합을 포함하는 것인, 패키지 구조물.
  7. 제 1 항에 있어서, 상기 다이 및 상기 제 1 재배선층 구조물에 전기적으로 커플링된 제 2 재배선층 구조물을 더 포함하는, 패키지 구조물.
  8. 제 1 항에 있어서, 상기 열 전도성 유전체 재료는 2 Wm-1K-1 이상인 열 전도율을 갖는 것인, 패키지 구조물.
  9. 반도체 디바이스에 있어서,
    하나 이상의 전기 커넥터;
    하나 이상의 다이의 스택(stack); 및
    상기 하나 이상의 다이를 상기 하나 이상의 전기 커넥터와 전기적으로 커플링하는 하나 이상의 재배선층 구조물 - 상기 하나 이상의 재배선층 구조물 중 적어도 하나는 상기 하나 이상의 전기 커넥터에 인접한 열적으로 전도성인 수평층을 포함함 -
    을 포함하는, 반도체 디바이스.
  10. 방법에 있어서,
    패키지에 제 1 다이를 부착하는 단계;
    상기 제 1 다이를 둘러싸도록 제 1 몰딩 재료를 도포하는 단계;
    상기 제 1 몰딩 재료 아래에 있고 상기 제 1 다이에 전기적으로 연결되는 하나 이상의 제 1의 전기적으로 전도성인 층을 형성하는 단계; 및
    알루미늄 질화물, 붕소 질화물, 또는 이들의 조합을 포함하는 하나 이상의 제 1 유전체층을 형성하는 단계 - 상기 하나 이상의 제 1 유전체층 중 임의의 제 1 유전체층은 대응하는 제 1의 전기적으로 전도성인 층 상에 배치됨 -
    를 포함하는, 방법.
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