KR20220063702A - Multi-layer ceramic electronic component - Google Patents
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Abstract
Description
본 발명은 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 적층 세라믹 전자부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 내부 전극 역시 박층화되고 있다.In recent years, with the trend of miniaturization of electronic products, multilayer ceramic electronic components are also required to be miniaturized and increased in capacity. The internal electrode of the multilayer ceramic electronic component is also thinned in response to the demand for miniaturization and capacity increase of the multilayer ceramic electronic component.
이러한 내부 전극은 도전성 금속을 포함하나, 내부 전극을 구성하는 금속과 유전체층은 서로 소결 시 수축 거동에서 차이가 존재한다. 내부 전극과 유전체층의 수축 거동의 차이는 내부 전극과 유전체층 사이에 응력을 발생시키고, 이로 인해 내부 전극의 연결성이 저하된다. 특히, 박층화된 내부 전극을 적용할 경우 이러한 문제는 더욱 크게 작용할 수 밖에 없다.The internal electrode includes a conductive metal, but there is a difference in shrinkage behavior between the metal constituting the internal electrode and the dielectric layer during sintering. The difference in the shrinkage behavior of the inner electrode and the dielectric layer causes stress between the inner electrode and the dielectric layer, which deteriorates the connectivity of the inner electrode. In particular, when a thin-layered internal electrode is applied, this problem inevitably becomes even greater.
이를 완화하기 위해, 내부 전극 페이스트에 세라믹 공재를 첨가하여 내부 전극의 수축 개시 온도를 지연시키는 방법 등이 사용되어 왔다. 하지만, 세라믹 공재를 첨가하는 방법은 2차 가소 때까지는 세라믹 공재가 내부 전극에 남아 수축을 지연시키는 효과가 있으나, 700 ℃ 이후 세라믹 공재 성분이 유전체 층으로 밀려나옴에 따라 내부 전극의 치밀도가 감소하는 문제점이 있다. 또한, 세라믹 공재 성분이 유전체 그레인을 형성하여 신뢰성을 크게 열화시키는 문제점이 발생할 수 있다.In order to alleviate this, a method of delaying the initiation temperature of contraction of the internal electrode by adding a ceramic material to the internal electrode paste has been used. However, in the method of adding the ceramic material, the ceramic material remains on the inner electrode until the second calcination and has the effect of delaying the shrinkage, but after 700 °C, as the ceramic material is pushed out into the dielectric layer, the density of the inner electrode decreases. There is a problem with In addition, there may be a problem in that the ceramic common material component forms dielectric grains and greatly deteriorates reliability.
본 발명의 여러 목적 중 하나는 전극 연결성이 개선된 적층 세라믹 전자부품을 제공하는 것이다.One of several objects of the present invention is to provide a multilayer ceramic electronic component having improved electrode connectivity.
본 발명의 여러 목적 중 하나는 동일 크기에서 용량을 증대시킬 수 있는 적층 세라믹 전자부품을 제공하는 것이다.One of several objects of the present invention is to provide a multilayer ceramic electronic component capable of increasing capacitance in the same size.
본 발명의 여러 목적 중 하나는 전기적 특성이 우수한 적층 세라믹 전자부품을 제공하는 것이다.One of several objects of the present invention is to provide a multilayer ceramic electronic component having excellent electrical characteristics.
본 발명의 여러 목적 중 하나는 내습 신뢰성이 향상된 적층 세라믹 전자부품을 제공하는 것이다.One of several objects of the present invention is to provide a multilayer ceramic electronic component having improved moisture resistance reliability.
본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 및 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 유전체층은 Si를 포함하고, 상기 제1 및 제2 내부 전극은 Si 및 도전성 금속을 포함하며, 상기 유전체층이 포함하는 Si의 평균 함량(A)에 대한 상기 제1 및 제2 내부 전극이 포함하는 Si의 평균 함량(B)의 비율(B/A)은 0.99 이상, 1.41 이하를 만족할 수 있다.According to an embodiment of the present invention, a multilayer ceramic electronic component includes: a ceramic body including a dielectric layer and first and second internal electrodes alternately stacked with the dielectric layer interposed therebetween; and a first external electrode connected to the first internal electrode and a second external electrode connected to the second internal electrode, wherein the dielectric layer includes Si, and the first and second internal electrodes include Si and A conductive metal is included, and the ratio (B/A) of the average content (B) of Si included in the first and second internal electrodes to the average content (A) of Si included in the dielectric layer (B/A) is 0.99 or more, 1.41 The following may be satisfied.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 전극 연결성을 개선할 수 있는 것이다.One of several effects of the present invention is to improve electrode connectivity of a multilayer ceramic electronic component.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 용량을 증대시킬 수 있는 것이다.One of the various effects of the present invention is to increase the capacity of the multilayer ceramic electronic component.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 전기적 특성을 향상시킬 수 있는 것이다.One of several effects of the present invention is to improve the electrical characteristics of the multilayer ceramic electronic component.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 내습 신뢰성을 향상시킬 수 있는 것이다.One of several effects of the present invention is to improve the moisture resistance reliability of the multilayer ceramic electronic component.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.However, various and beneficial advantages and effects of the present invention are not limited to the above, and will be more easily understood in the course of describing specific embodiments of the present invention.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 SiO2가 표면에 코팅된 니켈 분말을 열처리한 후 촬영한 TEM 이미지이다.
도 5는 본 발명의 실시예 및 비교예에 따른 내부 전극의 단면의 SEM 이미지이다.
도 6은 내지 도 11은 본 발명의 실시예 및 비교예에 따른 내습 신뢰성 테스트 결과이다.1 is a perspective view schematically illustrating a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.
FIG. 2 is a perspective view schematically illustrating the ceramic body of FIG. 1 .
FIG. 3 is a cross-sectional view II′ of FIG. 1 .
4 is a TEM image taken after heat treatment of the nickel powder coated on the SiO 2 surface.
5 is an SEM image of a cross-section of an internal electrode according to an embodiment and a comparative example of the present invention.
6 to 11 are moisture-resistance reliability test results according to Examples and Comparative Examples of the present invention.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. It is not intended to limit the technology described herein to specific embodiments, and it is to be understood as including various modifications, equivalents, and/or alternatives of the embodiments of the present invention. In connection with the description of the drawings, like reference numerals may be used for like components.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged to clearly express various layers and regions, and components having the same function within the scope of the same idea are referred to as the same. It can be explained using symbols.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.In this specification, expressions such as "have", "may have", "includes", or "may include" indicate the presence of a corresponding characteristic (eg, a numerical value, function, operation, or component such as a part). and does not exclude the presence of additional features.
본 명세서에서, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.In this specification, expressions such as "A and/or B", "at least one of A and/or B", or "one or more of A and/or B" shall include all possible combinations of the items listed together. can For example, “A and/or B”, “at least one of A and/or B”, or “at least one of A and/or B” means (1) includes at least one A, (2) at least It may refer to both cases including one B, or (3) including both at least one A and at least one B.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.In the drawings, an X direction may be defined as a first direction, an L direction or a length direction, a Y direction may be defined as a second direction, a W direction or a width direction, and a Z direction may be defined as a third direction, a T direction, or a thickness direction.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 개략적인 사시도이고, 도 2는 상기 적층 세라믹 전자부품의 세라믹 바디에 대한 사시도이며, 도 3는 도 1의 I-I' 단면도이다.1 is a schematic perspective view of a multilayer ceramic electronic component according to an exemplary embodiment, FIG. 2 is a perspective view of a ceramic body of the multilayer ceramic electronic component, and FIG. 3 is a cross-sectional view taken along line I-I' of FIG. 1 .
이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.Hereinafter, a multilayer ceramic electronic component according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3 .
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이도, 도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이며, 도 3은 도 1의 I-I'의 단면도이다. 도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 교대로 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110); 및 상기 제1 내부 전극(121)과 연결되는 제2 내부 전극(122)과 연결되는 제2 외부 전극(132);을 포함할 수 있다.1 is a perspective view schematically illustrating a multilayer ceramic electronic component according to an embodiment of the present invention, FIG. 2 is a perspective view schematically illustrating the ceramic body of FIG. 1 , and FIG. 3 is a cross-sectional view taken along line II′ of FIG. 1 . . 1 to 3 , in the multilayer ceramic
이 때, 상기 유전체층(111)은 Si를 포함하고, 상기 제1 및 제2 내부 전극(121, 122)은 Si 및 도전성 금속을 포함하며, 상기 유전체층(111)이 포함하는 Si의 평균 함량(A)에 대한 상기 제1 및 제2 내부 전극(121, 122)이 포함하는 Si의 평균 함량(B)의 비율(B/A)은 0.99 이상, 1.41 이하를 만족할 수 있다. 본 명세서에서 유전체층 및/또는 내부 전극의 Si의 「평균 함량」은 상기 유전체층 및/또는 내부 전극의 임의의 5곳의 위치에서 채취한 시료의 평균값을 의미할 수 있다. 또한, 상기 평균 함량은 상기 유전체층 및/또는 내부 전극의 Si는 세라믹 바디를 임의의 5곳을 길이 방향에 수직으로 절단한 후, 상기 유전체층 및/또는 내부 전극의 중앙부에서 채취한 시료의 산술 평균을 의미할 수 있으며, 상기 중앙부는 두께 방향 및 폭 방향의 중앙 영역을 의미할 수 있다. 또한 본 명세서에서 유전체층(111)이 포함하는 Si의 평균 함량(A)에 대한 제1 및 제2 내부 전극(121, 122)이 포함하는 Si의 평균 함량(B)의 「비율」은 상기 유전체층 내에 포함되는 Si의 평균 함량을 유전체층의 성분 전체에 대한 중량%로 환산한 값(단위: 중량%)에 대한 상기 제1 및 제2 내부 전극 내에 포함되는 Si의 평균 함량을 내부 전극의 성분 전체에 대한 중량%로 환산한 값(단위: 중량%)의 비율을 의미할 수 있다.In this case, the
본 발명에 따른 적층 세라믹 전자부품(100)은 상기 유전체층(111)이 포함하는 Si의 평균 함량(A)에 대한 상기 제1 및 제2 내부 전극(121, 122)이 포함하는 Si의 평균 함량(B)의 비율(B/A)을 조절하여 제1 및 제2 내부 전극의 연결성을 개선할 수 있으며, 이에 따라 적층 세라믹 전자부품의 용량을 극대화할 수 있다.In the multilayer ceramic
본 발명의 일 실시형태에서, 유전체층이 포함하는 Si의 함량(A)에 대한 제1 및 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 0.99 이상, 1.41 이하를 만족할 수 있다. 상기 비율(B/A)은 0.99 이상, 1.01 이상, 1.03 이상 또는 1.05 이상일 수 있으며, 1.41 이하, 1.40 이하, 1.39 이하 또는 1.38 이하일 수 있다. 유전체층이 포함하는 Si의 함량(A)에 대한 제1 및 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 상기 범위를 만족하는 경우 우수한 내부 전극 연결성을 확보할 수 있다.In one embodiment of the present invention, the ratio (B/A) of the content (B) of Si included in the first and second internal electrodes to the content (A) of Si included in the dielectric layer is 0.99 or more and 1.41 or less. can be satisfied The ratio (B/A) may be 0.99 or more, 1.01 or more, 1.03 or more, or 1.05 or more, and may be 1.41 or less, 1.40 or less, 1.39 or less, or 1.38 or less. When the ratio (B/A) of the content (B) of Si included in the first and second internal electrodes to the content (A) of Si included in the dielectric layer (B/A) satisfies the above range, excellent internal electrode connectivity can be secured. there is.
본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)는 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제3 방향(Z 방향)으로 적층되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.The
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 상기 세라믹 바디(110)는 필요에 따라 모서리가 각지지 않게 라운드 처리 되어 있을 수 있다. 상기 라운드 처리는 예를 들어 베럴 연마 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.Although the specific shape of the
상기 세라믹 바디(110)는 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 교대로 적층되어 있을 수 있다. 상기 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)은 제3 방향(Z 방향)으로 적층되어 있을 수 있다. 상기 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.In the
본 발명의 일 실시예에 따르면, 상기 유전체층(111)은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 주성분을 포함할 수 있다. 상기 주성분은 예를 들어 BaTiO3에 Ca, Zr, Sn 및/또는 Hf가 일부 고용된 형태로 존재하는 화학물 일 수 있다. 상기 조성식에서 x는 0 이상, 1 이하의 범위일 수 있고, y는 0 이상, 0.5 이하의 범위일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 조성식에서 x가 0이고 y가 0이며 z가 0인 경우 상기 주성분은 BaTiO3가 될 수 있다. 또한, 상기 주성분에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.According to an embodiment of the present invention, the
본 발명의 일 실시형태에 따르면, 본 발명에 따른 유전체층(111)은 Si 원소를 부성분으로 포함할 수 있다. 상기 Si 원소는 원료 물질 단계에서는 Si 원소의 탄산염, 산화물 및/또는 글라스의 형태로 투입될 수 있으나, 소결 과정을 거친 후에는 산화물 및/또는 글라스의 형태로 유전체층에 포함될 수 있다. 상기 Si 성분은 주로 결정립계에 분포하며, 높은 일함수를 가짐으로써 결정립계의 저항을 높이는 기능을 수행할 수 있다. 이를 통해 우수한 신뢰성의 적층 세라믹 전자부품의 구현이 가능할 수 있다.According to an embodiment of the present invention, the
본 발명에 따른 적층 세라믹 전자부품의 유전체층은 상기 Si를 포함하는 부성분을 주성분 100 몰에 대하여 2.2 몰부 이상, 5.5 몰부 이하의 범위 내로 포함할 수 있다. 상기 Si를 포함하는 부성분의 함량은 전술한 평균 함량과 동일한 방법으로 측정된 값일 수 있다. 상기 Si를 포함하는 부성분이 전술한 범위를 만족함으로써 본 발명에 따른 적층 세라믹 전자부품의 신뢰성을 향상시킬 수 있다.The dielectric layer of the multilayer ceramic electronic component according to the present invention may contain the subcomponent including Si within the range of 2.2 mole parts or more and 5.5 mole parts or less with respect to 100 moles of the main component. The content of the subcomponent including Si may be a value measured by the same method as the above-described average content. When the subcomponent including Si satisfies the above-described range, the reliability of the multilayer ceramic electronic component according to the present invention may be improved.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 유전체층(111)에 포함되는 Si의 평균 함량은 0.08 중량% 이상, 5.5 중량% 이하의 범위 내일 수 있다. 상기 유전체층(111)에 포함되는 Si의 평균 함량은 적층 세라믹 전자부품에 포함되는 유전체층(111)의 전체 성분을 기준으로 한 값일 수 있으며, 예를 들어 주성분 및 부성분의 합계 함량에 대한 Si의 평균 함량을 의미할 수 있다. 유전체층(111)에 포함되는 Si의 함량이 상기 범위 보다 적을 경우 입계 저항 향상 효과가 충분하지 못해 유전율 및 고온내전압이 저하될 수 있으며, 상기 함량을 초과하여 포함되는 경우 소결성 및 치밀도 저하, 2차 상 생성 등의 문제가 발생할 수 있다.In one example, the average content of Si included in the
상기 유전체층(111)은 전술한 재료를 포함하는 슬러리에 필요에 따른 첨가제를 추가하고, 이를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.The
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 제3 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다. 상기 제1 및 제2 내부 전극의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.The
상기 제 1 및 제 2 내부 전극(121, 122)은 각 단면이 세라믹 바디(110)의 대향하는 양 단부로 각각 노출되도록 적층될 수 있다. 구체적으로, 상기 세라믹 바디(110)의 제1 방향(X 방향)의 양면으로 상기 제1 및 제2 내부 전극(121, 122)이 각각 노출될 수 있으며, 상기 세라믹 바디(110)의 제1 면(S1) 방향으로 제1 내부 전극(121)이 노출되고, 제2 면(S2) 방향으로 제2 내부 전극(122)이 노출될 수 있다.The first and second
상기 제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함할 수 있다. 상기 도전성 금속은, 예를 들어 은(Ag), 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 도전성 금속을 포함할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)은 상기 도전성 금속을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.The first and second
상기 도전성 페이스트는 세라믹 공재를 포함할 수 있다. 본 명세서에서 「공재」란 내부 전극용 도전성 분말의 수축을 지연시키기 위한 세라믹 재료를 의미할 수 있다. 상기 공재는 유전체층에 포함되는 주성분과 동일한 성분을 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)을 포함할 수 있으나, 이에 제한되는 것은 아니다.The conductive paste may include a ceramic material. In the present specification, "common material" may mean a ceramic material for delaying the contraction of the conductive powder for internal electrodes. The common material may include the same component as the main component included in the dielectric layer, and may include, for example, barium titanate (BaTiO 3 ), but is not limited thereto.
본 발명의 일 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 내부 전극은 Si를 포함할 수 있다. 상기 Si는 내부 전극의 형성 시 소결 수축을 지연시켜 전극 연결성을 향상시킬 수 있다.In an example of the present invention, the first and second internal electrodes of the multilayer ceramic electronic component according to the present invention may include Si. The Si may improve electrode connectivity by delaying sintering shrinkage when forming the internal electrode.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 내부 전극에 포함되는 Si의 평균 함량은 0.08 중량% 이상, 2.60 중량% 이하의 범위 내일 수 있다. 상기 제1 및 제2 내부 전극에 포함되는 Si의 평균 함량은 적층 세라믹 전자부품에 포함되는 내부 전극의 전체 성분을 기준으로 한 값일 수 있으며, 예를 들어 도전성 금속, 세라믹 공재 및 Si의 합계 함량에 대한 평균 함량을 의미할 수 있다. 본 발명에 따른 적층 세라믹 전자부품의 내부 전극에 포함되는 Si의 평균 함량이 상기 범위 보다 부족한 경우 내부 전극의 수축 지연 효과가 충분치 못해 전극 연결성 개선이 미흡할 수 있다. 또한, 상기 범위를 넘어서 Si가 내부 전극에 포함되는 경우 내부 전극이 과소결되어 절연 저항값 등의 신뢰성이 저하될 수 있다.In one example, the average content of Si included in the first and second internal electrodes of the multilayer ceramic electronic component according to the present invention may be in a range of 0.08 wt% or more and 2.60 wt% or less. The average content of Si included in the first and second internal electrodes may be a value based on all components of internal electrodes included in the multilayer ceramic electronic component, for example, based on the total content of conductive metal, ceramic material and Si. It may mean an average content for When the average content of Si included in the internal electrode of the multilayer ceramic electronic component according to the present invention is less than the above range, the effect of delaying contraction of the internal electrode may not be sufficient, and thus electrode connectivity improvement may be insufficient. In addition, when Si is included in the internal electrode beyond the above range, the internal electrode may be under-sintered, thereby reducing reliability such as insulation resistance.
본 발명의 일 실시예에 따르면, 적층 세라믹 전자부품의 제1 및 제2 내부 전극은 상기 도전성 금속의 결정립 및 2 이상의 결정립의 사이에 배치되는 결정립계를 포함할 수 있다. 상기 도전성 금속은 전술한 도전성 금속 중 하나 이상일 수 있으나, 이에 제한되는 것은 아니다. 상기 도전성 금속의 결정립은 내부 전극에 포함되는 세라믹 공재가 빠져나가는 것을 억제하기 위한 점에서 크기가 너무 크지 않은 것이 바람직하나, 내전압 등 목적하는 전기적 특성을 구현하기 위한 범위에서 적절히 선택할 수 있다.According to an exemplary embodiment, the first and second internal electrodes of the multilayer ceramic electronic component may include a crystal grain of the conductive metal and a grain boundary disposed between two or more crystal grains. The conductive metal may be one or more of the aforementioned conductive metals, but is not limited thereto. The crystal grains of the conductive metal are preferably not too large in size in order to suppress the escape of the ceramic material included in the internal electrode, but may be appropriately selected within a range for realizing desired electrical characteristics, such as withstand voltage.
본 발명의 일 실시예에서, 제1 및 제2 내부 전극에 포함되는 도전성 금속의 결정립의 표면에 두께가 0.5 nm 이상 5.0 nm 이하 범위 내인 코팅층이 배치될 수 있다. 상기 코팅층의 두께는 0.5 nm 이상, 0.6 nm 이상, 0.7 nm 이상, 0.8 nm 이상, 0.9 nm 이상 또는 1.0 nm 이상일 수 있으며, 5.0 nm 이하, 4.9 nm 이하, 4.8 nm 이하, 4.7 nm 이하, 4.6 nm 이하 또는 4.5 nm 이하일 수 있다.In an embodiment of the present invention, a coating layer having a thickness in the range of 0.5 nm or more and 5.0 nm or less may be disposed on the surface of the crystal grains of the conductive metal included in the first and second internal electrodes. The thickness of the coating layer may be 0.5 nm or more, 0.6 nm or more, 0.7 nm or more, 0.8 nm or more, 0.9 nm or more, or 1.0 nm or more, and 5.0 nm or less, 4.9 nm or less, 4.8 nm or less, 4.7 nm or less, 4.6 nm or less or 4.5 nm or less.
상기 코팅층은 내부 전극에 포함되는 도전성 금속 입자 들의 고른 분산을 유도하여 내부 전극의 뭉침 및/또는 끊김 현상을 억제하는 기능을 할 수 있다. 상기 코팅층은 내부 전극을 형성하기 위한 페이스트에 별도의 성분으로 추가된 것일 수 있으나, 내부 전극에서의 고른 분산 및 소결 과정에서 공재가 빠져 나가는 것을 억제하기 위해 표면에 코팅층을 형성하는 성분이 배치된 도전성 금속 분말을 사용하여 형성된 것일 수 있다.The coating layer may function to suppress aggregation and/or breakage of the internal electrode by inducing even dispersion of the conductive metal particles included in the internal electrode. The coating layer may be added as a separate component to the paste for forming the internal electrode, but the component forming the coating layer is disposed on the surface in order to suppress the common material from escaping during the sintering process and uniform dispersion in the internal electrode It may be formed using a metal powder.
본 발명의 일 실시형태에서, 제1 및 제2 내부 전극에 포함되는 도전성 금속의 코팅층은 Si를 포함할 수 있다. 상기 제1 및 제2 내부 전극에 포함되는 도전성 금속의 코팅층이 Si를 포함하는 경우, 도전성 금속 표면의 Si 성분은 내부 전극에 포함되는 공재의 분산에 도움을 줄 수 있다. 이로 인해 본 발명에 따른 적층 세라믹 전자부품의 내부 전극은 공재 압출을 억제할 수 있으며, 우수한 수축 지연 효과를 가질 수 있다.In one embodiment of the present invention, the coating layer of the conductive metal included in the first and second internal electrodes may include Si. When the coating layer of the conductive metal included in the first and second internal electrodes includes Si, the Si component on the surface of the conductive metal may help to disperse the common material included in the internal electrode. For this reason, the internal electrode of the multilayer ceramic electronic component according to the present invention may suppress the extrusion of the common material and may have an excellent shrinkage delay effect.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 내부 전극이 포함하는 Si는 상기 도전성 금속의 결정립의 표면에 배치될 수 있다. 이 때, 상기 Si는 도전성 금속이 형성하는 결정립의 표면에 고르게 분포될 수 있다. 상기 Si가 결정립의 표면에 배치됨으로써 도전성 금속이 소결되는 과정에서 금속 간의 접점을 줄여 우수한 수축 지연 효과를 가질 수 있다.In one example, Si included in the first and second internal electrodes of the multilayer ceramic electronic component according to the present invention may be disposed on the surface of the crystal grains of the conductive metal. In this case, the Si may be evenly distributed on the surface of the crystal grains formed by the conductive metal. When the Si is disposed on the surface of the crystal grains, a contact point between the metals is reduced in the process of sintering the conductive metal, thereby having an excellent shrinkage delay effect.
본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 내부 전극에 포함되는 Si는 산화물의 형태로 포함될 수 있다. 상기 Si는 원료 물질 단계에서는 Si 원소의 탄산염 및/또는 글라스의 형태로 투입될 수 있으며, 별도의 커플링제를 통해 도전성 금속과 결합되어 있을 수 있으나, 소결 과정을 거친 후에는 산화물의 형태로 제1 및 제2 내부 전극에 포함될 수 있다.Si included in the first and second internal electrodes of the multilayer ceramic electronic component according to the present invention may be included in the form of an oxide. In the raw material stage, Si may be added in the form of a carbonate of Si element and/or glass, and may be combined with a conductive metal through a separate coupling agent. and the second internal electrode.
본 발명에 따른 적층 세라믹 전자부품에서, 제1 및 제2 내부 전극에 포함되는 Si가 도전성 금속의 코팅층 및/또는 결정립의 표면에 배치되도록 하는 방법은, 전술한 함량 범위 등을 만족할 수 있는 범위에서 특별히 제한되지 않는다. 상기 Si는 내부 전극을 형성하기 위한 도전성 분말의 표면에 미리 코팅된 상태일 수 있으며, 예를 들어 실란 커플링제 등을 통해 SiO2를 도전성 금속의 표면에 코팅한 형태일 수 있으나, 이에 제한되는 것은 아니다.In the multilayer ceramic electronic component according to the present invention, the method of allowing Si included in the first and second internal electrodes to be disposed on the surface of the conductive metal coating layer and/or crystal grains may satisfy the above-described content range. It is not particularly limited. The Si may be in a pre-coated state on the surface of the conductive powder for forming the internal electrode, for example, in a form in which SiO 2 is coated on the surface of the conductive metal through a silane coupling agent, but is limited thereto not.
본 발명에 따른 적층 세라믹 전자부품은 세라믹 바디의 제1 방향(X 방향)의 양면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 연결될 수 있다. 상기 제1 외부 전극(131)은 상기 세라믹 바디(110)의 제1 면(S1)에 배치되고, 제2 외부 전극(132)은 상기 세라믹 바디(110)의 제2 면(S2) 상에 배치될 수 있다.In the multilayer ceramic electronic component according to the present invention, the first
본 발명의 일 실시형태에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 외부 전극(131a) 및 제2 바탕전극(132a)은 도전성 금속 및 글라스를 포함할 수 있다. 상기 도전성 금속은 예를 들어 구리(Cu), 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상을 포함할 수 있다.In one embodiment of the present invention, the first external electrode 131a and the second base electrode 132a of the multilayer ceramic electronic component according to the present invention may include a conductive metal and glass. The conductive metal may be, for example, copper (Cu), nickel (Ni), tin (Sn), palladium (Pd), platinum (Pt), gold (Au), silver (Ag), tungsten (W), or titanium (Ti). ), lead (Pb), and at least one of alloys thereof.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)에 포함되는 글라스 성분은 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The glass component included in the first
상기 제1 외부 전극(131) 및 제2 외부 전극(132)의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 도전성 금속 및 글라스를 포함하는 도전성 페이스트에 세라믹 바디를 딥핑하여 형성하거나, 상기 도전성 페이스트를 세라믹 바디의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하여 형성할 수 있다. 또한, 상기 도전성 페이스트를 세라믹 바디의 표면에 도포하거나 또는 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디 상에 전사하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 외부 전극(131) 및 제2 외부 전극(132)을 전술한 도전성 페이스트로 형성함으로써 충분한 전도성을 유지하면서도, 첨가한 글라스로 인하여 외부 전극의 치밀도를 높임으로써 도금액 및/또는 외부 수분의 침투를 효과적으로 억제할 수 있다.The method of forming the first
상기 제1 및 제2 외부 전극 상에 각각 추가 외부 전극이 배치될 수 있다. 상기 추가 외부 전극은 필요에 따라 적절히 선택이 가능하며, 소성 전극이거나 또는 도전성 수지를 포함하는 수지 전극일 수 있다.Additional external electrodes may be respectively disposed on the first and second external electrodes. The additional external electrode may be appropriately selected as needed, and may be a fired electrode or a resin electrode including a conductive resin.
또한, 본 발명의 일 실시예에서, 본 발명에 따른 적층 세라믹 전자부품은 제1 및 제2 외부 전극 상에 각각 배치되는 도금층을 포함할 수 있다. 상기 도금층은 1층 또는 2층 이상일 수 있으며, 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 도금층을 형성하는 재료는 특별히 제한되는 것은 아니며, 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti) 또는 납(Pb) 등의 단독 또는 이들의 합금을 포함할 수 있다.Also, in an embodiment of the present invention, the multilayer ceramic electronic component according to the present invention may include plating layers respectively disposed on the first and second external electrodes. The plating layer may be one layer or two or more layers, and may be formed by sputtering or electrolytic plating (Electric Deposition), but is not limited thereto. The material for forming the plating layer is not particularly limited, and nickel (Ni), copper (Cu), tin (Sn), palladium (Pd), platinum (Pt), gold (Au), silver (Ag), tungsten ( W), titanium (Ti) or lead (Pb) alone or an alloy thereof may be included.
<실험예><Experimental example>
평균 입경이 80 nm 인 니켈 분말(Guangbo社) 의 표면에 3-아미노프로필트리에톡시실란(3-Aminopropyl)triethoxysilane)을 이용하여 SiO2를 부착하였다. 도 4는 상기 SiO2가 표면에 코팅된 니켈 분말을 열처리한 후 촬영한 TEM 이미지이다. 도 4를 참조하면, 니켈 표면에 코팅된 SiO2의 두께는 약 2.9 nm이며, 육안으로 확인할 수 있듯이 전체 표면에 고르게 코팅된 것으로 관찰되었다.SiO 2 was attached to the surface of the nickel powder having an average particle size of 80 nm (Guangbo) using 3-aminopropyltriethoxysilane (3-Aminopropyl)triethoxysilane. 4 is a TEM image taken after heat treatment of the SiO 2 coated nickel powder on the surface. Referring to FIG. 4 , the thickness of SiO 2 coated on the nickel surface is about 2.9 nm, and as can be seen with the naked eye, it was observed that it was coated evenly on the entire surface.
실시예의 경우 상기 제조된 니켈 분말을 이용하여 내부 전극 페이스트를 제조하였으며, 비교예는 표면에 SiO2 코팅이 되지 않은 니켈 분말을 사용하여 내부 전극 페이스트를 제조하였다.In the case of Examples, an internal electrode paste was prepared using the prepared nickel powder, and in the Comparative Example, an internal electrode paste was prepared using a nickel powder that was not coated with SiO 2 on the surface.
제조된 내부 전극 페이스트를 세라믹 바디의 길이 방향의 면에 외부 전극이 형성된 삼성전기의 0603 사이즈(길이X폭 : 0.6 mm X 0.3 mm)의 양산 칩(온도 특성 X5R 및 용량 2.2uF)에 적용하여 프로토 타입 칩을 제작하였다.Prototype by applying the manufactured internal electrode paste to Samsung Electro-Mechanics' 0603 size (length X width: 0.6 mm X 0.3 mm) mass-production chip (temperature characteristic X5R and capacity 2.2uF) with external electrodes formed on the longitudinal surface of the ceramic body A type chip was manufactured.
도 5는 제조된 프로토 타입 칩을 길이 방향에 수직인 면으로 절단한 SEM 이미지이다. 상기 실시예 및 비교예의 내부 전극에 대한 절단면을 주사전자현미경(SEM, Jeol사의 JSM-7400F)을 이용하여 이미지를 촬영한 후 이미지 분석 프로그램(MIA Toolkit v2.0)을 통해 내부 전극의 연결성을 분석하였다. 내부 전극의 연결성은 폭-두께 단면을 두께 방향으로 3등분하여 측정하였다. 3등분한 각 부분의 중앙부의 내부 전극 10개 층에 대하여 SEM 이미지를 촬영하고, 촬영된 영역의 내부 전극의 전체 길이에 대비 연결된 내부 전극의 길이의 비율((내부 전극의 전체 길이-내부 전극이 끊긴 길이)/내부 전극의 전체 길이)을 연결성으로 평가하였다. 도 5의 이미지를 분석한 결과, 비교예에 비해 실시예의 경우 전극 연결성이 약 8% 이상 향상된 것을 확인할 수 있었다.5 is an SEM image of the manufactured prototype chip cut in a plane perpendicular to the longitudinal direction. After taking images of the cut surfaces of the internal electrodes of the Examples and Comparative Examples using a scanning electron microscope (SEM, Jeol's JSM-7400F), the connectivity of the internal electrodes was analyzed through an image analysis program (MIA Toolkit v2.0). did The interconnectivity of the internal electrode was measured by dividing the width-thickness section into thirds in the thickness direction. SEM images were taken for 10 layers of internal electrodes in the center of each part divided into three equal parts, and the ratio of the length of the connected internal electrode to the total length of the internal electrode of the photographed area ((total length of internal electrode - internal electrode was disconnected length)/total length of the inner electrode) was evaluated as connectivity. As a result of analyzing the image of FIG. 5 , it was confirmed that the electrode connectivity was improved by about 8% or more in the example compared to the comparative example.
도 6 내지 도 11은 내습 신뢰성 테스트의 결과를 나타낸 것이다. 내습 신뢰성은 20개의 칩에 대하여 85 ℃, 상대 습도 85 %의 조건(8585)에서 12시간 동안 6.3 V의 전압을 인가한 후 절연 저항이 저하되는 시간을 측정하였다.6 to 11 show the results of the moisture resistance reliability test. Moisture resistance reliability was measured by measuring the time the insulation resistance decreased after applying a voltage of 6.3 V for 12 hours at 85° C. and 85% relative humidity (8585) for 20 chips.
도 6은 유전체층이 포함하는 Si의 함량(A)에 대한 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 0.99인 경우에 대한 내습 신뢰성 테스트 결과이다. 도 6을 참조하면, 1개의 샘플에서 약 1시간 경과후부터 절연 저항이 저하되는 것을 확인할 수 있으나, 그 외 19개의 샘플은 절연 저항의 큰 변화가 관찰되지 않는 것을 확인할 수 있다.6 is a moisture resistance reliability test result when the ratio (B/A) of the content (B) of Si included in the second internal electrode to the content (A) of Si included in the dielectric layer is 0.99. Referring to FIG. 6 , it can be seen that the insulation resistance decreases after about 1 hour in one sample, but it can be seen that no significant change in insulation resistance is observed in the other 19 samples.
도 7 내지 도 9는 유전체층이 포함하는 Si의 함량(A)에 대한 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 각각 1.05, 1.32 및 1.38인 경우에 대한 내습 신뢰성 테스트 결과이다. 도 7 내지 도 9에서 X축 및 Y축은 각각 시간 및 절연저항(IR)을 나타낸다. 도 7 내지 도 9를 참조하면, 유전체층이 포함하는 Si의 함량(A)에 대한 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 1.05 이상, 1.38 이하의 구간에서는 절연 저항이 저하되는 칩이 발생하지 않는 것을 확인할 수 있다. 이는 공재의 분산성이 개선되고, 내부 전극 연결성이 향상됨에 따른 결과로, 내부 전극과 유전체층의 계면에 딜라미네이션 등의 결함이 발생하지 않은 결과인 것으로 해석할 수 있다. 즉, 유전체층이 포함하는 Si의 함량(A)에 대한 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 1.05 이상, 1.38 이하의 구간에서 본 발명에 따른 적층 세라믹 전자부품이 매우 우수한 내부 전극 연결성 및 내습 신뢰성을 가짐을 확인할 수 있다.7 to 9 show moisture resistance when the ratio (B/A) of the content (B) of Si included in the second internal electrode to the content (A) of Si included in the dielectric layer is 1.05, 1.32, and 1.38, respectively. This is the reliability test result. 7 to 9, the X-axis and the Y-axis represent time and insulation resistance (IR), respectively. 7 to 9 , the ratio (B/A) of the content (B) of Si included in the second internal electrode to the content (A) of Si included in the dielectric layer is 1.05 or more and 1.38 or less in the section It can be confirmed that chips with reduced insulation resistance do not occur. This is a result of improved dispersibility of the common material and improved internal electrode connectivity, which can be interpreted as a result that defects such as delamination do not occur at the interface between the internal electrode and the dielectric layer. That is, the ratio (B/A) of the content (B) of Si included in the second internal electrode to the content (A) of Si included in the dielectric layer is 1.05 or more and 1.38 or less in the range of the multilayer ceramic electronic device according to the present invention It can be seen that the component has very good internal electrode connectivity and moisture resistance reliability.
도 10은 유전체층이 포함하는 Si의 함량(A)에 대한 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 1.41인 경우의 내습 신뢰성 테스트 결과이다. 도 10을 참조하면, 유전체층이 포함하는 Si의 함량(A)에 대한 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 1.41인 경우 약 2시간 이상 모든 샘플에서 절연 저항이 저하되지 않는 것을 확인할 수 있어 양호한 내습 신뢰성을 가짐을 확인할 수 있다. 다만, 약 3시간이 경과하면서 일부 샘플에서 절연 저항이 저하되는 결과가 나타남을 확인할 수 있다.10 is a moisture resistance reliability test result when the ratio (B/A) of the content (B) of Si included in the second internal electrode to the content (A) of Si included in the dielectric layer is 1.41. Referring to FIG. 10 , when the ratio (B/A) of the content (B) of Si included in the second internal electrode to the content (A) of Si included in the dielectric layer is 1.41, insulation was performed in all samples for about 2 hours or more It can be confirmed that the resistance is not lowered, and it can be confirmed that it has good moisture resistance reliability. However, it can be seen that the insulation resistance decreases in some samples as about 3 hours elapses.
도 11은 유전체층이 포함하는 Si의 함량(A)에 대한 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 1.46인 경우에 대한 내습 신뢰성 테스트 결과이다. 도 11을 참조하면, 유전체층이 포함하는 Si의 함량(A)에 대한 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)이 1.46인 경우 약 2시간을 경과하면서부터 절연저항이 저하되는 샘플이 발생하는 것을 확인할 수 있다. 이를 통해 유전체층이 포함하는 Si의 함량(A)에 대한 제2 내부 전극이 포함하는 Si의 함량(B)의 비율(B/A)은 1.46 미만이어야 함을 확인할 수 있다.11 is a moisture resistance reliability test result when the ratio (B/A) of the content (B) of Si included in the second internal electrode to the content (A) of Si included in the dielectric layer is 1.46. Referring to FIG. 11 , when the ratio (B/A) of the content (B) of Si included in the second internal electrode to the content (A) of Si included in the dielectric layer is 1.46, insulation starts after about 2 hours It can be seen that a sample with reduced resistance occurs. Through this, it can be confirmed that the ratio (B/A) of the content (B) of Si included in the second internal electrode to the content (A) of Si included in the dielectric layer should be less than 1.46.
하기 표 1 및 표 2는 실시예와 비교예에서 제조한 프로토 타입 칩을 각각 다른 온도에서 소성한 결과를 나타낸 것이다. 표 1은 용량을 측정한 결과이며, 표 2는 DF(유전손실)를 측정한 결과를 나타낸다. 용량 및 유전손실은 LCR 미터를 이용하여 1 kHz, AC 0.5 Vrms 조건에서 용량을 측정하였다.Tables 1 and 2 below show the results of firing the prototype chips prepared in Examples and Comparative Examples at different temperatures. Table 1 shows the results of measuring the capacity, and Table 2 shows the results of measuring the DF (dielectric loss). Capacitance and dielectric loss were measured under the conditions of 1 kHz and AC 0.5 Vrms using an LCR meter.
표 1 및 표 2를 참조하면, 서로 다른 소성 온도 전체에서 실시예가 비교예에 비해 향상된 용량을 나타내는 것을 확인할 수 있으며, 약 3.57 % 이상의 용량 증가율을 나타내는 것을 확인할 수 있다.Referring to Tables 1 and 2, it can be seen that the Example exhibits an improved capacity compared to the Comparative Example at all different firing temperatures, and it can be confirmed that the capacity increase rate is about 3.57% or more.
또한, 실시예는 비교예에 비해 약 1.1% 이하의 범위에서 유전 손실(DF)이 상승하는 것을 확인할 수 있다. 이는 유전체 과소결의 영향이 크지 않으면서도 내부 전극의 전극 연결성이 개선된 결과이다.In addition, it can be seen that the dielectric loss (DF) increases in the range of about 1.1% or less compared to the comparative example. This is a result of improving the electrode connectivity of the internal electrode while not having a significant effect on dielectric oversintering.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Although the embodiment of the present invention has been described in detail above, the present invention is not limited by the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims. Therefore, various types of substitution, modification and change will be possible by those skilled in the art within the scope not departing from the technical spirit of the present invention described in the claims, and it is also said that it falls within the scope of the present invention. something to do.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극100: multilayer ceramic electronic component
110: ceramic body
111: dielectric layer
121, 122: first and second internal electrodes
131, 132: first and second external electrodes
Claims (10)
상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
상기 유전체층은 Si를 포함하고,
상기 제1 및 제2 내부 전극은 Si 및 도전성 금속을 포함하며,
상기 유전체층이 포함하는 Si의 평균 함량(A)에 대한 상기 제1 및 제2 내부 전극이 포함하는 Si의 평균 함량(B)의 비율(B/A)은 0.99 이상, 1.41 이하를 만족하는 적층 세라믹 전자부품.
a ceramic body including a dielectric layer and first and second internal electrodes alternately stacked with the dielectric layer interposed therebetween; and
a first external electrode connected to the first internal electrode and a second external electrode connected to the second internal electrode;
The dielectric layer comprises Si,
The first and second internal electrodes include Si and a conductive metal,
The ratio (B/A) of the average content (B) of Si included in the first and second internal electrodes to the average content (A) of Si included in the dielectric layer (B/A) is a multilayer ceramic that satisfies 0.99 or more and 1.41 or less Electronic parts.
상기 제1 및 제2 내부 전극에 포함되는 Si의 평균 함량은 0.1 중량% 이상, 2.4 중량% 이하의 범위 내인 적층 세라믹 전자부품.
According to claim 1,
An average content of Si included in the first and second internal electrodes is within a range of 0.1 wt% or more and 2.4 wt% or less.
상기 제1 및 제2 내부 전극은 상기 도전성 금속의 결정립을 포함하는 적층 세라믹 전자부품.
According to claim 1,
and the first and second internal electrodes include crystal grains of the conductive metal.
상기 도전성 금속의 결정립의 표면에 두께가 0.5 nm 이상 5.0 nm 이하 범위 내인 코팅층이 배치되는 적층 세라믹 전자부품.
4. The method of claim 3,
A multilayer ceramic electronic component in which a coating layer having a thickness in a range of 0.5 nm or more and 5.0 nm or less is disposed on the surface of the crystal grains of the conductive metal.
상기 코팅층은 Si를 포함하는 적층 세라믹 전자부품.
5. The method of claim 4,
The coating layer is a multilayer ceramic electronic component including Si.
상기 제1 및 제2 내부 전극이 포함하는 Si는 상기 도전성 금속의 결정립의 표면에 배치되는 적층 세라믹 전자부품.
4. The method of claim 3,
The Si included in the first and second internal electrodes is disposed on a surface of the crystal grains of the conductive metal.
상기 Si는 산화물의 형태인 적층 세라믹 전자부품.
6. The method of claim 5,
wherein Si is in the form of an oxide.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종 이상을 포함하는 적층 세라믹 전자부품.
According to claim 1,
The conductive metal is nickel (Ni), copper (Cu), tin (Sn), palladium (Pd), platinum (Pt), iron (Fe), gold (Au), silver (Ag), tungsten (W), titanium A multilayer ceramic electronic component comprising at least one selected from the group consisting of (Ti), lead (Pb), and alloys thereof.
상기 유전체층은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 주성분을 포함하는 적층 세라믹 전자부품.
According to claim 1,
The dielectric layer is (Ba 1-x Ca x )(Ti 1-y (Zr, Sn, Hf) y )O 3 (provided that 0≤x≤1, 0≤y≤0.5) Ceramic electronic components.
상기 유전체층은 Si를 포함하는 부성분을 주성분 100 몰에 대하여 2.2 몰부 이상, 5.5 몰부 이하의 범위 내로 포함하는 적층 세라믹 전자부품.According to claim 1,
The dielectric layer includes a subcomponent including Si within a range of 2.2 mole parts or more and 5.5 mole parts or less with respect to 100 moles of the main component.
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