KR20220061832A - 추가 슬롯을 가지는 그래핀 기반의 도파관을 포함하는 저손실 전계 흡수 변조기 - Google Patents

추가 슬롯을 가지는 그래핀 기반의 도파관을 포함하는 저손실 전계 흡수 변조기 Download PDF

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서지훈
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울산과학기술원
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Abstract

슬롯으로 강화된 광-그래핀 상호 작용이 강하고, 광학 리소그래피를 사용하여 구현할 수 있고, 실리콘 도파관에 효율적으로 연결할 수 있는 도파관 개발을 목적으로 그래핀 기반의 도파관에 관한 것이다. 그래핀 기반의 도파관에서 슬롯이 다른 그래핀 기반의 도파관보다 더 넓다. 좁은 슬롯이 강한 광-그래핀 상호 작용을 위해 선호되는 일반적인 믿음과 모순되며, 좁은 슬롯을 제작하는 부담을 줄일 수 있다. 그래핀 기반의 도파관을 포함하는 다른 EAM에 비하여 좋은 성능을 가진 EAM에 관한 것이다. EAM은 실리콘 도파관 제조 공정, 그래핀 전사 공정, 리프트 오프 공정을 사용하여 구현할 수 있다. EAM은 소형 저손실 변조기로 실리콘 포토닉 집적 회로에 잘 내장될 수 있다.

Description

추가 슬롯을 가지는 그래핀 기반의 도파관을 포함하는 저손실 전계 흡수 변조기{ELECTROABSORPTION MODULATOR COMPRISING GRAPHENE BASED WAVEGUIDE WITH ADDITIONAL SLOT}
본 발명은 두 그래핀 레이어를 활용하여 전기 신호에 따라 광흡수량을 조절하는 전계 흡수 변조기(Electroabsorption modulator)에 관한 것이다.
전기적으로 조정 가능한 광전도도와 같은 그래핀의 탁월한 광학적 특성을 이용하여, 그래핀을 이용한 다양한 광자 및 플라즈몬 장치의 개발이 이루어진다. 빠른 속도로 작동하고 컴팩트한 그래핀 기반의 도파관을 포함하는 변조기를 개발하기 위하여 많은 노력이 이루어진다. 강한 광-그래핀 상호 작용을 갖는 도파관의 구조를 고안하는 것이 필요하고, 그래핀이 도파관 모드의 면내 전계 성분(in-plane electric field)이 고도로 강화된 위치에 위치할 때 강한 광-그래핀 상호 작용이 달성될 수 있다.
다양한 그래핀 기반의 도파관 중에서 그래핀으로 덮인 슬롯 도파관은, 슬롯의 크기가 작을수록 슬롯 내에 한정되는 전기장이 강하기 때문에 바람직한 구조일 수 있다. 슬롯이 추가된 그래핀 기반의 도파관의 강력한 광-그래핀 상호 작용은 전자 빔 리소그래피를 기반으로 한 정밀한 제조 공정을 요구할 수 있다. 또한, 슬롯 도파관은 크기가 감소할수록 손실이 증가할 수 있다. 슬롯이 추가된 그래핀 기반의 도파관과 다른 실리콘 포토닉 도파관 사이의 결합은 효율적이지 않을 수 있다. 따라서 강한 광-그래핀 상호 작용을 갖고, 딥 UV 리소그래피로 구현 가능하며, 실리콘 포토닉 도파관에 효율적으로 결합 가능한 슬롯이 추가된 그래핀 기반의 도파관에 대한 개발이 요구될 수 있다.
일 실시예에 따른 그래핀 기반의 도파관은, 실리콘층; 상기 실리콘층의 일면 상에 위치되는 제1 그래핀 레이어; 상기 제1 그래핀 레이어의 일부 및 상기 실리콘층의 일부를 커버하는 절연층; 상기 절연층에 의해 상기 제1 그래핀 레이어로부터 이격되어, 상기 절연층 상에 위치되는 제2 그래핀 레이어; 상기 제1 그래핀 레이어에 연결되는 제1 전극; 상기 제2 그래핀 레이어에 연결되는 제2 전극, 및 상기 제2 그래핀 레이어 상에서 상기 제1 전극과 상기 제2 전극 사이에 위치되는 금속 레일을 포함할 수 있다.
상기 실리콘층은, 상기 제1 그래핀 레이어와 접촉하는 일면 및 실리콘 산화물에 의해 커버되는 나머지 면을 가지는 실리콘 스트립을 포함할 수 있다.
상기 실리콘 스트립의 너비는, 상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯의 너비 이상일 수 있다.
상기 실리콘 스트립, 상기 금속 레일, 및 상기 제2 전극은, 상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때 서로 중첩되지 않을 수 있다.
상기 절연층은 산화 알루미늄을 포함할 수 있다.
상기 제1 그래핀 레이어의 전위와 상기 제2 그래핀 레이어의 전위가 상이할 때, 상기 제1 그래핀 레이어와 상기 제2 그래핀 레이어 사이에 용량성 결합이 형성될 수 있다.
상기 제1 그래핀 레이어와 상기 제2 그래핀 레이어가,
상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때, 상기 평면에서 제1 그래핀 레이어가 차지하는 영역과 제2 그래핀 레이어가 차지하는 영역이 중첩될 수 있다.
상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때 상기 제1 그래핀 레이어가 차지하는 영역과 상기 제2 그래핀 레이어가 차지하는 영역이 중첩되는 영역의 너비는, 제1 임계 너비 이상일 수 있다.
상기 제1 그래핀 레이어의 화학적 포텐셜은 상기 제2 그래핀 레이어의 화학적 포텐셜과 상이할 수 있다.
상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯을 통하여, 상기 제1 그래핀 레이어 및 상기 제2 그래핀 레이어 사이에 한정되는 전기장을 강화할 수 있다.
상기 금속 레일의 너비는 제2 임계 너비 이상일 수 있다.
상기 금속 레일의 높이는 상기 제2 전극의 높이와 동일할 수 있다.
상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯의 높이는 제1 임계 높이 이상일 수 있다.
상기 금속 레일의 일측과 상기 제1 전극이 이격된 거리가 일정할 수 있다.
상기 금속 레일의 타측과 상기 제2 전극이 이격된 거리가 일정할 수 있다.
상기 금속 레일의 일측과 상기 제1 전극이 이격된 거리는 제3 임계 너비 이상일 수 있다.
그래핀 기반의 도파관을 이용하는 변조기는,
실리콘층; 상기 실리콘층의 일면 상에 위치되는 제1 그래핀 레이어; 상기 제1 그래핀 레이어의 일부 및 상기 실리콘층의 일부를 커버하는 절연층; 상기 절연층에 의해 상기 제1 그래핀 레이어로부터 이격되어, 상기 절연층 상에 위치되는 제2 그래핀 레이어; 상기 제1 그래핀 레이어에 연결되는 제1 전극; 상기 제2 그래핀 레이어에 연결되는 제2 전극; 및 상기 제2 그래핀 레이어 상에서 상기 제1 전극과 상기 제2 전극 사이에 위치되는 금속 레일을 포함하는 그래핀 기반의 도파관;
입력 커플러; 및
출력 커플러를 포함할 수 있다.
도 1는 일 실시예에 따른 그래핀 기반의 도파관을 이용하는 변조기(100)에 대한 사시도(perspective view), 도 2는 해당 그래핀 기반의 도파관을 이용하는 변조기에 대한 상면도(top view), 및 도 3은 해당 그래핀 기반의 도파관을 이용하는 변조기의 AA' 단면도를 도시한다.
도 4는 일 실시예에 따른 그래핀 기반의 도파관 모드의 전기장 분포의 프로파일(profile)을 나타낸다.
도 5는 일 실시예에 따른 실리콘 스트립의 너비(ws)가 150nm인 경우에, 단위 길이 당 전기장의 면내 성분의 한정(confinement) 팩터의 곡선을 나타낸다.
도 6은 일 실시예에 따른 실리콘 스트립의 너비(ws)가 320nm인 경우에, 단위 길이 당 전기장의 면내 성분의 한정(confinement) 팩터의 곡선을 나타낸다.
도 7은 일 실시예에 따른 실리콘 스트립의 너비(ws)가 450nm인 경우에, 단위 길이 당 전기장의 면내 성분의 한정(confinement) 팩터의 곡선을 나타낸다.
도 8은 일 실시예에 따른 그래핀 기반의 도파관의 삽입 손실(ILG)과 슬롯의 높이(hm) 간의 관계를 나타낸다.
도 9는 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 그래핀 기반의 도파관의 변조 깊이를 최대로 할 수 있는 슬롯의 너비(wm,opt) 및 그래핀 기반의 도파관의 최대 변조 깊이(MDG)를 나타낸다.
도 10은 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 그래핀 기반의 도파관의 삽입 손실(ILG) 및 그래핀 기반의 도파관의 성능 지수(FoMG, figure of merit)를 나타낸다.
도 11은 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 커플러 손실을 최소로 할 수 있는 커플러 길이(lc,opt)를 나타낸다.
도 12는 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 커플러 손실(Coupler loss)을 나타낸다.
도 13은 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 변조기의 길이(lM) 및 변조기의 삽입 손실(ILM)을 나타낸다.
도 14는 일 실시예에 따른 실리콘 스트립의 너비(ws)에 따른 변조기의 성능 지수(FoMM)를 나타낸다.
도 15는 일 실시예에 따라 설계된 변조기가 오프 상태인 경우에 실리콘 스트립의 중심을 지나고 높이 방향에 수직한 평면의 전기장 분포를 나타낸다.
도 16은 일 실시예에 따라 설계된 변조기가 온 상태인 경우에 실리콘 스트립의 중심을 지나고 높이 방향에 수직한 평면의 전기장 분포를 나타낸다.
도 17은 일 실시예에 따른 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)에 따른 변조기의 삽입 손실(ILM) 및 소광비를 나타낸다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 구현될 수 있다. 따라서, 실제 구현되는 형태는 개시된 특정 실시예로만 한정되는 것이 아니며, 본 명세서의 범위는 실시예들로 설명한 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
도 1 내지 도 3은 일 실시예에 따른 그래핀 기반의 도파관을 이용하는 변조기의 예시적인 형상을 도시한다.
도 1는 일 실시예에 따른 그래핀 기반의 도파관을 이용하는 변조기(100)에 대한 사시도(perspective view), 도 2는 해당 그래핀 기반의 도파관을 이용하는 변조기에 대한 상면도(top view), 및 도 3은 해당 그래핀 기반의 도파관을 이용하는 변조기의 AA' 단면도를 도시한다. 도 1 내지 도 3에서, x축 방향을 길이 방향으로, y축 방향을 너비 방향으로, z축 방향을 높이 방향으로 하여 아래에서 서술한다.
일 실시예에 따른 그래핀 기반의 도파관을 이용하는 변조기(100)는 그래핀 기반의 도파관(110), 입력 커플러(120), 및 출력 커플러(130)를 포함할 수 있다.
그래핀 기반의 도파관(110)은 실리콘층(111), 제1 그래핀 레이어(112), 절연층(113), 제2 그래핀 레이어(114), 제1 전극(115), 제2 전극(116), 및 금속 레일(117)을 포함할 수 있다.
실리콘층(111)은 실리콘 스트립(111a) 및 산화 실리콘(111b)을 포함할 수 있다. 실리콘 스트립(111a)은 제1 그래핀 레이어(112)와 접촉하는 일면 및 실리콘 산화물(111b)에 의해 커버되는 나머지 면을 가질 수 있다. 예를 들어, 실리콘 스트립(111a)의 높이는 250nm일 수 있다.
제1 그래핀 레이어(112)는 실리콘층(111)의 일면 상에 위치될 수 있다. 절연층(113)은 제1 그래핀 레이어(112)의 일부 및 실리콘층(111)의 일부를 커버할 수 있다. 제2 그래핀 레이어(114)는 절연층(113)에 의해 제1 그래핀 레이어(112)로부터 이격되어, 절연층(113) 상에 위치될 수 있다. 예를 들어, 절연층(113)은 산화 알루미늄(Al2O3)을 포함할 수 있다. 예를 들어, 절연층(113)의 높이는 10nm일 수 있다.
제1 그래핀 레이어(112)의 전위와 제2 그래핀 레이어(114)의 전위가 상이할 때, 제1 그래핀 레이어(112)와 제2 그래핀 레이어(114) 사이에 용량성 결합이 형성될 수 있다. 제1 그래핀 레이어(112)와 제2 그래핀 레이어(114)는 제1 그래핀 레이어(112)가 위치되는 실리콘층(111)의 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때, 해당 평면에서 제1 그래핀 레이어(112)가 차지하는 영역과 제2 그래핀 레이어(114)가 차지하는 영역이 중첩될 수 있다. 아래에서 더 상세히 설명될 바와 같이, 그래핀 기반의 도파관(110) 내 대부분의 전기장은 제2 전극(116) 및 금속 레일(117) 사이에서 정의되는 슬롯에 한정(confine)되기 때문에, 제1 그래핀 레이어(112)가 차지하는 영역과 제2 그래핀 레이어(114)가 차지하는 영역이 중첩되는 영역의 너비(wo)는 제1 임계 너비 이상일 수 있다. 제1 임계 너비는 500nm일 수 있다.
제1 전극(115)은 제1 그래핀 레이어(112)에 연결될 수 있다. 제2 전극(116)은 제2 그래핀 레이어(114)에 연결될 수 있다. 제1 그래핀 레이어(112)의 화학적 포텐셜(μC1)과 제2 그래핀 레이어(114)의 화학적 포텐셜(μC2)은 상이할 수 있다.
금속 레일(117)은 제2 그래핀 레이어(114) 상에서 제1 전극(115)과 제2 전극(116) 사이에 위치될 수 있다. 슬롯은 제2 전극(116) 및 금속 레일(117) 사이로 정의될 수 있다. 슬롯을 통하여, 제1 그래핀 레이어(112) 및 제2 그래핀 레이어(114) 사이에 한정되는 전기장이 강화될 수 있다. 아래에서 더 상세히 설명될 바와 같이, 금속 레일(117)의 너비(wr)가 제2 임계 너비 이상일 때 그래핀 기반의 도파관(110)의 성능에 거의 영향을 주지 않을 수 있기 때문에, 금속 레일(117)의 너비(wr)는 제2 임계 너비 이상일 수 있다. 제2 임계 너비는 300nm일 수 있다. 금속 레일(117)의 높이(hm)는 제2 전극(116)의 높이와 동일할 수 있다. 아래에서 더 상세히 설명될 바와 같이, 금속 레일(117)의 높이(hm)가 제1 임계 높이 이상일 때 그래핀 기반의 도파관(110)의 성능에 거의 영향을 주지 않기 때문에, 금속 레일(117)의 높이(hm)는 제1 임계 높이 이상일 수 있다. 제1 임계 높이는 150nm일 수 있다.
실리콘 스트립(111a)의 너비(ws)는 슬롯의 너비(wm) 이상일 수 있다. 제1 그래핀 레이어(112)가 위치되는 실리콘층(111)의 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때, 실리콘 스트립(111a), 금속 레일(117), 및 제2 전극(116)은 서로 중첩되지 않을 수 있다.
금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 일정할 수 있다. 예를 들어, 금속 레일(117)의 일면 상 위치 각각으로부터 제1 전극(115)까지 거리가 일정할 수 있다. 금속 레일(117)의 타측과 제2 전극(116)이 이격된 거리, 예를 들어, 슬롯의 너비(wm)가 일정할 수 있다. 예를 들어, 금속 레일(117)의 타면 상 위치 각각으로부터 제2 전극(116)까지 거리가 일정할 수 있다. 아래에서 더 상세히 설명될 바와 같이, 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 제3 임계 너비 이상일 때 기생 커패시턴스가 무시할 수 있을 만큼 작기 때문에, 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)는 제3 임계 너비 이상일 수 있다. 제3 임계 너비는 400nm일 수 있다.
그래핀 기반의 도파관을 이용하는 변조기(100)는 그래핀 기반의 도파관(110), 그래핀 기반의 도파관(110)과 실리콘 포토닉 도파관(140)을 연결하는 입력 커플러(120), 및 출력 커플러(130)를 포함할 수 있다.
입력 커플러는, 광 신호의 모드를 실리콘 포토닉 도파관의 기본 TE(Transverse Electric) 모드에서 그래핀 기반 도파관 모드로 변환할 수 있다. 모드 전력은 그래핀 기반의 도파관에 존재하는 강한 광-그래핀 상호작용에 의하여 변조될 수 있다. 출력 커플러는, 광 신호의 모드를 그래핀 기반 도파관 모드에서 실리콘 포토닉 도파관의 기본 TE 모드로 다시 변환할 수 있다.
입력 커플러(120)는, 절연층(113)으로부터 일측으로 연장되는 절연층 연장 부분(123), 제1 전극(115)으로부터 일측으로 연장되는 제1 전극 연장 부분(125), 제2 전극(116)으로부터 일측으로 연장되는 제2 전극 연장 부분(126), 및 금속 레일(117)로부터 일측으로 연장되는 금속 레일 연장 부분(127)을 포함할 수 있다. 출력 커플러(130)는, 절연층(113)으로부터 타측으로 연장되는 절연층 연장 부분(133), 제1 전극(115)으로부터 타측으로 연장되는 제1 전극 연장 부분(135), 제2 전극(116)으로부터 타측으로 연장되는 제2 전극 연장 부분(136), 및 금속 레일(117)로부터 타측으로 연장되는 금속 레일 연장 부분(137)을 포함할 수 있다.
입력 커플러(120)는, 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127)이 이격된 거리가 도파관으로부터 길이방향 축을 따라 멀어질수록 증가하는 형상을 가질 수 있다. 예를 들어, 제2 지점은 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 제1 지점보다 먼 지점일 수 있다. 제2 지점에서 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127)이 이격된 거리는 제1 지점에서 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127)이 이격된 거리보다 클 수 있다.
출력 커플러(130)는, 제2 전극 연장 부분(136) 및 금속 레일 연장 부분(137)이 이격된 거리가 도파관으로부터 길이방향 축을 따라 멀어질수록 증가하는 형상을 가질 수 있다. 예를 들어, 제4 지점은 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 제3 지점보다 먼 지점일 수 있다. 제4 지점에서 제2 전극 연장 부분(136) 및 금속 레일 연장 부분(137)이 이격된 거리는 제3 지점에서 제2 전극 연장 부분(136) 및 금속 레일 연장 부분(137)이 이격된 거리보다 클 수 있다.
입력 커플러(120)는, 실리콘 스트립(111a)으로부터 일측으로 연장되는 실리콘 스트립 연장부분을 포함할 수 있다. 출력 커플러(130)는, 실리콘 스트립(111a)으로부터 타측으로 연장되는 실리콘 스트립 연장부분을 포함할 수 있다.
입력 커플러(120)의 실리콘 스트립의 연장부분의 너비는, 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 위치가 멀어질수록, 실리콘 스트립(111a)의 너비(ws)로부터 실리콘 포토닉 도파관의 실리콘 스트립 너비(예를 들어, 450nm일 수 있음)까지, 선형적으로 증가할 수 있다. 출력 커플러(130)의 실리콘 스트립의 연장부분의 너비는, 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 위치가 멀어질수록, 실리콘 스트립(111a)의 너비(ws)로부터 실리콘 포토닉 도파관의 실리콘 스트립 너비(예를 들어, 450nm)까지 선형적으로 증가할 수 있다.
입력 커플러(120)의 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127)이 이격된 거리는, 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 위치가 멀어질수록, 슬롯의 너비(wm)로부터 선형적으로 증가할 수 있다. 출력 커플러(130)의 제2 전극 연장 부분(136) 및 금속 레일 연장 부분(137)이 이격된 거리는, 길이 방향 축을 따라 그래핀 기반의 도파관(110)으로부터 위치가 멀어질수록, 슬롯의 너비(wm)에서부터 선형적으로 증가할 수 있다.
변조기(100)에 포함된 그래핀 기반의 도파관(110)에 있어서, 제1 그래핀 레이어(112)의 전위와 제2 그래핀 레이어(114)의 전위가 상이할 때, 제1 그래핀 레이어(112)와 제2 그래핀 레이어(114) 사이에 용량성 결합이 형성될 수 있다.
변조기(100)에 포함된 그래핀 기반의 도파관(110)은, 제2 전극(116) 및 금속 레일(117) 사이에 정의되는 슬롯을 통하여, 제1 그래핀 레이어(112) 및 제2 그래핀 레이어(114) 사이에 한정되는 전기장을 강화할 수 있다.
그래핀 기반의 도파관을 분석하기 위하여 Lumerical Inc.의 유한차분법에 기반한 아이겐모드 솔버(eigenmode solver)가 사용될 수 있다. 실리콘(Si), 산화 실리콘(SiO2), 산화 알루미늄(Al2O3) 및 금의 굴절률은 1550nm의 파장에서 각각 3.45, 1.44, 1.74, 0.559+i9.81일 수 있다. 그래핀은 광학 전도도(σg)를 갖는 전도 경계(conducting boundary)로 처리(treat)될 수 있다. 그래핀의 이완 시간(relaxation time)이 0.1ps로 설정되는 것으로 가정 하에, Kubo 공식에서 파생된 분석식은 광학 전도도(σg)에 대하여 사용될 수 있다.
다양한 슬롯의 너비(wm) 및 실리콘 스트립의 너비(ws) 값에 대해 제1 그래핀이 차지하는 영역과 제2 그래핀이 차지하는 영역이 중첩되는 영역의 너비(wo)와 금속 레일의 너비(wr)가 무한하고 슬롯의 높이(hm)가 150nm라는 가정 하에서, 주로 너비 방향(y 방향)으로 편광되는 그래핀 기반의 도파관 모드가 결정될 수 있다. 모드 전력이 1mW가 되도록 모드의 전기장과 자기장이 정규화될 수 있다. 그래핀 층은 전기장(E)의 면내 성분(Ey)과 상호 작용하므로, 그래핀 층의 위치에 전기장의 면내 성분(Ey)이 얼마나 많이 존재하는 지 확인할 필요가 있을 수 있다. 이를 위해 단위 길이 당 전기장의 면내 성분(Ey)의 한정(confinement) 팩터(Г(z))를 하기의 수학식 1과 같이 정의할 수 있다.
Figure pat00001
여기서 LZ는 높이가 z인 수평 직선을 나타내고, A∞는 도파관의 무한 단면을 나타낼 수 있다. 슬롯의 너비(wm) 및 실리콘 스트립의 너비(ws)의 다양한 값에 대해 전기장의 면내 성분의 한정 팩터(Г(z))가 계산될 수 있다.
도 4는, 모드 전기장(mode electric field)의 프로파일(profile)을 나타낸다. 프로파일(411)은, 실리콘 스트립의 너비(ws)가 150nm이고, 슬롯의 너비(wm)는 150nm인 경우에 모드 전기장의 프로파일이다. 프로파일(412)은 실리콘 스트립의 너비(ws)가 150nm이고, 슬롯의 너비(wm)는 200nm인 경우에 모드 전기장의 프로파일이다. 프로파일(413)은 실리콘 스트립의 너비(ws)가 150nm이고, 슬롯의 너비(wm)는 250nm인 경우에 모드 전기장의 프로파일이다. 프로파일(421)은 실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)는 250nm인 경우에 모드 전기장의 프로파일이다. 프로파일(422)은 실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)는 320nm인 경우에 모드 전기장의 프로파일이다. 프로파일(423)은 실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)는 450nm인 경우에 모드 전기장의 프로파일이다. 프로파일(431)은 실리콘 스트립의 너비(ws)가 450nm이고, 슬롯의 너비(wm)는 250nm인 경우에 모드 전기장의 프로파일이다. 프로파일(432)은 실리콘 스트립의 너비(ws)가 450nm이고, 슬롯의 너비(wm)는 320nm인 경우에 모드 전기장의 프로파일이다. 프로파일(433)은 실리콘 스트립의 너비(ws)가 450nm이고, 슬롯의 너비(wm)는 450nm인 경우에 모드 전기장의 프로파일이다.
도 5 내지 도 7은 단위 길이 당 전기장의 면내 성분의 한정 팩터 Г(z)의 곡선을 나타낸다. 도 5는 실리콘 스트립의 너비(ws)가 150nm일 때, 슬롯의 너비(wm)가 150nm인 경우에 한정 팩터 Г(z)의 곡선(501), 슬롯의 너비(wm)가 200nm인 경우에 한정 팩터 Г(z)의 곡선(502), 및 슬롯의 너비(wm)가 250nm인 경우에 한정 팩터 Г(z)의 곡선(503)을 나타낸다. 도 6은 실리콘 스트립의 너비(ws)가 320nm일 때, 슬롯의 너비(wm)가 250nm인 경우에 한정 팩터 Г(z)의 곡선(601), 슬롯의 너비(wm)가 320nm인 곡선(602), 및 슬롯의 너비(wm)가 450nm인 경우에 한정 팩터 Г(z)의 곡선(603)을 나타낸다. 도 7은 실리콘 스트립의 너비(ws)가 450nm일 때, 슬롯의 너비(wm)가 250nm인 경우에 한정 팩터 Г(z)의 곡선(701), 슬롯의 너비(wm)가 320nm인 한정 팩터 Г(z)의 곡선(702), 및 슬롯의 너비(wm)가 450nm인 경우에 한정 팩터 Г(z)의 곡선(703)을 나타낸다. 도 5 내지 도 7에서 수직 점선들은 두 그래핀 레이어의 위치를 나타낸다.
슬롯의 너비(wm) 또는 실리콘 스트립의 너비(ws)가 임계 너비 이하일 때 대부분의 전기장은 주로 슬롯에 한정될 수 있으며, 특히 슬롯의 코너와 실리콘 스트립의 코너 사이 영역에서 강하게 한정될 수 있다. 그래핀 레이어의 위치에서 한정 팩터(Г(z))의 피크가 나타나는 것이 확인될 수 있으며, 그래핀 기반의 도파관이 강한 광-그래핀 상호작용을 가질 수 있다. 산화 실리콘을 포함하는 실리콘 스트립의 경우, 기본 TE 모드는 실리콘 스트립 너비가 210nm보다 클 때 1550nm의 파장에서 서포트될 수 있다.
실리콘 스트립의 너비(ws)가 150nm인 경우에 모드 전기장의 프로파일(411, 412, 및 413)에 나타난 바와 같이, 슬롯이 그래핀 기반의 도파관 모드를 서포트할 수 있다.
도 5에 나타난 바와 같이, 슬롯의 너비(wm)가 증가함에 따라 슬롯에 한정되는 전기장이 약해지고 한정 팩터(Г(z))가 감소할 수 있다. 실리콘 스트립의 너비(ws)가 320nm인 경우에 모드 전기장의 프로파일(421, 422, 및 423)에 나타난 바와 같이, 슬롯의 너비(wm)가 증가함에 따라, 실리콘 스트립에 한정되는 전기장이 증가할 수 있다.
도 6에서 실리콘 스트립이 존재하는 높이의 범위(예를 들어, z가 -0.125μm이상 및 0.125μm이하인 범위)에서, 슬롯의 너비(wm)가 증가함에 따라 한정 팩터(Г(z))가 증가할 수 있다. 슬롯의 너비(wm)가 실리콘 스트립의 너비(ws) 이하일 때, 그래핀 레이어의 위치에서 한정 팩터(Г(z))는 실리콘 스트립이 존재하는 높이의 범위의 한정 팩터(Г(z))보다 더 클 수 있다. 실리콘 스트립의 너비(ws)가 450nm인 경우에 모드 전기장의 프로파일(431, 432, 및 433)에 나타난 바와 같이, 슬롯의 너비(wm)가 임계 너비(예를 들어, 220nm) 초과하면, 실리콘 스트립이 그래핀 기반의 도파관 모드를 주로 서포트할 수 있다.
도 7에 나타난 바와 같이, 슬롯의 너비(wm)와 실리콘 스트립의 너비(ws)가 같을 때, 실리콘 스트립이 존재하는 높이의 범위의 한정 팩터(Г(z))는 그래핀 레이어의 위치에서 한정 팩터(Г(z))와 비슷한 수준일 수 있다. 실리콘 스트립의 너비(ws)와 관계없이, 슬롯의 너비(wm)와 실리콘 스트립의 너비(ws)가 같을 때, 한정 팩터(Г(z))가 두 개의 피크를 가질 수 있다. 실리콘 스트립의 너비(ws)가 150nm 또는 320nm일 때, 한정 팩터(Г(z))는 그래핀 레이어의 위치에서 매우 클 수 있다. 실리콘 스트립의 너비(ws)가 450nm일 때, 한정 팩터(Г(z))의 두 피크는 실리콘 스트립이 존재하는 높이의 범위에서 한정 팩터(Г(z)) 값과 비슷할 수 있다.
결과적으로, 실리콘 스트립의 너비(ws)가 150nm 또는 320nm일 때 슬롯의 너비(wm)와 실리콘 스트립의 너비(ws)가 같을 때 광-그래핀 상호 작용이 매우 강할 수 있다. 대조적으로, 실리콘 스트립의 너비(ws)가 450nm일 때 슬롯의 너비(wm)가220nm일 때 광-그래핀 상호 작용이 가장 강할 수 있다. 실리콘 스트립의 너비(ws)가 150nm 또는 320nm일 때 슬롯의 너비(wm)와 실리콘 스트립의 너비(ws)가 같도록 슬롯의 너비(wm)를 선택하는 방법 및 실리콘 스트립의 너비(ws)가 450nm일 때 슬롯의 너비(wm)를 선택하는 방법이 있을 수 있다. 슬롯의 너비(wm)를 선택하는 상이한 두 방법이 있을 수 있다.
변조기의 출력 전력은, 제1 전극 및 제2 전극 사이에 인가되는 전압을 조절함으로써 제어될 수 있다. 변조기가 제1 그래핀 레이어의 화학적 포텐셜(μC1)이 0.6eV이고 제2 그래핀 레이어의 화학적 포텐셜(μC2)이 -0.6eV로 정의될 수 있는 온 상태일 때, 변조기의 출력 전력이 높을 수 있다. 변조기가 제1 그래핀 레이어의 화학적 포텐셜(μC1)이 0.2eV이고 제2 그래핀 레이어의 화학적 포텐셜(μC2)이 -0.2eV로 정의될 수 있는 오프 상태일 때, 변조기의 출력 전력이 낮을 수 있다.
그래핀 기반의 도파관의 변조 깊이(MDG)는 오프 상태와 온 상태 간 전파 손실 차이(예를 들어, 단위가 dB/μm임)로 정의될 수 있다. 그래핀 기반의 도파관의 삽입 손실(ILG)은 온 상태 전파 손실로 정의될 수 있다. 그래핀 기반의 도파관의 설계에서, 전술한 실리콘 스트립의 너비(ws), 슬롯의 너비(wm), 슬롯의 높이(hm)의 값은, 변조 깊이(MDG)를 임계 깊이 이상이고 그래핀 기반의 도파관의 삽입 손실(ILG)을 임계 손실 이하이도록 하는 수치 값으로 결정될 수 있다. 실리콘 스트립의 너비(ws), 슬롯의 너비(wm), 슬롯의 높이(hm)의 값이 변경되면서, 변조 깊이(MDG)와 그래핀 기반의 도파관의 삽입 손실(ILG)이 계산될 수 있다.
도 8은 그래핀 기반의 도파관의 삽입 손실(ILG)과 슬롯의 높이(hm) 간의 관계를 나타낸다. 곡선(801)은 실리콘 스트립의 너비(ws)가 150nm이고 슬롯의 너비(wm)가 150nm인 경우에 그래핀 기반의 도파관의 삽입 손실(ILG)의 곡선(801)이다. 곡선(802)은 실리콘 스트립의 너비(ws)가 300nm이고 슬롯의 너비(wm)가 300nm인 경우에 그래핀 기반의 도파관의 삽입 손실(ILG)의 곡선(802)이다. 곡선(803)은 실리콘 스트립의 너비(ws)가 450nm이고 슬롯의 너비(wm)가 220nm인 경우에 그래핀 기반의 도파관의 삽입 손실(ILG)의 곡선(803)이다.
도 8에 나타난 바와 같이, 슬롯의 높이(hm)가 증가함에 따라 그래핀 기반의 도파관의 삽입 손실(ILG)이 감소하며, 슬롯의 높이(hm)가 제1 임계 높이 이상일 때 그래핀 기반의 도파관의 삽입 손실(ILG)이 일정한 값에 접근할 수 있다. 슬롯의 높이(hm)가 제1 임계 높이 미만이면, 그래핀 기반의 도파관 모드의 전기장이 슬롯의 상단 표면으로 유출될 수 있어 슬롯의 하단 모서리뿐만 아니라 상단 모서리도 모드에 영향을 줄 수 있고, 그래핀 기반의 도파관의 삽입 손실(ILG)이 임계 삽입 손실 이상일 수 있다. 슬롯의 높이(hm)가 제1 임계 높이 이상이면, 전기장은 슬롯의 아래쪽 영역에 잘 한정되고, 그래핀 기반의 도파관의 삽입 손실(ILG)은 슬롯의 높이(hm)와 독립적일 수 있다. 그래핀 기반의 도파관의 삽입 손실(ILG)이 임계 손실 미만이도록, 슬롯의 높이(hm)가 제1 임계 높이로 결정될 수 있다. 제1 임계 높이는 150nm일 수 있다.
도 9는 실리콘 스트립의 너비(ws)에 따른 그래핀 기반의 도파관의 변조 깊이를 최대로 할 수 있는 슬롯의 너비(wm,opt) 및 최대 그래핀 기반의 도파관의 변조 깊이(MDG)를 나타낸다. 실리콘 스트립의 너비(ws)를 일정하게 유지하며 슬롯의 너비(wm)를 변경하면서 변조 깊이(MDG)를 계산하고, 변조 깊이(MDG)를 최대로 만드는 최적 슬롯의 너비(wm,opt)를 결정할 수 있다. 도 9에 나타난 바와 같이, 최적 슬롯의 너비(wm,opt)는 실리콘 스트립의 너비(ws)의 함수로 나타날 수 있다.
도 9에서 나타난 바와 같이, 실리콘 스트립의 너비(ws)가 300nm이하인 경우, 최적 슬롯의 너비(wm,opt)는 실리콘 스트립의 너비(ws)일 수 있다. 실리콘 스트립의 너비(ws)가 300nm이상 및 340nm이하인 경우, 최적 슬롯의 너비(wm,opt)는 실리콘 스트립의 너비(ws)보다 약간 작을 수 있다. 실리콘 스트립의 너비(ws)가 340nm로부터 380nm까지 증가함에 따라 최적 슬롯의 너비(wm,opt)는 급격하게 감소할 수 있고, 실리콘 스트립의 너비(ws)가 380nm초과인 경우, 최적 슬롯의 너비(wm,opt)는 거의 변하지 않는다. 도 5 내지 도 7에서 나타난 바와 같이, 실리콘 스트립의 너비(ws)가 340nm이하고 실리콘 스트립의 너비(ws)와 슬롯의 너비(wm)가 비슷할 때, Г(z)가 그래핀 레이어의 위치에서 두 피크를 가지므로, 변조 깊이(MDG)가 최대일 수 있다.
최적 슬롯의 너비(wm,opt)와 실리콘 스트립의 너비(ws)의 관계를 통해, 실리콘 스트립의 너비(ws)의 범위에 따라 슬롯의 너비(wm)가 다르게 선택될 수 있다. 실리콘 스트립의 너비(ws)가 340nm이하인 경우, 슬롯의 너비(wm)는 실리콘 스트립의 너비(ws)와 비슷하게 선택될 수 있고, 실리콘 스트립의 너비(ws)가 340nm초과인 경우, 슬롯의 너비(wm)는 220nm와 비슷하게 선택될 수 있다. 도 9에 따르면, 실리콘 스트립의 너비(ws)가 340nm까지 증가함에 따라, 슬롯의 너비의 최적 값(wm,opt)이 증가하고, 그래핀 레이어의 위치에서 전기장의 면내 성분의 한정 팩터(Г(z))의 두 피크가 감소할 수 있고, 최대 변조 깊이(MDG)가 감소할 수 있다. 실리콘 스트립의 너비(ws)가 340nm로부터 증가하면 실리콘 스트립에 한정되는 전기장이 상당해지고, 제2 그래핀 레이어 위치의 한정 팩터(Г(z)) 피크가 감소할 수 있고, 최대 변조 깊이(MDG)는 계속하여 감소할 수 있다.
도 10은 슬롯의 너비(wm)가 최적 슬롯의 너비(wm,opt)로 설정되어 계산된 그래핀 기반의 도파관의 삽입 손실(ILG)을 실리콘 스트립의 너비(ws)에 따라 나타낸다.
변조 깊이(MDG)와 유사하게, 그래핀 기반의 도파관의 삽입 손실(ILG)은, 실리콘 스트립의 너비(ws)가 330nm까지 증가함에 따라 감소한다. 실리콘 스트립의 너비(ws)가 330nm로부터 증가함에 따라, 그래핀 기반의 도파관의 삽입 손실(ILG)은 빠르게 증가하여 포화될 수 있다. 두 그래핀 레이어의 화학적 포텐셜이 각각 +0.6eV, -0.6eV일 때, 그래핀 레이어에 의한 1550nm의 빛 흡수는 매우 작을 수 있다. 따라서 슬롯에 의한 흡수에 따라 그래핀 기반의 도파관의 삽입 손실(ILG)이 주로 결정될 수 있다. 슬롯의 너비(wm)가 임계 너비 이상일 때, 그래핀 기반의 도파관의 삽입 손실(ILG)이 임계 값 이하일 수 있다. 실리콘 스트립의 너비(ws)가 340nm로부터 증가함에 따라, 최적 슬롯의 너비(wm,opt)가 220nm로 빠르게 감소하고 그래핀 기반의 도파관의 삽입 손실(ILG)이 증가할 수 있다.
그래핀 기반의 도파관의 성능 지수(FoMG)는, 그래핀 기반의 도파관의 삽입 손실(ILG)에 대한 변조 깊이(MDG)의 비율로 정의될 수 있다. 실리콘 스트립의 너비(ws)의 값은, 그래핀 기반의 도파관의 성능 지수(FoMG)에 기초하여 선택될 수 있다. 도 10은 실리콘 스트립의 너비(ws)에 따른 그래핀 기반의 도파관의 삽입 손실(ILG) 및 그래핀 기반의 도파관의 성능 지수(FoMG)를 나타낸다. 그래핀 기반의 도파관의 성능 지수(FoMG)가 실리콘 스트립의 너비(ws)의 함수로 나타날 수 있다. 실리콘 스트립의 너비(ws)가 330nm이고 슬롯의 너비(wm)가 324nm일 때, 그래핀 기반의 도파관의 성능 지수(FoMG)가 3.90의 최댓값을 가질 수 있다. 이 때 변조 깊이(MDG)가 0.682dB/μm일 수 있고, 그래핀 기반의 도파관의 삽입 손실(ILG)이 0.175/μm일 수 있다.
그래핀 기반의 도파관(110)과 구조적으로 유사한 다른 도파관은, 슬롯의 너비가 200nm이고, 실리콘 스트립의 너비는 150nm이며, 변조 깊이는 0.316dB/μm이고, 삽입 손실이 0.087dB/μm이며 및 성능 지수가 3.63일 수 있다. 본원 발명의 그래핀 기반의 도파관(110)의 성능 지수보다 다른 도파관의 성능 지수가 더 작을 수 있다. 또한 아래에서 설명될 바와 같이, 그래핀 기반의 도파관의 너비가 좁을수록 더 긴 커플러가 요구될 수 있고, 다른 도파관은 커플러 손실이 더 클 수 있다.
전계 흡수 변조기(Electro-absorption Modulator; EAM)는 임계 크기 이하의 크기 및 임계 손실 이하의 손실을 가질 수 있다. 커플러의 슬롯의 너비(wc)는, 커플러의 길이(lc)와 그래핀 기반의 도파관으로부터 가장 멀리 떨어진 지점의 제2 전극 연장 부분(126) 및 금속 레일 연장 부분(127) 간에 이격된 거리로 정의될 수 있다. EAM가 임계 크기 이하의 크기 및 임계 손실 이하의 손실을 가질 수 있도록, 커플러의 슬롯의 너비(wc)가 결정되어야 하며, 요구되면 그래핀 기반의 도파관이 미세 조정될 수 있다. Lumerical Inc.의 유한차분 시간 도메인 방법(finite difference time domain; FDTD)을 사용하여 변조기가 시뮬레이션됨으로써 커플러 손실이 계산될 수 있다. 그래핀 기반의 도파관 모드의 필드 프로파일(field profile)이 그래핀 레이어에 영향을 거의 받지 않을 수 있기 때문에, 단순성을 위하여 그래핀 레이어가 없는 그래핀 기반의 도파관이 고려될 수 있다.
커플러 손실은, 입력 실리콘 포토닉 도파관 및 출력 실리콘 포토닉 도파관 간의 전력 손실(dB)에서 그래핀 기반의 도파관의 손실(dB)을 빼고 2로 나눈 값으로 정의될 수 있다. 주어진 실리콘 스트립의 너비(ws)에 대해, 최적의 슬롯의 너비(wm,opt)로 슬롯의 너비(wm)가 설정되고, 커플러 손실이 최소인 최적 커플러의 길이(lc,opt)가 결정될 수 있다.
도 11은 실리콘 스트립의 너비(ws)에 따른 커플러 손실을 최소로 할 수 있는 커플러 길이(lc,opt)를 나타낸다. 도 12는 실리콘 스트립의 너비(ws)에 따른 커플러 손실(Coupler loss)을 나타낸다. 실리콘 스트립의 너비(ws)가 340nm까지 증가함에 따라, 슬롯의 너비(wm)가 증가할 수 있고, 최적 커플러의 길이(lc,opt) 및 커플러 손실이 모두 감소할 수 있다. 실리콘 스트립의 너비(ws)가 340nm으로부터 증가함에 따라 슬롯의 너비(wm)가 감소할 수 있고, 최적 커플러의 길이(lc,opt) 및 커플러 손실이 모두 증가할 수 있다. 따라서 그래핀 기반의 도파관의 성능 지수(FoMG)가 최대인 실리콘 스트립의 너비(ws)가 340nm일 때, 커플러 손실이 최소가 될 수 있다. 최적 커플러의 길이(lc,opt)는, 커플러의 슬롯의 너비(wc)가 증가함에 따라 증가하지만, 커플러의 슬롯의 너비(wc)가 500nm일 때 커플러 손실은, 커플러의 슬롯의 너비(wc)가 450nm 및 550nm일 때의 커플러 손실보다 작을 수 있다.
실리콘 스트립의 너비(ws)와 커플러의 슬롯의 너비(wc)의 최적 값은 다음과 같이 결정될 수 있다. 일반적으로 근거리 데이터 통신에 사용되는 강도 변조기(intensity modulator)의 소광비(extinction ratio)는 몇 dB이다. 따라서 그래핀 기반의 도파관의 길이(lG)에서 얻은 소광비는 3dB(즉, 그래핀 기반의 도파관의 길이(lG)=3/변조 깊이(MDG))로 결정될 수 있다.
변조기의 길이(lM)는 그래핀 기반의 도파관의 길이(lG)에 최적 커플러의 길이(lc,opt)의 두 배를 합한 값으로 주어질 수 있다. 변조기의 삽입 손실(ILM)은, 커플러 손실의 두 배에 그래핀 기반의 도파관의 길이(lG)와 그래핀 기반의 도파관의 삽입 손실(ILG)의 곱을 더한 값으로 계산될 수 있다. 도 13는, 계산된 변조기의 길이(lM)와 실리콘 스트립의 너비(ws)의 관계 및 변조기의 삽입 손실(ILM)과 실리콘 스트립의 너비(ws)의 관계를 나타낸다.
계산된 변조기의 길이(lM)와 실리콘 스트립의 너비(ws)의 관계는, 커플러의 슬롯의 너비(wc)가 450nm인 경우에 계산된 변조기의 길이(lM)의 곡선(1301a), 커플러의 슬롯의 너비(wc)가 500nm인 경우에 계산된 변조기의 길이(lM)의 곡선(1302a), 커플러의 슬롯의 너비(wc)가 550nm인 경우에 계산된 변조기의 길이(lM)의 곡선(1303a)을 통해 나타난다. 또한, 변조기의 삽입 손실(ILM)과 실리콘 스트립의 너비(ws)의 관계는, 커플러의 슬롯의 너비(wc)가 450nm인 경우에 변조기의 삽입 손실(ILM)의 곡선(1301b), 커플러의 슬롯의 너비(wc)가 500nm인 경우에 변조기의 삽입 손실(ILM)의 곡선(1302b), 커플러의 슬롯의 너비(wc)가 550nm인 경우에 변조기의 삽입 손실(ILM)의 곡선(1303b)을 통하여 나타난다.
실리콘 스트립의 너비(ws)가 340nm까지 증가함에 따라 그래핀 기반의 도파관의 길이(lG)는 증가할 수 있지만 최적 커플러의 길이(lc,opt)는 감소할 수 있다. 실리콘 스트립의 너비(ws)가 340nm로부터 증가함에 따라, 그래핀 기반의 도파관의 길이(lG) 및 최적 커플러의 길이(lc,opt)가 모두 증가할 수 있고, 변조기의 길이(lM)가 빠르게 증가할 수 있다. 변조기의 삽입 손실(ILM)의 곡선은 그래핀 기반의 도파관의 삽입 손실(ILG) 및 커플러 손실의 곡선과 유사할 수 있다. 변조기의 성능 지수(FoMM)가 변조기의 길이(lM)와 변조기의 삽입 손실(ILM)의 곱의 역수로 정의될 수 있다.
도 14는 변조기의 성능 지수(FoMM)와 실리콘 스트립의 너비(ws)의 관계를 나타낸다. 곡선(1401)은 커플러의 슬롯의 너비(wc)가 450nm인 경우에 변조기의 성능 지수(FoMM)의 곡선이다. 곡선(1402)은, 커플러의 슬롯의 너비(wc)가 500nm인 경우에 변조기의 성능 지수(FoMM)의 곡선이다. 곡선(1403)은, 커플러의 슬롯의 너비(wc)가 550nm인 경우에 변조기의 성능 지수(FoMM)의 곡선이다. 변조기의 성능 지수(FoMM)는 실리콘 스트립의 너비(ws)가 320nm이고 커플러의 슬롯의 너비(wc)가 500nm일 때 최대일 수 있다.
실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)가 316nm이며, 커플러의 슬롯의 너비(wc)가 500nm이고, 커플러의 길이(lc)가 1.05μm이며, 그래핀 기반의 도파관의 길이(lG)가 4.13μm인 변조기가 설계될 수 있고, 이 때 설계된 변조기는 변조 깊이(MDG)가 0.729dB/μm이고 그래핀 기반의 도파관의 삽입 손실(ILG)은 0.187dB/μm일 수 있다. 최대 변조기의 성능 지수(FoMM)를 갖는 실리콘 스트립의 너비(ws)는, 최대 그래핀 기반의 도파관의 성능 지수(FoMG)를 갖는 실리콘 스트립의 너비(ws)와 다를 수 있다. 설계된 변조기의 길이(lM)는 6.23μm일 수 있고, 변조기의 삽입 손실(ILM)은 1.01dB일 수 있다.
도 15 및 도 16은 설계된 변조기가 오프 상태 및 온 상태일 때 실리콘 스트립의 중심을 지나고 높이 방향에 수직한 평면에서의 전기장 분포를 나타낸다. FDTD 방법을 사용하여 설계된 변조기를 시뮬레이션할 수 있다. 도 15에 나타난 바와 같이, 그래핀 레이어의 화학적 포텐셜이 0.2eV(예를 들어, 제1 그래핀 레이어의 화학적 포텐셜(μC1)이 0.2eV이고, 제2 그래핀 레이어의 화학적 포텐셜(μC2)이 -0.2eV임)이면 변조기를 통과하는 동안 전기장이 약해질 수 있고, 실리콘 스트립의 출력에서 전기장이 약할 수 있다. 반면, 도 16에 나타난 바와 같이, 그래핀 레이어의 화학적 포텐셜이 0.6eV(예를 들어, 제1 그래핀 레이어의 화학적 포텐셜(μC1)이 0.6eV이고, 제2 그래핀 레이어의 화학적 포텐셜(μC2)이 -0.6eV임)이면, 변조기를 통과하는 동안 전기장이 그래핀 레이어의 화학적 포텐셜이 0.2eV일 때보다 덜 약해질 수 있고, 실리콘 스트립의 출력에서 전기장이 그래핀 레이어의 화학적 포텐셜이 0.2eV일 때보다 강할 수 있다.
앞에 서술된 설계 과정들에서, 제1 그래핀 레이어 및 제2 그래핀 레이어가 중첩되는 너비(wo) 및 금속 레일의 너비(wr)는 무한으로 가정할 수 있다. 실리콘 스트립의 너비(ws)가 320nm이고, 슬롯의 너비(wm)가 316nm이며, 금속 레일의 너비(wr)가 무한한 그래핀 기반의 도파관에서, 그래핀 레이어의 중첩 너비(wo)에 따른 변조 깊이(MDG) 및 그래핀 기반의 도파관의 삽입 손실(ILG)을 계산할 수 있다. 변조 깊이(MDG) 및 그래핀 기반의 도파관의 삽입 손실(ILG)은, 그래핀 기반의 도파관의 대부분의 전기장이 슬롯에 한정되기 때문에 그래핀 레이어의 중첩 너비(wo)가 제1 임계 너비 이상일 때 거의 일정할 수 있다. 그래핀 레이어의 중첩 너비(wo)가 제1 임계 너비 이상으로 설정될 수 있다. 제1 임계 너비는 500nm일 수 있다.
금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 무한이라는 가정하에, 금속 레일의 너비(wr)에 대하여 변조 깊이(MDG) 및 그래핀 기반의 도파관의 삽입 손실(ILG)이 계산될 수 있다. 금속 레일의 너비(wr)가 제2 임계 너비 이상일 때 변조 깊이(MDG) 및 그래핀 기반의 도파관의 삽입 손실(ILG)은 금속 레일의 너비(wr)와 거의 무관할 수 있다. 금속 레일의 너비(wr)는 제2 임계 너비 이상일 수 있다. 제2 임계 너비는 300nm일 수 있다.
도 17은 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)에 따른 변조기의 삽입 손실(ILM) 및 소광비를 나타낸다. EAM가 제조(fabrication)되는 동안, 슬롯이 실리콘 스트립에 완벽하게 정렬되지 않을 수 있다. 이러한 제조 오차(fabrication error)의 영향을 확인하기 위하여 FDTD 방법이 사용될 수 있다. 슬롯이 이상적인 위치에서 너비 방향(y 방향)으로 이동된 EAM이 시뮬레이션될 수 있다. 입력 실리콘 포토닉 도파관 및 출력 실리콘 포토닉 도파관에 의하여 전달되는 광 전력(dB)에 대한 온 상태 및 오프 상태 간의 차이가 계산될 수 있다. 해당 차이로부터, 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)에 대한 EAM의 소광비와 변조기의 삽입 손실(ILM)이 결정될 수 있다.
도 17에 나타난 바와 같이, 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)가 70nm까지 증가하는 동안 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)가 40nm인 경우를 제외하면, 소광비와 변조기의 삽입 손실(ILM)은 이상적인 값에서 크게 벗어나지 않을 수 있다. 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)가 40nm일 때, 그래핀 기반의 도파관 모드가 출력 커플러에 의하여 실리콘 도파관 모드로 잘 변환되지 않고 커플러에서 반사될 수 있다. 슬롯이 이상적인 위치로부터 너비 방향으로 벗어난 거리(d)가 40nm일 때, 그래핀 기반의 도파관 모드는, 거의 반대칭(antisymmetric)이고 대칭적인 실리콘 도파관 모드로 매칭하지 않기 때문일 수 있다. 정렬 공정의 허용 오차는 30nm일 수 있지만, 70nm의 정렬 오차는 허용될 수 있다.
마지막으로, EAM의 3 dB 대역폭 및 에너지 소비가 분석될 수 있다. 이를 위하여, EAM의 장치 커패시턴스 및 저항이 결정될 수 있다. EAM의 장치 커패시턴스 및 저항은, 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)에 영향을 받을 수 있다. 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 제3 임계 너비 미만이면, 제1 전극과 금속 레일 사이에 기생 커패시턴스는 무시할 수 없으며, 장치의 커패시턴스에 영향을 줄 수 있다. 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)가 제3 임계 너비 이상이면, 장치 저항이 커질 수 있다. Lumerical Inc.사의 상용 소프트웨어 Device를 사용하여 기생 커패시턴스를 계산한 결과, 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg)이 제3 임계 너비 이상인 경우의 장치 커패시턴스에 비해 무시할 수 있을 수 있다. 제3 임계 너비는 400nm일 수 있다.
장치 커패시턴스(Cd)는 두 그래핀 레이어 사이의 평행판 커패시턴스(parallel-plate capacitance)(Cg) 및 그래핀 레이어의 퀀텀 커패시턴스(quantum capacitance of graphene)(Cq)에 의하여 결정될 수 있다. ε0가 진공 유전율이고, εa가 절연층의 유전 상수, ta는 절연층의 두께일 때, 두 그래핀 레이어 사이의 평행판 커패시턴스(Cg)는 하기의 수학식 2을 통해 계산될 수 있다. 절연층은 산화 알루미늄일 수 있으며, 절연층(εa)의 유전 상수는 10.3일 수 있다.
Figure pat00002
e가 전자 전하이고,
Figure pat00003
는 리듀스드 플랑크 상수(reduced Planck constant)이며, vF는 그래핀의 페르미 속도이고, w1는 금속 레일의 너비(wr), 그래핀 레이어의 중첩 너비 (wo)를 2로 나눈 값, 및 슬롯의 너비(wm)를 2로 나눈 값의 합이며, w2는 그래핀 레이어의 중첩 너비 (wo)일 때, 제1 그래핀 레이어의 퀀텀 커패시턴스(Cq1) 및 제2 그래핀 레이어의 퀀텀 커패시턴스(Cq2)는 하기의 수학식 3을 통해 계산될 수 있다.
Figure pat00004
Figure pat00005
그래핀 레이어들 사이의 평행판 커패시턴스(Cg)는 26.6fF, 제1 그래핀 레이어의 퀀텀 커패시턴스(Cq1)는 0.275pF, 및 제2 그래핀 레이어의 퀀텀 커패시턴스(Cq2)는 0.194pF일 수 있다. 장치 커패시턴스(Cd)는 하기의 수학식 4를 통해 계산될 수 있다. Cd는 21.6fF일 수 있다.
Figure pat00006
금속 레일의 너비(wr), 그래핀 레이어의 중첩 너비(wo), 슬롯의 너비(wm), 금속 레일(117)의 일측과 제1 전극(115)이 이격된 거리(wg), 그래핀 레이어의 접촉 레지스턴스(contact resistance)(rc), 그래핀 레이어의 표면 레지스턴스(sheet resistance)(rs)에 대하여, 장치 레지스턴스(Rd)는 하기의 수학식 5를 통해 계산될 수 있다. 그래핀 레이어의 접촉 레지스턴스(rc)가 100Ωμm이고 그래핀 레이어의 표면 레지스턴스(rs)가 125Ω/sq일 때, 장치 레지스턴스(Rd)는 94.5Ω으로 계산될 수 있다. 3dB 대역폭(f3dB)은 1/(2πRdCd)로 주어질 수 있고, 3dB 대역폭(f3dB)은 78.1GHz로 계산될 수 있다.
Figure pat00007
비 제로 복귀 변조 형식(non-return-to-zero modulation format)이면, ΔVd가 제1 그래핀 레이어의 화학적 포텐셜(μC1)을 0.2eV 및 0.6eV로 만드는 데 요구되는 구동 전압(driving voltage) 간의 차이일 때, 에너지 소비(Eb)는 Eb=Cb(ΔVd)2로 주어질 수 있다. 구동 전압의 변화량(ΔVd)은 구동 전압(Vd)에 대한 수학식을 사용함으로써 계산될 수 있다. 구동 전압의 변화량(ΔVd)은 4.93V이고, 에너지 소비(Eb)는 131fJ/bit일 수 있다.
기존의 많은 연구들에서 실리콘 포토닉스 플랫폼으로의 통합이 고려되지 않고, 그래핀 기반의 나노플라즈모닉 도파관(graphene-based nanoplasmonic waveguide)이 고려되었다. 그래핀 기반의 도파관이 보다 더 나은 성능을 가지더라도, 그래핀 기반의 도파관이 실리콘 포토닉 도파관에 연결되기 위하여 요구되는 커플러가 큰 손실을 가질 수 있다. 본원 발명의 EAM은, 다른 그래핀 기반의 도파관을 이용한 EAM보다 더 좋은 성능을 가질 수 있다. 본원 발명의 EAM는, 변조기의 길이(lM), 변조기의 삽입 손실(ILM), 변조기의 성능 지수(FoMM), 3dB 대역폭, 및 EAM 구현에 필요한 최소 기능 크기(feature size)에 대하여 다른 그래핀 기반의 도파관을 이용한 EAM과 비교될 수 있다. 여러 그래핀 기반의 도파관을 이용한 EAM중에서 본원 발명의 EAM은, 최소 변조기의 길이(lM), 중간 변조기의 삽입 손실(ILM), 최대 변조기의 성능 지수(FoMM), 및 최대의 최소 기능 크기를 가질 수 있다. 본원 발명의 EAM은, 비교적 쉽게 구현될 수 있고, 실리콘 포토닉 직접 회로에 잘 내장될 수 있는 소형 변조기로서 유망할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 이를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 변조기
110: 그래핀 기반의 도파관
111: 실리콘층
111a: 실리콘 스트립
111b: 산화 실리콘
112: 제1 그래핀 레이어
113: 절연층
114: 제2 그래핀 레이어
115: 제1 전극
116: 제2 전극
117: 금속 레일
120: 입력 커플러
123: 절연층 연장부분
125: 제1 전극 연장부분
126: 제2 전극 연장부분
127: 금속 레일 연장부분
130: 출력 커플러
133: 절연층 연장부분
135: 제1 전극 연장부분
136: 제2 전극 연장부분
137: 금속 레일 연장부분
140: 실리콘 포토닉 도파관

Claims (21)

  1. 실리콘층;
    상기 실리콘층의 일면 상에 위치되는 제1 그래핀 레이어;
    상기 제1 그래핀 레이어의 일부 및 상기 실리콘층의 일부를 커버하는 절연층;
    상기 절연층에 의해 상기 제1 그래핀 레이어로부터 이격되어, 상기 절연층 상에 위치되는 제2 그래핀 레이어;
    상기 제1 그래핀 레이어에 연결되는 제1 전극;
    상기 제2 그래핀 레이어에 연결되는 제2 전극; 및
    상기 제2 그래핀 레이어 상에서 상기 제1 전극과 상기 제2 전극 사이에 위치되는 금속 레일;
    을 포함하는,
    그래핀 기반의 도파관.
  2. 제1항에 있어서,
    상기 실리콘층은,
    상기 제1 그래핀 레이어와 접촉하는 일면 및 실리콘 산화물에 의해 커버되는 나머지 면을 가지는 실리콘 스트립을 포함하는,
    그래핀 기반의 도파관.
  3. 제2항에 있어서,
    상기 실리콘 스트립의 너비는,
    상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯의 너비 이상인,
    그래핀 기반의 도파관.
  4. 제2항에 있어서,
    상기 실리콘 스트립, 상기 금속 레일, 및 상기 제2 전극은,
    상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때 서로 중첩되지 않는,
    그래핀 기반의 도파관.
  5. 제1항에 있어서,
    상기 절연층은 산화 알루미늄을 포함하는,
    그래핀 기반의 도파관.
  6. 제1항에 있어서,
    상기 제1 그래핀 레이어의 전위와 상기 제2 그래핀 레이어의 전위가 상이할 때, 상기 제1 그래핀 레이어와 상기 제2 그래핀 레이어 사이에 용량성 결합이 형성되는,
    그래핀 기반의 도파관.
  7. 제1항에 있어서,
    상기 제1 그래핀 레이어와 상기 제2 그래핀 레이어가,
    상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때, 상기 평면에서 제1 그래핀 레이어가 차지하는 영역과 제2 그래핀 레이어가 차지하는 영역이 중첩되는,
    그래핀 기반의 도파관.
  8. 제1항에 있어서,
    상기 실리콘층의 상기 일면에 대응하는 평면에 대해 수직한 방향으로 볼 때 상기 제1 그래핀 레이어가 차지하는 영역과 상기 제2 그래핀 레이어가 차지하는 영역이 중첩되는 영역의 너비는,
    제1 임계 너비 이상인,
    그래핀 기반의 도파관.
  9. 제1항에 있어서,
    상기 제1 그래핀 레이어의 화학적 포텐셜은 상기 제2 그래핀 레이어의 화학적 포텐셜과 상이한,
    그래핀 기반의 도파관.
  10. 제1항에 있어서,
    상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯을 통하여, 상기 제1 그래핀 레이어 및 상기 제2 그래핀 레이어 사이에 한정되는 전기장이 강화되는,
    그래핀 기반의 도파관.
  11. 제1항에 있어서,
    상기 금속 레일의 너비는 제2 임계 너비 이상인,
    그래핀 기반의 도파관.
  12. 제1항에 있어서,
    상기 금속 레일의 높이는 상기 제2 전극의 높이와 동일한,
    그래핀 기반의 도파관.
  13. 제1항에 있어서,
    상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯의 높이는 제1 임계 높이 이상인,
    그래핀 기반의 도파관.
  14. 제1항에 있어서,
    상기 금속 레일의 일측과 상기 제1 전극이 이격된 거리가 일정한,
    그래핀 기반의 도파관.
  15. 제7항에 있어서,
    상기 금속 레일의 타측과 상기 제2 전극이 이격된 거리가 일정한,
    그래핀 기반의 도파관.
  16. 제1항에 있어서,
    상기 금속 레일의 일측과 상기 제1 전극이 이격된 거리는 제3 임계 너비 이상인,
    그래핀 기반의 도파관.
  17. 실리콘층; 상기 실리콘층의 일면 상에 위치되는 제1 그래핀 레이어; 상기 제1 그래핀 레이어의 일부 및 상기 실리콘층의 일부를 커버하는 절연층; 상기 절연층에 의해 상기 제1 그래핀 레이어로부터 이격되어, 상기 절연층 상에 위치되는 제2 그래핀 레이어; 상기 제1 그래핀 레이어에 연결되는 제1 전극; 상기 제2 그래핀 레이어에 연결되는 제2 전극; 및 상기 제2 그래핀 레이어 상에서 상기 제1 전극과 상기 제2 전극 사이에 위치되는 금속 레일;을 포함하는 그래핀 기반의 도파관;
    입력 커플러; 및
    출력 커플러;를 포함하는
    그래핀 기반의 도파관을 이용하는 변조기.
  18. 제17항에 있어서,
    상기 입력 커플러는, 상기 절연층으로부터 일측으로 연장되는 절연층 연장 부분; 상기 제1 전극으로부터 일측으로 연장되는 제1 전극 연장 부분; 상기 제2 전극으로부터 일측으로 연장되는 제2 전극 연장 부분; 및 상기 금속 레일로부터 일측으로 연장되는 금속 레일 연장 부분;을 포함하고,
    상기 출력 커플러는, 상기 절연층으로부터 타측으로 연장되는 절연층 연장 부분; 상기 제1 전극으로부터 타측으로 연장되는 제1 전극 연장 부분; 상기 제2 전극으로부터 타측으로 연장되는 제2 전극 연장 부분; 및 상기 금속 레일로부터 타측으로 연장되는 금속 레일 연장 부분;을 포함하는,
    그래핀 기반의 도파관을 이용하는 변조기.
  19. 제18항에 있어서,
    상기 입력 커플러 및 상기 출력 커플러는,
    상기 제2 전극 연장 부분 및 상기 금속 레일 연장 부분이 이격된 거리가 상기 도파관으로부터 길이방향 축을 따라 멀어질수록 증가하는 형상을 가지는,
    그래핀 기반의 도파관을 이용하는 변조기.
  20. 제17항에 있어서,
    상기 제1 그래핀 레이어의 전위와 상기 제2 그래핀 레이어의 전위가 상이할 때, 상기 제1 그래핀 레이어와 상기 제2 그래핀 레이어 사이에 용량성 결합이 형성되는,
    그래핀 기반의 도파관을 이용하는 변조기.
  21. 제17항에 있어서,
    상기 제2 전극 및 상기 금속 레일 사이에 정의되는 슬롯을 통하여, 상기 제1 그래핀 레이어 및 상기 제2 그래핀 레이어 사이에 한정되는 전기장을 강화하는,
    그래핀 기반의 도파관을 이용하는 변조기.
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