KR20220059847A - 나노 막대 발광 소자 및 그 제조 방법, 및 나노 막대 발광 소자를 포함하는 디스플레이 장치 - Google Patents

나노 막대 발광 소자 및 그 제조 방법, 및 나노 막대 발광 소자를 포함하는 디스플레이 장치 Download PDF

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김동호
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Abstract

나노 막대 발광 소자 및 그 제조 방법, 및 나노 막대 발광 소자를 포함하는 디스플레이 장치가 개시된다. 개시된 나노 막대 발광 소자는, 제 1 도전형으로 도핑된 제 1 반도체층; 상기 제 1 반도체층 위에 배치된 발광층; 및 상기 발광층 위에 배치되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층;을 포함하며, 상기 제 1 반도층의 하부 표면과 상기 제 2 반도체층의 상부 표면 사이의 거리는 2 ㎛ 내지 20 ㎛의 범위를 갖고, 상기 제 2 반도체층의 상부 표면의 직경과 상기 제 1 반도층의 하부 표면의 직경의 차이는 상기 제 2 반도체층의 상부 표면의 직경의 10% 이하일 수 있다.

Description

나노 막대 발광 소자 및 그 제조 방법, 및 나노 막대 발광 소자를 포함하는 디스플레이 장치 {Nanorod light emitting device, method of manufacturing the same, and display apparatus including the same}
개시된 실시예들은 발광 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 나노 단위의 초소형 크기를 갖는 나노 막대 발광 소자 및 그 제조 방법에 관한 것이다. 또한, 개시된 실시예들은 나노 막대 발광 소자를 포함하는 디스플레이 장치에 관한 것이다.
발광 다이오드(Light emitting diode; LED)는 종래의 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 차세대 광원으로 알려져 있으며, 이러한 장점 때문에 산업적인 수요가 증대되고 있다. LED는 통상적으로 조명 장치, 디스플레이 장치의 백라이트 등 다양한 제품에 적용되어 사용되고 있다. 최근에는 Ⅱ-Ⅵ 족 또는 Ⅲ-Ⅴ 족 화합물 반도체를 이용한 마이크로 단위 또는 나노 단위의 초소형 LED가 개발되고 있다. 또한, 이러한 초소형 LED가 디스플레이 화소의 발광 요소로서 직접 적용된 마이크로 LED 디스플레이가 개발되고 있다.
나노 단위의 초소형 크기를 갖는 나노 막대 발광 소자 및 그 제조 방법을 제공한다.
또한, 나노 막대 발광 소자를 포함하는 디스플레이 장치를 제공한다.
일 실시예에 따른 나노 막대 발광 소자는, 제 1 도전형으로 도핑된 제 1 반도체층; 상기 제 1 반도체층 위에 배치된 발광층; 및 상기 발광층 위에 배치되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층;을 포함하며, 상기 제 1 반도층의 하부 표면과 상기 제 2 반도체층의 상부 표면 사이의 거리는 2 ㎛ 내지 10 ㎛의 범위를 갖고, 상기 제 2 반도체층의 상부 표면의 직경과 상기 제 1 반도층의 하부 표면의 직경의 차이는 상기 제 2 반도체층의 상부 표면의 직경의 10% 이하일 수 있다.
상기 제 2 반도체층의 상부 영역의 측면에 형성된 고리 모양의 홈을 포함하며, 상기 제 2 반도체층의 고리 모양의 홈의 직경은 상기 제 2 반도체층의 상부 표면의 직경의 90% 내지 100%일 수 있다.
상기 나노 막대 발광 소자는 상기 제 2 반도체층으로부터 상기 제 1 반도체층을 향하는 방향을 따라 상기 나노 막대 발광 소자의 표면에 불규칙하게 형성된 복수의 줄무늬 홈을 더 포함하며, 상기 나노 막대 발광 소자의 표면으로부터 상기 줄무늬 홈의 바닥까지의 깊이가 10 nm 이하일 수 있다.
상기 나노 막대 발광 소자는, 상기 발광층의 하부 표면의 중심부와 상기 제 1 반도체층 사이 또는 상기 발광층의 상부 표면의 중심부와 상기 제 2 반도체층 사이에 배치된 도전체층; 및 상기 도전체층의 측벽을 둘러싸도록 배치된 전류 차단층;을 더 포함할 수 있다.
상기 전류 차단층은 상기 도전체층의 측면을 산화시켜 형성된 산화물 재료를 포함할 수 있다.
상기 도전체층은 상기 발광층의 하부 표면의 중심부와 상기 제 1 반도체층 사이에 배치된 제 1 도전체층, 및 상기 발광층의 상부 표면의 중심부와 상기 제 2 반도체층 사이에 배치된 제 2 도전체층을 포함할 수 있다.
상기 전류 차단층은 상기 발광층의 하부 표면과 상기 제 1 반도체층 사이에서 상기 제 1 도전체층의 측벽을 둘러싸도록 배치된 제 1 전류 차단층, 및 상기 발광층의 상부 표면과 상기 제 2 반도체층 사이에서 상기 제 2 도전체층의 측벽을 둘러싸도록 배치된 제 2 전류 차단층을 포함할 수 있다.
예를 들어, 상기 전류 차단층의 외부 직경은 0.3 ㎛ 내지 1 ㎛의 범위를 가질 수 있다.
예를 들어, 상기 도전체층의 직경은 0.05 ㎛ 이상이고 상기 전류 차단층의 외부 직경보다 작을 수 있다.
상기 전류 차단층의 두께와 상기 도전체층의 두께가 동일할 수 있다.
예를 들어, 상기 전류 차단층의 두께는 5 nm 내지 200 nm의 범위를 가질 수 있다.
예를 들어, 상기 도전체층은 AlxGa1-xAs (x > 0.85)을 포함하고, 상기 전류 차단층은 AlOx를 포함하고, 상기 제 1 및 제 2 반도체층은 AlGaInP을 포함할 수 있다.
상기 나노 막대 발광 소자는 상기 제 1 반도체층, 상기 전류 차단층, 상기 발광층, 상기 제 2 반도체층의 측면을 둘러싸도록 배치된 패시베이션막을 더 포함할 수 있다.
상기 패시베이션막은 AlOx, HfOx, SiNx, SiOx, 및 AlxGa1-xAs (x > 0.9) 중에서 선택된 적어도 하나의 재료를 포함할 수 있다.
상기 나노 막대 발광 소자는 상기 제 2 반도체층, 상기 발광층, 및 상기 전류 차단층의 측면을 둘러싸도록 배치되며 주입된 중이온(heavy ion)을 포함하는 절연막을 더 포함할 수 있다.
상기 중이온은 Ar, As, Kr, 및 Xe 중에서 하나 이상을 포함할 수 있다.
다른 실시예에 따른 디스플레이 장치는, 복수의 화소 전극; 상기 복수의 화소 전극에 대응하는 공통 전극; 및 각각의 화소 전극과 상기 공통 전극 사이에 연결된 복수의 나노 막대 발광 소자;를 포함하며, 각각의 나노 막대 발광 소자는 상술한 구성을 갖는 나노 막대 발광 소자일 수 있다.
또 다른 실시예에 따른 나노 막대 발광 소자의 제조 방법은, 반도체 기판 상에 제 1 도전형으로 도핑된 제 1 반도체층, 발광층, 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층, 제 1 하드 마스크층, 및 제 2 하드 마스크층을 차례로 적층하는 단계; 상기 제 2 하드 마스크층 위에 포토레지스트층을 형성하고 상기 포토레지스트층을 패터닝하여 상기 제 2 하드 마스크층의 일부를 노출시키는 단계; 상기 노출된 제 2 하드 마스크층을 식각하여 상기 제 1 하드 마스크층의 일부를 노출시키는 단계; 상기 노출된 제 1 하드 마스크층을 건식 식각하여 제 1 하드 마스크를 형성하는 단계; 상기 제 1 하드 마스크를 이용하여 상기 제 2 반도체층, 상기 발광층, 및 상기 제 1 반도체층을 부분적으로 건식 식각함으로써 복수의 나노 막대 발광 소자를 형성하는 단계;를 포함하며, 각각의 제 1 하드 마스크는 경사진 측면을 갖도록 형성되며, 상기 제 1 하드 마스크의 밑변에 대한 경사진 측면의 경사각은 80도 이하일 수 있다.
상기 제 1 하드 마스크는 상기 제 1 반도체층으로부터 상기 제 2 반도체층까지의 두께에 대해 약 5:1 내지 약 10:1의 두께로 형성될 수 있다.
상기 제 2 하드 마스크는 상기 제 1 하드 마스크의 두께에 대해 약 5: 1 내지 약 8:1의 두께로 형성될 수 있다.
상기 제 1 하드 마스크를 형성하는 단계는 상기 제 1 하드 마스크층의 하부에 있는 제 2 반도체층의 상부를 소정의 깊이로 부분적으로 식각하는 단계를 포함할 수 있다.
상기 제 1 하드 마스크를 형성하는 단계는 상기 식각된 제 2 반도체층의 재료를 상기 제 1 하드 마스크의 경사진 측면에 재증착시키는 단계를 더 포함할 수 있다.
상기 제 1 하드 마스크를 형성하는 단계는 챔버 내부의 압력을 5 내지 20 mtorr로 유지하면서 아르곤(Ar) 가스를 5 sccm 내지 20 sccm의 유량으로 챔버에 공급하여 수행될 수 있다.
상기 나노 막대 발광 소자의 제조 방법은, 상기 제 1 반도체층을 형성하는 단계와 상기 발광층을 형성하는 단계 사이에서 상기 제 1 반도체층 위에 도전체층 재료를 형성하는 단계, 또는 상기 발광층을 형성하는 단계와 상기 제 2 반도체층을 형성하는 단계 사이에서 상기 발광층 위에 도전체층을 형성하는 단계; 및 상기 제 2 반도체층, 상기 발광층, 및 상기 제 1 반도체층을 부분적으로 건식 식각하는 단계 후에, 상기 산화 공정을 통해 상기 도전체층의 측벽을 산화시켜 상기 도전체층의 측벽을 둘러싸는 전류 차단층을 형성하는 단계;를 더 포함할 수 있다.
상기 도전체층은 AlxGa1-xAs (x > 0.85)을 포함하고, 상기 전류 차단층은 AlOx를 포함하고, 상기 제 1 및 제 2 반도체층은 AlGaInP을 포함할 수 있다.
상기 나노 막대 발광 소자의 제조 방법은, 상기 제 1 반도체층, 상기 전류 차단층, 상기 발광층, 상기 제 2 반도체층의 측면을 둘러싸는 패시베이션막을 형성하는 단계를 더 포함할 수 있다.
상기 패시베이션막은 AlOx, HfOx, SiNx, SiOx, 및 AlxGa1-xAs (x > 0.9) 중에서 선택된 적어도 하나의 재료를 포함할 수 있다.
상기 나노 막대 발광 소자의 제조 방법은, 상기 전류 차단층을 형성하는 단계를 수행하기 전에, 상기 제 2 반도체층, 상기 발광층, 상기 도전체층의 측면에 이온을 주입하여 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 나노 막대 발광 소자의 제조 방법은, 상기 희생층을 제거하여 상기 복수의 나노 막대 발광 소자를 분리하는 단계를 더 포함할 수 있다.
개시된 실시예에 따르면, 높이 방향을 따라 비교적 균일한 직경을 갖는 나노 막대 발광 소자를 제조할 수 있다. 또한, 나노 막대 발광 소자의 표면에 형성되는 세로 줄무늬 홈을 줄일 수 있으며, 하드 마스크의 바로 아래에 있는 반도체층의 일부분이 손상되는 것을 줄일 수 있다.
개시된 실시예에 따르면, 표면 결함이 있는 나노 막대의 측면으로 전류가 흐르는 것을 방지함으로써, 결함이 비교적 적은 나노 막대의 중심부로 전류를 집중시킬 수 있다.
개시된 실시예에 따르면, 나노 막대 발광 소자의 발광 효율이 향상될 수 있다.
도 1a 내지 도 1d는 일 실시예에 따른 나노 막대 발광 소자의 제조 방법을 개략적으로 보이는 단면도이다.
도 2는 일 실시예에 따른 나노 막대 발광 소자의 개략적인 구조를 보이는 단면도이다.
도 3a는 비교예에 따른 방법으로 제조된 나노 막대 발광 소자를 보이는 사진이며, 도 3b는 도 1a 내지 도 1d에 도시된 방법으로 제조된 나노 막대 발광 소자를 보이는 사진이다.
도 4는 제 1 하드 마스크의 측면 경사각이 80도보다 큰 경우에 제 1 하드 마스크 아래의 반도체층의 표면에 손상이 생기는 이유를 개략적으로 보이는 개념도이고, 도 5는 손상된 반도체층의 표면 상태를 보이는 사진이다.
도 6은 제 1 하드 마스크의 측면 경사각이 80도 이하인 경우에 제 1 하드 마스크 아래의 반도체층에 손상이 발생하지 않는 이유를 개략적으로 보이는 개념도이고, 도 7 및 도 8은 손상되지 않은 반도체층의 표면 상태를 보이는 사진이다.
도 9는 다른 실시예에 따른 나노 막대 발광 소자의 제조 방법을 개략적으로 보이는 단면도이다.
도 10은 제 1 하드 마스크의 표면에 코팅층이 없는 경우에 나노 막대 발광 소자의 표면에 세로 방향으로 줄무늬 홈들이 형성되는 이유를 개략적으로 보이는 개념도이고, 도 11은 줄무늬 홈들이 형성된 나노 막대 발광 소자의 표면을 보이는 사진이고, 도 12는 줄무늬 홈들을 개략적으로 나타내는 개념도이다.
도 13은 도 9에 도시된 실시예에 따른 제조 방법에서 나노 막대 발광 소자의 표면에 줄무늬 홈들이 거의 형성되지 않는 이유를 개략적으로 보이는 개념도이고, 도 14는 실시예에 따른 제조 방법으로 형성된 나노 막대 발광 소자의 표면을 보이는 사진이다.
도 15는 나노 막대 발광 소자의 표면에 형성된 줄무늬 홈의 깊이를 보이기 위한 나노 막대 발광 소자의 횡단면도이다.
도 16은 다른 실시예에 따른 나노 막대 발광 소자의 개략적인 구조를 보이는 단면도이다.
도 17a 내지 도 17e는 도 16에 도시된 나노 막대 발광 소자의 제조 방법을 개략적으로 보이는 단면도이다.
도 18은 또 다른 실시예에 따른 나노 막대 발광 소자의 개략적인 구조를 보이는 단면도이다.
도 19는 도 18에 도시된 나노 막대 발광 소자의 제조 방법을 개략적으로 보이는 단면도이다.
도 20은 나노 막대 발광 소자를 이용한 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 보이는 개념도이다.
도 21a 내지 도 21c는 도 21에 도시된 디스플레이 장치의 제작을 위하여 복수의 나노 막대 발광 소자를 화소 전극과 공통 전극 사이에 배치하는 과정을 예시적으로 보인다.
도 22 내지 도 28은 실시예에 따른 나노 막대 발광 소자들이 적용된 다양한 디스플레이 장치들의 예를 보인다.
이하, 첨부된 도면들을 참조하여, 나노 막대 발광 소자 및 그 제조 방법, 및 나노 막대 발광 소자를 포함하는 디스플레이 장치에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1a 내지 도 1d는 일 실시예에 따른 나노 막대 발광 소자의 제조 방법을 개략적으로 보이는 단면도이다.
먼저, 도 1a를 참조하면, 기판(101) 위에 희생층(102), 제 1 반도체층(103), 발광층(104), 제 2 반도체층(105), 및 컨택층(106)을 순차적으로 성장시킨다. 기판(101)의 상부 표면의 넓은 면적에 걸쳐 희생층(102)이 배치되며, 희생층(102)의 전체 상부 표면 위에 제 1 반도체층(103)이 성장되고, 제 1 반도체층(103)의 전체 상부 표면 위에 발광층(104)이 성장되고, 발광층(104)의 상부 표면 위에 제 2 반도체층(105)이 성장되고, 제 2 반도체층(105)의 상부 표면 위에 컨택층(106)이 성장된다.
기판(101)과 희생층(102)은 Ⅱ-Ⅵ 족 또는 Ⅲ-Ⅴ 족 화합물 반도체 재료로 이루어질 수 있다. 기판(101)과 희생층(102)은 그 위에 있는 제 1 반도체층(103)과 동일한 도전형으로 도핑될 수 있다. 예를 들어, 제 1 반도체층(103)이 n형으로 도핑되는 경우, 기판(101)과 희생층(102)은 n-GaAs로 이루어질 수 있다. 기판(101)은 희생층(102)보다 낮은 저농도로 도핑될 수 있으며, 희생층(102)은 기판(101)보다 높은 농도로 도핑될 수 있다. 도 1a에는 도시되지 않았지만, 희생층(102)과 제 1 반도체층(103) 사이에는 오믹 컨택을 위한 컨택층이 더 배치될 수도 있다. 희생층(102)과 제 1 반도체층(103) 사이에 배치되는 컨택층도 제 1 반도체층(103)과 동일한 도전형으로 도핑될 수 있으며, 희생층(102)과 제 1 반도체층(103)의 도핑 농도보다 높은 농도로 도핑될 수 있다.
제 1 반도체층(103)과 제 2 반도체층(105)은 Ⅱ-Ⅵ 족 또는 Ⅲ-Ⅴ 족 화합물 반도체 재료로 이루어질 수 있다. 제 1 반도체층(103)과 제 2 반도체층(105)은 발광층(104)에 전자와 정공을 제공하는 역할을 한다. 이를 위해, 제 1 반도체층(103)은 n형 또는 p형으로 도핑되고, 제 2 반도체층(105)은 제 1 반도체층(103)과 전기적으로 상반되는 도전형으로 도핑될 수 있다. 예를 들어, 제 1 반도체층(103)이 n형으로 도핑되고 제 2 반도체층(105)이 p형으로 도핑될 수도 있으며, 또는 제 1 반도체층(103)이 p형으로 도핑되고 제 2 반도체층(105)이 n형으로 도핑될 수도 있다. 제 1 반도체층(103) 또는 제 2 반도체층(105)을 n형으로 도핑하는 경우에, 예를 들어, 실리콘(Si)을 도판트로 사용할 수 있고, p형으로 도핑하는 경우에, 예를 들어, 아연(Zn)을 도판트로 사용할 수 있다. n형으로 도핑된 제 1 반도체층(103) 또는 제 2 반도체층(105)은 발광층(104)에 전자를 제공하고 p형으로 도핑된 제 2 반도체층(105) 또는 제 1 반도체층(103)은 발광층(104)에 정공을 제공할 수 있다.
발광층(104)은 장벽 사이에 양자우물이 배치된 양자우물 구조를 갖는다. 제 1 반도체층(103) 및 제 2 반도체층(105)에서 제공된 전자와 정공이 발광층(104) 내의 양자우물 내에서 재결합되면서 빛이 발생할 수 있다. 발광층(104) 내의 양자우물을 구성하는 재료의 밴드갭에 따라서 발광층(104)에서 발생하는 빛의 파장이 결정될 수 있다. 발광층(104)은 하나의 양자우물만을 가질 수도 있지만, 다수의 양자우물과 다수의 장벽이 번갈아 배치된 다중양자우물(MQW; multi-quantum well) 구조를 가질 수 있다. 발광층(104)의 두께 또는 발광층(104) 내의 양자우물의 개수는 제조될 나노 막대 발광 소자의 구동 전압과 발광 효율 등을 고려하여 적절하게 선택할 수 있다. 예를 들어, 제조될 나노 막대 발광 소자의 외부 직경의 2배 이하로 발광층(104)의 두께를 선택할 수 있다.
컨택층(106)은 제 2 반도체층(105) 위에 배치되어 오믹 컨택을 제공하는 역할을 할 수 있다. 컨택층(106)은 제 2 반도체층(105)과 동일한 도전형으로 도핑될 수 있다. 예를 들어, 제 2 반도체층(105)이 p형으로 도핑된 경우, 컨택층(106)도 p형으로 도핑될 수 있다. 컨택층(106)은, 예를 들어, GaInP, GaAs로 이루어질 수 있다. 그러나, 컨택층(106)은 필수적인 구성이 아니며 필요에 따라서는 컨택층(106)을 생략할 수도 있다.
나노 막대 발광 소자를 구성하는 재료들을 적층한 후에는, 재료들이 적층된 구조물을 부분적으로 식각함으로써 복수의 나노 막대 발광 소자를 제조할 수 있다. 이를 위하여, 컨택층(106) 위에 순차적으로 제 1 하드 마스크층(120') 및 제 2 하드 마스크층(121')을 형성할 수 있다. 그리고, 제 2 하드 마스크층(121') 위에 소프트 마스크(123)를 형성한다. 소프트 마스크(123)는 포토레지스트로 이루어질 수 있다. 예를 들어, 제 2 하드 마스크층(121') 위에 포토레지스트층을 형성하고, 리소그래피 공정을 이용하여 포토레지스트층을 패터닝함으로써 소프트 마스크(123)를 형성할 수 있다. 그러면, 소프트 마스크(123)의 인접한 패턴들 사이로 제 2 하드 마스크층(121')의 상부 표면의 일부가 노출될 수 있다.
제 1 하드 마스크층(120')은 제 1 및 제 2 반도체층(103, 105)의 반도체 재료에 대해 높은 선택비를 갖는 산화물 마스크 재료로 이루어지며, 제 1 반도체층(103)으로부터 제 2 반도체층(105)까지의 두께 또는 제 1 반도체층(103)으로부터 컨택층(106)까지의 두께에 대해 약 5:1 내지 약 10:1의 두께로 형성될 수 있다. 예를 들어, 제 1 하드 마스크층(120')은 약 200 nm 내지 약 2 ㎛의 두께로 형성될 수 있다. 또한, 제 2 하드 마스크층(121')은 제 1 하드 마스크층(120')의 마스크 재료에 대해 선택비가 높은 금속 마스크 재료로 이루어지며, 제 1 하드 마스크층(120')의 두께에 대해 약 5:1 내지 약 8:1의 두께로 형성될 수 있다. 예를 들어, 제 2 하드 마스크층(121')은 제 1 하드 마스크층(120')에 대한 선택비 및 제 1 하드 마스크층(120')의 두께를 고려하여 약 25 nm 내지 약 400 nm의 두께로 형성될 수 있다. 예를 들어, 제 1 하드 마스크층(120')은 SiO2로 이루어질 수 있으며, 제 2 하드 마스크층(121')은 크롬(Cr), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 은(Ag), 또는 금(Au)으로 이루어질 수 있다.
도 1b를 참조하면, 소프트 마스크(123)의 인접한 패턴들 사이로 노출된 제 2 하드 마스크층(121')을 식각하여 제 2 하드 마스크(121)를 형성할 수 있다. 제 2 하드 마스크층(121')의 식각은, 예를 들어, 염소 계열의 가스를 식각 가스(etchant gas)로 사용하고 유도결합형플라즈마(ICP; inductive coupled plasma) 장비 또는 반응성 이온 식각(RIE; reactive ion etching) 장비를 이용하여 건식 식각 방식으로 수행될 수 있다. 제 2 하드 마스크(121)의 패턴들은 2차원 배열된 원형 도트(dot)의 형태를 가질 수 있으며, 제 2 하드 마스크(121)의 인접한 패턴들 사이로 제 1 하드 마스크층(120')의 일부가 노출될 수 있다.
도 1c를 참조하면, 제 2 하드 마스크(121)의 인접한 패턴들 사이로 노출된 제 1 하드 마스크층(120')을 식각하여 제 1 하드 마스크(120)를 형성할 수 있다. 제 1 하드 마스크층(120')의 식각은, 예를 들어, 불소 계열의 가스 또는 아르곤 가스(Ar)를 식각 가스로 사용하고 ICP 장비 또는 RIE 장비를 이용하여 건식 식각 방식으로 수행될 수 있다. 예컨대, 식각 가스로서 CF4와 CHF3의 혼합 가스를 사용하거나, 또는 CF3와 Ar의 혼합 가스를 사용하거나, 또는 Ar 가스를 단독으로 사용할 수 있다. 제 1 하드 마스크(120)의 패턴들은 2차원 배열된 원형 도트의 형태를 가질 수 있으며, 제 1 하드 마스크(120)의 인접한 패턴들 사이로 컨택층(106)의 일부가 노출될 수 있다. 만약 컨택층(106)을 사용하지 않는 경우, 제 1 하드 마스크(120)의 인접한 패턴들 사이로 제 2 반도체층(105)이 노출될 수 있다.
제 1 하드 마스크(120)의 단면은, 도 1c에 도시된 바와 같이, 경사진 측면을 갖는 사다리꼴 또는 삼각형의 형태를 가질 수 있다. 이러한 제 1 하드 마스크(120)의 형태는 제 1 하드 마스크층(120')의 재료와 두께, 제 2 하드 마스크층(121')의 재료와 두께, 및 식각 조건에 따라 결정될 수 있다. 제 1 하드 마스크층(120')의 재료와 두께 및 제 2 하드 마스크층(121')의 재료와 두께를 고려하여, 제 1 하드 마스크(120)의 측면이 경사진 형태를 갖도록 식각 조건이 선택될 수 있다. 특히, 제 1 하드 마스크(120)의 밑변에 대한 경사진 측면의 경사각(θ)이 80도 이하가 되도록 식각 조건이 선택될 수 있다.
예를 들어, 제 1 하드 마스크층(120')이 약 1 ㎛ 두께의 SiO2이고 제 2 하드 마스크층(121')이 약 200 nm 두께의 Al인 경우에, ICP 장비에서는 챔버 내부의 압력을 약 10 mTorr 내지 약 20 mTorr로 유지하면서 CHF3 가스를 약 50 sccm 내지 약 150 sccm의 유량으로 챔버에 공급하고 Ar 가스를 약 5 내지 약 20 sccm의 유량으로 챔버에 공급할 수 있다. 또한, RIE 장비에서는 챔버 내부의 압력을 약 20 mTorr 내지 약 40 mTorr로 유지하면서 CHF3 가스를 약 15 sccm 내지 약 40 sccm의 유량으로 챔버에 공급하고 Ar 가스를 약 2.5 내지 약 15 sccm의 유량으로 챔버에 공급할 수 있다. 그리고, 제 1 하드 마스크(120)의 측면이 경사진 형태를 갖도록 챔버 내부의 코일에 인가되는 전력 및 식각 시간을 조절할 수 있다. 예를 들어, ICP 장비에서는 약 40W 내지 약 60W의 바이어스와 함께 약 2500W 내지 3000W의 전력을 코일을 인가하면서 약 3분 내지 약 4분 정도 식각을 수행할 수 있다. 또한, RIE 장비에서는 약 1W 내지 약 3W의 바이어스와 함께 약 150W 내지 300W의 전력을 코일을 인가하면서 약 35분 내지 약 45분 정도 식각을 수행할 수 있다. 상술한 식각 조건은 단지 예시적인 것이며, 제 1 하드 마스크층(120') 및 제 2 하드 마스크층(121')의 재료와 두께가 달라지면 식각 조건도 달라질 수 있다.
마지막으로, 도 1d를 참조하면, 경사진 측면을 갖는 제 1 하드 마스크(120)를 이용하여 제 1 하드 마스크(120)의 인접한 패턴들 사이로 노출된 컨택층(106), 제 2 반도체층(105), 발광층(104), 및 제 1 반도체층(103)을 부분적으로 건식 식각함으로써 복수의 나노 막대 발광 소자를 형성할 수 있다. 예를 들어, 염소 계열의 가스를 식각 가스를 사용하고, 플라즈마 점화(ignition) 및 액티베이터(activator)의 역할을 위하여 수소(H2), 질소(N2), 아르곤(Ar) 또는 이들의 혼합 가스를 챔버에 공급하면서 식각을 수행할 수 있다. 식각은 희생층(102)이 노출될 때까지 수행될 수 있다.
그런 후, 남아 있는 제 1 하드 마스크(120) 및 제 2 하드 마스크(121)를 제거할 수 있다. 그러면, 기판(101)과 희생층(102) 위에 복수의 나노 막대 발광 소자가 한꺼번에 형성될 수 있다. 그 후, 희생층(102)을 제거하여 복수의 나노 막대 발광 소자를 각각 개별적으로 분리할 수 있다. 또는, 기판(101)과 희생층(102)을 세로 방향으로 절단하여 각각의 나노 막대 발광 소자에 기판(101)과 희생층(102)이 붙어 있는 상태로 각각의 나노 막대 발광 소자를 사용할 수도 있다. 또는, 2개 이상의 나노 막대 발광 소자가 남아 있도록 기판(101)과 희생층(102)을 세로 방향으로 절단하여, 2개 이상의 나노 막대 발광 소자를 함께 사용할 수도 있다.
도 2는 일 실시예에 따른 나노 막대 발광 소자의 개략적인 구조를 보이는 단면도이다. 도 2를 참조하면, 나노 막대 발광 소자(100)는 제 1 반도체층(103), 발광층(104), 제 2 반도체층(105), 및 컨택층(106)을 포함할 수 있다. 나노 막대 발광 소자(100)는 도 1a 내지 도 1e에 도시된 방법을 이용하여 제조될 수 있다. 이 경우, 나노 막대 발광 소자(100)는 직경에 비하여 높이가 매우 큰 높은 종횡비를 가지면서도, 높이 방향으로 비교적 균일한 직경을 가질 수 있다. 예를 들어, 나노 막대 발광 소자(100)의 높이(H), 다시 말해 제 1 반도층(103)의 하부 표면과 컨택층(106)의 상부 표면 사이의 거리, 또는 제 1 반도층(103)의 하부 표면과 제 2 반도체층(105)의 상부 표면 사이의 거리는 약 2 ㎛ 내지 약 10 ㎛의 범위를 가질 수 있다. 또한, 제 1 반도층(103)의 하부 표면의 직경(D1)과 제 2 반도체층(105)의 상부 표면의 직경(D2)은 약 0.3 ㎛ 내지 약 1 ㎛의 범위를 가질 수 있으며, 제 2 반도체층(105)의 상부 표면의 직경(D2)과 제 1 반도층(103)의 하부 표면의 직경(D1)의 차이는 제 2 반도체층(105)의 상부 표면(D2)의 직경의 약 10% 이하일 수 있다.
나노 막대 발광 소자(100)의 이러한 균일한 직경은, 도 1c에 도시된 바와 같이, 경사진 측면을 갖는 제 1 하드 마스크(120)를 이용함으로써 달성될 수 있다. 제 1 하드 마스크(120)의 밑변에 대한 측면의 경사각이 80도보다 큰 비교예에서는, 도 1d에 도시된 식각 과정에서 아래 쪽으로 갈수록 나노 막대 발광 소자의 직경이 커지게 된다. 다시 말해, 비교예에 따르면, 제 1 반도체층(103)의 직경이 제 2 반도체층(105)의 직경보다 커지게 되어 나노 막대 발광 소자의 단면이 사다리꼴 형태를 갖게 된다. 이러한 현상은 제 1 및 제 2 반도체층(103, 105) 또는 발광층(104)의 화합물 반도체 재료가 인(P) 또는 비소(As) 성분을 포함하는 경우에 더욱 커질 수 있다. 예컨대, 제 1 및 제 2 반도체층(103, 105) 또는 발광층(104)이 AlGaInP, AlGaAs 등과 같은 화합물 반도체 재료를 포함하는 경우에 균일한 직경을 갖는 나노 막대 발광 소자를 제조하기 어려워진다. 반면, 본 실시예에 따르면, 제 2 하드 마스크(121)를 이용하여 제 1 하드 마스크(120)의 측면을 80도 이하로 경사지게 형성한 후에 도 1d에 도시된 식각 공정을 수행함으로써 비교적 균일한 직경을 갖는 나노 막대 발광 소자(100)를 제조할 수 있다.
예를 들어, 도 3a는 비교예에 따른 방법으로 제조된 나노 막대 발광 소자를 보이는 사진이며, 도 3b는 도 1a 내지 도 1d에 도시된 방법으로 제조된 나노 막대 발광 소자를 보이는 사진이다. 도 3a 및 도 3b를 참조하면, 제 1 하드 마스크(120)의 밑변에 대한 측면의 경사각이 80도보다 큰 비교예에 따라 제조된 나노 막대 발광 소자들의 직경이 아래쪽으로 갈수록 커지는 반면, 제 1 하드 마스크(120)의 밑변에 대한 측면의 경사각이 80도 이하인 실시예에 따라 제조된 나노 막대 발광 소자들의 직경은 거의 일정하게 유지되는 것을 확인할 수 있다.
또한, 제 1 하드 마스크(120)의 밑변에 대한 측면의 경사각이 80도 이하인 경우에, 제 1 하드 마스크(120) 아래에 있는 제 2 반도체층(105)이 식각 가스에 의해 손상되어 침식되는 것을 방지할 수 있다.
예를 들어, 도 4는 제 1 하드 마스크(120)의 측면 경사각이 80도보다 큰 경우에 제 1 하드 마스크(120) 아래의 제 2 반도체층(105)의 표면에 손상이 생기는 이유를 개략적으로 보이는 개념도이고, 도 5는 손상된 제 2 반도체층(105)의 표면 상태를 보이는 사진이다. 도 4를 참조하면, 제 1 하드 마스크(120)의 측면 경사각이 80도보다 큰 경우, 식각 가스가 제 1 하드 마스크(120)의 표면을 따라 거의 수직한 방향으로 흐르게 된다. 이렇게 수직한 방향으로 흐르는 식각 가스는 제 1 하드 마스크(120) 아래에 있는 제 2 반도체층(105)의 상부 영역에 직접적으로 충격을 줄 수 있다. 이로 인해 제 2 반도체층(105)의 상부 영역의 측면이 부분적으로 침식되면서, 도 5의 사진에 도시된 바와 같이, 제 2 반도체층(105)의 상부 영역에 고리 모양의 홈이 형성될 수 있다. 도 4 및 도 5에는 컨택층(106)이 생략되었으며, 제 1 하드 마스크(120)와 제 2 반도체층(105) 사이에 컨택층(106)이 존재하는 경우에, 컨택층(106)과 제 2 반도체층(105)이 모두 손상될 수도 있다.
도 6은 제 1 하드 마스크(120)의 측면 경사각이 80도 이하인 경우에 제 1 하드 마스크(120) 아래의 제 2 반도체층(105)에 손상이 발생하지 않는 이유를 개략적으로 보이는 개념도이고, 도 7 및 도 8은 손상되지 않은 제 2 반도체층(105)의 표면 상태를 보이는 사진이다. 도 6을 참조하면, 제 1 하드 마스크(120)의 측면 경사각이 80도 이하이면, 식각 가스가 제 1 하드 마스크(120)의 경사진 측면을 따라 경사지게 흐르게 된다. 따라서, 제 2 반도체층(105)은 식각 가스에 의한 직접적인 충격을 거의 받지 않게 된다.
그 결과, 도 7 및 도 8에 도시된 바와 같이, 제 2 반도체층(105)의 상부 영역에는 식각 가스에 의한 침식으로 인한 고리 모양의 홈이 거의 생기지 않을 수 있다. 또한, 고리 모양의 홈이 생기더라도 그 깊이가 작을 수 있다. 예를 들어, 고리 모양의 홈이 제 2 반도체층(105)의 상부 영역의 측면에 형성되더라도, 고리 모양의 홈의 직경은 제 2 반도체층(105)의 상부 표면의 직경의 90% 이상일 수 있다. 다시 말해, 제 2 반도체층(105)의 상부 영역의 측면에 형성되는 고리 모양의 홈의 칙경은 제 2 반도체층(105)의 상부 표면의 직경의 90% 내지 100%일 수 있다.
도 9는 다른 실시예에 따른 나노 막대 발광 소자의 제조 방법을 개략적으로 보이는 단면도이다. 도 9에 도시된 실시예는 도 1a 내지 도 1d에 도시된 나노 막대 발광 소자의 제조 방법 중에서 도 1c에 도시된 과정을 대체하는 것이다. 도 1c에 도시된 제 1 하드 마스크(120)의 형성 과정에서는 컨택층(106)의 상부 표면이 노출되면 제 1 하드 마스크(120)의 형성 공정을 종료하였다. 도 1c에 도시된 실시예에서 컨택층(106)이 없는 경우에는 제 2 반도체층(105)의 상부 표면이 노출되면 식각 공정을 종료한다. 반면, 도 9에 도시된 실시예의 경우, 컨택층(106) 또는 제 2 반도체층(105)의 상부 표면이 노출되는 경우에도 일정 시간 식각 공정을 계속하는 과식각(over eching)을 수행할 수 있다. 예를 들어, 제 1 하드 마스크(120) 아래로 제 1 하드 마크스(120)의 두께의 1/15 이상 내지 제 1 하드 마크스(120)의 두께 이하의 깊이로 과식각을 수행할 수 있다. 이에 따라, 인접한 제 1 하드 마스크(120) 사이의 컨택층(106)과 제 2 반도체층(105)이 부분적으로 식각된다.
이러한 과식각 공정은 Ar 가스를 단독으로 식각 가스로서 사용하여 수행될 수 있다. 예를 들어, 챔버 내부의 압력을 약 5 mtorr 내지 약 20 mtorr로 유지하면서 Ar 가스를 약 5 sccm 내지 20 sccm의 유량으로 챔버에 공급할 수 있다. 이때, 약 약 250W 내지 400W의 전력을 코일에 인가할 수 있다.
그러면, 도 9에 도시된 바와 같이, 식각된 제 2 반도체층(106)의 반도체 재료가 제 1 하드 마스크(120)의 표면에 재증착(redeposition)되면서, 제 1 하드 마스크(120)의 적어도 경사진 측면을 포함하는 표면에 반도체 재료로 이루어진 코팅층(105a)이 형성될 수 있다. 이러한 코팅층(105a)은 제 1 하드 마스크(120)의 표면 상태를 매끄럽게 만들 수 있다. 일반적으로, 도 1c에 도시된 공정으로 형성된 제 1 하드 마스크(120)는 거칠고 불규칙한 표면을 갖는다. 반면, 과식각을 통해 제 1 하드 마스크(120)의 표면에 형성된 코팅층(105a)은 비교적 매끄러운 표면을 가질 수 있다.
제 1 하드 마스크(120)의 표면 상태는 도 1d에 도시된 나노 막대 발광 소자의 제조 공정에서 형성된 나노 막대 발광 소자의 표면 품질에 영향을 줄 수 있다. 예를 들어, 제 1 하드 마스크(120)의 표면 상태가 좋지 않은 경우에, 제조된 나노 막대 발광 소자의 표면에 세로 방향으로 다수의 불규칙한 줄무늬 홈들이 형성될 수 있다. 반면, 제 1 하드 마스크(120)의 표면 상태가 좋은 경우에는 이러한 줄무늬 홈들이 적게 형성되며 줄무늬 홈들의 깊이도 작아질 수 있다.
도 10은 제 1 하드 마스크(120)의 표면에 코팅층(105a)이 없는 경우에 나노 막대 발광 소자의 표면에 세로 방향으로 줄무늬 홈들이 형성되는 이유를 개략적으로 보이는 개념도이고, 도 11은 줄무늬 홈들이 형성된 나노 막대 발광 소자의 표면을 보이는 사진이고, 도 12는 줄무늬 홈들을 개략적으로 나타내는 개념도이다. 도 10을 참조하면, 제 1 하드 마스크(120)의 표면에 코팅층(105a)이 없는 경우, 제 1 하드 마스크(120)는 불규칙하고 거친 표면을 가진다. 이로 인해, 식각 가스도 제 1 하드 마스크(120)의 표면을 따라 불규칙하게 흐르게 된다. 예를 들어, 제 1 하드 마스크(120) 아래의 컨택층(106), 제 2 반도체층(105), 발광층(104), 및 제 1 반도체층(103)을 식각하는 동안, 식각 가스가 흐르는 방향, 식각 가스의 유량 등이 영역마다 크게 달라질 수 있다. 그러면, 나노 막대 발광 소자의 표면에서 일부 영역이 다른 영역보다 더 많이 식각되거나 덜 식각될 수 있다. 그 결과, 도 11 및 도 12에 도시된 바와 같이, 제조된 나노 막대 발광 소자의 표면에는 제 2 반도체층(105)으로부터 제 1 반도체층(103)을 향하는 방향을 따라 세로 방향으로 복수의 줄무늬 홈(131)들이 형성될 수 있다. 복수의 줄무늬 홈(131)들은 불규칙하게 형성되며, 또한 복수의 나노 막대 발광 소자마다 다르게 형성될 수 있다.
도 13은 도 9에 도시된 실시예에 따른 제조 방법에서 나노 막대 발광 소자의 표면에 줄무늬 홈들이 거의 형성되지 않는 이유를 개략적으로 보이는 개념도이고, 도 14는 실시예에 따른 제조 방법으로 형성된 나노 막대 발광 소자의 표면을 보이는 사진이다. 도 13에 도시된 바와 같이, 제 1 하드 마스크(120)에 매끄러운 표면을 갖는 코팅층(105a)이 형성된 경우, 도 1d에 도시된 식각 공정은 제 1 하드 마스크(120)의 표면에 의한 영향을 거의 받지 않는다. 또한, 제 1 하드 마스크(120)에 형성된 코팅층(105a)이 비교적 매끄럽고 균질한 표면을 갖기 때문에, 도 1d에 도시된 공정에서 식각 가스는 코팅층(105a)의 표면을 따라 비교적 균일하게 흐를 수 있다. 따라서, 도 14에 도시된 바와 같이, 제조된 나노 막대 발광 소자의 표면에는 세로 방향으로 복수의 줄무늬 홈들이 적게 형성되거나 형성되지 않을 수 있다.
또한, 도 9에 도시된 실시예에 따르면, 줄무늬 홈들이 형성되더라도 줄무늬 홈들의 깊이가 비교적 작을 수 있다. 도 15는 나노 막대 발광 소자의 표면에 형성된 줄무늬 홈의 깊이를 보이기 위한 나노 막대 발광 소자의 횡단면도이다. 도 15를 참조하면, 나노 막대 발광 소자의 표면에 형성된 줄무늬 홈(131)의 깊이(d)는 나노 막대 발광 소자의 외부 표면으로부터 줄무늬 홈(131)의 바닥까지의 직경 방향 거리로 정의될 수 있다. 도 9에 도시된 실시예에 따라 제조된 나노 막대 발광 소자의 경우, 줄무늬 홈(131)의 깊이(d)는, 예를 들어, 약 10 nm 이하일 수 있다.
한편, 앞서 설명한 바와 같이, 나노 막대 발광 소자(100)는 큰 종횡비를 가질 수 있다. 예를 들어, 나노 막대 발광 소자(100)는 5 이상의 종횡비를 가질 수 있다. 일반적으로, 나노 막대 발광 소자(100)의 외부 직경은 약 600 nm, 높이(H)는 약 5 ㎛로 선택될 수 있는데, 이 경우에 나노 막대 발광 소자(100)의 종횡비는 8보다 약간 크다.
그런데, 이렇게 작은 크기로 큰 종횡비의 나노 막대 발광 소자(100)를 제작하면, 표면적 대 부피비(surface to volume ratio)가 커지면서 발광층(104)의 표면 결함(surface defect)이 증가한다. 다시 말해, 발광층(104)의 바깥쪽 표면에서는 불포화 결합(dangling bond)으로 인한 표면 결함이 발생하게 되는데, 표면적 대 부피비가 커짐에 따라 불포화 결합도 증가하고 이에 따라 표면 결함도 증가하게 된다. 이러한 표면 결함은 전류의 흐름을 방해하여 발광층(104)의 발광 효율을 저하시키는 요인이 된다.
도 16은 다른 실시예에 따른 나노 막대 발광 소자의 개략적인 구조를 보이는 단면도이다. 도 16을 참조하면, 나노 막대 발광 소자(200)는 제 1 반도체층(103)과 발광층(104) 사이에 배치된 제 1 전류 통로층(107), 발광층(104)과 제 2 반도체층(105) 사이에 배치된 제 2 전류 통로층(108), 및 나노 막대 발광 소자(200)를 구성하는 적층물의 측면을 둘러싸는 패시베이션막(110)을 더 포함할 수 있다. 나노 막대 발광 소자(200)의 나머지 구성은 도 2에 도시된 나노 막대 발광 소자(100)와 동일하므로 상세한 설명을 생략한다.
발광층(104)의 하부 표면과 상부 표면에 각각 배치된 제 1 전류 통로층(107)과 제 2 전류 통로층(108)은 표면 결함이 거의 없는 발광층(104)의 중심부로 전류를 집중시켜 발광층(104)의 발광 효율을 향상시키는 역할을 한다. 이를 위하여, 제 1 전류 통로층(107)은 발광층(104)의 하부 표면의 가장자리와 제 1 반도체층(103)의 상부 표면의 가장자리 사이에 배치된 제 1 전류 차단층(107a), 및 발광층(104)의 하부 표면의 중심부와 제 1 반도체층(103)의 상부 표면의 중심부 사이에 배치된 제 1 도전체층(107b)을 포함할 수 있다. 제 1 전류 차단층(107a)은 제 1 도전체층(107b)과 동일한 층에서 제 1 도전체층(107b)의 측벽을 둘러싸는 링 형태를 갖는다. 또한, 제 2 전류 통로층(108)은 발광층(104)의 상부 표면의 가장자리와 제 2 반도체층(105)의 하부 표면의 가장자리 사이에 배치된 제 2 전류 차단층(108a), 및 발광층(104)의 상부 표면의 중심부와 제 2 반도체층(105)의 하부 표면의 중심부 사이에 배치된 제 2 도전체층(108b)을 포함할 수 있다. 제 2 전류 차단층(108a)은 제 2 도전체층(108b)과 동일한 층에서 제 2 도전체층(108b)의 측벽을 둘러싸는 링 형태를 갖는다.
제 1 전류 차단층(107a)의 두께(t)와 제 1 도전체층(107b)의 두께는 서로 동일할 수 있으며, 제 2 전류 차단층(108a)의 두께와 제 2 도전체층(108b)의 두께는 서로 동일할 수 있다. 예컨대, 제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)의 두께(t)는 약 5 nm 내지 200 nm의 범위를 가질 수 있다.
제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)의 외부 직경은 나노 막대 발광 소자(200)의 외부 직경(Do)과 동일한 약 0.3 ㎛ 내지 약 1 ㎛의 범위를 가질 수 있다. 따라서, 제 1 반도체층(103)의 직경, 제 1 전류 차단층(107a)의 직경, 발광층(104)의 직경, 제 2 전류 차단층(108a)의 직경, 및 제 2 반도체층(105)의 직경이 서로 동일할 수 있다. 제 1 도전체층(107b)과 제 2 도전체층(108b)의 직경(Di)은 약 0.05 ㎛ 이상이고 제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)의 외부 직경보다 작을 수 있다.
이러한 구조에서, 제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)은 표면 결함이 존재하는 발광층(104)의 표면 부근으로 전류가 흐르는 것을 막으며, 제 1 도전체층(107b)과 제 2 도전체층(108b)을 통해 표면 결함이 거의 없는 발광층(104)의 중심부로만 전류가 공급된다. 따라서, 나노 막대 발광 소자(200)는 크기가 작고 종횡비가 큰 형태를 가지면서도 높은 발광 효율을 달성할 수 있다.
도 16에는 제 1 전류 통로층(107)과 제 2 전류 통로층(108)이 발광층(104)의 하부 표면과 상부 표면에 모두 배치된 것으로 도시되었지만, 반드시 이에 한정되는 것은 아니다. 예를 들어, 나노 막대 발광 소자(200)는 발광층(104)의 하부 표면에 배치된 제 1 전류 통로층(107)과 발광층(104)의 상부 표면에 배치된 제 2 전류 통로층(108) 중에서 어느 하나만을 포함할 수도 있다.
패시베이션막(110)은 발광층(104)과 유사한 결정 구조를 갖는 재료를 결정 성장시켜 형성될 수 있다. 이 경우, 패시베이션막(110)은 발광층(104)과 에피택시 관계(epitaxial relationship)를 가질 수 있다. 다시 말해, 패시베이션막(110)과 발광층(104) 사이의 계면에서 헤테로 접합(hetero junction)이 형성된다. 그러면, 발광층(104)의 바깥쪽 표면에 있는 불포화 결합(dangling bond)이 제거되기 때문에, 발광층(104)의 바깥쪽 표면에 발생하는 표면 결함이 사라질 수 있다. 따라서, 발광층(104)의 표면 결함이 회복되어 나노 막대 발광 소자(200)의 발광 효율이 더욱 향상될 수 있다.
도 17a 내지 도 17e는 도 16에 도시된 나노 막대 발광 소자(200)의 제조 방법을 개략적으로 보이는 단면도이다. 이하, 도 17a 내지 도 17e를 참조하여 나노 막대 발광 소자(200)의 제조 방법에 대해 설명한다.
도 17a를 참조하면, 기판(101) 위에 희생층(102), 제 1 반도체층(103), 제 1 도전체층(107b), 발광층(104), 제 2 도전체층(108b), 및 제 2 반도체층(105)을 순차적으로 성장시킨다. 또한, 도 17a 내지 도 17e에 도시되지는 않았지만, 제 2 반도체층(105)의 상부 표면 위에 컨택층(106)을 더 형성할 수도 있다.
기판(101)과 희생층(102)은, 예를 들어, n-GaAs 일 수 있다. 나노 막대 발광 소자(200)가 적색광을 발생시키는 발광 소자인 경우에, 제 1 반도체층(103)은, 예를 들어, n-AlGaInP로 이루어질 수 있으며, 제 2 반도체층(105)은 p-AlGaInP로 이루어질 수 있다. 따라서, 제 1 반도체층(103)은 단일한 조성의 반도체 재료로 이루어진 단일한 층이며, 제 2 반도체층(105)도 제 1 반도체층(103)의 재료와 동일한 단일한 조성의 반도체 재료로 이루어진 단일한 층이고, 제 1 반도체층(103)과 제 2 반도체층(105)은 상반되는 타입으로 도핑된다. 예를 들어, 제 1 반도체층(103)은 Si으로 도핑되고 제 2 반도체층(105)은 Zn으로 도핑될 수 있다. 또한, 컨택층(106)이 더 형성되는 경우, 컨택층(106)은, 예를 들어, p-GaInP 또는 p-GaAs로 이루어지거나, 또는 p-GaInP와 p-GaAs를 모두 포함할 수 있다.
발광층(104)은 적색광을 발생시키는 경우에, 예를 들어, AlGaInP로 이루어질 수 있다. 발광층(104)의 AlGaInP는 도핑되지 않는다. 발광층(104)은 장벽과 양자우물을 포함하는데, 이를 위하여 AlGaInP에서 Al의 함량이 달라질 수 있다. 예를 들어, 장벽은 양자우물보다 AlGaInP에서 Al의 함량이 많다. 또한, 제 1 및 제 2 반도체층(103, 105)과 비교할 때, 제 1 및 제 2 반도체층(103, 105)에서 Al의 함량이 가장 많으며, 다음으로 발광층(104) 내의 장벽에서 Al의 함량이 많고, 발광층(104) 내의 양자우물에서 Al의 함량이 가장 적다. 그러면, 전도대(conduction band)에서 제 1 및 제 2 반도체층(103, 105)의 에너지준위가 가장 높고, 발광층(104) 내의 장벽의 에너지준위가 다음으로 높고, 발광층(104) 내의 양자우물의 에너지준위가 가장 낮게 된다.
제 2 반도체층(105)을 형성한 후에는, 도 1a 내지 도 1c에 도시된 바와 같이, 제 1 하드 마스크층(120'), 제 2 하드 마스크층(121'), 및 소프트 마스크(123)를 형성한 다음, 제 2 하드 마스크층(121')을 패터닝하여 제 2 하드 마스크(121)를 형성하고, 제 1 하드 마스크층(120')을 패터닝하여 제 1 하드 마스크(120)를 형성할 수 있다. 그러면, 제 1 하드 마스크(120)는 80도 이하의 경사각을 갖는 측면을 가질 수 있다. 또한, 제 1 하드 마스크층(120')을 패터닝할 때, 도 9에 도시된 바와 같이 과식각을 수행할 수도 있다.
80도 이하의 경사각으로 경사진 측면을 갖는 제 1 하드 마스크(120)를 형성한 후에는, 도 17b에 도시된 바와 같이, 제 1 하드 마스크(120)로 덮이지 않은 영역들을 건식 에칭 방식으로 식각하여 제거할 수 있다. 예를 들어, 제 1 하드 마스크(120) 사이에 노출된 제 2 반도체층(105), 제 2 도전체층(108b), 발광층(104), 제 1 도전체층(107b), 및 제 1 반도체층(103)을 희생층(102)이 노출될 때까지 순차적으로 식각함으로써 제거할 수 있다. 그러면, 제 1 반도체층(103), 제 1 도전체층(107b), 발광층(104), 제 2 도전체층(108b), 및 제 2 반도체층(105)을 각각 포함하는 복수의 나노 막대(200')들이 기판(101)과 희생층(102) 위에 형성될 수 있다.
이어서, 도 17c를 참조하면, 제 1 도전체층(107b)과 제 2 도전체층(108b)의 측벽을 산화시켜 제 1 도전체층(107b)의 측벽을 둘러싸는 제 1 전류 차단층(107a)과 제 2 도전체층(108b)의 측벽을 둘러싸는 제 2 전류 차단층(108a)을 형성할 수 있다. 이를 위하여, 제 1 도전체층(107b)과 제 2 도전체층(108b)은 제 1 및 제 2 반도체층(103, 105)과 발광층(104)과의 결정 구조가 유사하고 산화되기 쉬운 반도체 재료로 이루어질 수 있다. 예컨대, 제 1 도전체층(107b)과 제 2 도전체층(108b)은 AlxGa1-xAs를 포함하는 재료로 이루어질 수 있으며 도핑되지 않는다. 제 1 도전체층(107b)과 제 2 도전체층(108b)으로서 AlxGa1-xAs를 사용하는 경우, 알루미늄(Al)의 함량이 증가할수록 나노 막대 발광 소자(200)의 광출력이 증가하고 AlxGa1-xAs의 산화가 쉽다. 또한, 제 1 도전체층(107b)과 제 2 도전체층(108b)의 두께가 작을수록 산화 속도가 느리다. 따라서, 제 1 도전체층(107b)과 제 2 도전체층(108b)의 두께와 AlxGa1-xAs의 x 값을 적절히 조절할 수 있다. 예를 들어, 제 1 도전체층(107b)과 제 2 도전체층(108b)의 두께는 약 5 nm 내지 200 nm의 범위를 가질 수 있으며, x는 x ≥ 0.85로 선택될 수 있다.
제 1 도전체층(107b)과 제 2 도전체층(108b)의 산화 공정은 산소(O2) 분위기에서 초순수(DI water)를 흘리면서 약 400 ℃ 이상의 온도로 승온시켜 수행될 수 있다. 그러면, 제 1 도전체층(107b)과 제 2 도전체층(108b)의 가장 바깥쪽 측벽부터 AlxGa1-xAs 내에 있는 Al이 산화되면서 제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)이 형성된다. 따라서, 제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)은 제 1 도전체층(107b)과 제 2 도전체층(108b)의 측면을 산화시켜 형성된 산화물 재료를 포함할 수 있다. 예를 들어, 제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)은 Al의 산화물인 AlOx를 포함할 수 있다. 제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)은 또한, 산화되지 않고 남은 Al, Ga, As 등의 성분을 부분적으로 포함할 수도 있다. AlOx가 전기적으로 고저항을 갖기 때문에, 제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)은 발광층(104)의 바깥쪽 측벽으로 전류가 흐르는 것을 방지할 수 있다.
도 17d를 참조하면, 복수의 나노 막대(200')들과 희생층(102)의 표면들을 따라 일정한 두께로 패시베이션막(110)을 형성한다. 그러면, 각각의 나노 막대(200')의 제 1 반도체층(103), 제 1 전류 차단층(107a), 발광층(104), 제 2 전류 차단층(108a), 및 제 2 반도체층(105)의 측벽이 패시베이션막(110)에 의해 둘러싸이게 된다. 패시베이션막(110)은, 예를 들어, 금속-유기 화학 기상 증착(MOCVD; metal-organic chemical vapor deposition) 또는 원자층 증착(ALD; atomic layer deposition) 등의 방식을 이용하여 형성할 수 있다.
이러한 패시베이션막(110)은, 예를 들어, AlOx, HfOx, TiOx, SiNx, SiOx 등과 같이 전기적으로 고저항이며 밴드갭이 큰 재료로 이루어질 수 있다. 또한, 패시베이션막(110)은 자동 산화가 가능한 재료로 이루어질 수도 있다. 예를 들어, 패시베이션막(110)은 AlxGa1-xAs (x ≥ 0.9)를 포함할 수도 있다. AlxGa1-xAs에서 x의 함량이 클수록 AlxGa1-xAs가 산화되기 쉽다. 따라서, x를 0.9 이상으로 크게 선택함으로써 특별한 처리 공정 없이 AlxGa1-xAs를 자연 산화시켜 패시베이션막(110)을 형성할 수 있다. 이 경우, AlxGa1-xAs의 산화 후에 패시베이션막(110)은 AlOx 성분을 주로 포함하게 된다. 특히, 발광층(104)과 유사한 결정 구조를 갖는 재료를 결정 성장시켜 패시베이션막(110)을 형성하는 경우에, 패시베이션막(110)이 발광층(104)과 에피택시 관계(epitaxial relationship)를 가질 수 있다. 예를 들어, AlOx, HfOx, TiOx, AlxGa1-xAs (x ≥ 0.9) 등을 MOCVD 또는 ALD 등의 방식으로 성장시켜 형성된 패시베이션막(110)은 발광층(104)과 에피택시 관계를 가질 수 있다.
마지막으로, 도 17e를 참조하면, 희생층(102) 위에 남은 패시베이션막(110)의 재료와 제 2 반도체층(105) 또는 컨택층(106) 위에 남아 있는 제 1 및 제 2 하드 마스크(120, 121)를 제거할 수 있다. 그러면, 기판(101)과 희생층(102) 위에 복수의 나노 막대 발광 소자(200)가 한꺼번에 형성될 수 있다.
도 18은 또 다른 실시예에 따른 나노 막대 발광 소자의 개략적인 구조를 보이는 단면도이다. 도 18을 참조하면, 나노 막대 발광 소자(300)는 발광층(104)의 측면으로 전류가 흐르는 것을 방지하기 위한 절연막(111)을 더 포함할 수 있다. 나노 막대 발광 소자(300)의 나머지 구성은 도 2에 도시된 나노 막대 발광 소자(100) 또는 도 16에 도시된 나노 막대 발광 소자(200)와 동일할 수 있다. 예를 들어, 도 18에 도시된 나노 막대 발광 소자(300)에서 제 1 및 제 2 전류 통로층(107, 108)이 생략될 수 있다. 또한, 도 18에는 패시베이션막(110)이 도시되지 않았지만, 나노 막대 발광 소자(300)는 패시베이션막(110)을 더 포함할 수도 있다.
앞서 설명한 바와 같이, 발광층(104)의 가장자리 표면에는 표면 결함이 발생할 수 있다. 표면 결함이 발생한 발광층(104)의 가장자리를 따라 전류가 스프레딩(spreading)되는 경우 발광 효율이 저하될 수 있다. 발광층(104)의 가장자리를 따라 발생할 수 있는 전류의 스프레딩을 방지하기 위해 절연막(111)은 제 2 반도체층(105), 제 2 전류 차단층(108a), 발광층(104), 및 제 1 전류 차단층(107a)의 측면을 둘러싸도록 배치될 수 있다. 따라서, 절연막(111)은 제 2 반도체층(105), 제 2 전류 차단층(108a), 발광층(104), 및 제 1 전류 차단층(107a)의 측면을 둘러싸는 고리 형상을 가질 수 있다. 또한, 절연막(111)은 제 1 반도체층(103)까지 연장될 수도 있다. 이 경우, 절연막(111)은 제 2 반도체층(105), 제 2 전류 차단층(108a), 발광층(104), 제 1 전류 차단층(107a), 및 제 1 반도체층(103)의 측면을 둘러싸는 고리 형상을 가질 수 있다. 그러나, 절연막(111)은 적어도 발광층(104)의 전체 측면만을 둘러싸도록 배치될 수도 있다.
절연막(111)은 이온 주입(ion implant) 공정을 이용하여 주입된 하나 이상의 중이온(heavy ion)을 포함할 수 있다. 예를 들어, 절연막(111)은 Ar, As, Kr, Xe 중에서 하나 이상의 원소를 포함할 수 있다. 이온 주입 공정을 이용하여 주입되는 일반적인 이온은 충돌 캐스케이드(collision cascade)에 의해 높이 방향에 수직한 폭 방향을 따라 과도하게 확산될 수도 있다. 그러나, 중이온을 주입하는 경우, 절연막(111)이 폭 방향을 따라 무질서하게 연장되는 현상을 방지할 수 있다. 이를 통해, 절연막(111)이 발광층(104)의 발광 영역을 과도하게 축소시키는 현상을 방지하여 발광 효율을 향상시킬 수 있다.
이러한 이온 주입 공정에 의해 형성된 절연막(111)의 외부 직경은 나노 막대 발광 소자(300)의 외부 직경과 동일할 수 있다. 이 경우, 제 1 전류 차단층(107a)과 제 2 전류 차단층(108a)의 외부 직경은 나노 막대 발광 소자(300)의 외부 직경보다 작을 수 있다.
도 19는 도 18에 도시된 나노 막대 발광 소자(300)의 제조 방법을 개략적으로 보이는 단면도이다. 도 19에 도시된 공정은, 앞서 설명한 도 17b에 도시된 공정과 도 17c에 도시된 공정 사이에 수행될 수 있다. 예컨대, 제 1 하드 마스크(120) 사이에 노출된 제 2 반도체층(105), 제 2 도전체층(108b), 발광층(104), 제 1 도전체층(107b), 및 제 1 반도체층(103)을 희생층(102)이 노출될 때까지 식각한 후에, 도 19에 도시된 공정을 수행할 수 있다. 그런 후, 다시 도 17c 내지 도 17e에 도시된 공정을 수행할 수 있다.
도 19를 참조하면, 이온 주입 방식으로 제 2 반도체층(105), 제 2 도전체층(108b), 발광층(104), 및 제 1 도전체층(107b)의 측면에 중이온을 주입하여 절연막(111)을 생성할 수 있다. 이온 주입 방식이란 소정의 전기적 특성, 예를 들어 절연 특성을 확보하기 위해 제 2 반도체층(105), 제 2 도전체층(108b), 발광층(104), 및 제 1 도전체층(107b)의 측면에 이온을 직접 주입하는 공정이다. 이때, 이온 주입의 깊이 및 폭은 이온의 종류, 이온 주입 틸팅 각도, 가속 에너지 및 단위 면적당 주입되는 이온의 개수(dose)에 따라 결정될 수 있다.
절연막(111)이 연장되는 수평 방향의 폭(di)은 발광층(104)의 발광 영역을 과도하게 축소시키지 않도록 작게 제어될 수 있다. 이를 위하여, 이온 주입 과정에서 충돌 캐스캐이드가 발생하는 경우, 이온 주입 조건을 제어하여 이온이 주입되는 폭을 제어할 수 있다. 특히, 절연막(111)에 포함되는 이온이 중이온인 경우, 이온 주입의 폭이 무질서하게 연장되는 것을 방지할 수 있다. 또한, 절연막(111)의 선택된 높이(hi)와 폭(di)에 따라 이온 주입의 깊이 및 폭은 이온의 종류, 이온 주입 틸팅 각도, 가속 에너지 및 단위 면적당 주입되는 이온의 개수를 제어할 수 있다.
상술한 실시예들에 따른 나노 막대 발광 소자는 다양한 응용이 가능하다. 특히, 나노 막대 발광 소자는 차세대 디스플레이 장치의 화소들의 발광 요소로서 사용될 수 있다. 예를 들어, 도 20은 나노 막대 발광 소자를 이용한 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 보이는 개념도이다. 도 20을 참조하면, 디스플레이 장치(500)는 복수의 제 1 화소 전극(502B), 복수의 제 1 화소 전극(502B)에 대응하는 제 1 공통 전극(503B), 복수의 제 2 화소 전극(502G), 복수의 제 2 화소 전극(502G)에 대응하는 제 2 공통 전극(503G), 복수의 제 3 화소 전극(502R), 복수의 제 3 화소 전극(502B)에 대응하는 제 3 공통 전극(503R), 각각의 제 1 화소 전극(502B)과 제 1 공통 전극(503B) 사이에 연결된 복수의 제 1 나노 막대 발광 소자(100B), 각각의 제 2 화소 전극(502G)과 제 2 공통 전극(503G) 사이에 연결된 복수의 제 2 나노 막대 발광 소자(100G), 및 각각의 제 3 화소 전극(502R)과 제 3 공통 전극(503R) 사이에 연결된 복수의 제 3 나노 막대 발광 소자(100R)를 포함할 수 있다.
예를 들어, 제 1 나노 막대 발광 소자(100B)는 청색광을 방출하도록 구성될 수 있으며, 제 2 나노 막대 발광 소자(100G)는 녹색광을 방출하도록 구성될 수 있고, 제 3 나노 막대 발광 소자(100R)는 적색광을 방출하도록 구성될 수 있다. 또한, 하나의 제 1 화소 전극(502B)은 제 1 공통 전극(503B)과 함께 하나의 청색 서브 화소를 구성하며, 하나의 제 2 화소 전극(502G)은 제 2 공통 전극(503G)과 함께 하나의 녹색 서브 화소를 구성하고, 하나의 제 3 화소 전극(502R)은 제 3 공통 전극(503R)과 함께 하나의 적색 서브 화소를 구성할 수 있다.
도 21a 내지 도 21c는 도 20에 도시된 디스플레이 장치(500)의 제작을 위하여 복수의 제 1 나노 막대 발광 소자(100B)를 제 1 화소 전극(502B)과 제 1 공통 전극(503B) 사이에 배치하는 과정을 예시적으로 보인다.
먼저, 도 21a를 참조하면, 기판(501) 상에 제 1 화소 전극(502B), 제 1 공통 전극(503B), 제 2 화소 전극(502G), 제 2 공통 전극(503G), 제 3 화소 전극(502R), 및 제 3 공통 전극(503R)을 형성한다. 도 21a에 도시되지는 않았지만, 기판(501) 상에 또는 기판(501)의 내부에는 제 1 화소 전극(502B), 제 1 공통 전극(503B), 제 2 화소 전극(502G), 제 2 공통 전극(503G), 제 3 화소 전극(502R), 및 제 3 공통 전극(503R)과 연결되어 제 1 내지 제 3 나노 막대 발광 소자(100B, 100G, 100R)의 점등 동작을 제어하는 구동 회로가 더 배치될 수도 있다. 그런 후, 제 1 화소 전극(502B)과 제 1 공통 전극(503B) 사이의 영역에 복수의 제 1 나노 막대 발광 소자(100B)를 포함하는 용액(10)을 산포시킬 수 있다. 용액(10)의 산포는 잉크젯 프린트 방식이 이용될 수 있으나, 반드시 이에 한정되지는 않는다.
그리고, 도 21b를 참조하면, 제 1 화소 전극(502B)과 제 1 공통 전극(503B) 사이에 전계를 인가한다. 그러면, 복수의 제 1 나노 막대 발광 소자(100B)는 전계에 의해 제 1 화소 전극(502B)과 제 1 공통 전극(503B) 사이에 자가 정렬될 수 있다. 여기서, 용액(10)의 산포와 전계의 인가는 그 순서가 서로 바뀔 수도 있다. 예를 들어, 제 1 화소 전극(502B)과 제 1 공통 전극(503B) 사이에 전계를 인가한 상태에서, 복수의 제 1 나노 막대 발광 소자(100B)를 포함하는 용액(10)을 제 1 화소 전극(502B)과 제 1 공통 전극(503B) 사이의 영역에 산포시킬 수도 있다.
특히, 본 실시예들에 따른 나노 막대 발광 소자들은 높이 방향을 따라 균일한 직경을 갖기 때문에 용이하게 자가 정렬될 수 있다. 나노 막대 발광 소자의 양단의 직경이 크게 다를 경우, 예를 들어, 나노 막대 발광 소자의 단면이 사다리꼴 형태를 갖는 경우, 나노 막대 발광 소자가 굴러갈 때 나노 막대 발광 소자의 양단이 구르는 거리가 다르기 때문에 나노 막대 발광 소자가 일직선 방향으로 이동하지 않는다. 반면, 본 실시예들에 따른 나노 막대 발광 소자들은 높이 방향을 따라 거의 균일한 직경을 갖기 때문에 일직선 방향으로 굴러갈 수 있다. 따라서, 본 실시예들에 따른 나노 막대 발광 소자들을 원하는 위치로 이동시키기가 용이하다.
복수의 제 1 나노 막대 발광 소자(100B)가 자가 정렬되면, 도 21c에 도시된 바와 같이, 제 1 화소 전극(502B) 상에는 제 1 나노 막대 발광 소자(100B)를 전기적 및/또는 물리적으로 안정되게 연결하기 위한 제 1 컨택 전극(505)을 형성하고, 제 1 공통 전극(503B) 상에도 제 1 나노 막대 발광 소자(100B)를 전기적 및/또는 물리적으로 안정되게 연결하기 위한 제 2 컨택 전극(506)을 형성할 수 있다.
도 21a 내지 도 21c에 도시된 과정은, 제 2 나노 막대 발광 소자(100G)를 제 2 화소 전극(502G)과 제 2 공통 전극(503G) 사이에 배치하는 과정과 제 3 나노 막대 발광 소자(100R)를 제 3 화소 전극(502R)과 제 3 공통 전극(503R) 사이에 배치하는 과정에도 동일하게 적용할 수 있다.
상술한 실시예들에 따른 나노 막대 발광 소자는 다양한 크기와 다양한 용도의 디스플레이 장치들에 제한 없이 적용될 수 있다. 예를 들어, 도 22 내지 도 28은 실시예에 따른 나노 막대 발광 소자들이 적용된 다양한 디스플레이 장치들의 예를 보인다. 도 22에 도시된 바와 같이 나노 막대 발광 소자는 모바일폰 또는 스마트폰(510)의 디스플레이 패널에 적용될 수 있고, 도 23에 도시된 바와 같이 태블릿 또는 스마트 태블릿(520)의 디스플레이 패널에 적용될 수 있다. 또한, 실시예들에 따른 나노 막대 발광 소자는 도 24에 도시된 바와 같이 노트북 컴퓨터(530)의 디스플레이 패널에 적용될 수 있고, 도 25에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전(540)의 디스플레이 패널에 적용될 수 있다. 또한, 도 26 및 도 27에 도시된 바와 같이, 나노 막대 발광 소자는 헤드 장착형 디스플레이(HMD, head mounted display)(550), 안경형 디스플레이(glasses-type display) 또는 고글형 디스플레이(goggle-type display)(560) 등에서 사용되는 소형 디스플레이 패널에 적용될 수 있다. 또한, 나노 막대 발광 소자는 도 28에 도시된 바와 같은 사이니지(570), 대형 전광판, 극장 스크린 등에서 사용되는 대형 디스플레이 패널에 적용될 수도 있다.
상술한 나노 막대 발광 소자 및 그 제조 방법, 및 나노 막대 발광 소자를 포함하는 디스플레이 장치는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
100, 200, 300.....나노 막대 발광 소자
101.....기판 102.....희생층
103, 105.....반도체층 104.....발광층
106.....컨택층 107, 108.....전류 통로층
107a, 108a.....전류 차단층 107b, 108b.....도전체층
110.....패시베이션막 111.....절연막
120, 121.....하드 마스크 123.....소프트 마스크
131.....줄무늬 홈 500.....디스플레이 장치

Claims (32)

  1. 제 1 도전형으로 도핑된 제 1 반도체층;
    상기 제 1 반도체층 위에 배치된 발광층; 및
    상기 발광층 위에 배치되며 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층;을 포함하며,
    상기 제 1 반도층의 하부 표면과 상기 제 2 반도체층의 상부 표면 사이의 거리는 2 ㎛ 내지 10 ㎛의 범위를 갖고,
    상기 제 2 반도체층의 상부 표면의 직경과 상기 제 1 반도층의 하부 표면의 직경의 차이는 상기 제 2 반도체층의 상부 표면의 직경의 10% 이하인 나노 막대 발광 소자.
  2. 제 1 항에 있어서,
    상기 제 2 반도체층의 상부 영역의 측면에 형성된 고리 모양의 홈을 포함하며, 상기 제 2 반도체층의 고리 모양의 홈의 직경은 상기 제 2 반도체층의 상부 표면의 직경의 90% 내지 100%인 나노 막대 발광 소자.
  3. 제 1 항에 있어서,
    상기 제 2 반도체층으로부터 상기 제 1 반도체층을 향하는 방향을 따라 상기 나노 막대 발광 소자의 표면에 불규칙하게 형성된 복수의 줄무늬 홈을 포함하며, 상기 나노 막대 발광 소자의 표면으로부터 상기 줄무늬 홈의 바닥까지의 깊이가 10 nm 이하인 나노 막대 발광 소자.
  4. 제 1 항에 있어서,
    상기 발광층의 하부 표면의 중심부와 상기 제 1 반도체층 사이 또는 상기 발광층의 상부 표면의 중심부와 상기 제 2 반도체층 사이에 배치된 도전체층; 및
    상기 도전체층의 측벽을 둘러싸도록 배치된 전류 차단층;을 더 포함하는 나노 막대 발광 소자.
  5. 제 4 항에 있어서,
    상기 전류 차단층은 상기 도전체층의 측면을 산화시켜 형성된 산화물 재료를 포함하는 나노 막대 발광 소자.
  6. 제 4 항에 있어서,
    상기 도전체층은 상기 발광층의 하부 표면의 중심부와 상기 제 1 반도체층 사이에 배치된 제 1 도전체층, 및 상기 발광층의 상부 표면의 중심부와 상기 제 2 반도체층 사이에 배치된 제 2 도전체층을 포함하는 나노 막대 발광 소자.
  7. 제 6 항에 있어서,
    상기 전류 차단층은 상기 발광층의 하부 표면과 상기 제 1 반도체층 사이에서 상기 제 1 도전체층의 측벽을 둘러싸도록 배치된 제 1 전류 차단층, 및 상기 발광층의 상부 표면과 상기 제 2 반도체층 사이에서 상기 제 2 도전체층의 측벽을 둘러싸도록 배치된 제 2 전류 차단층을 포함하는 나노 막대 발광 소자.
  8. 제 4 항에 있어서,
    상기 전류 차단층의 외부 직경은 0.3 ㎛ 내지 1 ㎛의 범위를 갖는 나노 막대 발광 소자.
  9. 제 8 항에 있어서,
    상기 도전체층의 직경은 0.05 ㎛ 이상이고 상기 전류 차단층의 외부 직경보다 작은 나노 막대 발광 소자.
  10. 제 4 항에 있어서,
    상기 전류 차단층의 두께와 상기 도전체층의 두께가 동일한 나노 막대 발광 소자.
  11. 제 10 항에 있어서,
    상기 전류 차단층의 두께는 5 nm 내지 200 nm의 범위를 갖는 나노 막대 발광 소자.
  12. 제 4 항에 있어서,
    상기 도전체층은 AlxGa1-xAs (x > 0.85)을 포함하고, 상기 전류 차단층은 AlOx를 포함하고, 상기 제 1 및 제 2 반도체층은 AlGaInP을 포함하는 나노 막대 발광 소자.
  13. 제 4 항에 있어서,
    상기 제 1 반도체층, 상기 전류 차단층, 상기 발광층, 상기 제 2 반도체층의 측면을 둘러싸도록 배치된 패시베이션막을 더 포함하는 나노 막대 발광 소자.
  14. 제 13 항에 있어서,
    상기 패시베이션막은 AlOx, HfOx, SiNx, SiOx, 및 AlxGa1-xAs (x > 0.9) 중에서 선택된 적어도 하나의 재료를 포함하는 나노 막대 발광 소자.
  15. 제 4 항에 있어서,
    상기 제 2 반도체층, 상기 발광층, 및 상기 전류 차단층의 측면을 둘러싸도록 배치되며, 주입된 중이온(heavy ion)을 포함하는 절연막을 더 포함하는 나노 막대 발광 소자.
  16. 제 15 항에 있어서,
    상기 중이온은 Ar, As, Kr, 및 Xe 중에서 하나 이상을 포함하는 나노 막대 발광 소자.
  17. 복수의 화소 전극;
    상기 복수의 화소 전극에 대응하는 공통 전극; 및
    각각의 화소 전극과 상기 공통 전극 사이에 연결된 복수의 나노 막대 발광 소자;를 포함하며,
    각각의 나노 막대 발광 소자는 제 1 항 내지 제 16 항 중에서 어느 한 항에 따른 나노 막대 발광 소자인 디스플레이 장치.
  18. 반도체 기판 상에 제 1 도전형으로 도핑된 제 1 반도체층, 발광층, 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 제 2 반도체층, 제 1 하드 마스크층, 및 제 2 하드 마스크층을 차례로 적층하는 단계;
    상기 제 2 하드 마스크층 위에 포토레지스트층을 형성하고 상기 포토레지스트층을 패터닝하여 상기 제 2 하드 마스크층의 일부를 노출시키는 단계;
    상기 노출된 제 2 하드 마스크층을 식각하여 상기 제 1 하드 마스크층의 일부를 노출시키는 단계;
    상기 노출된 제 1 하드 마스크층을 건식 식각하여 제 1 하드 마스크를 형성하는 단계;
    상기 제 1 하드 마스크를 이용하여 상기 제 2 반도체층, 상기 발광층, 및 상기 제 1 반도체층을 부분적으로 건식 식각함으로써 복수의 나노 막대 발광 소자를 형성하는 단계;를 포함하며,
    각각의 제 1 하드 마스크는 경사진 측면을 갖도록 형성되며, 상기 제 1 하드 마스크의 밑변에 대한 경사진 측면의 경사각은 80도 이하인, 나노 막대 발광 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 하드 마스크는 상기 제 1 반도체층으로부터 상기 제 2 반도체층까지의 두께에 대해 약 5:1 내지 약 10:1의 두께로 형성되는 나노 막대 발광 소자의 제조 방법.
  20. 제 18 항에 있어서,
    상기 제 2 하드 마스크는 상기 제 1 하드 마스크의 두께에 대해 약 5: 1 내지 약 8:1의 두께로 형성되는 나노 막대 발광 소자의 제조 방법.
  21. 제 18 항에 있어서,
    상기 제 1 반도층의 하부 표면과 상기 제 2 반도체층의 상부 표면 사이의 거리는 2 ㎛ 내지 10 ㎛의 범위를 갖고,
    각각의 나노 막대 발광 소자에서 상기 제 2 반도체층의 상부 표면의 직경과 상기 제 1 반도층의 하부 표면의 직경의 차이는 상기 제 2 반도체층의 상부 표면의 직경의 10% 이하인 나노 막대 발광 소자의 제조 방법.
  22. 제 18 항에 있어서,
    상기 제 2 반도체층의 상부 영역의 측면에 형성된 고리 모양의 홈을 포함하며, 상기 제 2 반도체층의 고리 모양의 홈의 직경은 상기 제 2 반도체층의 상부 표면의 직경의 90% 내지 100%인 나노 막대 발광 소자의 제조 방법.
  23. 제 18 항에 있어서,
    각각의 나노 막대 발광 소자는, 상기 제 2 반도체층으로부터 상기 제 1 반도체층을 향하는 방향을 따라 상기 나노 막대 발광 소자의 표면에 불규칙하게 형성된 복수의 줄무늬 홈을 포함하며, 상기 각각의 나노 막대 발광 소자의 표면으로부터 상기 줄무늬 홈의 바닥까지의 깊이가 10 nm 이하인 나노 막대 발광 소자의 제조 방법.
  24. 제 18 항에 있어서,
    상기 제 1 하드 마스크를 형성하는 단계는 상기 제 1 하드 마스크층의 하부에 있는 제 2 반도체층의 상부를 소정의 깊이로 부분적으로 식각하는 단계를 포함하는 나노 막대 발광 소자의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제 1 하드 마스크를 형성하는 단계는 상기 식각된 제 2 반도체층의 재료를 상기 제 1 하드 마스크의 경사진 측면에 재증착시키는 단계를 더 포함하는 나노 막대 발광 소자의 제조 방법.
  26. 제 25 항에 있어서,
    상기 제 1 하드 마스크를 형성하는 단계는 챔버 내부의 압력을 5 내지 20 mtorr로 유지하면서 아르곤(Ar) 가스를 5 sccm 내지 20 sccm의 유량으로 챔버에 공급하여 수행되는 나노 막대 발광 소자의 제조 방법.
  27. 제 18 항에 있어서,
    상기 제 1 반도체층을 형성하는 단계와 상기 발광층을 형성하는 단계 사이에서 상기 제 1 반도체층 위에 도전체층 재료를 형성하는 단계, 또는 상기 발광층을 형성하는 단계와 상기 제 2 반도체층을 형성하는 단계 사이에서 상기 발광층 위에 도전체층을 형성하는 단계; 및
    상기 제 2 반도체층, 상기 발광층, 및 상기 제 1 반도체층을 부분적으로 건식 식각하는 단계 후에, 상기 산화 공정을 통해 상기 도전체층의 측벽을 산화시켜 상기 도전체층의 측벽을 둘러싸는 전류 차단층을 형성하는 단계;를 더 포함하는 나노 막대 발광 소자의 제조 방법.
  28. 제 27 항에 있어서,
    상기 도전체층은 AlxGa1-xAs (x > 0.85)을 포함하고, 상기 전류 차단층은 AlOx를 포함하고, 상기 제 1 및 제 2 반도체층은 AlGaInP을 포함하는 나노 막대 발광 소자의 제조 방법.
  29. 제 27 항에 있어서,
    상기 제 1 반도체층, 상기 전류 차단층, 상기 발광층, 상기 제 2 반도체층의 측면을 둘러싸는 패시베이션막을 형성하는 단계를 더 포함하는 나노 막대 발광 소자의 제조 방법.
  30. 제 29 항에 있어서,
    상기 패시베이션막은 AlOx, HfOx, SiNx, SiOx, 및 AlxGa1-xAs (x > 0.9) 중에서 선택된 적어도 하나의 재료를 포함하는 나노 막대 발광 소자의 제조 방법.
  31. 제 27 항에 있어서,
    상기 전류 차단층을 형성하는 단계를 수행하기 전에, 상기 제 2 반도체층, 상기 발광층, 상기 도전체층의 측면에 이온을 주입하여 절연막을 형성하는 단계를 더 포함하는 나노 막대 발광 소자의 제조 방법.
  32. 제 18 항에 있어서,
    상기 희생층을 제거하여 상기 복수의 나노 막대 발광 소자를 분리하는 단계를 더 포함하는 나노 막대 발광 소자의 제조 방법.
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