KR20220057344A - 표시장치 및 그 구동방법 - Google Patents

표시장치 및 그 구동방법 Download PDF

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Abstract

본 발명의 실시예들은 표시장치 및 그 구동방법에 관한 것으로서, 더욱 상세하게는, 서브픽셀이 구동 트랜지스터의 바디와 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 제어 트랜지스터와, 구동 트랜지스터의 바디와 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 제어 트랜지스터를 포함함으로써, 구동 트랜지스터의 에스-팩터(S-Factor)를 상향시키면서도, 이동도 및 온-전류 성능도 향상시켜주는 효과가 있다.

Description

표시장치 및 그 구동방법{DISPLAY DEVICE AND DRIVING METHOD OFH THE SAME}
본 발명의 실시예들은 표시장치 및 그 구동방법에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 표시패널에는 다양한 기능의 트랜지스터가 사용되고 있다.
트랜지스터는, 액티브 층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브 층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브 층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브 층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
트랜지스터들의 소자 성능은 이동도, 온-전류, 전류 구동 성능, 또는 서브 임계 스윙 값(S-Factor 라고도 함) 등의 다양한 인자에 의해 표현될 수 있다. 트랜지스터들은 각기 다른 기능이나 용도를 갖게 되며, 이에 따라 트랜지스터들은 해당 기능이나 용도를 충족시켜줄 수 있는 소자 성능을 가질 수 있도록 설계될 필요가 있다.
하지만, 트랜지스터들의 다양한 소자 성능 인자들 중에서, 어느 하나의 소자 성능 인자를 개선시키면 다른 소자 성능 인자가 나빠지는 문제점이 발생하고 있다. 예를 들어, 트랜지스터들의 다양한 소자 성능 인자들 중에서 서브 임계 스윙 값(S-Factor 라고도 함)을 상향시키면, 온-전류 및/또는 이동도가 감소되는 현상이 발생할 수 있다. 특히, 이러한 트랜지스터들이 서브픽셀 내 구동 트랜지스터인 경우, 화상 품질에 큰 영향을 끼칠 수 있기 때문에, 상기 문제점에 대한 해결이 절실한 실정이다.
본 발명의 실시예들은 다양한 소자 성능 인자를 충족시켜줄 수 있는 서브픽셀 회로를 갖는 표시장치 및 그 구동방법을 제공할 수 있다.
본 발명의 실시예들은 서브픽셀 내 구동 트랜지스터의 에스 팩터(S-Factor)를 상향시키면서도, 구동 트랜지스터의 온-전류 및 이동도를 상향시켜 구동 트랜지스터에 대한 개선된 소자 성능들을 보일 수도 있도록 해주는 표시장치 및 그 구동방법을 제공할 수 있다.
본 발명의 실시예들은 서브픽셀 내 구동 트랜지스터의 특성치 편차 보상이 정확하게 이루어지면서도 계조 표현력을 향상시켜줄 수 있는 표시장치 및 그 구동방법을 제공할 수 있다.
본 발명의 실시예들은 다수의 서브픽셀이 배치된 표시패널을 포함하고, 다수의 서브픽셀 각각은, 제1 전극, 발광층 및 제2 전극을 포함하는 발광소자와, 발광소자를 구동하며 제1 노드, 제2 노드 및 제3 노드를 포함하는 구동 트랜지스터와, 구동 트랜지스터의 바디와 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 제어 트랜지스터와, 구동 트랜지스터의 바디와 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 제어 트랜지스터를 포함하는 표시장치를 제공할 수 있다.
제1 제어 트랜지스터가 턴-온 상태일 때, 제2 제어 트랜지스터는 턴-오프 상태일 수 있다. 제2 제어 트랜지스터가 턴-온 상태일 때, 제1 제어 트랜지스터는 턴-오프 상태일 수 있다.
발광소자가 발광하기 전의 구동 기간은 구동 트랜지스터의 바디가 구동 트랜지스터의 제1 노드와 전기적으로 연결된 기간을 포함할 수 있다. 발광소자가 발광하는 기간은 구동 트랜지스터의 바디가 구동 트랜지스터의 제2 노드와 전기적으로 연결된 기간을 포함할 수 있다.
본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 제1 스캔 신호 라인으로부터 전달되는 제1 스캔 신호에 응답하여 구동 트랜지스터의 제1 노드와 구동 트랜지스터의 제3 노드 간의 연결을 제어하는 제1 스캔 트랜지스터를 더 포함할 수 있다.
제1 제어 트랜지스터의 소스 노드 또는 드레인 노드는 구동 트랜지스터의 바디와 전기적으로 연결될 수 있다. 제1 제어 트랜지스터의 드레인 노드 또는 소스 노드는 구동 트랜지스터의 제1 노드와 전기적으로 연결될 수 있다. 제1 제어 트랜지스터의 게이트 노드는 제1 스캔 신호 라인과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 제1 발광 제어 신호 라인으로부터 전달된 제1 발광 제어 신호에 응답하여 구동 트랜지스터의 제3 노드와 구동 전압 라인 간의 연결을 제어하는 제1 발광 제어 트랜지스터와, 제2 스캔 신호 라인으로부터 전달된 제2 스캔 신호에 응답하여 구동 트랜지스터의 제2 노드와 데이터 라인 간의 연결을 제어하는 제2 스캔 트랜지스터를 더 포함할 수 있다.
제2 제어 트랜지스터의 소스 노드 또는 드레인 노드는 구동 트랜지스터의 바디와 전기적으로 연결되고, 제2 제어 트랜지스터의 드레인 노드 또는 소스 노드는 구동 트랜지스터의 제2 노드와 전기적으로 연결되고, 제2 제어 트랜지스터의 게이트 노드는 제1 스캔 신호 라인 및 제2 스캔 신호 라인과 다른 제3 스캔 신호 라인과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 제2 발광 제어 신호 라인으로부터 전달된 제2 발광 제어 신호에 응답하여 발광소자의 제1 전극과 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 발광 제어 트랜지스터를 더 포함할 수 있다.
제2 제어 트랜지스터의 소스 노드 또는 드레인 노드는 구동 트랜지스터의 바디와 전기적으로 연결되고, 제2 제어 트랜지스터의 드레인 노드 또는 소스 노드는 구동 트랜지스터의 제2 노드와 전기적으로 연결되고, 제2 제어 트랜지스터의 게이트 노드는 제2 발광 제어 신호 라인과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 발광소자의 제1 전극과 초기화 전압 라인 간의 연결을 제어하는 초기화 트랜지스터를 더 포함할 수 있다. 여기서, 초기화 트랜지스터의 게이트 노드는 제1 스캔 신호 라인과 전기적으로 연결될 수 있다.
제1 제어 트랜지스터가 턴-온 상태일 때, 구동 트랜지스터는 더블 게이트로 동작할 수 있다.
본 발명의 실시예들은, 다수의 서브픽셀이 배치된 표시패널을 포함하고, 다수의 서브픽셀 각각은, 제1 전극, 발광층 및 제2 전극을 포함하는 발광소자; 및 발광소자를 구동하며, 제1 노드, 제2 노드 및 제3 노드를 포함하는 구동 트랜지스터를 포함하고, 발광소자가 미 발광할 때, 구동 트랜지스터의 바디는 구동 트랜지스터의 제1 노드와 전기적으로 연결되고, 발광소자가 발광할 때, 구동 트랜지스터의 바디는 구동 트랜지스터의 제2 노드와 전기적으로 연결되는 표시장치를 제공할 수 있다.
본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 구동 트랜지스터의 바디와 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 제어 트랜지스터와, 구동 트랜지스터의 바디와 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 제어 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 제1 스캔 신호 라인으로부터 전달되는 제1 스캔 신호에 응답하여 구동 트랜지스터의 제1 노드와 구동 트랜지스터의 제3 노드 간의 연결을 제어하는 제1 스캔 트랜지스터와, 제2 스캔 신호 라인으로부터 전달된 제2 스캔 신호에 응답하여 구동 트랜지스터의 제2 노드와 데이터 라인 간의 연결을 제어하는 제2 스캔 트랜지스터와, 제1 발광 제어 신호 라인으로부터 전달된 제1 발광 제어 신호에 응답하여 구동 트랜지스터의 제3 노드와 구동 전압 라인 간의 연결을 제어하는 제1 발광 제어 트랜지스터를 더 포함할 수 있다.
제1 제어 트랜지스터의 게이트 노드는 제1 스캔 신호 라인과 전기적으로 연결될 수 있다. 제2 제어 트랜지스터의 게이트 노드는 제1 스캔 신호 라인 및 제2 스캔 신호 라인과 다른 제3 스캔 신호 라인과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 제1 스캔 신호 라인으로부터 전달되는 제1 스캔 신호에 응답하여 구동 트랜지스터의 제1 노드와 구동 트랜지스터의 제3 노드 간의 연결을 제어하는 제1 스캔 트랜지스터와, 제2 스캔 신호 라인으로부터 전달된 제2 스캔 신호에 응답하여 구동 트랜지스터의 제2 노드와 데이터 라인 간의 연결을 제어하는 제2 스캔 트랜지스터와, 제1 발광 제어 신호 라인으로부터 전달된 제1 발광 제어 신호에 응답하여 구동 트랜지스터의 제3 노드와 구동 전압 라인 간의 연결을 제어하는 제1 발광 제어 트랜지스터와, 제2 발광 제어 신호 라인으로부터 전달된 제2 발광 제어 신호에 응답하여 발광소자의 제1 전극과 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 발광 제어 트랜지스터를 더 포함할 수 있다.
제1 제어 트랜지스터의 게이트 노드는 제1 스캔 신호 라인과 전기적으로 연결될 수 있다. 제2 제어 트랜지스터의 게이트 노드는 제2 발광 제어 신호 라인과 전기적으로 연결될 수 있다.
다수의 서브픽셀 각각은, 발광소자의 제1 전극과 초기화 전압 라인 간의 연결을 제어하는 초기화 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예들은, 구동 트랜지스터의 제1 노드에 제1 전압을 인가하는 제1 단계와, 구동 트랜지스터의 제2 노드에 제2 전압을 인가하는 제2 단계와, 발광소자가 발광하는 제3 단계를 포함하는 표시장치의 구동방법을 제공할 수 있다.
제1 단계 및 제2 단계가 진행되는 동안, 구동 트랜지스터의 바디가 구동 트랜지스터의 제1 노드와 전기적으로 연결된 기간이 존재할 수 있다. 제3 단계가 진행되는 동안, 구동 트랜지스터의 바디가 구동 트랜지스터의 제2 노드와 전기적으로 연결된 기간이 존재할 수 있다.
본 발명의 실시예들에 의하면, 다양한 소자 성능 인자를 충족시켜줄 수 있는 서브픽셀 회로를 갖는 표시장치 및 그 구동방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 서브픽셀 내 구동 트랜지스터의 에스 팩터(S-Factor)를 상향시키면서도, 구동 트랜지스터의 온-전류 및 이동도를 상향시켜 구동 트랜지스터에 대한 개선된 소자 성능들을 보일 수도 있도록 해주는 표시장치 및 그 구동방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 서브픽셀 내 구동 트랜지스터의 특성치 편차 보상이 정확하게 이루어지면서도 계조 표현력을 향상시켜줄 수 있는 표시장치 및 그 구동방법을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 2가지 구동상태를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 2가지 구동상태와 2가지 제어 트랜지스터를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 표시장치의 구동 흐름도이다.
도 5는 본 발명의 실시예들에 따른 표시장치에 포함된 서브픽셀의 등가회로이다.
도 6은 도 5의 서브픽셀에 대한 구동 타이밍도이다.
도 7은 도 5의 서브픽셀의 구동 시, 초기화 단계에서 서브픽셀을 나타낸 도면이다.
도 8은 도 5의 서브픽셀의 구동 시, 샘플링 앤 쓰기 단계에서 서브픽셀을 나타낸 도면이다.
도 9는 도 5의 서브픽셀의 구동 시, 발광 단계에서 서브픽셀을 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 표시장치에 포함된 서브픽셀의 등가회로이다.
도 11은 도 10의 서브픽셀에 대한 구동 타이밍도이다.
도 12는 도 10의 서브픽셀의 구동 시, 초기화 단계에서 서브픽셀을 나타낸 도면이다.
도 13은 도 10의 서브픽셀의 구동 시, 샘플링 앤 쓰기 단계에서 서브픽셀을 나타낸 도면이다.
도 14는 도 10의 서브픽셀의 구동 시, 발광 단계에서 서브픽셀을 나타낸 도면이다.
도 15는 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 샘플링 앤 쓰기 단계에서, 제1 제어 트랜지스터에 의해, 구동 트랜지스터의 소자 성능과 보상 성능이 향상되는 효과를 설명하기 위한 그래프이다.
도 16은 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 발광 단계에서, 제2 제어 트랜지스터에 의해, 구동 트랜지스터의 소자 성능과 계조 표현력이 향상되는 효과를 설명하기 위한 그래프이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시예들에 따른 표시장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시영역(DA)과 영상이 표시되지 않고 표시영역(DA)과 다른 비-표시영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시영역(DA)에는 이미지를 표시하기 위한 다수의 서브픽셀(SP)이 배치되고, 비-표시영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템(150))로부터 수신한다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE), 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 가요성 인쇄회로 등에 실장되고, 인쇄회로기판, 가요성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다. 컨트롤러(140)는 하나 이상의 레지스터 등의 기억매체를 포함할 수 있다.
도 1을 참조하면, 본 실시예들에 따른 표시장치(100)의 표시패널(110)에 배치된 각 서브픽셀(SP)은 발광소자(ED), 발광소자(ED)를 구동하는 구동 트랜지스터(DRT), 및 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
도 1을 참조하면, 발광소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
도 1을 참조하면, 구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 포함하고, 제4 노드(N4)를 더 포함할 수 있다. 구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)에는 구동 전압(EVDD)이 인가될 수 있다.
도 1을 참조하면, 구동 트랜지스터(DRT)는 4 단자 소자일 수 있다. 구동 트랜지스터(DRT)의 제4 노드(N4)는 구동 트랜지스터(DRT)의 바디(Body)일 수 있다. 여기서, 구동 트랜지스터(DRT)의 바디(N4)는 빛을 차단하는 라이트 쉴드(LS: Light Shield)일 수 있다.
구동 트랜지스터(DRT)는 n형 트랜지스터 또는 p형 트랜지스터일 수 있다. 아래에서는, 구동 트랜지스터(DRT)가 n형 트랜지스터인 것으로 가정한다. 예를 들어, 구동 트랜지스터(DRT)는 반도체층이 산화물 반도체로 구성된 산화물 트랜지스터일 수 있다.
도 1을 참조하면, 발광소자(ED)의 제1 전극(E1)은 다수의 서브픽셀(SP) 각각에 위치하는 픽셀 전극으로서 애노드 전극일 수 있다. 제1 전극(E1)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.
도 1을 참조하면, 발광소자(ED)의 제2 전극(E2)은 다수의 서브픽셀(SP)에 공통으로 존재하는 공통 전극으로서 캐소드 전극일 수 있다. 제2 전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다.
도 1을 참조하면, 스토리지 캐패시터(st)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브픽셀(SP)은 발광할 수 있다.
전술한 바와 같이, 본 실시예들에 따른 표시장치(100)는 표시패널(110)에 배치된 각 서브픽셀(SP)이 발광소자(ED)을 통해 빛을 스스로 내는 자발광 디스플레이이다. 예를 들어, 본 실시예들에 따른 표시장치(100)는 OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
한편, 본 발명의 실시예들에 따른 표시장치(100)는, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)의 소자 성능을 나타내는 지표로서, 온-전류(On-current), 이동도, 또는 서브 임계 스윙 값(SS) 등이 있다.
여기서, 구동 트랜지스터(DRT)의 온-전류(On-current)는 구동 트랜지스터(DRT)의 제1 노드(N1)에 턴-온 레벨의 전압이 인가된 경우, 구동 트랜지스터(DRT)를 통해 흐르는 전류를 의미할 수 있다.
구동 트랜지스터(DRT)의 이동도는 가해진 전기장에 대한 전자의 표류 속도로서 구동 트랜지스터(DRT)의 채널을 통해 흐르는 전자의 이동 속도를 의미할 수 있다.
서브 임계 스윙 값(SS)은 에스-팩터(S-Factor)라고도 하며, 다음과 같은 정의를 갖는다. 구동 트랜지스터(DRT)의 게이트 전극(N1)과 소스 전극(N2) 사이의 전압(Vgs)이 증가함에 따라, 구동 트랜지스터(DRT)의 드레인-소스 전류(Ids)는 문턱전압(Vth) 이하의 전압에 대해 대략 Ids ∝ (Vgs-Vth)^2의 관계로 증가하는데, 이 때 Ids를 10배 증가시키는데 필요한 Vgs 값을 서브 임계 스윙 값(SS)이라고 한다. 서브 임계 스윙 값은 에스-팩터(S-Factor)라고도 한다. 보다 간단하게 설명하면, 구동 트랜지스터(DRT)의 게이트 전극(N1)에 인가되는 게이트 전압이 변함에 따라, 구동 트랜지스터(DRT)에 흐르는 드레인 전류를 변할 때, 서브 임계 스윙 값(SS)은 게이트 전압의 변화량에 대한 드레인 전류의 변화량(Vgs-Ids 그래프의 기울기)의 역수가 될 수 있다. 이러한 서브 임계 스윙 값(SS)이 작을수록 해당 구동 트랜지스터(DRT)는 작은 전압으로 작동 시킬 수 있으므로 소비전력 측정에서 유리한 소자일 수 있다. 스트레스를 받은 구동 트랜지스터(DRT)의 경우, 문턱전압이 증가하고 서브 임계 스윙 값(SS)이 커질 수 있다. 즉 계면에 트랩되는 전하가 생길수록 구동 트랜지스터(DRT)의 동작 특성이 나빠져 온(on) 상태의 전류를 만들어주기 위해 더 많은 전압이 필요하게 된다.
한편, 구동 트랜지스터(DRT)의 에스-팩터(S-Factor)를 상향시키게 되면, 구동 트랜지스터(DRT)의 온-전류 및 이동도가 감소할 수 있다. 특히, 구동 트랜지스터(DRT)를 산화물 반도체 트랜지스터로 구성하는 경우, 에스-팩터(S-Factor)를 상향시키면, 온-전류 및 이동도가 감소할 수 있다.
한편, 본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)의 구동 트랜지스터(DRT)의 특성치는 구동 시간이 길어짐에 따라 변화할 수 있다. 서브픽셀들(SP)은 구동 시간이 서로 다를 수 있다. 이로 인해, 구동 트랜지스터들(DRT) 간의 특성치 편차가 발생할 수 있으며, 이에 따라 화상 품질 저하가 발생할 수 있다.
따라서, 본 발명의 실시예들에 따른 표시장치(100)는 구동 트랜지스터(DRT)의 특성치 또는 그 변화를 센싱하여 구동 트랜지스터들(DRT) 간의 특성치 편차를 보상해주는 기능을 제공할 수 있다.
구동 트랜지스터(DRT)의 에스-팩터(S-Factor)를 상향시키면, 구동 트랜지스터(DRT)의 소자 성능으로서 온-전류 및 이동도가 저하된다. 이로 인해, 구동 트랜지스터(DRT)의 특성치 또는 그 변화에 대한 센싱 정확도가 낮아지고, 구동 트랜지스터들(DRT) 간의 특성치 편차를 보상해주는 정도도 낮아질 수 있다.
도 2는 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 2가지 구동 상태를 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 구동 상태는 발광소자(ED)가 발광하지 않는 미 발광 상태와, 발광소자(ED)가 발광하는 발광 상태 중 하나일 수 있다.
도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)의 소자 성능(예: 온-전류(On-current), 이동도 등)을 향상시키기 위하여, 발광소자(ED)가 발광하지 않는 미 발광 상태일 때, 구동 트랜지스터(DRT)의 바디(N4)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다.
도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)의 소자 성능(예: 서브 임계 스윙 값(SS: Subthreshold Swing) 등)을 향상시키기 위하여, 발광소자(ED)가 발광하는 발광 상태일 때, 구동 트랜지스터(DRT)의 바디(N4)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 2가지 구동 상태와 2가지 제어 트랜지스터(CT1, CT2)를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 다수의 서브픽셀(SP) 각각은, 구동 트랜지스터(DRT)의 바디(N4)와 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어하기 위하여 제1 제어 트랜지스터(CT1)를 더 더 포함할 수 있다.
도 3을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 다수의 서브픽셀(SP) 각각은, 구동 트랜지스터(DRT)의 바디(N4)와 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어하기 위하여 제2 제어 트랜지스터(CT2)를 더 포함할 수 있다.
도 3을 참조하면, 발광소자(ED)가 발광하지 않는 미 발광 상태일 때, 제1 제어 트랜지스터(CT1)가 턴-온 되면, 구동 트랜지스터(DRT)의 바디(N4)와 구동 트랜지스터(DRT)의 제1 노드(N1)가 전기적으로 연결될 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 바디(N4)와 구동 트랜지스터(DRT)의 제1 노드(N1)가 2개의 게이트 전극 역할을 할 수 있다. 따라서, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)는 더블 게이트(Double Gate)로 동작하게 됨으로써, 온-전류(On-current) 및 이동도 등의 소자 성능이 향상될 수 있다.
도 3을 참조하면, 발광소자(ED)가 발광하지 않는 미 발광 상태일 때, 제1 제어 트랜지스터(CT1)가 턴-온 상태(ON)이면, 제2 제어 트랜지스터(CT2)는 턴-오프 상태(OFF)이다.
도 3을 참조하면, 발광소자(ED)가 발광하는 발광 상태일 때, 제2 제어 트랜지스터(CT2)가 턴-온 되면, 구동 트랜지스터(DRT)의 바디(N4)와 구동 트랜지스터(DRT)의 제2 노드(N2)가 전기적으로 연결될 수 있다. 이에 따라, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)는 서브 임계 스윙 값(SS) 등의 소자 성능이 향상될 수 있다.
도 3을 참조하면, 발광소자(ED)가 발광하는 발광 상태일 때, 제2 제어 트랜지스터(CT2)가 턴-온 상태(ON)이면, 제1 제어 트랜지스터(CT1)는 턴-오프 상태(OFF)이다.
도 3을 참조하면, 제1 제어 트랜지스터(CT1) 및 제2 제어 트랜지스터(CT2)가 동시에 턴-온 상태일 수 없다. 어느 한 시점에, 제1 제어 트랜지스터(CT1) 및 제2 제어 트랜지스터(CT2) 중 하나가 턴-온 상태이면, 나머지는 턴-오프 상태일 수 있다. 즉, 제1 제어 트랜지스터(CT1)가 턴-온 상태일 때, 제2 제어 트랜지스터(CT2)는 턴-오프 상태일 수 있다. 제2 제어 트랜지스터(CT2)가 턴-온 상태일 때, 제1 제어 트랜지스터(CT1)는 턴-오프 상태일 수 있다.
도 4는 본 발명의 실시예들에 따른 표시장치(100)의 구동 흐름도이다.
도 4를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 구동 방법은 스토리지 캐패시터(Cst)의 양 단 중 적어도 하나에 디스플레이 구동에 필요한 일정 전압을 인가하는 초기화(Initialization) 단계(S10)와, 구동 트랜지스터(DRT)의 특성치(예: 문턱전압)이 센싱되고 보상되는 샘플링 앤 쓰기(Sampling and Writing) 단계(S20)와, 발광소자(ED)가 발광하는 발광 단계(S30) 등을 포함할 수 있다.
예를 들어, 초기화 단계(S10)에서, 표시장치(100)는 구동 트랜지스터(DRT)의 제1 노드(N1)에 제1 전압(예: 구동 전압(EVDD))을 인가할 수 있다. 샘플링 앤 쓰기 단계(S20)에서, 표시장치(100)는 구동 트랜지스터(DRT)의 제2 노드(N2)에 제2 전압(예: 데이터 전압(Vdata))을 인가할 수 있다. 발광 단계(S30)에서, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 상승하여, 발광소자(ED)로 구동전류가 흐르게 되어, 발광소자(ED)가 발광할 수 있다.
도 4를 참조하면, 초기화 단계(S10) 및 샘플링 앤 쓰기 단계(S20)가 진행되는 동안(즉, 도 2 및 도 3의 미 발광 상태인 기간 동안), 구동 트랜지스터(DRT)의 바디(N4)가 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결된 기간이 존재할 수 있다.
도 4를 참조하면, 발광 단계(S30)가 진행되는 동안(즉, 도 2 및 도 3의 발광 상태인 기간 동안), 구동 트랜지스터(DRT)의 바디(N4)가 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결된 기간이 존재할 수 있다.
아래에서는, 제1 및 제2 제어 트랜지스터(CT1, CT2)가 활용될 수 있는 서브픽셀(SP)의 구조에 대하여, 더욱 상세하게 설명한다.
도 5는 본 발명의 실시예들에 따른 표시장치(100)에 포함된 서브픽셀(SP)의 등가회로이다.
도 5를 참조하면, 다수의 서브픽셀(SP) 각각은, 제1 전극(E1), 발광층(EL) 및 제2 전극(E2)을 포함하는 발광소자(ED)와, 발광소자(ED)를 구동하며, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 포함하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 바디(N4)와 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어하는 제1 제어 트랜지스터(CT1)와, 구동 트랜지스터(DRT)의 바디(N4)와 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어하는 제2 제어 트랜지스터(CT2) 등을 포함할 수 있다.
구동 트랜지스터(DRT)는 4 단자 소자일 수 있다. 구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 포함하고, 제4 노드(N4)를 더 포함할 수 있다. 구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)에는 구동 전압(EVDD)이 인가될 수 있다.
구동 트랜지스터(DRT)의 제4 노드(N4)는 구동 트랜지스터(DRT)의 바디(Body)일 수 있다. 여기서, 구동 트랜지스터(DRT)의 바디(N4)는 빛을 차단하는 라이트 쉴드(LS: Light Shield)일 수 있다.
구동 트랜지스터(DRT)는 n형 트랜지스터 또는 p형 트랜지스터일 수 있다. 아래에서는, 구동 트랜지스터(DRT)가 n형 트랜지스터인 것으로 가정한다.
발광소자(ED)의 제1 전극(E1)은 다수의 서브픽셀(SP) 각각에 위치하는 픽셀 전극으로서 애노드 전극일 수 있다. 제1 전극(E1)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.
발광소자(ED)의 제2 전극(E2)은 다수의 서브픽셀(SP)에 공통으로 존재하는 공통 전극으로서 캐소드 전극일 수 있다. 제2 전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다.
도 5를 참조하면, 다수의 서브픽셀(SP) 각각은, 제1 스캔 신호 라인(SCL1)으로부터 전달되는 제1 스캔 신호(SC1)에 응답하여 구동 트랜지스터(DRT)의 제1 노드(N1)와 구동 트랜지스터(DRT)의 제3 노드(N3) 간의 연결을 제어하는 제1 스캔 트랜지스터(SCT1)를 더 포함할 수 있다.
도 5를 참조하면, 다수의 서브픽셀(SP) 각각은, 제1 발광 제어 신호 라인(EML1)으로부터 전달된 제1 발광 제어 신호(EM1)에 응답하여 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 간의 연결을 제어하는 제1 발광 제어 트랜지스터(EMT1)를 더 포함할 수 있다.
도 5를 참조하면, 다수의 서브픽셀(SP) 각각은, 제2 스캔 신호 라인(SCL2)으로부터 전달된 제2 스캔 신호(SC2)에 응답하여 구동 트랜지스터(DRT)의 제2 노드(N2)와 데이터 라인(DL) 간의 연결을 제어하는 제2 스캔 트랜지스터(SCT2)를 더 포함할 수 있다.
도 5를 참조하면, 다수의 서브픽셀(SP) 각각은 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결되는 스토리지 캐패시터(Cst)를 더 포함할 수 있다. 스토리지 캐패시터(st)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브픽셀(SP)은 발광할 수 있다.
도 5를 참조하면, 제1 제어 트랜지스터(CT1)가 턴-온 상태일 때, 제2 제어 트랜지스터(CT2)는 턴-오프 상태일 수 있다. 제2 제어 트랜지스터(CT2)가 턴-온 상태일 때, 제1 제어 트랜지스터(CT1)는 턴-오프 상태일 수 있다.
도 5를 참조하면, 발광소자(ED)가 발광하기 전의 구동 기간(S10, S20), 구동 트랜지스터(DRT)의 바디(N4)가 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결된 기간을 포함할 수 있다.
도 5를 참조하면, 발광소자(ED)가 발광하는 기간(S30)은 구동 트랜지스터(DRT)의 바디(N4)가 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결된 기간을 포함할 수 있다.
제1 제어 트랜지스터(CT1)는 다음과 같은 연결 구조를 갖는다.
제1 제어 트랜지스터(CT1)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 바디(N4)와 전기적으로 연결될 수 있다.
제1 제어 트랜지스터(CT1)의 드레인 노드 또는 소스 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다.
제1 제어 트랜지스터(CT1)의 게이트 노드는 제1 스캔 신호 라인(SCL1)과 전기적으로 연결될 수 있다. 따라서, 제1 제어 트랜지스터(CT1)는 제1 스캔 트랜지스터(SCT1)와 동일한 타이밍에 턴-온 되고 턴-오프 될 수 있다.
제1 제어 트랜지스터(CT1)가 턴-온 상태일 때, 구동 트랜지스터(DRT)의 제4 노드(N4)인 바디는, 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)와 전기적으로 연결되어, 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)와 등 전위 상태를 갖는다. 따라서, 제1 제어 트랜지스터(CT1)가 턴-온 상태일 때, 구동 트랜지스터(DRT)는 더블 게이트로 동작할 수 있다.
제2 제어 트랜지스터(CT2)는 다음과 같은 연결 구조를 갖는다.
제2 제어 트랜지스터(CT2)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 바디(N4)와 전기적으로 연결될 수 있다.
제2 제어 트랜지스터(CT2)의 드레인 노드 또는 소스 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.
제2 제어 트랜지스터(CT2)의 게이트 노드는 제1 스캔 신호 라인(SCL1) 및 제2 스캔 신호 라인(SCL2)과 다른 제3 스캔 신호 라인(SCL3)과 전기적으로 연결될 수 있다.
제3 스캔 신호 라인(SCL3)로부터 제2 제어 트랜지스터(CT2)의 게이트 노드에 전달되는 제3 스캔 신호(SC3)는, 제1 스캔 신호(SC1) 및 제2 스캔 신호(SC2)와 서도 다른 타이밍에 턴-온 레벨 전압 구간을 갖는 게이트 신호일 수 있다.
도 6은 도 5의 서브픽셀(SP)에 대한 구동 타이밍도이고, 도 7은 도 5의 서브픽셀(SP)의 구동 시, 초기화 단계(S10)에서 서브픽셀(SP)을 나타낸 도면이고, 도 8은 도 5의 서브픽셀(SP)의 구동 시, 샘플링 앤 쓰기 단계(S20)에서 서브픽셀(SP)을 나타낸 도면이고, 도 9는 도 5의 서브픽셀(SP)의 구동 시, 발광 단계(S30)에서 서브픽셀(SP)을 나타낸 도면이다.
도 6을 참조하면, 다수의 서브픽셀(SP) 각각의 구동 기간은 제1 기간(S10), 제2 기간(S20) 및 제3 기간(S30)을 포함할 수 있다. 여기서, 제1 기간(S10)은 초기화 기간이고, 제2 기간(S20)은 샘플링 앤 쓰기 기간이고, 제3 기간(S30)은 발광 기간이다.
도 6 및 도 7을 참조하면, 제1 기간(S10)은 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1) 및 제1 발광 제어 트랜지스터(EMT1)가 턴-온 상태인 기간을 포함할 수 있다.
도 6 및 도 7을 참조하면, 제1 기간(S10) 동안, 제2 제어 트랜지스터(CT1) 및 제2 스캔 트랜지스터(SCT2)는 턴-오프 상태이다.
도 6 및 도 7을 참조하면, 제1 기간(S10) 동안, 구동 전압(EVDD)은 턴-온 된 제1 발광 제어 트랜지스터(EMT1)를 통해 제3 노드(N3)에 인가된다. 제3 노드(N3)에 인가된 구동 전압(EVDD)은 턴-온 된 제1 스캔 트랜지스터(SCT1)를 통해 제1 노드(N1)에 인가될 수 있다. 즉, 제1 기간(S10) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)와 연결된 스토리지 캐패시터(Cst)의 한 전극이 구동 전압(EVDD)으로 초기화될 수 있다.
도 6 및 도 7을 참조하면, 제1 기간(S10) 동안, 제1 노드(N1)에 인가된 구동 전압(EVDD)은 턴-온 된 제1 제어 트랜지스터(CT1)를 통해 구동 트랜지스터(DRT)의 바디(N4)에 인가될 수 있다.
도 6 및 도 8을 참조하면, 제2 기간(S20)은, 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1) 및 제2 스캔 트랜지스터(SCT2)가 턴-온 상태인 기간(S21)과, 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제2 제어 트랜지스터(CT2), 제2 스캔 트랜지스터(SCT2) 및 제1 발광 제어 트랜지스터(EMT1) 모두가 턴-오프 상태인 기간(S22)을 포함할 수 있다.
S21 단계에서, 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1) 및 제2 스캔 트랜지스터(SCT2)가 턴-온 상태이고, 제1 발광 제어 트랜지스터(EMT1) 및 제2 제어 트랜지스터(CT2)는 턴-오프 상태일 수 있다.
S21 단계에서, 제1 제어 트랜지스터(CT1)가 턴-온 상태이므로, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제4 노드(N4)가 동일한 전압 상태를 갖게 된다. 즉, 구동 트랜지스터(DRT)의 제4 노드(N4)인 바디가 제1 노드(N1)와 같이 게이트 전극 역할을 하게 된다. 따라서, S21 단계에서, 구동 트랜지스터(DRT)는 더블 게이트로 동작을 할 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 온-전류 및 이동도가 높아질 수 있다.
S21 단계에서, 데이터 구동 회로(120)에서 데이터 라인(DL)으로 출력된 데이터 전압(Vdata)은, 턴-온 된 제2 스캔 트랜지스터(SCT2)를 통해, 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가될 수 있다. 즉, S21 단계에서, 스토리지 캐패시터(Cst)의 다른 전극이 데이터 전압(Vdata)으로 쓰기(Writing)가 될 수 있다.
S22 단계에서, 제2 스캔 트랜지스터(SCT2)는 턴-온 상태이고, 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제2 제어 트랜지스터(CT2) 및 제1 발광 제어 트랜지스터(EMT1) 모두가 턴-오프 상태일 수 있다.
이에 따라, 구동 트랜지스터(DRT)의 제2 노드(N2)는 데이터 전압(Vdata)이 인가된 정전압 상태일 수 있고, 구동 트랜지스터(DRT)의 제1 노드(N1)는 플로팅 전압 상태를 가질 수 있다. 이때, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압 상태는 구동 트랜지스터(DRT)의 문턱전압에 따라 변화하게 된다. 이는 구동 트랜지스터(DRT)의 문턱전압이 내부적으로 보상되는 현상이다.
S23 단계에서, 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제2 제어 트랜지스터(CT2), 제2 스캔 트랜지스터(SCT2) 및 제1 발광 제어 트랜지스터(EMT1) 모두가 턴-오프 상태일 수 있다. S23 단계가 진행되면, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 변할 수 있다.
도 6 및 도 9를 참조하면, 제3 기간(S30)은 제1 발광 제어 트랜지스터(EMT1) 및 제2 제어 트랜지스터(CT2)가 턴-온 상태인 기간을 포함할 수 있다. 제3 기간(S30) 동안, 제1 발광 제어 트랜지스터(EMT1) 및 제2 제어 트랜지스터(CT2)가 턴-온 상태이고, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 제1 제어 트랜지스터(CT1)는 턴-오프 상태이다.
도 6 및 도 9를 참조하면, 제3 기간(S30) 동안, 제2 제어 트랜지스터(CT2)가 턴-온 상태이므로, 구동 트랜지스터(DRT)의 제4 노드(N4)인 바디와 구동 트랜지스터(DRT)의 제2 노드(N2)인 소스 노드가 전기적으로 연결될 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 서브 임계 스윙 값(SS)인 에스-팩터(S-Factor)이 상향될 수 있다. 따라서, 계조 표현력이 향상될 수 있다.
전술한 바와 같이, 제1 제어 트랜지스터(CT1)가 턴-온 상태일 때(S10, S20), 제2 제어 트랜지스터(CT2)는 턴-오프 상태이다. 제2 제어 트랜지스터(CT2)가 턴-온 상태일 때(S30), 제1 제어 트랜지스터(CT1)는 턴-오프 상태이다.
서브픽셀(SP)의 구동 기간은, 발광소자(ED)가 발광하기 전(S10, S20), 구동 트랜지스터(DRT)의 바디(N4)가 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결된 기간을 포함할 수 있다.
서브픽셀(SP)의 구동 기간은, 발광소자(ED)가 발광하는 동안(S30), 구동 트랜지스터(DRT)의 바디(N4)가 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결된 기간을 포함할 수 있다.
도 5 내지 도 9를 참조하면, 제1 스캔 트랜지스터(SCT1)가 턴-온 상태 또는 발광소자(ED)가 미 발광할 때(S10, S20), 구동 트랜지스터(DRT)의 바디(N4)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다.
도 5 내지 도 9를 참조하면, 발광소자(ED)가 발광할 때(S30), 구동 트랜지스터(DRT)의 바디(N4)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.
도 10은 본 발명의 실시예들에 따른 표시장치(100)에 포함된 서브픽셀(SP)의 등가회로이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에 포함된 다수의 서브픽셀(SP) 각각은, 제1 전극(E1), 발광층(EL) 및 제2 전극(E2)을 포함하는 발광소자(ED)와, 발광소자(ED)를 구동하며, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 포함하는 구동 트랜지스터(DRT)와, 제1 스캔 신호 라인(SCL1)으로부터 전달되는 제1 스캔 신호(SC1)에 응답하여 구동 트랜지스터(DRT)의 제1 노드(N1)와 구동 트랜지스터(DRT)의 제3 노드(N3) 간의 연결을 제어하는 제1 스캔 트랜지스터(SCT1)와, 제2 스캔 신호 라인(SCL2)으로부터 전달된 제2 스캔 신호(SC2)에 응답하여 구동 트랜지스터(DRT)의 제2 노드(N2)와 데이터 라인(DL) 간의 연결을 제어하는 제2 스캔 트랜지스터(SCT2)와, 제1 발광 제어 신호 라인(EML1)으로부터 전달된 제1 발광 제어 신호(EM1)에 응답하여 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 간의 연결을 제어하는 제1 발광 제어 트랜지스터(EMT1)를 포함할 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에 포함된 다수의 서브픽셀(SP) 각각은, 제2 발광 제어 신호 라인(EML2)으로부터 전달된 제2 발광 제어 신호(EM2)에 응답하여 발광소자(ED)의 제1 전극(E1)과 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어하는 제2 발광 제어 트랜지스터(EMT2)를 더 포함할 수 있다. 여기서, 발광소자(ED)의 제1 전극(E1)은 제5 노드(N5)이거나 제5 노드(N5)와 전기적으로 연결될 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에 포함된 다수의 서브픽셀(SP) 각각은, 발광소자(ED)의 제1 전극(E1)과 초기화 전압 라인(IVL) 간의 연결을 제어하는 초기화 트랜지스터(INIT)를 더 포함할 수 있다.
도 10에 도시된 서브픽셀(SP)은 도 5의 서브픽셀(SP)에 비해서, 제2 발광 제어 트랜지스터(EMT2) 및 초기화 트랜지스터(INIT)가 추가된다. 또한, 제2 발광 제어 트랜지스터(EMT2)의 추가에 따라, 제2 제어 트랜지스터(CT2)의 게이트 연결 구조가 변경된다.
도 10을 참조하면, 제2 제어 트랜지스터(CT2)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 바디(N4)와 전기적으로 연결될 수 있다. 제2 제어 트랜지스터(CT2)의 드레인 노드 또는 소스 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.
도 10을 참조하면, 제2 제어 트랜지스터(CT2)의 게이트 노드는 제2 발광 제어 신호 라인(EML2)과 전기적으로 연결될 수 있다. 이에 따라, 제2 제어 트랜지스터(CT2)는 제2 발광 제어 트랜지스터(EMT2)와 동일한 타이밍에 온-오프 될 수 있다.
도 10을 참조하면, 초기화 전압 라인(IVL)은 초기화 전압(Vini)을 전달하는 배선이다. 초기화 전압 라인(IVL)에서 전달된 초기화 전압(Vini)은 턴-온 된 초기화 트랜지스터(INIT)를 통해, 제5 노드(N5)로 인가될 수 있다. 여기서, 제5 노드(N5)는 발광소자(ED)의 제1 전극(E1)이거나, 발광소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다.
도 10을 참조하면, 초기화 트랜지스터(INIT)의 게이트 노드는 제1 스캔 신호 라인(SCL1)과 전기적으로 연결될 수 있다. 따라서, 초기화 트랜지스터(INIT)는 제1 스캔 트랜지스터(SCT1) 및 제1 제어 트랜지스터(CT1)와 동일한 타이밍에 온-오프 될 수 있다.
도 11은 도 10의 서브픽셀(SP)에 대한 구동 타이밍도이고, 도 12는 도 10의 서브픽셀(SP)의 구동 시, 초기화 단계(S10)에서 서브픽셀(SP)을 나타낸 도면이고, 도 13은 도 10의 서브픽셀(SP)의 구동 시, 샘플링 앤 쓰기 단계(S20)에서 서브픽셀(SP)을 나타낸 도면이고, 도 14는 도 10의 서브픽셀(SP)의 구동 시, 발광 단계(S30)에서 서브픽셀(SP)을 나타낸 도면이다.
도 11을 참조하면, 다수의 서브픽셀(SP) 각각의 구동 기간은 제1 기간(S10), 제2 기간(S20) 및 제3 기간(S30)을 포함할 수 있다. 여기서, 제1 기간(S10)은 초기화 기간이고, 제2 기간(S20)은 샘플링 앤 쓰기 기간이고, 제3 기간(S30)은 발광 기간이다.
도 11 및 도 12를 참조하면, 제1 기간(S10)은 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제1 발광 제어 트랜지스터(EMT1) 및 초기화 트랜지스터(INIT)가 턴-온 상태인 기간을 포함할 수 있다.
도 11 및 도 12를 참조하면, 제1 기간(S10) 동안, 제2 스캔 트랜지스터(SCT2), 제2 제어 트랜지스터(CT1) 및 제2 발광 제어 트랜지스터(EMT2)는 턴-오프 상태이다.
도 11 및 도 12를 참조하면, 제1 기간(S10) 동안, 구동 전압(EVDD)은 턴-온 된 제1 발광 제어 트랜지스터(EMT1)를 통해 제3 노드(N3)에 인가된다. 제3 노드(N3)에 인가된 구동 전압(EVDD)은 턴-온 된 제1 스캔 트랜지스터(SCT1)를 통해 제1 노드(N1)에 인가될 수 있다. 즉, 제1 기간(S10) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)와 연결된 스토리지 캐패시터(Cst)의 한 전극이 구동 전압(EVDD)으로 초기화될 수 있다.
도 11 및 도 12를 참조하면, 참조하면, 제1 기간(S10) 동안, 제1 노드(N1)에 인가된 구동 전압(EVDD)은 턴-온 된 제1 제어 트랜지스터(CT1)를 통해 구동 트랜지스터(DRT)의 바디(N4)에 인가될 수 있다.
도 11 및 도 13을 참조하면, 제2 기간(S20)은, 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제2 스캔 트랜지스터(SCT2) 및 초기화 트랜지스터(INIT)가 턴-온 상태인 기간(S21); 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제2 제어 트랜지스터(CT2), 초기화 트랜지스터(INIT), 제1 발광 제어 트랜지스터(EMT1) 및 제2 발광 제어 트랜지스터(EMT2)가 턴-오프 상태인 기간(S22); 및 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제2 제어 트랜지스터(CT2), 제2 스캔 트랜지스터(SCT2), 초기화 트랜지스터(INIT), 제1 발광 제어 트랜지스터(EMT1) 및 제2 발광 제어 트랜지스터(EMT2) 모두가 턴-오프 상태인 기간(S23)을 포함할 수 있다.
S21 단계에서, 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제2 스캔 트랜지스터(SCT2) 및 초기화 트랜지스터(INIT)가 턴-온 상태이고, 제1 발광 제어 트랜지스터(EMT1), 제2 발광 제어 트랜지스터(EMT2) 및 제2 제어 트랜지스터(CT2)가 턴-오프 상태일 수 있다.
S21 단계에서, 제1 제어 트랜지스터(CT1)가 턴-온 상태이므로, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제4 노드(N4)가 동일한 전압 상태를 갖게 된다. 즉, 구동 트랜지스터(DRT)의 제4 노드(N4)인 바디가 제1 노드(N1)와 같이 게이트 전극 역할을 하게 된다. 따라서, S21 단계에서, 구동 트랜지스터(DRT)는 더블 게이트(Double Gate)로 동작을 할 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 온-전류 및 이동도가 높아질 수 있다.
S21 단계에서, 데이터 구동 회로(120)에서 데이터 라인(DL)으로 출력된 데이터 전압(Vdata)은, 턴-온 된 제2 스캔 트랜지스터(SCT2)를 통해, 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가될 수 있다. 즉, S21 단계에서, 스토리지 캐패시터(Cst)의 다른 전극이 데이터 전압(Vdata)으로 쓰기(Writing)가 될 수 있다.
S22 단계에서, 제2 스캔 트랜지스터(SCT2)는 턴-온 상태이고, 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제2 제어 트랜지스터(CT2), 초기화 트랜지스터(INIT), 제1 발광 제어 트랜지스터(EMT1) 및 제2 발광 제어 트랜지스터(EMT2) 모두가 턴-오프 상태일 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 제2 노드(N2)는 데이터 전압(Vdata)이 인가된 정전압 상태이고, 구동 트랜지스터(DRT)의 제1 노드(N1)는 플로팅 전압 상태를 가질 수 있다. 따라서, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압 상태는 구동 트랜지스터(DRT)의 문턱전압에 따라 변화하게 된다. 이는 구동 트랜지스터(DRT)의 문턱전압이 내부적으로 보상되는 현상이다.
S23 단계에서, 제1 스캔 트랜지스터(SCT1), 제1 제어 트랜지스터(CT1), 제2 제어 트랜지스터(CT2), 제2 스캔 트랜지스터(SCT2), 초기화 트랜지스터(INIT), 제1 발광 제어 트랜지스터(EMT1) 및 제2 발광 제어 트랜지스터(EMT2) 모두가 턴-오프 상태일 수 있다. S23 단계가 진행되면, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 변할 수 있다.
도 11 및 도 14를 참조하면, 제3 기간(S30)은 제1 발광 제어 트랜지스터(EMT1), 제2 발광 제어 트랜지스터(EMT2) 및 제2 제어 트랜지스터(CT2)가 턴-온 상태인 기간을 포함할 수 있다.
제3 기간(S30) 동안, 제1 발광 제어 트랜지스터(EMT1), 제2 발광 제어 트랜지스터(EMT2) 및 제2 제어 트랜지스터(CT2)가 턴-온 상태이고, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2), 제1 제어 트랜지스터(CT1) 및 초기화 트랜지스터(INIT)는 턴-오프 상태이다.
도 11 및 도 14를 참조하면, 제3 기간(S30) 동안, 제2 제어 트랜지스터(CT2)가 턴-온 상태이므로, 구동 트랜지스터(DRT)의 제4 노드(N4)인 바디와 구동 트랜지스터(DRT)의 제2 노드(N2)인 소스 노드가 전기적으로 연결될 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 서브 임계 스윙 값(SS)인 에스-팩터(S-Factor)이 상향될 수 있다. 따라서, 계조 표현력이 향상될 수 있다.
전술한 바와 같이, 제1 제어 트랜지스터(CT1)가 턴-온 상태일 때(S10, S20), 제2 제어 트랜지스터(CT2)는 턴-오프 상태이다. 제2 제어 트랜지스터(CT2)가 턴-온 상태일 때(S30), 제1 제어 트랜지스터(CT1)는 턴-오프 상태이다.
서브픽셀(SP)의 구동 기간은, 발광소자(ED)가 발광하기 전(S10, S20), 구동 트랜지스터(DRT)의 바디(N4)가 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결된 기간을 포함할 수 있다.
서브픽셀(SP)의 구동 기간은, 발광소자(ED)가 발광하는 동안(S30), 구동 트랜지스터(DRT)의 바디(N4)가 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결된 기간을 포함할 수 있다.
도 10 내지 도 14를 참조하면, 제1 스캔 트랜지스터(SCT1)가 턴-온 상태 또는 발광소자(ED)가 미 발광할 때(S10, S20), 구동 트랜지스터(DRT)의 바디(N4)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다.
도 10 내지 도 14를 참조하면, 발광소자(ED)가 발광할 때(S30), 구동 트랜지스터(DRT)의 바디(N4)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.
도 10을 참조하면, 다수의 서브픽셀(SP) 각각은, 제1 전극(E1), 발광층(EL) 및 제2 전극(E2)을 포함하는 발광소자(ED)와, 발광소자(ED)를 구동하며, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 포함하는 구동 트랜지스터(DRT)와, 제1 스캔 신호 라인(SCL1)으로부터 전달되는 제1 스캔 신호(SC1)에 응답하여 구동 트랜지스터(DRT)의 제1 노드(N1)와 구동 트랜지스터(DRT)의 제3 노드(N3) 간의 연결을 제어하는 제1 스캔 트랜지스터(SCT1)와, 제2 스캔 신호 라인(SCL2)으로부터 전달된 제2 스캔 신호(SC2)에 응답하여 구동 트랜지스터(DRT)의 제2 노드(N2)와 데이터 라인(DL) 간의 연결을 제어하는 제2 스캔 트랜지스터(SCT2)와, 제1 발광 제어 신호 라인(EML1)으로부터 전달된 제1 발광 제어 신호(EM1)에 응답하여 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 간의 연결을 제어하는 제1 발광 제어 트랜지스터(EMT1)와, 제2 발광 제어 신호 라인(EML2)으로부터 전달된 제2 발광 제어 신호(EM2)에 응답하여 발광소자(ED)의 제1 전극(E1)과 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어하는 제2 발광 제어 트랜지스터(EMT2)와, 발광소자(ED)의 제1 전극(E1)과 초기화 전압 라인(IVL) 간의 연결을 제어하는 초기화 트랜지스터(INIT)를 포함할 수 있다.
다수의 서브픽셀(SP) 각각에서, 제1 스캔 트랜지스터(SCT1)가 턴-온 상태 또는 발광소자(ED)가 미 발광할 때, 구동 트랜지스터(DRT)의 바디(N4)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다.
다수의 서브픽셀(SP) 각각에서, 발광소자(ED)가 발광할 때, 구동 트랜지스터(DRT)의 바디(N4)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.
다수의 서브픽셀(SP) 각각은, 구동 트랜지스터(DRT)의 바디(N4)와 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어하는 제1 제어 트랜지스터(CT1)와, 구동 트랜지스터(DRT)의 바디(N4)와 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어하는 제2 제어 트랜지스터(CT2)를 더 포함할 수 있다.
제1 제어 트랜지스터(CT1)의 게이트 노드는 제1 스캔 신호 라인(SCL1)과 전기적으로 연결될 수 있다. 제2 제어 트랜지스터(CT2)의 게이트 노드는 제2 발광 제어 신호 라인(EML2)과 전기적으로 연결될 수 있다.
도 15는 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 샘플링 앤 쓰기 단계(S20)에서, 제1 제어 트랜지스터(CT1)에 의해, 구동 트랜지스터(DRT)의 소자 성능과 보상 성능이 향상되는 효과를 설명하기 위한 그래프이다.
도 8 및 도 13의 샘플링 앤 쓰기 단계(S20)에서, 제1 제어 트랜지스터(CT1)가 턴-온 되어, 구동 트랜지스터(DRT)의 제4 노드(N4)인 바디는 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)와 전기적으로 연결된다. 이에 따라, 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)와 등 전위 상태를 갖는다. 따라서, 도 8 및 도 13의 샘플링 앤 쓰기 단계(S20)에서, 제1 제어 트랜지스터(CT1)가 턴-온 되어, 구동 트랜지스터(DRT)는 더블 게이트로 동작할 수 있다.
전술한 바와 같이, 구동 트랜지스터(DRT)가 더블 게이트로 동작하게 되면, 구동 트랜지스터(DRT)의 채널을 통해 캐리어(예: 전자)가 더욱 잘 흐르게 되어, 구동 트랜지스터(DRT)의 이동도가 높아질 수 있다.
따라서, 도 15의 그래프에서와 같이, 턴-온 타이밍(Ton)에 턴-온 레벨 전압의 게이트 전압이 인가되면, 구동 트랜지스터(DRT)의 채널을 통해 캐리어가 빠르게 이동하여, 구동 트랜지스터(DRT)는 더욱더 빠르게 턴-온 될 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 온-전류 량도 커질 수 있다.
이에 따라, 도 8 및 도 13의 샘플링 앤 쓰기 단계(S20)에서, 구동 트랜지스터(DRT)의 내부 보상 성능도 크게 향상될 수 있다.
구동 트랜지스터(DRT)가 턴-오프 될 때에도, 턴-온 될 때와 마찬가지 현상이 일어날 수 있다. 도 15의 그래프에서와 같이, 턴-오프 타이밍(Toff)에 턴-오프 레벨 전압의 게이트 전압이 인가되면, 구동 트랜지스터(DRT)는 더블 게이트에 의해 더욱더 빠르게 턴-오프 될 수 있다.
도 16은 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 발광 단계(S30)에서, 제2 제어 트랜지스터(CT2)에 의해, 구동 트랜지스터(DRT)의 소자 성능과 계조 표현력이 향상되는 효과를 설명하기 위한 그래프이다.
도 16의 왼쪽 그래프는 제2 제어 트랜지스터(CT2)가 없는 서브픽셀(SP)의 구동 트랜지스터(DRT)의 Vgs-Ids 그래프이고, 도 16의 오른쪽 그래프는 제2 제어 트랜지스터(CT2)가 추가된 서브픽셀(SP)의 구동 트랜지스터(DRT)의 Vgs-Ids 그래프이다. 여기서, Vgs는 구동 트랜지스터(DRT)의 게이트 노드(N1)와 소스 노드(N2)의 전압 차이이고, Ids는 구동 트랜지스터(DRT)의 드레인-소스 간 전류이다.
도 9 및 도 14의 발광 단계(S30)에서, 제2 제어 트랜지스터(CT2)가 턴-온 되면, 구동 트랜지스터(DRT)의 제4 노드(N4)인 바디와 구동 트랜지스터(DRT)의 제2 노드(N2)인 소스 노드가 전기적으로 연결될 수 있다.
도 16에 도시된 바와 같이, 발광 단계(S30)에서, 제2 제어 트랜지스터(CT2)를 이용하여, 구동 트랜지스터(DRT)의 제4 노드(N4)인 바디와 구동 트랜지스터(DRT)의 제2 노드(N2)인 소스 노드를 전기적으로 연결시키면, 구동 트랜지스터(DRT)의 서브 임계 스윙 값(SS)인 에스-팩터(S-Factor)이 상향될 수 있다.
여기서, Vgs-Ids 그래프의 기울기(K)는 서브 임계 스윙 값(SS)의 역수(K=1/SS)이다. 따라서, 발광 단계(S30)에서, 제2 제어 트랜지스터(CT2)를 이용하여, 구동 트랜지스터(DRT)의 제4 노드(N4)인 바디와 구동 트랜지스터(DRT)의 제2 노드(N2)인 소스 노드를 전기적으로 연결시키면, Vgs-Ids 그래프의 기울기(K)가 완만해질 수 있다. 이에 따라, 게이트-소스 전압 차이(Vgs)에 따라 드레인-소스 간 전류(Ids)가 어느 정도 천천히 변화하게 되어, 계조 표현력이 더욱 향상될 수 있다.
본 발명의 실시예들에 의하면, 다양한 소자 성능 인자를 충족시켜줄 수 있는 서브픽셀 회로를 갖는 표시장치 및 그 구동방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 서브픽셀 내 구동 트랜지스터의 에스 팩터(S-Factor)를 상향시키면서도, 구동 트랜지스터의 온-전류 및 이동도를 상향시켜 구동 트랜지스터에 대한 개선된 소자 성능들을 보일 수도 있도록 해주는 표시장치 및 그 구동방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 서브픽셀 내 구동 트랜지스터의 특성치 편차 보상이 정확하게 이루어지면서도 계조 표현력을 향상시켜줄 수 있는 표시장치 및 그 구동방법을 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 다수의 서브픽셀이 배치된 표시패널을 포함하고,
    상기 다수의 서브픽셀 각각은,
    제1 전극, 발광층 및 제2 전극을 포함하는 발광소자;
    상기 발광소자를 구동하며, 제1 노드, 제2 노드 및 제3 노드를 포함하는 구동 트랜지스터;
    상기 구동 트랜지스터의 바디와 상기 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 제어 트랜지스터; 및
    상기 구동 트랜지스터의 바디와 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 제어 트랜지스터를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 제1 제어 트랜지스터가 턴-온 상태일 때, 상기 제2 제어 트랜지스터는 턴-오프 상태이고,
    상기 제2 제어 트랜지스터가 턴-온 상태일 때, 상기 제1 제어 트랜지스터는 턴-오프 상태인 표시장치.
  3. 제1항에 있어서,
    상기 발광소자가 발광하기 전의 구동 기간은, 상기 구동 트랜지스터의 바디가 상기 구동 트랜지스터의 제1 노드와 전기적으로 연결된 기간을 포함하고,
    상기 발광소자가 발광하는 기간은, 상기 구동 트랜지스터의 바디가 상기 구동 트랜지스터의 제2 노드와 전기적으로 연결된 기간을 포함하는 표시장치.
  4. 제1항에 있어서,
    제1 스캔 신호 라인으로부터 전달되는 제1 스캔 신호에 응답하여 상기 구동 트랜지스터의 제1 노드와 상기 구동 트랜지스터의 제3 노드 간의 연결을 제어하는 제1 스캔 트랜지스터를 더 포함하고,
    상기 제1 제어 트랜지스터의 소스 노드 또는 드레인 노드는 상기 구동 트랜지스터의 바디와 전기적으로 연결되고,
    상기 제1 제어 트랜지스터의 드레인 노드 또는 소스 노드는 상기 구동 트랜지스터의 제1 노드와 전기적으로 연결되고,
    상기 제1 제어 트랜지스터의 게이트 노드는 상기 제1 스캔 신호 라인과 전기적으로 연결되는 표시장치.
  5. 제4항에 있어서,
    제1 발광 제어 신호 라인으로부터 전달된 제1 발광 제어 신호에 응답하여 상기 구동 트랜지스터의 제3 노드와 구동 전압 라인 간의 연결을 제어하는 제1 발광 제어 트랜지스터와,
    제2 스캔 신호 라인으로부터 전달된 제2 스캔 신호에 응답하여 상기 구동 트랜지스터의 제2 노드와 데이터 라인 간의 연결을 제어하는 제2 스캔 트랜지스터를 더 포함하는 표시장치.
  6. 제5항에 있어서,
    상기 제2 제어 트랜지스터의 소스 노드 또는 드레인 노드는 상기 구동 트랜지스터의 바디와 전기적으로 연결되고,
    상기 제2 제어 트랜지스터의 드레인 노드 또는 소스 노드는 상기 구동 트랜지스터의 제2 노드와 전기적으로 연결되고,
    상기 제2 제어 트랜지스터의 게이트 노드는 상기 제1 스캔 신호 라인 및 상기 제2 스캔 신호 라인과 다른 제3 스캔 신호 라인과 전기적으로 연결되는 표시장치.
  7. 제6항에 있어서,
    상기 다수의 서브픽셀 각각의 구동 기간은 제1 기간, 제2 기간 및 제3 기간을 포함하고,
    상기 제1 기간은 상기 제1 스캔 트랜지스터, 상기 제1 제어 트랜지스터 및 상기 제1 발광 제어 트랜지스터가 턴-온 상태인 기간을 포함하고,
    상기 제2 기간은, 상기 제1 스캔 트랜지스터, 상기 제1 제어 트랜지스터 및 상기 제2 스캔 트랜지스터가 턴-온 상태인 기간과, 상기 제2 스캔 트랜지스터는 턴-온 상태이고, 상기 제1 스캔 트랜지스터, 상기 제1 제어 트랜지스터, 상기 제2 제어 트랜지스터, 및 상기 제1 발광 제어 트랜지스터 모두가 턴-오프 상태인 기간과, 상기 제1 스캔 트랜지스터, 상기 제1 제어 트랜지스터, 상기 제2 제어 트랜지스터, 상기 제2 스캔 트랜지스터 및 상기 제1 발광 제어 트랜지스터 모두가 턴-오프 상태인 기간을 포함하고,
    상기 제3 기간은 상기 제1 발광 제어 트랜지스터 및 상기 제2 제어 트랜지스터가 턴-온 상태인 기간을 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 제2 기간 동안, 상기 구동 트랜지스터의 제2 노드의 전압이 변화하는 표시장치.
  9. 제5항에 있어서,
    제2 발광 제어 신호 라인으로부터 전달된 제2 발광 제어 신호에 응답하여 상기 발광소자의 제1 전극과 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 발광 제어 트랜지스터를 더 포함하고,
    상기 제2 제어 트랜지스터의 소스 노드 또는 드레인 노드는 상기 구동 트랜지스터의 바디와 전기적으로 연결되고,
    상기 제2 제어 트랜지스터의 드레인 노드 또는 소스 노드는 상기 구동 트랜지스터의 제2 노드와 전기적으로 연결되고,
    상기 제2 제어 트랜지스터의 게이트 노드는 상기 제2 발광 제어 신호 라인과 전기적으로 연결되는 표시장치.
  10. 제9항에 있어서,
    상기 발광소자의 제1 전극과 초기화 전압 라인 간의 연결을 제어하는 초기화 트랜지스터를 더 포함하고,
    상기 초기화 트랜지스터의 게이트 노드는 상기 제1 스캔 신호 라인과 전기적으로 연결되는 표시장치.
  11. 제10항에 있어서,
    상기 다수의 서브픽셀 각각의 구동 기간은 제1 기간, 제2 기간 및 제3 기간을 포함하고,
    상기 제1 기간은 상기 제1 스캔 트랜지스터, 상기 제1 제어 트랜지스터, 상기 제1 발광 제어 트랜지스터 및 상기 초기화 트랜지스터가 턴-온 상태인 기간을 포함하고,
    상기 제2 기간은, 상기 제1 스캔 트랜지스터, 상기 제1 제어 트랜지스터, 상기 제2 스캔 트랜지스터 및 상기 초기화 트랜지스터가 턴-온 상태인 기간과, 상기 제2 스캔 트랜지스터가 턴-온 상태이고, 상기 제1 스캔 트랜지스터, 상기 제1 제어 트랜지스터, 상기 제2 제어 트랜지스터, 상기 초기화 트랜지스터, 상기 제1 발광 제어 트랜지스터 및 상기 제2 발광 제어 트랜지스터가 턴-오프 상태인 기간과, 상기 제1 스캔 트랜지스터, 상기 제1 제어 트랜지스터, 상기 제2 제어 트랜지스터, 상기 제2 스캔 트랜지스터, 상기 초기화 트랜지스터, 상기 제1 발광 제어 트랜지스터 및 상기 제2 발광 제어 트랜지스터 모두가 턴-오프 상태인 기간을 포함하고,
    상기 제3 기간은 상기 제1 발광 제어 트랜지스터, 상기 제2 발광 제어 트랜지스터 및 상기 제2 제어 트랜지스터가 턴-온 상태인 기간을 포함하는 표시장치.
  12. 제11항에 있어서,
    상기 제2 기간 동안, 상기 구동 트랜지스터의 제1 노드와 제2 노드의 전압 차이가 변화하는 표시장치.
  13. 제1항에 있어서,
    상기 제1 제어 트랜지스터가 턴-온 상태일 때, 상기 구동 트랜지스터는 더블 게이트로 동작하는 표시장치.
  14. 다수의 서브픽셀이 배치된 표시패널을 포함하고,
    상기 다수의 서브픽셀 각각은, 제1 전극, 발광층 및 제2 전극을 포함하는 발광소자; 및 상기 발광소자를 구동하며, 제1 노드, 제2 노드 및 제3 노드를 포함하는 구동 트랜지스터를 포함하고,
    상기 발광소자가 미 발광할 때, 상기 구동 트랜지스터의 바디는 상기 구동 트랜지스터의 제1 노드와 전기적으로 연결되고,
    상기 발광소자가 발광할 때, 상기 구동 트랜지스터의 바디는 상기 구동 트랜지스터의 제2 노드와 전기적으로 연결되는 표시장치.
  15. 제14항에 있어서,
    상기 다수의 서브픽셀 각각은, 상기 구동 트랜지스터의 바디와 상기 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 제어 트랜지스터와, 상기 구동 트랜지스터의 바디와 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 제어 트랜지스터를 더 포함하는 표시장치.
  16. 제15항에 있어서,
    상기 다수의 서브픽셀 각각은,
    제1 스캔 신호 라인으로부터 전달되는 제1 스캔 신호에 응답하여 상기 구동 트랜지스터의 제1 노드와 상기 구동 트랜지스터의 제3 노드 간의 연결을 제어하는 제1 스캔 트랜지스터;
    제2 스캔 신호 라인으로부터 전달된 제2 스캔 신호에 응답하여 상기 구동 트랜지스터의 제2 노드와 데이터 라인 간의 연결을 제어하는 제2 스캔 트랜지스터; 및
    제1 발광 제어 신호 라인으로부터 전달된 제1 발광 제어 신호에 응답하여 상기 구동 트랜지스터의 제3 노드와 구동 전압 라인 간의 연결을 제어하는 제1 발광 제어 트랜지스터를 더 포함하고,
    상기 제1 제어 트랜지스터의 게이트 노드는 상기 제1 스캔 신호 라인과 전기적으로 연결되고,
    상기 제2 제어 트랜지스터의 게이트 노드는 상기 제1 스캔 신호 라인 및 상기 제2 스캔 신호 라인과 다른 제3 스캔 신호 라인과 전기적으로 연결되는 표시장치.
  17. 제15항에 있어서,
    상기 다수의 서브픽셀 각각은,
    제1 스캔 신호 라인으로부터 전달되는 제1 스캔 신호에 응답하여 상기 구동 트랜지스터의 제1 노드와 상기 구동 트랜지스터의 제3 노드 간의 연결을 제어하는 제1 스캔 트랜지스터;
    제2 스캔 신호 라인으로부터 전달된 제2 스캔 신호에 응답하여 상기 구동 트랜지스터의 제2 노드와 데이터 라인 간의 연결을 제어하는 제2 스캔 트랜지스터;
    제1 발광 제어 신호 라인으로부터 전달된 제1 발광 제어 신호에 응답하여 상기 구동 트랜지스터의 제3 노드와 구동 전압 라인 간의 연결을 제어하는 제1 발광 제어 트랜지스터; 및
    제2 발광 제어 신호 라인으로부터 전달된 제2 발광 제어 신호에 응답하여 상기 발광소자의 제1 전극과 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 발광 제어 트랜지스터를 더 포함하는 표시장치.
  18. 제17항에 있어서,
    상기 다수의 서브픽셀 각각은, 상기 발광소자의 제1 전극과 초기화 전압 라인 간의 연결을 제어하는 초기화 트랜지스터를 더 포함하는 표시장치.
  19. 제17항에 있어서,
    상기 제1 제어 트랜지스터의 게이트 노드는 상기 제1 스캔 신호 라인과 전기적으로 연결되고,
    상기 제2 제어 트랜지스터의 게이트 노드는 상기 제2 발광 제어 신호 라인과 전기적으로 연결되는 표시장치.
  20. 발광소자 및 상기 발광소자를 구동하는 구동 트랜지스터; 다수의 서브픽셀이 배치된 표시패널을 포함하는 표시장치의 구동방법에 있어서,
    상기 구동 트랜지스터의 제1 노드에 제1 전압을 인가하는 제1 단계;
    상기 구동 트랜지스터의 제2 노드에 제2 전압을 인가하는 제2 단계; 및
    상기 발광소자가 발광하는 제3 단계를 포함하고,
    상기 제1 단계 및 상기 제2 단계가 진행되는 동안, 상기 구동 트랜지스터의 바디가 상기 구동 트랜지스터의 제1 노드와 전기적으로 연결된 기간이 존재하고,
    상기 제3 단계가 진행되는 동안, 상기 구동 트랜지스터의 바디가 상기 구동 트랜지스터의 제2 노드와 전기적으로 연결된 기간이 존재하는 표시장치의 구동방법.
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